配線基板および半導体装置
【課題】 半導体素子の狭ピッチ化に伴い、半導体素子と配線基板との間にアンダーフィル材を充填する間隙が狭くなった場合でも、フリップチップ接続によって確実に半導体素子を搭載できる配線基板およびこの配線基板を用いた半導体装置を提供する。
【解決手段】 フリップチップ接続により半導体素子６０を搭載する配線基板１０において、半導体素子搭載領域に、前記半導体素子６０と電気的に接続される接続端子３０を備えた配線パターン２０が形成され、該配線パターン２０は、絶縁膜形成処理が施されて表面に絶縁膜１００が被覆されるとともに、前記接続端子３０が形成された部位については前記絶縁膜１００が除去されて形成されている。
【解決手段】 フリップチップ接続により半導体素子６０を搭載する配線基板１０において、半導体素子搭載領域に、前記半導体素子６０と電気的に接続される接続端子３０を備えた配線パターン２０が形成され、該配線パターン２０は、絶縁膜形成処理が施されて表面に絶縁膜１００が被覆されるとともに、前記接続端子３０が形成された部位については前記絶縁膜１００が除去されて形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ接続により半導体素子を搭載する配線基板および半導体装置に関する。
【背景技術】
【０００２】
フリップチップ接続により半導体素子を搭載する半導体装置としては、例えば図５に示す構成のものが知られている。この半導体装置は、半導体素子６０の電極７０が、両面に配線パターン２０が形成された配線基板１０の接続端子３０と、はんだからなるバンプ８０を介してフリップチップ接続により接続され、半導体素子６０と配線基板１０との間隙（ギャップ）Ａは、接続信頼性および耐湿性を向上させるためアンダーフィル材９０によって樹脂封止されている。なお、半導体素子６０の電極形成面には、バンプ８０との接続部となる電極７０を除いて、パッシベーション膜６５が形成されている。また、配線パターン２０の上面を含む配線基板１０の両面には、バンプ８０との接続部となる接続端子３０を除いて、ソルダーレジスト層４０が形成され、配線パターン２０にはんだが付着することを防止すると共に、配線パターン２０を外気等から保護している。
【０００３】
半導体素子６０と配線基板１０との間隙（ギャップ）Ａをアンダーフィル材９０によって樹脂封止する際には、半導体素子６０の側面からアンダーフィル材９０を流入させ、間隙（ギャップ）Ａをアンダーフィル材９０で充填している（特許文献１参照）。
【特許文献１】特開２０００−９１３８２号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図５に示す従来の半導体装置において、フリップチップ接続部を構成するバンプ８０の高さは、バンプ８０が接続される電極７０の大きさとほぼ同じであり、６０〜８０μｍ程度であるが、近年の半導体素子の小型化・高密度化に伴い縮小される傾向にあり、３０〜５０μｍ程度のものが登場している。
一方、配線基板１０の半導体素子搭載面には、接続端子３０を除くほぼ全面にソルダーレジスト層４０が形成されており、また、半導体素子６０の電極形成面には、電極７０を除くほぼ全面にパッシベーション膜６５が形成されている。したがって、アンダーフィル材９０を流入させる間隙Ａは、実質的にはソルダーレジスト層４０の表面とパッシベーション膜６５の表面との間隔となる。
ソルダーレジスト層４０の厚さは配線パターン２０の上で通常２０μｍ程度、パッシベーション膜６５の厚さは通常５μｍ程度であるから、電極７０の大きさが従来の６０〜８０μｍ程度の場合、上述の通り、間隙Ａは３５〜５５μｍ程度となる。電極７０の大きさが３０〜５０μｍ程度に縮小された場合、間隙Ａは５〜２５μｍ程度となる。
【０００５】
このように、間隙Ａが５〜２５μｍ程度と狭くなると、アンダーフィル材９０を間隙Ａに均一に流入させることが困難になって、ボイドが発生しやすくなり、半導体装置の信頼性が低下するという問題が生じる。
【０００６】
また、製造工程上の何らかの影響で配線基板１０が反ってしまった場合には、間隙Ａが不均一となり、フリップチップ接続部のオープン不良が発生しやすくなる。この問題も間隙Ａが３０μｍ以下になると顕著にあらわれる。
【０００７】
なお、ソルダーレジスト層４０を形成しないようにすれば、ソルダーレジスト層４０の厚さの分だけ間隙Ａを広くすることができるが、ソルダーレジスト層４０を設けないと配線パターン２０のみならず隣接する配線パターンとの間にも、フリップチップ接続するためのバンプ８０のはんだが流れ出し、配線パターンのショート不良を引き起こすおそれがある。
【０００８】
そこで、本発明においては、半導体素子の狭ピッチ化とともに電極の大きさが小さくなり、バンプの高さが低くなるに伴い、半導体素子と配線基板との間のアンダーフィル材を流入させる間隙が狭くなっても、フリップチップ接続により好適に半導体素子を搭載できる配線基板およびこの配線基板を用いた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の配線基板および半導体装置は次の構成を備える。 すなわち、フリップチップ接続により半導体素子を搭載する配線基板において、半導体素子搭載領域に、前記半導体素子と電気的に接続される接続端子を備えた配線パターンが形成され、該配線パターンは、絶縁膜形成処理が施されて表面に絶縁膜が被覆されるとともに、前記接続端子が形成された部位については前記絶縁膜が除去されて形成されていることを特徴とする。なお、前記絶縁膜形成処理とは、配線パターンの基材に対して化学的な処理、たとえば熱酸化処理、黒化処理、硫化処理等を施し、配線パターンの表面に酸化膜、硫化膜等の電気的な絶縁膜を形成することをいう。
【００１０】
また、前記配線パターンが、銅からなり、前記絶縁膜形成処理として熱酸化処理が施されて、前記配線パターンの表面に酸化膜が形成されていること、また、前記配線パターンが、銅からなり、前記絶縁膜形成処理として黒化処理が施されて、前記配線パターンの表面に酸化膜が形成されていることにより、酸化膜が電気的な絶縁膜として有効に作用するとともに、配線パターン上におけるはんだ等の接合金属の流れ性を抑制して配線パターン間のショート不良を防止する。
また、前記配線パターンの接続端子に、前記半導体素子の電極と接続端子とを接合するはんだ層が被着形成されていることにより、半導体素子を容易に配線基板に搭載することが可能になる。
【００１１】
また、前記配線基板の両面に、基板を貫通して形成された導体層を介して電気的に接続された配線パターンが各々形成され、前記配線基板の一方の面に半導体素子搭載領域が形成され、前記配線基板の他方の面のみに、前記配線パターンを被覆するソルダーレジスト層が設けられていることを特徴とする。
また、前記配線基板の他方の面に形成された配線パターンに、絶縁膜形成処理が施されていることにより、配線パターンとソルダーレジスト層との密着性を向上させることができる。
【００１２】
また、前記配線基板にフリップチップ接続により半導体素子が搭載された半導体装置であって、前記半導体素子と前記配線パターンの接続端子とが、バンプを介して電気的に接続され、前記半導体素子と前記配線基板との間にアンダーフィル材が充填されて、前記半導体素子と配線基板とが一体に接合されていることを特徴とする。
また、前記半導体素子が、金からなるスタッドバンプが電極に形成されたものであり、該スタッドバンプを介して前記半導体素子と前記接続端子とが電気的に接続されていることを特徴とする。スタッドバンプを介して接続することにより、はんだの流れ出しを防止し、より確実に半導体素子を実装することが可能となる。
【発明の効果】
【００１３】
本発明に係る配線基板およびこの配線基板を用いた半導体装置によれば、半導体素子搭載領域に形成される配線パターンに絶縁膜形成処理が施され、配線パターンの表面に絶縁膜が形成されて、配線パターンの表面にはソルダーレジスト層が被着形成されていないことにより、アンダーフィル材が充填される半導体素子と配線基板との間隙を十分に確保することができ、ボイド等を生じさせずに均一にかつ容易にアンダーフィル材を充填することが可能になる。これによって、半導体素子の電極の大きさがより小さくなっても、半導体素子を確実に配線基板に実装することが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施の形態について添付図面にしたがって詳細に説明する。
図1は、本発明に係る半導体装置の一実施形態の構成を示す断面図である。この半導体装置は、半導体素子６０の電極７０が、両面に配線パターン２０が形成された配線基板１０の接続端子３０と、バンプ８０を介してフリップチップ接続により接続され、半導体素子６０と配線基板１０との間隙部分は、アンダーフィル材９０によって樹脂封止されている。
【００１５】
本実施形態の配線基板１０において特徴的な構成は、配線基板１０の半導体素子搭載面に形成されている銅からなる配線パターン２０の表面に銅の酸化膜１００が形成されていること、配線パターン２０の表面を被覆する酸化膜１００のうち、バンプ８０が接合される接続端子３０部位が配線パターン２０の基材である銅が露出して形成されていることにある。これによって、配線基板１０の半導体素子搭載面についてはソルダーレジスト層４０を設けることなく、半導体素子６０と配線基板１０との間隙部分にアンダーフィル材９０が充填される。
【００１６】
本実施形態の半導体装置では、配線基板１０の半導体素子搭載面とは反対側の面に形成される配線パターン２０についても、配線パターン２０の表面に銅の酸化膜１００を形成し、銅の酸化膜１００が形成された配線パターン２０を覆うようにソルダーレジスト層４０を設けている。なお、配線基板１０の半導体素子搭載面とは反対側の面に形成する配線パターン２０については、その表面に酸化膜１００を形成しないことも可能である。ただし、配線パターン２０の表面に酸化膜１００を形成した場合は、ソルダーレジスト層４０との密着性が良好になるという利点がある。
【００１７】
図２は、図１に示す半導体装置に搭載されている半導体素子６０の構成を示す断面図である。半導体素子６０の電極７０には、フリップチップ接続を容易かつ確実に行うため、金からなるスタッドバンプ１１０が形成されている。図１は、スタッドバンプ１１０が形成された半導体素子６０を配線基板１０に配置し、接続端子３０に被着されたはんだを溶融してスタッドバンプ１１０にはんだがはい上がり、球形状のバンプ８０が形成された状態を示す。なお、半導体素子６０の電極７０に形成するバンプとしては、金めっきからなるバンプ、はんだボールを用いたバンプを使用することもできる。
【００１８】
図３および図４は、本発明に係る配線基板および半導体装置の製造方法の工程説明図、図５は製造工程のフロー図である。以下にこの製造方法を順を追って説明する。
図３（ａ）は、配線基板１０の両面に配線パターン２０を形成した状態を示す。配線パターン２０は、ウェットエッチング法等、公知の方法を用いて形成することができる。また、配線基板１０にスルーホール５０を形成し、スルーホール５０の内側面に導体層５５を形成することにより、配線基板１０の両面の配線パターン２０が電気的に接続される。
【００１９】
次に、図３（ｂ）に示すように、配線基板１０の両面に形成された配線パターン２０の表面全体に、銅の酸化膜１００を形成する。銅の酸化膜は、詳細には酸化第二銅、または酸化第二銅および酸化第一銅からなり、配線基板１０を約２００°Ｃに加熱すること（熱酸化）により形成できる。あるいは、配線基板１０を亜塩素酸ナトリウムと水酸化ナトリウムの混合液等のアルカリ性の液に浸漬しても良い（黒化処理）。酸化第二銅および酸化第一銅ははんだに濡れない性質を持っているため、銅の酸化膜１００の厚さは、０．１μｍ以下で十分である。
【００２０】
次に、図３(c)に示すように、配線基板１０の半導体素子非搭載面（図の下面）のみにソルダーレジスト層４０を形成する。配線パターン２０の表面に酸化膜１００を形成したことにより、配線パターン２０の表面が粗面に形成され、配線パターン２０とソルダーレジスト層４０との密着性が良好になる。なお、配線パターン２０の表面に酸化膜１００を形成する前工程で、配線基板１０の半導体素子非搭載面をソルダーレジスト層４０によって被覆し、配線基板１０の半導体素子搭載面に設けられた配線パターン２０のみに酸化膜１００を形成する製造工程とすることもできる。配線基板１０の一方の面のみにソルダーレジスト層４０を形成することで、ソルダーレジスト層４０を形成する一工程が省略できるという利点がある。
【００２１】
次に、図３(d)に示すように、配線基板１０の半導体素子搭載面の全面にレジスト層１２０を被着形成し、フォトリソグラフィ法を用いてレジスト層１２０に開口部１３０を形成し、開口部１３０に露出した銅の酸化膜１００をエッチングして除去することにより、接続端子３０を形成する。レジスト層１２０の厚さは通常１０〜４０μｍ、好ましくは約３０μｍである。
【００２２】
次に、図３(d)の状態で、配線基板１０の半導体素子搭載面の全面に、バリア層（図示せず）となるＮｉ層を無電解めっきにより、厚さ１〜７μｍ好ましくは約５μｍ形成し、更にその上に、前記Ｎｉ層を給電層とする電解めっきにより、はんだ層１５０を、上面がレジスト層１２０より若干低くなる程度に形成した後、外部に露出しているＮｉ層、次いでレジスト層１２０を除去する。これにより、はんだ層１５０が銅の酸化膜１００から突出して盛り上がるように形成された配線基板１０が完成する（図３(e)）。
なお、バリア層は銅および金の拡散を防止するためのものであり、Ｎｉの代わりにＣｒ、Ｔｉ、ＴｉＷ、ＴｉＮのいずれかを用いても良い。また、バリア層は、めっきのみならず、スパッタリング等によって形成しても良い。
【００２３】
次に、図４（ａ）に示すように、電極７０に金からなるスタッドバンプ１１０が形成された半導体素子６０を、配線基板１０に搭載する。この際に、スタッドバンプ１１０とはんだ層１５０の位置合わせを行って、半導体素子６０を配線基板１０の所定の位置に搭載する。半導体素子６０を配線基板１０に実装する際には、はんだの流れ性を抑制するためフラックスを使用しないようにするのがよい。
なお、金からなるスタッドバンプ１１０は、ワイアーボンダーを用いて、金ワイアーを電極７０にボンディングして電極７０上に小球部を形成し、そのまま引き上げ引きちぎるようにして形成することができる。
【００２４】
次に、図４（ｂ）に示すように、リフロー法等を用いてはんだ層１５０を溶融させ、はんだによりバンプ８０を形成し、半導体素子６０の電極７０と配線基板の接続端子３０とをバンプ８０を介して一体に接合させる。スタッドバンプ１１０による場合は、溶融したはんだがスタッドバンプ１１０にはい上がり球状に被着するから、接続端子３０から外側にはんだが流れ出さず、ショート不良になりにくいという利点がある。
次いで、半導体素子６０と配線基板１０との間隙部分にアンダーフィル材９０を流入させ、間隙Ａをアンダーフィル材９０で充填して、半導体装置が完成する。
【００２５】
本発明に係る配線基板では、半導体素子搭載領域に形成される配線パターン２０をソルダーレジスト層４０によって被覆せず、配線パターン２０の表面にはソルダーレジスト層４０と比較してはるかに薄い銅の酸化膜１００を形成して半導体素子６０をフリップチップ接続によって搭載する構成としたことにより、電極７０の大きさが小さくなりバンプの高さが低くなってきた場合でも、半導体素子６０と配線基板１０との間隙Ａを十分に確保することが可能となり、アンダーフィル部に均一に、ボイド等を発生させることなくアンダーフィル材９０を充填することが容易に可能になる。また、基板が反っているような場合でも、間隙Ａを広く確保できることからオープン不良を防止することが可能となる。
【００２６】
また、配線基板１０の半導体素子搭載面は、アンダーフィル材９０によってほぼ全面が覆われるため、ソルダーレジスト層と同様に、配線パターン２０を外気等から保護することができる。
また、配線パターン２０の表面に形成される銅の酸化膜１００が粗面に形成されることから、酸化膜１００が配線パターン２０とアンダーフィル材９０との密着性を向上させるという作用もある。
【００２７】
また、本発明に係る配線基板によれば、配線パターン２０の表面に形成した銅の酸化膜１００がはんだの流れ性を抑制する作用を有することから、半導体素子６０を接続端子３０にはんだ接合する際に、配線パターン２０上にはんだが流れ出すことを防止し、配線間のショート不良を防止して半導体素子を搭載することができる。
【００２８】
なお、上述した実施形態において配線パターン２０の表面に酸化膜１００を形成しているのは、配線パターン２０の基材に対して化学的な処理を施すことによって、きわめて薄い電気的な絶縁膜を形成し、酸化膜によって配線パターン２０上におけるはんだの流れ性を抑制させるようにするためである。したがって、酸化膜１００を形成するかわりに、他の化学的処理（絶縁膜形成処理）を配線パターン２０に施すことによって、配線パターン２０の表面に絶縁膜を形成することが可能である。たとえば、銅からなる配線パターン２０にプラズマ処理を利用して配線パターン２０の表面に硫化膜を形成するといったことも可能である。また、配線基板１０に形成する配線パターン２０を構成する金属についても銅以外にアルミニウム等の他の導体金属を利用することができる。
【００２９】
また、上述した実施形態においては、両面に配線パターンが形成された２層の配線基板１０に半導体素子６０を搭載する例について説明したが、３層以上の多層配線基板に半導体素子６０を搭載する場合にも、まったく同様に適用できる。この場合は、多層配線基板で半導体素子６０を搭載する最外層の配線パターンに上述した処理を適用すればよい。また、多層配線基板の形成方法も積層法やビルドアップ法を用いることが可能である。
更に、配線基板の半導体素子非搭載面にも外部接続用の接続端子および外部接続端子等を形成することが可能であり、マザーボード等の他の配線基板等に搭載することも可能である。
また、上記実施形態の半導体装置は、いわゆるチップサイズパッケージとして構成した例を示すが、半導体素子搭載領域の外側に配線パターンを引き出した形式の製品（ファンアウト型）についても同様に適用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の配線基板および半導体装置の構成を示す断面図である。
【図２】本発明に用いる半導体素子の構成を示す断面図である。
【図３】本発明の配線基板の製造方法の工程説明図である。
【図４】本発明の半導体装置の製造方法の工程説明図である。
【図５】従来の配線基板および半導体装置の構成を示す断面図である。
【符号の説明】
【００３１】
１０ 配線基板
２０ 配線パターン
３０ 接続端子
４０ ソルダーレジスト層
６０ 半導体素子
６５ パッシベーション膜
７０ 電極
８０ バンプ
９０ アンダーフィル材
１００ 銅の酸化膜
１１０ スタッドバンプ
１５０ はんだ層
【技術分野】
【０００１】
本発明は、フリップチップ接続により半導体素子を搭載する配線基板および半導体装置に関する。
【背景技術】
【０００２】
フリップチップ接続により半導体素子を搭載する半導体装置としては、例えば図５に示す構成のものが知られている。この半導体装置は、半導体素子６０の電極７０が、両面に配線パターン２０が形成された配線基板１０の接続端子３０と、はんだからなるバンプ８０を介してフリップチップ接続により接続され、半導体素子６０と配線基板１０との間隙（ギャップ）Ａは、接続信頼性および耐湿性を向上させるためアンダーフィル材９０によって樹脂封止されている。なお、半導体素子６０の電極形成面には、バンプ８０との接続部となる電極７０を除いて、パッシベーション膜６５が形成されている。また、配線パターン２０の上面を含む配線基板１０の両面には、バンプ８０との接続部となる接続端子３０を除いて、ソルダーレジスト層４０が形成され、配線パターン２０にはんだが付着することを防止すると共に、配線パターン２０を外気等から保護している。
【０００３】
半導体素子６０と配線基板１０との間隙（ギャップ）Ａをアンダーフィル材９０によって樹脂封止する際には、半導体素子６０の側面からアンダーフィル材９０を流入させ、間隙（ギャップ）Ａをアンダーフィル材９０で充填している（特許文献１参照）。
【特許文献１】特開２０００−９１３８２号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図５に示す従来の半導体装置において、フリップチップ接続部を構成するバンプ８０の高さは、バンプ８０が接続される電極７０の大きさとほぼ同じであり、６０〜８０μｍ程度であるが、近年の半導体素子の小型化・高密度化に伴い縮小される傾向にあり、３０〜５０μｍ程度のものが登場している。
一方、配線基板１０の半導体素子搭載面には、接続端子３０を除くほぼ全面にソルダーレジスト層４０が形成されており、また、半導体素子６０の電極形成面には、電極７０を除くほぼ全面にパッシベーション膜６５が形成されている。したがって、アンダーフィル材９０を流入させる間隙Ａは、実質的にはソルダーレジスト層４０の表面とパッシベーション膜６５の表面との間隔となる。
ソルダーレジスト層４０の厚さは配線パターン２０の上で通常２０μｍ程度、パッシベーション膜６５の厚さは通常５μｍ程度であるから、電極７０の大きさが従来の６０〜８０μｍ程度の場合、上述の通り、間隙Ａは３５〜５５μｍ程度となる。電極７０の大きさが３０〜５０μｍ程度に縮小された場合、間隙Ａは５〜２５μｍ程度となる。
【０００５】
このように、間隙Ａが５〜２５μｍ程度と狭くなると、アンダーフィル材９０を間隙Ａに均一に流入させることが困難になって、ボイドが発生しやすくなり、半導体装置の信頼性が低下するという問題が生じる。
【０００６】
また、製造工程上の何らかの影響で配線基板１０が反ってしまった場合には、間隙Ａが不均一となり、フリップチップ接続部のオープン不良が発生しやすくなる。この問題も間隙Ａが３０μｍ以下になると顕著にあらわれる。
【０００７】
なお、ソルダーレジスト層４０を形成しないようにすれば、ソルダーレジスト層４０の厚さの分だけ間隙Ａを広くすることができるが、ソルダーレジスト層４０を設けないと配線パターン２０のみならず隣接する配線パターンとの間にも、フリップチップ接続するためのバンプ８０のはんだが流れ出し、配線パターンのショート不良を引き起こすおそれがある。
【０００８】
そこで、本発明においては、半導体素子の狭ピッチ化とともに電極の大きさが小さくなり、バンプの高さが低くなるに伴い、半導体素子と配線基板との間のアンダーフィル材を流入させる間隙が狭くなっても、フリップチップ接続により好適に半導体素子を搭載できる配線基板およびこの配線基板を用いた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の配線基板および半導体装置は次の構成を備える。 すなわち、フリップチップ接続により半導体素子を搭載する配線基板において、半導体素子搭載領域に、前記半導体素子と電気的に接続される接続端子を備えた配線パターンが形成され、該配線パターンは、絶縁膜形成処理が施されて表面に絶縁膜が被覆されるとともに、前記接続端子が形成された部位については前記絶縁膜が除去されて形成されていることを特徴とする。なお、前記絶縁膜形成処理とは、配線パターンの基材に対して化学的な処理、たとえば熱酸化処理、黒化処理、硫化処理等を施し、配線パターンの表面に酸化膜、硫化膜等の電気的な絶縁膜を形成することをいう。
【００１０】
また、前記配線パターンが、銅からなり、前記絶縁膜形成処理として熱酸化処理が施されて、前記配線パターンの表面に酸化膜が形成されていること、また、前記配線パターンが、銅からなり、前記絶縁膜形成処理として黒化処理が施されて、前記配線パターンの表面に酸化膜が形成されていることにより、酸化膜が電気的な絶縁膜として有効に作用するとともに、配線パターン上におけるはんだ等の接合金属の流れ性を抑制して配線パターン間のショート不良を防止する。
また、前記配線パターンの接続端子に、前記半導体素子の電極と接続端子とを接合するはんだ層が被着形成されていることにより、半導体素子を容易に配線基板に搭載することが可能になる。
【００１１】
また、前記配線基板の両面に、基板を貫通して形成された導体層を介して電気的に接続された配線パターンが各々形成され、前記配線基板の一方の面に半導体素子搭載領域が形成され、前記配線基板の他方の面のみに、前記配線パターンを被覆するソルダーレジスト層が設けられていることを特徴とする。
また、前記配線基板の他方の面に形成された配線パターンに、絶縁膜形成処理が施されていることにより、配線パターンとソルダーレジスト層との密着性を向上させることができる。
【００１２】
また、前記配線基板にフリップチップ接続により半導体素子が搭載された半導体装置であって、前記半導体素子と前記配線パターンの接続端子とが、バンプを介して電気的に接続され、前記半導体素子と前記配線基板との間にアンダーフィル材が充填されて、前記半導体素子と配線基板とが一体に接合されていることを特徴とする。
また、前記半導体素子が、金からなるスタッドバンプが電極に形成されたものであり、該スタッドバンプを介して前記半導体素子と前記接続端子とが電気的に接続されていることを特徴とする。スタッドバンプを介して接続することにより、はんだの流れ出しを防止し、より確実に半導体素子を実装することが可能となる。
【発明の効果】
【００１３】
本発明に係る配線基板およびこの配線基板を用いた半導体装置によれば、半導体素子搭載領域に形成される配線パターンに絶縁膜形成処理が施され、配線パターンの表面に絶縁膜が形成されて、配線パターンの表面にはソルダーレジスト層が被着形成されていないことにより、アンダーフィル材が充填される半導体素子と配線基板との間隙を十分に確保することができ、ボイド等を生じさせずに均一にかつ容易にアンダーフィル材を充填することが可能になる。これによって、半導体素子の電極の大きさがより小さくなっても、半導体素子を確実に配線基板に実装することが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施の形態について添付図面にしたがって詳細に説明する。
図1は、本発明に係る半導体装置の一実施形態の構成を示す断面図である。この半導体装置は、半導体素子６０の電極７０が、両面に配線パターン２０が形成された配線基板１０の接続端子３０と、バンプ８０を介してフリップチップ接続により接続され、半導体素子６０と配線基板１０との間隙部分は、アンダーフィル材９０によって樹脂封止されている。
【００１５】
本実施形態の配線基板１０において特徴的な構成は、配線基板１０の半導体素子搭載面に形成されている銅からなる配線パターン２０の表面に銅の酸化膜１００が形成されていること、配線パターン２０の表面を被覆する酸化膜１００のうち、バンプ８０が接合される接続端子３０部位が配線パターン２０の基材である銅が露出して形成されていることにある。これによって、配線基板１０の半導体素子搭載面についてはソルダーレジスト層４０を設けることなく、半導体素子６０と配線基板１０との間隙部分にアンダーフィル材９０が充填される。
【００１６】
本実施形態の半導体装置では、配線基板１０の半導体素子搭載面とは反対側の面に形成される配線パターン２０についても、配線パターン２０の表面に銅の酸化膜１００を形成し、銅の酸化膜１００が形成された配線パターン２０を覆うようにソルダーレジスト層４０を設けている。なお、配線基板１０の半導体素子搭載面とは反対側の面に形成する配線パターン２０については、その表面に酸化膜１００を形成しないことも可能である。ただし、配線パターン２０の表面に酸化膜１００を形成した場合は、ソルダーレジスト層４０との密着性が良好になるという利点がある。
【００１７】
図２は、図１に示す半導体装置に搭載されている半導体素子６０の構成を示す断面図である。半導体素子６０の電極７０には、フリップチップ接続を容易かつ確実に行うため、金からなるスタッドバンプ１１０が形成されている。図１は、スタッドバンプ１１０が形成された半導体素子６０を配線基板１０に配置し、接続端子３０に被着されたはんだを溶融してスタッドバンプ１１０にはんだがはい上がり、球形状のバンプ８０が形成された状態を示す。なお、半導体素子６０の電極７０に形成するバンプとしては、金めっきからなるバンプ、はんだボールを用いたバンプを使用することもできる。
【００１８】
図３および図４は、本発明に係る配線基板および半導体装置の製造方法の工程説明図、図５は製造工程のフロー図である。以下にこの製造方法を順を追って説明する。
図３（ａ）は、配線基板１０の両面に配線パターン２０を形成した状態を示す。配線パターン２０は、ウェットエッチング法等、公知の方法を用いて形成することができる。また、配線基板１０にスルーホール５０を形成し、スルーホール５０の内側面に導体層５５を形成することにより、配線基板１０の両面の配線パターン２０が電気的に接続される。
【００１９】
次に、図３（ｂ）に示すように、配線基板１０の両面に形成された配線パターン２０の表面全体に、銅の酸化膜１００を形成する。銅の酸化膜は、詳細には酸化第二銅、または酸化第二銅および酸化第一銅からなり、配線基板１０を約２００°Ｃに加熱すること（熱酸化）により形成できる。あるいは、配線基板１０を亜塩素酸ナトリウムと水酸化ナトリウムの混合液等のアルカリ性の液に浸漬しても良い（黒化処理）。酸化第二銅および酸化第一銅ははんだに濡れない性質を持っているため、銅の酸化膜１００の厚さは、０．１μｍ以下で十分である。
【００２０】
次に、図３(c)に示すように、配線基板１０の半導体素子非搭載面（図の下面）のみにソルダーレジスト層４０を形成する。配線パターン２０の表面に酸化膜１００を形成したことにより、配線パターン２０の表面が粗面に形成され、配線パターン２０とソルダーレジスト層４０との密着性が良好になる。なお、配線パターン２０の表面に酸化膜１００を形成する前工程で、配線基板１０の半導体素子非搭載面をソルダーレジスト層４０によって被覆し、配線基板１０の半導体素子搭載面に設けられた配線パターン２０のみに酸化膜１００を形成する製造工程とすることもできる。配線基板１０の一方の面のみにソルダーレジスト層４０を形成することで、ソルダーレジスト層４０を形成する一工程が省略できるという利点がある。
【００２１】
次に、図３(d)に示すように、配線基板１０の半導体素子搭載面の全面にレジスト層１２０を被着形成し、フォトリソグラフィ法を用いてレジスト層１２０に開口部１３０を形成し、開口部１３０に露出した銅の酸化膜１００をエッチングして除去することにより、接続端子３０を形成する。レジスト層１２０の厚さは通常１０〜４０μｍ、好ましくは約３０μｍである。
【００２２】
次に、図３(d)の状態で、配線基板１０の半導体素子搭載面の全面に、バリア層（図示せず）となるＮｉ層を無電解めっきにより、厚さ１〜７μｍ好ましくは約５μｍ形成し、更にその上に、前記Ｎｉ層を給電層とする電解めっきにより、はんだ層１５０を、上面がレジスト層１２０より若干低くなる程度に形成した後、外部に露出しているＮｉ層、次いでレジスト層１２０を除去する。これにより、はんだ層１５０が銅の酸化膜１００から突出して盛り上がるように形成された配線基板１０が完成する（図３(e)）。
なお、バリア層は銅および金の拡散を防止するためのものであり、Ｎｉの代わりにＣｒ、Ｔｉ、ＴｉＷ、ＴｉＮのいずれかを用いても良い。また、バリア層は、めっきのみならず、スパッタリング等によって形成しても良い。
【００２３】
次に、図４（ａ）に示すように、電極７０に金からなるスタッドバンプ１１０が形成された半導体素子６０を、配線基板１０に搭載する。この際に、スタッドバンプ１１０とはんだ層１５０の位置合わせを行って、半導体素子６０を配線基板１０の所定の位置に搭載する。半導体素子６０を配線基板１０に実装する際には、はんだの流れ性を抑制するためフラックスを使用しないようにするのがよい。
なお、金からなるスタッドバンプ１１０は、ワイアーボンダーを用いて、金ワイアーを電極７０にボンディングして電極７０上に小球部を形成し、そのまま引き上げ引きちぎるようにして形成することができる。
【００２４】
次に、図４（ｂ）に示すように、リフロー法等を用いてはんだ層１５０を溶融させ、はんだによりバンプ８０を形成し、半導体素子６０の電極７０と配線基板の接続端子３０とをバンプ８０を介して一体に接合させる。スタッドバンプ１１０による場合は、溶融したはんだがスタッドバンプ１１０にはい上がり球状に被着するから、接続端子３０から外側にはんだが流れ出さず、ショート不良になりにくいという利点がある。
次いで、半導体素子６０と配線基板１０との間隙部分にアンダーフィル材９０を流入させ、間隙Ａをアンダーフィル材９０で充填して、半導体装置が完成する。
【００２５】
本発明に係る配線基板では、半導体素子搭載領域に形成される配線パターン２０をソルダーレジスト層４０によって被覆せず、配線パターン２０の表面にはソルダーレジスト層４０と比較してはるかに薄い銅の酸化膜１００を形成して半導体素子６０をフリップチップ接続によって搭載する構成としたことにより、電極７０の大きさが小さくなりバンプの高さが低くなってきた場合でも、半導体素子６０と配線基板１０との間隙Ａを十分に確保することが可能となり、アンダーフィル部に均一に、ボイド等を発生させることなくアンダーフィル材９０を充填することが容易に可能になる。また、基板が反っているような場合でも、間隙Ａを広く確保できることからオープン不良を防止することが可能となる。
【００２６】
また、配線基板１０の半導体素子搭載面は、アンダーフィル材９０によってほぼ全面が覆われるため、ソルダーレジスト層と同様に、配線パターン２０を外気等から保護することができる。
また、配線パターン２０の表面に形成される銅の酸化膜１００が粗面に形成されることから、酸化膜１００が配線パターン２０とアンダーフィル材９０との密着性を向上させるという作用もある。
【００２７】
また、本発明に係る配線基板によれば、配線パターン２０の表面に形成した銅の酸化膜１００がはんだの流れ性を抑制する作用を有することから、半導体素子６０を接続端子３０にはんだ接合する際に、配線パターン２０上にはんだが流れ出すことを防止し、配線間のショート不良を防止して半導体素子を搭載することができる。
【００２８】
なお、上述した実施形態において配線パターン２０の表面に酸化膜１００を形成しているのは、配線パターン２０の基材に対して化学的な処理を施すことによって、きわめて薄い電気的な絶縁膜を形成し、酸化膜によって配線パターン２０上におけるはんだの流れ性を抑制させるようにするためである。したがって、酸化膜１００を形成するかわりに、他の化学的処理（絶縁膜形成処理）を配線パターン２０に施すことによって、配線パターン２０の表面に絶縁膜を形成することが可能である。たとえば、銅からなる配線パターン２０にプラズマ処理を利用して配線パターン２０の表面に硫化膜を形成するといったことも可能である。また、配線基板１０に形成する配線パターン２０を構成する金属についても銅以外にアルミニウム等の他の導体金属を利用することができる。
【００２９】
また、上述した実施形態においては、両面に配線パターンが形成された２層の配線基板１０に半導体素子６０を搭載する例について説明したが、３層以上の多層配線基板に半導体素子６０を搭載する場合にも、まったく同様に適用できる。この場合は、多層配線基板で半導体素子６０を搭載する最外層の配線パターンに上述した処理を適用すればよい。また、多層配線基板の形成方法も積層法やビルドアップ法を用いることが可能である。
更に、配線基板の半導体素子非搭載面にも外部接続用の接続端子および外部接続端子等を形成することが可能であり、マザーボード等の他の配線基板等に搭載することも可能である。
また、上記実施形態の半導体装置は、いわゆるチップサイズパッケージとして構成した例を示すが、半導体素子搭載領域の外側に配線パターンを引き出した形式の製品（ファンアウト型）についても同様に適用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の配線基板および半導体装置の構成を示す断面図である。
【図２】本発明に用いる半導体素子の構成を示す断面図である。
【図３】本発明の配線基板の製造方法の工程説明図である。
【図４】本発明の半導体装置の製造方法の工程説明図である。
【図５】従来の配線基板および半導体装置の構成を示す断面図である。
【符号の説明】
【００３１】
１０ 配線基板
２０ 配線パターン
３０ 接続端子
４０ ソルダーレジスト層
６０ 半導体素子
６５ パッシベーション膜
７０ 電極
８０ バンプ
９０ アンダーフィル材
１００ 銅の酸化膜
１１０ スタッドバンプ
１５０ はんだ層
【特許請求の範囲】
【請求項１】
フリップチップ接続により半導体素子を搭載する配線基板において、
半導体素子搭載領域に、前記半導体素子と電気的に接続される接続端子を備えた配線パターンが形成され、
該配線パターンは、絶縁膜形成処理が施されて表面に絶縁膜が被覆されるとともに、
前記接続端子が形成された部位については前記絶縁膜が除去されて形成されていることを特徴とする配線基板。
【請求項２】
前記配線パターンが、銅からなり、
前記絶縁膜形成処理として熱酸化処理が施されて、前記配線パターンの表面に酸化膜が形成されていることを特徴とする請求項１記載の配線基板。
【請求項３】
前記配線パターンが、銅からなり、
前記絶縁膜形成処理として黒化処理が施されて、前記配線パターンの表面に酸化膜が形成されていることを特徴とする請求項１記載の配線基板。
【請求項４】
前記配線パターンの接続端子に、前記半導体素子の電極と接続端子とを接合するはんだ層が被着形成されていることを特徴とする請求項１〜３のいずれか一項記載の配線基板。
【請求項５】
前記配線基板の両面に、基板を貫通して形成された導体層を介して電気的に接続された配線パターンが各々形成され、
前記配線基板の一方の面に半導体素子搭載領域が形成され、
前記配線基板の他方の面のみに、前記配線パターンを被覆するソルダーレジスト層が設けられていることを特徴とする請求項１〜４のいずれか一項記載の配線基板。
【請求項６】
前記配線基板の他方の面に形成された配線パターンに、絶縁膜形成処理が施されていることを特徴とする請求項５記載の配線基板。
【請求項７】
請求項１〜６のいずれか一項記載の配線基板にフリップチップ接続により半導体素子が搭載された半導体装置であって、
前記半導体素子と前記配線パターンの接続端子とが、バンプを介して電気的に接続され、
前記半導体素子と前記配線基板との間にアンダーフィル材が充填されて、前記半導体素子と配線基板とが一体に接合されていることを特徴とする半導体装置。
【請求項８】
前記半導体素子が、金からなるスタッドバンプが電極に形成されたものであり、該スタッドバンプを介して前記半導体素子と前記接続端子とが電気的に接続されていることを特徴とする請求項７記載の半導体装置。
【請求項１】
フリップチップ接続により半導体素子を搭載する配線基板において、
半導体素子搭載領域に、前記半導体素子と電気的に接続される接続端子を備えた配線パターンが形成され、
該配線パターンは、絶縁膜形成処理が施されて表面に絶縁膜が被覆されるとともに、
前記接続端子が形成された部位については前記絶縁膜が除去されて形成されていることを特徴とする配線基板。
【請求項２】
前記配線パターンが、銅からなり、
前記絶縁膜形成処理として熱酸化処理が施されて、前記配線パターンの表面に酸化膜が形成されていることを特徴とする請求項１記載の配線基板。
【請求項３】
前記配線パターンが、銅からなり、
前記絶縁膜形成処理として黒化処理が施されて、前記配線パターンの表面に酸化膜が形成されていることを特徴とする請求項１記載の配線基板。
【請求項４】
前記配線パターンの接続端子に、前記半導体素子の電極と接続端子とを接合するはんだ層が被着形成されていることを特徴とする請求項１〜３のいずれか一項記載の配線基板。
【請求項５】
前記配線基板の両面に、基板を貫通して形成された導体層を介して電気的に接続された配線パターンが各々形成され、
前記配線基板の一方の面に半導体素子搭載領域が形成され、
前記配線基板の他方の面のみに、前記配線パターンを被覆するソルダーレジスト層が設けられていることを特徴とする請求項１〜４のいずれか一項記載の配線基板。
【請求項６】
前記配線基板の他方の面に形成された配線パターンに、絶縁膜形成処理が施されていることを特徴とする請求項５記載の配線基板。
【請求項７】
請求項１〜６のいずれか一項記載の配線基板にフリップチップ接続により半導体素子が搭載された半導体装置であって、
前記半導体素子と前記配線パターンの接続端子とが、バンプを介して電気的に接続され、
前記半導体素子と前記配線基板との間にアンダーフィル材が充填されて、前記半導体素子と配線基板とが一体に接合されていることを特徴とする半導体装置。
【請求項８】
前記半導体素子が、金からなるスタッドバンプが電極に形成されたものであり、該スタッドバンプを介して前記半導体素子と前記接続端子とが電気的に接続されていることを特徴とする請求項７記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−２３７１５１（Ｐ２００６−２３７１５１Ａ）
【公開日】平成１８年９月７日（２００６．９．７）
【国際特許分類】
【出願番号】特願２００５−４７４９２（Ｐ２００５−４７４９２）
【出願日】平成１７年２月２３日（２００５．２．２３）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
【Ｆターム（参考）】
【公開日】平成１８年９月７日（２００６．９．７）
【国際特許分類】
【出願日】平成１７年２月２３日（２００５．２．２３）
【出願人】（０００１９０６８８）新光電気工業株式会社 (1,516)
【Ｆターム（参考）】
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