電圧制御発振回路
【課題】電圧制御発振回路の回路規模の増大を抑制する。
【解決手段】電圧制御発振回路は、発振信号を増幅する発振アンプ部３２と、発振信号の発振周波数を制御するＬＣ共振部３３と、負性抵抗成分を有する負性抵抗部３４と、を備える。ＬＣ共振部３３は、ループ状に接続されたｇｍセル２５，２６と、ループ上のノードに一端が接続された容量２８〜３１と、を有し、ｇｍセル２５，２６と容量２８，２９とに基づくインダクタンス値と、容量３０，３１の容量値と、に基づいて発振周波数を制御する。
【解決手段】電圧制御発振回路は、発振信号を増幅する発振アンプ部３２と、発振信号の発振周波数を制御するＬＣ共振部３３と、負性抵抗成分を有する負性抵抗部３４と、を備える。ＬＣ共振部３３は、ループ状に接続されたｇｍセル２５，２６と、ループ上のノードに一端が接続された容量２８〜３１と、を有し、ｇｍセル２５，２６と容量２８，２９とに基づくインダクタンス値と、容量３０，３１の容量値と、に基づいて発振周波数を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振回路に関し、特にＬＣ共振型の電圧制御発振回路に関する。
【背景技術】
【０００２】
半導体集積回路に用いられる電圧制御発振回路（ＶＣＯ；ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）には、エミッタカップルドマルチバイブレータ、リングオシレータ及びＬＣ発振型等、様々な種類が存在する。
【０００３】
エミッタカップルドマルチバイブレータ及びリングオシレータは、集積化が容易であるとともに、発振周波数の変化率を大きくすることができるという利点があるが、ＬＣ発振型と比較してジッタ（位相雑音）が大きいという欠点がある。一方、ＬＣ発振型は、エミッタカップルドマルチバイブレータ及びリングオシレータと比較してジッタ（位相雑音）が小さいという利点があるが、発振周波数の変化率が小さいという欠点がある。
【０００４】
ＬＣ発振型の電圧制御発振回路における上記課題に対する解決策が、特許文献１に開示されている。図９は、特許文献１に開示されたＬＣ発振型の電圧制御発振回路である。図９に示す回路は、インダクタ１１，１２と、キャパシタ１３，１４，１６，１７と、ＭＯＳトランジスタ１５と、バイポーラトランジスタ１８，１９と、電流源２０と、を備える。なお、インダクタ１１，１２と、キャパシタ１３，１４，１６，１７と、ＭＯＳトランジスタ１５と、により共振回路２１を構成する。また、バイポーラトランジスタ１８，１９と、電流源２０と、により負性抵抗回路２２を構成する。
【０００５】
図９に示す回路は、所望の発振周波数を有する発振信号をノードＡ，ＡＮから出力する。ここで、図９に示す回路は、ＭＯＳトランジスタ１５のゲートに印加される電圧ＶＧを制御することにより、発振周波数を制御する。
【０００６】
なお、特許文献２には、ＬＣ共振回路の一つとしてジャイレータ回路が開示されている。また、特許文献３には、ＬＣ発振型とは種類の異なるリングオシレータ型の電圧制御発振回路が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１５８５３９号公報
【特許文献２】特開平８−３３０９０３号公報
【特許文献３】特開２００７−２６７４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１の場合、図９を見ても明らかなように、インダクタ１１，１２には、スパイラルインダクタンスが用いられている。このスパイラルインダクタンスは、螺旋状に配置された分布定数線路によって構成される。そのため、特許文献１に示す回路は、回路規模が増大するという問題があった。
【０００９】
ここで、特許文献１に示す回路の場合、共振回路２１のインダクタンス成分及び容量成分に基づいて発振周波数が制御される。つまり、特許文献１に示す回路の場合、発振周波数をさらに低くするためには、インダクタ１１，１２を大きくする必要があった。したがって、特許文献１に示す回路は、回路規模がさらに増大するという問題があった。
【００１０】
また、スパイラルインダクタンスのインダクタンス値は、多くの要素によって決定される。そのため、特許文献１に示す回路は、精度の高い発振周波数の発振信号を生成することが困難であるという問題があった。
【課題を解決するための手段】
【００１１】
本発明にかかる電圧制御発振回路は、発振信号を増幅する発振アンプ部と、前記発振信号の発振周波数を制御するＬＣ共振部と、負性抵抗成分を有する負性抵抗部と、を備え、前記ＬＣ共振部は、ループ状に接続された第１及び第２のトランスコンダクタンスアンプと、前記ループ上のノードに一端が接続された第１及び第２の容量と、を有し、前記第１及び前記第２のトランスコンダクタンスアンプと前記第１の容量とに基づくインダクタンス値と、前記第２の容量の容量値と、に基づいて前記発振周波数を制御する。
【００１２】
上述のような回路構成により、回路規模の増大を抑制すること等が可能である。
【発明の効果】
【００１３】
本発明により、回路規模の増大を抑制すること等が可能な電圧制御発振回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１にかかる電圧制御発振回路を示す図である。
【図２】本発明の実施の形態１にかかるｇｍセル２４〜２６の回路図である。
【図３】本発明の実施の形態１にかかるｇｍセル２３，２７の回路図である。
【図４】本発明の実施の形態１にかかる電流生成部の動作を説明するための図である。
【図５】本発明の実施の形態１にかかるジャイレータ変換部の動作を説明するための図である。
【図６】本発明の実施の形態１にかかる負性抵抗部３４の動作を説明するための図である。
【図７】本発明の実施の形態１にかかるジャイレータ変換部の等価回路を示す図である。
【図８】本発明の実施の形態２にかかる電圧制御発振回路を示す図である。
【図９】特許文献１に記載の電圧制御発振回路を示す図である。
【発明を実施するための形態】
【００１５】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００１６】
実施の形態１
図１に、本発明の実施の形態１にかかる電圧制御発振回路を示す。図１に示す回路は、発振アンプ部３２と、ＬＣ共振部３３と、負性抵抗部３４と、を備える。発振アンプ部３２は、ｇｍセル２３を有する。ＬＣ共振部３３は、ｇｍセル（第３のトランスコンダクタンスアンプ）２４と、ｇｍセル（第１のトランスコンダクタンスアンプ）２５と、ｇｍセル（第２のトランスコンダクタンスアンプ）２６と、容量（第１の容量）２８，２９と、容量（第２の容量）３０，３１と、を有する。そして、負性抵抗部３４は、ｇｍセル２７を有する。
【００１７】
なお、各ｇｍセル２３〜２７は、一対の差動入力端子ＩＮ＋，ＩＮ−と、一対の差動出力端子ＯＵＴ＋，ＯＵＴ−と、を有する全差動のトランスコンダクタンスアンプである。各ｇｍセル２３〜２７は、差動入力端子ＩＮ＋，ＩＮ−に供給された差動入力電圧に応じた電流を差動出力端子ＯＵＴ＋，ＯＵＴ−から出力する。また、図示していないが、各ｇｍセル２３〜２７は、電源電圧端子ＶＤＤと、接地電圧端子ＶＳＳと、バイアス電圧端子Ｂｉａｓと、設定電圧端子ＶＣＭと、制御電圧端子ＶＧと、を有する。なお、便宜上、記号「ＶＤＤ」、「ＶＳＳ」、「Ｂｉａｓ」、「ＶＣＭ」及び「ＶＧ」は、それぞれ端子名を示すと同時に、電圧を示すものとする。
【００１８】
まず、図１に示す回路の回路構成について説明する。ｇｍセル２３の反転出力端子ＯＵＴ−は、ｇｍセル２４の非反転入力端子ＩＮ＋に接続される。ｇｍセル２３の非反転出力端子ＯＵＴ＋は、ｇｍセル２４の反転入力端子ＩＮ−に接続される。
【００１９】
ｇｍセル２４の反転出力端子ＯＵＴ−は、当該ｇｍセル２４の非反転入力端子ＩＮ＋と、ｇｍセル２５の反転出力端子ＯＵＴ−と、ｇｍセル２６の反転入力端子ＩＮ−と、容量３１の一端と、ｇｍセル２７の非反転入力端子ＩＮ＋と、ｇｍセル２３の反転入力端子ＩＮ−と、に接続される。ｇｍセル２４の非反転出力端子ＯＵＴ＋は、当該ｇｍセル２４の反転入力端子ＩＮ−と、ｇｍセル２５の非反転出力端子ＯＵＴ＋と、ｇｍセル２６の非反転入力端子ＩＮ＋と、容量３０の一端と、ｇｍセル２７の反転入力端子ＩＮ−と、ｇｍセル２３の非反転入力端子ＩＮ＋と、に接続される。
【００２０】
ｇｍセル２６の非反転出力端子ＯＵＴ＋は、容量２９の一端と、ｇｍセル２５の反転入力端子ＩＮ−と、に接続される。ｇｍセル２６の反転出力端子ＯＵＴ−は、容量２８の一端と、ｇｍセル２５の非反転入力端子ＩＮ＋と、に接続される。なお、容量２８〜３１の他端は、接地電圧端子ＶＳＳに接続される。ｇｍセル２７の反転出力端子ＯＵＴ−は、一方の外部出力端子に接続されるとともに、ｇｍセル２３の非反転入力端子ＩＮ＋に接続される。ｇｍセル２７の非反転出力端子ＯＵＴ＋は、他方の外部出力端子に接続されるとともに、ｇｍセル２３の反転入力端子ＩＮ−に接続される。
【００２１】
次に、ｇｍセル２３〜２７についてより詳細に説明する。図２はｇｍセル２４〜２６の回路図である。また、図３はｇｍセル２３，２７の回路図である。図２に示す回路は、差動アンプ部３９と、コモンモードフィードバック部（ＣＭＦＢ部）４０と、を有する。なお、差動アンプ部３９は、差動入力電圧に応じた電流を差動出力端子ＯＵＴ＋，ＯＵＴ−から出力する回路である。また、ＣＭＦＢ部４０は、差動出力端子ＯＵＴ＋，ＯＵＴ−の平均電圧が設定電圧ＶＣＭとなるように制御する回路である。
【００２２】
差動アンプ部３９は、トランジスタＱ１〜Ｑ７を有する。ＣＭＦＢ部４０は、トランジスタＱ８〜Ｑ１５と、抵抗Ｒ１０と、容量Ｃ１０と、を有する。なお、図２の例では、トランジスタＱ１〜Ｑ４と、トランジスタＱ７〜Ｑ１３と、はＰチャネルＭＯＳトランジスタである。トランジスタＱ５，Ｑ６，Ｑ１４，Ｑ１５は、ＮチャネルＭＯＳトランジスタである。
【００２３】
まず、図２に示す回路の回路構成について説明する。トランジスタＱ１において、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子がトランジスタＱ３のソース端子に接続され、ゲート端子がバイアス電圧端子Ｂｉａｓに接続される。トランジスタＱ２において、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子がトランジスタＱ４のソース端子に接続され、ゲート端子がトランジスタＱ１のゲート端子とともにバイアス電圧端子Ｂｉａｓに接続される。
【００２４】
トランジスタＱ３において、ドレイン端子がトランジスタＱ５のドレイン端子に接続され、ゲート端子が非反転入力端子ＩＮ＋に接続される。トランジスタＱ４において、ドレイン端子がトランジスタＱ６のドレイン端子に接続され、ゲート端子が反転入力端子ＩＮ−に接続される。トランジスタＱ５において、ソース端子が接地電圧端子ＶＳＳに接続され、ゲート端子がノードＰに接続される。トランジスタＱ６において、ソース端子が接地電圧端子ＶＳＳに接続され、ゲート端子がトランジスタＱ５のゲート端子とともにノードＰに接続される。
【００２５】
トランジスタＱ７のソース端子は、トランジスタＱ２のドレイン端子とトランジスタＱ４のソース端子とを接続する信号線上のノードに接続される。トランジスタＱ７のドレイン端子は、トランジスタＱ１のドレイン端子とトランジスタＱ３のソース端子とを接続する信号線上のノードに接続される。トランジスタＱ７のゲート端子は、制御電圧端子ＶＧに接続される。反転出力端子ＯＵＴ−は、トランジスタＱ３のドレイン端子とトランジスタＱ５のドレイン端子とを接続する信号線上のノードに接続される。非反転出力端子ＯＵＴ＋は、トランジスタＱ４のドレイン端子とトランジスタＱ６のドレイン端子とを接続する信号線上のノードに接続される。
【００２６】
トランジスタＱ８において、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子がトランジスタＱ１１，Ｑ１３の各ソース端子に接続され、ゲート端子がバイアス電圧端子Ｂｉａｓに接続される。トランジスタＱ９において、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子がトランジスタＱ１０，Ｑ１２の各ソース端子に接続され、ゲート端子がトランジスタＱ８とともにバイアス電圧端子Ｂｉａｓに接続される。
【００２７】
トランジスタＱ１０，Ｑ１１において、各ドレイン端子がノードＰに共通接続され、各ゲート端子が設定電圧端子ＶＣＭに共通接続される。トランジスタＱ１２において、ドレイン端子がノードＱに接続され、ゲート端子が反転出力端子ＯＵＴ−に接続される。トランジスタＱ１３において、ドレイン端子がノードＱに共通接続され、ゲート端子が非反転出力端子ＯＵＴ＋に接続される。
【００２８】
トランジスタＱ１４において、ソース端子が接地電圧端子ＶＳＳに接続され、ドレイン端子がノードＰに接続され、ゲート端子がトランジスタＱ１５のゲート端子及びノードＱに接続される。トランジスタＱ１５において、ソース端子が接地電圧端子ＶＳＳに接続され、ドレイン端子がノードＱに接続される。ノードＰには、さらに抵抗Ｒ１０の一端が接続される。抵抗Ｒ１０の他端は容量Ｃ１０の一端に接続される。容量Ｃ１０の他端は接地電圧端子ＶＳＳに接続される。
【００２９】
図２に示す回路の動作について説明する。トランジスタＱ１，Ｑ２は、カレントミラー回路を構成する。トランジスタＱ１，Ｑ２の各ドレイン電流は、バイアス電圧Ｂｉａｓによって制御される。つまり、トランジスタＱ１，Ｑ２は、差動アンプ部３９におけるＤＣ電流源として動作し、トランジスタＱ３〜Ｑ７に対してＤＣ電流を供給する。
【００３０】
トランジスタＱ３のドレイン電流は、外部から供給される差動入力電圧の一方によって制御される。また、トランジスタＱ４のドレイン電流は、外部から供給される差動入力電圧の他方によって制御される。つまり、トランジスタＱ３，Ｑ４は、外部から供給された差動入力電圧（ＡＣ電圧）に基づいて、差動出力端子ＯＵＴ＋，ＯＵＴ−へ流出又は流入する電流を増幅する。トランジスタＱ５，Ｑ６のドレイン電流は、ＣＭＦＢ部４０からのフィードバック電圧４１によって制御される。つまり、トランジスタＱ５，Ｑ６は、差動アンプ部３９における負荷部分として動作し、また、差動出力端子ＯＵＴ＋，ＯＵＴ−のＤＣ電圧を制御する。
【００３１】
トランジスタＱ８，Ｑ９は、トランジスタＱ１，Ｑ２と同様にカレントミラー回路を構成する。トランジスタＱ８，Ｑ９の各ドレイン電流は、バイアス電圧Ｂｉａｓによって制御される。つまり、トランジスタＱ８，Ｑ９は、ＣＭＦＢ部４０におけるＤＣ電流源として動作し、トランジスタＱ１０〜Ｑ１５に対してＤＣ電流を供給する。
【００３２】
トランジスタＱ１０，Ｑ１１の各ドレイン電流は、設定電圧ＶＣＭによって制御される。つまり、トランジスタＱ１０，Ｑ１１は、設定電圧ＶＣＭを電流に変換する。トランジスタＱ１２のドレイン電流は、反転出力端子ＯＵＴ−の電圧によって制御される。また、トランジスタＱ１３のドレイン電流は、非反転出力端子ＯＵＴ＋の電圧によって制御される。つまり、トランジスタＱ１３，Ｑ１２は、それぞれ差動出力端子ＯＵＴ＋，ＯＵＴ−の電圧を電流に変換する。
【００３３】
なお、トランジスタＱ１４，Ｑ１５は、カレントミラー回路を構成する。トランジスタＱ１４，Ｑ１５の各ドレイン電流は、ノードＱの電圧によって制御される。つまり、トランジスタＱ１０，Ｑ１１の各ドレイン電流は、トランジスタＱ１４によって制御される。同様に、トランジスタＱ１２，Ｑ１３の各ドレイン電流は、トランジスタＱ１５によって制御される。
【００３４】
そして、設定電圧ＶＣＭに基づいて変換された電流と、差動出力端子ＯＵＴ＋，ＯＵＴ−の電圧に基づいて変換された電流と、の差分に応じたフィードバック電圧４１が、トランジスタＱ５，Ｑ６の各ゲート端子に印加される。ここで、トランジスタＱ５，Ｑ６の各ドレイン電流は、設定電圧ＶＣＭと、差動出力端子ＯＵＴ＋，ＯＵＴ−の平均電圧と、が等しくなるように制御される。なお、抵抗Ｒ１０及び容量Ｃ１０は、フィードバックループの発振防止のために設けられている。このような回路構成により、ｇｍセルは出力信号の平均電圧を一定に保つことができる。そのため、ｇｍセルの多段接続が可能となる。
【００３５】
なお、差動アンプ部３９は、制御電圧ＶＧによってトランジスタＱ７のオン抵抗を制御することにより、負帰還量を調整する。つまり、差動アンプ部３９は、制御電圧ＶＧによってトランスコンダクタンスｇｍを調整することが可能である。
【００３６】
次に、図３に示す回路（ｇｍセル２３，２７）について説明する。図３に示す回路は、図２（ｇｍセル２４〜２６）に示す回路と比較して、差動アンプ部３９と回路構成の異なる差動アンプ部３９ｂを有する。また、図３に示す回路は、図２に示す回路と比較して、ＣＭＦＢ部４０を有さない。なお、ｇｍセル２３，２７は、ｇｍセル２５からのフィードバック電圧４１をフィードバック電圧端子ＦＢに入力することにより、コモンモードフィードバック制御を行う。その他の回路構成及び動作については、図２に示す回路と同様であるため、説明を省略する。なお、差動アンプ部３９ｂは、トランジスタＱ７を有さない回路構成であってもよい。その場合、トランジスタＱ１のドレイン端子とトランジスタＱ３のソース端子とを接続する信号線上のノードと、トランジスタＱ２のドレイン端子とトランジスタＱ４のソース端子とを接続する信号線上のノードと、が直接接続される。
【００３７】
次に、図１に示す電圧制御発振回路の動作について説明する。発振アンプ部３２において、ｇｍセル２３は発振信号を増幅する発振アンプとして動作する。ＬＣ共振部３３において、ｇｍセル２５，２６及び容量２８，２９はジャイレータ変換部を構成する。また、ｇｍセル２４は、ジャイレータ変換部に向けて電流を生成する電流生成部を構成する。ここで、ｇｍセル２４〜２６は、容量２８，２９をジャイレータ変換して等価インダクタンスを生成する。この等価インダクタンスは、容量３０，３１とともに、並列共振回路を構成する。それにより、ＬＣ共振部３３は、発振アンプ部３２から出力された発振信号の発振周波数を制御する。また、負性抵抗部３４において、ｇｍセル２７は負性抵抗を構成する。なお、ｇｍセル２３〜２７のトランスコンダクタンスｇｍは、ｇｍ＝（出力差動電流／入力差動電圧）と表すことができる。
【００３８】
電流生成部として動作するｇｍセル２４について、図４を用いて説明する。図４の例では、ｇｍセル２４の非反転入力端子ＩＮ＋には、電圧Ｖ２が印加されている。ｇｍセル２４の反転入力端子ＩＮ−には、電圧Ｖ１が印加される。このとき、ｇｍセル２４の非反転入力端子ＩＮ＋から反転出力端子ＯＵＴ−に向けて電流Ｉｏが流れる。また、ｇｍセル２４の非反転出力端子ＯＵＴ＋から反転入力端子ＩＮ−に向けて電流Ｉｏが流れる。この電流Ｉｏは、以下のように表すことができる。
Ｉｏ＝ｇｍ×（Ｖ２−Ｖ１）・・・（１）
【００３９】
したがって、ｇｍセル２４の入力側から見たインピーダンスＺ２４は、以下のように表すことができる。
Ｚ２４＝（Ｖ２−Ｖ１）／Ｉｏ＝１／ｇｍ・・・（２）
【００４０】
つまり、ｇｍセル２４は、抵抗が接地されている場合と等価である。このように、ｇｍセル２４は、ジャイレータ変換部に向けた電流を生成するとともに、ＬＣ共振部３３のインピーダンスを決定する。
【００４１】
次にジャイレータ変換部について、図５を用いて説明する。図５は、ジャイレータ変換部をシングルエンド構成に置き換えた場合の例である。図５に示す回路は、ｇｍセル２５ａ，２６ａ及び容量２８ａを有する。なお、ｇｍセル２５ａはジャイレータ変換部におけるｇｍセル２５に対応し、ｇｍセル２６ａはｇｍセル２６に対応し、容量２８ａは容量２８，２９に対応する。また、容量２８ａの容量値はＣ１である。
【００４２】
ｇｍセル２５ａとｇｍセル２６ａとがループ状に接続される。なお、ｇｍセル２６ａの出力端子とｇｍセル２５ａの入力端子とを接続する信号線上のノードをノードＮと称す。ｇｍセル２５ａの出力端子とｇｍセル２６ａの入力端子とを接続する信号線上のノードをノードＭと称す。ノードＮと接地電圧端子ＶＳＳとの間に容量２８ａが設けられる。ノードＭには、電圧Ｖｉが印加されるとともに、電流Ｉｉが流れる。ノードＮには、電圧Ｖｏが印加されるとともに、電流Ｉｏが流れる。トランスコンダクタンスｇｍは、ｇｍ＝（出力電流／入力電圧）で表されるため、図５において以下の式が成り立つ。
Ｉｏ＝ｇｍ×Ｖｉ・・・（３）
Ｉｉ＝ｇｍ×Ｖｏ・・・（４）
Ｖｏ＝Ｉｏ／（ｊωＣ１）・・・（５）
【００４３】
式（４）のＶｏに式（５）のＶｏを代入することにより、以下の式が成り立つ。
Ｉｉ＝ｇｍ×Ｉｏ／（ｊωＣ１）・・・（６）
【００４４】
式（６）のＩｏに式（３）のＩｏを代入することにより、以下の式が成り立つ。
Ｉｉ＝ｇｍ２×Ｖｉ／（ｊωＣ１）・・・（７）
【００４５】
式（７）をさらに変形すると、以下の式が成り立つ。
Ｖｉ／Ｉｉ＝ｊωＣ１／ｇｍ２・・・（８）
【００４６】
Ｌ＝Ｃ１／ｇｍ２とおくと、以下の式が成り立つ。
Ｖｉ／Ｉｉ＝ｊωＬ・・・（９）
【００４７】
式（８）及び式（９）を見てもわかるように、容量値Ｃ１がインダクタンス値Ｌに変換される。これは、全差動構成のジャイレータ変換部の場合でも同様である。つまり、容量２８，２９の各容量値Ｃ１は、ｇｍセル２４〜２６によってインダクタンス値Ｌ（図７の３５，３６）に変換される。それにより、ジャイレータ変換部は、図７の右側に示す回路と等価になる。つまり、ＬＣ共振部３３は、ｇｍセル２４〜２６及び容量２８，２９によるインダクタンス値と、容量３０，３１の容量値と、によりＬＣ型共振回路を構成し、電圧制御発振回路における発振信号の発振周波数を決定する。
【００４８】
次に、負性抵抗部３４として動作するｇｍセル２７について、図６を用いて説明する。図６の例では、ｇｍセル２７の非反転入力端子ＩＮ＋には、電圧Ｖ２が印加される。ｇｍセル２７の反転入力端子ＩＮ−には、電圧Ｖ１が印加される。このとき、ｇｍセル２７の非反転出力端子ＯＵＴ＋から非反転入力端子ＩＮ＋に向けて電流Ｉｏが流れる。また、ｇｍセル２７の反転入力端子ＩＮ−から反転出力端子ＯＵＴ−に向けて電流Ｉｏが流れる。ここで、図６の電流Ｉｏと図５の電流Ｉｏとでは電流方向が異なる。したがって、ｇｍセル２７の入力側から見たインピーダンスＺ２７は、以下のように表すことができる。
Ｚ２７＝−（Ｖ２−Ｖ１）／Ｉｏ＝−１／ｇｍ・・・（１０）
【００４９】
つまり、ｇｍセル２７は、負の抵抗が接地されている場合と等価である。このように、ｇｍセル２７は負性抵抗を構成する。
【００５０】
このように、本実施の形態にかかる電圧制御発振回路は、ｇｍセル２４〜２６及び容量２８〜３１からなるＬＣ共振部３３によって発振信号の発振周波数を制御する。つまり、本実施の形態にかかる電圧制御発振回路は、スパイラルインダクタンスを備える必要がないため、回路規模の増大を抑制することができる。
【００５１】
なお、上述のように、ｇｍセル２４〜２６のトランスコンダクタンスｇｍは、外部からの制御電圧ＶＧによって制御可能である。また、容量２８〜３２にバリキャップを用いた場合、外部からの制御電圧によって容量２８〜３２の容量値を制御可能である。つまり、本実施の形態にかかる電圧制御発振回路は、ＬＣ共振部３３のインダクタンス値及び容量値を外部から制御することが可能である。言い換えると、本実施の形態にかかる電圧制御発振回路は、発振信号の発振周波数を外部から制御することが可能である。
【００５２】
なお、容量２８，２９をジャイレータ変換したインダクタ３５，３６は、上述のようにＬ＝Ｃ１／ｇｍ２で表すことができる。また、容量２８，２９の容量値はＣ１、容量３０，３１の容量値はＣ２、インダクタ３５,３６のインダクタンス値はＬである。したがって、発振周波数ｆ０は、以下の式で表すことができる。
ｆ０＝１／（２π√（Ｌ・Ｃ１））＝ｇｍ／（２π√（Ｃ１・Ｃ２））・・・（１１）
【００５３】
このように、本実施の形態にかかる電圧制御発振回路は、ＬＣ型共振回路としてｇｍセル及び容量を用いるため容易に設計可能であるとともに、インダクタンス値を決定する要素が限定される。したがって、本実施の形態にかかる電圧制御発振回路は、精度の高い発振周波数の発振信号を容易に生成することができる。
【００５４】
また、式（１１）に示すように、トランスコンダクタンスｇｍと発振周波数ｆ０とは、線形関係にある。つまり、本実施の形態にかかる電圧制御発振回路は、トランスコンダクタンスｇｍの変化に応じて、発振信号の発振周波数を直線的に変化させることができる。また、トランスコンダクタンスｇｍは電圧によって制御される。したがって、本実施の形態にかかる電圧制御発振回路は、電圧の変化に応じて、発振信号の発振周波数を滑らかに変化させることができる。それにより、本実施の形態にかかる電圧制御発振回路は、発振信号の発振周波数をより細かく調整可能である。
【００５５】
また、本実施の形態にかかる電圧制御発振回路は、全差動構成のｇｍセルをＬＣ共振部３３に用いている。したがって、次の点で有利である。
１．コモンモードノイズに対して強い。
２．信号振幅を大きくすることができる。
３．１．２．の効果によりジッタ（位相雑音）を低減できる。
４．発振信号の偶数時次高調波を低減できる。
【００５６】
さらに、本実施の形態にかかる電圧制御発振回路は、全差動構成のｇｍセルを発振アンプ部３２及び負性抵抗部３４にも用いているため、回路の相対性を高めることができる。
【００５７】
実施の形態２
図８に、本発明の実施の形態２にかかる電圧制御発振回路を示す。図８に示す回路は、図１に示す回路と比較して、ＬＣ共振部３３と回路構成の異なるＬＣ共振部３３ｃを備える。ＬＣ共振部３３ｃは、ＬＣ共振部３３と比較して、容量３０，３１の代わりに可変容量３０ｃ，３１ｃを有する。その他の回路構成は、図１の場合と同様であるため説明を省略する。
【００５８】
このような回路構成により、図８に示す回路は、ｇｍセル２４〜２６及び容量２８，２９に基づくインダクタンス値と、可変容量３０ｃ，３１ｃの容量値と、のいずれも制御可能となる。したがって、図８に示す回路は、さらに広範囲の発振周波数を有する発振信号を生成することが可能である。
【００５９】
例えば、電圧変動に応じたインダクタンス値の変動幅を狭くし、電圧変動に応じた容量値の変動幅を広くした場合について説明する。この場合、図８に示す回路は、発振周波数を、可変容量３０ｃ，３１ｃによって粗調整し、ｇｍセル２４〜２６及び容量２８，２９によって微調整することが可能となる。また、その逆も同様である。
【００６０】
以上のように、本実施の形態にかかる電圧制御発振回路は、ｇｍセル２４〜２６及び容量２８〜３１からなるＬＣ共振部３３によって発振信号の発振周波数を制御する。つまり、本実施の形態にかかる電圧制御発振回路は、スパイラルインダクタンスを備える必要がないため、回路規模の増大を抑制することができる。また、本実施の形態にかかる電圧制御発振回路は、ＬＣ型共振回路としてｇｍセル及び容量を用いているため、インダクタンス値を決定する要素が限定される。したがって、本実施の形態にかかる電圧制御発振回路は、精度の高い発振周波数の発振信号を生成することができる。
【００６１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６２】
３２ 発振アンプ部
３３，３３ｃ ＬＣ共振部
３４ 負性抵抗部
２３〜２７ ｇｍセル
２５ａ，２６ａ ｇｍセル
２８〜３１ 容量
２８ａ 容量
３０ｃ，３１ｃ 可変容量
３５，３６ インダクタ
３９，３９ｂ 差動アンプ部
４０ ＣＭＦＢ部
Ｑ１〜Ｑ１５ トランジスタ
Ｃ１０ 容量
Ｒ１０ 抵抗
ＦＢ フィードバック電圧端子
ＶＤＤ 電源電圧端子
ＶＳＳ 接地電圧端子
Ｂｉａｓ バイアス電圧端子
ＶＧ 制御電圧端子
ＶＣＭ 設定電圧端子
【技術分野】
【０００１】
本発明は、電圧制御発振回路に関し、特にＬＣ共振型の電圧制御発振回路に関する。
【背景技術】
【０００２】
半導体集積回路に用いられる電圧制御発振回路（ＶＣＯ；ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）には、エミッタカップルドマルチバイブレータ、リングオシレータ及びＬＣ発振型等、様々な種類が存在する。
【０００３】
エミッタカップルドマルチバイブレータ及びリングオシレータは、集積化が容易であるとともに、発振周波数の変化率を大きくすることができるという利点があるが、ＬＣ発振型と比較してジッタ（位相雑音）が大きいという欠点がある。一方、ＬＣ発振型は、エミッタカップルドマルチバイブレータ及びリングオシレータと比較してジッタ（位相雑音）が小さいという利点があるが、発振周波数の変化率が小さいという欠点がある。
【０００４】
ＬＣ発振型の電圧制御発振回路における上記課題に対する解決策が、特許文献１に開示されている。図９は、特許文献１に開示されたＬＣ発振型の電圧制御発振回路である。図９に示す回路は、インダクタ１１，１２と、キャパシタ１３，１４，１６，１７と、ＭＯＳトランジスタ１５と、バイポーラトランジスタ１８，１９と、電流源２０と、を備える。なお、インダクタ１１，１２と、キャパシタ１３，１４，１６，１７と、ＭＯＳトランジスタ１５と、により共振回路２１を構成する。また、バイポーラトランジスタ１８，１９と、電流源２０と、により負性抵抗回路２２を構成する。
【０００５】
図９に示す回路は、所望の発振周波数を有する発振信号をノードＡ，ＡＮから出力する。ここで、図９に示す回路は、ＭＯＳトランジスタ１５のゲートに印加される電圧ＶＧを制御することにより、発振周波数を制御する。
【０００６】
なお、特許文献２には、ＬＣ共振回路の一つとしてジャイレータ回路が開示されている。また、特許文献３には、ＬＣ発振型とは種類の異なるリングオシレータ型の電圧制御発振回路が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１５８５３９号公報
【特許文献２】特開平８−３３０９０３号公報
【特許文献３】特開２００７−２６７４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１の場合、図９を見ても明らかなように、インダクタ１１，１２には、スパイラルインダクタンスが用いられている。このスパイラルインダクタンスは、螺旋状に配置された分布定数線路によって構成される。そのため、特許文献１に示す回路は、回路規模が増大するという問題があった。
【０００９】
ここで、特許文献１に示す回路の場合、共振回路２１のインダクタンス成分及び容量成分に基づいて発振周波数が制御される。つまり、特許文献１に示す回路の場合、発振周波数をさらに低くするためには、インダクタ１１，１２を大きくする必要があった。したがって、特許文献１に示す回路は、回路規模がさらに増大するという問題があった。
【００１０】
また、スパイラルインダクタンスのインダクタンス値は、多くの要素によって決定される。そのため、特許文献１に示す回路は、精度の高い発振周波数の発振信号を生成することが困難であるという問題があった。
【課題を解決するための手段】
【００１１】
本発明にかかる電圧制御発振回路は、発振信号を増幅する発振アンプ部と、前記発振信号の発振周波数を制御するＬＣ共振部と、負性抵抗成分を有する負性抵抗部と、を備え、前記ＬＣ共振部は、ループ状に接続された第１及び第２のトランスコンダクタンスアンプと、前記ループ上のノードに一端が接続された第１及び第２の容量と、を有し、前記第１及び前記第２のトランスコンダクタンスアンプと前記第１の容量とに基づくインダクタンス値と、前記第２の容量の容量値と、に基づいて前記発振周波数を制御する。
【００１２】
上述のような回路構成により、回路規模の増大を抑制すること等が可能である。
【発明の効果】
【００１３】
本発明により、回路規模の増大を抑制すること等が可能な電圧制御発振回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１にかかる電圧制御発振回路を示す図である。
【図２】本発明の実施の形態１にかかるｇｍセル２４〜２６の回路図である。
【図３】本発明の実施の形態１にかかるｇｍセル２３，２７の回路図である。
【図４】本発明の実施の形態１にかかる電流生成部の動作を説明するための図である。
【図５】本発明の実施の形態１にかかるジャイレータ変換部の動作を説明するための図である。
【図６】本発明の実施の形態１にかかる負性抵抗部３４の動作を説明するための図である。
【図７】本発明の実施の形態１にかかるジャイレータ変換部の等価回路を示す図である。
【図８】本発明の実施の形態２にかかる電圧制御発振回路を示す図である。
【図９】特許文献１に記載の電圧制御発振回路を示す図である。
【発明を実施するための形態】
【００１５】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００１６】
実施の形態１
図１に、本発明の実施の形態１にかかる電圧制御発振回路を示す。図１に示す回路は、発振アンプ部３２と、ＬＣ共振部３３と、負性抵抗部３４と、を備える。発振アンプ部３２は、ｇｍセル２３を有する。ＬＣ共振部３３は、ｇｍセル（第３のトランスコンダクタンスアンプ）２４と、ｇｍセル（第１のトランスコンダクタンスアンプ）２５と、ｇｍセル（第２のトランスコンダクタンスアンプ）２６と、容量（第１の容量）２８，２９と、容量（第２の容量）３０，３１と、を有する。そして、負性抵抗部３４は、ｇｍセル２７を有する。
【００１７】
なお、各ｇｍセル２３〜２７は、一対の差動入力端子ＩＮ＋，ＩＮ−と、一対の差動出力端子ＯＵＴ＋，ＯＵＴ−と、を有する全差動のトランスコンダクタンスアンプである。各ｇｍセル２３〜２７は、差動入力端子ＩＮ＋，ＩＮ−に供給された差動入力電圧に応じた電流を差動出力端子ＯＵＴ＋，ＯＵＴ−から出力する。また、図示していないが、各ｇｍセル２３〜２７は、電源電圧端子ＶＤＤと、接地電圧端子ＶＳＳと、バイアス電圧端子Ｂｉａｓと、設定電圧端子ＶＣＭと、制御電圧端子ＶＧと、を有する。なお、便宜上、記号「ＶＤＤ」、「ＶＳＳ」、「Ｂｉａｓ」、「ＶＣＭ」及び「ＶＧ」は、それぞれ端子名を示すと同時に、電圧を示すものとする。
【００１８】
まず、図１に示す回路の回路構成について説明する。ｇｍセル２３の反転出力端子ＯＵＴ−は、ｇｍセル２４の非反転入力端子ＩＮ＋に接続される。ｇｍセル２３の非反転出力端子ＯＵＴ＋は、ｇｍセル２４の反転入力端子ＩＮ−に接続される。
【００１９】
ｇｍセル２４の反転出力端子ＯＵＴ−は、当該ｇｍセル２４の非反転入力端子ＩＮ＋と、ｇｍセル２５の反転出力端子ＯＵＴ−と、ｇｍセル２６の反転入力端子ＩＮ−と、容量３１の一端と、ｇｍセル２７の非反転入力端子ＩＮ＋と、ｇｍセル２３の反転入力端子ＩＮ−と、に接続される。ｇｍセル２４の非反転出力端子ＯＵＴ＋は、当該ｇｍセル２４の反転入力端子ＩＮ−と、ｇｍセル２５の非反転出力端子ＯＵＴ＋と、ｇｍセル２６の非反転入力端子ＩＮ＋と、容量３０の一端と、ｇｍセル２７の反転入力端子ＩＮ−と、ｇｍセル２３の非反転入力端子ＩＮ＋と、に接続される。
【００２０】
ｇｍセル２６の非反転出力端子ＯＵＴ＋は、容量２９の一端と、ｇｍセル２５の反転入力端子ＩＮ−と、に接続される。ｇｍセル２６の反転出力端子ＯＵＴ−は、容量２８の一端と、ｇｍセル２５の非反転入力端子ＩＮ＋と、に接続される。なお、容量２８〜３１の他端は、接地電圧端子ＶＳＳに接続される。ｇｍセル２７の反転出力端子ＯＵＴ−は、一方の外部出力端子に接続されるとともに、ｇｍセル２３の非反転入力端子ＩＮ＋に接続される。ｇｍセル２７の非反転出力端子ＯＵＴ＋は、他方の外部出力端子に接続されるとともに、ｇｍセル２３の反転入力端子ＩＮ−に接続される。
【００２１】
次に、ｇｍセル２３〜２７についてより詳細に説明する。図２はｇｍセル２４〜２６の回路図である。また、図３はｇｍセル２３，２７の回路図である。図２に示す回路は、差動アンプ部３９と、コモンモードフィードバック部（ＣＭＦＢ部）４０と、を有する。なお、差動アンプ部３９は、差動入力電圧に応じた電流を差動出力端子ＯＵＴ＋，ＯＵＴ−から出力する回路である。また、ＣＭＦＢ部４０は、差動出力端子ＯＵＴ＋，ＯＵＴ−の平均電圧が設定電圧ＶＣＭとなるように制御する回路である。
【００２２】
差動アンプ部３９は、トランジスタＱ１〜Ｑ７を有する。ＣＭＦＢ部４０は、トランジスタＱ８〜Ｑ１５と、抵抗Ｒ１０と、容量Ｃ１０と、を有する。なお、図２の例では、トランジスタＱ１〜Ｑ４と、トランジスタＱ７〜Ｑ１３と、はＰチャネルＭＯＳトランジスタである。トランジスタＱ５，Ｑ６，Ｑ１４，Ｑ１５は、ＮチャネルＭＯＳトランジスタである。
【００２３】
まず、図２に示す回路の回路構成について説明する。トランジスタＱ１において、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子がトランジスタＱ３のソース端子に接続され、ゲート端子がバイアス電圧端子Ｂｉａｓに接続される。トランジスタＱ２において、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子がトランジスタＱ４のソース端子に接続され、ゲート端子がトランジスタＱ１のゲート端子とともにバイアス電圧端子Ｂｉａｓに接続される。
【００２４】
トランジスタＱ３において、ドレイン端子がトランジスタＱ５のドレイン端子に接続され、ゲート端子が非反転入力端子ＩＮ＋に接続される。トランジスタＱ４において、ドレイン端子がトランジスタＱ６のドレイン端子に接続され、ゲート端子が反転入力端子ＩＮ−に接続される。トランジスタＱ５において、ソース端子が接地電圧端子ＶＳＳに接続され、ゲート端子がノードＰに接続される。トランジスタＱ６において、ソース端子が接地電圧端子ＶＳＳに接続され、ゲート端子がトランジスタＱ５のゲート端子とともにノードＰに接続される。
【００２５】
トランジスタＱ７のソース端子は、トランジスタＱ２のドレイン端子とトランジスタＱ４のソース端子とを接続する信号線上のノードに接続される。トランジスタＱ７のドレイン端子は、トランジスタＱ１のドレイン端子とトランジスタＱ３のソース端子とを接続する信号線上のノードに接続される。トランジスタＱ７のゲート端子は、制御電圧端子ＶＧに接続される。反転出力端子ＯＵＴ−は、トランジスタＱ３のドレイン端子とトランジスタＱ５のドレイン端子とを接続する信号線上のノードに接続される。非反転出力端子ＯＵＴ＋は、トランジスタＱ４のドレイン端子とトランジスタＱ６のドレイン端子とを接続する信号線上のノードに接続される。
【００２６】
トランジスタＱ８において、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子がトランジスタＱ１１，Ｑ１３の各ソース端子に接続され、ゲート端子がバイアス電圧端子Ｂｉａｓに接続される。トランジスタＱ９において、ソース端子が電源電圧端子ＶＤＤに接続され、ドレイン端子がトランジスタＱ１０，Ｑ１２の各ソース端子に接続され、ゲート端子がトランジスタＱ８とともにバイアス電圧端子Ｂｉａｓに接続される。
【００２７】
トランジスタＱ１０，Ｑ１１において、各ドレイン端子がノードＰに共通接続され、各ゲート端子が設定電圧端子ＶＣＭに共通接続される。トランジスタＱ１２において、ドレイン端子がノードＱに接続され、ゲート端子が反転出力端子ＯＵＴ−に接続される。トランジスタＱ１３において、ドレイン端子がノードＱに共通接続され、ゲート端子が非反転出力端子ＯＵＴ＋に接続される。
【００２８】
トランジスタＱ１４において、ソース端子が接地電圧端子ＶＳＳに接続され、ドレイン端子がノードＰに接続され、ゲート端子がトランジスタＱ１５のゲート端子及びノードＱに接続される。トランジスタＱ１５において、ソース端子が接地電圧端子ＶＳＳに接続され、ドレイン端子がノードＱに接続される。ノードＰには、さらに抵抗Ｒ１０の一端が接続される。抵抗Ｒ１０の他端は容量Ｃ１０の一端に接続される。容量Ｃ１０の他端は接地電圧端子ＶＳＳに接続される。
【００２９】
図２に示す回路の動作について説明する。トランジスタＱ１，Ｑ２は、カレントミラー回路を構成する。トランジスタＱ１，Ｑ２の各ドレイン電流は、バイアス電圧Ｂｉａｓによって制御される。つまり、トランジスタＱ１，Ｑ２は、差動アンプ部３９におけるＤＣ電流源として動作し、トランジスタＱ３〜Ｑ７に対してＤＣ電流を供給する。
【００３０】
トランジスタＱ３のドレイン電流は、外部から供給される差動入力電圧の一方によって制御される。また、トランジスタＱ４のドレイン電流は、外部から供給される差動入力電圧の他方によって制御される。つまり、トランジスタＱ３，Ｑ４は、外部から供給された差動入力電圧（ＡＣ電圧）に基づいて、差動出力端子ＯＵＴ＋，ＯＵＴ−へ流出又は流入する電流を増幅する。トランジスタＱ５，Ｑ６のドレイン電流は、ＣＭＦＢ部４０からのフィードバック電圧４１によって制御される。つまり、トランジスタＱ５，Ｑ６は、差動アンプ部３９における負荷部分として動作し、また、差動出力端子ＯＵＴ＋，ＯＵＴ−のＤＣ電圧を制御する。
【００３１】
トランジスタＱ８，Ｑ９は、トランジスタＱ１，Ｑ２と同様にカレントミラー回路を構成する。トランジスタＱ８，Ｑ９の各ドレイン電流は、バイアス電圧Ｂｉａｓによって制御される。つまり、トランジスタＱ８，Ｑ９は、ＣＭＦＢ部４０におけるＤＣ電流源として動作し、トランジスタＱ１０〜Ｑ１５に対してＤＣ電流を供給する。
【００３２】
トランジスタＱ１０，Ｑ１１の各ドレイン電流は、設定電圧ＶＣＭによって制御される。つまり、トランジスタＱ１０，Ｑ１１は、設定電圧ＶＣＭを電流に変換する。トランジスタＱ１２のドレイン電流は、反転出力端子ＯＵＴ−の電圧によって制御される。また、トランジスタＱ１３のドレイン電流は、非反転出力端子ＯＵＴ＋の電圧によって制御される。つまり、トランジスタＱ１３，Ｑ１２は、それぞれ差動出力端子ＯＵＴ＋，ＯＵＴ−の電圧を電流に変換する。
【００３３】
なお、トランジスタＱ１４，Ｑ１５は、カレントミラー回路を構成する。トランジスタＱ１４，Ｑ１５の各ドレイン電流は、ノードＱの電圧によって制御される。つまり、トランジスタＱ１０，Ｑ１１の各ドレイン電流は、トランジスタＱ１４によって制御される。同様に、トランジスタＱ１２，Ｑ１３の各ドレイン電流は、トランジスタＱ１５によって制御される。
【００３４】
そして、設定電圧ＶＣＭに基づいて変換された電流と、差動出力端子ＯＵＴ＋，ＯＵＴ−の電圧に基づいて変換された電流と、の差分に応じたフィードバック電圧４１が、トランジスタＱ５，Ｑ６の各ゲート端子に印加される。ここで、トランジスタＱ５，Ｑ６の各ドレイン電流は、設定電圧ＶＣＭと、差動出力端子ＯＵＴ＋，ＯＵＴ−の平均電圧と、が等しくなるように制御される。なお、抵抗Ｒ１０及び容量Ｃ１０は、フィードバックループの発振防止のために設けられている。このような回路構成により、ｇｍセルは出力信号の平均電圧を一定に保つことができる。そのため、ｇｍセルの多段接続が可能となる。
【００３５】
なお、差動アンプ部３９は、制御電圧ＶＧによってトランジスタＱ７のオン抵抗を制御することにより、負帰還量を調整する。つまり、差動アンプ部３９は、制御電圧ＶＧによってトランスコンダクタンスｇｍを調整することが可能である。
【００３６】
次に、図３に示す回路（ｇｍセル２３，２７）について説明する。図３に示す回路は、図２（ｇｍセル２４〜２６）に示す回路と比較して、差動アンプ部３９と回路構成の異なる差動アンプ部３９ｂを有する。また、図３に示す回路は、図２に示す回路と比較して、ＣＭＦＢ部４０を有さない。なお、ｇｍセル２３，２７は、ｇｍセル２５からのフィードバック電圧４１をフィードバック電圧端子ＦＢに入力することにより、コモンモードフィードバック制御を行う。その他の回路構成及び動作については、図２に示す回路と同様であるため、説明を省略する。なお、差動アンプ部３９ｂは、トランジスタＱ７を有さない回路構成であってもよい。その場合、トランジスタＱ１のドレイン端子とトランジスタＱ３のソース端子とを接続する信号線上のノードと、トランジスタＱ２のドレイン端子とトランジスタＱ４のソース端子とを接続する信号線上のノードと、が直接接続される。
【００３７】
次に、図１に示す電圧制御発振回路の動作について説明する。発振アンプ部３２において、ｇｍセル２３は発振信号を増幅する発振アンプとして動作する。ＬＣ共振部３３において、ｇｍセル２５，２６及び容量２８，２９はジャイレータ変換部を構成する。また、ｇｍセル２４は、ジャイレータ変換部に向けて電流を生成する電流生成部を構成する。ここで、ｇｍセル２４〜２６は、容量２８，２９をジャイレータ変換して等価インダクタンスを生成する。この等価インダクタンスは、容量３０，３１とともに、並列共振回路を構成する。それにより、ＬＣ共振部３３は、発振アンプ部３２から出力された発振信号の発振周波数を制御する。また、負性抵抗部３４において、ｇｍセル２７は負性抵抗を構成する。なお、ｇｍセル２３〜２７のトランスコンダクタンスｇｍは、ｇｍ＝（出力差動電流／入力差動電圧）と表すことができる。
【００３８】
電流生成部として動作するｇｍセル２４について、図４を用いて説明する。図４の例では、ｇｍセル２４の非反転入力端子ＩＮ＋には、電圧Ｖ２が印加されている。ｇｍセル２４の反転入力端子ＩＮ−には、電圧Ｖ１が印加される。このとき、ｇｍセル２４の非反転入力端子ＩＮ＋から反転出力端子ＯＵＴ−に向けて電流Ｉｏが流れる。また、ｇｍセル２４の非反転出力端子ＯＵＴ＋から反転入力端子ＩＮ−に向けて電流Ｉｏが流れる。この電流Ｉｏは、以下のように表すことができる。
Ｉｏ＝ｇｍ×（Ｖ２−Ｖ１）・・・（１）
【００３９】
したがって、ｇｍセル２４の入力側から見たインピーダンスＺ２４は、以下のように表すことができる。
Ｚ２４＝（Ｖ２−Ｖ１）／Ｉｏ＝１／ｇｍ・・・（２）
【００４０】
つまり、ｇｍセル２４は、抵抗が接地されている場合と等価である。このように、ｇｍセル２４は、ジャイレータ変換部に向けた電流を生成するとともに、ＬＣ共振部３３のインピーダンスを決定する。
【００４１】
次にジャイレータ変換部について、図５を用いて説明する。図５は、ジャイレータ変換部をシングルエンド構成に置き換えた場合の例である。図５に示す回路は、ｇｍセル２５ａ，２６ａ及び容量２８ａを有する。なお、ｇｍセル２５ａはジャイレータ変換部におけるｇｍセル２５に対応し、ｇｍセル２６ａはｇｍセル２６に対応し、容量２８ａは容量２８，２９に対応する。また、容量２８ａの容量値はＣ１である。
【００４２】
ｇｍセル２５ａとｇｍセル２６ａとがループ状に接続される。なお、ｇｍセル２６ａの出力端子とｇｍセル２５ａの入力端子とを接続する信号線上のノードをノードＮと称す。ｇｍセル２５ａの出力端子とｇｍセル２６ａの入力端子とを接続する信号線上のノードをノードＭと称す。ノードＮと接地電圧端子ＶＳＳとの間に容量２８ａが設けられる。ノードＭには、電圧Ｖｉが印加されるとともに、電流Ｉｉが流れる。ノードＮには、電圧Ｖｏが印加されるとともに、電流Ｉｏが流れる。トランスコンダクタンスｇｍは、ｇｍ＝（出力電流／入力電圧）で表されるため、図５において以下の式が成り立つ。
Ｉｏ＝ｇｍ×Ｖｉ・・・（３）
Ｉｉ＝ｇｍ×Ｖｏ・・・（４）
Ｖｏ＝Ｉｏ／（ｊωＣ１）・・・（５）
【００４３】
式（４）のＶｏに式（５）のＶｏを代入することにより、以下の式が成り立つ。
Ｉｉ＝ｇｍ×Ｉｏ／（ｊωＣ１）・・・（６）
【００４４】
式（６）のＩｏに式（３）のＩｏを代入することにより、以下の式が成り立つ。
Ｉｉ＝ｇｍ２×Ｖｉ／（ｊωＣ１）・・・（７）
【００４５】
式（７）をさらに変形すると、以下の式が成り立つ。
Ｖｉ／Ｉｉ＝ｊωＣ１／ｇｍ２・・・（８）
【００４６】
Ｌ＝Ｃ１／ｇｍ２とおくと、以下の式が成り立つ。
Ｖｉ／Ｉｉ＝ｊωＬ・・・（９）
【００４７】
式（８）及び式（９）を見てもわかるように、容量値Ｃ１がインダクタンス値Ｌに変換される。これは、全差動構成のジャイレータ変換部の場合でも同様である。つまり、容量２８，２９の各容量値Ｃ１は、ｇｍセル２４〜２６によってインダクタンス値Ｌ（図７の３５，３６）に変換される。それにより、ジャイレータ変換部は、図７の右側に示す回路と等価になる。つまり、ＬＣ共振部３３は、ｇｍセル２４〜２６及び容量２８，２９によるインダクタンス値と、容量３０，３１の容量値と、によりＬＣ型共振回路を構成し、電圧制御発振回路における発振信号の発振周波数を決定する。
【００４８】
次に、負性抵抗部３４として動作するｇｍセル２７について、図６を用いて説明する。図６の例では、ｇｍセル２７の非反転入力端子ＩＮ＋には、電圧Ｖ２が印加される。ｇｍセル２７の反転入力端子ＩＮ−には、電圧Ｖ１が印加される。このとき、ｇｍセル２７の非反転出力端子ＯＵＴ＋から非反転入力端子ＩＮ＋に向けて電流Ｉｏが流れる。また、ｇｍセル２７の反転入力端子ＩＮ−から反転出力端子ＯＵＴ−に向けて電流Ｉｏが流れる。ここで、図６の電流Ｉｏと図５の電流Ｉｏとでは電流方向が異なる。したがって、ｇｍセル２７の入力側から見たインピーダンスＺ２７は、以下のように表すことができる。
Ｚ２７＝−（Ｖ２−Ｖ１）／Ｉｏ＝−１／ｇｍ・・・（１０）
【００４９】
つまり、ｇｍセル２７は、負の抵抗が接地されている場合と等価である。このように、ｇｍセル２７は負性抵抗を構成する。
【００５０】
このように、本実施の形態にかかる電圧制御発振回路は、ｇｍセル２４〜２６及び容量２８〜３１からなるＬＣ共振部３３によって発振信号の発振周波数を制御する。つまり、本実施の形態にかかる電圧制御発振回路は、スパイラルインダクタンスを備える必要がないため、回路規模の増大を抑制することができる。
【００５１】
なお、上述のように、ｇｍセル２４〜２６のトランスコンダクタンスｇｍは、外部からの制御電圧ＶＧによって制御可能である。また、容量２８〜３２にバリキャップを用いた場合、外部からの制御電圧によって容量２８〜３２の容量値を制御可能である。つまり、本実施の形態にかかる電圧制御発振回路は、ＬＣ共振部３３のインダクタンス値及び容量値を外部から制御することが可能である。言い換えると、本実施の形態にかかる電圧制御発振回路は、発振信号の発振周波数を外部から制御することが可能である。
【００５２】
なお、容量２８，２９をジャイレータ変換したインダクタ３５，３６は、上述のようにＬ＝Ｃ１／ｇｍ２で表すことができる。また、容量２８，２９の容量値はＣ１、容量３０，３１の容量値はＣ２、インダクタ３５,３６のインダクタンス値はＬである。したがって、発振周波数ｆ０は、以下の式で表すことができる。
ｆ０＝１／（２π√（Ｌ・Ｃ１））＝ｇｍ／（２π√（Ｃ１・Ｃ２））・・・（１１）
【００５３】
このように、本実施の形態にかかる電圧制御発振回路は、ＬＣ型共振回路としてｇｍセル及び容量を用いるため容易に設計可能であるとともに、インダクタンス値を決定する要素が限定される。したがって、本実施の形態にかかる電圧制御発振回路は、精度の高い発振周波数の発振信号を容易に生成することができる。
【００５４】
また、式（１１）に示すように、トランスコンダクタンスｇｍと発振周波数ｆ０とは、線形関係にある。つまり、本実施の形態にかかる電圧制御発振回路は、トランスコンダクタンスｇｍの変化に応じて、発振信号の発振周波数を直線的に変化させることができる。また、トランスコンダクタンスｇｍは電圧によって制御される。したがって、本実施の形態にかかる電圧制御発振回路は、電圧の変化に応じて、発振信号の発振周波数を滑らかに変化させることができる。それにより、本実施の形態にかかる電圧制御発振回路は、発振信号の発振周波数をより細かく調整可能である。
【００５５】
また、本実施の形態にかかる電圧制御発振回路は、全差動構成のｇｍセルをＬＣ共振部３３に用いている。したがって、次の点で有利である。
１．コモンモードノイズに対して強い。
２．信号振幅を大きくすることができる。
３．１．２．の効果によりジッタ（位相雑音）を低減できる。
４．発振信号の偶数時次高調波を低減できる。
【００５６】
さらに、本実施の形態にかかる電圧制御発振回路は、全差動構成のｇｍセルを発振アンプ部３２及び負性抵抗部３４にも用いているため、回路の相対性を高めることができる。
【００５７】
実施の形態２
図８に、本発明の実施の形態２にかかる電圧制御発振回路を示す。図８に示す回路は、図１に示す回路と比較して、ＬＣ共振部３３と回路構成の異なるＬＣ共振部３３ｃを備える。ＬＣ共振部３３ｃは、ＬＣ共振部３３と比較して、容量３０，３１の代わりに可変容量３０ｃ，３１ｃを有する。その他の回路構成は、図１の場合と同様であるため説明を省略する。
【００５８】
このような回路構成により、図８に示す回路は、ｇｍセル２４〜２６及び容量２８，２９に基づくインダクタンス値と、可変容量３０ｃ，３１ｃの容量値と、のいずれも制御可能となる。したがって、図８に示す回路は、さらに広範囲の発振周波数を有する発振信号を生成することが可能である。
【００５９】
例えば、電圧変動に応じたインダクタンス値の変動幅を狭くし、電圧変動に応じた容量値の変動幅を広くした場合について説明する。この場合、図８に示す回路は、発振周波数を、可変容量３０ｃ，３１ｃによって粗調整し、ｇｍセル２４〜２６及び容量２８，２９によって微調整することが可能となる。また、その逆も同様である。
【００６０】
以上のように、本実施の形態にかかる電圧制御発振回路は、ｇｍセル２４〜２６及び容量２８〜３１からなるＬＣ共振部３３によって発振信号の発振周波数を制御する。つまり、本実施の形態にかかる電圧制御発振回路は、スパイラルインダクタンスを備える必要がないため、回路規模の増大を抑制することができる。また、本実施の形態にかかる電圧制御発振回路は、ＬＣ型共振回路としてｇｍセル及び容量を用いているため、インダクタンス値を決定する要素が限定される。したがって、本実施の形態にかかる電圧制御発振回路は、精度の高い発振周波数の発振信号を生成することができる。
【００６１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６２】
３２ 発振アンプ部
３３，３３ｃ ＬＣ共振部
３４ 負性抵抗部
２３〜２７ ｇｍセル
２５ａ，２６ａ ｇｍセル
２８〜３１ 容量
２８ａ 容量
３０ｃ，３１ｃ 可変容量
３５，３６ インダクタ
３９，３９ｂ 差動アンプ部
４０ ＣＭＦＢ部
Ｑ１〜Ｑ１５ トランジスタ
Ｃ１０ 容量
Ｒ１０ 抵抗
ＦＢ フィードバック電圧端子
ＶＤＤ 電源電圧端子
ＶＳＳ 接地電圧端子
Ｂｉａｓ バイアス電圧端子
ＶＧ 制御電圧端子
ＶＣＭ 設定電圧端子
【特許請求の範囲】
【請求項１】
発振信号を増幅する発振アンプ部と、
前記発振信号の発振周波数を制御するＬＣ共振部と、
負性抵抗成分を有する負性抵抗部と、を備え、
前記ＬＣ共振部は、
ループ状に接続された第１及び第２のトランスコンダクタンスアンプと、
前記ループ上のノードに一端が接続された第１及び第２の容量と、を有し、
前記第１及び前記第２のトランスコンダクタンスアンプと前記第１の容量とに基づくインダクタンス値と、前記第２の容量の容量値と、に基づいて前記発振周波数を制御する電圧制御発振回路。
【請求項２】
前記第１及び前記第２のトランスコンダクタンスアンプは、
全差動構成であることを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記第１及び前記第２のトランスコンダクタンスアンプでは、
外部電圧に応じてトランスコンダクタンスが制御されることを特徴とする請求項１又は２に記載の電圧制御発振回路。
【請求項４】
前記ＬＣ共振部は、
増幅された前記発振信号に応じた電流を、前記ループ上のノードに対して出力する第３のトラスコンダクタンスアンプをさらに備えた請求項１に記載の電圧制御発振回路。
【請求項５】
前記第１〜３のトランスコンダクタンスアンプは、
全差動構成であることを特徴とする請求項４に記載の電圧制御発振回路。
【請求項６】
前記第１〜３のトランスコンダクタンスアンプでは、
外部電圧に応じてトランスコンダクタンスが制御されることを特徴とする請求項４又は５に記載の電圧制御発振回路。
【請求項７】
前記第１の容量は、バリキャップであることを特徴とする請求項１〜６のいずれか一項に記載の電圧制御発振回路。
【請求項８】
前記第２の容量は、バリキャップであることを特徴とする請求項１〜７のいずれか一項に記載の電圧制御発振回路。
【請求項９】
前記第２の容量は、外部電圧に応じて容量値が変化する可変容量であることを特徴とする請求項１〜７のいずれか一項に記載の電圧制御発振回路。
【請求項１】
発振信号を増幅する発振アンプ部と、
前記発振信号の発振周波数を制御するＬＣ共振部と、
負性抵抗成分を有する負性抵抗部と、を備え、
前記ＬＣ共振部は、
ループ状に接続された第１及び第２のトランスコンダクタンスアンプと、
前記ループ上のノードに一端が接続された第１及び第２の容量と、を有し、
前記第１及び前記第２のトランスコンダクタンスアンプと前記第１の容量とに基づくインダクタンス値と、前記第２の容量の容量値と、に基づいて前記発振周波数を制御する電圧制御発振回路。
【請求項２】
前記第１及び前記第２のトランスコンダクタンスアンプは、
全差動構成であることを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記第１及び前記第２のトランスコンダクタンスアンプでは、
外部電圧に応じてトランスコンダクタンスが制御されることを特徴とする請求項１又は２に記載の電圧制御発振回路。
【請求項４】
前記ＬＣ共振部は、
増幅された前記発振信号に応じた電流を、前記ループ上のノードに対して出力する第３のトラスコンダクタンスアンプをさらに備えた請求項１に記載の電圧制御発振回路。
【請求項５】
前記第１〜３のトランスコンダクタンスアンプは、
全差動構成であることを特徴とする請求項４に記載の電圧制御発振回路。
【請求項６】
前記第１〜３のトランスコンダクタンスアンプでは、
外部電圧に応じてトランスコンダクタンスが制御されることを特徴とする請求項４又は５に記載の電圧制御発振回路。
【請求項７】
前記第１の容量は、バリキャップであることを特徴とする請求項１〜６のいずれか一項に記載の電圧制御発振回路。
【請求項８】
前記第２の容量は、バリキャップであることを特徴とする請求項１〜７のいずれか一項に記載の電圧制御発振回路。
【請求項９】
前記第２の容量は、外部電圧に応じて容量値が変化する可変容量であることを特徴とする請求項１〜７のいずれか一項に記載の電圧制御発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１３０１６８（Ｐ２０１１−１３０１６８Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２００９−２８６４６７（Ｐ２００９−２８６４６７）
【出願日】平成２１年１２月１７日（２００９．１２．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２１年１２月１７日（２００９．１２．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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