電子デバイスの製造方法
【課題】電子デバイスの製造方法において、封止用のキャビティ内の真空度を高めることを目的とする。
【解決手段】シリコンを含む第１の基板１１の一方の主面１１ａ側に可動部１４ａを形成する工程と、シリコンを含む第２の基板２０の一方の主面２０ｃ側にキャビティ２０ｂを形成する工程と、第１の基板１１と第２の基板２０の少なくとも一方の主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、プラズマを照射した後、キャビティ２０ｂを可動部１４ａに対向させた状態で、第１の基板１１と第２の基板２０の各々の主面同士を真空中で接合することにより、キャビティ２０ｂ内を真空に保ちつつ、可動部１４ａを第２の基板２０で封止する工程と、封止の後、シリコンと上記原子とが反応する温度以上の温度に第１の基板１１と第２の基板２０をアニールする工程とを有する電子デバイスの製造方法による。
【解決手段】シリコンを含む第１の基板１１の一方の主面１１ａ側に可動部１４ａを形成する工程と、シリコンを含む第２の基板２０の一方の主面２０ｃ側にキャビティ２０ｂを形成する工程と、第１の基板１１と第２の基板２０の少なくとも一方の主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、プラズマを照射した後、キャビティ２０ｂを可動部１４ａに対向させた状態で、第１の基板１１と第２の基板２０の各々の主面同士を真空中で接合することにより、キャビティ２０ｂ内を真空に保ちつつ、可動部１４ａを第２の基板２０で封止する工程と、封止の後、シリコンと上記原子とが反応する温度以上の温度に第１の基板１１と第２の基板２０をアニールする工程とを有する電子デバイスの製造方法による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの製造方法に関する。
【背景技術】
【０００２】
近年の微細加工技術の発達により、様々な技術分野においてMEMS(Micro Electro Mechanical Systems)技術が採用されつつある。
【０００３】
MEMS技術は、角速度センサや加速度センサのように微小な可動部を備えた電子デバイスを製造するのに有用であり、デジタルカメラやビデオカメラ等における手振れ防止機能、カーナビゲーションシステム、車両やロボット等の姿勢制御システムに応用されている。
【０００４】
このような可動部を備えた電子デバイスにおいては、封止用のキャビティ内に可動部を配することで、外部雰囲気から可動部を隔離する。そして、可動部の劣化を防止するために、キャビティ内の真空度をなるべく高くするのが好ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２９８３３号公報
【特許文献２】特表２００９−５１８１９１号公報
【特許文献３】特開平８−１９５３３４号公報
【特許文献４】特開２０００−１１１３４７号公報
【特許文献５】特開２０００−１２４４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電子デバイスの製造方法において、封止用のキャビティ内の真空度を高めることを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、シリコンを含む第１の基板の一方の主面側に可動部を形成する工程と、シリコンを含む第２の基板の一方の主面側にキャビティを形成する工程と、前記第１の基板と前記第２の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第１の基板と前記第２の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第２の基板で封止する工程と、前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第１の基板と前記第２の基板をアニールする工程とを有する電子デバイスの製造方法が提供される。
【発明の効果】
【０００８】
以下の開示によれば、第１の基板と第２の基板とを接合した後、各基板をアニールすることにより、キャビティ内に残留する窒素原子や酸素原子をキャビティ側壁のシリコンに結合させるため、キャビティ内の真空度を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）、（ｂ）は、予備的事項に係る電子デバイスの製造途中の断面図（その１）である。
【図２】図２は、予備的事項に係る電子デバイスの製造途中の断面図（その２）である。
【図３】図３（ａ）〜（ｃ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図４】図４（ａ）〜（ｃ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図５】図５（ａ）〜（ｃ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その３）である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その４）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その５）である。
【図８】図８は、第１実施形態に係る電子デバイスの製造途中の断面図（その６）である。
【図９】図９は、第１実施形態に係る電子デバイスの平面図である。
【図１０】図１０（ａ）〜（ｃ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図１１】図１１（ａ）〜（ｃ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図１２】図１２（ａ）〜（ｃ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その３）である。
【図１３】図１３（ａ）、（ｂ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その４）である。
【図１４】図１４（ａ）、（ｂ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その５）である。
【図１５】図１５（ａ）、（ｂ）は、第３実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図１６】図１６（ａ）、（ｂ）は、第３実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図１７】図１７（ａ）、（ｂ）は、第４実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図１８】図１８（ａ）、（ｂ）は、第４実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図１９】図１９（ａ）、（ｂ）は、第４実施形態に係る電子デバイスの製造途中の断面図（その３）である。
【発明を実施するための形態】
【００１０】
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。
【００１１】
図１〜図２は、予備的事項に係る電子デバイスの製造途中の断面図である。
【００１２】
この例では、以下のようにして、電子デバイスとしてジャイロセンサを製造する。
【００１３】
まず、図１（ａ）に示すように、シリコン基板等の支持基板２、酸化シリコン膜等の絶縁膜３、及びシリコン層４をこの順に積層してなるSOI(Silicon On Insulator)基板１を用意する。
【００１４】
そして、シリコン層４をパターニングして複数の可動電極４ａを形成した後、各可動電極４ａの隙間を通じて絶縁膜３をウエットエッチングして除去することにより、可動電極４ａを基板横方向に振動可能にする。
【００１５】
各可動電極４ａは、ジャイロセンサの一部として用いられる。基板の垂線を中心にしてデバイスが回転したときに発生するコリオリ力は、基板１の主面に対して平行かつ可動電極４ａの振動方向に対して垂直な方向に可動電極４aの振動と同じ周期で往復の力を生じさせる。この力は回転速度に比例する。
【００１６】
更に、上記のSOI基板１の上方に、キャビティ５ａが形成されたガラス基板５を配する。
【００１７】
次いで、図１（ｂ）に示すように、SOI基板１とガラス基板５とを貼り合わせ、可動電極４ａをガラス基板５で封止する。
【００１８】
各基板１、５の貼り合わせ方法としては、例えば、陽極接合法がある。陽極接合法では、真空中において各基板１、５の主面同士を接触させながら、各基板１、５間に電圧を印加することで、これらの基板１、５間で原子の移動を生じさせ、基板１、５同士を機械的に接合する。
【００１９】
その後、図２に示すように、ガラス基板５の一部領域にサンドブラスト法でスルーホール５ｂを形成する。そして、スパッタ法やMOCVD(Metal Organic Chemical Vapor Deposition)法等を用いてスルーホール５ｂ内に金属等の導電性材料を埋め込むことで、シリコン層４と電気的に接続された導電性プラグ６を形成する。
【００２０】
以上により、この例に係る電子デバイス９の基本構造が完成する。
【００２１】
この例では、図１（ｂ）を参照して説明したように、各基板１、５を貼り合わせるのに陽極接合法を用いる。
【００２２】
本願発明者の調査によると、陽極接合法では、接合時に各基板１、５の接合面から酸素ガス等のアウトガスが大量に発生することが明らかとなった。このようにアウトガスが発生すると、キャビティ５ａ内の真空度が低下し、各可動電極４ａの動きがアウトガスにより阻害されるため、可動電極４ａを含む電子デバイスのQ値を高い値に保持するのが難しくなり、電子デバイスの高性能化を図るのが困難となる。
【００２３】
本願発明者はこのような知見に鑑み、以下に説明するような各実施形態に想到した。
【００２４】
（第１実施形態）
図３〜図８は、第１実施形態に係る電子デバイスの製造途中の断面図である。
【００２５】
その電子デバイスは、ジャイロセンサであって、以下のようにウエハレベルで製造される。
【００２６】
まず、図３（ａ）に示すように、シリコン基板等の支持基板１２、酸化シリコン膜等の絶縁膜１３、及びシリコン層１４をこの順に積層してなるSOI基板を第１の基板１１として用意する。
【００２７】
なお、各膜の厚さは特に限定されないが、本実施形態では絶縁膜１３の膜厚を５００nm〜４０００nmとし、シリコン層１４の膜厚を１０μm〜５０μmとする。
【００２８】
そして、その第１の基板１１の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン１５を形成する。
【００２９】
次に、図３（ｂ）に示すように、第１のレジストパターン１５をマスクにしながら、エッチングガスとしてSF6を使用するRIE(Reactive Ion Etching)によりシリコン層１４をエッチングし、複数の可動電極１４ａを形成する。
【００３０】
更に、図３（ｃ）に示すように、フッ酸溶液等をエッチング液に使用し、各可動電極４ａの隙間を通じて絶縁膜１３をウエットエッチングする。これにより、各可動電極４ａの下の絶縁膜１３が除去され、各可動電極１４ａが基板横方向に可動となる。
【００３１】
この後に、第１のレジストパターン１５は除去される。
【００３２】
ここで、第１の基板１１に対する処理を一旦終える。
【００３３】
次いで、図４（ａ）に示すように、上記の第１の基板１１とは別に、第２の基板２０としてシリコン基板を用意する。
【００３４】
そして、不図示のレジストパターンを用いたエッチング等により、その第２の基板２０にスルーホール２０ａを形成する。
【００３５】
続いて、図４（ｂ）に示すように、スルーホール２０ａの側面を含む第２の基板２０の表面を熱酸化することで、厚さが約５００nm〜２０００nmの熱酸化膜２１を形成する。
【００３６】
次に、図４（ｃ）に示す構造を得るまでの工程について説明する。
【００３７】
まず、第２の基板２０の一方の主面２０ｃ側にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン２４を形成する。
【００３８】
そして、第２のレジストパターン２４をマスクにしながら、エッチングガスとしてCF4又はSF6を使用するRIEにより熱酸化膜２１と第２の基板２０とをエッチングし、第２の基板２０に深さが約５μm〜５０μm程度のキャビティ２０ｂを形成する。
【００３９】
その後、第２のレジストパターン２４は除去される。
【００４０】
なお、上記ではスルーホール２０ａを形成した後にキャビティ２０ｂを形成したが、工程順をこれとは逆にし、キャビティ２０ｂを形成した後にスルーホール２０ａを形成してもよい。
【００４１】
以上により、第２の基板２０に対する処理を一旦終える。
【００４２】
次に、図５（ａ）に示す工程について説明する。
【００４３】
まず、既述の図３（ａ）〜（ｃ）の工程を経た第１の基板１１を再び用意する。
【００４４】
そして、その第１の基板１１の一方の主面１１ａに、酸素と窒素のいずれかの原子を含むプラズマを照射する。
【００４５】
そのプラズマの照射条件は特に限定されない。本実施形態では、プラズマを生成するためのガスとして窒素ガス又は酸素ガスを使用し、基板温度を１０℃〜１００℃、処理時間を３０秒〜１８０秒、ガス圧力を０．５Pa〜１００Paとする条件で本工程を行う。
【００４６】
このようにプラズマ処理を行うと、主面１１ａがプラズマ粒子に叩かれて活性化し、当該主面１１ａにシリコンの未結合手が現れる。また、その主面１１ａの一部は、プラズマ中の酸素原子や窒素原子で終端される。
【００４７】
次に、図５（ｂ）に示すように、図４（ａ）〜（ｃ）の工程を経た第２の基板２０の一方の主面２０ｃ側に対してもプラズマ処理を行う。
【００４８】
そのプラズマ処理の条件は特に限定されず、図５（ａ）で説明した第１の基板１１に対するプラズマ処理と同じ条件を用い、窒素ガスや酸素ガスをプラズマ生成用のガスとして使用し得る。
【００４９】
更に、このようにプラズマ処理を行うと、主面２０ｃ上の熱酸化膜２１の表面が活性化し、その表面に酸化シリコン中のシリコンの未結合手が露出すると共に、当該表面の一部がプラズマ雰囲気中の酸素原子や窒素原子で終端される。
【００５０】
次に、図５（ｃ）に示すように、窒素雰囲気中において、キャビティ２０ｂを可動電極１４ａに対向させた状態で、第１の基板１１の主面１１ａと第２の基板２０の主面２０ｃ上の熱酸化膜２１とを当接させる。
【００５１】
そして、この状態で各基板１１、２０を２００℃〜４００℃程度の温度に加熱する。これにより、熱酸化膜２１の表面と主面１１ａの各々に現れているシリコンの未結合手同士が結合し、第１の基板１と第２の基板２０とが機械的に強度に接合する。
【００５２】
このようにプラズマ処理で各接合面を活性化させ、その後に各接合面同士を接合する手法は、プラズマ活性化接合法とも呼ばれる。
【００５３】
なお、このアニールの下限温度を２００℃としたのは、温度がこれよりも低いと各基板１１、２０同士の接合強度が低下するからである。また、アニールの上限温度を４００℃としたのは、温度がこれよりも高いと、アニール時のアウトガスに含まれる酸素によってスルーホール２０ａの下のシリコン層１４上に酸化膜が形成されるおそれがあるからである。その酸化膜は、後でスルーホール２０ａ内に形成される導電性プラグとシリコン層１４との間に導通不良を生じさせる原因となる。
【００５４】
また、図５（ａ）、（ｂ）のように各主面１１ａ、２０ｃをプラズマに曝した後、これらの主面１１ａ、２０ｃを一旦大気に曝し、その後に図５（ｃ）のように基板１１、２０を接合してもよい。或いは、このように大気に曝すことなく、真空中で各基板１１、２０を接合してもよい。
【００５５】
更に、上記では、各基板１１、２０の各々の主面１１ａ、２０ｃに対してプラズマを照射したが、これらの主面１１ａ、２０ｃの一方のみにプラズマを照射してもよい。これについては、後述の各実施形態でも同様である。
【００５６】
ここまでの工程により、キャビティ２０ｂ内を実質的に真空に保ちつつ、可動電極１４ａの各々を第２の基板２０で封止してなる構造が得られる。なお、このようにウエハレベルで行う封止は、ウエハレベルパッケージ（WLP: Wafer Level Package）とも呼ばれる。
【００５７】
ここで、既述のように、上記の図５（ａ）と図５（ｂ）の工程により各基板１１、２０の表面はプラズマ雰囲気中の酸素原子や窒素原子で終端されているが、これらの原子は本工程でのアニールにより各基板１１、２０から脱離する。そして、そのように脱離した酸素原子や窒素原子の一部は、陽極接合法を用いた場合ほどではないが、キャビティ２０ｂ内にわずかに残留する。
【００５８】
次に、図６（ａ）に示すように、熱酸化膜２１の上に減圧CVD法で不純物としてリンがドープされたポリシリコン膜２３を形成し、そのポリシリコン膜２３でスルーホール２０ａを完全に埋め込む。
【００５９】
なお、ポリシリコン膜２３の膜厚は特に限定されないが、本実施形態では約５００nm〜５０００nm程度の厚さにポリシリコン膜２３を形成する。
【００６０】
次いで、図６（ｂ）に示すように、第１の基板１１と第２の基板２０とをアニールする。
【００６１】
本工程では、図５（ｃ）のアニールが原因でキャビティ２０ｂ内に残留する酸素や窒素を取り除くべくアニール時の温度をなるべく高温にし、キャビティ２０ｂや可動部１４ａに露出するシリコンと、キャビティ２０ｂ内に残留する酸素又は窒素とを反応させる。このように反応させることで、キャビティ２０ｂ内から酸素や窒素が除去され、キャビティ２０ｂ内の真空度が高められる。
【００６２】
アニール時の各基板１１、２０の温度は特に限定されない。但し、キャビティ２０ｂ内の真空度を高めるという観点からすると、残留している酸素原子や窒素原子がキャビティ２０ｂの側面のシリコンと反応する温度、例えば９００℃〜１２００℃に各基板１１、２０を加熱してこのアニールを行うのが好ましい。
【００６３】
この温度範囲の下限を９００℃としたのは、酸素原子や窒素原子をシリコンと短時間で反応させるためである。また、温度範囲の上限を１２００℃としたのは、これよりも高温だと各基板１１、２０がダメージを受けるおそれがあるからである。
【００６４】
また、アニール時間は、例えば３０分〜１８０分程度とする。
【００６５】
更に、このようにアニールを行うと、ポリシリコン膜２３中のリンがシリコン層１４に拡散するため、拡散したリンを介してポリシリコン膜２３とシリコン層１４とが電気的に良好に接続されるという効果も得られる。
【００６６】
なお、ポリシリコン膜２３は、金属膜と比較して融点が高いため、このように９００℃〜１２００℃程度の高温でアニールを行っても、溶融したりダメージを受けたりすることはない。
【００６７】
次に、図７（ａ）に示すように、ポリシリコン膜２３の上に金属膜２５としてチタン膜と金膜とをこの順に形成する。その金属膜２５の厚さは、例えば、１００nm〜１０００nmである。
【００６８】
次いで、図７（ｂ）に示すように、上記の金属膜２５の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン２８を形成する。
【００６９】
そして、第３のレジストパターン２８をマスクにしてポリシリコン膜２３と金属膜２５とをRIEによりエッチングし、スルーホール２０ａ内のポリシリコン膜２３を導電性プラグ２３ａにすると共に、各膜２３、２５とを含むパッド２７を形成する。
【００７０】
このように形成された導電性プラグ２３ａは、スルーホール２０ａの下のシリコン層１４と電気的かつ機械的に接続される。
【００７１】
また、ポリシリコン膜２３は金属膜２５と比較して電気抵抗が高いが、このようにパッド２７の上面に金属膜２５を形成することで、パッド２７全体の電気抵抗を低減することができる。
【００７２】
その後に、図８に示すように、第３のレジストパターン２８を除去し、本実施形態に係る電子デバイス３０の基本構造を完成させる。
【００７３】
図９は、この電子デバイス３０の平面図である。なお、上記の図８は、図９のＩ−Ｉ線に沿う断面図に相当する。
【００７４】
また、既述の図８では、図を簡略にするために、図９におけるよりも可動電極１４ａの数を減らしている。
【００７５】
図９に示されるように、電子デバイス３０においては、複数の可動電極１４ａ、１４ｃと固定電極１４ｂ、１４ｄが櫛歯状の平面形状に形成される。この電子デバイス３０を紙面に垂直な回転軸を中心に回転させると、回転速度に比例した大きさのコリオリ力によって隣接する可動電極１４ｃと固定電極１４ｄ同士の間隔が変化し、これらの電極１４ｃ、１４ｄを極板とするキャパシタの容量値が変化する。その容量値の変化を検出することで、電子デバイス３０の回転速度を検出することができる。
【００７６】
また、可動電極１４ａと固定電極１４ｂとの間に静電引力を繰り返し発生させることで、上記の可動電極１４ｃを紙面の左右方向に振動させ、上記の回転速度を検出し易くすることができる。
【００７７】
以上説明した本実施形態によれば、図５（ｃ）に示したように、プラズマ活性化接合法を用いて第１の基板１１と第２の基板２０とを接合する。プラズマ活性化接合法では、陽極接合法と比較してキャビティ２０ｂ内に残留する酸素原子や窒素原子が僅かである。
【００７８】
しかも、そのように僅かに残留する酸素原子や窒素原子は、図６（ｂ）の高温アニールの際に、キャビティ２０ｂの表面に露出するシリコンに結合するため、キャビティ２０ｂ内の真空度を高温アニール前と比較して高めることができる。
【００７９】
特に、酸素原子や窒素原子は、アルゴン原子や水素原子等の他の原子と比較して、キャビティ２０ｂの表面のシリコンに結合し易い性質がある。そのため、図５（ａ）、（ｂ）の工程で酸素プラズマや窒素プラズマを使用することで、キャビティ２０ｂ内の真空度を高め易くなる。また、そのプラズマの生成に使用される酸素ガスや窒素ガスは、アルゴンガス等と比較して安価であるため、電子デバイスのコストダウンにも寄与する。
【００８０】
第２の基板２０として使用されるシリコン基板は、キャビティ２０ｂ内にシリコンが露出するため、上記のように酸素原子や窒素原子がシリコンと結合し、キャビティ２０ｂ内の真空度の向上に特に有用である。また、そのシリコン基板は、窒素原子や酸素原子と結合させるのに特別なゲッターが不要であるため、電子デバイス３０の低コスト化に有利である。
【００８１】
更に、第１の基板１１と第２の基板２０は共にシリコンを主にしてなるため熱膨張率の差が僅かである。よって、熱膨張率差が原因で可動電極１４ａに加わる応力を低減でき、周囲の温度変化によって電子デバイス３０の電気的特性が変動するのを抑制できる。
【００８２】
また、上記の高温アニールでキャビティ２０ｂの表面に一旦結合した酸素原子や窒素原子は、その後も当該表面から脱離し難いので、キャビティ２０ｂ内の真空度が経時変化するのを抑制できる。
【００８３】
そして、上記のようにしてキャビティ２０ｂ内の真空度が高まると、キャビティ２０ｂ内の残留ガスが原因で可動電極１４ａの振動が減衰するのが防止される。その結果、可動電極１４ａを含む電子デバイス３０のQ値を高い値に維持することができ、ひいては電子デバイス３０の高性能化を実現することが可能となる。
【００８４】
本願発明者は、図６（ｂ）のように高温アニールを行うことで、電子デバイス３０のQ値がどの程度向上するのかについて調査を行った。
【００８５】
その調査では、まず、比較例として、図６（ｂ）の高温アニールを行わないサンプルを作製した。なお、そのサンプルを作製するに際し、図５（ｃ）の工程で各基板１１、２０を貼り合わせるときのアニール温度は３００℃とした。
【００８６】
そのサンプルのQ値を測定したところ、７０程度の値であった。
【００８７】
次に、本実施形態に係るサンプルとして、図６（ｂ）の高温アニールを行ったサンプルを作製した。その高温アニールの条件は、温度が１１００℃、処理時間が１時間である。一方、そのサンプルを作製する際、図５（ｃ）の工程で各基板１１、２０を貼り合わせるときのアニール温度は、比較例と同様に３００℃とした。
【００８８】
このようにして作製した本実施形態に係るサンプルでは、Q値が３０００程度の大きな値を示した。
【００８９】
また、不図示のチャンバ内にサンプルを入れ、当該チャンバ内の真空度を変化させながらキャビティ２０ｂ内の真空度を測定したところ、比較例における真空度は１０００Pa程度であったのに対し、本実施形態ではそれが１Pa以下であった。
【００９０】
このことから、本実施形態のように図６（ａ）の工程で高温アニールを行うと、キャビティ２０ｂ内の真空度が向上し、電子デバイス３０のQ値が増大することが確認された。
【００９１】
（第２実施形態）
第１実施形態では、図３（ａ）に示したように、第１の基板１１としてSOI基板を使用した。
【００９２】
これに対し、本実施形態では、以下のようにして二枚のシリコン基材から第１の基板を形成する。
【００９３】
図１０〜図１４は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【００９４】
まず、図１０（ａ）に示すように、厚さが約２００μm〜５００μm程度の第１のシリコン基材４０を用意し、不図示のレジストパターンを用いたエッチングにより、第１のシリコン基材４０にスルーホール４０ａを形成する。
【００９５】
続いて、図１０（ｂ）に示すように、スルーホール４０ａの側面を含む第１のシリコン基材４０の表面を熱酸化することで、厚さが約５００nm〜２０００nmの熱酸化膜４１を形成する。
【００９６】
次に、図１０（ｃ）に示す構造を得るまでの工程について説明する。
【００９７】
まず、第１のシリコン基材４０の一方の主面４０ｃ側にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン４３を形成する。
【００９８】
そして、第４のレジストパターン４３をマスクにしながら、エッチングガスとしてCF4又はSF6を使用するRIEにより熱酸化膜４１と第１のシリコン基材４０をエッチングし、第１のシリコン基材４０に深さが約５μm〜５０μm程度の凹部４０ｂを形成する。
【００９９】
その後、第４のレジストパターン４３は除去される。
【０１００】
次いで、図１１（ａ）に示すように、第１のシリコン基材４０の一方の主面４０ｃ側に対して水酸化処理を行う。
【０１０１】
その水酸化処理の条件は特に限定されない。本実施形態では、硫酸と過酸化水素水との混合溶液に主面４０ｃ側の熱酸化膜４１を曝すことで当該熱酸化膜４１を親水化し、その後、純水に熱酸化膜４１を曝すことで水酸化処理を行う。
【０１０２】
ここで、第１のシリコン基材４５に対する処理を一旦終える。
【０１０３】
次に、図１１（ｂ）に示すように、上記の第１のシリコン基材４０とは別に２００μm〜５００μm程度の第２のシリコン基材４５を用意する。
【０１０４】
そして、その第２のシリコン基材４５の一方の主面４５ｃに対し、上記の図１１（ａ）と同じようにして水酸化処理を施す。
【０１０５】
なお、本実施形態では、図１１（ａ）、（ｂ）のように各基材４０、４５の各々に対して水酸化処理を行うが、各基材４０、４５のいずれか一方のみに水酸化処理を行ってもよい。
【０１０６】
続いて、図１１（ｃ）に示すように、主面４０ｃ上の熱酸化膜４１と第２のシリコン基材４５の主面４５ｃ同士が接した状態で、窒素雰囲気中で各基材４０、４５を１０００℃〜１２００℃程度の温度でアニールする。
【０１０７】
このようにすると、既述の水酸化処理により熱酸化膜４１の表面と主面４５ｃの各々に結合していたOH基同士が結合してH2Oが遊離し、シリコン原子同士の結合により各基板４０、４５を直接的に接合することができる。このような接合方法は、直接接合法とも呼ばれる。
【０１０８】
ここまでの工程により、第１のシリコン基材４０と第２のシリコン基材４５とを貼り合わせてなる第１の基板５０が作製される。
【０１０９】
次に、図１２（ａ）に示すように、減圧CVD法で第１の基板５０の両主面にリンがドープされたポリシリコン膜２３を形成し、そのポリシリコン膜２３でスルーホール４０ａを完全に埋め込む。
【０１１０】
なお、ポリシリコン膜２３を形成すべき部位はスルーホール４０ａ内のみであるが、バッチ式の減圧CVD法を使用すると、第１の基板５０の両主面が成膜雰囲気に曝され、当該両主面にポリシリコン膜２３が形成される。
【０１１１】
そのため、本工程を終了した後に、第１のシリコン基材４５上の不要なポリシリコン膜２３をCMP(Chemical Mechanical Polishing)法により研磨して除去する。
【０１１２】
その後に、RIEにより第１のシリコン基材４５をその途中の厚さまでエッチングする。エッチング後の第１のシリコン基材４５の厚さは、次の工程で第１のシリコン基材４５に側面が垂直な可動電極４５ａを櫛歯状に形成し易い厚さ、例えば２０μm〜１００μmとされる。
【０１１３】
次に、図１２（ｂ）に示すように、第１のシリコン基材４５の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン１５を形成する。
【０１１４】
そして、第１のレジストパターン１５をマスクにしながら、エッチングガスとしてSF6を使用するRIE(Reactive Ion Etching)により第１のシリコン基材４５をエッチングし、凹部４０ｂの上に複数の可動電極４５ａを形成する。
【０１１５】
本実施形態では、可動電極４５ａの形成前に凹部４０ｂを形成してあるため、各可動電極４５ａは、第１のシリコン基材４０に拘束されることなく、基板横方向に可動となる。
【０１１６】
また、各可動電極４５ａは、第１実施形態の可動電極１４ａ（図９参照）と同様に、ジャイロセンサが回転速度を検出するための電極として使用される。
【０１１７】
その後に、第１のレジストパターン１５を除去する。
【０１１８】
次いで、図１２（ｃ）に示すように、第１の基板５０の一方の主面５０ａに対し、酸素と窒素のいずれかの原子を含むプラズマを照射する。
【０１１９】
そのプラズマ照射の条件は、第１実施形態の図５（ａ）の工程におけるのと同じなので、ここでは省略する。
【０１２０】
このようにプラズマ処理を行うと、主面５０ａがプラズマ粒子に叩かれて活性化し、当該主面５０ａにシリコンの未結合手が現れると共に、その主面５０ａの一部がプラズマ中の酸素原子や窒素原子で終端される。
【０１２１】
次に、図１３（ａ）に示す工程について説明する。
【０１２２】
まず、第１実施形態の図５（ｂ）の工程を行った第２の基板２０を用意する。
【０１２３】
そして、真空中において、キャビティ２０ｂを可動電極４５ａに対向させた状態で、第１の基板５０の主面５０ａと第２の基板２０の主面２０ｃ側の熱酸化膜２１とを当接させ、各基板２０、５０を既述のプラズマ活性化法で貼り合わせる。
【０１２４】
第１実施形態で説明したように、このようにプラズマ活性化法を用いると、キャビティ２０ｂ内に酸素原子や窒素原子が残留することになる。
【０１２５】
その後、窒素雰囲気中において、第１の基板５０と第２の基板２０とを９００℃〜１２００℃程度の高温でアニールする。これにより、キャビティ２０ｂに残留する酸素原子や窒素原子が、キャビティ２０ｂや凹部４０ｂに露出するシリコンに結合し、キャビティ２０ｂ内の真空度が高まる。
【０１２６】
更に、そのアニールにより、ポリシリコン膜２３中のリンが第１のシリコン基材４５に拡散するため、拡散したリンを介してポリシリコン膜２３と第１のシリコン基材４５とが電気的に良好に接続される。
【０１２７】
次いで、図１３（ｂ）に示すように、各基板２０、５０の積層体を上下逆にして、ポリシリコン膜２３の上に金属膜２５としてチタン膜と金膜とをこの順に形成する。その金属膜２５の厚さは、例えば、１００nm〜１０００nmである。
【０１２８】
次いで、図１４（ａ）に示すように、上記の金属膜２５の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン２８を形成する。
【０１２９】
そして、第３のレジストパターン２８をマスクにしてポリシリコン膜２３と金属膜２５とをRIEによりエッチングし、スルーホール４０ａ内のポリシリコン膜２３を導電性プラグ２３ａにすると共に、各膜２３、２５とを含むパッド２７を形成する。
【０１３０】
その後に、図１４（ｂ）に示すように、第３のレジストパターン２８を除去し、本実施形態に係る電子デバイス５１の基本構造を完成させる。
【０１３１】
以上説明した本実施形態においても、第１実施形態と同様に、図１３（ａ）の高温アニールによりキャビティ２０ｂ内の真空度が向上し、電子デバイス５１のQ値を高めることができる。
【０１３２】
（第３実施形態）
第１、第２実施形態では、導電性プラグ２３ａの材料としてポリシリコンを使用した。
【０１３３】
これに対し、本実施形態では、以下のように導電性プラグの材料として金属を使用する。
【０１３４】
図１５〜図１６は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、図１５〜図１６において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１３５】
最初に、図１５（ａ）に示す工程について説明する。
【０１３６】
まず、第１実施形態の図３（ａ）〜図５（ｃ）の工程を行うことで、真空中で第１の基板１１と第２の基板２０とをプラズマ活性化法により貼り合わせる。
【０１３７】
そして、第２の基板２０のスルーホール２０ａ内にポリシリコン膜を充填することなく、例えば９００℃〜１２００℃程度の温度で各基板１１、２０に対して高温アニールを行う。
【０１３８】
第１実施形態で説明したように、上記のようにプラズマ活性化接合法を行ったことでキャビティ２０ｂ内には酸素原子や窒素原子が残留するが、本工程のアニールによりこれらの原子がキャビティ２０ｂ内のシリコンに結合し、キャビティ２０ｂの真空度が高まる。
【０１３９】
但し、その酸素原子や窒素原子の一部はアニール雰囲気内に逃げるため、図１５（ｂ）の点線円内に示すように、これらの原子が原因でスルーホール２０ａの下のシリコン層１４上に酸化シリコン膜や窒化シリコン膜等の絶縁膜１４ｘが形成される。
【０１４０】
このように絶縁膜１４ｘが形成されていると、後でスルーホール２０ａ内に形成する導電性プラグとシリコン層１４との間に導通不良を引き起こしてしまう。
【０１４１】
そこで、次の工程では、図１６（ａ）に示すように、RIEによりスルーホール２０ａの下の第１の基板１１の主面１１ａをエッチングし、当該主面１１ａから絶縁膜１４ｘを除去する。
【０１４２】
このエッチングで使用し得るエッチングガスとしては、例えば、CF4、CHF3、及びC2F6のいずれかがある。
【０１４３】
RIEでは、基板側にバイアス電圧を印加することで、プラズマ化したエッチングガスを基板側に引き込むため、基板垂直方向のエッチング速度が基板横方向のそれよりも速くなり、上記のような異方的なエッチングを行うことができる。特に、エッチング雰囲気の圧力を低くすると、エッチングの異方性がより顕著となる。
【０１４４】
これにより、スルーホール２０ａの側面に熱酸化膜２１を残しながら、絶縁膜１４ｘを選択的に除去できる。
【０１４５】
また、キャビティ２０ｂ内の残留ガスが原因で形成された絶縁膜１４ｘの厚さは１nm〜５０nm程度であり、熱酸化膜２１の厚さよりも薄い。そのため、エッチング時間を調節することで、第２の基板２０の他方の主面２０ｄ上に絶縁膜２１を残しつつ、絶縁膜１４ｘのみを除去することが可能となる。
【０１４６】
続いて、図１６（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１４７】
まず、スパッタ法で主面２０ｄ側の熱酸化膜２１上に金属膜としてチタン膜と金膜とをこの順に形成し、その金属膜でスルーホール２０ａを完全に埋め込む。
【０１４８】
そして、その金属膜をパターニングすることで、スルーホール２０ａ内に金属膜を導電性プラグ５５ａとして残しつつ、導電性プラグ５５ａの上にパッド５５ｂを形成する。そのようにして形成された導電性プラグ５５ａは、その下のシリコン層１４と電気的かつ機械的に接続される。そして、図９を参照して説明したように、隣接する可動電極１４ａ間の容量値がその導電性プラグ５５ａを介して検出される。
【０１４９】
なお、その導電性プラグ５５ａを、図１５（ａ）の高温アニールの前に形成することも考えられる。しかし、導電性プラグ５５ａ中の金等の金属は、シリコンと比較して融点が低いため、図１５（ａ）の高温アニール時に導電性プラグ５５ａが溶融し、アニールの熱で導電性プラグ５５ａが変形する等の不都合が生じる。
【０１５０】
よって、導電性プラグ５５ａの材料として金属を使用する場合には、本実施形態のように、高温アニールをした後に導電性プラグ５５ａを形成するのが好ましい。
【０１５１】
以上により、本実施形態に係る電子デバイス５８の基本構造が完成する。
【０１５２】
上記した本実施形態によれば、図１６（ｂ）に示したように、導電性プラグ５５ａの材料として金属を使用するので、当該材料としてポリシリコンを使用する第１実施形態と比較して、導電性プラグ５５ａの低抵抗化を図ることができる。
【０１５３】
しかも、導電性プラグ５５ａの形成前に、図１６（ａ）のエッチング工程でスルーホール２０ａの下の絶縁膜１４ｘを除去するため、絶縁膜１４ｘが原因で導電性プラグ５５ａとシリコン層１４との間に接続不良が発生するのを防止できる。
【０１５４】
更に、図１６（ａ）のエッチング工程では、スルーホール２０ａの側面や第２の基板２０の他方の主面２０ｄ上に熱酸化膜２１を残すので、導電性プラグ５５ａが第２の基板２０に接触して隣接する二つの導電性プラグ５５ａ同士が電気的に短絡するのを防止できる。
【０１５５】
（第４実施形態）
本実施形態においても、第３実施形態と同様に、導電性プラグの材料として金属を使用する。但し、本実施形態では、その導電性プラグを埋め込むスルーホールの形成工程が第３実施形態と異なる。
【０１５６】
図１７〜図１９は、本実施形態に係る電子デバイスの製造途中の断面図である。
【０１５７】
最初に、図１７（ａ）に示す工程について説明する。
【０１５８】
まず、第１実施形態の図５（ｃ）の工程と同様に、第１の基板１１と第２の基板２０との積層体に対し、窒素雰囲気中でプラズマ活性化接合法のためのアニールを行う。そのアニールの温度は、例えば、２００℃〜４００℃程度である。
【０１５９】
但し、本実施形態では、第１実施形態と異なり、本工程を行う際には第２の基板２０にまだスルーホール２０ａが形成されていない。
【０１６０】
次いで、図１７（ｂ）に示すように、第１実施形態の図６（ｂ）におけるのと同じ条件を用い、各基板１１、２０に対して９００℃〜１２００℃で高温アニールを行い、キャビティ２０ｂ内の真空度を高める。
【０１６１】
続いて、図１８（ａ）に示すように、不図示のレジストパターンをマスクにするRIEにより第２の基板２０をドライエッチングし、シリコン層１４の上の第２の基板２０にスルーホール２０ａを形成する。
【０１６２】
その後に、シランガス又はTEOSガスを成膜ガスとするCVD法を用いて、スルーホール２０ａの側面と底面、及び熱酸化膜２１の上に、絶縁膜６０として酸化シリコン膜を５００nm〜３０００nm程度の厚さに形成する。
【０１６３】
次いで、図１８（ｂ）に示すように、RIEにより絶縁膜６０を異方的にエッチングすることで、熱酸化膜２１上とスルーホール２０ａの底面から絶縁膜６０を除去し、スルーホール２０ａの側面のみに絶縁膜６０を残す。
【０１６４】
そのエッチングで使用するエッチングガスは特に限定されない。本実施形態では、CF4、CHF3、及びC2F6のいずれかをエッチングガスとして使用する。
【０１６５】
RIEでは、基板側にバイアス電圧を印加することでプラズマ化したエッチングガスを基板側に引き込むため、基板垂直方向のエッチング速度が基板横方向のそれよりも速くなり、上記のような異方的なエッチングを行うことができる。
【０１６６】
更に、本工程では、第２の基板２０の他方の主面２０ｄ上に熱酸化膜２１を残しながら、スルーホール２０ａの下の絶縁膜６０が完全に除去されるようなエッチング時間を採用する。
【０１６７】
その後、図１９に示すように、第３実施形態の図１６（ｂ）と同じ工程を行うことで、シリコン層１４と電気的かつ機械的に接続される導電性プラグ５５ａをスルーホール２０ａ内に形成すると共に、導電性プラグ５５ａ上にパッド５５ｂを形成する。
【０１６８】
その導電性プラグ５５ａとパッド５５ｂの材料としては、シリコンよりも電気抵抗が低い金属材料を使用するのが好ましい。本実施形態では、第３実施形態と同様に、スパッタ法でチタン膜と金膜とをこの順に積層することで導電性プラグ５５ａとパッド５５ｂとを形成する。
【０１６９】
また、第３実施形態で説明したように、図１７（ｂ）の高温アニールを行った後に金属性の導電性プラグ５５ａとパッド５５ｂとを形成することで、高温アニール時に導電性プラグ５５ａ等の金属材料が溶融するのを防止できる。
【０１７０】
以上により、本実施形態に係る電子デバイス６５の基本構造が完成する。
【０１７１】
上記した本実施形態においても、第３実施形態と同様に、導電性プラグ５５ａの材料として金属材料を使用するため、導電性プラグ５５ａの低抵抗化が可能となる。
【０１７２】
また、スルーホール２０ａの側面に絶縁膜６０を残すことで、導電性プラグ５５ａと第２の基板２０とが直接接触するのを防止し、隣り合う導電性プラグ５５ａ同士が第２の基板２０を介して電気的に接続されるのを抑制できる。
【０１７３】
上記で説明した各実施形態に関し、更に以下の付記を開示する。
【０１７４】
（付記１） シリコンを含む第１の基板の一方の主面側に可動部を形成する工程と、
シリコンを含む第２の基板の一方の主面側にキャビティを形成する工程と、
前記第１の基板と前記第２の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、
前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第１の基板と前記第２の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第２の基板で封止する工程と、
前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第１の基板と前記第２の基板をアニールする工程と、
を有することを特徴とする電子デバイスの製造方法。
【０１７５】
（付記２） 前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記熱酸化膜を形成した後であり、かつ、前記第１の基板と第２の基板とを接合した後に、シリコン膜で前記スルーホールを埋め込む工程とを更に有し、
前記第１の基板と前記第２の基板とをアニールする工程を、前記シリコン膜で前記スルーホールを埋め込む工程の後に行うことを特徴とする付記１に記載の電子デバイスの製造方法。
【０１７６】
（付記３） 前記シリコン膜は、不純物を含むことを特徴とする付記２に記載の電子デバイスの製造方法。
【０１７７】
（付記４） 前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記第１の基板と前記第２の基板とをアニールする工程の後、前記スルーホールの下の前記第１の基板の前記一方の主面を異方的にエッチングする工程と、
前記エッチングの後、前記スルーホール内に金属膜を埋め込むことにより、前記第１の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１７８】
（付記５） 前記第１の基板と前記第２の基板とをアニールする工程の後、前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後、前記スルーホール内に金属膜を埋め込むことにより、前記第１の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１７９】
（付記６） 前記絶縁膜を形成する工程は、
前記第２の基板の他方の主面に熱酸化膜を形成する工程と、
前記熱酸化膜の上、前記スルーホールの前記側面、及び該スルーホールの底面に前記絶縁膜を形成する工程と、
前記絶縁膜を異方的にエッチングすることにより、前記スルーホールの底面と前記熱酸化膜の上から前記絶縁膜を除去し、前記スルーホールの側面にのみ前記絶縁膜を残す工程とを更に有することを特徴とする付記５に記載の電子デバイスの製造方法。
【０１８０】
（付記７） 前記可動部を形成する工程は、
第１のシリコン基材の主面に凹部を形成する工程と、
前記第１のシリコン基材の前記主面と、第２のシリコン基材の主面の少なくとも一方に対して水酸化処理を行う工程と、
前記第１のシリコン基材と前記第２のシリコン基材の各々の前記主面同士が接した状態で、該第１のシリコン基材と該第２のシリコン基板とを加熱して貼り合わせることにより、前記第１の基板を作製する工程と、
前記第１の基板を作製した後、前記凹部の上の前記第２のシリコン基材に前記可動部を形成する工程とを更に有することを特徴とする付記１〜６のいずれかに記載の電子デバイスの製造方法。
【０１８１】
（付記８） 前記可動部を形成する工程において、可動部として可動電極を形成することを特徴とする付記１〜７のいずれかに記載の電子デバイスの製造方法。
【０１８２】
（付記９） 前記第１の基板と前記２の基板とをアニールする工程において、該第１の基板と該第２の基板とを１０００℃以上１２００℃以下の温度に加熱することを特徴とする付記１〜８のいずれかに記載の電子デバイスの製造方法。
【０１８３】
（付記１０） 前記可動部を前記第２の基板で封止する工程は、前記第１の基板と前記第２の基板とを加熱しながら行うことを特徴とする付記１〜９のいずれかに記載の電子デバイスの製造方法。
【符号の説明】
【０１８４】
１…SOI基板、２…支持基板、３…絶縁膜、４…シリコン層、４ａ…可動電極、５…ガラス基板、５ａ…キャビティ、５ｂ…スルーホール、６…導電性プラグ、９、３０、５１、５８、６５…電子デバイス、１１…第１の基板、１１ａ…一方の主面、１２…支持基板、１３…絶縁膜、１４…シリコン層、１４ａ…可動電極、１４ｂ…固定電極、１４ｃ…可動電極、１４ｄ…固定電極、１４ｘ…絶縁膜、１５…第１のレジストパターン、２０…第２の基板、２０ａ…スルーホール、２０ｂ…キャビティ、２０ｃ…一方の主面、２０ｄ…他方の主面、２１…熱酸化膜、２３…ポリシリコン膜、２３ａ…導電性プラグ、２４…第２のレジストパターン、２５…金属膜、２８…第３のレジストパターン、４０…第１のシリコン基材、４０ａ…スルーホール、４０ｂ…凹部、４０ｃ…一方の主面、４１…熱酸化膜、４３…第４のレジストパターン、４５…第２のシリコン基材、４５ｃ…一方の主面、５０…第１の基板、５０ａ…一方の主面、５５ａ…導電性プラグ、５５ｂ…パッド、６０…絶縁膜。
【技術分野】
【０００１】
本発明は、電子デバイスの製造方法に関する。
【背景技術】
【０００２】
近年の微細加工技術の発達により、様々な技術分野においてMEMS(Micro Electro Mechanical Systems)技術が採用されつつある。
【０００３】
MEMS技術は、角速度センサや加速度センサのように微小な可動部を備えた電子デバイスを製造するのに有用であり、デジタルカメラやビデオカメラ等における手振れ防止機能、カーナビゲーションシステム、車両やロボット等の姿勢制御システムに応用されている。
【０００４】
このような可動部を備えた電子デバイスにおいては、封止用のキャビティ内に可動部を配することで、外部雰囲気から可動部を隔離する。そして、可動部の劣化を防止するために、キャビティ内の真空度をなるべく高くするのが好ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２９８３３号公報
【特許文献２】特表２００９−５１８１９１号公報
【特許文献３】特開平８−１９５３３４号公報
【特許文献４】特開２０００−１１１３４７号公報
【特許文献５】特開２０００−１２４４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電子デバイスの製造方法において、封止用のキャビティ内の真空度を高めることを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、シリコンを含む第１の基板の一方の主面側に可動部を形成する工程と、シリコンを含む第２の基板の一方の主面側にキャビティを形成する工程と、前記第１の基板と前記第２の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第１の基板と前記第２の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第２の基板で封止する工程と、前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第１の基板と前記第２の基板をアニールする工程とを有する電子デバイスの製造方法が提供される。
【発明の効果】
【０００８】
以下の開示によれば、第１の基板と第２の基板とを接合した後、各基板をアニールすることにより、キャビティ内に残留する窒素原子や酸素原子をキャビティ側壁のシリコンに結合させるため、キャビティ内の真空度を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）、（ｂ）は、予備的事項に係る電子デバイスの製造途中の断面図（その１）である。
【図２】図２は、予備的事項に係る電子デバイスの製造途中の断面図（その２）である。
【図３】図３（ａ）〜（ｃ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図４】図４（ａ）〜（ｃ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図５】図５（ａ）〜（ｃ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その３）である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その４）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その５）である。
【図８】図８は、第１実施形態に係る電子デバイスの製造途中の断面図（その６）である。
【図９】図９は、第１実施形態に係る電子デバイスの平面図である。
【図１０】図１０（ａ）〜（ｃ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図１１】図１１（ａ）〜（ｃ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図１２】図１２（ａ）〜（ｃ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その３）である。
【図１３】図１３（ａ）、（ｂ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その４）である。
【図１４】図１４（ａ）、（ｂ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その５）である。
【図１５】図１５（ａ）、（ｂ）は、第３実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図１６】図１６（ａ）、（ｂ）は、第３実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図１７】図１７（ａ）、（ｂ）は、第４実施形態に係る電子デバイスの製造途中の断面図（その１）である。
【図１８】図１８（ａ）、（ｂ）は、第４実施形態に係る電子デバイスの製造途中の断面図（その２）である。
【図１９】図１９（ａ）、（ｂ）は、第４実施形態に係る電子デバイスの製造途中の断面図（その３）である。
【発明を実施するための形態】
【００１０】
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。
【００１１】
図１〜図２は、予備的事項に係る電子デバイスの製造途中の断面図である。
【００１２】
この例では、以下のようにして、電子デバイスとしてジャイロセンサを製造する。
【００１３】
まず、図１（ａ）に示すように、シリコン基板等の支持基板２、酸化シリコン膜等の絶縁膜３、及びシリコン層４をこの順に積層してなるSOI(Silicon On Insulator)基板１を用意する。
【００１４】
そして、シリコン層４をパターニングして複数の可動電極４ａを形成した後、各可動電極４ａの隙間を通じて絶縁膜３をウエットエッチングして除去することにより、可動電極４ａを基板横方向に振動可能にする。
【００１５】
各可動電極４ａは、ジャイロセンサの一部として用いられる。基板の垂線を中心にしてデバイスが回転したときに発生するコリオリ力は、基板１の主面に対して平行かつ可動電極４ａの振動方向に対して垂直な方向に可動電極４aの振動と同じ周期で往復の力を生じさせる。この力は回転速度に比例する。
【００１６】
更に、上記のSOI基板１の上方に、キャビティ５ａが形成されたガラス基板５を配する。
【００１７】
次いで、図１（ｂ）に示すように、SOI基板１とガラス基板５とを貼り合わせ、可動電極４ａをガラス基板５で封止する。
【００１８】
各基板１、５の貼り合わせ方法としては、例えば、陽極接合法がある。陽極接合法では、真空中において各基板１、５の主面同士を接触させながら、各基板１、５間に電圧を印加することで、これらの基板１、５間で原子の移動を生じさせ、基板１、５同士を機械的に接合する。
【００１９】
その後、図２に示すように、ガラス基板５の一部領域にサンドブラスト法でスルーホール５ｂを形成する。そして、スパッタ法やMOCVD(Metal Organic Chemical Vapor Deposition)法等を用いてスルーホール５ｂ内に金属等の導電性材料を埋め込むことで、シリコン層４と電気的に接続された導電性プラグ６を形成する。
【００２０】
以上により、この例に係る電子デバイス９の基本構造が完成する。
【００２１】
この例では、図１（ｂ）を参照して説明したように、各基板１、５を貼り合わせるのに陽極接合法を用いる。
【００２２】
本願発明者の調査によると、陽極接合法では、接合時に各基板１、５の接合面から酸素ガス等のアウトガスが大量に発生することが明らかとなった。このようにアウトガスが発生すると、キャビティ５ａ内の真空度が低下し、各可動電極４ａの動きがアウトガスにより阻害されるため、可動電極４ａを含む電子デバイスのQ値を高い値に保持するのが難しくなり、電子デバイスの高性能化を図るのが困難となる。
【００２３】
本願発明者はこのような知見に鑑み、以下に説明するような各実施形態に想到した。
【００２４】
（第１実施形態）
図３〜図８は、第１実施形態に係る電子デバイスの製造途中の断面図である。
【００２５】
その電子デバイスは、ジャイロセンサであって、以下のようにウエハレベルで製造される。
【００２６】
まず、図３（ａ）に示すように、シリコン基板等の支持基板１２、酸化シリコン膜等の絶縁膜１３、及びシリコン層１４をこの順に積層してなるSOI基板を第１の基板１１として用意する。
【００２７】
なお、各膜の厚さは特に限定されないが、本実施形態では絶縁膜１３の膜厚を５００nm〜４０００nmとし、シリコン層１４の膜厚を１０μm〜５０μmとする。
【００２８】
そして、その第１の基板１１の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン１５を形成する。
【００２９】
次に、図３（ｂ）に示すように、第１のレジストパターン１５をマスクにしながら、エッチングガスとしてSF6を使用するRIE(Reactive Ion Etching)によりシリコン層１４をエッチングし、複数の可動電極１４ａを形成する。
【００３０】
更に、図３（ｃ）に示すように、フッ酸溶液等をエッチング液に使用し、各可動電極４ａの隙間を通じて絶縁膜１３をウエットエッチングする。これにより、各可動電極４ａの下の絶縁膜１３が除去され、各可動電極１４ａが基板横方向に可動となる。
【００３１】
この後に、第１のレジストパターン１５は除去される。
【００３２】
ここで、第１の基板１１に対する処理を一旦終える。
【００３３】
次いで、図４（ａ）に示すように、上記の第１の基板１１とは別に、第２の基板２０としてシリコン基板を用意する。
【００３４】
そして、不図示のレジストパターンを用いたエッチング等により、その第２の基板２０にスルーホール２０ａを形成する。
【００３５】
続いて、図４（ｂ）に示すように、スルーホール２０ａの側面を含む第２の基板２０の表面を熱酸化することで、厚さが約５００nm〜２０００nmの熱酸化膜２１を形成する。
【００３６】
次に、図４（ｃ）に示す構造を得るまでの工程について説明する。
【００３７】
まず、第２の基板２０の一方の主面２０ｃ側にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン２４を形成する。
【００３８】
そして、第２のレジストパターン２４をマスクにしながら、エッチングガスとしてCF4又はSF6を使用するRIEにより熱酸化膜２１と第２の基板２０とをエッチングし、第２の基板２０に深さが約５μm〜５０μm程度のキャビティ２０ｂを形成する。
【００３９】
その後、第２のレジストパターン２４は除去される。
【００４０】
なお、上記ではスルーホール２０ａを形成した後にキャビティ２０ｂを形成したが、工程順をこれとは逆にし、キャビティ２０ｂを形成した後にスルーホール２０ａを形成してもよい。
【００４１】
以上により、第２の基板２０に対する処理を一旦終える。
【００４２】
次に、図５（ａ）に示す工程について説明する。
【００４３】
まず、既述の図３（ａ）〜（ｃ）の工程を経た第１の基板１１を再び用意する。
【００４４】
そして、その第１の基板１１の一方の主面１１ａに、酸素と窒素のいずれかの原子を含むプラズマを照射する。
【００４５】
そのプラズマの照射条件は特に限定されない。本実施形態では、プラズマを生成するためのガスとして窒素ガス又は酸素ガスを使用し、基板温度を１０℃〜１００℃、処理時間を３０秒〜１８０秒、ガス圧力を０．５Pa〜１００Paとする条件で本工程を行う。
【００４６】
このようにプラズマ処理を行うと、主面１１ａがプラズマ粒子に叩かれて活性化し、当該主面１１ａにシリコンの未結合手が現れる。また、その主面１１ａの一部は、プラズマ中の酸素原子や窒素原子で終端される。
【００４７】
次に、図５（ｂ）に示すように、図４（ａ）〜（ｃ）の工程を経た第２の基板２０の一方の主面２０ｃ側に対してもプラズマ処理を行う。
【００４８】
そのプラズマ処理の条件は特に限定されず、図５（ａ）で説明した第１の基板１１に対するプラズマ処理と同じ条件を用い、窒素ガスや酸素ガスをプラズマ生成用のガスとして使用し得る。
【００４９】
更に、このようにプラズマ処理を行うと、主面２０ｃ上の熱酸化膜２１の表面が活性化し、その表面に酸化シリコン中のシリコンの未結合手が露出すると共に、当該表面の一部がプラズマ雰囲気中の酸素原子や窒素原子で終端される。
【００５０】
次に、図５（ｃ）に示すように、窒素雰囲気中において、キャビティ２０ｂを可動電極１４ａに対向させた状態で、第１の基板１１の主面１１ａと第２の基板２０の主面２０ｃ上の熱酸化膜２１とを当接させる。
【００５１】
そして、この状態で各基板１１、２０を２００℃〜４００℃程度の温度に加熱する。これにより、熱酸化膜２１の表面と主面１１ａの各々に現れているシリコンの未結合手同士が結合し、第１の基板１と第２の基板２０とが機械的に強度に接合する。
【００５２】
このようにプラズマ処理で各接合面を活性化させ、その後に各接合面同士を接合する手法は、プラズマ活性化接合法とも呼ばれる。
【００５３】
なお、このアニールの下限温度を２００℃としたのは、温度がこれよりも低いと各基板１１、２０同士の接合強度が低下するからである。また、アニールの上限温度を４００℃としたのは、温度がこれよりも高いと、アニール時のアウトガスに含まれる酸素によってスルーホール２０ａの下のシリコン層１４上に酸化膜が形成されるおそれがあるからである。その酸化膜は、後でスルーホール２０ａ内に形成される導電性プラグとシリコン層１４との間に導通不良を生じさせる原因となる。
【００５４】
また、図５（ａ）、（ｂ）のように各主面１１ａ、２０ｃをプラズマに曝した後、これらの主面１１ａ、２０ｃを一旦大気に曝し、その後に図５（ｃ）のように基板１１、２０を接合してもよい。或いは、このように大気に曝すことなく、真空中で各基板１１、２０を接合してもよい。
【００５５】
更に、上記では、各基板１１、２０の各々の主面１１ａ、２０ｃに対してプラズマを照射したが、これらの主面１１ａ、２０ｃの一方のみにプラズマを照射してもよい。これについては、後述の各実施形態でも同様である。
【００５６】
ここまでの工程により、キャビティ２０ｂ内を実質的に真空に保ちつつ、可動電極１４ａの各々を第２の基板２０で封止してなる構造が得られる。なお、このようにウエハレベルで行う封止は、ウエハレベルパッケージ（WLP: Wafer Level Package）とも呼ばれる。
【００５７】
ここで、既述のように、上記の図５（ａ）と図５（ｂ）の工程により各基板１１、２０の表面はプラズマ雰囲気中の酸素原子や窒素原子で終端されているが、これらの原子は本工程でのアニールにより各基板１１、２０から脱離する。そして、そのように脱離した酸素原子や窒素原子の一部は、陽極接合法を用いた場合ほどではないが、キャビティ２０ｂ内にわずかに残留する。
【００５８】
次に、図６（ａ）に示すように、熱酸化膜２１の上に減圧CVD法で不純物としてリンがドープされたポリシリコン膜２３を形成し、そのポリシリコン膜２３でスルーホール２０ａを完全に埋め込む。
【００５９】
なお、ポリシリコン膜２３の膜厚は特に限定されないが、本実施形態では約５００nm〜５０００nm程度の厚さにポリシリコン膜２３を形成する。
【００６０】
次いで、図６（ｂ）に示すように、第１の基板１１と第２の基板２０とをアニールする。
【００６１】
本工程では、図５（ｃ）のアニールが原因でキャビティ２０ｂ内に残留する酸素や窒素を取り除くべくアニール時の温度をなるべく高温にし、キャビティ２０ｂや可動部１４ａに露出するシリコンと、キャビティ２０ｂ内に残留する酸素又は窒素とを反応させる。このように反応させることで、キャビティ２０ｂ内から酸素や窒素が除去され、キャビティ２０ｂ内の真空度が高められる。
【００６２】
アニール時の各基板１１、２０の温度は特に限定されない。但し、キャビティ２０ｂ内の真空度を高めるという観点からすると、残留している酸素原子や窒素原子がキャビティ２０ｂの側面のシリコンと反応する温度、例えば９００℃〜１２００℃に各基板１１、２０を加熱してこのアニールを行うのが好ましい。
【００６３】
この温度範囲の下限を９００℃としたのは、酸素原子や窒素原子をシリコンと短時間で反応させるためである。また、温度範囲の上限を１２００℃としたのは、これよりも高温だと各基板１１、２０がダメージを受けるおそれがあるからである。
【００６４】
また、アニール時間は、例えば３０分〜１８０分程度とする。
【００６５】
更に、このようにアニールを行うと、ポリシリコン膜２３中のリンがシリコン層１４に拡散するため、拡散したリンを介してポリシリコン膜２３とシリコン層１４とが電気的に良好に接続されるという効果も得られる。
【００６６】
なお、ポリシリコン膜２３は、金属膜と比較して融点が高いため、このように９００℃〜１２００℃程度の高温でアニールを行っても、溶融したりダメージを受けたりすることはない。
【００６７】
次に、図７（ａ）に示すように、ポリシリコン膜２３の上に金属膜２５としてチタン膜と金膜とをこの順に形成する。その金属膜２５の厚さは、例えば、１００nm〜１０００nmである。
【００６８】
次いで、図７（ｂ）に示すように、上記の金属膜２５の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン２８を形成する。
【００６９】
そして、第３のレジストパターン２８をマスクにしてポリシリコン膜２３と金属膜２５とをRIEによりエッチングし、スルーホール２０ａ内のポリシリコン膜２３を導電性プラグ２３ａにすると共に、各膜２３、２５とを含むパッド２７を形成する。
【００７０】
このように形成された導電性プラグ２３ａは、スルーホール２０ａの下のシリコン層１４と電気的かつ機械的に接続される。
【００７１】
また、ポリシリコン膜２３は金属膜２５と比較して電気抵抗が高いが、このようにパッド２７の上面に金属膜２５を形成することで、パッド２７全体の電気抵抗を低減することができる。
【００７２】
その後に、図８に示すように、第３のレジストパターン２８を除去し、本実施形態に係る電子デバイス３０の基本構造を完成させる。
【００７３】
図９は、この電子デバイス３０の平面図である。なお、上記の図８は、図９のＩ−Ｉ線に沿う断面図に相当する。
【００７４】
また、既述の図８では、図を簡略にするために、図９におけるよりも可動電極１４ａの数を減らしている。
【００７５】
図９に示されるように、電子デバイス３０においては、複数の可動電極１４ａ、１４ｃと固定電極１４ｂ、１４ｄが櫛歯状の平面形状に形成される。この電子デバイス３０を紙面に垂直な回転軸を中心に回転させると、回転速度に比例した大きさのコリオリ力によって隣接する可動電極１４ｃと固定電極１４ｄ同士の間隔が変化し、これらの電極１４ｃ、１４ｄを極板とするキャパシタの容量値が変化する。その容量値の変化を検出することで、電子デバイス３０の回転速度を検出することができる。
【００７６】
また、可動電極１４ａと固定電極１４ｂとの間に静電引力を繰り返し発生させることで、上記の可動電極１４ｃを紙面の左右方向に振動させ、上記の回転速度を検出し易くすることができる。
【００７７】
以上説明した本実施形態によれば、図５（ｃ）に示したように、プラズマ活性化接合法を用いて第１の基板１１と第２の基板２０とを接合する。プラズマ活性化接合法では、陽極接合法と比較してキャビティ２０ｂ内に残留する酸素原子や窒素原子が僅かである。
【００７８】
しかも、そのように僅かに残留する酸素原子や窒素原子は、図６（ｂ）の高温アニールの際に、キャビティ２０ｂの表面に露出するシリコンに結合するため、キャビティ２０ｂ内の真空度を高温アニール前と比較して高めることができる。
【００７９】
特に、酸素原子や窒素原子は、アルゴン原子や水素原子等の他の原子と比較して、キャビティ２０ｂの表面のシリコンに結合し易い性質がある。そのため、図５（ａ）、（ｂ）の工程で酸素プラズマや窒素プラズマを使用することで、キャビティ２０ｂ内の真空度を高め易くなる。また、そのプラズマの生成に使用される酸素ガスや窒素ガスは、アルゴンガス等と比較して安価であるため、電子デバイスのコストダウンにも寄与する。
【００８０】
第２の基板２０として使用されるシリコン基板は、キャビティ２０ｂ内にシリコンが露出するため、上記のように酸素原子や窒素原子がシリコンと結合し、キャビティ２０ｂ内の真空度の向上に特に有用である。また、そのシリコン基板は、窒素原子や酸素原子と結合させるのに特別なゲッターが不要であるため、電子デバイス３０の低コスト化に有利である。
【００８１】
更に、第１の基板１１と第２の基板２０は共にシリコンを主にしてなるため熱膨張率の差が僅かである。よって、熱膨張率差が原因で可動電極１４ａに加わる応力を低減でき、周囲の温度変化によって電子デバイス３０の電気的特性が変動するのを抑制できる。
【００８２】
また、上記の高温アニールでキャビティ２０ｂの表面に一旦結合した酸素原子や窒素原子は、その後も当該表面から脱離し難いので、キャビティ２０ｂ内の真空度が経時変化するのを抑制できる。
【００８３】
そして、上記のようにしてキャビティ２０ｂ内の真空度が高まると、キャビティ２０ｂ内の残留ガスが原因で可動電極１４ａの振動が減衰するのが防止される。その結果、可動電極１４ａを含む電子デバイス３０のQ値を高い値に維持することができ、ひいては電子デバイス３０の高性能化を実現することが可能となる。
【００８４】
本願発明者は、図６（ｂ）のように高温アニールを行うことで、電子デバイス３０のQ値がどの程度向上するのかについて調査を行った。
【００８５】
その調査では、まず、比較例として、図６（ｂ）の高温アニールを行わないサンプルを作製した。なお、そのサンプルを作製するに際し、図５（ｃ）の工程で各基板１１、２０を貼り合わせるときのアニール温度は３００℃とした。
【００８６】
そのサンプルのQ値を測定したところ、７０程度の値であった。
【００８７】
次に、本実施形態に係るサンプルとして、図６（ｂ）の高温アニールを行ったサンプルを作製した。その高温アニールの条件は、温度が１１００℃、処理時間が１時間である。一方、そのサンプルを作製する際、図５（ｃ）の工程で各基板１１、２０を貼り合わせるときのアニール温度は、比較例と同様に３００℃とした。
【００８８】
このようにして作製した本実施形態に係るサンプルでは、Q値が３０００程度の大きな値を示した。
【００８９】
また、不図示のチャンバ内にサンプルを入れ、当該チャンバ内の真空度を変化させながらキャビティ２０ｂ内の真空度を測定したところ、比較例における真空度は１０００Pa程度であったのに対し、本実施形態ではそれが１Pa以下であった。
【００９０】
このことから、本実施形態のように図６（ａ）の工程で高温アニールを行うと、キャビティ２０ｂ内の真空度が向上し、電子デバイス３０のQ値が増大することが確認された。
【００９１】
（第２実施形態）
第１実施形態では、図３（ａ）に示したように、第１の基板１１としてSOI基板を使用した。
【００９２】
これに対し、本実施形態では、以下のようにして二枚のシリコン基材から第１の基板を形成する。
【００９３】
図１０〜図１４は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【００９４】
まず、図１０（ａ）に示すように、厚さが約２００μm〜５００μm程度の第１のシリコン基材４０を用意し、不図示のレジストパターンを用いたエッチングにより、第１のシリコン基材４０にスルーホール４０ａを形成する。
【００９５】
続いて、図１０（ｂ）に示すように、スルーホール４０ａの側面を含む第１のシリコン基材４０の表面を熱酸化することで、厚さが約５００nm〜２０００nmの熱酸化膜４１を形成する。
【００９６】
次に、図１０（ｃ）に示す構造を得るまでの工程について説明する。
【００９７】
まず、第１のシリコン基材４０の一方の主面４０ｃ側にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン４３を形成する。
【００９８】
そして、第４のレジストパターン４３をマスクにしながら、エッチングガスとしてCF4又はSF6を使用するRIEにより熱酸化膜４１と第１のシリコン基材４０をエッチングし、第１のシリコン基材４０に深さが約５μm〜５０μm程度の凹部４０ｂを形成する。
【００９９】
その後、第４のレジストパターン４３は除去される。
【０１００】
次いで、図１１（ａ）に示すように、第１のシリコン基材４０の一方の主面４０ｃ側に対して水酸化処理を行う。
【０１０１】
その水酸化処理の条件は特に限定されない。本実施形態では、硫酸と過酸化水素水との混合溶液に主面４０ｃ側の熱酸化膜４１を曝すことで当該熱酸化膜４１を親水化し、その後、純水に熱酸化膜４１を曝すことで水酸化処理を行う。
【０１０２】
ここで、第１のシリコン基材４５に対する処理を一旦終える。
【０１０３】
次に、図１１（ｂ）に示すように、上記の第１のシリコン基材４０とは別に２００μm〜５００μm程度の第２のシリコン基材４５を用意する。
【０１０４】
そして、その第２のシリコン基材４５の一方の主面４５ｃに対し、上記の図１１（ａ）と同じようにして水酸化処理を施す。
【０１０５】
なお、本実施形態では、図１１（ａ）、（ｂ）のように各基材４０、４５の各々に対して水酸化処理を行うが、各基材４０、４５のいずれか一方のみに水酸化処理を行ってもよい。
【０１０６】
続いて、図１１（ｃ）に示すように、主面４０ｃ上の熱酸化膜４１と第２のシリコン基材４５の主面４５ｃ同士が接した状態で、窒素雰囲気中で各基材４０、４５を１０００℃〜１２００℃程度の温度でアニールする。
【０１０７】
このようにすると、既述の水酸化処理により熱酸化膜４１の表面と主面４５ｃの各々に結合していたOH基同士が結合してH2Oが遊離し、シリコン原子同士の結合により各基板４０、４５を直接的に接合することができる。このような接合方法は、直接接合法とも呼ばれる。
【０１０８】
ここまでの工程により、第１のシリコン基材４０と第２のシリコン基材４５とを貼り合わせてなる第１の基板５０が作製される。
【０１０９】
次に、図１２（ａ）に示すように、減圧CVD法で第１の基板５０の両主面にリンがドープされたポリシリコン膜２３を形成し、そのポリシリコン膜２３でスルーホール４０ａを完全に埋め込む。
【０１１０】
なお、ポリシリコン膜２３を形成すべき部位はスルーホール４０ａ内のみであるが、バッチ式の減圧CVD法を使用すると、第１の基板５０の両主面が成膜雰囲気に曝され、当該両主面にポリシリコン膜２３が形成される。
【０１１１】
そのため、本工程を終了した後に、第１のシリコン基材４５上の不要なポリシリコン膜２３をCMP(Chemical Mechanical Polishing)法により研磨して除去する。
【０１１２】
その後に、RIEにより第１のシリコン基材４５をその途中の厚さまでエッチングする。エッチング後の第１のシリコン基材４５の厚さは、次の工程で第１のシリコン基材４５に側面が垂直な可動電極４５ａを櫛歯状に形成し易い厚さ、例えば２０μm〜１００μmとされる。
【０１１３】
次に、図１２（ｂ）に示すように、第１のシリコン基材４５の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン１５を形成する。
【０１１４】
そして、第１のレジストパターン１５をマスクにしながら、エッチングガスとしてSF6を使用するRIE(Reactive Ion Etching)により第１のシリコン基材４５をエッチングし、凹部４０ｂの上に複数の可動電極４５ａを形成する。
【０１１５】
本実施形態では、可動電極４５ａの形成前に凹部４０ｂを形成してあるため、各可動電極４５ａは、第１のシリコン基材４０に拘束されることなく、基板横方向に可動となる。
【０１１６】
また、各可動電極４５ａは、第１実施形態の可動電極１４ａ（図９参照）と同様に、ジャイロセンサが回転速度を検出するための電極として使用される。
【０１１７】
その後に、第１のレジストパターン１５を除去する。
【０１１８】
次いで、図１２（ｃ）に示すように、第１の基板５０の一方の主面５０ａに対し、酸素と窒素のいずれかの原子を含むプラズマを照射する。
【０１１９】
そのプラズマ照射の条件は、第１実施形態の図５（ａ）の工程におけるのと同じなので、ここでは省略する。
【０１２０】
このようにプラズマ処理を行うと、主面５０ａがプラズマ粒子に叩かれて活性化し、当該主面５０ａにシリコンの未結合手が現れると共に、その主面５０ａの一部がプラズマ中の酸素原子や窒素原子で終端される。
【０１２１】
次に、図１３（ａ）に示す工程について説明する。
【０１２２】
まず、第１実施形態の図５（ｂ）の工程を行った第２の基板２０を用意する。
【０１２３】
そして、真空中において、キャビティ２０ｂを可動電極４５ａに対向させた状態で、第１の基板５０の主面５０ａと第２の基板２０の主面２０ｃ側の熱酸化膜２１とを当接させ、各基板２０、５０を既述のプラズマ活性化法で貼り合わせる。
【０１２４】
第１実施形態で説明したように、このようにプラズマ活性化法を用いると、キャビティ２０ｂ内に酸素原子や窒素原子が残留することになる。
【０１２５】
その後、窒素雰囲気中において、第１の基板５０と第２の基板２０とを９００℃〜１２００℃程度の高温でアニールする。これにより、キャビティ２０ｂに残留する酸素原子や窒素原子が、キャビティ２０ｂや凹部４０ｂに露出するシリコンに結合し、キャビティ２０ｂ内の真空度が高まる。
【０１２６】
更に、そのアニールにより、ポリシリコン膜２３中のリンが第１のシリコン基材４５に拡散するため、拡散したリンを介してポリシリコン膜２３と第１のシリコン基材４５とが電気的に良好に接続される。
【０１２７】
次いで、図１３（ｂ）に示すように、各基板２０、５０の積層体を上下逆にして、ポリシリコン膜２３の上に金属膜２５としてチタン膜と金膜とをこの順に形成する。その金属膜２５の厚さは、例えば、１００nm〜１０００nmである。
【０１２８】
次いで、図１４（ａ）に示すように、上記の金属膜２５の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン２８を形成する。
【０１２９】
そして、第３のレジストパターン２８をマスクにしてポリシリコン膜２３と金属膜２５とをRIEによりエッチングし、スルーホール４０ａ内のポリシリコン膜２３を導電性プラグ２３ａにすると共に、各膜２３、２５とを含むパッド２７を形成する。
【０１３０】
その後に、図１４（ｂ）に示すように、第３のレジストパターン２８を除去し、本実施形態に係る電子デバイス５１の基本構造を完成させる。
【０１３１】
以上説明した本実施形態においても、第１実施形態と同様に、図１３（ａ）の高温アニールによりキャビティ２０ｂ内の真空度が向上し、電子デバイス５１のQ値を高めることができる。
【０１３２】
（第３実施形態）
第１、第２実施形態では、導電性プラグ２３ａの材料としてポリシリコンを使用した。
【０１３３】
これに対し、本実施形態では、以下のように導電性プラグの材料として金属を使用する。
【０１３４】
図１５〜図１６は、本実施形態に係る電子デバイスの製造途中の断面図である。なお、図１５〜図１６において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１３５】
最初に、図１５（ａ）に示す工程について説明する。
【０１３６】
まず、第１実施形態の図３（ａ）〜図５（ｃ）の工程を行うことで、真空中で第１の基板１１と第２の基板２０とをプラズマ活性化法により貼り合わせる。
【０１３７】
そして、第２の基板２０のスルーホール２０ａ内にポリシリコン膜を充填することなく、例えば９００℃〜１２００℃程度の温度で各基板１１、２０に対して高温アニールを行う。
【０１３８】
第１実施形態で説明したように、上記のようにプラズマ活性化接合法を行ったことでキャビティ２０ｂ内には酸素原子や窒素原子が残留するが、本工程のアニールによりこれらの原子がキャビティ２０ｂ内のシリコンに結合し、キャビティ２０ｂの真空度が高まる。
【０１３９】
但し、その酸素原子や窒素原子の一部はアニール雰囲気内に逃げるため、図１５（ｂ）の点線円内に示すように、これらの原子が原因でスルーホール２０ａの下のシリコン層１４上に酸化シリコン膜や窒化シリコン膜等の絶縁膜１４ｘが形成される。
【０１４０】
このように絶縁膜１４ｘが形成されていると、後でスルーホール２０ａ内に形成する導電性プラグとシリコン層１４との間に導通不良を引き起こしてしまう。
【０１４１】
そこで、次の工程では、図１６（ａ）に示すように、RIEによりスルーホール２０ａの下の第１の基板１１の主面１１ａをエッチングし、当該主面１１ａから絶縁膜１４ｘを除去する。
【０１４２】
このエッチングで使用し得るエッチングガスとしては、例えば、CF4、CHF3、及びC2F6のいずれかがある。
【０１４３】
RIEでは、基板側にバイアス電圧を印加することで、プラズマ化したエッチングガスを基板側に引き込むため、基板垂直方向のエッチング速度が基板横方向のそれよりも速くなり、上記のような異方的なエッチングを行うことができる。特に、エッチング雰囲気の圧力を低くすると、エッチングの異方性がより顕著となる。
【０１４４】
これにより、スルーホール２０ａの側面に熱酸化膜２１を残しながら、絶縁膜１４ｘを選択的に除去できる。
【０１４５】
また、キャビティ２０ｂ内の残留ガスが原因で形成された絶縁膜１４ｘの厚さは１nm〜５０nm程度であり、熱酸化膜２１の厚さよりも薄い。そのため、エッチング時間を調節することで、第２の基板２０の他方の主面２０ｄ上に絶縁膜２１を残しつつ、絶縁膜１４ｘのみを除去することが可能となる。
【０１４６】
続いて、図１６（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１４７】
まず、スパッタ法で主面２０ｄ側の熱酸化膜２１上に金属膜としてチタン膜と金膜とをこの順に形成し、その金属膜でスルーホール２０ａを完全に埋め込む。
【０１４８】
そして、その金属膜をパターニングすることで、スルーホール２０ａ内に金属膜を導電性プラグ５５ａとして残しつつ、導電性プラグ５５ａの上にパッド５５ｂを形成する。そのようにして形成された導電性プラグ５５ａは、その下のシリコン層１４と電気的かつ機械的に接続される。そして、図９を参照して説明したように、隣接する可動電極１４ａ間の容量値がその導電性プラグ５５ａを介して検出される。
【０１４９】
なお、その導電性プラグ５５ａを、図１５（ａ）の高温アニールの前に形成することも考えられる。しかし、導電性プラグ５５ａ中の金等の金属は、シリコンと比較して融点が低いため、図１５（ａ）の高温アニール時に導電性プラグ５５ａが溶融し、アニールの熱で導電性プラグ５５ａが変形する等の不都合が生じる。
【０１５０】
よって、導電性プラグ５５ａの材料として金属を使用する場合には、本実施形態のように、高温アニールをした後に導電性プラグ５５ａを形成するのが好ましい。
【０１５１】
以上により、本実施形態に係る電子デバイス５８の基本構造が完成する。
【０１５２】
上記した本実施形態によれば、図１６（ｂ）に示したように、導電性プラグ５５ａの材料として金属を使用するので、当該材料としてポリシリコンを使用する第１実施形態と比較して、導電性プラグ５５ａの低抵抗化を図ることができる。
【０１５３】
しかも、導電性プラグ５５ａの形成前に、図１６（ａ）のエッチング工程でスルーホール２０ａの下の絶縁膜１４ｘを除去するため、絶縁膜１４ｘが原因で導電性プラグ５５ａとシリコン層１４との間に接続不良が発生するのを防止できる。
【０１５４】
更に、図１６（ａ）のエッチング工程では、スルーホール２０ａの側面や第２の基板２０の他方の主面２０ｄ上に熱酸化膜２１を残すので、導電性プラグ５５ａが第２の基板２０に接触して隣接する二つの導電性プラグ５５ａ同士が電気的に短絡するのを防止できる。
【０１５５】
（第４実施形態）
本実施形態においても、第３実施形態と同様に、導電性プラグの材料として金属を使用する。但し、本実施形態では、その導電性プラグを埋め込むスルーホールの形成工程が第３実施形態と異なる。
【０１５６】
図１７〜図１９は、本実施形態に係る電子デバイスの製造途中の断面図である。
【０１５７】
最初に、図１７（ａ）に示す工程について説明する。
【０１５８】
まず、第１実施形態の図５（ｃ）の工程と同様に、第１の基板１１と第２の基板２０との積層体に対し、窒素雰囲気中でプラズマ活性化接合法のためのアニールを行う。そのアニールの温度は、例えば、２００℃〜４００℃程度である。
【０１５９】
但し、本実施形態では、第１実施形態と異なり、本工程を行う際には第２の基板２０にまだスルーホール２０ａが形成されていない。
【０１６０】
次いで、図１７（ｂ）に示すように、第１実施形態の図６（ｂ）におけるのと同じ条件を用い、各基板１１、２０に対して９００℃〜１２００℃で高温アニールを行い、キャビティ２０ｂ内の真空度を高める。
【０１６１】
続いて、図１８（ａ）に示すように、不図示のレジストパターンをマスクにするRIEにより第２の基板２０をドライエッチングし、シリコン層１４の上の第２の基板２０にスルーホール２０ａを形成する。
【０１６２】
その後に、シランガス又はTEOSガスを成膜ガスとするCVD法を用いて、スルーホール２０ａの側面と底面、及び熱酸化膜２１の上に、絶縁膜６０として酸化シリコン膜を５００nm〜３０００nm程度の厚さに形成する。
【０１６３】
次いで、図１８（ｂ）に示すように、RIEにより絶縁膜６０を異方的にエッチングすることで、熱酸化膜２１上とスルーホール２０ａの底面から絶縁膜６０を除去し、スルーホール２０ａの側面のみに絶縁膜６０を残す。
【０１６４】
そのエッチングで使用するエッチングガスは特に限定されない。本実施形態では、CF4、CHF3、及びC2F6のいずれかをエッチングガスとして使用する。
【０１６５】
RIEでは、基板側にバイアス電圧を印加することでプラズマ化したエッチングガスを基板側に引き込むため、基板垂直方向のエッチング速度が基板横方向のそれよりも速くなり、上記のような異方的なエッチングを行うことができる。
【０１６６】
更に、本工程では、第２の基板２０の他方の主面２０ｄ上に熱酸化膜２１を残しながら、スルーホール２０ａの下の絶縁膜６０が完全に除去されるようなエッチング時間を採用する。
【０１６７】
その後、図１９に示すように、第３実施形態の図１６（ｂ）と同じ工程を行うことで、シリコン層１４と電気的かつ機械的に接続される導電性プラグ５５ａをスルーホール２０ａ内に形成すると共に、導電性プラグ５５ａ上にパッド５５ｂを形成する。
【０１６８】
その導電性プラグ５５ａとパッド５５ｂの材料としては、シリコンよりも電気抵抗が低い金属材料を使用するのが好ましい。本実施形態では、第３実施形態と同様に、スパッタ法でチタン膜と金膜とをこの順に積層することで導電性プラグ５５ａとパッド５５ｂとを形成する。
【０１６９】
また、第３実施形態で説明したように、図１７（ｂ）の高温アニールを行った後に金属性の導電性プラグ５５ａとパッド５５ｂとを形成することで、高温アニール時に導電性プラグ５５ａ等の金属材料が溶融するのを防止できる。
【０１７０】
以上により、本実施形態に係る電子デバイス６５の基本構造が完成する。
【０１７１】
上記した本実施形態においても、第３実施形態と同様に、導電性プラグ５５ａの材料として金属材料を使用するため、導電性プラグ５５ａの低抵抗化が可能となる。
【０１７２】
また、スルーホール２０ａの側面に絶縁膜６０を残すことで、導電性プラグ５５ａと第２の基板２０とが直接接触するのを防止し、隣り合う導電性プラグ５５ａ同士が第２の基板２０を介して電気的に接続されるのを抑制できる。
【０１７３】
上記で説明した各実施形態に関し、更に以下の付記を開示する。
【０１７４】
（付記１） シリコンを含む第１の基板の一方の主面側に可動部を形成する工程と、
シリコンを含む第２の基板の一方の主面側にキャビティを形成する工程と、
前記第１の基板と前記第２の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、
前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第１の基板と前記第２の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第２の基板で封止する工程と、
前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第１の基板と前記第２の基板をアニールする工程と、
を有することを特徴とする電子デバイスの製造方法。
【０１７５】
（付記２） 前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記熱酸化膜を形成した後であり、かつ、前記第１の基板と第２の基板とを接合した後に、シリコン膜で前記スルーホールを埋め込む工程とを更に有し、
前記第１の基板と前記第２の基板とをアニールする工程を、前記シリコン膜で前記スルーホールを埋め込む工程の後に行うことを特徴とする付記１に記載の電子デバイスの製造方法。
【０１７６】
（付記３） 前記シリコン膜は、不純物を含むことを特徴とする付記２に記載の電子デバイスの製造方法。
【０１７７】
（付記４） 前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記第１の基板と前記第２の基板とをアニールする工程の後、前記スルーホールの下の前記第１の基板の前記一方の主面を異方的にエッチングする工程と、
前記エッチングの後、前記スルーホール内に金属膜を埋め込むことにより、前記第１の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１７８】
（付記５） 前記第１の基板と前記第２の基板とをアニールする工程の後、前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後、前記スルーホール内に金属膜を埋め込むことにより、前記第１の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする付記１に記載の電子デバイスの製造方法。
【０１７９】
（付記６） 前記絶縁膜を形成する工程は、
前記第２の基板の他方の主面に熱酸化膜を形成する工程と、
前記熱酸化膜の上、前記スルーホールの前記側面、及び該スルーホールの底面に前記絶縁膜を形成する工程と、
前記絶縁膜を異方的にエッチングすることにより、前記スルーホールの底面と前記熱酸化膜の上から前記絶縁膜を除去し、前記スルーホールの側面にのみ前記絶縁膜を残す工程とを更に有することを特徴とする付記５に記載の電子デバイスの製造方法。
【０１８０】
（付記７） 前記可動部を形成する工程は、
第１のシリコン基材の主面に凹部を形成する工程と、
前記第１のシリコン基材の前記主面と、第２のシリコン基材の主面の少なくとも一方に対して水酸化処理を行う工程と、
前記第１のシリコン基材と前記第２のシリコン基材の各々の前記主面同士が接した状態で、該第１のシリコン基材と該第２のシリコン基板とを加熱して貼り合わせることにより、前記第１の基板を作製する工程と、
前記第１の基板を作製した後、前記凹部の上の前記第２のシリコン基材に前記可動部を形成する工程とを更に有することを特徴とする付記１〜６のいずれかに記載の電子デバイスの製造方法。
【０１８１】
（付記８） 前記可動部を形成する工程において、可動部として可動電極を形成することを特徴とする付記１〜７のいずれかに記載の電子デバイスの製造方法。
【０１８２】
（付記９） 前記第１の基板と前記２の基板とをアニールする工程において、該第１の基板と該第２の基板とを１０００℃以上１２００℃以下の温度に加熱することを特徴とする付記１〜８のいずれかに記載の電子デバイスの製造方法。
【０１８３】
（付記１０） 前記可動部を前記第２の基板で封止する工程は、前記第１の基板と前記第２の基板とを加熱しながら行うことを特徴とする付記１〜９のいずれかに記載の電子デバイスの製造方法。
【符号の説明】
【０１８４】
１…SOI基板、２…支持基板、３…絶縁膜、４…シリコン層、４ａ…可動電極、５…ガラス基板、５ａ…キャビティ、５ｂ…スルーホール、６…導電性プラグ、９、３０、５１、５８、６５…電子デバイス、１１…第１の基板、１１ａ…一方の主面、１２…支持基板、１３…絶縁膜、１４…シリコン層、１４ａ…可動電極、１４ｂ…固定電極、１４ｃ…可動電極、１４ｄ…固定電極、１４ｘ…絶縁膜、１５…第１のレジストパターン、２０…第２の基板、２０ａ…スルーホール、２０ｂ…キャビティ、２０ｃ…一方の主面、２０ｄ…他方の主面、２１…熱酸化膜、２３…ポリシリコン膜、２３ａ…導電性プラグ、２４…第２のレジストパターン、２５…金属膜、２８…第３のレジストパターン、４０…第１のシリコン基材、４０ａ…スルーホール、４０ｂ…凹部、４０ｃ…一方の主面、４１…熱酸化膜、４３…第４のレジストパターン、４５…第２のシリコン基材、４５ｃ…一方の主面、５０…第１の基板、５０ａ…一方の主面、５５ａ…導電性プラグ、５５ｂ…パッド、６０…絶縁膜。
【特許請求の範囲】
【請求項１】
シリコンを含む第１の基板の一方の主面側に可動部を形成する工程と、
シリコンを含む第２の基板の一方の主面側にキャビティを形成する工程と、
前記第１の基板と前記第２の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、
前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第１の基板と前記第２の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第２の基板で封止する工程と、
前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第１の基板と前記第２の基板をアニールする工程と、
を有することを特徴とする電子デバイスの製造方法。
【請求項２】
前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記熱酸化膜を形成した後であり、かつ、前記第１の基板と第２の基板とを接合した後に、シリコン膜で前記スルーホールを埋め込む工程とを更に有し、
前記第１の基板と前記第２の基板とをアニールする工程を、前記シリコン膜で前記スルーホールを埋め込む工程の後に行うことを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記第１の基板と前記第２の基板とをアニールする工程の後、前記スルーホールの下の前記第１の基板の前記一方の主面を異方的にエッチングする工程と、
前記エッチングの後、前記スルーホール内に金属膜を埋め込むことにより、前記第１の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項４】
前記第１の基板と前記第２の基板とをアニールする工程の後、前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後、前記スルーホール内に金属膜を埋め込むことにより、前記第１の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項５】
前記可動部を形成する工程は、
第１のシリコン基材の主面に凹部を形成する工程と、
前記第１のシリコン基材の前記主面と、第２のシリコン基材の主面の少なくとも一方に対して水酸化処理を行う工程と、
前記第１のシリコン基材と前記第２のシリコン基材の各々の前記主面同士が接した状態で、該第１のシリコン基材と該第２のシリコン基板とを加熱して貼り合わせることにより、前記第１の基板を作製する工程と、
前記第１の基板を作製した後、前記凹部の上の前記第２のシリコン基材に前記可動部を形成する工程とを更に有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の電子デバイスの製造方法。
【請求項１】
シリコンを含む第１の基板の一方の主面側に可動部を形成する工程と、
シリコンを含む第２の基板の一方の主面側にキャビティを形成する工程と、
前記第１の基板と前記第２の基板の少なくとも一方の前記主面に、酸素及び窒素のいずれかの原子を含むプラズマを照射する工程と、
前記プラズマを照射した後、前記キャビティを前記可動部に対向させた状態で、前記第１の基板と前記第２の基板の各々の前記主面同士を真空中で接合することにより、前記キャビティ内を真空に保ちつつ、前記可動部を前記第２の基板で封止する工程と、
前記封止の後、シリコンと前記原子とが反応する温度以上の温度に前記第１の基板と前記第２の基板をアニールする工程と、
を有することを特徴とする電子デバイスの製造方法。
【請求項２】
前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記熱酸化膜を形成した後であり、かつ、前記第１の基板と第２の基板とを接合した後に、シリコン膜で前記スルーホールを埋め込む工程とを更に有し、
前記第１の基板と前記第２の基板とをアニールする工程を、前記シリコン膜で前記スルーホールを埋め込む工程の後に行うことを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に熱酸化膜を形成する工程と、
前記第１の基板と前記第２の基板とをアニールする工程の後、前記スルーホールの下の前記第１の基板の前記一方の主面を異方的にエッチングする工程と、
前記エッチングの後、前記スルーホール内に金属膜を埋め込むことにより、前記第１の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項４】
前記第１の基板と前記第２の基板とをアニールする工程の後、前記第２の基板にスルーホールを形成する工程と、
前記スルーホールの側面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後、前記スルーホール内に金属膜を埋め込むことにより、前記第１の基板の前記一方の主面に接続された導電性プラグを形成する工程とを更に有することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項５】
前記可動部を形成する工程は、
第１のシリコン基材の主面に凹部を形成する工程と、
前記第１のシリコン基材の前記主面と、第２のシリコン基材の主面の少なくとも一方に対して水酸化処理を行う工程と、
前記第１のシリコン基材と前記第２のシリコン基材の各々の前記主面同士が接した状態で、該第１のシリコン基材と該第２のシリコン基板とを加熱して貼り合わせることにより、前記第１の基板を作製する工程と、
前記第１の基板を作製した後、前記凹部の上の前記第２のシリコン基材に前記可動部を形成する工程とを更に有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の電子デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１８７６６４（Ｐ２０１２−１８７６６４Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５３１００（Ｐ２０１１−５３１００）
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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