静電容量センサ及びその製造方法
【課題】静電容量センサのダイヤフラムとプレートの応力を最適化する。
【解決手段】可動電極を形成するダイヤフラムとなる膜を堆積し、前記ダイヤフラムとなる膜を第一の温度に加熱し、前記ダイヤフラムとなる膜を加熱した後に、前記可動電極に対する静止電極を形成するプレートとなる膜を堆積する、ことを含む静電容量センサの製造方法。
【解決手段】可動電極を形成するダイヤフラムとなる膜を堆積し、前記ダイヤフラムとなる膜を第一の温度に加熱し、前記ダイヤフラムとなる膜を加熱した後に、前記可動電極に対する静止電極を形成するプレートとなる膜を堆積する、ことを含む静電容量センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電容量センサ及びその製造方法に関する。
【背景技術】
【０００２】
従来、圧力センサやマイクロホンとして用いられる静電容量センサが知られている（例えば特許文献１参照）。静電容量センサは、コンデンサの対向電極として機能するダイヤフラムとプレートを備え、ダイヤフラムに加わる力に応じたダイヤフラムの変位を電気信号に変換して出力する。すなわち、静電容量センサはバイアス電圧を印加した状態で使用され、ダイヤフラムの変位による静電容量の変化が電圧の変化として静電容量センサから出力される。
【特許文献１】特表２００２−５１８９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、半導体プロセスの材料として一般的なドープト多結晶シリコン膜によってダイヤフラムとプレートを形成する場合、膜に大きな引張方向の応力が蓄積される。しかし、力に対するダイヤフラムの変位を増大させると感度が増大するため、ダイヤフラムの応力によって決まる張力は小さい方が望ましい。一方、ダイヤフラムとプレートが静電引力によって密着しないように、プレートの剛性は高い方が望ましい。プレートの応力はプレートの剛性を決める一因子である。
【０００４】
本発明は、静電容量センサのダイヤフラムとプレートの応力を最適化することを目的とする。
【課題を解決するための手段】
【０００５】
（１）上記目的を達成するための静電容量センサの製造方法は、可動電極を形成するダイヤフラムとなる膜を堆積し、前記ダイヤフラムとなる膜を第一の温度に加熱し、前記ダイヤフラムとなる膜を加熱した後に、前記可動電極に対する静止電極を形成するプレートとなる膜を堆積する、ことを含む。
【０００６】
堆積により形成される膜には結晶欠陥が内在し、この結晶欠陥が膜の内部に応力をもたらす。結晶欠陥は加熱により修復されるため、膜の温度や加熱時間を制御することにより膜の応力を制御することができる。この製造方法では、ダイヤフラムとなる膜の熱処理履歴とプレートとなる膜の熱処理履歴を異ならせ、その差分によってダイヤフラムとプレートの応力に差をつける。したがって、この製造方法では、ダイヤフラムの応力をプレートの応力よりも小さくすることができる。
【０００７】
（２）上記目的を達成するための静電容量センサの製造方法において、前記プレートとなる膜を堆積した後に、前記ダイヤフラムとなる膜と前記プレートとなる膜とを第二の温度まで加熱する、ことを含んでもよい。
【０００８】
この製造方法によると、プレートの応力を加熱により制御することができる。
【０００９】
（３）上記目的を達成するための静電容量センサの製造方法において、前記第二の温度は前記第一の温度より低くてもよい。
【００１０】
膜の応力は加わる熱の温度がある温度範囲では高ければ高いほど小さくなる。この製造方法によると、加熱処理によりプレートが至る温度はダイヤフラムとなる膜が２回の加熱処理で至る温度よりも低いため、プレートの応力をダイヤフラムの応力よりも高くすることができる。
【００１１】
（４）上記目的を達成するための静電容量センサの製造方法において、前記ダイヤフラムとなる膜と前記プレートとなる膜の間にシリコン酸化膜を形成し、前記シリコン酸化膜をチップ毎に分断した後に、前記ダイヤフラムとなる膜と前記プレートとなる膜とを前記第二の温度に加熱しても良い。
【００１２】
シリコン酸化膜が高温に加熱されると、シリコン酸化膜には大きな圧縮応力が蓄積される。薄く大きなワークの表面全体に形成されているシリコン酸化膜に大きな圧縮応力が蓄積されると、その圧縮応力によってクラックが生ずる場合がある。この製造方法によると、ダイヤフラムとプレートの間にあるシリコン酸化膜が加熱される前に、シリコン酸化膜がチップ毎に分断されるため、そのようなクラックを防止することができる。
【００１３】
（５）上記目的を達成するための静電容量センサの製造方法において、前記シリコン酸化膜を形成するための処理温度は前記第一の温度よりも前記第二の温度よりも低くても良い。
【００１４】
この場合、シリコン酸化膜の形成による影響をダイヤフラムとなる膜の応力が受けにくく、第一の温度と第二の温度とでダイヤフラムとなる膜の応力を調整できる。
【００１５】
（６）上記目的を達成するための静電容量センサの製造方法において、前記ダイヤフラムとなる膜と前記プレートとなる膜とは同一組成であっても良い。
【００１６】
（７）上記目的を達成するための静電容量センサの製造方法において、前記ダイヤフラムとなる膜は不純物が拡散している多結晶シリコン膜であっても良い。
【００１７】
膜の形成方法や膜の性質の制御方法が種々確立されている多結晶シリコン膜をダイヤフラムとプレートに用いることにより、高品質な静電容量センサを安価に形成することができる。
【００１８】
（８）上記目的を達成するための静電容量センサの製造方法において、前記不純物には例えば燐を用いる。
【００１９】
（９）上記目的を達成するための静電容量センサは、堆積により形成された膜からなり可動電極を形成しているダイヤフラムと、堆積により形成された膜からなり前記可動電極に対する静止電極を形成しているプレートとを備え、前記ダイヤフラムと前記プレートの応力は異なる熱処理履歴を経て調整されている。
【００２０】
尚、請求項に記載された動作の順序は、技術的な阻害要因がない限りにおいて記載順に限定されず、同時に実行されても良いし、記載順の逆順に実行されても良いし、連続した順序で実行されなくても良い。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を添付図面を参照して説明する。
・構成
図１は本発明にかかる静電容量センサの一実施形態としてのコンデンサマイクロホン１を示す断面図である。コンデンサマイクロホン１は半導体製造プロセスを用いて積層された複数の薄膜で機能要素が構成されている。
【００２２】
プレート３３とダイヤフラム３６とはそれぞれ燐が高濃度に拡散している多結晶シリコンなどからなる導電膜１２、１４によって形成されている。燐が高濃度に拡散している多結晶シリコン膜を形成すると強い引張応力（例えば２００ＭＰａ）が膜内に蓄積されるが、ダイヤフラム３６の引張応力は２０ＭＰａ以下に調整されている。プレート３３の応力はダイヤフラム３６とは異なる熱処理履歴を経てダイヤフラム３６の応力に比べて高い約１００ＭＰａに設定されている。
【００２３】
導電膜１２は単結晶シリコンなどからなる基板１０の上に接合されたシリコン酸化膜などの絶縁膜１１の上に接合されている。導電膜１２と導電膜１４との間にはシリコン酸化膜などの絶縁膜１３が接合されている。絶縁膜１１と絶縁膜１３とは、導電膜１２の一部と導電膜１４の一部との間に空隙が形成され、導電膜１２の一部が絶縁膜１１の残部で構成されるスペーサ３５に張り渡され、導電膜１４の一部が絶縁膜１３の残部に張り渡される構造になるようにパターニングされている。導電膜１２の、絶縁膜１１の残部に張り渡されている部分がダイヤフラム３６に相当する。本実施形態では振動するダイヤフラム３６の全体が静止電極を形成しているが、静止電極がダイヤフラム３６の一部に限定的に形成されていてもよい。例えばダイヤフラム３６が導電膜と絶縁膜を含む複層膜で形成されていても良い。導電膜１４の、絶縁膜１３の残部で構成されるスペーサ３２に張り渡されている部分がプレート３３に相当する。本実施形態ではダイヤフラム３６に向かい合うプレート３３の全体が静止電極を形成しているが、静止電極がプレート３３の一部に限定的に形成されていても良い。例えばプレート３３が導電膜と絶縁膜を含む複層膜で形成されていても良い。プレート３３には音波をダイヤフラム３６に到達させるための複数の通孔３４が形成されている。
【００２４】
導電膜１２にはダイヤフラム３６を外部の信号処理回路に接続するための電極３０が接合されている。導電膜１４にはプレート３３を外部の信号処理回路に接続するための電極３８が接合されている。基板１０には基板１０を基準電位端子に接続するための電極３９が接合されている。電極３０、３８、３９は例えばアルミシリコン系の導電膜１９からなる。
【００２５】
基板１０のダイヤフラム３６の直下部分には通孔１０１が形成されている。通孔１０１の開口は実装基板によって閉塞される。通孔１０１はダイヤフラム３６の直下にバックキャビティ３７を形成している。バックキャビティ３７は、導電膜１２に形成されている通孔３１を介して大気圧空間に解放されている。ダイヤフラム３６を支持しているスペーサ３５はダイヤフラム３６の周方向に分断されており、バックキャビティ３７と大気空間とをつなぐ図示しない通路を形成している。
【００２６】
・作動
コンデンサマイクロホン１は図示しない実装基板に固定され、ダイヤフラム３６とプレート３３とにバイアス電圧が印加された状態で使用される。通孔３４から音波がダイヤフラム３６に到達すると、ダイヤフラム３６が振動する。このとき、通孔３４を通過した音波が回り込むため、プレート３３は実質的に静止した状態を維持する。すなわち、ダイヤフラム３６がプレート３３に対して振動することにより、ダイヤフラム３６とプレート３３とで構成されるコンデンサの容量が振動する。この容量変化は、電極３０、３８、３９に接続される外部の信号処理回路によって電圧信号に変換される。
【００２７】
ダイヤフラム３６は応力が２０ＭＰａ以下に調整された導電膜１２で形成されているため、小さな張力でスペーサ３５に張り渡されている。このようにダイヤフラム３６の張力を低減することにより、コンデンサマイクロホン１の感度は増大する。
【００２８】
ダイヤフラム３６がプレート３３に接近するとダイヤフラム３６とプレート３３との間に作用する静電引力が増大する。このときプレート３３がダイヤフラム３６に引きつけられてたわむと、ダイヤフラム３６がプレート３３に吸着される現象であるプルインが発生する。本実施形態ではスペーサ３２に張り渡されているプレート３３の張力を増大するため、プレート３３を形成している導電膜１４の応力がダイヤフラム３６を形成している導電膜１２の応力に比べて大きい約１００ＭＰａに調整されている。このようにプレート３３の張力を増大することにより、プルインを防止することができる。
【００２９】
・製造方法
図２から図８はコンデンサマイクロホン１の製造方法の一例を示す断面図である。
はじめに図２Ａに示すように、基板１０となる単結晶シリコンウェハの表面に絶縁膜１１としてシリコン酸化膜をＣＶＤなどによって堆積させる。絶縁膜１１はダイヤフラム３６を支持するスペーサ３５を形成するとともに導電膜１２と基板１０とを絶縁するための膜である。
【００３０】
次に図２Ｂに示すように、絶縁膜１１の表面にダイヤフラム３６となる導電膜１２を減圧ＣＶＤなどによって堆積させる。導電膜１２は前述したとおり例えば燐が高濃度にドープされた多結晶シリコン膜であり、例えば、膜の堆積と同時にドーパントを膜内に導入するｉｎ−ｓｉｔｕ（インサイチュウ）により形成される。原料ガスは、ＰＨ３／ＳｉＨ４のモル比が例えば０．１５５のものを使用する。このとき、導電膜１２には強い引張応力が蓄積される。
【００３１】
次に図２Ｃに示すように、導電膜１２をパターニングするためのフォトレジストマスク１７を形成する。
【００３２】
次に図２Ｄに示すように、フォトレジストマスク１７を用いて導電膜１２の不要部を異方性ドライエッチングにより除去する。その結果、ダイヤフラム３６の通孔３１と、ダイヤフラム３６と電極３０、３８、３９とを接続するための配線部とが形成される。
【００３３】
堆積により形成された導電膜１２には結晶欠陥が内在し、この結晶欠陥が導電膜１２の内部に応力をもたらしている。結晶欠陥は加熱により修復されるため、膜の温度や加熱時間を制御することにより膜の応力を制御することができる。
そこで図３Ａに示すようにフォトレジストマスク１７を除去した状態において、ダイヤフラム３６となる導電膜１２の応力を緩和するための第一の加熱処理を実施する。ただし、第一の加熱処理の段階では、最終的にダイヤフラム３６に残す応力には調整せず、後述する第二の加熱処理を経て最終的にダイヤフラム３６の応力が調整されるように加熱条件が設定される。最終的にダイヤフラム３６に残す応力を約２０ＭＰａとすると、１回のランプアニールでは９００℃から９２５℃程度にダイヤフラム３６を加熱する必要がある（図９参照）。そこで、第二の加熱処理による応力緩和分を考慮し、この段階では例えばランプアニールにより８５０℃から９００℃までの温度に５〜１５秒間程度ダイヤフラム３６を加熱する。
【００３４】
次に図３Ｂに示すように、ダイヤフラム３６とプレート３３との間に空隙を形成し、ダイヤフラム３６を形成する導電膜１２とプレート３３を形成する導電膜１４とを絶縁するための絶縁膜１３を導電膜１２の上に形成する。絶縁膜１３は上述したとおりたとえばシリコン酸化膜などからなり、例えばダイヤフラム３６の応力に影響を与えない低い温度のガスを用いたＣＶＤにより形成される。
【００３５】
次に図３Ｃに示すように、絶縁膜１３の表面にプレート３３となる導電膜１４を堆積させる。導電膜１４は上述したように例えば燐が高濃度に拡散している多結晶シリコン膜であり、例えば、膜の堆積と同時にドーパントを膜内に導入するｉｎ−ｓｉｔｕ（インサイチュウ）により形成される。原料ガスは、ＰＨ３／ＳｉＨ４のモル比が例えば０．１〜０．５のものを使用する。成膜温度は５５０℃〜６５０℃の範囲である。このとき、導電膜１４には強い引張応力が蓄積される。ＰＨ３／ＳｉＨ４のモル比のオーダーが１０−１レベルの高濃度の場合、加熱処理により応力緩和の効果を期待できる。
【００３６】
次に図３Ｄに示すように、導電膜１４をパターニングするためのフォトレジストマスク１５を形成する。
【００３７】
次に図４Ａに示すように、フォトレジストマスク１５を用いて導電膜１４の不要部を異方性ドライエッチングにより除去する。その結果、プレート３３の通孔３４と、プレート３３と電極３８とを接続するための配線部とが形成される。
【００３８】
次に図４Ｂに示すように、フォトレジストマスク１５を除去する。
【００３９】
次に図４Ｃに示すように、シリコン酸化膜１３と導電膜１４を覆う絶縁膜１６をワークの表面全体に形成する。絶縁膜１６は例えばプレート３３とダイヤフラム３６の応力に影響を与えない低い温度のガスを用いたＣＶＤにより形成される。具体的には例えば、絶縁膜１６は４００℃以下の雰囲気で成膜可能なプラズマＣＶＤによる成膜方法により形成される。
【００４０】
次に図４Ｄに示すように、絶縁膜１６をパターニングするためのフォトレジストマスク１８を形成する。
【００４１】
次に図５Ａに示すように、基板１０、ダイヤフラム３６となる導電膜１２、プレートとなる導電膜１４のそれぞれに電極３０、３８、３９を接続するための接続孔１６３、１６１、１６２を、フォトレジストマスク１８を用いたウェットエッチングやドライエッチングやこれらの組み合わせにより形成する。
【００４２】
次に図５Ｂに示すようにフォトレジストマスク１８を除去した状態で、チップ毎に分断するための図示しないスクライブラインを形成する。その結果、基板１０に溝が形成されるとともに、基板１０の上に積層されている絶縁膜１１、絶縁膜１３、絶縁膜１６がチップ毎に分断される。
【００４３】
堆積により形成された導電膜１４には結晶欠陥が内在し、この結晶欠陥が導電膜１４の内部に応力をもたらしている。結晶欠陥は加熱により修復されるため、膜の温度や加熱時間を制御することにより膜の応力を制御することができる。
そこでスクライブラインを形成した後、電極３０、３８、３９を形成する前に、第二の加熱処理を実施し、ダイヤフラム３６とプレート３３の応力を調整する。第二の加熱処理をこのタイミングで実施する理由は次の通りである。シリコン酸化膜が高温に加熱されると、応力が引張応力から圧縮応力に変化する。第一の理由は、基板１０となるウェハ全体を切れ目のないシリコン酸化膜が覆っている状態では、その圧縮応力によるクラックが生ずる可能性があるからである。また第二の理由は、電極３０、３８、３９を低融点材料で形成する場合には、電極３０、３８、３９を形成した後に高温に加熱することはできないからである。
【００４４】
第二の加熱処理は、ダイヤフラム３６の応力を最終目標値に調整するとともに、プレート３３の応力を緩和するものである。プレート３３にダイヤフラム３６よりも高い応力を残すため、第二の加熱処理では第一の加熱処理よりも低い温度が適用される。具体的には、第一の加熱処理の設定温度が８５０℃から９００℃であるのに対し、第二の加熱処理の設定温度は例えば約８５０℃、加熱時間は５〜１５秒に設定される。このような温度設定では、プレート３３には約１００ＭＰａの引張応力が残り、ダイヤフラム３６には約２０ＭＰａの引張応力が残る。
【００４５】
次に図５Ｃに示すように、電極３０、３８、３９を形成するための導電膜１９をワークの表面全体に堆積させる。導電膜１９は上述したように例えばアルミシリコン系の膜である。
【００４６】
次に図５Ｄに示すように、導電膜１９をパターニングするためのフォトレジストマスク２０を形成する。
【００４７】
次に図６Ａに示すように、フォトレジストマスク２０を用いたウェットエッチングにより導電膜１９の不要部を除去する。その結果、電極３０、３８、３９が形成される。
【００４８】
次に図６Ｂに示すように、フォトレジストマスク２０を除去する。
【００４９】
次に図６Ｃに示すように、基板１０の裏面に堆積している導電膜１２と導電膜１４とを研削により除去する。
【００５０】
次に図６Ｄに示すように、基板１０に通孔１０１を形成するためのフォトレジストマスク２１を形成する。
【００５１】
次に図７Ａに示すように、フォトレジストマスク２１を用いた異方性ドライエッチングにより基板１０に通孔１０１を形成する。
【００５２】
次に図７Ｂに示すように、フォトレジストマスク２１を除去する。
【００５３】
次に図７Ｃに示すように、絶縁膜１６をパターニングするためのフォトレジストマスク２２を形成し、フォトレジストマスク２２を用いて絶縁膜１６の一部をウェットエッチングにより除去することにより、プレート３３となる導電膜１４とダイヤフラム３６となる導電膜１２との間にある絶縁膜１３を露出させる。
【００５４】
次に図８Ａに示すように、フォトレジストマスク２２と導電膜１４の間と通孔３４とから露出している絶縁膜１３の不要部と、通孔１０１から露出している絶縁膜１１の不要部とをバッファードフッ酸などを用いたウェットエッチングにより除去する。その結果、スペーサ３５とスペーサ３２とが形成されるとともにダイヤフラム３６とプレート３３との間に空隙が形成される。
【００５５】
最後に図８Ｂに示すように、フォトレジストマスク２２を除去し、スクライブラインに沿って基板１０を分断すると、コンデンサマイクロホン１が完成する。
【００５６】
・その他の実施形態
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
例えばダイヤフラム３６とプレート３３はゲルマニウム、カーボン等の多結晶ポリシリコン以外の材料で構成しても良い。また例えばダイヤフラム３６とプレート３３に拡散させる不純物はボロンやヒ素でもよい。また、本発明はコンデンサマイクロホン以外の例えば圧力センサなどに適用することもできる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態にかかる断面図。
【図２】本発明の一実施形態にかかる断面図。
【図３】本発明の一実施形態にかかる断面図。
【図４】本発明の一実施形態にかかる断面図。
【図５】本発明の一実施形態にかかる断面図。
【図６】本発明の一実施形態にかかる断面図。
【図７】本発明の一実施形態にかかる断面図。
【図８】本発明の一実施形態にかかる断面図。
【図９】本発明の一実施形態にかかるグラフ。
【符号の説明】
【００５８】
１：コンデンサマイクロホン、１０：基板、１１：絶縁膜、１１：導電膜、１２：導電膜、１３：絶縁膜、１４：導電膜、１６：絶縁膜、１９：導電膜、３０：電極、３１：通孔、３２：スペーサ、３３：プレート、３４：通孔、３５：スペーサ、３６：ダイヤフラム、３７：バックキャビティ、３８：電極、３９：電極、１０１：通孔
【技術分野】
【０００１】
本発明は、静電容量センサ及びその製造方法に関する。
【背景技術】
【０００２】
従来、圧力センサやマイクロホンとして用いられる静電容量センサが知られている（例えば特許文献１参照）。静電容量センサは、コンデンサの対向電極として機能するダイヤフラムとプレートを備え、ダイヤフラムに加わる力に応じたダイヤフラムの変位を電気信号に変換して出力する。すなわち、静電容量センサはバイアス電圧を印加した状態で使用され、ダイヤフラムの変位による静電容量の変化が電圧の変化として静電容量センサから出力される。
【特許文献１】特表２００２−５１８９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、半導体プロセスの材料として一般的なドープト多結晶シリコン膜によってダイヤフラムとプレートを形成する場合、膜に大きな引張方向の応力が蓄積される。しかし、力に対するダイヤフラムの変位を増大させると感度が増大するため、ダイヤフラムの応力によって決まる張力は小さい方が望ましい。一方、ダイヤフラムとプレートが静電引力によって密着しないように、プレートの剛性は高い方が望ましい。プレートの応力はプレートの剛性を決める一因子である。
【０００４】
本発明は、静電容量センサのダイヤフラムとプレートの応力を最適化することを目的とする。
【課題を解決するための手段】
【０００５】
（１）上記目的を達成するための静電容量センサの製造方法は、可動電極を形成するダイヤフラムとなる膜を堆積し、前記ダイヤフラムとなる膜を第一の温度に加熱し、前記ダイヤフラムとなる膜を加熱した後に、前記可動電極に対する静止電極を形成するプレートとなる膜を堆積する、ことを含む。
【０００６】
堆積により形成される膜には結晶欠陥が内在し、この結晶欠陥が膜の内部に応力をもたらす。結晶欠陥は加熱により修復されるため、膜の温度や加熱時間を制御することにより膜の応力を制御することができる。この製造方法では、ダイヤフラムとなる膜の熱処理履歴とプレートとなる膜の熱処理履歴を異ならせ、その差分によってダイヤフラムとプレートの応力に差をつける。したがって、この製造方法では、ダイヤフラムの応力をプレートの応力よりも小さくすることができる。
【０００７】
（２）上記目的を達成するための静電容量センサの製造方法において、前記プレートとなる膜を堆積した後に、前記ダイヤフラムとなる膜と前記プレートとなる膜とを第二の温度まで加熱する、ことを含んでもよい。
【０００８】
この製造方法によると、プレートの応力を加熱により制御することができる。
【０００９】
（３）上記目的を達成するための静電容量センサの製造方法において、前記第二の温度は前記第一の温度より低くてもよい。
【００１０】
膜の応力は加わる熱の温度がある温度範囲では高ければ高いほど小さくなる。この製造方法によると、加熱処理によりプレートが至る温度はダイヤフラムとなる膜が２回の加熱処理で至る温度よりも低いため、プレートの応力をダイヤフラムの応力よりも高くすることができる。
【００１１】
（４）上記目的を達成するための静電容量センサの製造方法において、前記ダイヤフラムとなる膜と前記プレートとなる膜の間にシリコン酸化膜を形成し、前記シリコン酸化膜をチップ毎に分断した後に、前記ダイヤフラムとなる膜と前記プレートとなる膜とを前記第二の温度に加熱しても良い。
【００１２】
シリコン酸化膜が高温に加熱されると、シリコン酸化膜には大きな圧縮応力が蓄積される。薄く大きなワークの表面全体に形成されているシリコン酸化膜に大きな圧縮応力が蓄積されると、その圧縮応力によってクラックが生ずる場合がある。この製造方法によると、ダイヤフラムとプレートの間にあるシリコン酸化膜が加熱される前に、シリコン酸化膜がチップ毎に分断されるため、そのようなクラックを防止することができる。
【００１３】
（５）上記目的を達成するための静電容量センサの製造方法において、前記シリコン酸化膜を形成するための処理温度は前記第一の温度よりも前記第二の温度よりも低くても良い。
【００１４】
この場合、シリコン酸化膜の形成による影響をダイヤフラムとなる膜の応力が受けにくく、第一の温度と第二の温度とでダイヤフラムとなる膜の応力を調整できる。
【００１５】
（６）上記目的を達成するための静電容量センサの製造方法において、前記ダイヤフラムとなる膜と前記プレートとなる膜とは同一組成であっても良い。
【００１６】
（７）上記目的を達成するための静電容量センサの製造方法において、前記ダイヤフラムとなる膜は不純物が拡散している多結晶シリコン膜であっても良い。
【００１７】
膜の形成方法や膜の性質の制御方法が種々確立されている多結晶シリコン膜をダイヤフラムとプレートに用いることにより、高品質な静電容量センサを安価に形成することができる。
【００１８】
（８）上記目的を達成するための静電容量センサの製造方法において、前記不純物には例えば燐を用いる。
【００１９】
（９）上記目的を達成するための静電容量センサは、堆積により形成された膜からなり可動電極を形成しているダイヤフラムと、堆積により形成された膜からなり前記可動電極に対する静止電極を形成しているプレートとを備え、前記ダイヤフラムと前記プレートの応力は異なる熱処理履歴を経て調整されている。
【００２０】
尚、請求項に記載された動作の順序は、技術的な阻害要因がない限りにおいて記載順に限定されず、同時に実行されても良いし、記載順の逆順に実行されても良いし、連続した順序で実行されなくても良い。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を添付図面を参照して説明する。
・構成
図１は本発明にかかる静電容量センサの一実施形態としてのコンデンサマイクロホン１を示す断面図である。コンデンサマイクロホン１は半導体製造プロセスを用いて積層された複数の薄膜で機能要素が構成されている。
【００２２】
プレート３３とダイヤフラム３６とはそれぞれ燐が高濃度に拡散している多結晶シリコンなどからなる導電膜１２、１４によって形成されている。燐が高濃度に拡散している多結晶シリコン膜を形成すると強い引張応力（例えば２００ＭＰａ）が膜内に蓄積されるが、ダイヤフラム３６の引張応力は２０ＭＰａ以下に調整されている。プレート３３の応力はダイヤフラム３６とは異なる熱処理履歴を経てダイヤフラム３６の応力に比べて高い約１００ＭＰａに設定されている。
【００２３】
導電膜１２は単結晶シリコンなどからなる基板１０の上に接合されたシリコン酸化膜などの絶縁膜１１の上に接合されている。導電膜１２と導電膜１４との間にはシリコン酸化膜などの絶縁膜１３が接合されている。絶縁膜１１と絶縁膜１３とは、導電膜１２の一部と導電膜１４の一部との間に空隙が形成され、導電膜１２の一部が絶縁膜１１の残部で構成されるスペーサ３５に張り渡され、導電膜１４の一部が絶縁膜１３の残部に張り渡される構造になるようにパターニングされている。導電膜１２の、絶縁膜１１の残部に張り渡されている部分がダイヤフラム３６に相当する。本実施形態では振動するダイヤフラム３６の全体が静止電極を形成しているが、静止電極がダイヤフラム３６の一部に限定的に形成されていてもよい。例えばダイヤフラム３６が導電膜と絶縁膜を含む複層膜で形成されていても良い。導電膜１４の、絶縁膜１３の残部で構成されるスペーサ３２に張り渡されている部分がプレート３３に相当する。本実施形態ではダイヤフラム３６に向かい合うプレート３３の全体が静止電極を形成しているが、静止電極がプレート３３の一部に限定的に形成されていても良い。例えばプレート３３が導電膜と絶縁膜を含む複層膜で形成されていても良い。プレート３３には音波をダイヤフラム３６に到達させるための複数の通孔３４が形成されている。
【００２４】
導電膜１２にはダイヤフラム３６を外部の信号処理回路に接続するための電極３０が接合されている。導電膜１４にはプレート３３を外部の信号処理回路に接続するための電極３８が接合されている。基板１０には基板１０を基準電位端子に接続するための電極３９が接合されている。電極３０、３８、３９は例えばアルミシリコン系の導電膜１９からなる。
【００２５】
基板１０のダイヤフラム３６の直下部分には通孔１０１が形成されている。通孔１０１の開口は実装基板によって閉塞される。通孔１０１はダイヤフラム３６の直下にバックキャビティ３７を形成している。バックキャビティ３７は、導電膜１２に形成されている通孔３１を介して大気圧空間に解放されている。ダイヤフラム３６を支持しているスペーサ３５はダイヤフラム３６の周方向に分断されており、バックキャビティ３７と大気空間とをつなぐ図示しない通路を形成している。
【００２６】
・作動
コンデンサマイクロホン１は図示しない実装基板に固定され、ダイヤフラム３６とプレート３３とにバイアス電圧が印加された状態で使用される。通孔３４から音波がダイヤフラム３６に到達すると、ダイヤフラム３６が振動する。このとき、通孔３４を通過した音波が回り込むため、プレート３３は実質的に静止した状態を維持する。すなわち、ダイヤフラム３６がプレート３３に対して振動することにより、ダイヤフラム３６とプレート３３とで構成されるコンデンサの容量が振動する。この容量変化は、電極３０、３８、３９に接続される外部の信号処理回路によって電圧信号に変換される。
【００２７】
ダイヤフラム３６は応力が２０ＭＰａ以下に調整された導電膜１２で形成されているため、小さな張力でスペーサ３５に張り渡されている。このようにダイヤフラム３６の張力を低減することにより、コンデンサマイクロホン１の感度は増大する。
【００２８】
ダイヤフラム３６がプレート３３に接近するとダイヤフラム３６とプレート３３との間に作用する静電引力が増大する。このときプレート３３がダイヤフラム３６に引きつけられてたわむと、ダイヤフラム３６がプレート３３に吸着される現象であるプルインが発生する。本実施形態ではスペーサ３２に張り渡されているプレート３３の張力を増大するため、プレート３３を形成している導電膜１４の応力がダイヤフラム３６を形成している導電膜１２の応力に比べて大きい約１００ＭＰａに調整されている。このようにプレート３３の張力を増大することにより、プルインを防止することができる。
【００２９】
・製造方法
図２から図８はコンデンサマイクロホン１の製造方法の一例を示す断面図である。
はじめに図２Ａに示すように、基板１０となる単結晶シリコンウェハの表面に絶縁膜１１としてシリコン酸化膜をＣＶＤなどによって堆積させる。絶縁膜１１はダイヤフラム３６を支持するスペーサ３５を形成するとともに導電膜１２と基板１０とを絶縁するための膜である。
【００３０】
次に図２Ｂに示すように、絶縁膜１１の表面にダイヤフラム３６となる導電膜１２を減圧ＣＶＤなどによって堆積させる。導電膜１２は前述したとおり例えば燐が高濃度にドープされた多結晶シリコン膜であり、例えば、膜の堆積と同時にドーパントを膜内に導入するｉｎ−ｓｉｔｕ（インサイチュウ）により形成される。原料ガスは、ＰＨ３／ＳｉＨ４のモル比が例えば０．１５５のものを使用する。このとき、導電膜１２には強い引張応力が蓄積される。
【００３１】
次に図２Ｃに示すように、導電膜１２をパターニングするためのフォトレジストマスク１７を形成する。
【００３２】
次に図２Ｄに示すように、フォトレジストマスク１７を用いて導電膜１２の不要部を異方性ドライエッチングにより除去する。その結果、ダイヤフラム３６の通孔３１と、ダイヤフラム３６と電極３０、３８、３９とを接続するための配線部とが形成される。
【００３３】
堆積により形成された導電膜１２には結晶欠陥が内在し、この結晶欠陥が導電膜１２の内部に応力をもたらしている。結晶欠陥は加熱により修復されるため、膜の温度や加熱時間を制御することにより膜の応力を制御することができる。
そこで図３Ａに示すようにフォトレジストマスク１７を除去した状態において、ダイヤフラム３６となる導電膜１２の応力を緩和するための第一の加熱処理を実施する。ただし、第一の加熱処理の段階では、最終的にダイヤフラム３６に残す応力には調整せず、後述する第二の加熱処理を経て最終的にダイヤフラム３６の応力が調整されるように加熱条件が設定される。最終的にダイヤフラム３６に残す応力を約２０ＭＰａとすると、１回のランプアニールでは９００℃から９２５℃程度にダイヤフラム３６を加熱する必要がある（図９参照）。そこで、第二の加熱処理による応力緩和分を考慮し、この段階では例えばランプアニールにより８５０℃から９００℃までの温度に５〜１５秒間程度ダイヤフラム３６を加熱する。
【００３４】
次に図３Ｂに示すように、ダイヤフラム３６とプレート３３との間に空隙を形成し、ダイヤフラム３６を形成する導電膜１２とプレート３３を形成する導電膜１４とを絶縁するための絶縁膜１３を導電膜１２の上に形成する。絶縁膜１３は上述したとおりたとえばシリコン酸化膜などからなり、例えばダイヤフラム３６の応力に影響を与えない低い温度のガスを用いたＣＶＤにより形成される。
【００３５】
次に図３Ｃに示すように、絶縁膜１３の表面にプレート３３となる導電膜１４を堆積させる。導電膜１４は上述したように例えば燐が高濃度に拡散している多結晶シリコン膜であり、例えば、膜の堆積と同時にドーパントを膜内に導入するｉｎ−ｓｉｔｕ（インサイチュウ）により形成される。原料ガスは、ＰＨ３／ＳｉＨ４のモル比が例えば０．１〜０．５のものを使用する。成膜温度は５５０℃〜６５０℃の範囲である。このとき、導電膜１４には強い引張応力が蓄積される。ＰＨ３／ＳｉＨ４のモル比のオーダーが１０−１レベルの高濃度の場合、加熱処理により応力緩和の効果を期待できる。
【００３６】
次に図３Ｄに示すように、導電膜１４をパターニングするためのフォトレジストマスク１５を形成する。
【００３７】
次に図４Ａに示すように、フォトレジストマスク１５を用いて導電膜１４の不要部を異方性ドライエッチングにより除去する。その結果、プレート３３の通孔３４と、プレート３３と電極３８とを接続するための配線部とが形成される。
【００３８】
次に図４Ｂに示すように、フォトレジストマスク１５を除去する。
【００３９】
次に図４Ｃに示すように、シリコン酸化膜１３と導電膜１４を覆う絶縁膜１６をワークの表面全体に形成する。絶縁膜１６は例えばプレート３３とダイヤフラム３６の応力に影響を与えない低い温度のガスを用いたＣＶＤにより形成される。具体的には例えば、絶縁膜１６は４００℃以下の雰囲気で成膜可能なプラズマＣＶＤによる成膜方法により形成される。
【００４０】
次に図４Ｄに示すように、絶縁膜１６をパターニングするためのフォトレジストマスク１８を形成する。
【００４１】
次に図５Ａに示すように、基板１０、ダイヤフラム３６となる導電膜１２、プレートとなる導電膜１４のそれぞれに電極３０、３８、３９を接続するための接続孔１６３、１６１、１６２を、フォトレジストマスク１８を用いたウェットエッチングやドライエッチングやこれらの組み合わせにより形成する。
【００４２】
次に図５Ｂに示すようにフォトレジストマスク１８を除去した状態で、チップ毎に分断するための図示しないスクライブラインを形成する。その結果、基板１０に溝が形成されるとともに、基板１０の上に積層されている絶縁膜１１、絶縁膜１３、絶縁膜１６がチップ毎に分断される。
【００４３】
堆積により形成された導電膜１４には結晶欠陥が内在し、この結晶欠陥が導電膜１４の内部に応力をもたらしている。結晶欠陥は加熱により修復されるため、膜の温度や加熱時間を制御することにより膜の応力を制御することができる。
そこでスクライブラインを形成した後、電極３０、３８、３９を形成する前に、第二の加熱処理を実施し、ダイヤフラム３６とプレート３３の応力を調整する。第二の加熱処理をこのタイミングで実施する理由は次の通りである。シリコン酸化膜が高温に加熱されると、応力が引張応力から圧縮応力に変化する。第一の理由は、基板１０となるウェハ全体を切れ目のないシリコン酸化膜が覆っている状態では、その圧縮応力によるクラックが生ずる可能性があるからである。また第二の理由は、電極３０、３８、３９を低融点材料で形成する場合には、電極３０、３８、３９を形成した後に高温に加熱することはできないからである。
【００４４】
第二の加熱処理は、ダイヤフラム３６の応力を最終目標値に調整するとともに、プレート３３の応力を緩和するものである。プレート３３にダイヤフラム３６よりも高い応力を残すため、第二の加熱処理では第一の加熱処理よりも低い温度が適用される。具体的には、第一の加熱処理の設定温度が８５０℃から９００℃であるのに対し、第二の加熱処理の設定温度は例えば約８５０℃、加熱時間は５〜１５秒に設定される。このような温度設定では、プレート３３には約１００ＭＰａの引張応力が残り、ダイヤフラム３６には約２０ＭＰａの引張応力が残る。
【００４５】
次に図５Ｃに示すように、電極３０、３８、３９を形成するための導電膜１９をワークの表面全体に堆積させる。導電膜１９は上述したように例えばアルミシリコン系の膜である。
【００４６】
次に図５Ｄに示すように、導電膜１９をパターニングするためのフォトレジストマスク２０を形成する。
【００４７】
次に図６Ａに示すように、フォトレジストマスク２０を用いたウェットエッチングにより導電膜１９の不要部を除去する。その結果、電極３０、３８、３９が形成される。
【００４８】
次に図６Ｂに示すように、フォトレジストマスク２０を除去する。
【００４９】
次に図６Ｃに示すように、基板１０の裏面に堆積している導電膜１２と導電膜１４とを研削により除去する。
【００５０】
次に図６Ｄに示すように、基板１０に通孔１０１を形成するためのフォトレジストマスク２１を形成する。
【００５１】
次に図７Ａに示すように、フォトレジストマスク２１を用いた異方性ドライエッチングにより基板１０に通孔１０１を形成する。
【００５２】
次に図７Ｂに示すように、フォトレジストマスク２１を除去する。
【００５３】
次に図７Ｃに示すように、絶縁膜１６をパターニングするためのフォトレジストマスク２２を形成し、フォトレジストマスク２２を用いて絶縁膜１６の一部をウェットエッチングにより除去することにより、プレート３３となる導電膜１４とダイヤフラム３６となる導電膜１２との間にある絶縁膜１３を露出させる。
【００５４】
次に図８Ａに示すように、フォトレジストマスク２２と導電膜１４の間と通孔３４とから露出している絶縁膜１３の不要部と、通孔１０１から露出している絶縁膜１１の不要部とをバッファードフッ酸などを用いたウェットエッチングにより除去する。その結果、スペーサ３５とスペーサ３２とが形成されるとともにダイヤフラム３６とプレート３３との間に空隙が形成される。
【００５５】
最後に図８Ｂに示すように、フォトレジストマスク２２を除去し、スクライブラインに沿って基板１０を分断すると、コンデンサマイクロホン１が完成する。
【００５６】
・その他の実施形態
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
例えばダイヤフラム３６とプレート３３はゲルマニウム、カーボン等の多結晶ポリシリコン以外の材料で構成しても良い。また例えばダイヤフラム３６とプレート３３に拡散させる不純物はボロンやヒ素でもよい。また、本発明はコンデンサマイクロホン以外の例えば圧力センサなどに適用することもできる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態にかかる断面図。
【図２】本発明の一実施形態にかかる断面図。
【図３】本発明の一実施形態にかかる断面図。
【図４】本発明の一実施形態にかかる断面図。
【図５】本発明の一実施形態にかかる断面図。
【図６】本発明の一実施形態にかかる断面図。
【図７】本発明の一実施形態にかかる断面図。
【図８】本発明の一実施形態にかかる断面図。
【図９】本発明の一実施形態にかかるグラフ。
【符号の説明】
【００５８】
１：コンデンサマイクロホン、１０：基板、１１：絶縁膜、１１：導電膜、１２：導電膜、１３：絶縁膜、１４：導電膜、１６：絶縁膜、１９：導電膜、３０：電極、３１：通孔、３２：スペーサ、３３：プレート、３４：通孔、３５：スペーサ、３６：ダイヤフラム、３７：バックキャビティ、３８：電極、３９：電極、１０１：通孔
【特許請求の範囲】
【請求項１】
可動電極を形成するダイヤフラムとなる膜を堆積し、
前記ダイヤフラムとなる膜を第一の温度に加熱し、
前記ダイヤフラムとなる膜を加熱した後に、前記可動電極に対する静止電極を形成するプレートとなる膜を堆積する、
ことを含む静電容量センサの製造方法。
【請求項２】
前記プレートとなる膜を堆積した後に、前記ダイヤフラムとなる膜と前記プレートとなる膜とを第二の温度に加熱する、
ことを含む請求項１に記載の静電容量センサの製造方法。
【請求項３】
前記第二の温度は前記第一の温度より低い、
請求項２に記載の静電容量センサの製造方法。
【請求項４】
前記ダイヤフラムとなる膜と前記プレートとなる膜の間にシリコン酸化膜を形成し、
前記シリコン酸化膜をチップ毎に分断した後に、前記ダイヤフラムとなる膜と前記プレートとなる膜とを前記第二の温度に加熱する、
請求項２または３に記載の静電容量センサの製造方法。
【請求項５】
前記シリコン酸化膜を形成するための処理温度は前記第一の温度よりも前記第二の温度よりも低い、
請求項４に記載の静電容量センサの製造方法。
【請求項６】
前記ダイヤフラムとなる膜と前記プレートとなる膜とは同一組成である、
請求項１〜５のいずれか一項に記載の静電容量センサの製造方法。
【請求項７】
前記ダイヤフラムとなる膜と前記プレートとなる膜とは不純物が拡散している多結晶シリコン膜である、
請求項１〜６のいずれか一項に記載の静電容量センサの製造方法。
【請求項８】
前記不純物は燐である、
請求項７に記載の静電容量センサの製造方法。
【請求項９】
堆積により形成された膜からなり可動電極を形成しているダイヤフラムと、
堆積により形成された膜からなり前記可動電極に対する静止電極を形成しているプレートとを備え、
前記ダイヤフラムと前記プレートの応力は異なる熱処理履歴を経て調整されている、
静電容量センサ。
【請求項１】
可動電極を形成するダイヤフラムとなる膜を堆積し、
前記ダイヤフラムとなる膜を第一の温度に加熱し、
前記ダイヤフラムとなる膜を加熱した後に、前記可動電極に対する静止電極を形成するプレートとなる膜を堆積する、
ことを含む静電容量センサの製造方法。
【請求項２】
前記プレートとなる膜を堆積した後に、前記ダイヤフラムとなる膜と前記プレートとなる膜とを第二の温度に加熱する、
ことを含む請求項１に記載の静電容量センサの製造方法。
【請求項３】
前記第二の温度は前記第一の温度より低い、
請求項２に記載の静電容量センサの製造方法。
【請求項４】
前記ダイヤフラムとなる膜と前記プレートとなる膜の間にシリコン酸化膜を形成し、
前記シリコン酸化膜をチップ毎に分断した後に、前記ダイヤフラムとなる膜と前記プレートとなる膜とを前記第二の温度に加熱する、
請求項２または３に記載の静電容量センサの製造方法。
【請求項５】
前記シリコン酸化膜を形成するための処理温度は前記第一の温度よりも前記第二の温度よりも低い、
請求項４に記載の静電容量センサの製造方法。
【請求項６】
前記ダイヤフラムとなる膜と前記プレートとなる膜とは同一組成である、
請求項１〜５のいずれか一項に記載の静電容量センサの製造方法。
【請求項７】
前記ダイヤフラムとなる膜と前記プレートとなる膜とは不純物が拡散している多結晶シリコン膜である、
請求項１〜６のいずれか一項に記載の静電容量センサの製造方法。
【請求項８】
前記不純物は燐である、
請求項７に記載の静電容量センサの製造方法。
【請求項９】
堆積により形成された膜からなり可動電極を形成しているダイヤフラムと、
堆積により形成された膜からなり前記可動電極に対する静止電極を形成しているプレートとを備え、
前記ダイヤフラムと前記プレートの応力は異なる熱処理履歴を経て調整されている、
静電容量センサ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−５１５１１（Ｐ２００８−５１５１１Ａ）
【公開日】平成２０年３月６日（２００８．３．６）
【国際特許分類】
【出願番号】特願２００６−２２４９７８（Ｐ２００６−２２４９７８）
【出願日】平成１８年８月２２日（２００６．８．２２）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２０年３月６日（２００８．３．６）
【国際特許分類】
【出願日】平成１８年８月２２日（２００６．８．２２）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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