ｌｏｗ−ｋスピンオン誘電体膜におけるクラッキングの減少
本発明は、ｌｏｗ−ｋ誘電体高分子のクラッキングを最小限に抑制するプロセスに関する。実施の一形態では、プラズマ蒸着された酸化シリコンＳｉＯＸで不動態化された金属層（２２０）上に配置される複合誘電体（２３０，２４０，２５０，２６０）を半導体基板（２００）上に形成する方法がある。その方法は、プラズマ蒸着された酸化シリコンＳｉＯＸ（２２０）で保護された金属層（２１０）上にスピンオン誘電体からなる第１の所定の厚さの第１の層を堆積させるステップ（３１０，３２０）を含む。次に、第２の所定の厚さの薄い応力緩和層（２４０）が、スピンオン誘電体からなる第１の層（２３０）上に堆積される（３３０）。薄い応力緩和層（２３０）上には、スピンオン誘電体からなる第３の所定の厚さの第２の層（２５０）が堆積される（３４０，３５０）。ｌｏｗ−ｋスピンオン誘電体は、水素メチルシルセスキオキサン（ＨＳＱ）及びメチルシルセスキオキサン（ＭＳＱ）を含んでいてもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセスに関する。特に、この発明は、ｌｏｗ−ｋ誘電体高分子のクラッキングを最小限に抑制するプロセスに関する。
【背景技術】
【０００２】
エレクトロニクス産業は、よりコンパクトな領域内で高機能デバイスを実現するため、半導体技術の進歩に依存し続けている。多くの用途において、高機能デバイスを実現するには、多数の電子デバイスを一つのシリコンウェーハ中に組み込むことが必要である。シリコンウェーハの所定の領域ごとの電子デバイス数が増大するにつれて、製造プロセスはより困難になる。
【０００３】
多数の分野において様々な用途を有する多くの様々な半導体デバイスが製造されてきている。そのようなシリコンベースの半導体デバイスは、多くの場合、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、例えばｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ、相補型ＭＯＳ（ＣＭＯＳ）トランジスタ、バイポーラトランジスタ、ＢｉＣＭＯＳトランジスタを含んでいる。そのようなＭＯＳＦＥＴデバイスは、導電ゲートとシリコンのような基板との間に絶縁層を含んでおり、従って、これらのデバイスは、通常、ＩＧＦＥＴ（絶縁ゲートＦＥＴ）と称されている。
【０００４】
これらの各半導体デバイスは、概して、多くの能動デバイスがその上に形成される半導体基板を含んでいる。所定の能動デバイスの特定の構造は、デバイスタイプ間で異なり得る。例えば、ＭＯＳトランジスタにおいて、能動デバイスは、通常、ソース領域及びドレイン領域と、ソース領域とドレイン領域との間の電流を変調するゲート電極とを含んでいる。
【０００５】
また、そのようなデバイスは、例えばＣＭＯＳ、ＢｉＣＭＯＳ、Ｂｉｐｏｌａｒ等の多くのウェーハ製造プロセスにおいて形成されるデジタル又はアナログデバイスであり得る。基板は、シリコン、ガリウムヒ素（ＧａＡｓ）、又は、超小型電子回路をその上に形成するのに適した他の基板であってもよい。
【０００６】
デバイスがサブミクロンレベルまで縮小されるにつれて、寸法が数ミクロンのデバイスでは無視することができたキャパシタンス等の電気的特性が重要になってきた。例えば、０．２μｍ未満プロセスでは、誘電率が低い（即ち、「ｌｏｗ−ｋ」）材料への新たな興味が持たれるようになってきている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
サブミクロンデバイス処理における目標は、ゲート−ソース及びゲート−ドレインキャパシタンスを最小限に抑制しつつゲートキャパシタンスのレベルを維持することである。酸化物が更に薄くなるにつれて、キャパシタンスは以下のような関係で示されるように増大する。
【０００８】
ゲート−ドレインキャパシタンスは、トランジスタ性能において特に重大である。これは、ミラー効果に起因してスイッチング中にゲート−ドレインキャパシタンスが増幅されるからである。例えば、一連のロジックステージにおいて、前のロジックステージに対する等価な容量性負荷は、ゲート−ソースキャパシタンスに（１＋トランジスタの利得）という係数を掛け合わせたものである。トランジスタが１００という利得を有する場合、観測される入力キャパシタンスは、ゲート−ドレインキャパシタンスの１０１倍である。それ故に、そのキャパシタンスを増大させる傾向があるパラメータを変更しないことが望ましい。従って、誘電率が低い誘電体を使用すると、キャパシタンスが低下する。寄生容量を最小限に抑制することができる場合には、集積回路構造の全体に亘ってｌｏｗ−ｋ材料を使用することが有益である。
【０００９】
半導体産業においては、誘電率が低い絶縁材料の向上への要求が増加してきている。１／４ミクロン以下のデバイス（サブクォーターミクロンデバイス）におけるｌｏｗ−ｋ材料のための要件は、メチルシルセスキオキサン（ＭＳＱ）及び水素メチルシルセスキオキサン（ＨＳＱ）等のスピンオン（ｓｐｉｎ−ｏｎ）誘電体への興味を新たにしてきている。ＨＳＱは２．８−２．９の誘電率を有している。ＨＳＱの実験式は（ＨＳｉＯ３／２）ｎである。ＨＳＱは、多層半導体デバイスを形成するための層間誘電体として使用され得る。ｌｏｗ−ｋ材料は、通常、密度が酸化シリコン又は窒化シリコンよりも比較的低い。これらのｌｏｗ−ｋ材料の一部は設計により多孔質にされる。これらの材料の多孔率は、それらの機械的強度を低下させる。
【課題を解決するための手段】
【００１０】
金属線上にスピンコーティングされた高分子材料の機械的強度を向上させる必要性が存在する。多層半導体デバイスの製造においては、化学的汚染物質を排除するために各プロセスステップにおける構造体の完全性を確保することが必要である。誘電体を３層複合物として堆積させると、ヒドロシルセスキオキサンｌｏｗ−ｋ誘電体のクラッキングの可能性が減少する。シリコン含有誘電体からなる薄い丈夫な介在応力緩和層を伴うＨＳＱ又は他の適当なｌｏｗ−ｋ絶縁体からなる二つの層は、応力クラッキングを防止するとともに、金属間誘電体の機械的強度を向上させ、それにより、デバイスの完全性を向上させる。
【００１１】
本発明の実施の形態においては、プラズマ蒸着された酸化シリコン（ＳｉＯＸ）で不動態化された金属層上に配置される複合誘電体を半導体基板上に形成する方法がある。その方法は、プラズマ蒸着された酸化シリコンにより保護された金属層上にスピンオン誘電体からなる第１の所定の厚さの第１の層を堆積させるステップを含んでいる。スピンオン誘電体上には、第２の所定の厚さの薄い応力緩和層が配置される。応力緩和層上には、スピンオン誘電体からなる第３の所定の厚さの第２の層が堆積される。この実施の形態の特徴は、堆積後にスピンオン誘電体からなる第１及び第２の層を硬化させることを含んでいる。
【００１２】
他の実施の形態においては、ウェーハ基板上の半導体デバイスにおける金属線間に層間絶縁を形成する方法がある。その方法は、金属線上及び金属線間の空間にＰＥＣＶＤにより第１の酸化シリコン層を第１の所定の厚さで堆積させるステップを含んでいる。酸化シリコン層上には、第２の所定の厚さでｌｏｗ−ｋ誘電体高分子からなる第１の層がスピン形成される。窒素環境において、ｌｏｗ−ｋ誘電体高分子からなる第１の層が硬化させられる。ｌｏｗ−ｋ誘電体高分子からなる第１の層上には、ＰＥＣＶＤにより第３の所定の厚さで第２の酸化シリコン層が堆積される。第２の酸化シリコン層上には、第４の所定の厚さでｌｏｗ−ｋ誘電体高分子からなる第２の層がスピン形成される。ｌｏｗ−ｋ誘電体高分子からなる第２の層は、窒素環境下で硬化させられる。ｌｏｗ−ｋ誘電体高分子からなる第２の層上には、第５の所定の厚さでＰＥＴＥＯＳからなる層が堆積される。
【００１３】
更なる他の実施の形態においては、酸化シリコンからなる層で不動態化された金属層を被覆する誘電構造体を有する半導体デバイスがある。誘電構造体は、第１の厚さの第１のｌｏｗ−ｋ誘電体層を備えている。第１のｌｏｗ−ｋ誘電体を被覆して、第２の厚さの応力緩和層が設けられる。第３の厚さのｌｏｗ−ｋ誘電体からなる第２の層が応力緩和層を被覆する。この実施の形態の特徴は、ｌｏｗ−ｋ誘電体からなる第２の層上に配置された絶縁層を含んでいる。
【００１４】
本発明の上記概要は、本発明の開示された各実施の形態又は総ての態様を表そうとしたものではない。他の態様及び実施の形態は、図面及び以下の詳細な説明において与えられている。
【００１５】
本発明は、添付図面に関連する本発明の様々な実施の形態の以下の詳細な説明を考慮すると、更に十分に理解できる。
【発明を実施するための最良の形態】
【００１６】
本発明は、ｌｏｗ−ｋ高分子スピンオン（ｓｐｉｎ−ｏｎ）誘電体を使用することに伴う課題を解決するのに役立つことが判明している。
【００１７】
ＣＭＯＳデバイスを形成するためのプロセスの一例においては、ｌｏｗ−ｋ（低誘電率）誘電体シルセスキオキサン高分子（ＨＳＱ）の使用が求められている。ＨＳＱは、金属線上にプラズマ蒸着プロセスにより塗布されたＨＲＩ（高屈折率）酸化シリコンＳｉＯＸ（Ｘ＜２）上に亘ってスピンコーティング（回転塗布）される。誘電体層は、その後の手続きの一例に従って窒素環境内において４２０℃でベーキング処理される。ＨＳＱがコーティングされたウェーハは、ホットプレート上で、窒素下において連続して、６０秒間１５０℃で、６０秒間２５０℃で、６０秒間３５０℃で加熱される。最後に、ＨＳＱがコーティングされたウェーハは、窒素下で、加熱炉内において１５乃至３０分間４２００Ｃでベーキング処理される。異なる希釈の（ＤＯＷ ＣＯＲＮＩＮＧの）高分子ＦＯｘ−２５及びＦＯｘ−２４は、７０００オングストローム乃至２０００オングストロームの厚さ範囲の膜を形成する。ＦＯｘ−２５及びＦＯｘ−２４を用いた研究によれば、硬化時に、厚さが５０００オングストロームを超える膜がクラック（亀裂）を生じ易いことが分かった。図１を参照されたい。従来のプロセスの一例において、構造体１００は、プラズマ化学蒸着により堆積されるＰＥＴＥＯＳ（プラズマ助長テトラエトキシシラン）からなる絶縁体層１１０と、金属線１２０とを描いている。ＰＥＴＥＯＳの厚さは約０．４μｍである。この厚さは、特定のプロセスに応じて、これよりも大きく又は小さくてもよい。ＰＥＴＥＯＳ１１０と金属線１２０とからなる基板上に亘って、ＰＥＴＥＯＳとほぼ同じ厚さの又はそれよりも薄い（約０．２μｍ乃至約０．４μｍ）高屈折率（ＨＲＩ）膜からなる第１の層１３０がブランケット堆積された。このＨＲＩ（高屈折率）膜１３０は、化学式ＳｉＯＸ（Ｘ＜２）により表されるものよりも高い割合でシリコン原子を含む酸化シリコンを有している。ＨＲＩシリコンは、Ｓｉ−Ｓｉ結合を有しており、水分のゲッタ（ｇｅｔｔｅｒ）であるとして技術的に良く知られている。
【００１８】
高屈折率シリコンは、Ｓｉ−Ｓｉ結合の割合が高いシリコンである。Ｓｉ−Ｓｉ結合の割合が高いことにより、屈折率が高くなる。しかしながら、ＨＲＩシリコンは、酸窒化シリコン又は窒化シリコンよりも低い応力、低い誘電率、望ましい機械的特性を有することで知られている。同じ理由から、ＳｉＯＸ又はＳｉＯ２又は非ドープ酸化シリコンも窒化物より好ましい。本発明に関して、３層複合物では、低い誘電率及び優れた機械的特性を有していることが、より重要である。ＨＲＩシリコンは、ＰＥＣＶＤとして知られたプラズマ化学蒸着プロセスにより、ＳｉＨ４、Ｎ２Ｏ、Ｎ２の混合物から堆積される。ＨＲＩ膜上には、約０．４乃至１．０μｍのスピンオングラス（ＳＯＧ）層１４０がスピン塗布（回転塗布）されるとともに前述したように４２００Ｃまでベーキング処理される。特定のプロセスにおいて、このＳＯＧ層はＦＯｘ−２５又はＦＯｘ−２４であってもよい。ＳＯＧ層１４０上には約０．４μｍの第２のＰＥＴＥＯＳ層１５０が堆積される。次の層（レベル）を形成するため、ＰＥＴＥＯＳの反応性イオンエッチングにより接点が形成される。ブランケットメタルが堆積される。パターンが描かれて、ＨＲＩ堆積が繰り返され、その後、第２の層（レベル）を形成するためにｌｏｗ−ｋＳＯＧがスピン塗布される。しかしながら、０．５μｍよりも大きい厚さを有するＳＯＧ膜は、クラック１６０の例で示されるように、クラックが生じ易い。多層（マルチレベル）半導体デバイスを形成するためには、各プロセスステップでの構造体の完全性が、化学的な汚染物質を防止するように確保されなければならない。
【００１９】
ＭＳＱ及びＨＳＱｌｏｗ−ｋ誘電体に関連するクラッキングは、優れた機械的特性を有するプラズマ蒸着されたシリコン含有層である薄い介在応力緩和層を伴うｌｏｗ−ｋ絶縁体からなる二つの異なる層を含む３層複合物としてｌｏｗ−ｋ金属間誘電体ＳＯＧを堆積することにより軽減できることが分かっている。
【００２０】
図２を参照されたい。本発明の実施の形態では、ＰＥＴＥＯＳ基板層２００上に金属線２１０が与えられている。この後、前述したように、約０．２μｍ乃至約０．４μｍのＨＲＩ酸化シリコン２２０が堆積される。ＨＳＱ（約０．２μｍ乃至約０．５５μｍ）等のｌｏｗ−ｋ誘電体層２３０が２２０上にスピンコーティングされて窒素下において４２００Ｃでベーキング処理される（図１の場合のように先に例示されたプロセスにおいて示されるように）。ｌｏｗ−ｋ誘電体層２３０上には、ＨＲＩ酸化シリコン誘電体層からなる薄層２４０がＰＥＣＶＤにより堆積される。この層は、約０．０２５μｍ乃至約０．１μｍの範囲の厚さであることが好ましい。そのような層は、シリコンリッチ（ｓｉｌｉｃｏｎ−ｒｉｃｈ）酸化物又は二酸化シリコンを含んでいてもよい。
【００２１】
誘電率の最小化が懸案事項でない場合、他のプロセスにおいて、窒化シリコン及び酸窒化シリコンが使用されてもよい。しかしながら、窒化シリコン及び酸窒化シリコンは、高い応力を有するとともに、高い誘電率も有している。いくつかのプロセスの例では、これらの特性が許容されてもよい。
【００２２】
ＨＲＩ酸化シリコン層２４０上には、ｌｏｗ−ｋ誘電体ＨＳＱ２５０からなる第２の層２５０（約０．２μｍ乃至約０．５５μｍ）がスピン塗布されて前述したように４２０℃まで硬化させられる。この後、ｌｏｗ−ｋ誘電体からなる第２の層２５０上に、ＰＥＴＥＯＳ（約０．４μｍ）２６０又は他の適当な酸化シリコンタイプの誘電体が堆積され、これにより、次の金属層（金属レベル）を形成するための表面が設けられる。ここに図示されていないが、その後の金属堆積及びパターンエッチング並びに誘電体の同じ組の連続的な堆積が前述したように使用されてもよい。この例では、単一の金属層が示されているが、本発明はそれに限定されない。現代の半導体デバイスは複数の層を有している。ある半導体デバイスは二つの層を有する場合があり、他のものは三つの層を有する場合があり、三つを超える場合もある。
【００２３】
特定のプロセスの例において、絶縁体厚さが１ミクロンを超える金属ｌｏｗ−ｋ絶縁構造体は、ＨＲＩ酸化シリコン不動態金属線上に約０．５１μｍのＦＯｘ−２５からなる膜をスピンコーティングすることによって製造される。この構造体は、ＦＯｘ仕様のプロトコルに従って窒素下において約４２０℃の温度でベーキング処理される。ｌｏｗ−ｋ膜上には、約０．０５２μｍの高屈折率（ＨＲＩ）ＳｉＯＸ（Ｘ＜２）誘電体が約４００℃で（ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２から）プラズマ蒸着された。
【００２４】
この後、約０．５２μｍのＦＯｘ−２５からなる第２の層が塗布され、この第２の層は前述したように約４２０℃まで硬化させられた。このようにして堆積された約０．５１＋０．０５２＋０．５２＝１．０８２ミクロン厚の複合誘電体層は、クラッキングを伴うことなく、その後のステップを切り抜けて残存する。
【００２５】
他のプロセスの例では、同様にクラッキングを伴うことなくその後のプロセスステップに耐えるため、プラズマ蒸着された非ドープシリコングラス（ＵＳＧ）からなる薄い中間層を有する同様のｌｏｗ−ｋ複合構造体が見出される。一般にＳｉＯ２又はＳｉＯＸとして示されるＵＳＧも、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２から得られるが、ＨＲＩよりも高い頻度で堆積される。それは、同程度の機械的特性を有している。ＵＳＧは、ＨＲＩの酸素含有量よりも大きい酸素含有量を有している。しかしながら、異なる電力設定により、ＳｉＨ４分子の酸化が更に完全になり（ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２ ＳｉＯ２＋Ｈ２Ｏ＋Ｎ２）、ＳｉＯ２の構造に更に類似する構造が得られる。Ｓｉ−Ｓｉ結合を有するＨＲＩが水を吸収できる場合、ＨＲＩ材料は、治金及びＰＥＴＥＯＳ上ではなく３層複合物において使用されてもよい。
【００２６】
図３は、本発明に係るプロセスの一例のフローチャートである。高屈折率（ＨＲＩ）グラスのプラズマ蒸着によりコーティングされた金属層（現代のプロセスでは、複数存在する場合がある）においては、ｌｏｗ−ｋ誘電体からなる層がスピン塗布される（３１０）。窒素環境においてｌｏｗ−ｋ膜が硬化させられる（３２０）。硬化後、シリコン含有誘電体からなる非常に薄い層が堆積される（３３０）。シリコンの様々な酸化物が使用されてもよい。プラズマ蒸着又は化学蒸着（ＣＶＤ）は、シリコン含有誘電体を塗布できる一つの方法である。ｌｏｗ−ｋ誘電体からなる第２のスピンコートがシリコン含有絶縁体上に亘って塗布される（３４０）。ｌｏｗ−ｋ誘電体からなる第２のスピンコートは、窒素環境下で硬化させられる（３５０）。金属層が複数ある場合には、ｌｏｗ−ｋ誘電体からなる第２のスピンコート上に更なる誘電体が堆積される（３５０）。この更なる誘電体は、ＰＥＴＥＯＳ又は他の適当な材料であってもよい。図２を参照されたい。その後、プロセスが繰り返される。
【００２７】
いくつかの特定の実施の形態に関して本発明を説明してきたが、当業者であれば認識できるように、これらの実施の形態に対しては、請求項に記載されている本発明の思想及び範囲から逸脱することなく、多くの変更を行うことができる。
【図面の簡単な説明】
【００２８】
【図１】（従来の技術）従来のプロセスのクラッキングを断面で示している。
【図２】本発明に係る３層複合構造体の一例の断面である。
【図３】本発明に係るプロセスの一例のフローチャートである。
【技術分野】
【０００１】
本発明は、半導体プロセスに関する。特に、この発明は、ｌｏｗ−ｋ誘電体高分子のクラッキングを最小限に抑制するプロセスに関する。
【背景技術】
【０００２】
エレクトロニクス産業は、よりコンパクトな領域内で高機能デバイスを実現するため、半導体技術の進歩に依存し続けている。多くの用途において、高機能デバイスを実現するには、多数の電子デバイスを一つのシリコンウェーハ中に組み込むことが必要である。シリコンウェーハの所定の領域ごとの電子デバイス数が増大するにつれて、製造プロセスはより困難になる。
【０００３】
多数の分野において様々な用途を有する多くの様々な半導体デバイスが製造されてきている。そのようなシリコンベースの半導体デバイスは、多くの場合、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、例えばｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ、相補型ＭＯＳ（ＣＭＯＳ）トランジスタ、バイポーラトランジスタ、ＢｉＣＭＯＳトランジスタを含んでいる。そのようなＭＯＳＦＥＴデバイスは、導電ゲートとシリコンのような基板との間に絶縁層を含んでおり、従って、これらのデバイスは、通常、ＩＧＦＥＴ（絶縁ゲートＦＥＴ）と称されている。
【０００４】
これらの各半導体デバイスは、概して、多くの能動デバイスがその上に形成される半導体基板を含んでいる。所定の能動デバイスの特定の構造は、デバイスタイプ間で異なり得る。例えば、ＭＯＳトランジスタにおいて、能動デバイスは、通常、ソース領域及びドレイン領域と、ソース領域とドレイン領域との間の電流を変調するゲート電極とを含んでいる。
【０００５】
また、そのようなデバイスは、例えばＣＭＯＳ、ＢｉＣＭＯＳ、Ｂｉｐｏｌａｒ等の多くのウェーハ製造プロセスにおいて形成されるデジタル又はアナログデバイスであり得る。基板は、シリコン、ガリウムヒ素（ＧａＡｓ）、又は、超小型電子回路をその上に形成するのに適した他の基板であってもよい。
【０００６】
デバイスがサブミクロンレベルまで縮小されるにつれて、寸法が数ミクロンのデバイスでは無視することができたキャパシタンス等の電気的特性が重要になってきた。例えば、０．２μｍ未満プロセスでは、誘電率が低い（即ち、「ｌｏｗ−ｋ」）材料への新たな興味が持たれるようになってきている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
サブミクロンデバイス処理における目標は、ゲート−ソース及びゲート−ドレインキャパシタンスを最小限に抑制しつつゲートキャパシタンスのレベルを維持することである。酸化物が更に薄くなるにつれて、キャパシタンスは以下のような関係で示されるように増大する。
【０００８】
ゲート−ドレインキャパシタンスは、トランジスタ性能において特に重大である。これは、ミラー効果に起因してスイッチング中にゲート−ドレインキャパシタンスが増幅されるからである。例えば、一連のロジックステージにおいて、前のロジックステージに対する等価な容量性負荷は、ゲート−ソースキャパシタンスに（１＋トランジスタの利得）という係数を掛け合わせたものである。トランジスタが１００という利得を有する場合、観測される入力キャパシタンスは、ゲート−ドレインキャパシタンスの１０１倍である。それ故に、そのキャパシタンスを増大させる傾向があるパラメータを変更しないことが望ましい。従って、誘電率が低い誘電体を使用すると、キャパシタンスが低下する。寄生容量を最小限に抑制することができる場合には、集積回路構造の全体に亘ってｌｏｗ−ｋ材料を使用することが有益である。
【０００９】
半導体産業においては、誘電率が低い絶縁材料の向上への要求が増加してきている。１／４ミクロン以下のデバイス（サブクォーターミクロンデバイス）におけるｌｏｗ−ｋ材料のための要件は、メチルシルセスキオキサン（ＭＳＱ）及び水素メチルシルセスキオキサン（ＨＳＱ）等のスピンオン（ｓｐｉｎ−ｏｎ）誘電体への興味を新たにしてきている。ＨＳＱは２．８−２．９の誘電率を有している。ＨＳＱの実験式は（ＨＳｉＯ３／２）ｎである。ＨＳＱは、多層半導体デバイスを形成するための層間誘電体として使用され得る。ｌｏｗ−ｋ材料は、通常、密度が酸化シリコン又は窒化シリコンよりも比較的低い。これらのｌｏｗ−ｋ材料の一部は設計により多孔質にされる。これらの材料の多孔率は、それらの機械的強度を低下させる。
【課題を解決するための手段】
【００１０】
金属線上にスピンコーティングされた高分子材料の機械的強度を向上させる必要性が存在する。多層半導体デバイスの製造においては、化学的汚染物質を排除するために各プロセスステップにおける構造体の完全性を確保することが必要である。誘電体を３層複合物として堆積させると、ヒドロシルセスキオキサンｌｏｗ−ｋ誘電体のクラッキングの可能性が減少する。シリコン含有誘電体からなる薄い丈夫な介在応力緩和層を伴うＨＳＱ又は他の適当なｌｏｗ−ｋ絶縁体からなる二つの層は、応力クラッキングを防止するとともに、金属間誘電体の機械的強度を向上させ、それにより、デバイスの完全性を向上させる。
【００１１】
本発明の実施の形態においては、プラズマ蒸着された酸化シリコン（ＳｉＯＸ）で不動態化された金属層上に配置される複合誘電体を半導体基板上に形成する方法がある。その方法は、プラズマ蒸着された酸化シリコンにより保護された金属層上にスピンオン誘電体からなる第１の所定の厚さの第１の層を堆積させるステップを含んでいる。スピンオン誘電体上には、第２の所定の厚さの薄い応力緩和層が配置される。応力緩和層上には、スピンオン誘電体からなる第３の所定の厚さの第２の層が堆積される。この実施の形態の特徴は、堆積後にスピンオン誘電体からなる第１及び第２の層を硬化させることを含んでいる。
【００１２】
他の実施の形態においては、ウェーハ基板上の半導体デバイスにおける金属線間に層間絶縁を形成する方法がある。その方法は、金属線上及び金属線間の空間にＰＥＣＶＤにより第１の酸化シリコン層を第１の所定の厚さで堆積させるステップを含んでいる。酸化シリコン層上には、第２の所定の厚さでｌｏｗ−ｋ誘電体高分子からなる第１の層がスピン形成される。窒素環境において、ｌｏｗ−ｋ誘電体高分子からなる第１の層が硬化させられる。ｌｏｗ−ｋ誘電体高分子からなる第１の層上には、ＰＥＣＶＤにより第３の所定の厚さで第２の酸化シリコン層が堆積される。第２の酸化シリコン層上には、第４の所定の厚さでｌｏｗ−ｋ誘電体高分子からなる第２の層がスピン形成される。ｌｏｗ−ｋ誘電体高分子からなる第２の層は、窒素環境下で硬化させられる。ｌｏｗ−ｋ誘電体高分子からなる第２の層上には、第５の所定の厚さでＰＥＴＥＯＳからなる層が堆積される。
【００１３】
更なる他の実施の形態においては、酸化シリコンからなる層で不動態化された金属層を被覆する誘電構造体を有する半導体デバイスがある。誘電構造体は、第１の厚さの第１のｌｏｗ−ｋ誘電体層を備えている。第１のｌｏｗ−ｋ誘電体を被覆して、第２の厚さの応力緩和層が設けられる。第３の厚さのｌｏｗ−ｋ誘電体からなる第２の層が応力緩和層を被覆する。この実施の形態の特徴は、ｌｏｗ−ｋ誘電体からなる第２の層上に配置された絶縁層を含んでいる。
【００１４】
本発明の上記概要は、本発明の開示された各実施の形態又は総ての態様を表そうとしたものではない。他の態様及び実施の形態は、図面及び以下の詳細な説明において与えられている。
【００１５】
本発明は、添付図面に関連する本発明の様々な実施の形態の以下の詳細な説明を考慮すると、更に十分に理解できる。
【発明を実施するための最良の形態】
【００１６】
本発明は、ｌｏｗ−ｋ高分子スピンオン（ｓｐｉｎ−ｏｎ）誘電体を使用することに伴う課題を解決するのに役立つことが判明している。
【００１７】
ＣＭＯＳデバイスを形成するためのプロセスの一例においては、ｌｏｗ−ｋ（低誘電率）誘電体シルセスキオキサン高分子（ＨＳＱ）の使用が求められている。ＨＳＱは、金属線上にプラズマ蒸着プロセスにより塗布されたＨＲＩ（高屈折率）酸化シリコンＳｉＯＸ（Ｘ＜２）上に亘ってスピンコーティング（回転塗布）される。誘電体層は、その後の手続きの一例に従って窒素環境内において４２０℃でベーキング処理される。ＨＳＱがコーティングされたウェーハは、ホットプレート上で、窒素下において連続して、６０秒間１５０℃で、６０秒間２５０℃で、６０秒間３５０℃で加熱される。最後に、ＨＳＱがコーティングされたウェーハは、窒素下で、加熱炉内において１５乃至３０分間４２００Ｃでベーキング処理される。異なる希釈の（ＤＯＷ ＣＯＲＮＩＮＧの）高分子ＦＯｘ−２５及びＦＯｘ−２４は、７０００オングストローム乃至２０００オングストロームの厚さ範囲の膜を形成する。ＦＯｘ−２５及びＦＯｘ−２４を用いた研究によれば、硬化時に、厚さが５０００オングストロームを超える膜がクラック（亀裂）を生じ易いことが分かった。図１を参照されたい。従来のプロセスの一例において、構造体１００は、プラズマ化学蒸着により堆積されるＰＥＴＥＯＳ（プラズマ助長テトラエトキシシラン）からなる絶縁体層１１０と、金属線１２０とを描いている。ＰＥＴＥＯＳの厚さは約０．４μｍである。この厚さは、特定のプロセスに応じて、これよりも大きく又は小さくてもよい。ＰＥＴＥＯＳ１１０と金属線１２０とからなる基板上に亘って、ＰＥＴＥＯＳとほぼ同じ厚さの又はそれよりも薄い（約０．２μｍ乃至約０．４μｍ）高屈折率（ＨＲＩ）膜からなる第１の層１３０がブランケット堆積された。このＨＲＩ（高屈折率）膜１３０は、化学式ＳｉＯＸ（Ｘ＜２）により表されるものよりも高い割合でシリコン原子を含む酸化シリコンを有している。ＨＲＩシリコンは、Ｓｉ−Ｓｉ結合を有しており、水分のゲッタ（ｇｅｔｔｅｒ）であるとして技術的に良く知られている。
【００１８】
高屈折率シリコンは、Ｓｉ−Ｓｉ結合の割合が高いシリコンである。Ｓｉ−Ｓｉ結合の割合が高いことにより、屈折率が高くなる。しかしながら、ＨＲＩシリコンは、酸窒化シリコン又は窒化シリコンよりも低い応力、低い誘電率、望ましい機械的特性を有することで知られている。同じ理由から、ＳｉＯＸ又はＳｉＯ２又は非ドープ酸化シリコンも窒化物より好ましい。本発明に関して、３層複合物では、低い誘電率及び優れた機械的特性を有していることが、より重要である。ＨＲＩシリコンは、ＰＥＣＶＤとして知られたプラズマ化学蒸着プロセスにより、ＳｉＨ４、Ｎ２Ｏ、Ｎ２の混合物から堆積される。ＨＲＩ膜上には、約０．４乃至１．０μｍのスピンオングラス（ＳＯＧ）層１４０がスピン塗布（回転塗布）されるとともに前述したように４２００Ｃまでベーキング処理される。特定のプロセスにおいて、このＳＯＧ層はＦＯｘ−２５又はＦＯｘ−２４であってもよい。ＳＯＧ層１４０上には約０．４μｍの第２のＰＥＴＥＯＳ層１５０が堆積される。次の層（レベル）を形成するため、ＰＥＴＥＯＳの反応性イオンエッチングにより接点が形成される。ブランケットメタルが堆積される。パターンが描かれて、ＨＲＩ堆積が繰り返され、その後、第２の層（レベル）を形成するためにｌｏｗ−ｋＳＯＧがスピン塗布される。しかしながら、０．５μｍよりも大きい厚さを有するＳＯＧ膜は、クラック１６０の例で示されるように、クラックが生じ易い。多層（マルチレベル）半導体デバイスを形成するためには、各プロセスステップでの構造体の完全性が、化学的な汚染物質を防止するように確保されなければならない。
【００１９】
ＭＳＱ及びＨＳＱｌｏｗ−ｋ誘電体に関連するクラッキングは、優れた機械的特性を有するプラズマ蒸着されたシリコン含有層である薄い介在応力緩和層を伴うｌｏｗ−ｋ絶縁体からなる二つの異なる層を含む３層複合物としてｌｏｗ−ｋ金属間誘電体ＳＯＧを堆積することにより軽減できることが分かっている。
【００２０】
図２を参照されたい。本発明の実施の形態では、ＰＥＴＥＯＳ基板層２００上に金属線２１０が与えられている。この後、前述したように、約０．２μｍ乃至約０．４μｍのＨＲＩ酸化シリコン２２０が堆積される。ＨＳＱ（約０．２μｍ乃至約０．５５μｍ）等のｌｏｗ−ｋ誘電体層２３０が２２０上にスピンコーティングされて窒素下において４２００Ｃでベーキング処理される（図１の場合のように先に例示されたプロセスにおいて示されるように）。ｌｏｗ−ｋ誘電体層２３０上には、ＨＲＩ酸化シリコン誘電体層からなる薄層２４０がＰＥＣＶＤにより堆積される。この層は、約０．０２５μｍ乃至約０．１μｍの範囲の厚さであることが好ましい。そのような層は、シリコンリッチ（ｓｉｌｉｃｏｎ−ｒｉｃｈ）酸化物又は二酸化シリコンを含んでいてもよい。
【００２１】
誘電率の最小化が懸案事項でない場合、他のプロセスにおいて、窒化シリコン及び酸窒化シリコンが使用されてもよい。しかしながら、窒化シリコン及び酸窒化シリコンは、高い応力を有するとともに、高い誘電率も有している。いくつかのプロセスの例では、これらの特性が許容されてもよい。
【００２２】
ＨＲＩ酸化シリコン層２４０上には、ｌｏｗ−ｋ誘電体ＨＳＱ２５０からなる第２の層２５０（約０．２μｍ乃至約０．５５μｍ）がスピン塗布されて前述したように４２０℃まで硬化させられる。この後、ｌｏｗ−ｋ誘電体からなる第２の層２５０上に、ＰＥＴＥＯＳ（約０．４μｍ）２６０又は他の適当な酸化シリコンタイプの誘電体が堆積され、これにより、次の金属層（金属レベル）を形成するための表面が設けられる。ここに図示されていないが、その後の金属堆積及びパターンエッチング並びに誘電体の同じ組の連続的な堆積が前述したように使用されてもよい。この例では、単一の金属層が示されているが、本発明はそれに限定されない。現代の半導体デバイスは複数の層を有している。ある半導体デバイスは二つの層を有する場合があり、他のものは三つの層を有する場合があり、三つを超える場合もある。
【００２３】
特定のプロセスの例において、絶縁体厚さが１ミクロンを超える金属ｌｏｗ−ｋ絶縁構造体は、ＨＲＩ酸化シリコン不動態金属線上に約０．５１μｍのＦＯｘ−２５からなる膜をスピンコーティングすることによって製造される。この構造体は、ＦＯｘ仕様のプロトコルに従って窒素下において約４２０℃の温度でベーキング処理される。ｌｏｗ−ｋ膜上には、約０．０５２μｍの高屈折率（ＨＲＩ）ＳｉＯＸ（Ｘ＜２）誘電体が約４００℃で（ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２から）プラズマ蒸着された。
【００２４】
この後、約０．５２μｍのＦＯｘ−２５からなる第２の層が塗布され、この第２の層は前述したように約４２０℃まで硬化させられた。このようにして堆積された約０．５１＋０．０５２＋０．５２＝１．０８２ミクロン厚の複合誘電体層は、クラッキングを伴うことなく、その後のステップを切り抜けて残存する。
【００２５】
他のプロセスの例では、同様にクラッキングを伴うことなくその後のプロセスステップに耐えるため、プラズマ蒸着された非ドープシリコングラス（ＵＳＧ）からなる薄い中間層を有する同様のｌｏｗ−ｋ複合構造体が見出される。一般にＳｉＯ２又はＳｉＯＸとして示されるＵＳＧも、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２から得られるが、ＨＲＩよりも高い頻度で堆積される。それは、同程度の機械的特性を有している。ＵＳＧは、ＨＲＩの酸素含有量よりも大きい酸素含有量を有している。しかしながら、異なる電力設定により、ＳｉＨ４分子の酸化が更に完全になり（ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２ ＳｉＯ２＋Ｈ２Ｏ＋Ｎ２）、ＳｉＯ２の構造に更に類似する構造が得られる。Ｓｉ−Ｓｉ結合を有するＨＲＩが水を吸収できる場合、ＨＲＩ材料は、治金及びＰＥＴＥＯＳ上ではなく３層複合物において使用されてもよい。
【００２６】
図３は、本発明に係るプロセスの一例のフローチャートである。高屈折率（ＨＲＩ）グラスのプラズマ蒸着によりコーティングされた金属層（現代のプロセスでは、複数存在する場合がある）においては、ｌｏｗ−ｋ誘電体からなる層がスピン塗布される（３１０）。窒素環境においてｌｏｗ−ｋ膜が硬化させられる（３２０）。硬化後、シリコン含有誘電体からなる非常に薄い層が堆積される（３３０）。シリコンの様々な酸化物が使用されてもよい。プラズマ蒸着又は化学蒸着（ＣＶＤ）は、シリコン含有誘電体を塗布できる一つの方法である。ｌｏｗ−ｋ誘電体からなる第２のスピンコートがシリコン含有絶縁体上に亘って塗布される（３４０）。ｌｏｗ−ｋ誘電体からなる第２のスピンコートは、窒素環境下で硬化させられる（３５０）。金属層が複数ある場合には、ｌｏｗ−ｋ誘電体からなる第２のスピンコート上に更なる誘電体が堆積される（３５０）。この更なる誘電体は、ＰＥＴＥＯＳ又は他の適当な材料であってもよい。図２を参照されたい。その後、プロセスが繰り返される。
【００２７】
いくつかの特定の実施の形態に関して本発明を説明してきたが、当業者であれば認識できるように、これらの実施の形態に対しては、請求項に記載されている本発明の思想及び範囲から逸脱することなく、多くの変更を行うことができる。
【図面の簡単な説明】
【００２８】
【図１】（従来の技術）従来のプロセスのクラッキングを断面で示している。
【図２】本発明に係る３層複合構造体の一例の断面である。
【図３】本発明に係るプロセスの一例のフローチャートである。
【特許請求の範囲】
【請求項１】
酸化シリコンＳｉＯＸで不動態化された金属層上に配置される複合誘電体を半導体基板上に形成する方法であって、堆積された酸化シリコンＳｉＯＸで不動態化された前記金属層上にスピンオン誘電体からなる第１の所定の厚さの第１の層を堆積させるステップと、スピンオン誘電体からなる前記第１の層上に配置される第２の所定の厚さの薄い応力緩和層を形成するステップと、前記応力緩和層上にスピンオン誘電体からなる第３の所定の厚さの第２の層を堆積させるステップとを含むことを特徴とする方法。
【請求項２】
スピンオン誘電体からなる前記第１の層を堆積させる前記ステップは、堆積後にスピンオン誘電体からなる前記第１の層を硬化させることを含み、スピンオン誘電体からなる前記第２の層を堆積させる前記ステップは、堆積後にスピンオン誘電体からなる前記第２の層を硬化させることを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記スピンオン誘電体は、メチルシルセスキオキサン、水素メチルシルセスキオキサンのうちの少なくとも一つを含むスピンオングラス（ＳＯＧ）であることを特徴とする請求項１に記載の方法。
【請求項４】
前記各スピンオン誘電体層の厚さは、約０．２μｍ乃至約０．５５μｍの範囲の厚さを有していることを特徴とする請求項３に記載の方法。
【請求項５】
前記応力緩和層は、プラズマ蒸着された二酸化シリコン、シリコンリッチ酸化物、及び、ＳｉＸＯＹを含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記応力緩和層は、化学蒸着（ＣＶＤ）及びプラズマ化学蒸着（ＰＥＣＶＤ）のうちの一つによって蒸着されることを特徴とする請求項１に記載の方法。
【請求項７】
前記応力緩和層は、約０．２５μｍ乃至約１．０μｍの範囲の厚さで堆積されることを特徴とする請求項６に記載の方法。
【請求項８】
半導体デバイスを製造する方法であって、酸化シリコンＳｉＯＸで不動態化された金属層上にｌｏｗ−ｋスピンオン誘電体からなる第１の所定の厚さの第１の層を堆積させるとともに、窒素環境においてスピンオン誘電体からなる前記第１の層を硬化させるステップと、スピンオン誘電体からなる前記第１の層上に配置される第２の所定の厚さの応力緩和層をプラズマ蒸着により形成するステップと、前記応力緩和層上にスピンオン誘電体からなる第３の所定の厚さの第２の層を堆積させるとともに、窒素環境においてスピンオン誘電体からなる前記第２の層を硬化させるステップとを含むことを特徴とする方法。
【請求項９】
前記応力緩和層は、二酸化シリコン又はシリコンリッチ酸化物ＳｉＯＸ（Ｘ＜２）のうちの少なくとも一つを含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記スピンオン誘電体は、メチルシルセスキオキサン（ＭＳＱ）、水素メチルシルセスキオキサン（ＨＳＱ）のうちの少なくとも一つを含むことを特徴とする請求項８に記載の方法。
【請求項１１】
前記応力緩和層は、化学蒸着（ＣＶＤ）及びプラズマ化学蒸着（ＰＥＣＶＤ）のうちの一つによって蒸着されることを特徴とする請求項８に記載の方法。
【請求項１２】
ウェーハ基板上の半導体デバイスにおける金属線間に層間絶縁を形成する方法であって、前記金属線上及び金属線間の空間にＰＥＣＶＤにより第１の酸化シリコン層を第１の所定の厚さで堆積させるステップと、前記第１の酸化シリコン層上に第２の所定の厚さでｌｏｗ−ｋ誘電体高分子からなる第１の層をスピン形成するステップと、窒素環境においてｌｏｗ−ｋ誘電体高分子からなる前記第１の層を硬化させるステップと、ｌｏｗ−ｋ誘電体高分子からなる前記第１の層上にＰＥＣＶＤにより第３の所定の厚さで第２の酸化シリコン層を堆積させるステップと、前記酸化シリコン層上に第４の所定の厚さでｌｏｗ−ｋ誘電体高分子からなる第２の層をスピン形成するステップと、窒素環境においてｌｏｗ−ｋ誘電体高分子からなる前記第２の層を硬化させるステップと、ｌｏｗ−ｋ誘電体高分子からなる前記第２の層上に第５の所定の厚さでＰＥＴＥＯＳ層を堆積させるステップとを含むことを特徴とする方法。
【請求項１３】
前記第１の酸化シリコン層及び前記第２の酸化シリコン層は、ＨＲＩシリコン及びＵＳＧのうちの少なくとも一つを含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
ｌｏｗ−ｋ誘電体高分子からなる前記第１の層及びｌｏｗ−ｋ誘電体高分子からなる前記第２の層は、ＨＳＱ及びＭＳＱのうちの少なくとも一つを含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記第１の酸化シリコン層の前記第１の所定の厚さは約０．２μｍ乃至約０．４μｍの範囲であり、ｌｏｗ−ｋ誘電体高分子からなる前記第１の層の前記第２の所定の厚さは約０．２μｍ乃至約０．８μｍの範囲であり、前記第２の酸化シリコン層の前記第３の所定の厚さは約０．０２μｍ乃至約０．１５μｍの範囲であり、ｌｏｗ−ｋ誘電体高分子からなる前記第２の層の前記第４の所定の厚さは約０．２μｍ乃至約０．８μｍの範囲であり、前記ＰＥＴＥＯＳ層の前記第５の所定の厚さは約０．３μｍ乃至約０．７μｍの範囲であることを特徴とする請求項１４に記載の方法。
【請求項１６】
窒素環境において硬化させる前記ステップは、約１分間に亘って約１５０℃で前記ウェーハ基板の底面を加熱すること、更に、約１分間に亘って約２５０℃で前記ウェーハ基板の底面を加熱すること、更に、約１分間に亘って約３５０℃で前記ウェーハ基板の底面を加熱すること、更に、約１５分間乃至約３０分間に亘って約４２０℃で前記ウェーハ基板を加熱炉内でベーキング処理することを含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
酸化シリコンからなる第１の層で不動態化された金属層上に配置された誘電構造体を有する半導体デバイスであって、前記誘電構造体は、第１の厚さの第１のｌｏｗ−ｋ誘電体層と、前記第１のｌｏｗ−ｋ誘電体層上に配置された第２の厚さの応力緩和層と、前記応力緩和層上に配置された第３の厚さのｌｏｗ−ｋ誘電体からなる第２の層とを備えていることを特徴とする半導体デバイス。
【請求項１８】
ｌｏｗ−ｋ誘電体からなる前記第２の層上に配置された絶縁層を更に備えていることを特徴とする請求項１７に記載の半導体デバイス。
【請求項１９】
前記絶縁層は、ＰＥＴＥＯＳを含むことを特徴とする請求項１７に記載の半導体デバイス。
【請求項２０】
前記ｌｏｗ−ｋ誘電体は、メチルシルセスキオキサン、水素メチルシルセスキオキサンのうちの一つ以上を含むことを特徴とする請求項１７に記載の誘電構造体。
【請求項２１】
前記ｌｏｗ−ｋ誘電体は、スピンオンコーティングであることを特徴とする請求項１８に記載の誘電構造体。
【請求項２２】
前記応力緩和層は、二酸化シリコン、シリコンリッチ酸化物、ＳｉＸＯＹのうちの少なくとも一つを含むことを特徴とする請求項１７に記載の誘電構造体。
【請求項２３】
前記応力緩和層は、化学蒸着（ＣＶＤ）及びプラズマ化学蒸着（ＰＥＣＶＤ）のうちの一つによって蒸着される材料からなることを特徴とする請求項２０に記載の誘電構造体。
【請求項２４】
ｌｏｗ−ｋ誘電体からなる前記第１の層の前記第１の厚さは約０．２μｍ乃至約０．８μｍの範囲であり、前記応力緩和層の前記第２の厚さは約０．０２μｍ乃至約０．１５μｍの範囲であり、ｌｏｗ−ｋ誘電体からなる前記第２の層の厚さは約０．２μｍ乃至約０．８μｍの範囲であり、前記絶縁層の厚さは約０．３μｍ乃至約０．７μｍの範囲であることを特徴とする請求項１８に記載の半導体デバイス。
【請求項１】
酸化シリコンＳｉＯＸで不動態化された金属層上に配置される複合誘電体を半導体基板上に形成する方法であって、堆積された酸化シリコンＳｉＯＸで不動態化された前記金属層上にスピンオン誘電体からなる第１の所定の厚さの第１の層を堆積させるステップと、スピンオン誘電体からなる前記第１の層上に配置される第２の所定の厚さの薄い応力緩和層を形成するステップと、前記応力緩和層上にスピンオン誘電体からなる第３の所定の厚さの第２の層を堆積させるステップとを含むことを特徴とする方法。
【請求項２】
スピンオン誘電体からなる前記第１の層を堆積させる前記ステップは、堆積後にスピンオン誘電体からなる前記第１の層を硬化させることを含み、スピンオン誘電体からなる前記第２の層を堆積させる前記ステップは、堆積後にスピンオン誘電体からなる前記第２の層を硬化させることを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記スピンオン誘電体は、メチルシルセスキオキサン、水素メチルシルセスキオキサンのうちの少なくとも一つを含むスピンオングラス（ＳＯＧ）であることを特徴とする請求項１に記載の方法。
【請求項４】
前記各スピンオン誘電体層の厚さは、約０．２μｍ乃至約０．５５μｍの範囲の厚さを有していることを特徴とする請求項３に記載の方法。
【請求項５】
前記応力緩和層は、プラズマ蒸着された二酸化シリコン、シリコンリッチ酸化物、及び、ＳｉＸＯＹを含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記応力緩和層は、化学蒸着（ＣＶＤ）及びプラズマ化学蒸着（ＰＥＣＶＤ）のうちの一つによって蒸着されることを特徴とする請求項１に記載の方法。
【請求項７】
前記応力緩和層は、約０．２５μｍ乃至約１．０μｍの範囲の厚さで堆積されることを特徴とする請求項６に記載の方法。
【請求項８】
半導体デバイスを製造する方法であって、酸化シリコンＳｉＯＸで不動態化された金属層上にｌｏｗ−ｋスピンオン誘電体からなる第１の所定の厚さの第１の層を堆積させるとともに、窒素環境においてスピンオン誘電体からなる前記第１の層を硬化させるステップと、スピンオン誘電体からなる前記第１の層上に配置される第２の所定の厚さの応力緩和層をプラズマ蒸着により形成するステップと、前記応力緩和層上にスピンオン誘電体からなる第３の所定の厚さの第２の層を堆積させるとともに、窒素環境においてスピンオン誘電体からなる前記第２の層を硬化させるステップとを含むことを特徴とする方法。
【請求項９】
前記応力緩和層は、二酸化シリコン又はシリコンリッチ酸化物ＳｉＯＸ（Ｘ＜２）のうちの少なくとも一つを含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記スピンオン誘電体は、メチルシルセスキオキサン（ＭＳＱ）、水素メチルシルセスキオキサン（ＨＳＱ）のうちの少なくとも一つを含むことを特徴とする請求項８に記載の方法。
【請求項１１】
前記応力緩和層は、化学蒸着（ＣＶＤ）及びプラズマ化学蒸着（ＰＥＣＶＤ）のうちの一つによって蒸着されることを特徴とする請求項８に記載の方法。
【請求項１２】
ウェーハ基板上の半導体デバイスにおける金属線間に層間絶縁を形成する方法であって、前記金属線上及び金属線間の空間にＰＥＣＶＤにより第１の酸化シリコン層を第１の所定の厚さで堆積させるステップと、前記第１の酸化シリコン層上に第２の所定の厚さでｌｏｗ−ｋ誘電体高分子からなる第１の層をスピン形成するステップと、窒素環境においてｌｏｗ−ｋ誘電体高分子からなる前記第１の層を硬化させるステップと、ｌｏｗ−ｋ誘電体高分子からなる前記第１の層上にＰＥＣＶＤにより第３の所定の厚さで第２の酸化シリコン層を堆積させるステップと、前記酸化シリコン層上に第４の所定の厚さでｌｏｗ−ｋ誘電体高分子からなる第２の層をスピン形成するステップと、窒素環境においてｌｏｗ−ｋ誘電体高分子からなる前記第２の層を硬化させるステップと、ｌｏｗ−ｋ誘電体高分子からなる前記第２の層上に第５の所定の厚さでＰＥＴＥＯＳ層を堆積させるステップとを含むことを特徴とする方法。
【請求項１３】
前記第１の酸化シリコン層及び前記第２の酸化シリコン層は、ＨＲＩシリコン及びＵＳＧのうちの少なくとも一つを含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
ｌｏｗ−ｋ誘電体高分子からなる前記第１の層及びｌｏｗ−ｋ誘電体高分子からなる前記第２の層は、ＨＳＱ及びＭＳＱのうちの少なくとも一つを含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記第１の酸化シリコン層の前記第１の所定の厚さは約０．２μｍ乃至約０．４μｍの範囲であり、ｌｏｗ−ｋ誘電体高分子からなる前記第１の層の前記第２の所定の厚さは約０．２μｍ乃至約０．８μｍの範囲であり、前記第２の酸化シリコン層の前記第３の所定の厚さは約０．０２μｍ乃至約０．１５μｍの範囲であり、ｌｏｗ−ｋ誘電体高分子からなる前記第２の層の前記第４の所定の厚さは約０．２μｍ乃至約０．８μｍの範囲であり、前記ＰＥＴＥＯＳ層の前記第５の所定の厚さは約０．３μｍ乃至約０．７μｍの範囲であることを特徴とする請求項１４に記載の方法。
【請求項１６】
窒素環境において硬化させる前記ステップは、約１分間に亘って約１５０℃で前記ウェーハ基板の底面を加熱すること、更に、約１分間に亘って約２５０℃で前記ウェーハ基板の底面を加熱すること、更に、約１分間に亘って約３５０℃で前記ウェーハ基板の底面を加熱すること、更に、約１５分間乃至約３０分間に亘って約４２０℃で前記ウェーハ基板を加熱炉内でベーキング処理することを含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
酸化シリコンからなる第１の層で不動態化された金属層上に配置された誘電構造体を有する半導体デバイスであって、前記誘電構造体は、第１の厚さの第１のｌｏｗ−ｋ誘電体層と、前記第１のｌｏｗ−ｋ誘電体層上に配置された第２の厚さの応力緩和層と、前記応力緩和層上に配置された第３の厚さのｌｏｗ−ｋ誘電体からなる第２の層とを備えていることを特徴とする半導体デバイス。
【請求項１８】
ｌｏｗ−ｋ誘電体からなる前記第２の層上に配置された絶縁層を更に備えていることを特徴とする請求項１７に記載の半導体デバイス。
【請求項１９】
前記絶縁層は、ＰＥＴＥＯＳを含むことを特徴とする請求項１７に記載の半導体デバイス。
【請求項２０】
前記ｌｏｗ−ｋ誘電体は、メチルシルセスキオキサン、水素メチルシルセスキオキサンのうちの一つ以上を含むことを特徴とする請求項１７に記載の誘電構造体。
【請求項２１】
前記ｌｏｗ−ｋ誘電体は、スピンオンコーティングであることを特徴とする請求項１８に記載の誘電構造体。
【請求項２２】
前記応力緩和層は、二酸化シリコン、シリコンリッチ酸化物、ＳｉＸＯＹのうちの少なくとも一つを含むことを特徴とする請求項１７に記載の誘電構造体。
【請求項２３】
前記応力緩和層は、化学蒸着（ＣＶＤ）及びプラズマ化学蒸着（ＰＥＣＶＤ）のうちの一つによって蒸着される材料からなることを特徴とする請求項２０に記載の誘電構造体。
【請求項２４】
ｌｏｗ−ｋ誘電体からなる前記第１の層の前記第１の厚さは約０．２μｍ乃至約０．８μｍの範囲であり、前記応力緩和層の前記第２の厚さは約０．０２μｍ乃至約０．１５μｍの範囲であり、ｌｏｗ−ｋ誘電体からなる前記第２の層の厚さは約０．２μｍ乃至約０．８μｍの範囲であり、前記絶縁層の厚さは約０．３μｍ乃至約０．７μｍの範囲であることを特徴とする請求項１８に記載の半導体デバイス。
【図１】
【図２】
【図３】
【図２】
【図３】
【公表番号】特表２００８−５０２１６５（Ｐ２００８−５０２１６５Ａ）
【公表日】平成２０年１月２４日（２００８．１．２４）
【国際特許分類】
【出願番号】特願２００７−５２６６５５（Ｐ２００７−５２６６５５）
【出願日】平成１７年６月８日（２００５．６．８）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５１８８５
【国際公開番号】ＷＯ２００５／１２２２２７
【国際公開日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成２０年１月２４日（２００８．１．２４）
【国際特許分類】
【出願日】平成１７年６月８日（２００５．６．８）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５１８８５
【国際公開番号】ＷＯ２００５／１２２２２７
【国際公開日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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