Fターム[5J056CC00]の内容
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Fターム[5J056CC00]に分類される特許
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半導体装置および半導体装置の制御方法
【課題】不定伝播防止回路が故障している場合に、不定伝播防止回路の故障の影響を電源遮断対象外回路に与えないようにすること。
【解決手段】半導体装置は、動作しない期間に電源供給が遮断される電源遮断対象回路M1と、電源供給が遮断されることがない電源遮断対象外回路M5と、電源遮断対象回路M1の電源供給を遮断するための信号が電源遮断対象外回路M5へ不定伝播するのを防止する不定伝播防止回路M3と、不定伝播防止回路M3から出力された信号のレベルが固定された状態であるか否かを判定し、固定された状態でない場合には、信号をあらかじめ設定した基準信号と切り替える故障検出・故障回避制御回路M4と、故障検出・故障回避制御回路M4から出力された信号に基づいて、電源遮断対象回路の電源供給状態を制御する電源制御回路M6と、を備える。
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デューティサイクル補正を行う方法
【課題】不均一なデューティサイクルを有する入力信号のデューティサイクル補正を行う方法を提供する。
【解決手段】不均一なデューティサイクルを有する入力信号をコンデンサ・デジェネレイティング差動対回路に入力し、前記回路内の1つ以上のコンデンサの両端に、前記入力信号のデューティサイクルの正の部分と負の部分との継続時間の差を表わす直流電圧を形成し、差動対回路のスイッチング動作を通じてデューティサイクルを有する出力信号を形成し、それによって出力信号のデューティサイクルの正の部分と負の部分の継続時間が、入力信号とスイッチングレベルとの交差点により規定される。必要に応じて、出力信号のデューティサイクルが少なくとも実質的に均一になるまで、信号(およびスイッチングレベル)が調整される。
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レベルシフト回路
【課題】変換する電位差が大きくても、小規模な回路で、高速に、低電圧から高電圧へ信号レベルを変換することのできるレベルシフト回路を提供する。
【解決手段】低電圧電源電圧VDDLで動作する低電圧部100からは、入力信号Sinと同相の同相信号Sおよび逆相の逆相信号SNが出力され、能動バイアス制御部1は、入力された逆相信号SNの信号レベルに応じて、出力するバイアス信号VMの電位を、高電圧電源電圧VDDHに近い電位、または接地電位GNDに近い電位に、能動的に制御し、出力部2は、高電圧電源線VDDHと反転出力端VQとの間の導通が同相信号Sおよびバイアス信号VMにより制御され、接地電位電源線GNDと反転出力端VQとの間の導通が同相信号Sにより制御され、反転出力端VQの信号の極性がインバータINV1により反転される。
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プリエンファシス機能を含む出力回路と半導体装置
【課題】プリエンファシス機能を有する出力回路において、デエンファシス時における差動出力信号のコモンモード電圧のプリエンファシス時のコモンモード電圧からの変動を抑制する。
【解決手段】入力信号とその相補信号とを差動入力して差動出力し、差動出力信号のうち高電位側の出力信号にデエンファシスをかける際に、当該デエンファシス電流を供給するトランジスタ(N3、N4)に流れる電流を絞る回路(N5、N6、R3)を備え、デエンファシス時の前記出力信号のハイレベルの前記出力信号のプリエンファシス時のハイレベルからの変化量を縮減させ、デエンファシス時の前記差動出力信号のコモンモード電圧をプリエンファシス時のコモンモード電圧に近づける。
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送信ドライバ回路
【課題】フリーホイールダイオードを用いることなく、より低い電圧のアンダーシュートでも低減できる送信ドライバ回路を提供する。
【解決手段】PチャネルMOSFET22のドレインをグランドに接続して、NチャネルMOSFET21,PチャネルMOSFET22のソースをそれぞれ信号線3H,3Lに接続する。第1データ電圧設定部41は、信号出力部がハイレベル信号を出力すると、ゲート21G,22G間の電位差を(2・R1・Iref)にする電圧信号を設定し、第2データ電圧設定部42は、信号出力部がロウレベル信号を出力すると、ゲート21G,22G間の電位差をゼロにする電圧信号を設定する。これらの作用により、伝送線路3を構成する信号線3H,3L間の電圧を変化させて差動信号を伝送する。
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半導体装置
【課題】チップの製造プロセスの微細化にともなって各種リーク電流(サブスレッショルドリーク電流、ゲートトンネルリーク電流、GIDL(Gate-Induced Drain Leakage)電流などの接合リーク電流)が増大している。それらのリーク電流はチップの消費電流を増加する。
【解決手段】第1回路ブロックと、前記第1回路ブロックに接続される第1電源線及び第2電源線と、前記第1電源線と第1電位を供給する第1電位点とを接続するための第1トランジスタと、前記第1トランジスタのゲートに接続される第1駆動回路と、前記第1駆動回路より駆動力の大きい第2駆動回路とを有し、第1の状態から前記第1の状態よりも前記第1電源線と前記第2電源線の間の電位差が大きい第2の状態へ遷移する場合に、第1の期間において前記第1トランジスタを前記第1駆動回路によって駆動し、その後第2の期間において前記第1トランジスタを前記第2駆動回路によって駆動する。
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レベルシフト回路、信号駆動回路、表示装置および電子機器
【課題】内部波形や出力波形の振幅を保ちつつ、入力された信号の振幅よりも大きな振幅の信号を出力できるレベルシフト回路を得る。
【解決手段】第1および第2の入力信号(セット信号VSおよびリセット信号VR)が供給される第1の入力回路(MOSトランジスタ11,12)と、第1および第2の入力信号が供給される第2の入力回路(MOSトランジスタ13,14)と、第1の入力信号に同期した第3の入力信号(反転セット信号VSb)が一方に供給され、他方が第2の入力回路の出力端子に接続された第1の容量素子22と、第2の入力回路の出力端子と電源PVSSとの間に挿入配置された第2の容量素子23と、第1および第2の入力回路の出力電圧に基づいて、前記第1から第3の入力信号の振幅よりも大きな振幅の出力信号VOutを生成する出力回路(MOSトランジスタ16,17)とを備える。
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駆動回路および表示装置
【課題】出力電圧の立ち上がるタイミングのばらつきを低減することの可能な駆動回路、およびこの駆動回路を備えた表示装置を提供する。
【解決手段】バッファ回路1は、互いに直列に接続されたインバータ回路10およびインバータ回路20を備えている。インバータ回路20は、3つのトランジスタTr21,Tr22,Tr23を有している。そのうちの2つのトランジスタTr21,Tr22は、デュアルゲート型のトランジスタである。これらトランジスタTr21,Tr22のバックゲートの電圧を調整することにより、トランジスタTr21,Tr22の閾値電圧を調整することができる。
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半導体集積回路の設計方法及びプログラム
【課題】タイミング制約を満たすためにセルの物理的な位置やRTL(Register Transfer Level)を変更する必要がなく、回路の最適化を短時間に行うことができ、半導体集積回路の設計期間を短縮することができる半導体集積回路の設計方法、設計プログラムを提供する。
【解決手段】半導体集積回路のネットリストに対して静的タイミング解析を行うことにより、所定のタイミング制約を満たさないタイミングエラーパスを検出し、前記タイミングエラーパスを含む第1の論理ブロックと、フリップフロップを介して前記第1の論理ブロックに接続され、所定のタイミング制約を満たす第2の論理ブロックとを抽出し、前記第1の論理ブロックと前記第2の論理ブロックとの間のフリップフロップが正相/逆相フリップフロップである場合は、当該正相/逆相フリップフロップを逆相/正相フリップフロップに変更する。
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半導体装置
【課題】終端抵抗のオンオフの切り替え時に外部端子にインピーダンスの急激な変化が生じることを低減する。
【解決手段】外部端子(図2のDQに相当)と、外部端子に接続され、出力信号を外部端子に出力可能とする出力回路(図2の21に相当)と、外部端子に終端抵抗をオンオフ可能に接続する終端回路(図2の22に相当)と、終端抵抗がオフ状態又はオン状態のいずれか一方の状態から他方の状態に変化するまでの時間を、データ出力時に出力信号が一方の論理レベルから他方の論理レベルへ変化するまでの時間以上となるように制御する第1のスルーレート制御回路(図2の23aに相当)と、を備える。
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半導体集積回路
【課題】書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を提供する。
【解決手段】ルックアップテーブル101とフリップフロップ102Aのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル101とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ109及び電源制御回路111を備える。
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順序回路におけるリーク電流の低減システム
【課題】低サイズ及び低電力で順序回路におけるリーク電流を低減する。
【解決手段】リセット・フリップフロップ104A〜N、108A〜N、112A〜Nがリセットで、セット・リセット・フリップフロップ106A〜N、110A〜N、114A〜Nがセット状態のときに組合せ論理回路102A〜Nが最小リーク電流となるように、これらFFと組合せ論理回路とが接続されている。制御モジュール116は、スタンバイ・モードでは、リセットFFをリセットし、セット・リセットFFをセットすることにより、組合せ論理回路に対して、予め決定された最小リーク・ビットを印加する。これにより、組合せ論理回路は、最小リーク電流での待機状態となる。アクティブ・モードでは、入力120A〜NがFFを介して組合せ論理回路102Aに供給されて論理処理され、そして順次、前段の組合せ論理回路の出力がFFを介して次段の組合せ論理回路に入力される。
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出力バッファ回路、入力バッファ回路、及び入出力バッファ回路
【課題】スルーレートを適切に調整可能なバッファ回路を提供する。
【解決手段】
CMOS出力バッファ回路は、バッファ回路Buffer[1]〜[4]を備えている。各バッファ回路は、電源電圧端子又は接地端子と出力端子との間にトランジスタPO及びNOを有している。各バッファ回路中の複数個のトランジスタPO及びNOは、外部からの制御信号に従い選択的に動作可能な状態とされる。各バッファ回路中の3個のトランジスタPOは、所定のサイズ比を有するように形成されている。
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半導体集積回路、半導体装置及び電子機器
【課題】内部動作に起因する半導体基板の電位的変動を抑制することが容易な半導体集積回路を提供する。
【解決手段】半導体集積回路(1)の内部において、外部電源端子(Pvcc)と半導体基板(Psub)との間および外部グランド端子(Pvss)と半導体基板との間の何れか一方又は双方に可変インピーダンス回路(VZ)を配置し、可変インピーダンス回路に対するインピーダンスの設定に従って、半導体集積回路に形成されたトランジスタの動作に応じて半導体基板に生起される電源電圧側の変動成分とグランド電圧側の変動成分とをバランスさせるようにその変動成分の大きさや波形を決定する。半導体集積回路の電源及びグランド側の変動に起因して半導体基板に与えられる変動成分が抑えられることにより、半導体基板を通して外部でコモンモード電流経路が形成されることを抑制することが可能になる。
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半導体装置
【課題】従来技術において、制御回路に発生する電源ノイズを出力バッファに影響させないようにするには、出力バッファと制御回路の電源ラインを別々に設ける方法があった。しかし、この方法には、電源・グランドピン数の増加、給電ラインインダクタンスの増加といった問題があった。
【解決手段】本発明では、上記課題である(1)電源・グランドピン数増加と(2)給電ラインインダクタンスの増加を生じることなく、制御回路で問題となるノイズが出力バッファに回り込まないような技術を提供する。具体的な手法は、(A)制御回路用のオンチップバイパスキャパシタンスを設け、AC的に制御回路と出力バッファの給電経路を切り分ける方法、と(B)給電経路の電気パラメータノイズの振動モードが過減衰になるような設計(抵抗の挿入)をする方法がある。
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回路装置、電子機器及び電源供給方法
【課題】断熱的回路動作と非断熱的回路動作を切り替え可能である回路装置、電子機器及び電源供給方法等を提供すること。
【解決手段】回路装置は、論理回路200と、電源回路100と、を含む。第1のモードでは、電源回路100は、非直流の電源電圧VPK、VMKを論理回路200に供給し、論理回路200は、その非直流の電源電圧VPK、VMKが供給されることで断熱的回路動作を行う。第2のモードでは、電源回路100は、直流の電源電圧VDD、VSSを論理回路200に供給し、論理回路200は、その直流の電源電圧VDD、VSSが供給されることで非断熱的回路動作を行う。
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半導体装置
【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層を含むトランジスタと、酸化物半導体以外の半導体材料を用いて構成された論理回路と、を有し、前記トランジスタのソース電極またはドレイン電極の一方と、前記論理回路の少なくとも一の入力とは電気的に接続され、前記トランジスタを介して、前記論理回路に少なくとも一の入力信号が供給される半導体装置である。ここで、トランジスタのオフ電流は1×10−13A以下であるのが望ましい。
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半導体記憶装置および昇圧回路
【課題】回路面積の削減しつつ、消費電流やピーク電流の増大を抑制することが可能な半導体記憶装置を提供する。
【解決手段】昇圧回路は、第1ないし第4の整流素子と、第1ないし第4のMOSトランジスタと、第1ないし第4のキャパシタと、スイッチ回路と、を備える。スイッチ回路は、第1のMOSトランジスタの他端と第3の整流素子の一端との間の第1の接続点、および、第2のMOSトランジスタの他端と第4の整流素子の一端との間の第2の接続点に接続された低レベル端子と、第3のMOSトランジスタの他端、および、第4のMOSトランジスタの他端に接続された高レベル端子と、を有し、低レベル端子の電圧または高レベル端子の電圧を切り換えて、出力端子に出力するスイッチ回路と、を含む。
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データ出力回路
【課題】プリエンファシスまたはディエンファシスのためのドライバの追加がなくても、プリエンファシスまたはディエンファシス動作を行えるデータ出力回路を提供すること。
【解決手段】インピーダンスコードによって各々オン・オフされ、出力ノードにデータを出力する複数の駆動手段311、312を備え、前記インピーダンスコードが、前記駆動手段をターンオンさせる値を有する第1のグループと前記駆動手段をオフさせる値を有する第2のグループとに分けられ、プリエンファシス期間の間には、前記第2のグループによる制御を受ける駆動手段の全部または一部がターンオンされる。
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半導体集積回路
【課題】入力信号の立ち上がり時と立ち下がり時で遷移時間差の少ないレベルシフト回路を提供する。
【解決手段】同じ回路構成のVDD 電源系の第1、第2のレベルシフタ11、12と、VEXTQ 電源系のインバータ13と、VDD 電源系のインバータ15を具備し、第1のレベルシフタ11内の2個の入力用NMOSトランジスタTN1 、TN2 のゲート端子には、VEXTQ 電源系の入力信号INとインバータ13の出力信号を入力し、第2のレベルシフタ12内の2個の入力用NMOSトランジスタTN3 、TN4 のゲート端子には、第1のレベルシフタ11の出力ノードA2の信号とインバータ13の出力信号を入力し、第2のレベルシフタ12の出力ノードA4の信号をインバータ15により波形整形して出力信号OUT を得る。
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