【課題】出力端子と単位バッファとの間の寄生抵抗に起因するインピーダンス誤差を低減する。
【解決手段】出力端子ＤＱと、単位バッファ１１１〜１１ｎと、単位バッファ１１１〜１１ｎと出力端子ＤＱとをそれぞれ接続する複数の出力配線経路とを備える。各出力配線経路は、それぞれ対応する単位バッファに個別に割り当てられた個別出力配線部１６１Ｐ〜１６ｎＰ，１６１Ｎ〜１６ｎＮを有しており、これら出力配線経路に対応する単位バッファは、該出力配線経路によって共有された共通出力配線部であって、個別出力配線部よりも抵抗値の高い共通出力配線部を介することなく出力端子ＤＱに接続されている。これにより、出力端子ＤＱと単位バッファ１１１〜１１ｎとの間の寄生抵抗によるインピーダンス誤差が抑制される。 （もっと読む）

【課題】短時間で入力信号を受信可能な状態に遷移する入力回路を提供する。
【解決手段】入力端子Ｐ１は、外部からの入力信号Ｓ１を受ける。入力トランジスタＭ１は、その制御端子が入力端子Ｐ１に接続され、入力信号Ｓ１に応じて状態が変化する。初期化トランジスタＭ２は、入力端子Ｐ１と接地端子Ｐ２の間に設けられる。制御回路１２は、入力回路１０に対する電源の投入時に、初期化トランジスタＭ２をオンし、その後初期化トランジスタＭ２をオフする。 （もっと読む）

【課題】高速の半導体装置で要求されるクロック整列トレーニング動作を提供すること。
【解決手段】システムクロック及びデータクロックを入力されるクロック入力部（２００）と、データクロックの周波数を分周して所定の位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して多重位相データ分周クロックの位相の反転可否を決定するクロック分周部（２２０）と、多重位相データ分周クロックのうち所定の第１選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応して分周制御信号のレベルを決定する第１位相検出部（２４０）と、多重位相データ分周クロックのうち所定の第２選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応してトレーニング情報信号を生成する第２位相検出部（２６０）と、トレーニング情報信号を外部に伝送するための信号伝送部（２７０）とを具備する。 （もっと読む）

【課題】異電源間であっても入力信号のライズとフォールの相対的な関係を維持したまま出力信号を生成できる電源インタフェースを提供する。
【解決手段】この電源インタフェースは、送信回路１１と受信回路１２を備える。受信回路１２は、第１信号の第１信号レベルから第２信号レベルへの遷移を検出し、第１検出信号を出力する第１検出部１８と、第１検出部１８が第１信号の第１信号レベルから第２信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、第２信号の第１信号レベルから第２信号レベルへの遷移を検出し、第２検出信号を出力する第２検出部１９と、第１検出部１８から出力された第１検出信号と第２検出部１９から出力された第２検出信号に基づいて出力信号ＯＵＴを生成する出力信号生成回路２０と、を有する。 （もっと読む）

【課題】貫通電流を防止する。
【解決手段】ローサイドオフ検出回路１０は、ローサイドトランジスタＭ２のゲート信号ＳＧ_Ｌを所定の第１レベルＴＨ_Ｌと比較することによって、ローサイドトランジスタＭ２がオフしたことを示すローサイドオフ検出信号Ｓ１を生成する。ローサイド検出トランジスタＭＳ_Ｌは、ローサイドトランジスタＭ２と同型であり、そのソースが接地端子１０８に接続され、そのゲートにローサイドトランジスタＭ２のゲート信号ＳＧ_Ｌを受ける。第１抵抗Ｒ１１は、ローサイド検出トランジスタＭＳ_Ｌのドレインと電源端子１０６の間に設けられる。第１バイパス回路１２は、第１抵抗Ｒ１１と並列に設けられ、制御信号Ｓ_ＩＮがローサイドトランジスタＭ２のオフを指示するレベルをとるときに導通し、オンを指示するレベルをとるとき遮断する。ローサイド検出トランジスタＭＳ_Ｌのドレインの信号が、ローサイドオフ検出信号Ｓ１として出力される。 （もっと読む）

【課題】サブスレッショルド領域で動作するサブスレッショルドＣＭＯＳ回路の遅延バラツキを補正する回路及び方法を提供する。
【解決手段】ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴにてなる複数のＣＭＯＳ回路を備えて所定の遅延時間でサブスレッショルド領域で動作し、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるサブスレッショルドディジタルＣＭＯＳ回路に対して制御出力電圧を電源電圧として供給する電源電圧制御回路であって、電源電圧に基づいて所定の微小電流を発生する微小電流発生回路と、発生された微小電流に基づいて遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧としてサブスレッショルドディジタルＣＭＯＳ回路に対して供給する制御出力電圧発生回路とを備えた。 （もっと読む）

【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。
【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。［効果］セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。 （もっと読む）

【課題】ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する入力バッファー回路、集積回路装置及び電子機器を提供すること。
【解決手段】入力バッファー回路１は、ＰＭＯＳトランジスター１２、１４、ＮＭＯＳトランジスター１６、１８を含み、ＨＶＤＤとＶＳＳの電位差に相当する振幅を有する信号を、ＨＶＤＤよりも低いＬＶＤＤとＶＳＳの電位差に相当する振幅を有する信号に変換するレベルシフト回路１０を含む。ＰＭＯＳトランジスター１２のゲートには、ＮＭＯＳトランジスター１６がオンする時はＬＶＤＤが供給され、ＮＭＯＳトランジスター１８がオンする時はＶＳＳが供給される。ＰＭＯＳトランジスター１４のゲートには、ＮＭＯＳトランジスター１６がオンする時はＶＳＳが供給され、ＮＭＯＳトランジスター１８がオンする時はＬＶＤＤが供給される。 （もっと読む）

【課題】回路規模を増大することなくトランジスタの劣化具合を正確に評価することができる電圧出力回路、劣化検出システム及び劣化検出方法を提供すること
【解決手段】本発明にかかる劣化検出回路１０は、電源（ＶＤＤ）１００と電源（ＶＤＤ）１００よりも電位が低い電源（ＧＮＤ）１１０との間に設けられたＭＯＳトランジスタ３０と、電源（ＶＤＤ）１００と電源（ＧＮＤ）１１０との間においてＭＯＳトランジスタ３０と直列に接続され、ＭＯＳトランジスタ３０の劣化進行度よりも遅い劣化進行度を有する抵抗部２０と、ＭＯＳトランジスタ３０と抵抗部２０との接点における電圧を、ＭＯＳトランジスタ３０の劣化度を測定するために出力する劣化度測定用出力端子４０と、を備えるものである。 （もっと読む）

【課題】回路規模の増大を抑え、高速化を実現するレベルシフト回路の提供。
【解決手段】第１の電圧ＶＥ１を与える第１給電端子Ｅ１と、第２電圧ＶＥ２を与える第２の給電端子Ｅ２の間に接続され、レベルシフト回路の入力信号ＩＮが第３の電圧ＶＥ３に対応した値のとき、第１の回路Ｍ４を導通させ、出力端子４が第１の電圧ＶＥ１に対応した値であることを示しているときは、入力信号ＩＮの値によらずに第１の回路Ｍ４を非導通とする制御を行う第３の回路Ｍ３、Ｍ１、Ｍ２とを備え、第２の回路Ｍ５は、入力信号の反転信号ＩＮＢが第３の電圧ＶＥ３に対応した値のとき、導通し、第４の電圧ＶＥ４に対応した値のとき、非導通とし、第１乃至第４の電圧はＶＥ２≦ＶＥ４＜ＶＥ３＜ＶＥ１の関係とする。 （もっと読む）

【課題】有効なセットアップ特性及びホールド特性を良好に確保することが可能な入力インターフェース回路を提供すること。
【解決手段】本発明に係る入力インターフェース回路１００は、データが外部入力される信号端子に接続される入力初段回路と、外部入力されるクロックと、入力初段回路に含まれるラッチ回路３、４へのラッチタイミング信号とを同位相に調整する位相調整回路６と、を備える。位相調整回路６は、クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路７を通過してラッチ回路３、４へと供給されるラッチタイミング信号の遅延時間を調整する。 （もっと読む）

【課題】電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減を抑制できる半導体装置を提供する。
【解決手段】第１の回路は、第１の電源電圧を供給する第１の電源ラインと第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える。制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。 （もっと読む）

【課題】マスクデータの変更をせずに複数のデフォルト値を設定する。
【解決手段】半導体装置８０には、ｎ個のデフォルト値設定回路が並列に配置される。ｎ個のデフォルト値設定回路には、デフォルト値設定部２、デフォルト値設定部３、及びマルチプレクサＭＵＸ１がそれぞれ設けられる。デフォルト値設定部２は低電位側電源ＶＳＳ電圧（ローレベル）を設定し、デフォルト値設定部３は高電位側電源ＶＤＤ電圧（ハイレベル）を設定する。マルチプレクサＭＵＸ１は、デフォルト値設定部２及び３の値が入力され、モード選択信号Ｓｍｓにより１ビットのデフォルト値を生成する。ｎ個のデフォルト値設定回路はＮビットのデフォルト値を生成する。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路の論理回路をシミュレーションするする装置に関し、特に、ハードウェアとソフトウェアとの協調動作によって論理回路を検証することを目的とする。
【解決手段】 上記課題は、評価回路の論理回路部を表すハードウェアと、前記評価回路の動作モデルとして機能する動作モデル部とを用いてシミュレーションする協調シミュレーション装置であって、前記ハードウェアは、該ハードウェア内部で検出した信号の変化毎に生成した第1番号を、該信号の変化を前記ソフトウェアに通知するデータに付加する第１番号付加手段を有し、前記動作モデル部は、受信した前記データの前記第1番号と、第１期待値とを比較する比較手段として機能することにより達成される。 （もっと読む）

【課題】本発明は、中央処理装置の低消費電力モード時に外部から供給されるアナログ信号の正確なＡＤ変換を行うことができる半導体集積回路を提供することを目的とする。
【解決手段】割込み信号のエッジ検出を行ってエッジ検出信号を生成するエッジ検出手段１１と、外部から供給されるアナログ信号をエッジ検出信号により保持し、中央処理装置１３からの制御により、保持しているアナログ信号をＡＤ変換して中央処理装置に供給するＡＤ変換手段１２とを有し、割込み信号又はエッジ検出信号によって中央処理装置が低消費電力モードからクロックを高速とする通常モードとなった後にＡＤ変換手段１２に保持しているアナログ信号をＡＤ変換したデジタルデータを中央処理装置１３に取り込む。 （もっと読む）

【課題】入力端子にノイズが発生する。
【解決手段】第１の電流経路は、第１の電源端子と第１の出力端子間に接続され、制御端子に差動入力信号の一方が入力される第１のトランジスタと、第２の電源端子と第１の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第２のトランジスタと、第１の電源端子と第１のトランジスタとの間に接続される第１のスイッチ回路とを有し、第２の電流経路は、第２の電源端子と第２の出力端子との間に接続され、制御端子に差動入力信号の一方が入力される第３のトランジスタと、第１の電源端子と第２の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第４のトランジスタと、第２の電源端子と第３のトランジスタとの間に接続される第２のスイッチ回路とを有し、第１、第２のスイッチ回路は、制御信号により導通状態が制御される差動増幅器。 （もっと読む）

【課題】低電圧の制御信号を高電圧の制御信号に変換して出力する高圧用のドライブ回路において、待機時の消費電力を削減することができるようにする。
【解決手段】低圧部１からの制御信号ａ１〜ｄ１及びａ２〜ｄ２により高圧部２のトランジスタＭＮ１〜ＭＮ８を駆動し、操作対象３に駆動信号を出力する。その際、低圧部１からの制御信号ａ１〜ｄ１をそれぞれ論理積ゲートＱ１〜Ｑ４の一方の入力端子を介して高圧部２のトランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のゲートに入力し、論理積ゲートＱ１〜Ｑ４の他方の入力端子には高圧部２のオン／オフ信号を入力する。 （もっと読む）

【課題】大規模な容量素子を搭載した半導体装置において、容量素子内部に短絡故障が生じた場合でも、装置としての機能を維持して信頼性を確保する半導体装置を提供する。
【解決手段】半導体装置は、第１電圧と第２電圧との間に並列に接続される複数の容量ユニットを備える。複数の容量ユニットの各々は、容量素子と、容量遮断回路とを含む。容量素子の一方のノードは第１電圧に接続される。容量遮断回路は、第２電圧と容量素子の他方のノードとの間に接続される。容量遮断回路は、容量素子から流入するリーク電流によって閾値電圧が変動する不揮発性メモリセルを有し、容量素子から流入するリーク電流が所定値を超える場合に、不揮発性メモリセルの閾値電圧の上昇によって容量素子から第２電圧へ流出するリーク電流を遮断する。 （もっと読む）

【課題】薄膜トランジスタの特性劣化の程度を小さくし、回路内の誤動作を低減し、より確度の高い動作を保証する駆動回路を提供する。
【解決手段】シフトレジスタに設けられたパルス出力回路において、パルスの出力が行われない非選択期間、ゲート電極がオンするように浮遊状態となっているトランジスタのゲート電極が接続されたノードに対し、クロック信号がトランジスタのゲート電極に入力されるように設けることで、定期的に電位を供給する。また、ブートストラップ動作を行うトランジスタのゲートにゲートが固定電位に接続されたトランジスタを設ける。 （もっと読む）

【課題】プリアンブルに続く最初のハイレベル又はローレベルの区間の長さを、その後のクロッキング部分のハイレベル又はローレベルの区間の長さに一致させる。
【解決手段】 出力ドライバは、第１の電源と出力端子との間に接続される第１のドライバと、第２の電源と出力端子との間に接続される第２のドライバとを有する。第１のドライバ及び第２のドライバの一方は、互いに並列接続された２つの駆動部を備える。これら２つの駆動部の各々と、第１のドライバ及び第２のドライバの他方とは、それぞれ独立した入力信号に応じて動作する。 （もっと読む）