スイッチ回路
【課題】減衰器、移相器の動作制御に用いられ、減衰量および移相量を切替えるのに制御電圧が1つで済むことより、ICの小型化、低コスト化が可能なスイッチ回路を提供する。
【解決手段】スイッチ回路は、回路部1、2と、抵抗R11〜R14、RT0と、キャパシタC1、C2と、NMOSトランジスタT0とから構成されている。また、RF入出力端子Vio1、Vio2から信号の入出力が行われる。Vrefは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Vcを変える事によりNMOSトランジスタT0のドレインーソース間抵抗が制御される。
【解決手段】スイッチ回路は、回路部1、2と、抵抗R11〜R14、RT0と、キャパシタC1、C2と、NMOSトランジスタT0とから構成されている。また、RF入出力端子Vio1、Vio2から信号の入出力が行われる。Vrefは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Vcを変える事によりNMOSトランジスタT0のドレインーソース間抵抗が制御される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、マイクロ波帯からミリ波帯に至るまでの周波数帯域における減衰器、移相器の動作制御に用いられるスイッチ回路に関する。
【背景技術】
【0002】
無線通信システムにおいて減衰器は、送受信の信号の電力レベルを調整し、回路の超過入力を防ぐ、または他の装置への干渉を抑えるための送信電力制御等に用いられ、重要な役割を担っている。移相器は、フェーズドアレーアンテナのように複数信号間の位相差でアンテナパターンを調整する場合や、エコーキャンセラのように遅延波の影響を補正するといったシステムに用いられている。スイッチ回路は送受信信号の切換えや信号のON−OFFに用いられている。
【0003】
減衰器および移相器においては、制御方法としてはアナログのタイプとディジタルのタイプがある。特にディジタルのタイプは制御電圧の電位変動に強いというメリットがある。従来の減衰器および移相器として様々な回路構成が提案されている(例えば、特許文献1〜3参照)。
【0004】
図10は、従来技術にかかる減衰器の回路構成の一例を示す構成図である。図10は、抵抗R101〜R106と、FET素子F101〜F103とから構成されており、制御端子Vc、Vciと、入出力端子Vio1、Vio2とを有している。
【0005】
入出力端子Vio1は、FET素子F101、F102のドレイン端子に接続され、FET素子F101のソース端子は入出力端子Vio2に接続されている。FET素子F102のソース端子は、抵抗R104、R105の一端に接続され、抵抗R104の他端はFET素子F103のドレイン端子、抵抗R106の一端に接続されている。抵抗R105、R106の他端は接地されている。FET素子F103のソース端子は入出力端子Vio2に接続されている。
【0006】
制御端子Vcは、抵抗R101の一端に接続され、抵抗R101の他端はFET素子F101のゲート端子に接続されている。制御端子Vciは、抵抗R102、R103の一端に接続され、抵抗R102、R103の他端はFET素子F102、F103のゲート端子にそれぞれ接続されている。
【0007】
図11は、従来技術にかかる移相器の回路構成の一例を示す構成図である。図11は、基準回路RE11と、遅延回路DE11と、抵抗R111〜R114と、FET素子F111〜F114とから構成されており、制御端子Vc、Vciと、入出力端子Vio1、Vio2とを有している。
【0008】
入出力端子Vio1は、FET素子F111、F112のドレイン端子に接続され、FET素子F111、F112のソース端子はそれぞれ基準回路RE11、遅延回路DE11の一端に接続されている。基準回路RE11、遅延回路DE11の他端には、FET素子F113、F114のドレイン端子に接続され、FET素子F113、F114のソース端子は入出力端子Vio2に接続されている。
【0009】
制御端子Vcは抵抗R111、R113の一端に接続され、抵抗R111、R113の他端はFET素子F111、F113のゲート端子にそれぞれ接続されている。制御端子Vciは抵抗R112、R114の一端に接続され、抵抗R112、R114の他端はFET素子F112、F114のゲート端子にそれぞれ接続されている。
【0010】
図10に示す回路構成は、減衰器においては減衰比を大きくでき、反射特性に優れている。図11に示す移相器も反射特性に優れ、2つの経路を切替えるため経路間のアイソレーションが取れ、設計が容易である。図12〜図14に減衰器の回路構成と測定結果の一例を示す。
【0011】
図12は、減衰器の回路構成の一例を示す構成図である。図12は、抵抗R121〜R124と、FET素子F121〜F123とから構成されており、制御端子Vc、Vciと、入出力端子Vio1、Vio2とを有している。
【0012】
入出力端子Vio1は、FET素子F121、F122のドレイン端子に接続され、FET素子F121のソース端子は入出力端子Vio2に接続されている。FET素子F122のソース端子は、抵抗R124の一端と、FET素子F123のドレイン端子とに接続され、抵抗R124の他端は接地されている。FET素子F123のソース端子は入出力端子Vio2に接続されている。
【0013】
制御端子Vcは、抵抗R121の一端に接続され、抵抗R121の他端はFET素子F121のゲート端子に接続されている。制御端子Vciは、抵抗R122、R123の一端に接続され、抵抗R122、R123の他端はFET素子F122、F123のゲート端子にそれぞれ接続されている。測定結果については図13、図14に示されるように、減衰量を切替えても反射特性の劣化が少なく、20GHzまでの幅広い周波数帯域に渡りON−OFF比13〜15dBを得る。
【0014】
準ミリ波帯域のSPDT(Sinle−Pole Double Throw)スイッチ(1つの端子を2つの端子のどちらかに切替えるスイッチ)としては図15に示すような伝送線路と並列FETを組み合わせたタイプのものがある。
【0015】
図15は、従来技術にかかるSPDTスイッチの回路構成の一例を示す構成図である。図15は、抵抗R151、R152と、伝送線路l151、l152と、FET素子F151、F152とから構成されており、制御端子Vc、Vciと、入出力端子Vio1〜Vio3とを有している。
【0016】
入出力端子Vio1は伝送線路l151、l152の一端に接続され、伝送線路l151、l152の他端は、入出力端子Vio2、Vio3及びFET素子F151、F152のドレイン端子にそれぞれ接続されている。FET素子F151、F152のソース端子は接地されている。FET素子F151、F152のゲート端子は抵抗R151、R152の一端に接続され、抵抗R151、R152の他端は入出力端子Vio2、Vio3に接続されている。FET素子のゲート電圧を制御することにより、ドレイン−ソース間を低インピーダンス、高インピーダンスに切替える動作を行う。
【0017】
これらの高周波スイッチや減衰器、移相器等は、ON−OFFまたは状態切換等を行う際に、(高電位、低電位)および反転した(低電位、高電位)の2つの制御電圧が必要である。この2つの制御電圧を得る方法として、インバータ回路が用いられている。従来のインバータ回路としてはn型FETとp型FETとを用いて構成する方法や、エンハンスメント型FETと抵抗とを用いて構成する方法等がある(例えば、非特許文献1参照)。
【特許文献1】特許第2993449号公報
【特許文献2】特許第3362931号公報
【特許文献3】特許第2743938号公報
【非特許文献1】田原和弘、沖田昌司、加藤武彦、佐藤一成、「シングルコントロールSPDTスイッチICの開発」NEC技報Vol.55No.4,pp65−67、2002
【発明の開示】
【発明が解決しようとする課題】
【0018】
しかしながら、特に、準ミリ波以上での高周波数帯域において機能回路を実現するための主流であるGaAs MMIC(Microwave Monolithic IC)プロセスでは、トランジスタの種類がデプレッションn型FET1種類である場合がある。n型FETとp型FETとの両方のトランジスタが提供されていない場合やエンハンスメント型FETが提供されていない場合、上記で示したような従来のインバータ回路は実現する事ができない。
【0019】
従来、このようなMMICプロセスではインバータ回路はMMIC内部に含めず、外付けの部品で実現していた。しかしながら、インバータ回路を外付けにする場合は、MMICに供給する制御電圧は2つ必要となる。制御する回路の数をN個とすると、2N個の制御電圧が必要となり、MMIC内部のPad配列の増加、MMICパッケージの端子数の増大、実装基板面積の増大をもたらすという問題があった。
【0020】
本発明はかかる課題を解決するためになされたもので、MMICのPad数およびパッケージの端子数を低減でき、小型化、低コスト化が可能なスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【0021】
本発明のスイッチ回路は、1つの制御電圧Vcと1つの基準電圧Vrefをもとにトランジスタのゲート電圧を制御する事で、アース電位と基準電位Vrefを遷移する制御電圧V1を生じさせる。2系統のトランジスタのドレインおよびソース電位を、キャパシタを介し接続することにより分離することで、一方のトランジスタは制御電圧Vcのみで制御し、他方のトランジスタは制御電圧V1のみで制御する事が出来る。これにより従来の2種類の制御電圧と同等の制御を可能とし、減衰量または移相量または信号経路の切り替えを行う。
【0022】
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、互いに並列に接続され、電位が分離された第1、第2の回路部と、前記第1、第2の回路部に共通に接続され、信号を入出力する信号入出力端子と、前記第1の回路部に接続され、該第1の回路部内の導通状態を切り換える第1の切り換え手段と、前記第2の回路部に接続され、前記第1の切り換え手段の切り換える状態に応じて該第2の回路部内の導通状態を切り換える第2の切り換え手段と、を具備することを特徴とするスイッチ回路である。
【0023】
また、請求項2に記載の発明は第1の入出力端子が一端に接続された第1の容量素子と、前記第1の容量素子の他端に、一端を接続された第1の回路部と、前記第1の回路部の他端および第2の入出力端子に接続された第2の容量素子と、一端を第1もしくは第3の入出力端子に、他端を第2もしくは第4の入出力端子に接続された第2の回路部と、基準電圧の印加点から前記第1の回路部の一端、他端に各々接続されたバイアス抵抗素子と、ゲート端子に抵抗素子を介し前記第1の回路の制御端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第2の回路の制御端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【0024】
また、請求項3に記載の発明は、前記バイアス抵抗素子は、基準電圧の印加点から前記第1の回路部の一端もしくは他端の一方のみに接続されたことを特徴とする請求項2に記載のスイッチ回路である。
【0025】
また、請求項4に記載の発明は、第1の入出力端子が、ドレイン端子に接続された第1のトランジスタと、一端に前記第1のトランジスタのソース端子が接続された遅延もしくは減衰回路と、ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第2の入出力端子が接続された第2のトランジスタと、前記第1の入出力端子が一端に接続された第1の容量素子と、前記第1の容量素子の他端に、ドレイン端子を接続された第3のトランジスタと、前記第3のトランジスタのソース端子および第2の入出力端子に接続された第2の容量素子と、基準電圧の印加点から前記第3のトランジスタのソース端子、ドレイン端子に各々接続されたバイアス抵抗素子と、ゲート端子に抵抗素子を介し前記第3のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第1、第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【0026】
また、請求項5に記載の発明は、前記遅延もしくは減衰回路は、一端を前記第2、第3のトランジスタの接続点に接続され、他端を接地された並列抵抗からなることを特徴とする請求項4に記載のスイッチ回路である。
【0027】
また、請求項6に記載の発明は、第1の入出力端子が一端に接続された第1の容量素子と、前記第1の容量素子の他端に、一端を接続された第1の伝送線路と、前記第1の伝送線路の他端と、第2の入出力端子とに接続された第2の容量素子と、第1、第3の入出力端子が接続された第2の伝送線路と、前記第1の伝送線路の他端と、基準電圧の印加点とに接続された1の抵抗素子と、一端が接地された第3の容量素子と、前記第1の伝送線路の他端がドレイン端子に接続され、ソース端子が前記第3の容量素子の他端に接続された第1のトランジスタと、前記第3の入出力端子がドレイン端子に接続され、ソース端子が接地された第2のトランジスタと、ゲート端子に抵抗素子を介し前記第1のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【0028】
また、請求項7に記載の発明は、第1の入出力端子が、ドレイン端子に接続された第1のトランジスタと、一端に前記第1のトランジスタのソース端子が接続された遅延もしくは減衰回路と、ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第2の入出力端子が接続された第2のトランジスタと、前記第1の入出力端子が一端に接続された第1の容量素子と、前記第1の容量素子の他端に、ドレイン端子を接続された第3のトランジスタと、一端に前記第3のトランジスタのソース端子を接続された基準回路と、ドレイン端子に前記基準回路が接続された第4のトランジスタと、前記第4のトランジスタのソース端子および第2の入出力端子に接続された第2の容量素子と、基準電圧の印加点から前記第3のトランジスタのドレイン端子、前記第4のトランジスタのソース端子に各々接続されたバイアス抵抗素子と、一端に前記第1、第2の入出力端子が各々接続され、他端を接地した第1、第2の抵抗素子と、ゲート端子に抵抗素子を介し前記第3、第4のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第1、第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【0029】
また、請求項8に記載の発明は、前記第1〜第4のトランジスタ及び前記制御用トランジスタのドレイン端子とソース端子とを入れ替えたことを特徴とする請求項2〜7の何れかに記載のスイッチ回路である。
【発明の効果】
【0030】
本発明によれば、減衰量および移相量を切替えるための制御電圧が1つで済むことより、特に複数の回路を用いる場合において、MMICのPad数およびパッケージの端子数を低減できることから、小型化、低コスト化が可能なスイッチ回路を提供する事が可能になる。
【発明を実施するための最良の形態】
【0031】
以下、図面を参照して本発明の第1の実施形態について説明する。図1は本発明の第1の実施形態によるスイッチ回路の全体構成を示す構成図である。図1のスイッチ回路は、回路部1、2と、抵抗R1〜R4、RT0と、キャパシタC1、C2と、NMOSトランジスタT0とから構成されている。また、RF入出力端子Vio1、Vio2から信号の入出力が行われる。Vrefは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Vcを変える事によりNMOSトランジスタT0のドレイン−ソース間抵抗が制御される。
【0032】
RF入出力端子Vio1は、キャパシタC1の一端と、回路部2の一端に接続されている。キャパシタC1の他端は、回路部1の一端に接続されると共に、抵抗R3を介して基準電圧Vrefが印加された定電圧点に接続されている。回路部1の他端は、抵抗R4を介して基準電圧Vrefが印加された定電圧点に接続されると共に、キャパシタC2を介してRF入出力端子Vio2に接続されている。回路部2の他端は、RF入出力端子Vio2に接続されている。
【0033】
基準電圧Vrefが印加された定電圧点は抵抗R1を介して、NMOSトランジスタT0のドレイン端子に接続されている。NMOSトランジスタT0のソース端子は抵抗R2の一端と、回路部2の制御端子に接続され、抵抗R2の他端は接地されている。また、回路部1の制御端子は抵抗RT0を介し、NMOSトランジスタT0のゲート端子に接続されている。ここで、回路部1の制御端子の電圧を制御電圧Vcとし、回路部2の制御端子の電圧を制御電圧V1とする。
【0034】
次に、本発明の第1の実施形態のスイッチ回路の動作について説明する。電圧差Vc−Vrefの電圧値がNMOSトランジスタT0の閾値電圧Vpより低い場合はドレイン−ソース間の抵抗値は高抵抗となり、ドレイン−ソース間に電流は流れない。よって電圧降下は生じないため、制御電圧V1は0Vとなる。一方、電圧差Vc−VrefがNMOSトランジスタT0の閾値電圧Vpより高く、ドレイン−ソース間の抵抗値が数Ω程度と小さい抵抗値となった場合、基準電圧Vrefと0Vの電圧差によりドレインーソース間に電流が流れる。
【0035】
この場合、電位V1は、下式(1)のようになる。
V1 = Vref×R2/(R1+R2) …(1)
ここでVrefをマイナス電位に設定した場合、制御電圧Vcが(低、高)に対し、制御電圧V1は(0、マイナス電位)→(高、低)となる、逆向きの電圧遷移を行う事ができる。このように、制御電圧は1つであっても、擬似的に反転電圧を得る事ができる。
【0036】
ここで得られた制御電圧V1、Vcを、回路部1、2の内部のトランジスタのゲート電圧の制御に用いる。このためには上式(1)の右辺の値がトランジスタの閾値電圧Vpより低い必要がある。ただし、VlowcはLow時の制御電圧Vcの値で、VhighcはHigh時の制御電圧Vcの値である。
Vref×R2/(R1+R2) < Vp …(2)
Vlowc−Vref < Vp …(3)
Vhighc−Vref > Vp …(4)
【0037】
回路部1と回路部2とは、キャパシタC1、C2を介しているため、電位が分離されている。回路部1内部のトランジスタのドレインおよびソースの電位は抵抗R3、R4を介して基準電圧Vrefとなる。式(2)〜(4)の関係を満たす時、回路部2内部のトランジスタのゲート電圧は制御電圧V1で制御を行う事で、トランジスタのドレイン−ソース間を通過する信号のON−OFFができる。かつ回路部1内部のトランジスタのドレイン−ソース間を通過する信号のON−OFFは制御電圧Vcで制御できる。またVcが(低→高)と変化する場合において、制御電圧V1は(高→低)という遷移するため、回路部1を通過する経路と、回路部2を通過する経路とを切替える動作が得られる。
【0038】
PMOSトランジスタの場合は電圧の正負が逆転するため、式(1)の右辺の値がトランジスタの閾値電圧Vpより高い必要がある。一般化すると、(2)〜(4)式は、下式のようになる。
|Vref×R2/(R1+R2)| > |Vp| …(5)
Vlowc−Vref < Vp …(6)
Vhighc−Vref > Vp …(7)
【0039】
上記のことより、従来技術では制御電圧が2つ必要であったが、本発明では1つの制御電圧で切り替え動作が可能となる。別途基準電圧を供給する必要があるが、これは一定の電位であるため制御は不要である。例えば減衰器または移相器を4段にした場合、従来技術では2×4段=8個の端子が必要であった。本発明の装置で構成される減衰器および移相器では1×4段+1(基準電圧用)=5個の端子で済む。また、この基準電圧は他の回路と共用もできるため、実質は4個の端子で済む場合もある。
【0040】
よって、本発明のスイッチ回路では、減衰量および移相量を切替えるのに制御電圧が1つで済むというメリットがある。特に回路を複数用いる場合において、MMICのPad数およびパッケージの端子数を低減でき、ICの小型化、低コスト化に寄与する事ができる。
【0041】
図面を参照して本発明の第2の実施形態について説明する。図2は本発明の第2の実施形態によるスイッチ回路の全体構成を示す構成図である。図2のスイッチ回路の構成要素は、図1に示す第1の実施形態のスイッチ回路と同様であり、RF入出力端子Vio1、Vio2、Vio3から信号の入出力が行われる。
【0042】
Vrefは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Vcを変える事によりNMOSトランジスタT0のドレインーソース間抵抗が制御される。回路の接続状態については、回路部2の他端が、RF入出力端子Vio2に接続される代わりに、RF入出力端子Vio3に接続されていること以外は、図1に示す第1の実施形態のスイッチ回路と同様である。
【0043】
本発明の第2の実施形態の動作については、RF入出力端子が3端子であることから、信号の入力先もしくは出力先の片方が2つの端子を用いて信号の伝達が行われる。上記以外の事項については、第1の実施形態のスイッチ回路と同様である。
【0044】
図面を参照して本発明の第3の実施形態について説明する。図3は本発明の第3の実施形態によるスイッチ回路の全体構成を示す構成図である。図3のスイッチ回路の構成要素は、図1に示す第1の実施形態のスイッチ回路と同様であり、RF入出力端子Vio1、Vio2、Vio3、Vio4から信号の入出力が行われる。Vrefは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Vcを変える事によりNMOSトランジスタT0のドレインーソース間抵抗が制御される。
【0045】
回路の接続状態については、RF入出力端子Vio3が回路部2の一端に接続され、回路部2の他端が、RF入出力端子Vio4に接続されていること以外は、図1に示す第1の実施形態のスイッチ回路と同様である。
【0046】
本発明の第3の実施形態の動作については、RF入出力端子が4端子であることから、信号の入力先及び出力先がそれぞれ2つの端子を用いて信号の伝達が行われる。上記以外の事項については、第1の実施形態のスイッチ回路と同様である。
【0047】
図面を参照して本発明の第4の実施形態について説明する。ここで、図1から図3に記載した本発明の第1〜第3の実施形態において、抵抗R3、R4はトランジスタのドレインおよびソース電位を規定するために使っている。このため、回路1および回路2の構成次第では、抵抗R3、R4のうち一方を削除する事ができ、本発明の第4の実施形態はその時に対応する実施形態である。
【0048】
図4は本発明の第4の実施形態によるスイッチ回路の全体構成を示す構成図である。図4のスイッチ回路は、抵抗R4を削除した以外は図1に示す本発明の第1の実施形態と同様である。回路の動作については、本発明の第1の実施形態と同様の動作を行う。尚、本実施形態においては、RF入出力端子が2つの場合について記載したが、第2、第3の実施形態に示すような3もしくは4つの場合についても適用できる。
【0049】
図面を参照して本発明の第5の実施形態について説明する。図5は本発明の第5の実施形態によるスイッチ回路の全体構成を示す構成図である。図5のスイッチ回路は、減衰回路3と、抵抗R1〜R4、RT0〜RT3と、キャパシタC1、C2と、NMOSトランジスタT0〜T3とから構成されている。
【0050】
RF入出力端子Vio1は、キャパシタC1の一端と、NMOSトランジスタT1のドレイン端子に接続されている。キャパシタC1の他端は、NMOSトランジスタT3のドレイン端子に接続されるとともに、抵抗R3を介して基準電圧Vrefが印加された定電圧点に接続されている。
【0051】
NMOSトランジスタT3のソース端子には、抵抗R4を介して基準電圧Vrefが印加された定電圧点に接続されると共に、キャパシタC2を介してRF入出力端子Vio2に接続されている。NMOSトランジスタT1のソース端子は、減衰回路3を介して、NMOSトランジスタT2のドレイン端子に接続される。NMOSトランジスタT2のソース端子はRF入出力端子Vio2に接続されている。
【0052】
基準電圧Vrefが印加された定電圧点は抵抗R1を介して、NMOSトランジスタT0のドレイン端子に接続されている。NMOSトランジスタT0のソース端子は、抵抗R2の一端と、抵抗RT1を介しNMOSトランジスタT1のゲート端子に接続されていると共に、抵抗RT2を介し、NMOSトランジスタT2のゲート端子に接続されている。
【0053】
また、抵抗R2の他端は接地されている。制御電圧Vcを印加する端子は抵抗RT0を介し、NMOSトランジスタT0のゲート端子に接続されていると共に、抵抗RT3を介し、NMOSトランジスタT3のゲート端子に接続されている。
【0054】
本発明の第5の実施形態の動作については、本発明の第1の実施形態のスイッチ回路と同様に、制御電圧Vcにより信号経路を切り換える。このとき、NMOSトランジスタT1、T2の間に接続される減衰回路3を通る場合、出力信号の通過損失が変化することより、減衰器として機能させる事ができる。
【0055】
図面を参照して本発明の第6の実施形態について説明する。図6は本発明の第6の実施形態によるスイッチ回路の全体構成を示す構成図である。図6のスイッチ回路は、減衰回路3が並列の抵抗Rattに変更する以外は図5に示す本発明の第5の実施形態によるスイッチ回路の構成と同様である。即ち、NMOSトランジスタT1のソース端子がNMOSトランジスタT2のドレイン端子に接続され、その接続点が抵抗Rattの一端に接続されている。抵抗Rattの他端は接地されている。
【0056】
本発明の第6の実施形態の動作については、本発明の第1の実施形態のスイッチ回路と同様に、制御電圧Vcにより信号経路を切り換える。このとき、NMOSトランジスタT1およびT2の方を通過する信号は、抵抗Rattにより通過損失が大きくなることより、減衰器として機能させる事ができる。
【0057】
図面を参照して本発明の第7の実施形態について説明する。図7は本発明の第7の実施形態によるスイッチ回路の全体構成を示す構成図である。図7のスイッチ回路は、減衰回路3を遅延回路4に変更する以外は図5に示す本発明の第5の実施形態によるスイッチ回路の構成と同様である。
【0058】
本発明の第7の実施形態の動作については、本発明の第1の実施形態のスイッチ回路と同様に、制御電圧Vcにより信号経路を切り換える。このとき、NMOSトランジスタT1、T2の間の遅延回路を通る場合、出力信号の位相が変化することより、移相器として機能させる事ができる。
【0059】
図面を参照して本発明の第8の実施形態について説明する。図8は本発明の第8の実施形態によるスイッチ回路の全体構成を示す構成図である。図8のスイッチ回路は、伝送線路l1、l2と、抵抗R1〜R3、RT0〜RT2と、キャパシタC1〜C3と、NMOSトランジスタT0〜T2とから構成されている。
【0060】
RF入出力端子Vio1は、キャパシタC1の一端と、伝送線路l2の一端とに接続されている。キャパシタC1の他端は、伝送線路l1の一端に接続される。伝送線路l2の他端は、キャパシタC2を介しRF入出力端子Vio2に接続されているとともに、抵抗R3を介して基準電圧Vrefが印加された定電圧点に接続されている。また、伝送線路l1の他端は、NMOSトランジスタT1のドレイン端子に接続される。
【0061】
NMOSトランジスタT1のソース端子は、キャパシタC3を介して接地されている。伝送線路l2の他端は、NMOSトランジスタT1のドレイン端子に接続されると共に、RF入出力端子Vio3に接続されている。NMOSトランジスタT2のソース端子は、接地されている。
【0062】
基準電圧Vrefが印加された定電圧点は抵抗R1を介して、NMOSトランジスタT0のドレイン端子に接続されている。NMOSトランジスタT0のソース端子は、抵抗R2の一端と、抵抗RT2を介しNMOSトランジスタT2のゲート端子に接続されている。
【0063】
また、抵抗R2の他端は接地されている。制御電圧Vcを印加する端子は抵抗RT0を介し、NMOSトランジスタT0のゲート端子に接続されていると共に、抵抗RT1を介し、NMOSトランジスタT1のゲート端子に接続されている。ここで、NMOSトランジスタT0のソース端子の電圧を制御電圧V1とする。
【0064】
本発明の第8の実施形態の動作については、本発明の第1の実施形態のスイッチ回路と同様に、制御電圧Vcにより信号経路を切り換える。
【0065】
図面を参照して本発明の第9の実施形態について説明する。図9は本発明の第9の実施形態によるスイッチ回路の全体構成を示す構成図である。図9のスイッチ回路は、基準回路5と、減衰回路又は遅延回路6と、抵抗R1〜R6、RT0〜RT4と、キャパシタC1、C2と、NMOSトランジスタT0〜T4とから構成されている。
【0066】
図9のスイッチ回路は、減衰回路3を減衰回路又は遅延回路6に変更し、NMOSトランジスタT3のソース端子が基準回路5の一端に接続され、基準回路5の他端がNMOSトランジスタT4のドレイン端子に接続され、NMOSトランジスタT4のソース端子が抵抗R4とキャパシタC2との接続点に接続されている。NMOSトランジスタT3のゲート端子は抵抗RT4を介し制御電圧Vcの印加点に接続されている。
【0067】
また、RF入出力端子Vio1、Vio2はそれぞれ抵抗R5、R6の各一端に接続され、抵抗R5、R6の各他端は接地されている。上記以外については図5に示す本発明の第5の実施形態によるスイッチ回路の構成と同様である。このとき、RF入出力端子Vio1、Vio2には並列の抵抗R5、R6をそれぞれ接続することで、NMOSトランジスタT1、T2のドレイン、ソース端子の電位を0Vにしている。
【0068】
また、図5〜図7の例と異なり、トランジスタT3、T4の間に基準回路5を入れている。この基準回路5としては、例えば減衰器として用いるのであれば損失を低減するための整合回路を入れる、減衰量の少ない減衰回路を入れるといった方法がある。移相器として用いるのであれば整合回路の他、遅延回路とは逆移相となる回路を入れる等の使い方が考えられる。
【0069】
たとえば、遅延線路内に直列キャパシタが含まれていると、各々のトランジスタのドレインまたはソース電位が分離されるためそれぞれの電位を確定する必要がある。その場合には抵抗R3〜R6を用いて行う。
【0070】
尚、本発明の第1〜第9の実施形態において、NMOSトランジスタのドレイン、ソース端子を指定しているが、本発明の減衰器、移相器、スイッチは、ドレイン端子とソース端子を入れ換えても同様の動作を得る事ができる。
【図面の簡単な説明】
【0071】
【図1】本発明の第1の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図2】本発明の第2の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図3】本発明の第3の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図4】本発明の第4の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図5】本発明の第5の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図6】本発明の第6の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図7】本発明の第7の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図8】本発明の第8の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図9】本発明の第9の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図10】従来技術にかかる減衰器の回路構成を示す構成図である。
【図11】従来技術にかかる移相器の回路構成を示す構成図である。
【図12】測定に使用した従来技術にかかる減衰器の回路構成の一例を示す構成図である。
【図13】図12の減衰器の通過利得の測定結果を示す図である。
【図14】図12の減衰器の反射利得の測定結果を示す図である。
【図15】従来技術にかかるSPDTスイッチの回路構成を示す構成図である。
【符号の説明】
【0072】
1、2…回路部、 R11〜R14、RT0…抵抗、 C11、C12…キャパシタ、 T0…NMOSトランジスタ、 Vio1、Vio2…RF入出力端子、 Vref…基準電圧、 V1、Vc…制御電圧
【技術分野】
【0001】
本発明は、マイクロ波帯からミリ波帯に至るまでの周波数帯域における減衰器、移相器の動作制御に用いられるスイッチ回路に関する。
【背景技術】
【0002】
無線通信システムにおいて減衰器は、送受信の信号の電力レベルを調整し、回路の超過入力を防ぐ、または他の装置への干渉を抑えるための送信電力制御等に用いられ、重要な役割を担っている。移相器は、フェーズドアレーアンテナのように複数信号間の位相差でアンテナパターンを調整する場合や、エコーキャンセラのように遅延波の影響を補正するといったシステムに用いられている。スイッチ回路は送受信信号の切換えや信号のON−OFFに用いられている。
【0003】
減衰器および移相器においては、制御方法としてはアナログのタイプとディジタルのタイプがある。特にディジタルのタイプは制御電圧の電位変動に強いというメリットがある。従来の減衰器および移相器として様々な回路構成が提案されている(例えば、特許文献1〜3参照)。
【0004】
図10は、従来技術にかかる減衰器の回路構成の一例を示す構成図である。図10は、抵抗R101〜R106と、FET素子F101〜F103とから構成されており、制御端子Vc、Vciと、入出力端子Vio1、Vio2とを有している。
【0005】
入出力端子Vio1は、FET素子F101、F102のドレイン端子に接続され、FET素子F101のソース端子は入出力端子Vio2に接続されている。FET素子F102のソース端子は、抵抗R104、R105の一端に接続され、抵抗R104の他端はFET素子F103のドレイン端子、抵抗R106の一端に接続されている。抵抗R105、R106の他端は接地されている。FET素子F103のソース端子は入出力端子Vio2に接続されている。
【0006】
制御端子Vcは、抵抗R101の一端に接続され、抵抗R101の他端はFET素子F101のゲート端子に接続されている。制御端子Vciは、抵抗R102、R103の一端に接続され、抵抗R102、R103の他端はFET素子F102、F103のゲート端子にそれぞれ接続されている。
【0007】
図11は、従来技術にかかる移相器の回路構成の一例を示す構成図である。図11は、基準回路RE11と、遅延回路DE11と、抵抗R111〜R114と、FET素子F111〜F114とから構成されており、制御端子Vc、Vciと、入出力端子Vio1、Vio2とを有している。
【0008】
入出力端子Vio1は、FET素子F111、F112のドレイン端子に接続され、FET素子F111、F112のソース端子はそれぞれ基準回路RE11、遅延回路DE11の一端に接続されている。基準回路RE11、遅延回路DE11の他端には、FET素子F113、F114のドレイン端子に接続され、FET素子F113、F114のソース端子は入出力端子Vio2に接続されている。
【0009】
制御端子Vcは抵抗R111、R113の一端に接続され、抵抗R111、R113の他端はFET素子F111、F113のゲート端子にそれぞれ接続されている。制御端子Vciは抵抗R112、R114の一端に接続され、抵抗R112、R114の他端はFET素子F112、F114のゲート端子にそれぞれ接続されている。
【0010】
図10に示す回路構成は、減衰器においては減衰比を大きくでき、反射特性に優れている。図11に示す移相器も反射特性に優れ、2つの経路を切替えるため経路間のアイソレーションが取れ、設計が容易である。図12〜図14に減衰器の回路構成と測定結果の一例を示す。
【0011】
図12は、減衰器の回路構成の一例を示す構成図である。図12は、抵抗R121〜R124と、FET素子F121〜F123とから構成されており、制御端子Vc、Vciと、入出力端子Vio1、Vio2とを有している。
【0012】
入出力端子Vio1は、FET素子F121、F122のドレイン端子に接続され、FET素子F121のソース端子は入出力端子Vio2に接続されている。FET素子F122のソース端子は、抵抗R124の一端と、FET素子F123のドレイン端子とに接続され、抵抗R124の他端は接地されている。FET素子F123のソース端子は入出力端子Vio2に接続されている。
【0013】
制御端子Vcは、抵抗R121の一端に接続され、抵抗R121の他端はFET素子F121のゲート端子に接続されている。制御端子Vciは、抵抗R122、R123の一端に接続され、抵抗R122、R123の他端はFET素子F122、F123のゲート端子にそれぞれ接続されている。測定結果については図13、図14に示されるように、減衰量を切替えても反射特性の劣化が少なく、20GHzまでの幅広い周波数帯域に渡りON−OFF比13〜15dBを得る。
【0014】
準ミリ波帯域のSPDT(Sinle−Pole Double Throw)スイッチ(1つの端子を2つの端子のどちらかに切替えるスイッチ)としては図15に示すような伝送線路と並列FETを組み合わせたタイプのものがある。
【0015】
図15は、従来技術にかかるSPDTスイッチの回路構成の一例を示す構成図である。図15は、抵抗R151、R152と、伝送線路l151、l152と、FET素子F151、F152とから構成されており、制御端子Vc、Vciと、入出力端子Vio1〜Vio3とを有している。
【0016】
入出力端子Vio1は伝送線路l151、l152の一端に接続され、伝送線路l151、l152の他端は、入出力端子Vio2、Vio3及びFET素子F151、F152のドレイン端子にそれぞれ接続されている。FET素子F151、F152のソース端子は接地されている。FET素子F151、F152のゲート端子は抵抗R151、R152の一端に接続され、抵抗R151、R152の他端は入出力端子Vio2、Vio3に接続されている。FET素子のゲート電圧を制御することにより、ドレイン−ソース間を低インピーダンス、高インピーダンスに切替える動作を行う。
【0017】
これらの高周波スイッチや減衰器、移相器等は、ON−OFFまたは状態切換等を行う際に、(高電位、低電位)および反転した(低電位、高電位)の2つの制御電圧が必要である。この2つの制御電圧を得る方法として、インバータ回路が用いられている。従来のインバータ回路としてはn型FETとp型FETとを用いて構成する方法や、エンハンスメント型FETと抵抗とを用いて構成する方法等がある(例えば、非特許文献1参照)。
【特許文献1】特許第2993449号公報
【特許文献2】特許第3362931号公報
【特許文献3】特許第2743938号公報
【非特許文献1】田原和弘、沖田昌司、加藤武彦、佐藤一成、「シングルコントロールSPDTスイッチICの開発」NEC技報Vol.55No.4,pp65−67、2002
【発明の開示】
【発明が解決しようとする課題】
【0018】
しかしながら、特に、準ミリ波以上での高周波数帯域において機能回路を実現するための主流であるGaAs MMIC(Microwave Monolithic IC)プロセスでは、トランジスタの種類がデプレッションn型FET1種類である場合がある。n型FETとp型FETとの両方のトランジスタが提供されていない場合やエンハンスメント型FETが提供されていない場合、上記で示したような従来のインバータ回路は実現する事ができない。
【0019】
従来、このようなMMICプロセスではインバータ回路はMMIC内部に含めず、外付けの部品で実現していた。しかしながら、インバータ回路を外付けにする場合は、MMICに供給する制御電圧は2つ必要となる。制御する回路の数をN個とすると、2N個の制御電圧が必要となり、MMIC内部のPad配列の増加、MMICパッケージの端子数の増大、実装基板面積の増大をもたらすという問題があった。
【0020】
本発明はかかる課題を解決するためになされたもので、MMICのPad数およびパッケージの端子数を低減でき、小型化、低コスト化が可能なスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【0021】
本発明のスイッチ回路は、1つの制御電圧Vcと1つの基準電圧Vrefをもとにトランジスタのゲート電圧を制御する事で、アース電位と基準電位Vrefを遷移する制御電圧V1を生じさせる。2系統のトランジスタのドレインおよびソース電位を、キャパシタを介し接続することにより分離することで、一方のトランジスタは制御電圧Vcのみで制御し、他方のトランジスタは制御電圧V1のみで制御する事が出来る。これにより従来の2種類の制御電圧と同等の制御を可能とし、減衰量または移相量または信号経路の切り替えを行う。
【0022】
本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、互いに並列に接続され、電位が分離された第1、第2の回路部と、前記第1、第2の回路部に共通に接続され、信号を入出力する信号入出力端子と、前記第1の回路部に接続され、該第1の回路部内の導通状態を切り換える第1の切り換え手段と、前記第2の回路部に接続され、前記第1の切り換え手段の切り換える状態に応じて該第2の回路部内の導通状態を切り換える第2の切り換え手段と、を具備することを特徴とするスイッチ回路である。
【0023】
また、請求項2に記載の発明は第1の入出力端子が一端に接続された第1の容量素子と、前記第1の容量素子の他端に、一端を接続された第1の回路部と、前記第1の回路部の他端および第2の入出力端子に接続された第2の容量素子と、一端を第1もしくは第3の入出力端子に、他端を第2もしくは第4の入出力端子に接続された第2の回路部と、基準電圧の印加点から前記第1の回路部の一端、他端に各々接続されたバイアス抵抗素子と、ゲート端子に抵抗素子を介し前記第1の回路の制御端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第2の回路の制御端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【0024】
また、請求項3に記載の発明は、前記バイアス抵抗素子は、基準電圧の印加点から前記第1の回路部の一端もしくは他端の一方のみに接続されたことを特徴とする請求項2に記載のスイッチ回路である。
【0025】
また、請求項4に記載の発明は、第1の入出力端子が、ドレイン端子に接続された第1のトランジスタと、一端に前記第1のトランジスタのソース端子が接続された遅延もしくは減衰回路と、ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第2の入出力端子が接続された第2のトランジスタと、前記第1の入出力端子が一端に接続された第1の容量素子と、前記第1の容量素子の他端に、ドレイン端子を接続された第3のトランジスタと、前記第3のトランジスタのソース端子および第2の入出力端子に接続された第2の容量素子と、基準電圧の印加点から前記第3のトランジスタのソース端子、ドレイン端子に各々接続されたバイアス抵抗素子と、ゲート端子に抵抗素子を介し前記第3のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第1、第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【0026】
また、請求項5に記載の発明は、前記遅延もしくは減衰回路は、一端を前記第2、第3のトランジスタの接続点に接続され、他端を接地された並列抵抗からなることを特徴とする請求項4に記載のスイッチ回路である。
【0027】
また、請求項6に記載の発明は、第1の入出力端子が一端に接続された第1の容量素子と、前記第1の容量素子の他端に、一端を接続された第1の伝送線路と、前記第1の伝送線路の他端と、第2の入出力端子とに接続された第2の容量素子と、第1、第3の入出力端子が接続された第2の伝送線路と、前記第1の伝送線路の他端と、基準電圧の印加点とに接続された1の抵抗素子と、一端が接地された第3の容量素子と、前記第1の伝送線路の他端がドレイン端子に接続され、ソース端子が前記第3の容量素子の他端に接続された第1のトランジスタと、前記第3の入出力端子がドレイン端子に接続され、ソース端子が接地された第2のトランジスタと、ゲート端子に抵抗素子を介し前記第1のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【0028】
また、請求項7に記載の発明は、第1の入出力端子が、ドレイン端子に接続された第1のトランジスタと、一端に前記第1のトランジスタのソース端子が接続された遅延もしくは減衰回路と、ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第2の入出力端子が接続された第2のトランジスタと、前記第1の入出力端子が一端に接続された第1の容量素子と、前記第1の容量素子の他端に、ドレイン端子を接続された第3のトランジスタと、一端に前記第3のトランジスタのソース端子を接続された基準回路と、ドレイン端子に前記基準回路が接続された第4のトランジスタと、前記第4のトランジスタのソース端子および第2の入出力端子に接続された第2の容量素子と、基準電圧の印加点から前記第3のトランジスタのドレイン端子、前記第4のトランジスタのソース端子に各々接続されたバイアス抵抗素子と、一端に前記第1、第2の入出力端子が各々接続され、他端を接地した第1、第2の抵抗素子と、ゲート端子に抵抗素子を介し前記第3、第4のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第1、第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【0029】
また、請求項8に記載の発明は、前記第1〜第4のトランジスタ及び前記制御用トランジスタのドレイン端子とソース端子とを入れ替えたことを特徴とする請求項2〜7の何れかに記載のスイッチ回路である。
【発明の効果】
【0030】
本発明によれば、減衰量および移相量を切替えるための制御電圧が1つで済むことより、特に複数の回路を用いる場合において、MMICのPad数およびパッケージの端子数を低減できることから、小型化、低コスト化が可能なスイッチ回路を提供する事が可能になる。
【発明を実施するための最良の形態】
【0031】
以下、図面を参照して本発明の第1の実施形態について説明する。図1は本発明の第1の実施形態によるスイッチ回路の全体構成を示す構成図である。図1のスイッチ回路は、回路部1、2と、抵抗R1〜R4、RT0と、キャパシタC1、C2と、NMOSトランジスタT0とから構成されている。また、RF入出力端子Vio1、Vio2から信号の入出力が行われる。Vrefは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Vcを変える事によりNMOSトランジスタT0のドレイン−ソース間抵抗が制御される。
【0032】
RF入出力端子Vio1は、キャパシタC1の一端と、回路部2の一端に接続されている。キャパシタC1の他端は、回路部1の一端に接続されると共に、抵抗R3を介して基準電圧Vrefが印加された定電圧点に接続されている。回路部1の他端は、抵抗R4を介して基準電圧Vrefが印加された定電圧点に接続されると共に、キャパシタC2を介してRF入出力端子Vio2に接続されている。回路部2の他端は、RF入出力端子Vio2に接続されている。
【0033】
基準電圧Vrefが印加された定電圧点は抵抗R1を介して、NMOSトランジスタT0のドレイン端子に接続されている。NMOSトランジスタT0のソース端子は抵抗R2の一端と、回路部2の制御端子に接続され、抵抗R2の他端は接地されている。また、回路部1の制御端子は抵抗RT0を介し、NMOSトランジスタT0のゲート端子に接続されている。ここで、回路部1の制御端子の電圧を制御電圧Vcとし、回路部2の制御端子の電圧を制御電圧V1とする。
【0034】
次に、本発明の第1の実施形態のスイッチ回路の動作について説明する。電圧差Vc−Vrefの電圧値がNMOSトランジスタT0の閾値電圧Vpより低い場合はドレイン−ソース間の抵抗値は高抵抗となり、ドレイン−ソース間に電流は流れない。よって電圧降下は生じないため、制御電圧V1は0Vとなる。一方、電圧差Vc−VrefがNMOSトランジスタT0の閾値電圧Vpより高く、ドレイン−ソース間の抵抗値が数Ω程度と小さい抵抗値となった場合、基準電圧Vrefと0Vの電圧差によりドレインーソース間に電流が流れる。
【0035】
この場合、電位V1は、下式(1)のようになる。
V1 = Vref×R2/(R1+R2) …(1)
ここでVrefをマイナス電位に設定した場合、制御電圧Vcが(低、高)に対し、制御電圧V1は(0、マイナス電位)→(高、低)となる、逆向きの電圧遷移を行う事ができる。このように、制御電圧は1つであっても、擬似的に反転電圧を得る事ができる。
【0036】
ここで得られた制御電圧V1、Vcを、回路部1、2の内部のトランジスタのゲート電圧の制御に用いる。このためには上式(1)の右辺の値がトランジスタの閾値電圧Vpより低い必要がある。ただし、VlowcはLow時の制御電圧Vcの値で、VhighcはHigh時の制御電圧Vcの値である。
Vref×R2/(R1+R2) < Vp …(2)
Vlowc−Vref < Vp …(3)
Vhighc−Vref > Vp …(4)
【0037】
回路部1と回路部2とは、キャパシタC1、C2を介しているため、電位が分離されている。回路部1内部のトランジスタのドレインおよびソースの電位は抵抗R3、R4を介して基準電圧Vrefとなる。式(2)〜(4)の関係を満たす時、回路部2内部のトランジスタのゲート電圧は制御電圧V1で制御を行う事で、トランジスタのドレイン−ソース間を通過する信号のON−OFFができる。かつ回路部1内部のトランジスタのドレイン−ソース間を通過する信号のON−OFFは制御電圧Vcで制御できる。またVcが(低→高)と変化する場合において、制御電圧V1は(高→低)という遷移するため、回路部1を通過する経路と、回路部2を通過する経路とを切替える動作が得られる。
【0038】
PMOSトランジスタの場合は電圧の正負が逆転するため、式(1)の右辺の値がトランジスタの閾値電圧Vpより高い必要がある。一般化すると、(2)〜(4)式は、下式のようになる。
|Vref×R2/(R1+R2)| > |Vp| …(5)
Vlowc−Vref < Vp …(6)
Vhighc−Vref > Vp …(7)
【0039】
上記のことより、従来技術では制御電圧が2つ必要であったが、本発明では1つの制御電圧で切り替え動作が可能となる。別途基準電圧を供給する必要があるが、これは一定の電位であるため制御は不要である。例えば減衰器または移相器を4段にした場合、従来技術では2×4段=8個の端子が必要であった。本発明の装置で構成される減衰器および移相器では1×4段+1(基準電圧用)=5個の端子で済む。また、この基準電圧は他の回路と共用もできるため、実質は4個の端子で済む場合もある。
【0040】
よって、本発明のスイッチ回路では、減衰量および移相量を切替えるのに制御電圧が1つで済むというメリットがある。特に回路を複数用いる場合において、MMICのPad数およびパッケージの端子数を低減でき、ICの小型化、低コスト化に寄与する事ができる。
【0041】
図面を参照して本発明の第2の実施形態について説明する。図2は本発明の第2の実施形態によるスイッチ回路の全体構成を示す構成図である。図2のスイッチ回路の構成要素は、図1に示す第1の実施形態のスイッチ回路と同様であり、RF入出力端子Vio1、Vio2、Vio3から信号の入出力が行われる。
【0042】
Vrefは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Vcを変える事によりNMOSトランジスタT0のドレインーソース間抵抗が制御される。回路の接続状態については、回路部2の他端が、RF入出力端子Vio2に接続される代わりに、RF入出力端子Vio3に接続されていること以外は、図1に示す第1の実施形態のスイッチ回路と同様である。
【0043】
本発明の第2の実施形態の動作については、RF入出力端子が3端子であることから、信号の入力先もしくは出力先の片方が2つの端子を用いて信号の伝達が行われる。上記以外の事項については、第1の実施形態のスイッチ回路と同様である。
【0044】
図面を参照して本発明の第3の実施形態について説明する。図3は本発明の第3の実施形態によるスイッチ回路の全体構成を示す構成図である。図3のスイッチ回路の構成要素は、図1に示す第1の実施形態のスイッチ回路と同様であり、RF入出力端子Vio1、Vio2、Vio3、Vio4から信号の入出力が行われる。Vrefは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Vcを変える事によりNMOSトランジスタT0のドレインーソース間抵抗が制御される。
【0045】
回路の接続状態については、RF入出力端子Vio3が回路部2の一端に接続され、回路部2の他端が、RF入出力端子Vio4に接続されていること以外は、図1に示す第1の実施形態のスイッチ回路と同様である。
【0046】
本発明の第3の実施形態の動作については、RF入出力端子が4端子であることから、信号の入力先及び出力先がそれぞれ2つの端子を用いて信号の伝達が行われる。上記以外の事項については、第1の実施形態のスイッチ回路と同様である。
【0047】
図面を参照して本発明の第4の実施形態について説明する。ここで、図1から図3に記載した本発明の第1〜第3の実施形態において、抵抗R3、R4はトランジスタのドレインおよびソース電位を規定するために使っている。このため、回路1および回路2の構成次第では、抵抗R3、R4のうち一方を削除する事ができ、本発明の第4の実施形態はその時に対応する実施形態である。
【0048】
図4は本発明の第4の実施形態によるスイッチ回路の全体構成を示す構成図である。図4のスイッチ回路は、抵抗R4を削除した以外は図1に示す本発明の第1の実施形態と同様である。回路の動作については、本発明の第1の実施形態と同様の動作を行う。尚、本実施形態においては、RF入出力端子が2つの場合について記載したが、第2、第3の実施形態に示すような3もしくは4つの場合についても適用できる。
【0049】
図面を参照して本発明の第5の実施形態について説明する。図5は本発明の第5の実施形態によるスイッチ回路の全体構成を示す構成図である。図5のスイッチ回路は、減衰回路3と、抵抗R1〜R4、RT0〜RT3と、キャパシタC1、C2と、NMOSトランジスタT0〜T3とから構成されている。
【0050】
RF入出力端子Vio1は、キャパシタC1の一端と、NMOSトランジスタT1のドレイン端子に接続されている。キャパシタC1の他端は、NMOSトランジスタT3のドレイン端子に接続されるとともに、抵抗R3を介して基準電圧Vrefが印加された定電圧点に接続されている。
【0051】
NMOSトランジスタT3のソース端子には、抵抗R4を介して基準電圧Vrefが印加された定電圧点に接続されると共に、キャパシタC2を介してRF入出力端子Vio2に接続されている。NMOSトランジスタT1のソース端子は、減衰回路3を介して、NMOSトランジスタT2のドレイン端子に接続される。NMOSトランジスタT2のソース端子はRF入出力端子Vio2に接続されている。
【0052】
基準電圧Vrefが印加された定電圧点は抵抗R1を介して、NMOSトランジスタT0のドレイン端子に接続されている。NMOSトランジスタT0のソース端子は、抵抗R2の一端と、抵抗RT1を介しNMOSトランジスタT1のゲート端子に接続されていると共に、抵抗RT2を介し、NMOSトランジスタT2のゲート端子に接続されている。
【0053】
また、抵抗R2の他端は接地されている。制御電圧Vcを印加する端子は抵抗RT0を介し、NMOSトランジスタT0のゲート端子に接続されていると共に、抵抗RT3を介し、NMOSトランジスタT3のゲート端子に接続されている。
【0054】
本発明の第5の実施形態の動作については、本発明の第1の実施形態のスイッチ回路と同様に、制御電圧Vcにより信号経路を切り換える。このとき、NMOSトランジスタT1、T2の間に接続される減衰回路3を通る場合、出力信号の通過損失が変化することより、減衰器として機能させる事ができる。
【0055】
図面を参照して本発明の第6の実施形態について説明する。図6は本発明の第6の実施形態によるスイッチ回路の全体構成を示す構成図である。図6のスイッチ回路は、減衰回路3が並列の抵抗Rattに変更する以外は図5に示す本発明の第5の実施形態によるスイッチ回路の構成と同様である。即ち、NMOSトランジスタT1のソース端子がNMOSトランジスタT2のドレイン端子に接続され、その接続点が抵抗Rattの一端に接続されている。抵抗Rattの他端は接地されている。
【0056】
本発明の第6の実施形態の動作については、本発明の第1の実施形態のスイッチ回路と同様に、制御電圧Vcにより信号経路を切り換える。このとき、NMOSトランジスタT1およびT2の方を通過する信号は、抵抗Rattにより通過損失が大きくなることより、減衰器として機能させる事ができる。
【0057】
図面を参照して本発明の第7の実施形態について説明する。図7は本発明の第7の実施形態によるスイッチ回路の全体構成を示す構成図である。図7のスイッチ回路は、減衰回路3を遅延回路4に変更する以外は図5に示す本発明の第5の実施形態によるスイッチ回路の構成と同様である。
【0058】
本発明の第7の実施形態の動作については、本発明の第1の実施形態のスイッチ回路と同様に、制御電圧Vcにより信号経路を切り換える。このとき、NMOSトランジスタT1、T2の間の遅延回路を通る場合、出力信号の位相が変化することより、移相器として機能させる事ができる。
【0059】
図面を参照して本発明の第8の実施形態について説明する。図8は本発明の第8の実施形態によるスイッチ回路の全体構成を示す構成図である。図8のスイッチ回路は、伝送線路l1、l2と、抵抗R1〜R3、RT0〜RT2と、キャパシタC1〜C3と、NMOSトランジスタT0〜T2とから構成されている。
【0060】
RF入出力端子Vio1は、キャパシタC1の一端と、伝送線路l2の一端とに接続されている。キャパシタC1の他端は、伝送線路l1の一端に接続される。伝送線路l2の他端は、キャパシタC2を介しRF入出力端子Vio2に接続されているとともに、抵抗R3を介して基準電圧Vrefが印加された定電圧点に接続されている。また、伝送線路l1の他端は、NMOSトランジスタT1のドレイン端子に接続される。
【0061】
NMOSトランジスタT1のソース端子は、キャパシタC3を介して接地されている。伝送線路l2の他端は、NMOSトランジスタT1のドレイン端子に接続されると共に、RF入出力端子Vio3に接続されている。NMOSトランジスタT2のソース端子は、接地されている。
【0062】
基準電圧Vrefが印加された定電圧点は抵抗R1を介して、NMOSトランジスタT0のドレイン端子に接続されている。NMOSトランジスタT0のソース端子は、抵抗R2の一端と、抵抗RT2を介しNMOSトランジスタT2のゲート端子に接続されている。
【0063】
また、抵抗R2の他端は接地されている。制御電圧Vcを印加する端子は抵抗RT0を介し、NMOSトランジスタT0のゲート端子に接続されていると共に、抵抗RT1を介し、NMOSトランジスタT1のゲート端子に接続されている。ここで、NMOSトランジスタT0のソース端子の電圧を制御電圧V1とする。
【0064】
本発明の第8の実施形態の動作については、本発明の第1の実施形態のスイッチ回路と同様に、制御電圧Vcにより信号経路を切り換える。
【0065】
図面を参照して本発明の第9の実施形態について説明する。図9は本発明の第9の実施形態によるスイッチ回路の全体構成を示す構成図である。図9のスイッチ回路は、基準回路5と、減衰回路又は遅延回路6と、抵抗R1〜R6、RT0〜RT4と、キャパシタC1、C2と、NMOSトランジスタT0〜T4とから構成されている。
【0066】
図9のスイッチ回路は、減衰回路3を減衰回路又は遅延回路6に変更し、NMOSトランジスタT3のソース端子が基準回路5の一端に接続され、基準回路5の他端がNMOSトランジスタT4のドレイン端子に接続され、NMOSトランジスタT4のソース端子が抵抗R4とキャパシタC2との接続点に接続されている。NMOSトランジスタT3のゲート端子は抵抗RT4を介し制御電圧Vcの印加点に接続されている。
【0067】
また、RF入出力端子Vio1、Vio2はそれぞれ抵抗R5、R6の各一端に接続され、抵抗R5、R6の各他端は接地されている。上記以外については図5に示す本発明の第5の実施形態によるスイッチ回路の構成と同様である。このとき、RF入出力端子Vio1、Vio2には並列の抵抗R5、R6をそれぞれ接続することで、NMOSトランジスタT1、T2のドレイン、ソース端子の電位を0Vにしている。
【0068】
また、図5〜図7の例と異なり、トランジスタT3、T4の間に基準回路5を入れている。この基準回路5としては、例えば減衰器として用いるのであれば損失を低減するための整合回路を入れる、減衰量の少ない減衰回路を入れるといった方法がある。移相器として用いるのであれば整合回路の他、遅延回路とは逆移相となる回路を入れる等の使い方が考えられる。
【0069】
たとえば、遅延線路内に直列キャパシタが含まれていると、各々のトランジスタのドレインまたはソース電位が分離されるためそれぞれの電位を確定する必要がある。その場合には抵抗R3〜R6を用いて行う。
【0070】
尚、本発明の第1〜第9の実施形態において、NMOSトランジスタのドレイン、ソース端子を指定しているが、本発明の減衰器、移相器、スイッチは、ドレイン端子とソース端子を入れ換えても同様の動作を得る事ができる。
【図面の簡単な説明】
【0071】
【図1】本発明の第1の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図2】本発明の第2の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図3】本発明の第3の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図4】本発明の第4の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図5】本発明の第5の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図6】本発明の第6の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図7】本発明の第7の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図8】本発明の第8の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図9】本発明の第9の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図10】従来技術にかかる減衰器の回路構成を示す構成図である。
【図11】従来技術にかかる移相器の回路構成を示す構成図である。
【図12】測定に使用した従来技術にかかる減衰器の回路構成の一例を示す構成図である。
【図13】図12の減衰器の通過利得の測定結果を示す図である。
【図14】図12の減衰器の反射利得の測定結果を示す図である。
【図15】従来技術にかかるSPDTスイッチの回路構成を示す構成図である。
【符号の説明】
【0072】
1、2…回路部、 R11〜R14、RT0…抵抗、 C11、C12…キャパシタ、 T0…NMOSトランジスタ、 Vio1、Vio2…RF入出力端子、 Vref…基準電圧、 V1、Vc…制御電圧
【特許請求の範囲】
【請求項1】
互いに並列に接続され、電位が分離された第1、第2の回路部と、
前記第1、第2の回路部に共通に接続され、信号を入出力する信号入出力端子と、
前記第1の回路部に接続され、該第1の回路部内の導通状態を切り換える第1の切り換え手段と、
前記第2の回路部に接続され、前記第1の切り換え手段の切り換える状態に応じて該第2の回路部内の導通状態を切り換える第2の切り換え手段と、
を具備することを特徴とするスイッチ回路。
【請求項2】
第1の入出力端子が一端に接続された第1の容量素子と、
前記第1の容量素子の他端に、一端を接続された第1の回路部と、
前記第1の回路部の他端および第2の入出力端子に接続された第2の容量素子と、
一端を第1もしくは第3の入出力端子に、他端を第2もしくは第4の入出力端子に接続された第2の回路部と、
基準電圧の印加点から前記第1の回路部の一端、他端に各々接続されたバイアス抵抗素子と、
ゲート端子に抵抗素子を介し前記第1の回路の制御端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第2の回路の制御端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項3】
前記バイアス抵抗素子は、基準電圧の印加点から前記第1の回路部の一端もしくは他端の一方のみに接続されたことを特徴とする請求項2に記載のスイッチ回路。
【請求項4】
第1の入出力端子が、ドレイン端子に接続された第1のトランジスタと、
一端に前記第1のトランジスタのソース端子が接続された遅延もしくは減衰回路と、
ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第2の入出力端子が接続された第2のトランジスタと、
前記第1の入出力端子が一端に接続された第1の容量素子と、
前記第1の容量素子の他端に、ドレイン端子を接続された第3のトランジスタと、
前記第3のトランジスタのソース端子および第2の入出力端子に接続された第2の容量素子と、
基準電圧の印加点から前記第3のトランジスタのソース端子、ドレイン端子に各々接続されたバイアス抵抗素子と、
ゲート端子に抵抗素子を介し前記第3のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第1、第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項5】
前記遅延もしくは減衰回路は、一端を前記第2、第3のトランジスタの接続点に接続され、他端を接地された並列抵抗からなることを特徴とする請求項4に記載のスイッチ回路。
【請求項6】
第1の入出力端子が一端に接続された第1の容量素子と、
前記第1の容量素子の他端に、一端を接続された第1の伝送線路と、
前記第1の伝送線路の他端と、第2の入出力端子とに接続された第2の容量素子と、
第1、第3の入出力端子が接続された第2の伝送線路と、
前記第1の伝送線路の他端と、基準電圧の印加点とに接続された1の抵抗素子と、
一端が接地された第3の容量素子と、
前記第1の伝送線路の他端がドレイン端子に接続され、ソース端子が前記第3の容量素子の他端に接続された第1のトランジスタと、
前記第3の入出力端子がドレイン端子に接続され、ソース端子が接地された第2のトランジスタと、
ゲート端子に抵抗素子を介し前記第1のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項7】
第1の入出力端子が、ドレイン端子に接続された第1のトランジスタと、
一端に前記第1のトランジスタのソース端子が接続された遅延もしくは減衰回路と、
ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第2の入出力端子が接続された第2のトランジスタと、
前記第1の入出力端子が一端に接続された第1の容量素子と、
前記第1の容量素子の他端に、ドレイン端子を接続された第3のトランジスタと、
一端に前記第3のトランジスタのソース端子を接続された基準回路と、
ドレイン端子に前記基準回路が接続された第4のトランジスタと、
前記第4のトランジスタのソース端子および第2の入出力端子に接続された第2の容量素子と、
基準電圧の印加点から前記第3のトランジスタのドレイン端子、前記第4のトランジスタのソース端子に各々接続されたバイアス抵抗素子と、
一端に前記第1、第2の入出力端子が各々接続され、他端を接地した第1、第2の抵抗素子と、
ゲート端子に抵抗素子を介し前記第3、第4のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第1、第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項8】
前記第1〜第4のトランジスタ及び前記制御用トランジスタのドレイン端子とソース端子とを入れ替えたことを特徴とする請求項2〜7の何れかに記載のスイッチ回路。
【請求項1】
互いに並列に接続され、電位が分離された第1、第2の回路部と、
前記第1、第2の回路部に共通に接続され、信号を入出力する信号入出力端子と、
前記第1の回路部に接続され、該第1の回路部内の導通状態を切り換える第1の切り換え手段と、
前記第2の回路部に接続され、前記第1の切り換え手段の切り換える状態に応じて該第2の回路部内の導通状態を切り換える第2の切り換え手段と、
を具備することを特徴とするスイッチ回路。
【請求項2】
第1の入出力端子が一端に接続された第1の容量素子と、
前記第1の容量素子の他端に、一端を接続された第1の回路部と、
前記第1の回路部の他端および第2の入出力端子に接続された第2の容量素子と、
一端を第1もしくは第3の入出力端子に、他端を第2もしくは第4の入出力端子に接続された第2の回路部と、
基準電圧の印加点から前記第1の回路部の一端、他端に各々接続されたバイアス抵抗素子と、
ゲート端子に抵抗素子を介し前記第1の回路の制御端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第2の回路の制御端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項3】
前記バイアス抵抗素子は、基準電圧の印加点から前記第1の回路部の一端もしくは他端の一方のみに接続されたことを特徴とする請求項2に記載のスイッチ回路。
【請求項4】
第1の入出力端子が、ドレイン端子に接続された第1のトランジスタと、
一端に前記第1のトランジスタのソース端子が接続された遅延もしくは減衰回路と、
ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第2の入出力端子が接続された第2のトランジスタと、
前記第1の入出力端子が一端に接続された第1の容量素子と、
前記第1の容量素子の他端に、ドレイン端子を接続された第3のトランジスタと、
前記第3のトランジスタのソース端子および第2の入出力端子に接続された第2の容量素子と、
基準電圧の印加点から前記第3のトランジスタのソース端子、ドレイン端子に各々接続されたバイアス抵抗素子と、
ゲート端子に抵抗素子を介し前記第3のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第1、第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項5】
前記遅延もしくは減衰回路は、一端を前記第2、第3のトランジスタの接続点に接続され、他端を接地された並列抵抗からなることを特徴とする請求項4に記載のスイッチ回路。
【請求項6】
第1の入出力端子が一端に接続された第1の容量素子と、
前記第1の容量素子の他端に、一端を接続された第1の伝送線路と、
前記第1の伝送線路の他端と、第2の入出力端子とに接続された第2の容量素子と、
第1、第3の入出力端子が接続された第2の伝送線路と、
前記第1の伝送線路の他端と、基準電圧の印加点とに接続された1の抵抗素子と、
一端が接地された第3の容量素子と、
前記第1の伝送線路の他端がドレイン端子に接続され、ソース端子が前記第3の容量素子の他端に接続された第1のトランジスタと、
前記第3の入出力端子がドレイン端子に接続され、ソース端子が接地された第2のトランジスタと、
ゲート端子に抵抗素子を介し前記第1のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項7】
第1の入出力端子が、ドレイン端子に接続された第1のトランジスタと、
一端に前記第1のトランジスタのソース端子が接続された遅延もしくは減衰回路と、
ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第2の入出力端子が接続された第2のトランジスタと、
前記第1の入出力端子が一端に接続された第1の容量素子と、
前記第1の容量素子の他端に、ドレイン端子を接続された第3のトランジスタと、
一端に前記第3のトランジスタのソース端子を接続された基準回路と、
ドレイン端子に前記基準回路が接続された第4のトランジスタと、
前記第4のトランジスタのソース端子および第2の入出力端子に接続された第2の容量素子と、
基準電圧の印加点から前記第3のトランジスタのドレイン端子、前記第4のトランジスタのソース端子に各々接続されたバイアス抵抗素子と、
一端に前記第1、第2の入出力端子が各々接続され、他端を接地した第1、第2の抵抗素子と、
ゲート端子に抵抗素子を介し前記第3、第4のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第1、第2のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項8】
前記第1〜第4のトランジスタ及び前記制御用トランジスタのドレイン端子とソース端子とを入れ替えたことを特徴とする請求項2〜7の何れかに記載のスイッチ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2007−336186(P2007−336186A)
【公開日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願番号】特願2006−164917(P2006−164917)
【出願日】平成18年6月14日(2006.6.14)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
【公開日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願日】平成18年6月14日(2006.6.14)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
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