マイクロ構造体製造方法およびマイクロ構造体
【課題】材料基板表面に生ずる凹部の深さを抑制しつつ導電プラグを埋め込み形成するのに適したマイクロ構造体製造方法、および、これによって得られるマイクロ構造体を提供する。
【解決手段】導体層１１，１２と絶縁層１３とからなる積層構造を含む材料基板１０に加工を施すことによってマイクロ構造体を製造するためのものである。導体層１１内をその厚さ方向に延びる細空間部１６と、細空間部１６に連通する閉端側空間部１７と、閉端側空間部１７とは反対の側において細空間部１６に連通し且つ細空間部１６よりも幅広である開端側の拡幅空間部１５と、を有するホールＨ１を形成するための工程と、ホールＨ１内に導体材料１８’を堆積させるための工程と、ホールＨ１内に堆積された導体材料１８’における、ホール開端側にて外部に露出する端部１８ａを、平坦化するための工程とを含む。
【解決手段】導体層１１，１２と絶縁層１３とからなる積層構造を含む材料基板１０に加工を施すことによってマイクロ構造体を製造するためのものである。導体層１１内をその厚さ方向に延びる細空間部１６と、細空間部１６に連通する閉端側空間部１７と、閉端側空間部１７とは反対の側において細空間部１６に連通し且つ細空間部１６よりも幅広である開端側の拡幅空間部１５と、を有するホールＨ１を形成するための工程と、ホールＨ１内に導体材料１８’を堆積させるための工程と、ホールＨ１内に堆積された導体材料１８’における、ホール開端側にて外部に露出する端部１８ａを、平坦化するための工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばマイクロミラー素子、加速度センサ、角速度センサ、振動素子などのマイクロ構造体を製造する方法、および、マイクロ構造体に関する。
【背景技術】
【０００２】
近年、様々な技術分野において、マイクロマシニング技術により形成される微小構造を有する素子の応用化が図られている。そのような素子には、例えば、マイクロミラー素子や、角速度センサ、加速度センサなど、微小な可動部ないし振動部を有するマイクロ構造体が含まれる。マイクロミラー素子は、例えば光ディスク技術や光通信技術の分野において、光反射機能を担う素子として利用される。角速度センサおよび加速度センサは、例えば、ビデオカメラやカメラ付き携帯電話の手振れ防止機能、カーナビゲーションシステム、エアバック開放タイミングシステム、車やロボット等の姿勢制御システムの用途で、利用される。これらマイクロ構造体は、一般に、固定部と、当該固定部に対して変位可能な可動部と、当該固定部および可動部を連結する連結部と、可動部のための駆動力を発生させるための駆動機構とを備える。このようなマイクロ構造体については、例えば下記の特許文献１〜３に記載されている。
【０００３】
【特許文献１】特開２００３−１９７００号公報
【特許文献２】特開２００４−３４１３６４号公報
【特許文献３】特開２００６−７２２５２号公報
【０００４】
図１８は、従来のマイクロ構造体の一例たるマイクロ構造体８０の部分断面図である。マイクロ構造体８０は、導体部８１，８２と、これらの間に介在する絶縁部８３と、導体部８１および絶縁部８３を貫通する導電プラグ８４とを具備し、例えば、マイクロミラー素子や、角速度センサ、加速度センサとして構成されている。導体部８１，８２の各々は、図外において所定の形状を有する。導電プラグ８４は、導体部８１，８２間を電気的に接続するためのものである。マイクロ構造体においては、絶縁層ないし絶縁部を介して接合する二つの導体部間を電気的に接続すべく、当該絶縁部を貫通して当該導体部間を連絡する導電プラグ８４のような導電連絡部が設けられることがある。このような導体部間の電気的接続は、導体部における所定の箇所に電位を付与して可動部用の上記駆動力を発生させるために、必要とされる。
【０００５】
図１９は、従来のマイクロ構造体８０の製造方法における一部の工程を表す。マイクロ構造体８０の製造においては、まず、図１９（ａ）に示すような材料基板９０が用意される。材料基板９０は、シリコン層９１，９２と、これらの間の絶縁層９３とからなる積層構造を有するＳＯＩ（Silicon on Insulator）ウエハである。シリコン層９１，９２は、不純物をドープすることにより導電性を付与されたシリコン材料よりなり、絶縁層９３は酸化シリコンよりなる。また、シリコン層９１の厚さは例えば６０μｍであり、シリコン層９２の厚さは例えば１００μｍであり、絶縁層９３の厚さは例えば１μｍである。
【０００６】
次に、所定のマスクパターン（図示略）をマスクとして利用して、ＤＲＩＥ（deep reactive ion etching）により、図１９（ｂ）に示すように、シリコン層９１に対してエッチング処理を施して貫通孔９１ａを形成する。ＤＲＩＥでは、ＳＦ6ガスを用いて行うエッチングとＣ4Ｆ8ガスを用いて行う側壁保護とを交互に繰り返すＢｏｓｃｈプロセスが採用される。次に、図１９（ｃ）に示すように、絶縁層９３において貫通孔９１ａに露出している箇所をエッチング除去する。これにより、シリコン層９１および絶縁層９３を貫通するホールＨ９が形成される。ホールＨ９ないし貫通孔９１ａのいわゆるアスペクト比は例えば２０程度である。次に、図１９（ｄ）に示すように、ホールＨ９内およびシリコン層９１上に例えばＣＶＤ法によって所定の導体材料８４’を堆積させる（堆積工程）。ホールＨ９内に導体材料８４’が充填されて、実質的に導電プラグ８４が形成されることとなる。
【０００７】
次に、図２０（ａ）に示すように、例えばＣＭＰ法により、シリコン層９１上の導体材料８４’を研磨除去し、また、導電プラグ８４の端部８４ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ８４の端部８４ａはシリコン層９１表面よりも僅かながら退避する傾向にある（図示せず）。次に、図２０（ｂ）に示すようにレジストパターン９４を形成する。具体的には、シリコン層９１上に液状のフォトレジストをスピンコーティングにより成膜した後、露光および現像を経て、レジストパターン９４をパターン形成する。レジストパターン９４は、上述の導体部８１に対応するパターン形状を有する。次に、図２０（ｃ）に示すようにレジストパターン９５を形成する。レジストパターン９５は、上述の導体部８２に対応するパターン形状を有する。
【０００８】
次に、レジストパターン９４をマスクとして利用して、ＤＲＩＥにより、図２１（ａ）に示すようにシリコン層９１に対してエッチング処理を施す。これにより、導体部８１が形成される。次に、レジストパターン９５をマスクとして利用して、ＤＲＩＥにより、図２１（ｂ）に示すようにシリコン層９２に対してエッチング処理を施す。これにより、導体部８２が形成される。そして、レジストパターン９４，９５を除去した後、図２１（ｃ）に示すように、露出する絶縁層９３をエッチング除去して絶縁部８３を形成する。以上のような工程を含む方法により、図１８に示す部分構造を有する従来のマイクロ構造体８０が製造される。
【０００９】
しかしながら、このような方法によると、図２２にて誇張して描出するように、導電プラグ８４において深い空洞８４ｂが生じてしまう。図２２（ａ）は、図１９（ｄ）を参照して上述した堆積工程を終えた状態を表し、図２２（ｂ）は、図２０（ａ）を参照して上述した平坦化工程の後の状態を表す。
【００１０】
堆積工程では、ホール壁面の全体において同時的に導体材料８４’が堆積成長するところ、上述のように導電プラグ８４において深い空洞８４ｂが生じてしまうのは、当該堆積工程において、ホールＨ９の開口端付近での成膜速度（即ち、開口端付近におけるホール壁面にて導体材料が堆積成長する速度）が、ホールＨ９の開口端付近以外での成膜速度よりも、プロセス上、大きい傾向にあるからである。また、アスペクト比が相当程度に大きいホールＨ９を確実に形成するべく（上述のようにアスペクト比は例えば２０）、ホールＨ９の形成に際し、導体層９１に対するエッチング処理における諸条件を調整することにより、細長い貫通孔９１ａを僅かに逆テーパ状（開口端に近いほど貫通孔９１ａの横断面が小さくなるように貫通孔壁面が僅かに傾斜している形状）に形成する場合があるところ、このように逆テーパ状に貫通孔９１ａを形成することは、その後に行われる堆積工程において、空洞８４ｂの発生（具体的には、ホールＨ９の開口端付近が他の箇所に先んじて導体材料８４’で閉じられて空洞８４ｂが生じること）を助長することとなる。
【００１１】
図２２（ｂ）に示すように導電プラグ８４に深い空洞８４ｂが形成されると、その後にシリコン層９１上に所定材料を成膜等するときに不具合が生じやすい。例えば、図２０（ｂ）を参照して上述したようにシリコン層９１上にレジストパターン９４を形成する工程では、スピンコーティングによってフォトレジストを成膜する際に、導電プラグ８４の深い空洞８４ｂ（即ち、深い凹部）の存在に起因して、塗布形成されたフォトレジスト膜において厚さにムラが発生しやすい。このムラは、露光および現像による当該フォトレジスト膜のパターニング、即ち、レジストパターン９４のパターン形成を、阻害する場合がある（パターン精度の劣化）。これは、マイクロ構造体製造における歩留りの低下を招く。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、このような事情のもとで考え出されたものであり、材料基板表面に生ずる凹部の深さを抑制しつつ導電プラグを埋め込み形成するのに適したマイクロ構造体製造方法、および、これによって得られるマイクロ構造体を提供することを、目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の側面によると、第１導体層と、第２導体層と、当該第１および第２導体層の間に介在する絶縁層とからなる積層構造を含む材料基板に加工を施すことによってマイクロ構造体を製造するための方法が提供される。本方法は、第１導体層内を当該第１導体層の厚さ方向に延びる細空間部と、絶縁層を貫通して第２導体層の一部が臨み且つ細空間部に連通する閉端側空間部と、当該閉端側空間部とは反対の側において細空間部に連通し且つ当該細空間部よりも幅広であって開口する開端側拡幅空間部と、を有するホールを形成するための工程（ホール形成工程）と、ホール内に導体材料を堆積させるための工程（堆積工程）と、ホール内に堆積された導体材料における、ホール開端側にて外部に露出する端部を、平坦化するための工程（平坦化工程）とを含む。
【００１４】
本方法におけるホール形成工程において材料基板内に形成される導電プラグ形成用のホールは、閉端側に位置する閉端側空間部と、細空間部と、当該細空間部よりも幅広であり且つ開端側に位置する拡幅空間部とが連通してなるところ、堆積工程では、拡幅空間部側からホール内に導体材料が供給される。導体材料がホールの細空間部内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、その空洞は、細空間部における拡幅空間部との連通箇所にて閉じる傾向にある。細空間部における拡幅空間部との連通箇所での成膜速度（即ち、当該連通箇所における細空間部壁面ないしホール壁面にて導体材料が堆積成長する速度）が、細空間部における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料が拡幅空間部内に堆積する過程において堆積材料中に空洞が生じて、更にその後に平坦化工程を経ることによって当該空洞が材料基板表面にて開口することになるとしても、この空洞は比較的浅い。このように、本方法は、導電プラグの形成に起因して材料基板表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。このような方法は、導電プラグ形成後に当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００１５】
好ましい実施の形態において、ホール形成工程は、開口部を有するマスクパターンを第１導体層上に形成する工程と、マスクパターンを利用しつつ第１導体層に対して等方性エッチング処理を施すことにより、当該第１導体層において開口部に対応する箇所に開端側拡幅空間部を形成する工程と、マスクパターンを利用しつつ第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において開端側拡幅空間部から絶縁層に至るように細空間部を形成する工程と、絶縁層において細空間部に臨む部分を除去することによって閉端側空間部を形成する工程とを含む。このような手法によると、細空間部とこれに連続する拡幅空間部とを有する導電プラグ形成用ホールを、適切に形成することができる。
【００１６】
他の好ましい実施の形態において、ホール形成工程は、開口部を有するマスクパターンを第１導体層上に形成する工程と、マスクパターンを利用しつつ第１導体層に対してエッチング処理を施すことにより、当該第１導体層において開口部に対応する箇所に開端側拡幅空間部を形成する工程（第１エッチング工程）と、開口部および開端側拡幅空間部を覆いつつマスクパターン上に材料膜を形成する工程と、材料膜側から第１導体層に対して異方性エッチング処理を施すことにより、第１導体層において開端側拡幅空間部から絶縁層に至るように細空間部を形成する工程（第２エッチング工程）と、絶縁層において細空間部に臨む部分を除去することによって閉端側空間部を形成する工程（閉端側空間部形成工程）とを含む。このような手法によると、細空間部とこれに連続する拡幅空間部とを有する導電プラグ形成用ホールを、適切に形成することができる。また、本手法において、好ましくは、開端側拡幅空間部に材料膜を残存させつつ第２エッチング工程を行う。この場合、閉端側空間部形成工程において当該残存材料膜をも除去する。
【００１７】
他の好ましい実施の形態において、ホール形成工程は、第１開口部を有する第１マスクパターンを第１導体層上に形成する工程と、第１開口部に対応する位置に当該第１開口部よりも径の小さな第２開口部を有する第２マスクパターンを第１マスクパターン上に形成する工程と、第２マスクパターンを利用しつつ、第１導体層に対して異方性エッチング処理を施す工程と（本工程では、第１導体層の厚さ方向の途中まで又は絶縁層に至るまでエッチング処理を施す）、第２マスクパターンを除去する工程と、第１マスクパターンを利用しつつ第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において、第１開口部に対応する箇所に開端側拡幅空間部を形成し且つ当該開端側拡幅空間部から絶縁層に至るように細空間部を形成する工程と、絶縁層において細空間部に臨む部分を除去することによって閉端側空間部を形成する工程とを含む。このような手法によると、細空間部とこれに連続する拡幅空間部とを有する導電プラグ形成用ホールを、適切に形成することができる。
【００１８】
他の好ましい実施の形態において、ホール形成工程は、第１開口部を有する第１マスクパターンを第１導体層上に形成する工程と、第１開口部を覆いつつ第１マスクパターン上に材料膜を形成する工程と、第１開口部に対応する位置に当該第１開口部よりも径の大きな第２開口部を有する第２マスクパターンを材料膜上に形成する工程と、第２マスクパターンを利用しつつ材料膜に対してエッチング処理を施すことにより、当該材料膜においてプレ拡幅空間部を形成する工程（第１エッチング工程）と、第１マスクパターンを利用しつつ第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層を貫通するように細空間部を形成する工程（第２エッチング工程）と、第１マスクパターンにおいてプレ拡幅空間部に臨む部分を除去することにより、開端側拡幅空間部を形成する工程と、絶縁層において細空間部に臨む部分を除去することによって閉端側空間部を形成する工程とを含む。第１および第２エッチング工程は、単一のエッチング処理で同時的に行ってもよい。このような手法によると、細空間部とこれに連続する拡幅空間部とを有する導電プラグ形成用ホールを、適切に形成することができる。
【００１９】
本発明における細空間部については、逆テーパ状（即ち、ホール開口端に近いほど細空間部の横断面が小さくなるように細空間部壁面が傾斜している形状）に形成してもよい。このような手法は、アスペクト比の大きな細空間部したがってホールを形成するうえで好適である。
【００２０】
好ましくは、第１導体層における絶縁層とは反対の側の表面に酸化シリコン膜を予め設けておいてもよい。また、当該酸化シリコン膜上にポリシリコン膜を予め設けておいてもよい。
【００２１】
本発明の第２の側面によると、第１の側面に係る上述のマイクロ構造体製造方法によって製造されるマイクロ構造体が提供される。第１の側面に係る方法によって製造される本マイクロ構造体では、導電プラグの形成に起因して生じ得る上述の凹部は比較的浅い。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明の第１の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、図１（ａ）に示すような材料基板１０を用意する。材料基板１０は、シリコン層１１，１２と、これらの間の絶縁層１３とからなる積層構造を有するＳＯＩ（Silicon on Insulator）ウエハである。シリコン層１１，１２は、不純物をドープすることにより導電性を付与されたシリコン材料よりなり、絶縁層１３は酸化シリコンよりなる。また、シリコン層１１の厚さは例えば１０〜１００μｍであり、シリコン層１２の厚さは例えば１００〜１０００μｍであり、絶縁層１３の厚さは例えば０.２〜２μｍである。
【００２３】
次に、図１（ｂ）に示すように、シリコン層１１上にレジストパターン１４を形成する。具体的には、シリコン層１１上に液状のフォトレジストをスピンコーティングにより成膜した後、露光および現像を経て、レジストパターン１４をパターン形成する（後出のレジストパターンも、このようなスピンコーティング、露光、および現像を経てパターン形成される）。レジストパターン１４は、開口部１４ａを有する。開口部１４ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば１〜１０μｍである。
【００２４】
次に、図１（ｃ）に示すように、レジストパターン１４をマスクとして利用して、シリコン層１１に対して等方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止し、レジストパターン１４の開口部１４ａの直下に拡幅空間部１５を形成する。エッチング処理としてはドライエッチングを採用する場合には、エッチングガスとして、例えばＳＦ6を使用することができる。また、拡幅空間部１５の深さは例えば０.５〜５μｍである。
【００２５】
次に、図１（ｄ）に示すように、レジストパターン１４をマスクとして利用して、ＤＲＩＥ（deep reactive ion etching）により、シリコン層１１に対して異方性エッチング処理を施す。本工程では、絶縁層１３が部分的に露出するまでエッチング処理を継続し、拡幅空間部１５から絶縁層１３に至る細空間部１６を形成する。細空間部１６のいわゆるアスペクト比は例えば５〜５０である。また、ＤＲＩＥでは、ＳＦ6ガスを用いて行うエッチングとＣ4Ｆ8ガスを用いて行う側壁保護とを交互に繰り返すＢｏｓｃｈプロセスにおいて、良好な異方性エッチング加工を行うことができる。後出のＤＲＩＥについても、このようなＢｏｓｃｈプロセスを採用することができる。本工程においては、細空間部１６について、逆テーパ状（即ち、細空間部１６の開口端に近いほど細空間部１６の横断面が小さくなるように細空間部壁面が傾斜している形状）に形成してもよい（後出の実施形態における細空間部についても、逆テーパ状に形成してもよい）。
【００２６】
次に、図１（ｅ）に示すようにレジストパターン１４を除去した後、図１（ｆ）に示すように、絶縁層１３において細空間部１６に露出している箇所をエッチング除去して閉端側空間部１７を形成する。エッチング手法としては、ドライエッチングを採用してもよいし、ウェットエッチングを採用してもよい。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部１６と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部１６に連通する閉端側空間部１７と、閉端側空間部１７とは反対の側において細空間部１６に連通し且つ細空間部１６よりも幅広である開端側の拡幅空間部１５と、を有するホールＨ１が形成されることとなる。
【００２７】
次に、図１（ｇ）に示すように、ホールＨ１内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料１８’を堆積成長させる（堆積工程）。導体材料１８’としては、所定の導電性ポリシリコン材料を採用することができる。本工程にて、ホールＨ１内に導体材料１８’が充填されて、実質的に導電プラグ１８が形成される。
【００２８】
次に、図１（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料１８’を研磨除去し、また、導電プラグ１８の端部１８ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ１８の端部１８ａはシリコン層１１表面よりも僅かながら退避する傾向にある（図示せず）。
【００２９】
この後、必要に応じて、シリコン層１１上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ１８を有するマイクロ構造体を、製造することができる。このマイクロ構造体は、例えばマイクロミラー素子や、角速度センサ、加速度センサとして構成されたものである。
【００３０】
図１（ａ）から図１（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ１は、閉端側に位置する閉端側空間部１７と、細空間部１６と、細空間部１６よりも幅広であり且つ開端側に位置する拡幅空間部１５とが連通してなるところ、図１（ｇ）を参照して上述した堆積工程では、拡幅空間部１５側からホールＨ１内に導体材料１８’が供給される。導体材料１８’がホールＨ１の細空間部１６内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図２に示すように（図２は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞１８ｂは、細空間部１６における拡幅空間部１５との連通箇所１６ａにて閉じる傾向にある。この連通箇所１６ａでの成膜速度（即ち、連通箇所１６ａにおける細空間部１６の壁面にて導体材料１８’が堆積成長する速度）が、細空間部１６における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料１８’が拡幅空間部１５内に堆積する過程において堆積材料中に空洞１８ｃが生じて、更にその後に平坦化工程を経ることによって空洞１８ｃが材料基板１０表面にて開口することになるとしても、この空洞１８ｃは比較的浅い。このように、本方法は、導電プラグ１８の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００３１】
図３は、本発明の第２の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板１０を用意したうえで、図３（ａ）に示すように、材料基板１０のシリコン層１１上にレジストパターン２１を形成する。レジストパターン２１は、開口部２１ａを有する。開口部２１ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば１〜１０μｍである。
【００３２】
次に、図３（ｂ）に示すように、レジストパターン２１をマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対して異方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止し、レジストパターン２１の開口部２１ａの直下に拡幅空間部２２を形成する。拡幅空間部２２の深さは例えば０.５〜５μｍである。
【００３３】
次に、図３（ｃ）に示すように、開口部２１ａを覆いつつレジストパターン２１上に材料膜２３を形成する。図３（ｃ）に示すように材料膜２３を形成することにより、レジストパターン２１の開口部２１ａの開口面積を実質的に小さくするのである。また、材料膜２３において開口部２１ａを覆う領域には、肉厚部２３ａが生ずる。材料膜２３は、例えば、ＤＲＩＥのＢｏｓｃｈプロセスにて用いられる、Ｃ4Ｆ8ガスプラズマにより形成されるフルオロカーボン保護膜である。
【００３４】
次に、図３（ｄ）に示すように、レジストパターン２１をマスクとして利用しつつ、ＤＲＩＥにより、材料膜２３の側からシリコン層１１に対して異方性エッチング処理を施す。本工程では、絶縁層１３が部分的に露出するまでエッチング処理を継続し、拡幅空間部２２から絶縁層１３に至る細空間部２４を形成する。細空間部２４のアスペクト比は例えば５〜５０である。また、図３（ｃ）を参照して上述した工程において材料膜２３の肉厚部２３ａを充分に厚く設けておくことにより、当該肉厚部２３ａは本工程にて実質的にマスクとして機能し、本工程を終えても、肉厚部２３ａの少なくとも一部は拡幅空間部２２に残存することとなる。
【００３５】
次に、図３（ｅ）に示すように、レジストパターン２１および残存する肉厚部２３ａを除去した後、図３（ｆ）に示すように、絶縁層１３において細空間部２４に露出している箇所をエッチング除去して閉端側空間部２５を形成する。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部２４と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部２４に連通する閉端側空間部２５と、閉端側空間部２５とは反対の側において細空間部２４に連通し且つ細空間部２４よりも幅広である開端側の拡幅空間部２２と、を有するホールＨ２が形成されることとなる。
【００３６】
次に、図３（ｇ）に示すように、ホールＨ２内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料２６’を堆積成長させる（堆積工程）。本工程にて、ホールＨ２内に導体材料２６’が充填されて、実質的に導電プラグ２６が形成される。
【００３７】
次に、図３（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料２６’を研磨除去し、また、導電プラグ２６の端部２６ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ２６の端部２６ａはシリコン層１１表面よりも僅かながら退避する傾向にある（図示せず）。
【００３８】
この後、必要に応じて、シリコン層１１上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ２６を有するマイクロ構造体を、製造することができる。
【００３９】
図３（ａ）から図３（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ２は、閉端側に位置する閉端側空間部２５と、細空間部２４と、細空間部２４よりも幅広であり且つ開端側に位置する拡幅空間部２２とが連通してなるところ、図３（ｇ）を参照して上述した堆積工程では、拡幅空間部２２側からホールＨ２内に導体材料２６’が供給される。導体材料２６’がホールＨ２の細空間部２４内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図４に示すように（図４は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞２６ｂは、細空間部２４における拡幅空間部２２との連通箇所２４ａにて閉じる傾向にある。この連通箇所２４ａでの成膜速度（即ち、連通箇所２４ａにおける細空間部２４の壁面にて導体材料２６’が堆積成長する速度）が、細空間部２４における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料２６’が拡幅空間部２２内に堆積する過程において堆積材料中に空洞２６ｃが生じて、更にその後に平坦化工程を経ることによって空洞２６ｃが材料基板１０表面にて開口することになるとしても、この空洞２６ｃは比較的浅い。このように、本方法は、導電プラグ２６の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００４０】
図５は、本発明の第３の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板１０を用意したうえで、図５（ａ）に示すように、材料基板１０のシリコン層１１上に酸化膜パターン３１を形成する。酸化膜パターン３１は、開口部３１ａを有する。開口部３１ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば１〜１０μｍである。酸化膜パターン３１の形成は、例えば、熱酸化法によってシリコン層１１表面に酸化膜を形成した後、当該酸化膜をパターニングすることによって形成することができる（後出の酸化膜パターンも、このような手法によって形成することができる）。
【００４１】
次に、図５（ｂ）に示すように、材料基板１０のシリコン層１１側にレジストパターン３２を形成する。レジストパターン３２は、酸化膜パターン３１ａの開口部３１ａに対応する位置に開口部３２ａを有する。開口部３２ａは、平面視において例えば楕円形状または円形状であり、開口部２１ａの短径または直径より小さい限りにおいて、その短径または直径は例えば０.５〜５μｍである。
【００４２】
次に、図５（ｃ）に示すように、レジストパターン３２をマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してその厚さ方向の途中まで異方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止し、レジストパターン３２の開口部３２ａの直下に細空間部３３’を形成する。
【００４３】
次に、図５（ｄ）に示すようにレジストパターン３２を除去した後、図５（ｅ）に示すように、酸化膜パターン３１をマスクとして利用しつつ、ＤＲＩＥにより、シリコン層１１に対して異方性エッチング処理を施す。本工程では、細空間部３３’を伸ばして細空間部３３を形成するとともに、酸化膜パターン３１の開口部３１ａに対応する箇所に拡幅空間部３４を形成する。細空間部３３のアスペクト比は例えば５〜５０である。
【００４４】
次に、図５（ｆ）に示すように、酸化膜パターン３１をエッチング除去するとともに、絶縁層１３において細空間部３３に露出している箇所をエッチング除去して閉端側空間部３５を形成する。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部３３と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部３３に連通する閉端側空間部３５と、閉端側空間部３５とは反対の側において細空間部３３に連通し且つ細空間部３３よりも幅広である開端側の拡幅空間部３４と、を有するホールＨ３が形成されることとなる。
【００４５】
次に、図５（ｇ）に示すように、ホールＨ３内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料３６’を堆積成長させる（堆積工程）。本工程にて、ホールＨ３内に導体材料３６’が充填されて、実質的に導電プラグ３６が形成される。
【００４６】
次に、図５（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料３６’を研磨除去し、また、導電プラグ３６の端部３６ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ３６の端部３６ａはシリコン層１１表面よりも僅かながら退避する傾向にある（図示せず）。
【００４７】
この後、必要に応じて、シリコン層１１上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ３６を有するマイクロ構造体を、製造することができる。
【００４８】
図５（ａ）から図５（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ３は、閉端側に位置する閉端側空間部３５と、細空間部３３と、細空間部３３よりも幅広であり且つ開端側に位置する拡幅空間部３４とが連通してなるところ、図３（ｇ）を参照して上述した堆積工程では、拡幅空間部３４側からホールＨ３内に導体材料３６’が供給される。導体材料３６’がホールＨ３の細空間部３３内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図６に示すように（図６は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞３６ｂは、細空間部３３における拡幅空間部３４との連通箇所３３ａにて閉じる傾向にある。この連通箇所３３ａでの成膜速度（即ち、連通箇所３３ａにおける細空間部３３の壁面にて導体材料３６’が堆積成長する速度）が、細空間部３３における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料３６’が拡幅空間部３４内に堆積する過程において堆積材料中に空洞３６ｃが生じて、更にその後に平坦化工程を経ることによって空洞３６ｃが材料基板１０表面にて開口することになるとしても、この空洞３６ｃは比較的浅い。このように、本方法は、導電プラグ３６の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００４９】
図７は、本発明の第４の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板１０を用意したうえで、図７（ａ）に示すように、材料基板１０のシリコン層１１上に酸化膜パターン４１を形成する。酸化膜パターン４１は、開口部４１ａを有する。開口部４１ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば０.５〜５μｍである。
【００５０】
次に、図７（ｂ）に示すように、開口部４１ａを覆いつつ酸化膜パターン４１上に材料膜４２を形成する。材料膜４２は、所定の導体材料よりなり、例えばポリシリコンよりなる。
【００５１】
次に、図７（ｃ）に示すように、材料膜４２上にレジストパターン４３を形成する。レジストパターン４３は、酸化膜パターン４１の開口部４１ａに対応する位置に開口部４１ａよりも径の大きな開口部４３ａを有する。
【００５２】
次に、図７（ｄ）に示すように、レジストパターン４３および酸化膜パターン４１をマスクとして利用して、ＤＲＩＥにより、レジストパターン４３の側から材料膜４２およびシリコン層１１に対して異方性エッチング処理を施す（材料膜４２の構成材料としては、本工程にてシリコン層１１と同時的にエッチングされる材料が採用される）。本工程では、絶縁層１３が部分的に露出するまでエッチング処理を継続し、材料膜４２においてレジストパターン４３の開口部４３ａに対応する箇所にプレ拡幅空間部４４’を形成するとともに、シリコン層１１を貫通して絶縁層１３に至る細空間部４５を形成する。細空間部４５のアスペクト比は例えば５〜５０である。
【００５３】
次に、図７（ｅ）に示すようにレジストパターン４３を除去した後、図７（ｆ）に示すように、酸化膜パターン４１においてプレ拡幅空間部４４’に露出している箇所をエッチング除去することによって拡幅空間部４４を形成するとともに、絶縁層１３において細空間部４５に露出している箇所をエッチング除去することによって閉端側空間部４６を形成する。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部４５と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部４５に連通する閉端側空間部４６と、閉端側空間部４６とは反対の側において細空間部４５に連通し且つ細空間部４５よりも幅広である開端側の拡幅空間部４４と、を有するホールＨ４が形成されることとなる。
【００５４】
次に、図７（ｇ）に示すように、ホールＨ４内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料４７’を堆積成長させる（堆積工程）。本工程にて、ホールＨ４内に導体材料４７’が充填されて、実質的に導電プラグ４７が形成される。
【００５５】
次に、図７（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料４７’を研磨除去し、また、導電プラグ４７の端部４７ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ４７の端部４７ａは材料基板１０表面よりも僅かながら退避する傾向にある（図示せず）。
【００５６】
この後、必要に応じて、シリコン層１１側の材料基板１０上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２側の材料基板１０上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ４７を有するマイクロ構造体を、製造することができる。
【００５７】
図７（ａ）から図７（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ４は、閉端側に位置する閉端側空間部４６と、細空間部４５と、細空間部４５よりも幅広であり且つ開端側に位置する拡幅空間部４４とが連通してなるところ、図７（ｇ）を参照して上述した堆積工程では、拡幅空間部４４側からホールＨ４内に導体材料４７’が供給される。導体材料４７’がホールＨ４の細空間部４５内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図８に示すように（図８は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞４７ｂは、細空間部４５における拡幅空間部４４との連通箇所４５ａにて閉じる傾向にある。この連通箇所４５ａでの成膜速度（即ち、連通箇所４５ａにおける細空間部４５の壁面にて導体材料４７’が堆積成長する速度）が、細空間部４５における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料４７’が拡幅空間部４４内に堆積する過程において堆積材料中に空洞４７ｃが生じて、更にその後に平坦化工程を経ることによって空洞４７ｃが材料基板１０表面にて開口することになるとしても、この空洞４７ｃは比較的浅い。このように、本方法は、導電プラグ４７の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００５８】
図９は、本発明の第５の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板１０を用意したうえで、図９（ａ）に示すように、材料基板１０のシリコン層１１上に、酸化膜５１、材料膜５２、およびレジストパターン５３を順次に積層形成する。酸化膜５１は、熱酸化法によってシリコン層１１表面に形成されたものであって、酸化シリコンよりなる。材料膜５２は例えばポリシリコンよりなる。レジストパターン５３は、開口部５３ａを有する。開口部５３ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば０.５〜５μｍである。
【００５９】
次に、図９（ｂ）に示すように、レジストパターン５３をマスクとして利用して、材料膜５２に対してエッチング処理を施す。これにより、レジストパターン５３の開口部５３ａに対応する位置において酸化膜５１を部分的に露出させる。本工程におけるエッチング手法としては、等方性エッチングを採用してもよいし、異方性エッチングを採用してもよい。
【００６０】
次に、図９（ｃ）に示すように、酸化膜５１において前工程にて露出した箇所をエッチング除去する。これにより、開口部５４ａを有する酸化膜パターン５４が形成されることとなる。
【００６１】
次に、図９（ｄ）に示すように、レジストパターン５３をマスクとして利用して材料膜５２に対して等方性エッチング処理を施すとともに、酸化膜パターン５４をマスクとして利用してシリコン層１１に対して等方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止する。エッチング処理としてドライエッチングを採用する場合には、エッチングガスとして、例えばＳＦ6を使用することができる。
【００６２】
次に、図９（ｅ）に示すように、レジストパターン５３および酸化膜パターン５４をマスクとして利用して、ＤＲＩＥにより、レジストパターン５３の側からシリコン層１１に対して異方性エッチング処理を施す。本工程では、絶縁層１３が部分的に露出するまでエッチング処理を継続し、細空間部５５を形成する。細空間部５５のアスペクト比は例えば５〜５０である。
【００６３】
次に、レジストパターン５３を除去した後、図９（ｆ）に示すように、酸化膜パターン５４における開口部５４ａの近傍をエッチング除去することによって拡幅空間部５６を形成するとともに、絶縁層１３において細空間部５５に露出している箇所をエッチング除去することによって閉端側空間部５７を形成する。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部５５と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部５５に連通する閉端側空間部５７と、閉端側空間部５７とは反対の側において細空間部５５に連通し且つ細空間部５５よりも幅広である開端側の拡幅空間部５６と、を有するホールＨ５が形成されることとなる。
【００６４】
次に、図９（ｇ）に示すように、ホールＨ５内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料５８’を堆積成長させる（堆積工程）。本工程にて、ホールＨ５内に導体材料５８’が充填されて、実質的に導電プラグ５８が形成される。
【００６５】
次に、図９（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料５８’および材料膜５２を研磨除去し（材料膜５２は平坦化工程におけるストップ層として機能することとなる）、また、導電プラグ５８の端部５８ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ５８の端部５８ａはシリコン層１１表面よりも僅かながら退避する傾向にある（図示せず）。
【００６６】
この後、必要に応じて、シリコン層１１側の材料基板１０上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２側の材料基板１０上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ５８を有するマイクロ構造体を、製造することができる。
【００６７】
図９（ａ）から図９（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ５は、閉端側に位置する閉端側空間部５７と、細空間部５５と、細空間部５５よりも幅広であり且つ開端側に位置する拡幅空間部５６とが連通してなるところ、図９（ｇ）を参照して上述した堆積工程では、拡幅空間部５６側からホールＨ５内に導体材料５８’が供給される。導体材料５８’がホールＨ５の細空間部５５内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図１０に示すように（図１０は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞５８ｂは、細空間部５５における拡幅空間部５６との連通箇所５５ａにて閉じる傾向にある。この連通箇所５５ａでの成膜速度（即ち、連通箇所５５ａにおける細空間部５５の壁面にて導体材料５８’が堆積成長する速度）が、細空間部５５における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料５８’が拡幅空間部５６内に堆積する過程において堆積材料中に空洞５８ｃが生じて、更にその後に平坦化工程を経ることによって空洞５８ｃが材料基板１０表面にて開口することになるとしても、この空洞５８ｃは比較的浅い。このように、本方法は、導電プラグ５８の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００６８】
図１１から図１６は、本発明の第６の実施形態に係るマイクロ構造体Ｘを表す。図１１は、マイクロ構造体Ｘの平面図であり、図１２は、マイクロ構造体Ｘの一部省略平面図である。図１３から図１６は、各々、図１１の線XIII−XIII、線XIV−XIV、線XV−XV、および線XVI−XVIに沿った断面図である。
【００６９】
マイクロ構造体Ｘは、揺動部６０と、フレーム７１と、一対の連結部７２と、駆動電極７３と、シールド電極部７４とを備え、マイクロミラー素子として構成されたものである。また、マイクロ構造体Ｘは、ＭＥＭＳ技術などのバルクマイクロマシニング技術により、ＳＯＩウエハである材料基板に対して加工を施すことによって製造されたものである。当該材料基板は、第１および第２シリコン層ならびに当該シリコン層間の絶縁層よりなる積層構造を有し、各シリコン層は、不純物のドープにより所定の導電性が付与されている。また、第１シリコン層はその表面に所定の積層構造（本実施形態では図示略）を有する場合もある。マイクロ構造体Ｘにおける上述の各部位は主に第１シリコン層および／または第２シリコン層に由来して形成されるところ、図の明確化の観点より、図１１においては、第１シリコン層に由来して絶縁層より紙面手前方向に突き出る部位について、斜線ハッチングを付して表す。また、図１２は、マイクロ構造体Ｘにおいて第２シリコン層に由来する構造を表す。
【００７０】
揺動部６０は、ランド部６１と、駆動電極６２と、梁部６３と、シールド電極部６４とを有する。
【００７１】
ランド部６１は、第１シリコン層に由来する部位であり、その表面には、光反射機能を有するミラー面６１ａが設けられている。
【００７２】
駆動電極６２は、第１シリコン層に由来する部位であり、一対のアーム６２Ａ，６２Ｂ、複数の電極歯６２ａ、および複数の電極歯６２ｂを有する。電極歯６２ａは、アーム６２Ａからアーム６２Ｂ側へ延出し、且つ、アーム６２Ａの延び方向に離隔して並列する。電極歯６２ｂは、アーム６２Ｂからアーム６２Ａ側へ延出し、且つ、アーム６２Ｂの延び方向に離隔して並列する。
【００７３】
梁部６３は、第１シリコン層に由来する部位であり、ランド部６１および駆動電極６２を連結する。
【００７４】
シールド電極部６４は、図１２に示すように第２シリコン層に由来する部位であり、例えば図１５に示すように絶縁層６５を介して駆動電極６２の端部に接合している。シールド電極部６４および駆動電極６２は、図１１および図１５に示す導電プラグ６６を介して電気的に接続されている。
【００７５】
フレーム７１は、例えば図１３および図１５に示すように、第１シリコン層に由来する第１層部７１ａと、第２シリコン層に由来する第２層部７１ｂと、当該第１および第２層部７１ａ，７１ｂの間の絶縁層７１ｃとからなる積層構造を有する。第２層部７１ｂは、揺動部６０を全体的に囲む形状を有するフレーム本体である。これら第１層部７１ａおよび第２層部７１ｂは、図１１および図１６に示す導電プラグ７１ｄを介して電気的に接続されている。
【００７６】
連結部７２は、各々、図１１に示すように二本のトーションバー７２ａからなる。各トーションバー７２ａは、第１シリコン層に由来する部位であり、揺動部６０の梁部６３とフレーム７１の第１層部７１ａとに接続して、揺動部６０およびフレーム７１を連結する。トーションバー７２ａにより、梁部６３と第１層部７１ａは電気的に接続される。各連結部７２を構成する二本のトーションバー７２ａの間隔は、フレーム７１の側から揺動部６０の側にかけて漸増する。また、トーションバー７２ａは、図１３に示すように、素子厚さ方向Ｈにおいて、揺動部６０より薄肉である。このような一対の連結部７２は、揺動部６０ないしランド部６１の揺動動作の軸心Ａを規定する。軸心Ａは、図１１に示す矢印Ｄ方向と、即ち駆動電極６２のアーム６２Ａ，６２Ｂの延び方向と、直交し、好ましくは、揺動部６０の重心またはその近傍を通る。フレーム７１の側からランド部６０の側にかけて間隔が漸増する二本のトーションバー７２ａを含む各連結部７２は、ランド部６０の揺動動作における不要な変位成分の発生を抑制するのに好適である。
【００７７】
駆動電極７３は、図１２によく表れているように、第２シリコン層に由来する部位であり、アーム７３Ａ、複数の電極歯７３ａ、および複数の電極歯７３ｂからなる。アーム７３Ａは、図１１に示す矢印Ｄ方向に延びる。複数の電極歯７３ａは、駆動電極６２のアーム６２Ａ側へアーム７３Ａから延出し、且つ、アーム７３Ａの延び方向に離隔して並列する。複数の電極歯７３ｂは、駆動電極６２のアーム６２Ｂ側へアーム７３Ａから延出し、且つ、アーム７３Ａの延び方向に離隔して並列する。
【００７８】
シールド電極部７４は、図１４に示すように、第１シリコン層に由来する部位であり、絶縁層７５を介して駆動電極７３のアーム７３Ａに接合している。シールド電極部７４および駆動電極７３は電気的に分離されている。また、シールド電極部７４は、フレーム７１の第１層部７１ａと連続し且つ電気的に接続されている。
【００７９】
マイクロ構造体Ｘにおいて、一対の駆動電極６２，７３は、揺動部６０に係る駆動力を発生させるための駆動機構ないしアクチュエータを構成する。
【００８０】
マイクロ構造体Ｘの駆動時には、揺動部６０の駆動電極６２に所定の電位が付与される。駆動電極６２に対する電位の付与は、フレーム７１の第２層部７１ｂ、導電プラグ７１ｄ、第１層部７１ａ、連結部７２のトーションバー７２ａ、および、揺動部６０の梁部６３を介して実現することができる。駆動電極６２にはグラウンド電位が付与される。そして、所定の駆動電位を駆動電極７３に付与することにより、駆動電極６２，７３間（電極歯６２ａ，７３ａ間，電極歯６２ｂ，７３ｂ間）に静電引力を発生させることができる。駆動電極６２，７３間に所定以上の静電引力が発生すると、駆動電極６２は駆動電極７３に引き込まれる。そのため、揺動部６０ないしランド部６１は、軸心Ａまわりに揺動動作し、当該静電引力と各トーションバー７２ａの捩り抵抗力の総和とが釣り合う角度まで回転変位する。釣り合い状態においては、駆動電極６２，７３は、例えば図１７に示す配向をとる。このような揺動動作における回転変位量は、駆動電極７３に対して付与する駆動電位を調整することにより、調節することができる。また、駆動電極６２，７３間の静電引力を消滅させると、各トーションバー７２ａはその自然状態に復帰し、揺動部６０ないしランド部６１は、図１３に表れているような配向をとる。以上のような揺動部６０ないしランド部６１の揺動駆動により、ランド部６１上に設けられたミラー面６１ａにて反射される光の反射方向を適宜切り換えることができる。
【００８１】
マイクロ構造体Ｘにおいては、駆動電極６２と、揺動部６０のシールド電極部６４と、フレーム７１の第１層部７１ａおよび第２層部７１ｂと、シールド電極部７４とは、電気的に接続されている（導電プラグ６６，７１ｄは当該電気的接続の一端を担う）。したがって、素子駆動時には、駆動電極６２と共にシールド電極部６４，７４にもグラウンド電位が付与される。そのため、駆動電位に起因して、素子駆動時に駆動電極７３から例えばランド部６１側へ発する電界は、シールド電極部６４によって吸収されやすい（即ち、当該電界は、シールド電極部６４を越えて例えばランド部６１に至りにくい）。また、素子駆動時に駆動電極７３の電極歯７３ａから例えば駆動電極６２のアーム６２Ｂ側へ発する電界や、素子駆動時に電極歯７３ｂから例えばアーム６２Ａ側へ発する電界は、シールド電極部６４によって吸収されやすい。これら電界吸収効果は、素子外への電界漏れを抑制するのに資する。
【００８２】
以上のような構成を具備するマイクロ構造体Ｘは、上述のように、ＭＥＭＳ技術などのバルクマイクロマシニング技術により、ＳＯＩウエハである材料基板に対して加工を施すことによって製造することができる。そして、上述の第１から第５の実施形態に係る手法をマイクロ構造体Ｘの製造過程に適宜に組み込むことにより、図１５に示す形状を有する導電プラグ６６、および、図１６に示す形状を有する導電プラグ７１ｄを、形成することが可能である。
【００８３】
以上のまとめとして、本発明の構成およびそのバリエーションを以下に付記として列挙する。
【００８４】
（付記１）第１導体層と、第２導体層と、当該第１および第２導体層の間に介在する絶縁層とからなる積層構造を含む材料基板に加工を施すことによってマイクロ構造体を製造するための方法であって、
前記第１導体層内を当該第１導体層の厚さ方向に延びる細空間部と、前記絶縁層を貫通して前記第２導体層の一部が臨み且つ前記細空間部に連通する閉端側空間部と、当該閉端側空間部とは反対の側において前記細空間部に連通し且つ当該細空間部よりも幅広である開端側拡幅空間部と、を有するホールを形成するためのホール形成工程と、
前記ホール内に導体材料を堆積させるための工程と、
前記ホール内に堆積された導体材料における、ホール開端側にて外部に露出する端部を、平坦化するための工程と、を含むマイクロ構造体製造方法。
（付記２）前記ホール形成工程は、
開口部を有するマスクパターンを前記第１導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対して等方性エッチング処理を施すことにより、当該第１導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記１に記載のマイクロ構造体製造方法。
（付記３）前記ホール形成工程は、
開口部を有するマスクパターンを前記第１導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対してエッチング処理を施すことにより、当該第１導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記開口部および前記開端側拡幅空間部を覆いつつ前記マスクパターン上に材料膜を形成する工程と、
前記材料膜側から前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記１に記載のマイクロ構造体製造方法。
（付記４）前記ホール形成工程は、
第１開口部を有する第１マスクパターンを前記第１導体層上に形成する工程と、
第１開口部に対応する位置に当該第１開口部よりも径の小さな第２開口部を有する第２マスクパターンを前記第１マスクパターン上に形成する工程と、
前記第２マスクパターンを利用しつつ、前記第１導体層に対して異方性エッチング処理を施す工程と、
前記第２マスクパターンを除去する工程と、
前記第１マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において、前記第１開口部に対応する箇所に前記開端側拡幅空間部を形成し且つ当該開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記１に記載のマイクロ構造体製造方法。
（付記５）前記ホール形成工程は、
第１開口部を有する第１マスクパターンを前記第１導体層上に形成する工程と、
前記第１開口部を覆いつつ前記第１マスクパターン上に材料膜を形成する工程と、
前記第１開口部に対応する位置に当該第１開口部よりも径の大きな第２開口部を有する第２マスクパターンを前記材料膜上に形成する工程と、
前記第２マスクパターンを利用しつつ前記材料膜に対してエッチング処理を施すことにより、当該材料膜においてプレ拡幅空間部を形成する工程と、
前記第１マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層を貫通するように前記細空間部を形成する工程と、
前記第１マスクパターンにおいて前記プレ拡幅空間部に臨む部分を除去することにより、前記開端側拡幅空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記１に記載のマイクロ構造体製造方法。
（付記６）細空間部は、逆テーパ状に形成される、付記１から５のいずれか一つに記載のマイクロ構造体製造方法。
（付記７）前記第１導体層における前記絶縁層とは反対の側の表面に酸化シリコン膜を予め設けておく、付記１から６のいずれか一つに記載のマイクロ構造体製造方法。
（付記８）前記酸化シリコン膜上にポリシリコン膜を予め設けておく、付記７に記載のマイクロ構造体製造方法。
（付記９）付記１から８のいずれか一つに記載のマイクロ構造体製造方法によって製造されたマイクロ構造体。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図２】第１の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図３】本発明の第２の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図４】第２の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図５】本発明の第３の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図６】第３の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図７】本発明の第４の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図８】第４の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図９】本発明の第５の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図１０】第５の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図１１】本発明の第６の実施形態に係るマイクロ構造体の平面図である。
【図１２】図１１に示すマイクロ構造体の一部省略平面図である。
【図１３】図１１の線XIII−XIIIに沿った断面図である。
【図１４】図１１の線XIV−XIVに沿った拡大断面図である。
【図１５】図１１の線XV−XVに沿った拡大断面図である。
【図１６】図１１の線XVI−XVIに沿った拡大断面図である。
【図１７】駆動時における図１１の線III−IIIに沿った断面図である。
【図１８】従来のマイクロ構造体の部分断面図である。
【図１９】図１８に示す従来のマイクロ構造体の製造方法における一部の工程を表す。
【図２０】図１９の後に続く工程を表す。
【図２１】図２０の後に続く工程を表す。
【図２２】図１８の部分拡大断面図である。
【符号の説明】
【００８６】
１０ 材料基板
１１，１２ シリコン層
１３ 絶縁層
１５，２２，３４，４４，５６ 拡幅空間部
１６，２４，３３，４５，５５ 細空間部
１７，２５，３５，４６，５７ 閉端側空間部
１８，２６，３６，４７，５８ 導電プラグ
１８’，２６’，３６’，４７’，５８’ 導体材料
Ｘ マイクロ構造体
６０ 揺動部
６１ ランド部
６２，７３ 駆動電極
６２Ａ，６２Ｂ，７３Ａ アーム
６２ａ，６２ｂ，７３ａ，７３ｂ 電極歯
６３ 梁部
６４，７４ シールド電極部
６６，７１ｄ 導電プラグ
７１ フレーム
７１ａ 第１層部
７１ｂ 第２層部
７１ｃ 絶縁層
７２ 連結部
７２ａ トーションバー
Ａ 軸心
【技術分野】
【０００１】
本発明は、例えばマイクロミラー素子、加速度センサ、角速度センサ、振動素子などのマイクロ構造体を製造する方法、および、マイクロ構造体に関する。
【背景技術】
【０００２】
近年、様々な技術分野において、マイクロマシニング技術により形成される微小構造を有する素子の応用化が図られている。そのような素子には、例えば、マイクロミラー素子や、角速度センサ、加速度センサなど、微小な可動部ないし振動部を有するマイクロ構造体が含まれる。マイクロミラー素子は、例えば光ディスク技術や光通信技術の分野において、光反射機能を担う素子として利用される。角速度センサおよび加速度センサは、例えば、ビデオカメラやカメラ付き携帯電話の手振れ防止機能、カーナビゲーションシステム、エアバック開放タイミングシステム、車やロボット等の姿勢制御システムの用途で、利用される。これらマイクロ構造体は、一般に、固定部と、当該固定部に対して変位可能な可動部と、当該固定部および可動部を連結する連結部と、可動部のための駆動力を発生させるための駆動機構とを備える。このようなマイクロ構造体については、例えば下記の特許文献１〜３に記載されている。
【０００３】
【特許文献１】特開２００３−１９７００号公報
【特許文献２】特開２００４−３４１３６４号公報
【特許文献３】特開２００６−７２２５２号公報
【０００４】
図１８は、従来のマイクロ構造体の一例たるマイクロ構造体８０の部分断面図である。マイクロ構造体８０は、導体部８１，８２と、これらの間に介在する絶縁部８３と、導体部８１および絶縁部８３を貫通する導電プラグ８４とを具備し、例えば、マイクロミラー素子や、角速度センサ、加速度センサとして構成されている。導体部８１，８２の各々は、図外において所定の形状を有する。導電プラグ８４は、導体部８１，８２間を電気的に接続するためのものである。マイクロ構造体においては、絶縁層ないし絶縁部を介して接合する二つの導体部間を電気的に接続すべく、当該絶縁部を貫通して当該導体部間を連絡する導電プラグ８４のような導電連絡部が設けられることがある。このような導体部間の電気的接続は、導体部における所定の箇所に電位を付与して可動部用の上記駆動力を発生させるために、必要とされる。
【０００５】
図１９は、従来のマイクロ構造体８０の製造方法における一部の工程を表す。マイクロ構造体８０の製造においては、まず、図１９（ａ）に示すような材料基板９０が用意される。材料基板９０は、シリコン層９１，９２と、これらの間の絶縁層９３とからなる積層構造を有するＳＯＩ（Silicon on Insulator）ウエハである。シリコン層９１，９２は、不純物をドープすることにより導電性を付与されたシリコン材料よりなり、絶縁層９３は酸化シリコンよりなる。また、シリコン層９１の厚さは例えば６０μｍであり、シリコン層９２の厚さは例えば１００μｍであり、絶縁層９３の厚さは例えば１μｍである。
【０００６】
次に、所定のマスクパターン（図示略）をマスクとして利用して、ＤＲＩＥ（deep reactive ion etching）により、図１９（ｂ）に示すように、シリコン層９１に対してエッチング処理を施して貫通孔９１ａを形成する。ＤＲＩＥでは、ＳＦ6ガスを用いて行うエッチングとＣ4Ｆ8ガスを用いて行う側壁保護とを交互に繰り返すＢｏｓｃｈプロセスが採用される。次に、図１９（ｃ）に示すように、絶縁層９３において貫通孔９１ａに露出している箇所をエッチング除去する。これにより、シリコン層９１および絶縁層９３を貫通するホールＨ９が形成される。ホールＨ９ないし貫通孔９１ａのいわゆるアスペクト比は例えば２０程度である。次に、図１９（ｄ）に示すように、ホールＨ９内およびシリコン層９１上に例えばＣＶＤ法によって所定の導体材料８４’を堆積させる（堆積工程）。ホールＨ９内に導体材料８４’が充填されて、実質的に導電プラグ８４が形成されることとなる。
【０００７】
次に、図２０（ａ）に示すように、例えばＣＭＰ法により、シリコン層９１上の導体材料８４’を研磨除去し、また、導電プラグ８４の端部８４ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ８４の端部８４ａはシリコン層９１表面よりも僅かながら退避する傾向にある（図示せず）。次に、図２０（ｂ）に示すようにレジストパターン９４を形成する。具体的には、シリコン層９１上に液状のフォトレジストをスピンコーティングにより成膜した後、露光および現像を経て、レジストパターン９４をパターン形成する。レジストパターン９４は、上述の導体部８１に対応するパターン形状を有する。次に、図２０（ｃ）に示すようにレジストパターン９５を形成する。レジストパターン９５は、上述の導体部８２に対応するパターン形状を有する。
【０００８】
次に、レジストパターン９４をマスクとして利用して、ＤＲＩＥにより、図２１（ａ）に示すようにシリコン層９１に対してエッチング処理を施す。これにより、導体部８１が形成される。次に、レジストパターン９５をマスクとして利用して、ＤＲＩＥにより、図２１（ｂ）に示すようにシリコン層９２に対してエッチング処理を施す。これにより、導体部８２が形成される。そして、レジストパターン９４，９５を除去した後、図２１（ｃ）に示すように、露出する絶縁層９３をエッチング除去して絶縁部８３を形成する。以上のような工程を含む方法により、図１８に示す部分構造を有する従来のマイクロ構造体８０が製造される。
【０００９】
しかしながら、このような方法によると、図２２にて誇張して描出するように、導電プラグ８４において深い空洞８４ｂが生じてしまう。図２２（ａ）は、図１９（ｄ）を参照して上述した堆積工程を終えた状態を表し、図２２（ｂ）は、図２０（ａ）を参照して上述した平坦化工程の後の状態を表す。
【００１０】
堆積工程では、ホール壁面の全体において同時的に導体材料８４’が堆積成長するところ、上述のように導電プラグ８４において深い空洞８４ｂが生じてしまうのは、当該堆積工程において、ホールＨ９の開口端付近での成膜速度（即ち、開口端付近におけるホール壁面にて導体材料が堆積成長する速度）が、ホールＨ９の開口端付近以外での成膜速度よりも、プロセス上、大きい傾向にあるからである。また、アスペクト比が相当程度に大きいホールＨ９を確実に形成するべく（上述のようにアスペクト比は例えば２０）、ホールＨ９の形成に際し、導体層９１に対するエッチング処理における諸条件を調整することにより、細長い貫通孔９１ａを僅かに逆テーパ状（開口端に近いほど貫通孔９１ａの横断面が小さくなるように貫通孔壁面が僅かに傾斜している形状）に形成する場合があるところ、このように逆テーパ状に貫通孔９１ａを形成することは、その後に行われる堆積工程において、空洞８４ｂの発生（具体的には、ホールＨ９の開口端付近が他の箇所に先んじて導体材料８４’で閉じられて空洞８４ｂが生じること）を助長することとなる。
【００１１】
図２２（ｂ）に示すように導電プラグ８４に深い空洞８４ｂが形成されると、その後にシリコン層９１上に所定材料を成膜等するときに不具合が生じやすい。例えば、図２０（ｂ）を参照して上述したようにシリコン層９１上にレジストパターン９４を形成する工程では、スピンコーティングによってフォトレジストを成膜する際に、導電プラグ８４の深い空洞８４ｂ（即ち、深い凹部）の存在に起因して、塗布形成されたフォトレジスト膜において厚さにムラが発生しやすい。このムラは、露光および現像による当該フォトレジスト膜のパターニング、即ち、レジストパターン９４のパターン形成を、阻害する場合がある（パターン精度の劣化）。これは、マイクロ構造体製造における歩留りの低下を招く。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、このような事情のもとで考え出されたものであり、材料基板表面に生ずる凹部の深さを抑制しつつ導電プラグを埋め込み形成するのに適したマイクロ構造体製造方法、および、これによって得られるマイクロ構造体を提供することを、目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の側面によると、第１導体層と、第２導体層と、当該第１および第２導体層の間に介在する絶縁層とからなる積層構造を含む材料基板に加工を施すことによってマイクロ構造体を製造するための方法が提供される。本方法は、第１導体層内を当該第１導体層の厚さ方向に延びる細空間部と、絶縁層を貫通して第２導体層の一部が臨み且つ細空間部に連通する閉端側空間部と、当該閉端側空間部とは反対の側において細空間部に連通し且つ当該細空間部よりも幅広であって開口する開端側拡幅空間部と、を有するホールを形成するための工程（ホール形成工程）と、ホール内に導体材料を堆積させるための工程（堆積工程）と、ホール内に堆積された導体材料における、ホール開端側にて外部に露出する端部を、平坦化するための工程（平坦化工程）とを含む。
【００１４】
本方法におけるホール形成工程において材料基板内に形成される導電プラグ形成用のホールは、閉端側に位置する閉端側空間部と、細空間部と、当該細空間部よりも幅広であり且つ開端側に位置する拡幅空間部とが連通してなるところ、堆積工程では、拡幅空間部側からホール内に導体材料が供給される。導体材料がホールの細空間部内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、その空洞は、細空間部における拡幅空間部との連通箇所にて閉じる傾向にある。細空間部における拡幅空間部との連通箇所での成膜速度（即ち、当該連通箇所における細空間部壁面ないしホール壁面にて導体材料が堆積成長する速度）が、細空間部における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料が拡幅空間部内に堆積する過程において堆積材料中に空洞が生じて、更にその後に平坦化工程を経ることによって当該空洞が材料基板表面にて開口することになるとしても、この空洞は比較的浅い。このように、本方法は、導電プラグの形成に起因して材料基板表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。このような方法は、導電プラグ形成後に当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００１５】
好ましい実施の形態において、ホール形成工程は、開口部を有するマスクパターンを第１導体層上に形成する工程と、マスクパターンを利用しつつ第１導体層に対して等方性エッチング処理を施すことにより、当該第１導体層において開口部に対応する箇所に開端側拡幅空間部を形成する工程と、マスクパターンを利用しつつ第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において開端側拡幅空間部から絶縁層に至るように細空間部を形成する工程と、絶縁層において細空間部に臨む部分を除去することによって閉端側空間部を形成する工程とを含む。このような手法によると、細空間部とこれに連続する拡幅空間部とを有する導電プラグ形成用ホールを、適切に形成することができる。
【００１６】
他の好ましい実施の形態において、ホール形成工程は、開口部を有するマスクパターンを第１導体層上に形成する工程と、マスクパターンを利用しつつ第１導体層に対してエッチング処理を施すことにより、当該第１導体層において開口部に対応する箇所に開端側拡幅空間部を形成する工程（第１エッチング工程）と、開口部および開端側拡幅空間部を覆いつつマスクパターン上に材料膜を形成する工程と、材料膜側から第１導体層に対して異方性エッチング処理を施すことにより、第１導体層において開端側拡幅空間部から絶縁層に至るように細空間部を形成する工程（第２エッチング工程）と、絶縁層において細空間部に臨む部分を除去することによって閉端側空間部を形成する工程（閉端側空間部形成工程）とを含む。このような手法によると、細空間部とこれに連続する拡幅空間部とを有する導電プラグ形成用ホールを、適切に形成することができる。また、本手法において、好ましくは、開端側拡幅空間部に材料膜を残存させつつ第２エッチング工程を行う。この場合、閉端側空間部形成工程において当該残存材料膜をも除去する。
【００１７】
他の好ましい実施の形態において、ホール形成工程は、第１開口部を有する第１マスクパターンを第１導体層上に形成する工程と、第１開口部に対応する位置に当該第１開口部よりも径の小さな第２開口部を有する第２マスクパターンを第１マスクパターン上に形成する工程と、第２マスクパターンを利用しつつ、第１導体層に対して異方性エッチング処理を施す工程と（本工程では、第１導体層の厚さ方向の途中まで又は絶縁層に至るまでエッチング処理を施す）、第２マスクパターンを除去する工程と、第１マスクパターンを利用しつつ第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において、第１開口部に対応する箇所に開端側拡幅空間部を形成し且つ当該開端側拡幅空間部から絶縁層に至るように細空間部を形成する工程と、絶縁層において細空間部に臨む部分を除去することによって閉端側空間部を形成する工程とを含む。このような手法によると、細空間部とこれに連続する拡幅空間部とを有する導電プラグ形成用ホールを、適切に形成することができる。
【００１８】
他の好ましい実施の形態において、ホール形成工程は、第１開口部を有する第１マスクパターンを第１導体層上に形成する工程と、第１開口部を覆いつつ第１マスクパターン上に材料膜を形成する工程と、第１開口部に対応する位置に当該第１開口部よりも径の大きな第２開口部を有する第２マスクパターンを材料膜上に形成する工程と、第２マスクパターンを利用しつつ材料膜に対してエッチング処理を施すことにより、当該材料膜においてプレ拡幅空間部を形成する工程（第１エッチング工程）と、第１マスクパターンを利用しつつ第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層を貫通するように細空間部を形成する工程（第２エッチング工程）と、第１マスクパターンにおいてプレ拡幅空間部に臨む部分を除去することにより、開端側拡幅空間部を形成する工程と、絶縁層において細空間部に臨む部分を除去することによって閉端側空間部を形成する工程とを含む。第１および第２エッチング工程は、単一のエッチング処理で同時的に行ってもよい。このような手法によると、細空間部とこれに連続する拡幅空間部とを有する導電プラグ形成用ホールを、適切に形成することができる。
【００１９】
本発明における細空間部については、逆テーパ状（即ち、ホール開口端に近いほど細空間部の横断面が小さくなるように細空間部壁面が傾斜している形状）に形成してもよい。このような手法は、アスペクト比の大きな細空間部したがってホールを形成するうえで好適である。
【００２０】
好ましくは、第１導体層における絶縁層とは反対の側の表面に酸化シリコン膜を予め設けておいてもよい。また、当該酸化シリコン膜上にポリシリコン膜を予め設けておいてもよい。
【００２１】
本発明の第２の側面によると、第１の側面に係る上述のマイクロ構造体製造方法によって製造されるマイクロ構造体が提供される。第１の側面に係る方法によって製造される本マイクロ構造体では、導電プラグの形成に起因して生じ得る上述の凹部は比較的浅い。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明の第１の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、図１（ａ）に示すような材料基板１０を用意する。材料基板１０は、シリコン層１１，１２と、これらの間の絶縁層１３とからなる積層構造を有するＳＯＩ（Silicon on Insulator）ウエハである。シリコン層１１，１２は、不純物をドープすることにより導電性を付与されたシリコン材料よりなり、絶縁層１３は酸化シリコンよりなる。また、シリコン層１１の厚さは例えば１０〜１００μｍであり、シリコン層１２の厚さは例えば１００〜１０００μｍであり、絶縁層１３の厚さは例えば０.２〜２μｍである。
【００２３】
次に、図１（ｂ）に示すように、シリコン層１１上にレジストパターン１４を形成する。具体的には、シリコン層１１上に液状のフォトレジストをスピンコーティングにより成膜した後、露光および現像を経て、レジストパターン１４をパターン形成する（後出のレジストパターンも、このようなスピンコーティング、露光、および現像を経てパターン形成される）。レジストパターン１４は、開口部１４ａを有する。開口部１４ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば１〜１０μｍである。
【００２４】
次に、図１（ｃ）に示すように、レジストパターン１４をマスクとして利用して、シリコン層１１に対して等方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止し、レジストパターン１４の開口部１４ａの直下に拡幅空間部１５を形成する。エッチング処理としてはドライエッチングを採用する場合には、エッチングガスとして、例えばＳＦ6を使用することができる。また、拡幅空間部１５の深さは例えば０.５〜５μｍである。
【００２５】
次に、図１（ｄ）に示すように、レジストパターン１４をマスクとして利用して、ＤＲＩＥ（deep reactive ion etching）により、シリコン層１１に対して異方性エッチング処理を施す。本工程では、絶縁層１３が部分的に露出するまでエッチング処理を継続し、拡幅空間部１５から絶縁層１３に至る細空間部１６を形成する。細空間部１６のいわゆるアスペクト比は例えば５〜５０である。また、ＤＲＩＥでは、ＳＦ6ガスを用いて行うエッチングとＣ4Ｆ8ガスを用いて行う側壁保護とを交互に繰り返すＢｏｓｃｈプロセスにおいて、良好な異方性エッチング加工を行うことができる。後出のＤＲＩＥについても、このようなＢｏｓｃｈプロセスを採用することができる。本工程においては、細空間部１６について、逆テーパ状（即ち、細空間部１６の開口端に近いほど細空間部１６の横断面が小さくなるように細空間部壁面が傾斜している形状）に形成してもよい（後出の実施形態における細空間部についても、逆テーパ状に形成してもよい）。
【００２６】
次に、図１（ｅ）に示すようにレジストパターン１４を除去した後、図１（ｆ）に示すように、絶縁層１３において細空間部１６に露出している箇所をエッチング除去して閉端側空間部１７を形成する。エッチング手法としては、ドライエッチングを採用してもよいし、ウェットエッチングを採用してもよい。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部１６と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部１６に連通する閉端側空間部１７と、閉端側空間部１７とは反対の側において細空間部１６に連通し且つ細空間部１６よりも幅広である開端側の拡幅空間部１５と、を有するホールＨ１が形成されることとなる。
【００２７】
次に、図１（ｇ）に示すように、ホールＨ１内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料１８’を堆積成長させる（堆積工程）。導体材料１８’としては、所定の導電性ポリシリコン材料を採用することができる。本工程にて、ホールＨ１内に導体材料１８’が充填されて、実質的に導電プラグ１８が形成される。
【００２８】
次に、図１（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料１８’を研磨除去し、また、導電プラグ１８の端部１８ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ１８の端部１８ａはシリコン層１１表面よりも僅かながら退避する傾向にある（図示せず）。
【００２９】
この後、必要に応じて、シリコン層１１上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ１８を有するマイクロ構造体を、製造することができる。このマイクロ構造体は、例えばマイクロミラー素子や、角速度センサ、加速度センサとして構成されたものである。
【００３０】
図１（ａ）から図１（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ１は、閉端側に位置する閉端側空間部１７と、細空間部１６と、細空間部１６よりも幅広であり且つ開端側に位置する拡幅空間部１５とが連通してなるところ、図１（ｇ）を参照して上述した堆積工程では、拡幅空間部１５側からホールＨ１内に導体材料１８’が供給される。導体材料１８’がホールＨ１の細空間部１６内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図２に示すように（図２は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞１８ｂは、細空間部１６における拡幅空間部１５との連通箇所１６ａにて閉じる傾向にある。この連通箇所１６ａでの成膜速度（即ち、連通箇所１６ａにおける細空間部１６の壁面にて導体材料１８’が堆積成長する速度）が、細空間部１６における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料１８’が拡幅空間部１５内に堆積する過程において堆積材料中に空洞１８ｃが生じて、更にその後に平坦化工程を経ることによって空洞１８ｃが材料基板１０表面にて開口することになるとしても、この空洞１８ｃは比較的浅い。このように、本方法は、導電プラグ１８の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００３１】
図３は、本発明の第２の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板１０を用意したうえで、図３（ａ）に示すように、材料基板１０のシリコン層１１上にレジストパターン２１を形成する。レジストパターン２１は、開口部２１ａを有する。開口部２１ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば１〜１０μｍである。
【００３２】
次に、図３（ｂ）に示すように、レジストパターン２１をマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対して異方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止し、レジストパターン２１の開口部２１ａの直下に拡幅空間部２２を形成する。拡幅空間部２２の深さは例えば０.５〜５μｍである。
【００３３】
次に、図３（ｃ）に示すように、開口部２１ａを覆いつつレジストパターン２１上に材料膜２３を形成する。図３（ｃ）に示すように材料膜２３を形成することにより、レジストパターン２１の開口部２１ａの開口面積を実質的に小さくするのである。また、材料膜２３において開口部２１ａを覆う領域には、肉厚部２３ａが生ずる。材料膜２３は、例えば、ＤＲＩＥのＢｏｓｃｈプロセスにて用いられる、Ｃ4Ｆ8ガスプラズマにより形成されるフルオロカーボン保護膜である。
【００３４】
次に、図３（ｄ）に示すように、レジストパターン２１をマスクとして利用しつつ、ＤＲＩＥにより、材料膜２３の側からシリコン層１１に対して異方性エッチング処理を施す。本工程では、絶縁層１３が部分的に露出するまでエッチング処理を継続し、拡幅空間部２２から絶縁層１３に至る細空間部２４を形成する。細空間部２４のアスペクト比は例えば５〜５０である。また、図３（ｃ）を参照して上述した工程において材料膜２３の肉厚部２３ａを充分に厚く設けておくことにより、当該肉厚部２３ａは本工程にて実質的にマスクとして機能し、本工程を終えても、肉厚部２３ａの少なくとも一部は拡幅空間部２２に残存することとなる。
【００３５】
次に、図３（ｅ）に示すように、レジストパターン２１および残存する肉厚部２３ａを除去した後、図３（ｆ）に示すように、絶縁層１３において細空間部２４に露出している箇所をエッチング除去して閉端側空間部２５を形成する。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部２４と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部２４に連通する閉端側空間部２５と、閉端側空間部２５とは反対の側において細空間部２４に連通し且つ細空間部２４よりも幅広である開端側の拡幅空間部２２と、を有するホールＨ２が形成されることとなる。
【００３６】
次に、図３（ｇ）に示すように、ホールＨ２内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料２６’を堆積成長させる（堆積工程）。本工程にて、ホールＨ２内に導体材料２６’が充填されて、実質的に導電プラグ２６が形成される。
【００３７】
次に、図３（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料２６’を研磨除去し、また、導電プラグ２６の端部２６ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ２６の端部２６ａはシリコン層１１表面よりも僅かながら退避する傾向にある（図示せず）。
【００３８】
この後、必要に応じて、シリコン層１１上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ２６を有するマイクロ構造体を、製造することができる。
【００３９】
図３（ａ）から図３（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ２は、閉端側に位置する閉端側空間部２５と、細空間部２４と、細空間部２４よりも幅広であり且つ開端側に位置する拡幅空間部２２とが連通してなるところ、図３（ｇ）を参照して上述した堆積工程では、拡幅空間部２２側からホールＨ２内に導体材料２６’が供給される。導体材料２６’がホールＨ２の細空間部２４内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図４に示すように（図４は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞２６ｂは、細空間部２４における拡幅空間部２２との連通箇所２４ａにて閉じる傾向にある。この連通箇所２４ａでの成膜速度（即ち、連通箇所２４ａにおける細空間部２４の壁面にて導体材料２６’が堆積成長する速度）が、細空間部２４における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料２６’が拡幅空間部２２内に堆積する過程において堆積材料中に空洞２６ｃが生じて、更にその後に平坦化工程を経ることによって空洞２６ｃが材料基板１０表面にて開口することになるとしても、この空洞２６ｃは比較的浅い。このように、本方法は、導電プラグ２６の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００４０】
図５は、本発明の第３の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板１０を用意したうえで、図５（ａ）に示すように、材料基板１０のシリコン層１１上に酸化膜パターン３１を形成する。酸化膜パターン３１は、開口部３１ａを有する。開口部３１ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば１〜１０μｍである。酸化膜パターン３１の形成は、例えば、熱酸化法によってシリコン層１１表面に酸化膜を形成した後、当該酸化膜をパターニングすることによって形成することができる（後出の酸化膜パターンも、このような手法によって形成することができる）。
【００４１】
次に、図５（ｂ）に示すように、材料基板１０のシリコン層１１側にレジストパターン３２を形成する。レジストパターン３２は、酸化膜パターン３１ａの開口部３１ａに対応する位置に開口部３２ａを有する。開口部３２ａは、平面視において例えば楕円形状または円形状であり、開口部２１ａの短径または直径より小さい限りにおいて、その短径または直径は例えば０.５〜５μｍである。
【００４２】
次に、図５（ｃ）に示すように、レジストパターン３２をマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してその厚さ方向の途中まで異方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止し、レジストパターン３２の開口部３２ａの直下に細空間部３３’を形成する。
【００４３】
次に、図５（ｄ）に示すようにレジストパターン３２を除去した後、図５（ｅ）に示すように、酸化膜パターン３１をマスクとして利用しつつ、ＤＲＩＥにより、シリコン層１１に対して異方性エッチング処理を施す。本工程では、細空間部３３’を伸ばして細空間部３３を形成するとともに、酸化膜パターン３１の開口部３１ａに対応する箇所に拡幅空間部３４を形成する。細空間部３３のアスペクト比は例えば５〜５０である。
【００４４】
次に、図５（ｆ）に示すように、酸化膜パターン３１をエッチング除去するとともに、絶縁層１３において細空間部３３に露出している箇所をエッチング除去して閉端側空間部３５を形成する。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部３３と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部３３に連通する閉端側空間部３５と、閉端側空間部３５とは反対の側において細空間部３３に連通し且つ細空間部３３よりも幅広である開端側の拡幅空間部３４と、を有するホールＨ３が形成されることとなる。
【００４５】
次に、図５（ｇ）に示すように、ホールＨ３内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料３６’を堆積成長させる（堆積工程）。本工程にて、ホールＨ３内に導体材料３６’が充填されて、実質的に導電プラグ３６が形成される。
【００４６】
次に、図５（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料３６’を研磨除去し、また、導電プラグ３６の端部３６ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ３６の端部３６ａはシリコン層１１表面よりも僅かながら退避する傾向にある（図示せず）。
【００４７】
この後、必要に応じて、シリコン層１１上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ３６を有するマイクロ構造体を、製造することができる。
【００４８】
図５（ａ）から図５（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ３は、閉端側に位置する閉端側空間部３５と、細空間部３３と、細空間部３３よりも幅広であり且つ開端側に位置する拡幅空間部３４とが連通してなるところ、図３（ｇ）を参照して上述した堆積工程では、拡幅空間部３４側からホールＨ３内に導体材料３６’が供給される。導体材料３６’がホールＨ３の細空間部３３内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図６に示すように（図６は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞３６ｂは、細空間部３３における拡幅空間部３４との連通箇所３３ａにて閉じる傾向にある。この連通箇所３３ａでの成膜速度（即ち、連通箇所３３ａにおける細空間部３３の壁面にて導体材料３６’が堆積成長する速度）が、細空間部３３における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料３６’が拡幅空間部３４内に堆積する過程において堆積材料中に空洞３６ｃが生じて、更にその後に平坦化工程を経ることによって空洞３６ｃが材料基板１０表面にて開口することになるとしても、この空洞３６ｃは比較的浅い。このように、本方法は、導電プラグ３６の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００４９】
図７は、本発明の第４の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板１０を用意したうえで、図７（ａ）に示すように、材料基板１０のシリコン層１１上に酸化膜パターン４１を形成する。酸化膜パターン４１は、開口部４１ａを有する。開口部４１ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば０.５〜５μｍである。
【００５０】
次に、図７（ｂ）に示すように、開口部４１ａを覆いつつ酸化膜パターン４１上に材料膜４２を形成する。材料膜４２は、所定の導体材料よりなり、例えばポリシリコンよりなる。
【００５１】
次に、図７（ｃ）に示すように、材料膜４２上にレジストパターン４３を形成する。レジストパターン４３は、酸化膜パターン４１の開口部４１ａに対応する位置に開口部４１ａよりも径の大きな開口部４３ａを有する。
【００５２】
次に、図７（ｄ）に示すように、レジストパターン４３および酸化膜パターン４１をマスクとして利用して、ＤＲＩＥにより、レジストパターン４３の側から材料膜４２およびシリコン層１１に対して異方性エッチング処理を施す（材料膜４２の構成材料としては、本工程にてシリコン層１１と同時的にエッチングされる材料が採用される）。本工程では、絶縁層１３が部分的に露出するまでエッチング処理を継続し、材料膜４２においてレジストパターン４３の開口部４３ａに対応する箇所にプレ拡幅空間部４４’を形成するとともに、シリコン層１１を貫通して絶縁層１３に至る細空間部４５を形成する。細空間部４５のアスペクト比は例えば５〜５０である。
【００５３】
次に、図７（ｅ）に示すようにレジストパターン４３を除去した後、図７（ｆ）に示すように、酸化膜パターン４１においてプレ拡幅空間部４４’に露出している箇所をエッチング除去することによって拡幅空間部４４を形成するとともに、絶縁層１３において細空間部４５に露出している箇所をエッチング除去することによって閉端側空間部４６を形成する。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部４５と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部４５に連通する閉端側空間部４６と、閉端側空間部４６とは反対の側において細空間部４５に連通し且つ細空間部４５よりも幅広である開端側の拡幅空間部４４と、を有するホールＨ４が形成されることとなる。
【００５４】
次に、図７（ｇ）に示すように、ホールＨ４内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料４７’を堆積成長させる（堆積工程）。本工程にて、ホールＨ４内に導体材料４７’が充填されて、実質的に導電プラグ４７が形成される。
【００５５】
次に、図７（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料４７’を研磨除去し、また、導電プラグ４７の端部４７ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ４７の端部４７ａは材料基板１０表面よりも僅かながら退避する傾向にある（図示せず）。
【００５６】
この後、必要に応じて、シリコン層１１側の材料基板１０上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２側の材料基板１０上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ４７を有するマイクロ構造体を、製造することができる。
【００５７】
図７（ａ）から図７（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ４は、閉端側に位置する閉端側空間部４６と、細空間部４５と、細空間部４５よりも幅広であり且つ開端側に位置する拡幅空間部４４とが連通してなるところ、図７（ｇ）を参照して上述した堆積工程では、拡幅空間部４４側からホールＨ４内に導体材料４７’が供給される。導体材料４７’がホールＨ４の細空間部４５内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図８に示すように（図８は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞４７ｂは、細空間部４５における拡幅空間部４４との連通箇所４５ａにて閉じる傾向にある。この連通箇所４５ａでの成膜速度（即ち、連通箇所４５ａにおける細空間部４５の壁面にて導体材料４７’が堆積成長する速度）が、細空間部４５における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料４７’が拡幅空間部４４内に堆積する過程において堆積材料中に空洞４７ｃが生じて、更にその後に平坦化工程を経ることによって空洞４７ｃが材料基板１０表面にて開口することになるとしても、この空洞４７ｃは比較的浅い。このように、本方法は、導電プラグ４７の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００５８】
図９は、本発明の第５の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。本方法においては、まず、材料基板１０を用意したうえで、図９（ａ）に示すように、材料基板１０のシリコン層１１上に、酸化膜５１、材料膜５２、およびレジストパターン５３を順次に積層形成する。酸化膜５１は、熱酸化法によってシリコン層１１表面に形成されたものであって、酸化シリコンよりなる。材料膜５２は例えばポリシリコンよりなる。レジストパターン５３は、開口部５３ａを有する。開口部５３ａは、平面視において例えば楕円形状または円形状であり、その短径または直径は例えば０.５〜５μｍである。
【００５９】
次に、図９（ｂ）に示すように、レジストパターン５３をマスクとして利用して、材料膜５２に対してエッチング処理を施す。これにより、レジストパターン５３の開口部５３ａに対応する位置において酸化膜５１を部分的に露出させる。本工程におけるエッチング手法としては、等方性エッチングを採用してもよいし、異方性エッチングを採用してもよい。
【００６０】
次に、図９（ｃ）に示すように、酸化膜５１において前工程にて露出した箇所をエッチング除去する。これにより、開口部５４ａを有する酸化膜パターン５４が形成されることとなる。
【００６１】
次に、図９（ｄ）に示すように、レジストパターン５３をマスクとして利用して材料膜５２に対して等方性エッチング処理を施すとともに、酸化膜パターン５４をマスクとして利用してシリコン層１１に対して等方性エッチング処理を施す。本工程では、所定のタイミングでエッチング処理を停止する。エッチング処理としてドライエッチングを採用する場合には、エッチングガスとして、例えばＳＦ6を使用することができる。
【００６２】
次に、図９（ｅ）に示すように、レジストパターン５３および酸化膜パターン５４をマスクとして利用して、ＤＲＩＥにより、レジストパターン５３の側からシリコン層１１に対して異方性エッチング処理を施す。本工程では、絶縁層１３が部分的に露出するまでエッチング処理を継続し、細空間部５５を形成する。細空間部５５のアスペクト比は例えば５〜５０である。
【００６３】
次に、レジストパターン５３を除去した後、図９（ｆ）に示すように、酸化膜パターン５４における開口部５４ａの近傍をエッチング除去することによって拡幅空間部５６を形成するとともに、絶縁層１３において細空間部５５に露出している箇所をエッチング除去することによって閉端側空間部５７を形成する。本工程にて、シリコン層１１内をその厚さ方向に延びる細空間部５５と、絶縁層１３を貫通してシリコン層１２の一部が臨み且つ細空間部５５に連通する閉端側空間部５７と、閉端側空間部５７とは反対の側において細空間部５５に連通し且つ細空間部５５よりも幅広である開端側の拡幅空間部５６と、を有するホールＨ５が形成されることとなる。
【００６４】
次に、図９（ｇ）に示すように、ホールＨ５内およびシリコン層１１上に例えばＣＶＤ法によって所定の導体材料５８’を堆積成長させる（堆積工程）。本工程にて、ホールＨ５内に導体材料５８’が充填されて、実質的に導電プラグ５８が形成される。
【００６５】
次に、図９（ｈ）に示すように、例えばＣＭＰ法により、シリコン層１１上の導体材料５８’および材料膜５２を研磨除去し（材料膜５２は平坦化工程におけるストップ層として機能することとなる）、また、導電プラグ５８の端部５８ａを平坦化する（平坦化工程）。当該平坦化工程を経ると、導電プラグ５８の端部５８ａはシリコン層１１表面よりも僅かながら退避する傾向にある（図示せず）。
【００６６】
この後、必要に応じて、シリコン層１１側の材料基板１０上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１１に対してエッチング処理を施し、シリコン層１１において所定の構造を成形する。一方、必要に応じて、シリコン層１２側の材料基板１０上に所定のマスクパターンを形成したうえで、当該マスクパターンをマスクとして利用して、ＤＲＩＥにより、シリコン層１２に対してエッチング処理を施し、シリコン層１２において所定の構造を成形する。以上のような工程を含む方法により、シリコン層１１に由来して成形される所定の導体構造部とシリコン層１２に由来して成形される所定の導体構造部とを電気的に接続する導電プラグ５８を有するマイクロ構造体を、製造することができる。
【００６７】
図９（ａ）から図９（ｆ）を参照して上述したホール形成工程において材料基板１０内に形成される導電プラグ形成用のホールＨ５は、閉端側に位置する閉端側空間部５７と、細空間部５５と、細空間部５５よりも幅広であり且つ開端側に位置する拡幅空間部５６とが連通してなるところ、図９（ｇ）を参照して上述した堆積工程では、拡幅空間部５６側からホールＨ５内に導体材料５８’が供給される。導体材料５８’がホールＨ５の細空間部５５内に堆積する過程において、たとえ堆積材料中に空洞が生じるとしても、図１０に示すように（図１０は、本実施形態の方法によって得られるマイクロ構造体の部分拡大断面図である）、その空洞５８ｂは、細空間部５５における拡幅空間部５６との連通箇所５５ａにて閉じる傾向にある。この連通箇所５５ａでの成膜速度（即ち、連通箇所５５ａにおける細空間部５５の壁面にて導体材料５８’が堆積成長する速度）が、細空間部５５における他の箇所での成膜速度よりも、プロセス上、大きい傾向にあるからである。そのため、その後に導体材料５８’が拡幅空間部５６内に堆積する過程において堆積材料中に空洞５８ｃが生じて、更にその後に平坦化工程を経ることによって空洞５８ｃが材料基板１０表面にて開口することになるとしても、この空洞５８ｃは比較的浅い。このように、本方法は、導電プラグ５８の形成に起因して材料基板１０表面に生じ得る凹部（基板表面にて開口する空洞）の深さを抑制するのに適する。表面凹凸の小さな材料基板は、当該基板表面でのプロセスを適切に実行するうえで、好適である。
【００６８】
図１１から図１６は、本発明の第６の実施形態に係るマイクロ構造体Ｘを表す。図１１は、マイクロ構造体Ｘの平面図であり、図１２は、マイクロ構造体Ｘの一部省略平面図である。図１３から図１６は、各々、図１１の線XIII−XIII、線XIV−XIV、線XV−XV、および線XVI−XVIに沿った断面図である。
【００６９】
マイクロ構造体Ｘは、揺動部６０と、フレーム７１と、一対の連結部７２と、駆動電極７３と、シールド電極部７４とを備え、マイクロミラー素子として構成されたものである。また、マイクロ構造体Ｘは、ＭＥＭＳ技術などのバルクマイクロマシニング技術により、ＳＯＩウエハである材料基板に対して加工を施すことによって製造されたものである。当該材料基板は、第１および第２シリコン層ならびに当該シリコン層間の絶縁層よりなる積層構造を有し、各シリコン層は、不純物のドープにより所定の導電性が付与されている。また、第１シリコン層はその表面に所定の積層構造（本実施形態では図示略）を有する場合もある。マイクロ構造体Ｘにおける上述の各部位は主に第１シリコン層および／または第２シリコン層に由来して形成されるところ、図の明確化の観点より、図１１においては、第１シリコン層に由来して絶縁層より紙面手前方向に突き出る部位について、斜線ハッチングを付して表す。また、図１２は、マイクロ構造体Ｘにおいて第２シリコン層に由来する構造を表す。
【００７０】
揺動部６０は、ランド部６１と、駆動電極６２と、梁部６３と、シールド電極部６４とを有する。
【００７１】
ランド部６１は、第１シリコン層に由来する部位であり、その表面には、光反射機能を有するミラー面６１ａが設けられている。
【００７２】
駆動電極６２は、第１シリコン層に由来する部位であり、一対のアーム６２Ａ，６２Ｂ、複数の電極歯６２ａ、および複数の電極歯６２ｂを有する。電極歯６２ａは、アーム６２Ａからアーム６２Ｂ側へ延出し、且つ、アーム６２Ａの延び方向に離隔して並列する。電極歯６２ｂは、アーム６２Ｂからアーム６２Ａ側へ延出し、且つ、アーム６２Ｂの延び方向に離隔して並列する。
【００７３】
梁部６３は、第１シリコン層に由来する部位であり、ランド部６１および駆動電極６２を連結する。
【００７４】
シールド電極部６４は、図１２に示すように第２シリコン層に由来する部位であり、例えば図１５に示すように絶縁層６５を介して駆動電極６２の端部に接合している。シールド電極部６４および駆動電極６２は、図１１および図１５に示す導電プラグ６６を介して電気的に接続されている。
【００７５】
フレーム７１は、例えば図１３および図１５に示すように、第１シリコン層に由来する第１層部７１ａと、第２シリコン層に由来する第２層部７１ｂと、当該第１および第２層部７１ａ，７１ｂの間の絶縁層７１ｃとからなる積層構造を有する。第２層部７１ｂは、揺動部６０を全体的に囲む形状を有するフレーム本体である。これら第１層部７１ａおよび第２層部７１ｂは、図１１および図１６に示す導電プラグ７１ｄを介して電気的に接続されている。
【００７６】
連結部７２は、各々、図１１に示すように二本のトーションバー７２ａからなる。各トーションバー７２ａは、第１シリコン層に由来する部位であり、揺動部６０の梁部６３とフレーム７１の第１層部７１ａとに接続して、揺動部６０およびフレーム７１を連結する。トーションバー７２ａにより、梁部６３と第１層部７１ａは電気的に接続される。各連結部７２を構成する二本のトーションバー７２ａの間隔は、フレーム７１の側から揺動部６０の側にかけて漸増する。また、トーションバー７２ａは、図１３に示すように、素子厚さ方向Ｈにおいて、揺動部６０より薄肉である。このような一対の連結部７２は、揺動部６０ないしランド部６１の揺動動作の軸心Ａを規定する。軸心Ａは、図１１に示す矢印Ｄ方向と、即ち駆動電極６２のアーム６２Ａ，６２Ｂの延び方向と、直交し、好ましくは、揺動部６０の重心またはその近傍を通る。フレーム７１の側からランド部６０の側にかけて間隔が漸増する二本のトーションバー７２ａを含む各連結部７２は、ランド部６０の揺動動作における不要な変位成分の発生を抑制するのに好適である。
【００７７】
駆動電極７３は、図１２によく表れているように、第２シリコン層に由来する部位であり、アーム７３Ａ、複数の電極歯７３ａ、および複数の電極歯７３ｂからなる。アーム７３Ａは、図１１に示す矢印Ｄ方向に延びる。複数の電極歯７３ａは、駆動電極６２のアーム６２Ａ側へアーム７３Ａから延出し、且つ、アーム７３Ａの延び方向に離隔して並列する。複数の電極歯７３ｂは、駆動電極６２のアーム６２Ｂ側へアーム７３Ａから延出し、且つ、アーム７３Ａの延び方向に離隔して並列する。
【００７８】
シールド電極部７４は、図１４に示すように、第１シリコン層に由来する部位であり、絶縁層７５を介して駆動電極７３のアーム７３Ａに接合している。シールド電極部７４および駆動電極７３は電気的に分離されている。また、シールド電極部７４は、フレーム７１の第１層部７１ａと連続し且つ電気的に接続されている。
【００７９】
マイクロ構造体Ｘにおいて、一対の駆動電極６２，７３は、揺動部６０に係る駆動力を発生させるための駆動機構ないしアクチュエータを構成する。
【００８０】
マイクロ構造体Ｘの駆動時には、揺動部６０の駆動電極６２に所定の電位が付与される。駆動電極６２に対する電位の付与は、フレーム７１の第２層部７１ｂ、導電プラグ７１ｄ、第１層部７１ａ、連結部７２のトーションバー７２ａ、および、揺動部６０の梁部６３を介して実現することができる。駆動電極６２にはグラウンド電位が付与される。そして、所定の駆動電位を駆動電極７３に付与することにより、駆動電極６２，７３間（電極歯６２ａ，７３ａ間，電極歯６２ｂ，７３ｂ間）に静電引力を発生させることができる。駆動電極６２，７３間に所定以上の静電引力が発生すると、駆動電極６２は駆動電極７３に引き込まれる。そのため、揺動部６０ないしランド部６１は、軸心Ａまわりに揺動動作し、当該静電引力と各トーションバー７２ａの捩り抵抗力の総和とが釣り合う角度まで回転変位する。釣り合い状態においては、駆動電極６２，７３は、例えば図１７に示す配向をとる。このような揺動動作における回転変位量は、駆動電極７３に対して付与する駆動電位を調整することにより、調節することができる。また、駆動電極６２，７３間の静電引力を消滅させると、各トーションバー７２ａはその自然状態に復帰し、揺動部６０ないしランド部６１は、図１３に表れているような配向をとる。以上のような揺動部６０ないしランド部６１の揺動駆動により、ランド部６１上に設けられたミラー面６１ａにて反射される光の反射方向を適宜切り換えることができる。
【００８１】
マイクロ構造体Ｘにおいては、駆動電極６２と、揺動部６０のシールド電極部６４と、フレーム７１の第１層部７１ａおよび第２層部７１ｂと、シールド電極部７４とは、電気的に接続されている（導電プラグ６６，７１ｄは当該電気的接続の一端を担う）。したがって、素子駆動時には、駆動電極６２と共にシールド電極部６４，７４にもグラウンド電位が付与される。そのため、駆動電位に起因して、素子駆動時に駆動電極７３から例えばランド部６１側へ発する電界は、シールド電極部６４によって吸収されやすい（即ち、当該電界は、シールド電極部６４を越えて例えばランド部６１に至りにくい）。また、素子駆動時に駆動電極７３の電極歯７３ａから例えば駆動電極６２のアーム６２Ｂ側へ発する電界や、素子駆動時に電極歯７３ｂから例えばアーム６２Ａ側へ発する電界は、シールド電極部６４によって吸収されやすい。これら電界吸収効果は、素子外への電界漏れを抑制するのに資する。
【００８２】
以上のような構成を具備するマイクロ構造体Ｘは、上述のように、ＭＥＭＳ技術などのバルクマイクロマシニング技術により、ＳＯＩウエハである材料基板に対して加工を施すことによって製造することができる。そして、上述の第１から第５の実施形態に係る手法をマイクロ構造体Ｘの製造過程に適宜に組み込むことにより、図１５に示す形状を有する導電プラグ６６、および、図１６に示す形状を有する導電プラグ７１ｄを、形成することが可能である。
【００８３】
以上のまとめとして、本発明の構成およびそのバリエーションを以下に付記として列挙する。
【００８４】
（付記１）第１導体層と、第２導体層と、当該第１および第２導体層の間に介在する絶縁層とからなる積層構造を含む材料基板に加工を施すことによってマイクロ構造体を製造するための方法であって、
前記第１導体層内を当該第１導体層の厚さ方向に延びる細空間部と、前記絶縁層を貫通して前記第２導体層の一部が臨み且つ前記細空間部に連通する閉端側空間部と、当該閉端側空間部とは反対の側において前記細空間部に連通し且つ当該細空間部よりも幅広である開端側拡幅空間部と、を有するホールを形成するためのホール形成工程と、
前記ホール内に導体材料を堆積させるための工程と、
前記ホール内に堆積された導体材料における、ホール開端側にて外部に露出する端部を、平坦化するための工程と、を含むマイクロ構造体製造方法。
（付記２）前記ホール形成工程は、
開口部を有するマスクパターンを前記第１導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対して等方性エッチング処理を施すことにより、当該第１導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記１に記載のマイクロ構造体製造方法。
（付記３）前記ホール形成工程は、
開口部を有するマスクパターンを前記第１導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対してエッチング処理を施すことにより、当該第１導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記開口部および前記開端側拡幅空間部を覆いつつ前記マスクパターン上に材料膜を形成する工程と、
前記材料膜側から前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記１に記載のマイクロ構造体製造方法。
（付記４）前記ホール形成工程は、
第１開口部を有する第１マスクパターンを前記第１導体層上に形成する工程と、
第１開口部に対応する位置に当該第１開口部よりも径の小さな第２開口部を有する第２マスクパターンを前記第１マスクパターン上に形成する工程と、
前記第２マスクパターンを利用しつつ、前記第１導体層に対して異方性エッチング処理を施す工程と、
前記第２マスクパターンを除去する工程と、
前記第１マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において、前記第１開口部に対応する箇所に前記開端側拡幅空間部を形成し且つ当該開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記１に記載のマイクロ構造体製造方法。
（付記５）前記ホール形成工程は、
第１開口部を有する第１マスクパターンを前記第１導体層上に形成する工程と、
前記第１開口部を覆いつつ前記第１マスクパターン上に材料膜を形成する工程と、
前記第１開口部に対応する位置に当該第１開口部よりも径の大きな第２開口部を有する第２マスクパターンを前記材料膜上に形成する工程と、
前記第２マスクパターンを利用しつつ前記材料膜に対してエッチング処理を施すことにより、当該材料膜においてプレ拡幅空間部を形成する工程と、
前記第１マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層を貫通するように前記細空間部を形成する工程と、
前記第１マスクパターンにおいて前記プレ拡幅空間部に臨む部分を除去することにより、前記開端側拡幅空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、付記１に記載のマイクロ構造体製造方法。
（付記６）細空間部は、逆テーパ状に形成される、付記１から５のいずれか一つに記載のマイクロ構造体製造方法。
（付記７）前記第１導体層における前記絶縁層とは反対の側の表面に酸化シリコン膜を予め設けておく、付記１から６のいずれか一つに記載のマイクロ構造体製造方法。
（付記８）前記酸化シリコン膜上にポリシリコン膜を予め設けておく、付記７に記載のマイクロ構造体製造方法。
（付記９）付記１から８のいずれか一つに記載のマイクロ構造体製造方法によって製造されたマイクロ構造体。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図２】第１の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図３】本発明の第２の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図４】第２の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図５】本発明の第３の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図６】第３の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図７】本発明の第４の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図８】第４の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図９】本発明の第５の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。
【図１０】第５の実施形態に係るマイクロ構造体製造方法によって得られるマイクロ構造体の部分拡大断面図である。
【図１１】本発明の第６の実施形態に係るマイクロ構造体の平面図である。
【図１２】図１１に示すマイクロ構造体の一部省略平面図である。
【図１３】図１１の線XIII−XIIIに沿った断面図である。
【図１４】図１１の線XIV−XIVに沿った拡大断面図である。
【図１５】図１１の線XV−XVに沿った拡大断面図である。
【図１６】図１１の線XVI−XVIに沿った拡大断面図である。
【図１７】駆動時における図１１の線III−IIIに沿った断面図である。
【図１８】従来のマイクロ構造体の部分断面図である。
【図１９】図１８に示す従来のマイクロ構造体の製造方法における一部の工程を表す。
【図２０】図１９の後に続く工程を表す。
【図２１】図２０の後に続く工程を表す。
【図２２】図１８の部分拡大断面図である。
【符号の説明】
【００８６】
１０ 材料基板
１１，１２ シリコン層
１３ 絶縁層
１５，２２，３４，４４，５６ 拡幅空間部
１６，２４，３３，４５，５５ 細空間部
１７，２５，３５，４６，５７ 閉端側空間部
１８，２６，３６，４７，５８ 導電プラグ
１８’，２６’，３６’，４７’，５８’ 導体材料
Ｘ マイクロ構造体
６０ 揺動部
６１ ランド部
６２，７３ 駆動電極
６２Ａ，６２Ｂ，７３Ａ アーム
６２ａ，６２ｂ，７３ａ，７３ｂ 電極歯
６３ 梁部
６４，７４ シールド電極部
６６，７１ｄ 導電プラグ
７１ フレーム
７１ａ 第１層部
７１ｂ 第２層部
７１ｃ 絶縁層
７２ 連結部
７２ａ トーションバー
Ａ 軸心
【特許請求の範囲】
【請求項１】
第１導体層と、第２導体層と、当該第１および第２導体層の間に介在する絶縁層とからなる積層構造を含む材料基板に加工を施すことによってマイクロ構造体を製造するための方法であって、
前記第１導体層内を当該第１導体層の厚さ方向に延びる細空間部と、前記絶縁層を貫通して前記第２導体層の一部が臨み且つ前記細空間部に連通する閉端側空間部と、当該閉端側空間部とは反対の側において前記細空間部に連通し且つ当該細空間部よりも幅広である開端側拡幅空間部と、を有するホールを形成するためのホール形成工程と、
前記ホール内に導体材料を堆積させるための工程と、
前記ホール内に堆積された導体材料における、ホール開端側にて外部に露出する端部を、平坦化するための工程と、を含むマイクロ構造体製造方法。
【請求項２】
前記ホール形成工程は、
開口部を有するマスクパターンを前記第１導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対して等方性エッチング処理を施すことにより、当該第１導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、請求項１に記載のマイクロ構造体製造方法。
【請求項３】
前記ホール形成工程は、
開口部を有するマスクパターンを前記第１導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対してエッチング処理を施すことにより、当該第１導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記開口部および前記開端側拡幅空間部を覆いつつ前記マスクパターン上に材料膜を形成する工程と、
前記材料膜側から前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、請求項１に記載のマイクロ構造体製造方法。
【請求項４】
前記ホール形成工程は、
第１開口部を有する第１マスクパターンを前記第１導体層上に形成する工程と、
第１開口部に対応する位置に当該第１開口部よりも径の小さな第２開口部を有する第２マスクパターンを前記第１マスクパターン上に形成する工程と、
前記第２マスクパターンを利用しつつ、前記第１導体層に対して異方性エッチング処理を施す工程と、
前記第２マスクパターンを除去する工程と、
前記第１マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において、前記第１開口部に対応する箇所に前記開端側拡幅空間部を形成し且つ当該開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、請求項１に記載のマイクロ構造体製造方法。
【請求項５】
前記ホール形成工程は、
第１開口部を有する第１マスクパターンを前記第１導体層上に形成する工程と、
前記第１開口部を覆いつつ前記第１マスクパターン上に材料膜を形成する工程と、
前記第１開口部に対応する位置に当該第１開口部よりも径の大きな第２開口部を有する第２マスクパターンを前記材料膜上に形成する工程と、
前記第２マスクパターンを利用しつつ前記材料膜に対してエッチング処理を施すことにより、当該材料膜においてプレ拡幅空間部を形成する工程と、
前記第１マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層を貫通するように前記細空間部を形成する工程と、
前記第１マスクパターンにおいて前記プレ拡幅空間部に臨む部分を除去することにより、前記開端側拡幅空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、請求項１に記載のマイクロ構造体製造方法。
【請求項６】
請求項１から５のいずれか一つに記載のマイクロ構造体製造方法によって製造されたマイクロ構造体。
【請求項１】
第１導体層と、第２導体層と、当該第１および第２導体層の間に介在する絶縁層とからなる積層構造を含む材料基板に加工を施すことによってマイクロ構造体を製造するための方法であって、
前記第１導体層内を当該第１導体層の厚さ方向に延びる細空間部と、前記絶縁層を貫通して前記第２導体層の一部が臨み且つ前記細空間部に連通する閉端側空間部と、当該閉端側空間部とは反対の側において前記細空間部に連通し且つ当該細空間部よりも幅広である開端側拡幅空間部と、を有するホールを形成するためのホール形成工程と、
前記ホール内に導体材料を堆積させるための工程と、
前記ホール内に堆積された導体材料における、ホール開端側にて外部に露出する端部を、平坦化するための工程と、を含むマイクロ構造体製造方法。
【請求項２】
前記ホール形成工程は、
開口部を有するマスクパターンを前記第１導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対して等方性エッチング処理を施すことにより、当該第１導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、請求項１に記載のマイクロ構造体製造方法。
【請求項３】
前記ホール形成工程は、
開口部を有するマスクパターンを前記第１導体層上に形成する工程と、
前記マスクパターンを利用しつつ前記第１導体層に対してエッチング処理を施すことにより、当該第１導体層において前記開口部に対応する箇所に前記開端側拡幅空間部を形成する工程と、
前記開口部および前記開端側拡幅空間部を覆いつつ前記マスクパターン上に材料膜を形成する工程と、
前記材料膜側から前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において前記開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、請求項１に記載のマイクロ構造体製造方法。
【請求項４】
前記ホール形成工程は、
第１開口部を有する第１マスクパターンを前記第１導体層上に形成する工程と、
第１開口部に対応する位置に当該第１開口部よりも径の小さな第２開口部を有する第２マスクパターンを前記第１マスクパターン上に形成する工程と、
前記第２マスクパターンを利用しつつ、前記第１導体層に対して異方性エッチング処理を施す工程と、
前記第２マスクパターンを除去する工程と、
前記第１マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層において、前記第１開口部に対応する箇所に前記開端側拡幅空間部を形成し且つ当該開端側拡幅空間部から前記絶縁層に至るように前記細空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、請求項１に記載のマイクロ構造体製造方法。
【請求項５】
前記ホール形成工程は、
第１開口部を有する第１マスクパターンを前記第１導体層上に形成する工程と、
前記第１開口部を覆いつつ前記第１マスクパターン上に材料膜を形成する工程と、
前記第１開口部に対応する位置に当該第１開口部よりも径の大きな第２開口部を有する第２マスクパターンを前記材料膜上に形成する工程と、
前記第２マスクパターンを利用しつつ前記材料膜に対してエッチング処理を施すことにより、当該材料膜においてプレ拡幅空間部を形成する工程と、
前記第１マスクパターンを利用しつつ前記第１導体層に対して異方性エッチング処理を施すことにより、当該第１導体層を貫通するように前記細空間部を形成する工程と、
前記第１マスクパターンにおいて前記プレ拡幅空間部に臨む部分を除去することにより、前記開端側拡幅空間部を形成する工程と、
前記絶縁層において前記細空間部に臨む部分を除去することによって前記閉端側空間部を形成する工程とを含む、請求項１に記載のマイクロ構造体製造方法。
【請求項６】
請求項１から５のいずれか一つに記載のマイクロ構造体製造方法によって製造されたマイクロ構造体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００９−６４５３（Ｐ２００９−６４５３Ａ）
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願番号】特願２００７−１７１７３８（Ｐ２００７−１７１７３８）
【出願日】平成１９年６月２９日（２００７．６．２９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１８年度、独立行政法人情報通信研究機構、「経済的な光ネットワークを実現する高機能集積化光スイッチングノードの研究開発」委託研究、産業再生法第３０条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願日】平成１９年６月２９日（２００７．６．２９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１８年度、独立行政法人情報通信研究機構、「経済的な光ネットワークを実現する高機能集積化光スイッチングノードの研究開発」委託研究、産業再生法第３０条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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