不揮発性半導体記憶装置
【課題】メモリストリングと他の配線との電気的接続を容易にする不揮発性半導体記憶装置を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、複数のメモリストリングを備え、複数のメモリストリングのうちの１つのメモリストリングのチャネルボディ層の上端と、このメモリストリングとは他のメモリストリングのチャネルボディ層の上端と、に電気的に接続された電極パッドを備える。１つのメモリストリングのチャネルボディ層と、他のメモリストリングのチャネルボディ層と、は隣り合っている。
【解決手段】実施形態の不揮発性半導体記憶装置は、複数のメモリストリングを備え、複数のメモリストリングのうちの１つのメモリストリングのチャネルボディ層の上端と、このメモリストリングとは他のメモリストリングのチャネルボディ層の上端と、に電気的に接続された電極パッドを備える。１つのメモリストリングのチャネルボディ層と、他のメモリストリングのチャネルボディ層と、は隣り合っている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の集積度を高めるために、不揮発性半導体記憶装置に含まれるメモリセルを３次元的に配置した不揮発性半導体記憶装置が注目されている。
【０００３】
メモリセルを３次元的に配置した不揮発性半導体記憶装置の一つに、円柱型構造のトランジスタを用いた不揮発性半導体記憶装置がある。円柱型構造のトランジスタを用いた半導体記憶装置は、ゲート電極となる多層の電極層、ピラー状のチャネルボディ層、ゲート電極とチャネルボディ層との間に設けられたメモリ膜を備える。導電層、チャネルボディ層、およびメモリ膜を含む構造は、メモリストリング構造と呼ばれる。
【０００４】
この種の不揮発性半導体記憶装置では、読み出し用の複数のビット線のそれぞれにメモリストリングの一方の端が接続され、メモリストリングの他方の端が共通のソース線に接続される。ビット線がソース線の上に設けられる場合には、ビット線とメモリストリングとを繋ぐビア電極の距離がソース線とメモリストリングとを繋ぐビア電極の距離よりも必然的に長くなる。
【０００５】
このような構成の場合、メモリセル中の各部位の微細化が進行すると、メモリストリングと、メモリストリングに繋がれる他の配線（例えば、ビット線）と、の電気的接続が難しくなる場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−０６１１５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、メモリストリングと他の配線との電気的接続を容易にする不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層上に、それぞれ交互に積層された複数の電極層と複数の第１絶縁膜とを有する第１積層体と、前記第１積層体を前記第１積層体の積層方向に貫通し、下端が接続された一対の第１チャネルボディ層と、前記一対の第１チャネルボディ層と前記複数の電極層間に設けられた第１メモリ膜と、を備える。さらに、前記第１積層体を前記第１積層体の積層方向に貫通し、下端が接続された一対の第２チャネルボディ層と、前記一対の第２チャネルボディ層と前記複数の電極層間に設けられた第２メモリ膜と、を備える。さらに、前記第１積層体の上に設けられ、第２絶縁膜と、第１層間絶縁膜との上に設けられた選択ゲート層と、前記選択ゲート層上に設けられた第３絶縁膜とを有する第２積層体と、を備える。さらに、前記一対の第１チャネルボディ層のそれぞれの上端に設けられ、前記第２積層体を前記第２積層体の積層方向に貫通する第３チャネルボディ層と、前記第３チャネルボディ層と前記選択ゲート層間に設けられた第１ゲート絶縁膜と、前記一対の第２チャネルボディ層のそれぞれ上端に設けられ、前記第２積層体を前記第２積層体の積層方向に貫通する第４チャネルボディ層と、前記第４チャネルボディ層と前記選択ゲート層間に設けられた第２ゲート絶縁膜と、を有する。前記第３チャネルボディ層及び前記第４チャネルボディ層は、前記積層方向に対して垂直な第１方向に配置されている。さらに、前記第３絶縁膜上に設けられ、隣り合った一方の前記第３チャネルボディ層と一方の前記第４チャネルボディ層を電気的に接続するパッド層を備える。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】メモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの模式図であり、（ａ）は、メモリセルアレイの上面模式図、（ｂ）は、（ａ）のＡ−Ｂ線に沿った位置での断面模式図であり、（ｃ）は、（ａ）のＣ−Ｄ線に沿った位置での断面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１２】参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程を説明するための断面模式図である。
【図１３】参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程を説明するための断面模式図である。
【図１４】参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程を説明するための断面模式図である。
【図１５】第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１６】第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
まず、不揮発性半導体記憶装置の概要について斜視模式図を用いて説明する。
【００１１】
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面構造を示す図３を用いて説明する。
図２は、メモリセルが設けられた部分の拡大断面図である。
【００１２】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１３】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン（Ｓｉ）層である。なお、図３においては、半導体層（ホウ素添加シリコン層）１１がバックゲートＢＧに対応する。
【００１４】
バックゲートＢＧ上には、複数の絶縁膜３４（図２参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓがそれぞれ交互に積層されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１６】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１７】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、絶縁層６２（図３参照）が設けられている。
【００１８】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１９】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００２０】
電極層ＷＬは、例えば、不純物が添加され導電性を有するシリコン層である。電極層ＷＬは、ゲート電極として充分な導電性を有する。絶縁膜３４は、例えば、後述するＯＮＯ構造を有する。
【００２１】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２２】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２３】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２４】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
【００２５】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２６】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介して繋がり、Ｕ字状のメモリホールＭＨを構成する。
【００２７】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００２８】
チャネルボディ層５１とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜ＧＤが設けられている。チャネルボディ層５１とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜ＧＤが設けられている。チャネルボディ層５１は、例えば、シリコン層である。
【００２９】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０、５１で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０、５１を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３０】
メモリ膜３０は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ層２０との間には、電極層ＷＬ側から順に絶縁膜３１、電荷蓄積膜３２および絶縁膜３３が設けられている。絶縁膜３１は電極層ＷＬに接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。なお、絶縁膜３４は、ＯＮＯ構造を有する層が２層になった層である。例えば、絶縁膜３４は、絶縁膜３１、３３によって電荷蓄積膜３２を挟んだ層が２層になった構造を有する。
【００３１】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３２】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３３】
メモリセルＭＣは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。第２の絶縁膜３３は、例えば、シリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。絶縁膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３４】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層５１およびそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層５１は、電極パッド（パッド層）８０を介して、ビット線ＢＬと電気的に接続されている。電極パッド８０の構造については、後述する。
【００３５】
ソース側選択ゲートＳＧＳ、チャネルボディ層５１およびそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層５１は、ソース線ＳＬと電気的に接続されている。
【００３６】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３７】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３８】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３９】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬを繋ぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４０】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００４１】
図３は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面模式図である。図３は、図１のＹ方向に対して平行に、チャネルボディ層２０の中心線を切断した切断面が示されている。
【００４２】
不揮発性半導体記憶装置１は、下地層１２の上に、例えば、ホウ素等の不純物元素を含む半導体層１１を備える。半導体層１１は、図１に示すバックゲートＢＧに対応している。半導体層１１の表面には、絶縁層３５Ａ（第１絶縁層）および絶縁層３５Ｂが設けられている。絶縁層３５Ａおよび絶縁層３５Ｂのそれぞれと、半導体層１１との間には、酸化シリコン膜等の絶縁膜３６が介設されている。
【００４３】
半導体層１１の上、絶縁層３５Ａの上、および絶縁層３５Ｂの上には、酸化シリコン膜等の絶縁膜５０が設けられている。絶縁膜５０の上には、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁膜３４とを有する積層体５３（第１積層体）が設けられている。
【００４４】
積層体５３には、積層体５３の積層方向に貫通し絶縁層３５Ａに達する一対のホール７０Ａ（第１ホール）が設けられている。一対のホール７０Ａのそれぞれの側壁には、メモリ膜３０Ａ（第１メモリ膜）が設けられている。一対のホール７０Ａ内のそれぞれのメモリ膜３０Ａの内側には、チャネルボディ層２０Ａ（第１チャネルボディ層）が設けられている。一対のホール７０Ａに挟まれた積層体５３は、窒化シリコン層等の絶縁層６２によってＹ方向に分断されている。
【００４５】
また、積層体５３には、積層体５３の積層方向に貫通し絶縁層３５Ｂに達する一対のホール７０Ｂ（第２ホール）が設けられている。一対のホール７０Ｂのそれぞれの側壁には、メモリ膜３０Ｂ（第２メモリ膜）が設けられている。一対のホール７０Ｂ内のそれぞれのメモリ膜３０Ｂの内側には、チャネルボディ層２０Ｂ（第２チャネルボディ層）が設けられている。一対のホール７０Ｂに挟まれた積層体５３は、絶縁層６２によってＹ方向に分断されている。
一対のホール７０Ａのそれぞれは、積層方向に対して垂直な第１方向（図中のＹ方向）に並設し、かつ、一対のホール７０Ｂのそれぞれは、第１方向に並設している。また、半導体層１１の表面に対して垂直な方向から不揮発性半導体記憶装置１をみたとき、一対のホール７０Ａと一対のホール７０Ｂとは、第１方向に交互に配列している。
【００４６】
積層体５３の上には、さらに、積層体５４（第２積層体）が設けられている。積層体５４は、酸化シリコン膜等の層間絶縁膜６５（第１層間絶縁膜）と、層間絶縁膜６５の上に設けられた選択ゲートＳＧと、を有する。選択ゲートＳＧは、上述したように、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳである。
【００４７】
一対のホール７０Ａのそれぞれの上端と連通し、積層体５４を積層体５４の積層方向に貫通するホール７２Ａ（第３ホール）の側壁には、ゲート絶縁膜ＧＤ（第１ゲート絶縁膜）が設けられている。ホール７２Ａ内におけるゲート絶縁膜ＧＤの内側には、チャネルボディ層５１Ａ（第３チャネルボディ層）が設けられている。すなわち、チャネルボディ層２０Ａとチャネルボディ層５１Ａとは繋がっている。
【００４８】
一対のホール７０Ｂのそれぞれ上端と連通し、積層体５４を積層体５４の積層方向に貫通するホール７２Ｂ（第４ホール）の側壁には、ゲート絶縁膜ＧＤ（第２ゲート絶縁膜）が設けられている。
【００４９】
ホール７２Ｂ内におけるゲート絶縁膜ＧＤの内側には、チャネルボディ層５１Ｂ（第４チャネルボディ層）が設けられている。すなわち、チャネルボディ層２０Ｂとチャネルボディ層５１Ｂとは繋がっている。
【００５０】
絶縁層３５Ａ内には、一対のホール７０Ａ内のそれぞれに設けられたチャネルボディ層２０Ａの下端どうしに繋がったチャネルボディ層２１Ａ（第５チャネルボディ層）が設けられている。絶縁層３５Ｂ内には、一対のホール７０Ｂ内のそれぞれに設けられたチャネルボディ層２０Ｂの下端どうしに繋がったチャネルボディ層２１Ｂ（第６チャネルボディ層）が設けられている。チャネルボディ層２１Ａ、２１Ｂは、例えば、シリコン層である。
【００５１】
選択ゲートＳＧの上には、酸化シリコン膜等の層間絶縁膜６６（第２層間絶縁膜）が設けられている。層間絶縁膜６６の上には、電極パッド８０が設けられている。電極パッド８０は、一対のホール７０Ａの一方に連通したホール７２Ａ内に設けられたチャネルボディ層５１Ａの上端と、一対のホール７０Ｂの一方に連通したホール７２Ｂ内に設けられチャネルボディ層５１Ａに隣り合う一方のチャネルボディ層５１Ｂの上端と、に電気的に接続されている。
【００５２】
電極パッド８０は、層間絶縁膜６６の上に島状に設けられている。島状に設けられた電極パッド８０の形態から、電極パッド８０をランディングパッド（Landing Pad）と称してもよい。なお、電極パッド８０とチャネルボディ層５１Ａとはビア電極８１Ａを介して接続されている。電極パッド８０とチャネルボディ層５１Ｂとはビア電極８１Ｂを介して接続されている。
【００５３】
電極パッド８０の上には、酸化シリコン膜等の層間絶縁膜６７（第３層間絶縁膜）が設けられている。層間絶縁膜６７内には、電極パッド８０に電気的に接続されたビア電極８２が設けられている。層間絶縁膜６７の上には、ビア電極８２に電気的に接続されたビット線ＢＬが設けられている。
【００５４】
一対のホール７０Ａの他方に連通したホール７１Ａ内に設けられたチャネルボディ層５１Ａの上端は、ソース線ＳＬ（第１ソース線）に電気的に接続されている。また、一対のホール７０Ｂの他方に連通したホール７１Ｂ内に設けられたチャネルボディ層５１Ｂの上端は、ソース線ＳＬ（第２ソース線）に電気的に接続されたている。チャネルボディ層５１Ａとソース線ＳＬとは、ビア電極８４Ａを介して接続されている。チャネルボディ層５１Ｂとソース線ＳＬとは、ビア電極８４Ｂを介して接続されている。
【００５５】
電極パッド８０と絶縁層８６との界面、および電極パッド８０と層間絶縁膜６６との界面にはバリア膜８０ａを設けてもよい。また、ソース線ＳＬと絶縁層８６との界面、およびソース線ＳＬと層間絶縁膜６６との界面にはバリア膜ＳＬａを設けてもよい。また、ビット線ＢＬと層間絶縁膜６７との界面にはバリア膜ＢＬａを設けてもよい。
【００５６】
実施形態では、バリア膜８０ａを電極パッドに含めて電極パッド８０とする。また、バリア膜ＳＬａをソース線に含めてソース線ＳＬとする。また、バリア膜ＢＬａをビット線に含めてビット線ＢＬとする。
【００５７】
図４は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの模式図であり、（ａ）は、メモリセルアレイの上面模式図、（ｂ）は、（ａ）のＡ−Ｂ線に沿った位置での断面模式図であり、（ｃ）は、（ａ）のＣ−Ｄ線に沿った位置での断面模式図である。図４（ｂ）（ｃ）には、層間絶縁膜６６から下方を表示していない。
【００５８】
図４（ａ）に示すように、積層体５３の積層方向から電極パッド８０をみると、電極パッド８０の形状は楕円状になっている。楕円状の電極パッド８０の長軸８０Ｌと、ビット線ＢＬが延在する方向と、は略平行になっている。ビット線ＢＬとソース線ＳＬは略直交している。また、電極パッド８０とソース線ＳＬとはＹ方向に交互に配置されている。
【００５９】
図４（ｂ）に示すように、不揮発性半導体記憶装置１は、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に対向する絶縁層８５を備える。絶縁層８５は、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗに設けられている。
絶縁層８５は、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に直接接してもよく、別の絶縁層を介して、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に接してもよい。絶縁層８５の内部には、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイド８５ｂが設けられている。ボイド８５ｂについては、エアギャップ８５ｂと称してもよい。
【００６０】
図４（ｃ）に示すように、絶縁層８５は、隣り合う電極パッド８０の間のほか、隣り合うソース線ＳＬの間にも存在する。
【００６１】
次に、第１実施形態に係る不揮発性半導体記憶装置１の製造過程について説明する。
【００６２】
図５〜図１１は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。以下に示す断面模式図は、図１のＹ方向に対して平行に、メモリホールＭＨの中心を切断したときの断面図である。
【００６３】
まず、図５（ａ）に示すように、下地層１２の上に、不純物元素を含む半導体層１１を形成する。下地層１２は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。
【００６４】
続いて、半導体層１１に、フォトリソグラフィプロセスによって、溝１３を形成する。溝１３の位置は、半導体層１１にメモリホールＭＨの下端を連結する連結部ＪＰの位置に対応している。
【００６５】
次に、図５（ｂ）に示すように、溝１３内に絶縁膜３６を形成し、溝１３内に絶縁膜３６を介して無添加シリコン犠牲膜１５を形成する。無添加シリコン犠牲膜１５は、例えば、ノンドープのシリコン膜である。無添加シリコン犠牲膜１５の余剰部分については、エッチバックにより取り除き、隣り合う無添加シリコン犠牲膜１５の間の半導体層１１の表面を表出させる。
【００６６】
この段階で、下地層１２上には、不純物元素を含む不純物含有領域と、不純物含有領域よりも不純物濃度が低い被エッチング領域と、を有する半導体層１１が形成される。不純物含有領域とは、隣り合う無添加シリコン犠牲膜１５によって挟まれた半導体層１１であり、被エッチング領域とは、無添加シリコン犠牲膜１５である。無添加シリコン犠牲膜１５は、Ｘ方向もしくはＹ方向に所定の間隔で複数配置される。
【００６７】
次に、図５（ｃ）に示すように、半導体層１１の上および無添加シリコン犠牲膜１５の上に絶縁膜５０を形成する。続いて、下地層１２の上に、絶縁膜５０を介して、積層体５３を形成する。積層体５３は、それぞれ交互に積層された複数の電極層ＷＬと複数の被エッチング層５２と、を有する。被エッチング層５２は、無添加ポリシリコン層である。積層体５３は、電極層ＷＬと被エッチング層５２とが多段積層された積層体である。また、積層体５３は、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２を有する。
【００６８】
図６（ａ）からは、下地層１２の表示を省略する。
図６（ａ）に示すように、フィトリソグラフィプロセスによって、積層体５３の表面から絶縁膜５０にまで達するスリット６０を形成する。スリット６０は、Ｘ方向に延在する。この段階で、積層体５３がスリット６０によってＹ方向に分断される。この際、絶縁膜５０は、エッチングストップ層として機能する。
【００６９】
次に、図６（ｂ）に示すように、スリット６０内に絶縁層６２を形成する。絶縁層６２については、必要に応じて、その余剰部分をエッバックによって取り除き、最上層の電極層ＷＬを表出させる。
【００７０】
次に、図６（ｃ）に示すように、層間絶縁膜６５を、積層体５３の上および絶縁層６２の上に形成する。続いて、層間絶縁膜６５の上に選択ゲートＳＧを形成する。これにより、積層体５３の上に積層体５４が形成される。
【００７１】
次に、図７（ａ）に示すように、フォトリソグラフィプロセスによって、積層体５４を貫通し、積層体５３にまで達する一対のホール７２Ａ、７２Ｂを形成する。さらに、積層体５３を貫通し、無添加シリコン犠牲膜１５にまで達する一対のホール７０Ａ、７０Ｂを形成する。一対のホール７０Ａ、７０Ｂのそれぞれは、絶縁層６２を挟み、積層体５３の上面から下面にまで貫通している。また、一対のホール７０Ａ、７０Ｂの内部では、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２が露出する。
【００７２】
次に、図７（ｂ）に示すように、無添加シリコン犠牲膜１５（被エッチング領域）と、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２を一対のホール７０Ａ、７０Ｂ、７２Ａ、７２Ｂを通じて除去する。例えば、アルカリ系薬液処理をホール７０Ａ、７０Ｂ内に導入することにより、無添加シリコン犠牲膜１５および被エッチング層５２を一対のホール７０Ａ、７０Ｂ、７２Ａ、７２Ｂを通じて除去する。アルカリ系薬液としては、ＫＯＨ（水酸化カリウム）溶液が用いられる。
【００７３】
これにより、半導体層１１には、一対のホール７０Ａ、７０Ｂのそれぞれの下端と繋がった空間部（凹部）７１Ａ、７１Ｂが形成される。一対のホール７０Ａ、７０Ｂを形成した後、複数の電極層ＷＬのそれぞれの表面が露出する。
【００７４】
次に、図８（ａ）に示すように、一対のホール７０Ａのそれぞれの側壁に、電荷蓄積膜３２を含むメモリ膜３０Ａを形成する。さらに、複数の電極層ＷＬのそれぞれの間に、絶縁膜３４を形成する。また、空間部７１Ａの内壁に、電荷蓄積膜３２を含む絶縁層３５Ａを形成する。さらに、一対のホール７２Ａのそれぞれの側壁に、ゲート絶縁膜ＧＤを形成する。メモリ膜３０Ａ、絶縁膜３４、絶縁層３５Ａ、およびゲート絶縁膜ＧＤは、例えば、原子層堆積法（ＡＬＤ法）によって形成される。
【００７５】
また、一対のホール７０Ｂのそれぞれの側壁に、電荷蓄積膜３２を含むメモリ膜３０Ｂを形成する。さらに、複数の電極層ＷＬのそれぞれの間に、絶縁膜３４を形成する。また、空間部７１Ｂの内壁に、電荷蓄積膜３２を含む絶縁層３５Ｂを形成する。さらに、一対のホール７２Ｂのそれぞれの側壁に、ゲート絶縁膜ＧＤを形成する。メモリ膜３０Ｂ、絶縁膜３４、絶縁層３５Ｂ、およびゲート絶縁膜ＧＤは、例えば、原子層堆積法（ＡＬＤ法）によって形成される。
【００７６】
続いて、メモリ膜３０Ａの表面に、チャネルボディ層２０Ａを形成する。これとともに、絶縁層３５Ａの表面に、チャネルボディ層２１Ａを形成する。また、ゲート絶縁膜ＧＤの表面には、チャネルボディ層５１Ａを形成する。さらに、メモリ膜３０Ｂの表面に、チャネルボディ層２０Ｂを形成する。これとともに、絶縁層３５Ｂの表面に、チャネルボディ層２１Ｂを形成する。ゲート絶縁膜ＧＤの表面には、チャネルボディ層５１Ｂを形成する。
【００７７】
次に、図８（ｂ）に示すように、フォトリソグラフィプロセスによって、選択ゲートＳＧを分離し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。
【００７８】
次に、図９（ａ）に示すように、選択ゲートＳＧの上に層間絶縁膜６６を形成する。
【００７９】
この層間絶縁膜６６内には、フォトリソグラフィプロセス、および成膜技術によって、一方のチャネルボディ層５１Ａの上端に接続されたビア電極８１Ａと、他方のチャネルボディ層５１Ａの上端に接続されたビア電極８４Ａと、を形成する。また、一方のチャネルボディ層５１Ｂの上端に接続されたビア電極８１Ｂと、他方のチャネルボディ層５１Ｂの上端に接続されたビア電極８４Ｂと、を形成する。
【００８０】
次に、図９（ｂ）に示すように、層間絶縁膜６６の上に、例えば、ダマシン法等を用いて、電極パッド８０を形成する。電極パッド８０は、一方のチャネルボディ層５１Ａの上端と、このチャネルボディ層５１Ａに隣り合う一方のチャネルボディ層５１Ｂの上端と、にビア電極を介して電気的に接続される。
【００８１】
さらに、層間絶縁膜６６の上に、電極パッド８０のほか、ソース線ＳＬを形成する。ソース線ＳＬは、他方のチャネルボディ層５１Ａの上端と、他方のチャネルボディ層５１Ｂの上端と、にビア電極を介して電気的に接続される。
【００８２】
電極パッド８０およびソース線ＳＬは、例えば、同じダマシン工程で形成される。電極パッド８０の上面、ソース線ＳＬの上面、および電極パッド８０とソース線ＳＬとの間に残存する絶縁層８６の上面は、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって面一になる。
【００８３】
また、電極パッド８０と絶縁層８６との界面、および電極パッド８０と層間絶縁膜６６との界面には、予めバリア膜８０ａを形成してもよい。さらに、ソース線ＳＬと絶縁層８６との界面、およびソース線ＳＬと層間絶縁膜６６との界面には、予めバリア膜ＳＬａを形成してもよい。
【００８４】
次に、電極パッド８０から上方の部位の製造過程について説明する。以下に示す模式図は、図４のＡ−Ｂ断面に対応している。
【００８５】
図１０（ａ）に示すように、電極パッド８０の上に、層間絶縁膜６７を形成する。続いて、層間絶縁膜６７内に、電極パッド８０に接続されたビア電極８２を形成する。ビア電極８２と層間絶縁膜６７との間には、予めバリア膜８２ａを形成してもよい。バリア膜８２ａをビア電極に含めてビア電極８２とする。続いて、層間絶縁膜６７の上に、ビア電極８２に接続されたビット線層ＢＬＦを形成する。
【００８６】
ビット線層ＢＬＦを形成した後、図１０（ｂ）に示すように、ビット線層ＢＬＦの上にハードマスク層９０を形成する。続いて、図１０（ｃ）に示すように、ハードマスク層９０の上に、フォトリソグラフィプロセスによってレジストパターン９１を形成する。このレジストパターン９１によって、ハードマスク層９０をパターニングする。
【００８７】
図１１（ａ）に示すように、ハードマスク材で構成されたマスクパターン９０ｐから表出されたビット線層ＢＬＦの表面から下方にトレンチ９２を形成する。トレンチ９２は、ビット線層ＢＬＦの表面から層間絶縁膜６７を貫通し、さらに電極パッド８０の側面８０Ｗを通って層間絶縁膜６６にまで達している。トレンチ９２の底部は、電極パッド８０の下面よりも下側に位置している。このトレンチ９２の形成によってビット線層ＢＬＦが分断されて、ビット線ＢＬが形成される。上述したように、ビット線ＢＬはＹ方向に延在している（図４（ａ）参照）。ビット線ＢＬが延在する方向と電極パッド８０の長軸とが同じＹ方向に向いているため、一括して、それぞれの側面に対向するトレンチ９２を形成できる。
【００８８】
次に、図１１（ｂ）に示すように、マスクパターン９０ｐと、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に対向する絶縁層８５を形成する。絶縁層８５は、トレンチ９２内における埋め込み性が悪い条件で形成される。これにより、トレンチ９２内の絶縁層８５の内部には、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイド８５ｂが形成される。すなわち、ボイド８５ｂは、ビット線ＢＬの側面を覆う高さから電極パッド８０の側面を覆う高さまで形成されている。
【００８９】
第１実施形態では、トレンチ９２の底部を電極パッド８０の底面よりも下側に位置させて、予め深いトレンチ９２を形成する。そして、このようなトレンチ９２内に絶縁層８５を形成する。このような手法によれば、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイドの形成が容易になる。
【００９０】
この後、図１１（ｃ）に示すように、マスクパターン９０ｐの上方に形成された絶縁層８５、およびマスクパターン９０ｐをＣＭＰによって除去する。このような製造過程で、不揮発性半導体記憶装置１が形成される。
【００９１】
第１実施形態によれば、Ｙ方向に隣り合うメモリストリングＭＳどうしを同じ電極パッド８０で電気的に接続している。電極パッド８０に電気的に接続された２つのチャネルボディ層はともに同電位なので、これら２つのチャネルボディ層を同じ電極パッド８０に繋げても電気的な問題は起きない。
【００９２】
仮に、電極パッド８０を設けない場合は、それぞれのメモリストリングＭＳに繋がれたビア電極８１Ａ、８１Ｂをビット線ＢＬにまで延ばす必要がある。しかし、メモリセルの各部位の微細化が進行し、ビット線ＢＬ、ビア電極、あるいはメモリストリングＭＳが微細になると、ビア電極８１Ａ、８１Ｂとビット線ＢＬとの位置あわせや、あるいはビア電極８１Ａ、８１ＢとメモリストリングＭＳとの位置あわせが難しくなる。その結果、ビア電極８１Ａ、８１Ｂとビット線ＢＬとの電気的接続、あるいはビア電極８１Ａ、８１ＢとメモリストリングＭＳとの電気的接続に不具合が生じる可能性がある。
【００９３】
第１実施形態では、ビア電極８１Ａ、８１ＢとメモリストリングＭＳとの間に、電極パッド８０を介設することにより、ビア電極８１Ａ、８１Ｂとビット線ＢＬとの電気的接続、あるいはビア電極８１Ａ、８１ＢとメモリストリングＭＳとの電気的接続を容易かつ確実なものにしている。
【００９４】
また、電極パッド８０の平面形状は、楕円状である。従って、ビット線ＢＬと電極パッド８０との間を繋ぐビア電極８２の設計自由度が増す。例えば、ビア電極８２の切断面（ＸＹ平面での切断面）を真円にする必要はない。例えば、電極パッド８０の平面形状に応じて、ビア電極８２の切断面を楕円状にしてもよい。また、ビア電極８２の切断面を楕円状にすれば、ビット線ＢＬと電極パッド８０との間の接触面積が増加し、ビット線ＢＬと電極パッド８０との間のコンタクト抵抗がさらに低下する。
【００９５】
また、ビア電極８１Ａ、８１ＢとメモリストリングＭＳとの間に、電極パッド８０を介設することにより、ビア電極８２は、ビット線ＢＬと電極パッド８０との間に位置する。このため、ビア電極８２のアスペクト比は高くならず、バリア膜８２ａをＣＶＤ（Chemical Vapor Deposition）に依らず、ＰＶＤ（Physical Vapor Deposition）で形成することができる。これにより、バリア膜８２ａの形成が容易になり、さらにバリア膜８２ａの製造コストが低減する。
【００９６】
また、第１実施形態によれば、絶縁層８５は、ビット線ＢＬから電極パッド８０に跨っている。この絶縁層８５は、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイド８５ｂを有する。すなわち、ビット線ＢＬおよび電極パッド８０の両方に、ボイド８５ｂが形成された絶縁層８５が対向する。これにより、ビット線ＢＬの周辺もしくは電極パッド８０の周辺の寄生容量が低下する。これにより、不揮発性半導体記憶装置１の読み出し動作の高速化が可能になる。
【００９７】
特に、電極パッド８０は、その長軸をＹ方向に延ばした構造であるため、無垢の絶縁層（誘電体層）を電極パッド８０の側面８０Ｗに配置すると、電極パッド８０の周辺の寄生容量が増加する可能性がある。しかし、第１実施形態では、ボイド８５ｂを有する絶縁層８５を電極パッド８０の側面８０Ｗに配置することによって、電極パッド８０の周辺の寄生容量が必然的に低減する。
【００９８】
また、第１実施形態によれば、ビット線ＢＬから電極パッド８０にまで跨るトレンチ９２を一括で形成している。そして、このトレンチ９２内に絶縁層８５を形成している。従って、絶縁層８５を形成する際の製造工程の数が減少し、絶縁層８５を形成するときの製造コストが低減する。また、トレンチ９２を一括で形成するので、このトレンチ形成におけるフォトリソグラフィプロセスのマージンが縮小することもない。
【００９９】
また、電極パッド８０とソース線ＳＬは、同じ製造工程で製造できるため、ソース線ＳＬとともに電極パッド８０を簡便に形成することができる。従って、電極パッド８０を新たに不揮発性半導体記憶装置１に付加させたとしても、製造工程のコスト上昇は起きない。
【０１００】
ここで、参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程について説明する。
【０１０１】
図１２〜図１４は、参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程を説明するための断面模式図である。以下に示す模式図は、図４のＡ−Ｂ断面に対応している。
【０１０２】
参考例では、図１２（ａ）から図１３（ｃ）までのルーチンを２回繰り返して、電極パッド８０、ビット線ＢＬ、および絶縁層１１０を形成する。すなわち、以下に例示される導電層１００は、電極パッド８０もしくはビット線ＢＬに対応している。
【０１０３】
先ず、図１２（ａ）に示すように、層間絶縁膜６６の上に、導電層１００Ｌを形成する。
【０１０４】
次に、図１２（ｂ）に示すように、導電層１００Ｌの上に、ハードマスク層９０を形成する。
【０１０５】
次に、図１２（ｃ）に示すように、ハードマスク層９０の上に、フォトリソグラフィプロセスによって、レジストパターン９１を形成する。このレジストパターン９１によって、ハードマスク層９０がパターニングされる。
【０１０６】
次に、図１３（ａ）に示すように、ハードマスク材で構成されたマスクパターン９０ｐから表出された導電層１００Ｌの表面から下方にトレンチ９５を形成する。トレンチ９５は、導電層１００Ｌの表面から層間絶縁膜６６にまで達している。トレンチ９５の形成によって導電層１００Ｌが分断されて、導電層１００が形成される。
【０１０７】
次に、図１３（ｂ）に示すように、マスクパターン９０ｐと、導電層１００の側面と、に対向する絶縁層１１０を形成する。絶縁層１１０は、トレンチ９５内における埋め込み性が悪い条件で形成される。これにより、トレンチ９５内の絶縁層１１０の内部には、ボイド１１０ｂが形成される。
【０１０８】
実際のプロセスでは、トレンチ９５内に絶縁層１１０を形成すると、ボイド１１０ｂの上方の絶縁層１１０の表面に凹部１１０ｃが形成される場合がある。図１３（ｂ）には、その凹部１１０ｃを破線で表している。
【０１０９】
次に、図１３（ｃ）に示すように、マスクパターン９０ｐの上方に形成された絶縁層１１０をＣＭＰで除去する。ＣＭＰ処理によって形成された絶縁層１１０には、図１３（ｂ）に示す凹部１１０ｃの影響を受けて、絶縁層１１０上に凹部１１０ｃが残存（転写）する。
【０１１０】
上述したように、参考例では、図１２（ａ）から図１３（ｃ）までのルーチンを２回繰り返して、電極パッド８０、ビット線ＢＬ、および絶縁層１１０を形成する。但し、電極パッド８０、ビット線ＢＬを形成する毎に、絶縁層１１０を形成するので、凹部１１０ｃの転写も繰り返される。電極パッド８０、ビット線ＢＬ、および絶縁層１１０を形成した後の状態を、図１４に示す。
【０１１１】
参考例においても、図１４に示すように、電極パッド８０の側面８０Ｗおよびビット線ＢＬの側面ＢＬＷに、ボイド１１０ｂを有する絶縁層１１０が対向している。従って、ビット線ＢＬの周辺もしくは電極パッド８０の周辺の寄生容量は低下する。
【０１１２】
しかし、参考例では、絶縁層１１０の形成工程が複数回に及んでしまう。
また、凹部１１０ｃの転写が複数回、繰り返されると、ビット線ＢＬを形成する下地に段差が生じる場合がある。例えば、絶縁層１１０を形成した部分は凹部１１０ｃの影響で凹み、ビット線ＢＬを形成する下地に段差が生じる場合がある。従って、参考例では、ビット線ＢＬを形成する際のフォトリソグラフィプロセスのフォーカスマージンが低下する場合がある。
【０１１３】
これに対し、第１実施形態では、１回の製造工程によってビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じる絶縁層８５を形成している。第１実施形態では、絶縁層８５の形成工程が１回のみであり、凹部１１０ｃの転写が繰り返されない。従って、ビット線ＢＬを形成する下地に段差は生じ難く、上述したフォーカスマージンが確保される。
【０１１４】
（第２実施形態）
次に、第２実施形態に係る電極パッド８０から上方の部位の製造過程について説明する。以下に示す断面模式図は、図４のＡ−Ｂ断面に対応している。
【０１１５】
図１５および図１６は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【０１１６】
まず、図１５（ａ）に示すように、電極パッド８０の上に、電極パッド８０に接続されたビア電極８２を形成する。続いて、電極パッド８０の上に、層間絶縁膜６７を形成する。続いて、層間絶縁膜６７の上に、絶縁層６８を形成する。さらに、絶縁層６８の上に、フォトリソグラフィによってレジストパターン９６を形成する。レジストパターン９６から表出された絶縁層６８にエッチング加工を施す。続いて、レジストパターン９６を除去する。この状態を、図１５（ｂ）に示す。
【０１１７】
図１５（ｂ）に示すように、絶縁層６８には、トレンチ９７が形成される。
次に、図１５（ｃ）に示すように、トレンチ９７内に、ダマシン法等によって、ビット線ＢＬを形成する。ビット線ＢＬの上面と、絶縁層６８の上面と、は、ＣＭＰによって面一にする。
【０１１８】
次に、図１６（ａ）に示すように、ビット線ＢＬ自体をマスクとして、ビット線ＢＬの表面から下方にトレンチ９８を形成する。トレンチ９８は、ビット線ＢＬの表面から層間絶縁膜６７を貫通し、さらに電極パッド８０の側面８０Ｗを通って層間絶縁膜６６にまで達している。トレンチ９８の底部は、電極パッド８０の下面よりも下側に位置している。上述したように、ビット線ＢＬはＹ方向に延在している（図４（ａ）参照）。ビット線ＢＬが延在する方向と電極パッド８０の長軸とが同じＹ方向に向いているため、一括して、それぞれの側面に対向するトレンチ９８を形成できる。
【０１１９】
次に、図１６（ｂ）に示すように、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に対向する絶縁層８５を形成する。絶縁層８５は、トレンチ９８内における埋め込み性が悪い条件で形成される。これにより、トレンチ９８内の絶縁層８５の内部には、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイド８５ｂが形成される。
【０１２０】
第２実施形態では、トレンチ９８の底部を電極パッド８０の底面よりも下側に位置させて、予め深いトレンチ９８を形成する。そして、このようなトレンチ９８内に絶縁層８５を形成する。このような手法によれば、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイドの形成が容易になる。
【０１２１】
この後、図１６（ｃ）に示すように、ビット線ＢＬの上方に形成された絶縁層８５をＣＭＰによって除去する。このような製造過程によっても、不揮発性半導体記憶装置１が形成される。第２実施形態においても、第１実施形態と同様の効果を奏する。特に、第２実施形態によれば、ビット線ＢＬ自体をマスクとして自己整合的にトレンチ９８を形成するので、絶縁層８５を形成するためのトレンチ９８の位置精度がさらに向上する。
【０１２２】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１２３】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２５】
１：不揮発性半導体記憶装置、１０：基板、１１：半導体層、１２：下地層、１３：溝、１５：無添加シリコン犠牲膜、２０、２０Ａ、２０Ｂ、２１Ａ、２１Ｂ、５１、５１Ａ、５１Ｂ：チャネルボディ層、３０、３０Ａ、３０Ｂ：メモリ膜、３１、３３、３４、３６、５０：絶縁膜、３２：電荷蓄積膜、３５Ａ、３５Ｂ、６２、８５、８６：絶縁層、５２：被エッチング層、５３、５４：積層体、６０：スリット、６５、６６、６７：層間絶縁膜、７０Ａ、７０Ｂ、７２Ａ、７２Ｂ：ホール、７１Ａ、７１Ｂ：空間部（凹部）、８０：電極パッド（ランディングパッド）、８１Ａ、８１Ｂ、８２、８４Ａ、８４Ｂ：ビア電極、８０ａ、８２ａ、ＢＬａ、ＳＬａ：バリア膜、８０Ｌ：長軸、８０Ｗ、ＢＬＷ：側面、８５ｂ、１１０ｂ：ボイド、９０：ハードマスク層、９０ｐ：マスクパターン、９１：レジストパターン、９２、９５、９７、９８：トレンチ、１００、１００Ｌ：導電層、１１０：絶縁層、１１０ｃ：凹部、ＢＧ：バックゲート、ＢＧＴ：バックゲートトランジスタ、ＢＬ：ビット線、ＢＬＦ：ビット線層、ＢＬＷ：側面、ＣＬ：柱状部、ＧＤ：ゲート絶縁膜、ＪＰ：連結部、ＭＣ：メモリセル、ＭＨ：メモリホール、ＭＳ：メモリストリング、ＳＧ：選択ゲート、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＳＬ：ソース線、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ、ＷＬ、ＷＬ１Ｄ〜ＷＬ４Ｄ、ＷＬ１Ｓ〜ＷＬ４Ｓ：電極層
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の集積度を高めるために、不揮発性半導体記憶装置に含まれるメモリセルを３次元的に配置した不揮発性半導体記憶装置が注目されている。
【０００３】
メモリセルを３次元的に配置した不揮発性半導体記憶装置の一つに、円柱型構造のトランジスタを用いた不揮発性半導体記憶装置がある。円柱型構造のトランジスタを用いた半導体記憶装置は、ゲート電極となる多層の電極層、ピラー状のチャネルボディ層、ゲート電極とチャネルボディ層との間に設けられたメモリ膜を備える。導電層、チャネルボディ層、およびメモリ膜を含む構造は、メモリストリング構造と呼ばれる。
【０００４】
この種の不揮発性半導体記憶装置では、読み出し用の複数のビット線のそれぞれにメモリストリングの一方の端が接続され、メモリストリングの他方の端が共通のソース線に接続される。ビット線がソース線の上に設けられる場合には、ビット線とメモリストリングとを繋ぐビア電極の距離がソース線とメモリストリングとを繋ぐビア電極の距離よりも必然的に長くなる。
【０００５】
このような構成の場合、メモリセル中の各部位の微細化が進行すると、メモリストリングと、メモリストリングに繋がれる他の配線（例えば、ビット線）と、の電気的接続が難しくなる場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−０６１１５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、メモリストリングと他の配線との電気的接続を容易にする不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層上に、それぞれ交互に積層された複数の電極層と複数の第１絶縁膜とを有する第１積層体と、前記第１積層体を前記第１積層体の積層方向に貫通し、下端が接続された一対の第１チャネルボディ層と、前記一対の第１チャネルボディ層と前記複数の電極層間に設けられた第１メモリ膜と、を備える。さらに、前記第１積層体を前記第１積層体の積層方向に貫通し、下端が接続された一対の第２チャネルボディ層と、前記一対の第２チャネルボディ層と前記複数の電極層間に設けられた第２メモリ膜と、を備える。さらに、前記第１積層体の上に設けられ、第２絶縁膜と、第１層間絶縁膜との上に設けられた選択ゲート層と、前記選択ゲート層上に設けられた第３絶縁膜とを有する第２積層体と、を備える。さらに、前記一対の第１チャネルボディ層のそれぞれの上端に設けられ、前記第２積層体を前記第２積層体の積層方向に貫通する第３チャネルボディ層と、前記第３チャネルボディ層と前記選択ゲート層間に設けられた第１ゲート絶縁膜と、前記一対の第２チャネルボディ層のそれぞれ上端に設けられ、前記第２積層体を前記第２積層体の積層方向に貫通する第４チャネルボディ層と、前記第４チャネルボディ層と前記選択ゲート層間に設けられた第２ゲート絶縁膜と、を有する。前記第３チャネルボディ層及び前記第４チャネルボディ層は、前記積層方向に対して垂直な第１方向に配置されている。さらに、前記第３絶縁膜上に設けられ、隣り合った一方の前記第３チャネルボディ層と一方の前記第４チャネルボディ層を電気的に接続するパッド層を備える。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】メモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの模式図であり、（ａ）は、メモリセルアレイの上面模式図、（ｂ）は、（ａ）のＡ−Ｂ線に沿った位置での断面模式図であり、（ｃ）は、（ａ）のＣ−Ｄ線に沿った位置での断面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１２】参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程を説明するための断面模式図である。
【図１３】参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程を説明するための断面模式図である。
【図１４】参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程を説明するための断面模式図である。
【図１５】第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１６】第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
まず、不揮発性半導体記憶装置の概要について斜視模式図を用いて説明する。
【００１１】
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面構造を示す図３を用いて説明する。
図２は、メモリセルが設けられた部分の拡大断面図である。
【００１２】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１３】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン（Ｓｉ）層である。なお、図３においては、半導体層（ホウ素添加シリコン層）１１がバックゲートＢＧに対応する。
【００１４】
バックゲートＢＧ上には、複数の絶縁膜３４（図２参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓがそれぞれ交互に積層されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１６】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１７】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、絶縁層６２（図３参照）が設けられている。
【００１８】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１９】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００２０】
電極層ＷＬは、例えば、不純物が添加され導電性を有するシリコン層である。電極層ＷＬは、ゲート電極として充分な導電性を有する。絶縁膜３４は、例えば、後述するＯＮＯ構造を有する。
【００２１】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２２】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２３】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２４】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
【００２５】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２６】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介して繋がり、Ｕ字状のメモリホールＭＨを構成する。
【００２７】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００２８】
チャネルボディ層５１とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜ＧＤが設けられている。チャネルボディ層５１とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜ＧＤが設けられている。チャネルボディ層５１は、例えば、シリコン層である。
【００２９】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０、５１で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０、５１を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３０】
メモリ膜３０は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ層２０との間には、電極層ＷＬ側から順に絶縁膜３１、電荷蓄積膜３２および絶縁膜３３が設けられている。絶縁膜３１は電極層ＷＬに接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。なお、絶縁膜３４は、ＯＮＯ構造を有する層が２層になった層である。例えば、絶縁膜３４は、絶縁膜３１、３３によって電荷蓄積膜３２を挟んだ層が２層になった構造を有する。
【００３１】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３２】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３３】
メモリセルＭＣは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。第２の絶縁膜３３は、例えば、シリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。絶縁膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３４】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層５１およびそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層５１は、電極パッド（パッド層）８０を介して、ビット線ＢＬと電気的に接続されている。電極パッド８０の構造については、後述する。
【００３５】
ソース側選択ゲートＳＧＳ、チャネルボディ層５１およびそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層５１は、ソース線ＳＬと電気的に接続されている。
【００３６】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３７】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３８】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３９】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬを繋ぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４０】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００４１】
図３は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面模式図である。図３は、図１のＹ方向に対して平行に、チャネルボディ層２０の中心線を切断した切断面が示されている。
【００４２】
不揮発性半導体記憶装置１は、下地層１２の上に、例えば、ホウ素等の不純物元素を含む半導体層１１を備える。半導体層１１は、図１に示すバックゲートＢＧに対応している。半導体層１１の表面には、絶縁層３５Ａ（第１絶縁層）および絶縁層３５Ｂが設けられている。絶縁層３５Ａおよび絶縁層３５Ｂのそれぞれと、半導体層１１との間には、酸化シリコン膜等の絶縁膜３６が介設されている。
【００４３】
半導体層１１の上、絶縁層３５Ａの上、および絶縁層３５Ｂの上には、酸化シリコン膜等の絶縁膜５０が設けられている。絶縁膜５０の上には、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁膜３４とを有する積層体５３（第１積層体）が設けられている。
【００４４】
積層体５３には、積層体５３の積層方向に貫通し絶縁層３５Ａに達する一対のホール７０Ａ（第１ホール）が設けられている。一対のホール７０Ａのそれぞれの側壁には、メモリ膜３０Ａ（第１メモリ膜）が設けられている。一対のホール７０Ａ内のそれぞれのメモリ膜３０Ａの内側には、チャネルボディ層２０Ａ（第１チャネルボディ層）が設けられている。一対のホール７０Ａに挟まれた積層体５３は、窒化シリコン層等の絶縁層６２によってＹ方向に分断されている。
【００４５】
また、積層体５３には、積層体５３の積層方向に貫通し絶縁層３５Ｂに達する一対のホール７０Ｂ（第２ホール）が設けられている。一対のホール７０Ｂのそれぞれの側壁には、メモリ膜３０Ｂ（第２メモリ膜）が設けられている。一対のホール７０Ｂ内のそれぞれのメモリ膜３０Ｂの内側には、チャネルボディ層２０Ｂ（第２チャネルボディ層）が設けられている。一対のホール７０Ｂに挟まれた積層体５３は、絶縁層６２によってＹ方向に分断されている。
一対のホール７０Ａのそれぞれは、積層方向に対して垂直な第１方向（図中のＹ方向）に並設し、かつ、一対のホール７０Ｂのそれぞれは、第１方向に並設している。また、半導体層１１の表面に対して垂直な方向から不揮発性半導体記憶装置１をみたとき、一対のホール７０Ａと一対のホール７０Ｂとは、第１方向に交互に配列している。
【００４６】
積層体５３の上には、さらに、積層体５４（第２積層体）が設けられている。積層体５４は、酸化シリコン膜等の層間絶縁膜６５（第１層間絶縁膜）と、層間絶縁膜６５の上に設けられた選択ゲートＳＧと、を有する。選択ゲートＳＧは、上述したように、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳである。
【００４７】
一対のホール７０Ａのそれぞれの上端と連通し、積層体５４を積層体５４の積層方向に貫通するホール７２Ａ（第３ホール）の側壁には、ゲート絶縁膜ＧＤ（第１ゲート絶縁膜）が設けられている。ホール７２Ａ内におけるゲート絶縁膜ＧＤの内側には、チャネルボディ層５１Ａ（第３チャネルボディ層）が設けられている。すなわち、チャネルボディ層２０Ａとチャネルボディ層５１Ａとは繋がっている。
【００４８】
一対のホール７０Ｂのそれぞれ上端と連通し、積層体５４を積層体５４の積層方向に貫通するホール７２Ｂ（第４ホール）の側壁には、ゲート絶縁膜ＧＤ（第２ゲート絶縁膜）が設けられている。
【００４９】
ホール７２Ｂ内におけるゲート絶縁膜ＧＤの内側には、チャネルボディ層５１Ｂ（第４チャネルボディ層）が設けられている。すなわち、チャネルボディ層２０Ｂとチャネルボディ層５１Ｂとは繋がっている。
【００５０】
絶縁層３５Ａ内には、一対のホール７０Ａ内のそれぞれに設けられたチャネルボディ層２０Ａの下端どうしに繋がったチャネルボディ層２１Ａ（第５チャネルボディ層）が設けられている。絶縁層３５Ｂ内には、一対のホール７０Ｂ内のそれぞれに設けられたチャネルボディ層２０Ｂの下端どうしに繋がったチャネルボディ層２１Ｂ（第６チャネルボディ層）が設けられている。チャネルボディ層２１Ａ、２１Ｂは、例えば、シリコン層である。
【００５１】
選択ゲートＳＧの上には、酸化シリコン膜等の層間絶縁膜６６（第２層間絶縁膜）が設けられている。層間絶縁膜６６の上には、電極パッド８０が設けられている。電極パッド８０は、一対のホール７０Ａの一方に連通したホール７２Ａ内に設けられたチャネルボディ層５１Ａの上端と、一対のホール７０Ｂの一方に連通したホール７２Ｂ内に設けられチャネルボディ層５１Ａに隣り合う一方のチャネルボディ層５１Ｂの上端と、に電気的に接続されている。
【００５２】
電極パッド８０は、層間絶縁膜６６の上に島状に設けられている。島状に設けられた電極パッド８０の形態から、電極パッド８０をランディングパッド（Landing Pad）と称してもよい。なお、電極パッド８０とチャネルボディ層５１Ａとはビア電極８１Ａを介して接続されている。電極パッド８０とチャネルボディ層５１Ｂとはビア電極８１Ｂを介して接続されている。
【００５３】
電極パッド８０の上には、酸化シリコン膜等の層間絶縁膜６７（第３層間絶縁膜）が設けられている。層間絶縁膜６７内には、電極パッド８０に電気的に接続されたビア電極８２が設けられている。層間絶縁膜６７の上には、ビア電極８２に電気的に接続されたビット線ＢＬが設けられている。
【００５４】
一対のホール７０Ａの他方に連通したホール７１Ａ内に設けられたチャネルボディ層５１Ａの上端は、ソース線ＳＬ（第１ソース線）に電気的に接続されている。また、一対のホール７０Ｂの他方に連通したホール７１Ｂ内に設けられたチャネルボディ層５１Ｂの上端は、ソース線ＳＬ（第２ソース線）に電気的に接続されたている。チャネルボディ層５１Ａとソース線ＳＬとは、ビア電極８４Ａを介して接続されている。チャネルボディ層５１Ｂとソース線ＳＬとは、ビア電極８４Ｂを介して接続されている。
【００５５】
電極パッド８０と絶縁層８６との界面、および電極パッド８０と層間絶縁膜６６との界面にはバリア膜８０ａを設けてもよい。また、ソース線ＳＬと絶縁層８６との界面、およびソース線ＳＬと層間絶縁膜６６との界面にはバリア膜ＳＬａを設けてもよい。また、ビット線ＢＬと層間絶縁膜６７との界面にはバリア膜ＢＬａを設けてもよい。
【００５６】
実施形態では、バリア膜８０ａを電極パッドに含めて電極パッド８０とする。また、バリア膜ＳＬａをソース線に含めてソース線ＳＬとする。また、バリア膜ＢＬａをビット線に含めてビット線ＢＬとする。
【００５７】
図４は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの模式図であり、（ａ）は、メモリセルアレイの上面模式図、（ｂ）は、（ａ）のＡ−Ｂ線に沿った位置での断面模式図であり、（ｃ）は、（ａ）のＣ−Ｄ線に沿った位置での断面模式図である。図４（ｂ）（ｃ）には、層間絶縁膜６６から下方を表示していない。
【００５８】
図４（ａ）に示すように、積層体５３の積層方向から電極パッド８０をみると、電極パッド８０の形状は楕円状になっている。楕円状の電極パッド８０の長軸８０Ｌと、ビット線ＢＬが延在する方向と、は略平行になっている。ビット線ＢＬとソース線ＳＬは略直交している。また、電極パッド８０とソース線ＳＬとはＹ方向に交互に配置されている。
【００５９】
図４（ｂ）に示すように、不揮発性半導体記憶装置１は、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に対向する絶縁層８５を備える。絶縁層８５は、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗに設けられている。
絶縁層８５は、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に直接接してもよく、別の絶縁層を介して、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に接してもよい。絶縁層８５の内部には、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイド８５ｂが設けられている。ボイド８５ｂについては、エアギャップ８５ｂと称してもよい。
【００６０】
図４（ｃ）に示すように、絶縁層８５は、隣り合う電極パッド８０の間のほか、隣り合うソース線ＳＬの間にも存在する。
【００６１】
次に、第１実施形態に係る不揮発性半導体記憶装置１の製造過程について説明する。
【００６２】
図５〜図１１は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。以下に示す断面模式図は、図１のＹ方向に対して平行に、メモリホールＭＨの中心を切断したときの断面図である。
【００６３】
まず、図５（ａ）に示すように、下地層１２の上に、不純物元素を含む半導体層１１を形成する。下地層１２は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。
【００６４】
続いて、半導体層１１に、フォトリソグラフィプロセスによって、溝１３を形成する。溝１３の位置は、半導体層１１にメモリホールＭＨの下端を連結する連結部ＪＰの位置に対応している。
【００６５】
次に、図５（ｂ）に示すように、溝１３内に絶縁膜３６を形成し、溝１３内に絶縁膜３６を介して無添加シリコン犠牲膜１５を形成する。無添加シリコン犠牲膜１５は、例えば、ノンドープのシリコン膜である。無添加シリコン犠牲膜１５の余剰部分については、エッチバックにより取り除き、隣り合う無添加シリコン犠牲膜１５の間の半導体層１１の表面を表出させる。
【００６６】
この段階で、下地層１２上には、不純物元素を含む不純物含有領域と、不純物含有領域よりも不純物濃度が低い被エッチング領域と、を有する半導体層１１が形成される。不純物含有領域とは、隣り合う無添加シリコン犠牲膜１５によって挟まれた半導体層１１であり、被エッチング領域とは、無添加シリコン犠牲膜１５である。無添加シリコン犠牲膜１５は、Ｘ方向もしくはＹ方向に所定の間隔で複数配置される。
【００６７】
次に、図５（ｃ）に示すように、半導体層１１の上および無添加シリコン犠牲膜１５の上に絶縁膜５０を形成する。続いて、下地層１２の上に、絶縁膜５０を介して、積層体５３を形成する。積層体５３は、それぞれ交互に積層された複数の電極層ＷＬと複数の被エッチング層５２と、を有する。被エッチング層５２は、無添加ポリシリコン層である。積層体５３は、電極層ＷＬと被エッチング層５２とが多段積層された積層体である。また、積層体５３は、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２を有する。
【００６８】
図６（ａ）からは、下地層１２の表示を省略する。
図６（ａ）に示すように、フィトリソグラフィプロセスによって、積層体５３の表面から絶縁膜５０にまで達するスリット６０を形成する。スリット６０は、Ｘ方向に延在する。この段階で、積層体５３がスリット６０によってＹ方向に分断される。この際、絶縁膜５０は、エッチングストップ層として機能する。
【００６９】
次に、図６（ｂ）に示すように、スリット６０内に絶縁層６２を形成する。絶縁層６２については、必要に応じて、その余剰部分をエッバックによって取り除き、最上層の電極層ＷＬを表出させる。
【００７０】
次に、図６（ｃ）に示すように、層間絶縁膜６５を、積層体５３の上および絶縁層６２の上に形成する。続いて、層間絶縁膜６５の上に選択ゲートＳＧを形成する。これにより、積層体５３の上に積層体５４が形成される。
【００７１】
次に、図７（ａ）に示すように、フォトリソグラフィプロセスによって、積層体５４を貫通し、積層体５３にまで達する一対のホール７２Ａ、７２Ｂを形成する。さらに、積層体５３を貫通し、無添加シリコン犠牲膜１５にまで達する一対のホール７０Ａ、７０Ｂを形成する。一対のホール７０Ａ、７０Ｂのそれぞれは、絶縁層６２を挟み、積層体５３の上面から下面にまで貫通している。また、一対のホール７０Ａ、７０Ｂの内部では、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２が露出する。
【００７２】
次に、図７（ｂ）に示すように、無添加シリコン犠牲膜１５（被エッチング領域）と、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２を一対のホール７０Ａ、７０Ｂ、７２Ａ、７２Ｂを通じて除去する。例えば、アルカリ系薬液処理をホール７０Ａ、７０Ｂ内に導入することにより、無添加シリコン犠牲膜１５および被エッチング層５２を一対のホール７０Ａ、７０Ｂ、７２Ａ、７２Ｂを通じて除去する。アルカリ系薬液としては、ＫＯＨ（水酸化カリウム）溶液が用いられる。
【００７３】
これにより、半導体層１１には、一対のホール７０Ａ、７０Ｂのそれぞれの下端と繋がった空間部（凹部）７１Ａ、７１Ｂが形成される。一対のホール７０Ａ、７０Ｂを形成した後、複数の電極層ＷＬのそれぞれの表面が露出する。
【００７４】
次に、図８（ａ）に示すように、一対のホール７０Ａのそれぞれの側壁に、電荷蓄積膜３２を含むメモリ膜３０Ａを形成する。さらに、複数の電極層ＷＬのそれぞれの間に、絶縁膜３４を形成する。また、空間部７１Ａの内壁に、電荷蓄積膜３２を含む絶縁層３５Ａを形成する。さらに、一対のホール７２Ａのそれぞれの側壁に、ゲート絶縁膜ＧＤを形成する。メモリ膜３０Ａ、絶縁膜３４、絶縁層３５Ａ、およびゲート絶縁膜ＧＤは、例えば、原子層堆積法（ＡＬＤ法）によって形成される。
【００７５】
また、一対のホール７０Ｂのそれぞれの側壁に、電荷蓄積膜３２を含むメモリ膜３０Ｂを形成する。さらに、複数の電極層ＷＬのそれぞれの間に、絶縁膜３４を形成する。また、空間部７１Ｂの内壁に、電荷蓄積膜３２を含む絶縁層３５Ｂを形成する。さらに、一対のホール７２Ｂのそれぞれの側壁に、ゲート絶縁膜ＧＤを形成する。メモリ膜３０Ｂ、絶縁膜３４、絶縁層３５Ｂ、およびゲート絶縁膜ＧＤは、例えば、原子層堆積法（ＡＬＤ法）によって形成される。
【００７６】
続いて、メモリ膜３０Ａの表面に、チャネルボディ層２０Ａを形成する。これとともに、絶縁層３５Ａの表面に、チャネルボディ層２１Ａを形成する。また、ゲート絶縁膜ＧＤの表面には、チャネルボディ層５１Ａを形成する。さらに、メモリ膜３０Ｂの表面に、チャネルボディ層２０Ｂを形成する。これとともに、絶縁層３５Ｂの表面に、チャネルボディ層２１Ｂを形成する。ゲート絶縁膜ＧＤの表面には、チャネルボディ層５１Ｂを形成する。
【００７７】
次に、図８（ｂ）に示すように、フォトリソグラフィプロセスによって、選択ゲートＳＧを分離し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。
【００７８】
次に、図９（ａ）に示すように、選択ゲートＳＧの上に層間絶縁膜６６を形成する。
【００７９】
この層間絶縁膜６６内には、フォトリソグラフィプロセス、および成膜技術によって、一方のチャネルボディ層５１Ａの上端に接続されたビア電極８１Ａと、他方のチャネルボディ層５１Ａの上端に接続されたビア電極８４Ａと、を形成する。また、一方のチャネルボディ層５１Ｂの上端に接続されたビア電極８１Ｂと、他方のチャネルボディ層５１Ｂの上端に接続されたビア電極８４Ｂと、を形成する。
【００８０】
次に、図９（ｂ）に示すように、層間絶縁膜６６の上に、例えば、ダマシン法等を用いて、電極パッド８０を形成する。電極パッド８０は、一方のチャネルボディ層５１Ａの上端と、このチャネルボディ層５１Ａに隣り合う一方のチャネルボディ層５１Ｂの上端と、にビア電極を介して電気的に接続される。
【００８１】
さらに、層間絶縁膜６６の上に、電極パッド８０のほか、ソース線ＳＬを形成する。ソース線ＳＬは、他方のチャネルボディ層５１Ａの上端と、他方のチャネルボディ層５１Ｂの上端と、にビア電極を介して電気的に接続される。
【００８２】
電極パッド８０およびソース線ＳＬは、例えば、同じダマシン工程で形成される。電極パッド８０の上面、ソース線ＳＬの上面、および電極パッド８０とソース線ＳＬとの間に残存する絶縁層８６の上面は、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって面一になる。
【００８３】
また、電極パッド８０と絶縁層８６との界面、および電極パッド８０と層間絶縁膜６６との界面には、予めバリア膜８０ａを形成してもよい。さらに、ソース線ＳＬと絶縁層８６との界面、およびソース線ＳＬと層間絶縁膜６６との界面には、予めバリア膜ＳＬａを形成してもよい。
【００８４】
次に、電極パッド８０から上方の部位の製造過程について説明する。以下に示す模式図は、図４のＡ−Ｂ断面に対応している。
【００８５】
図１０（ａ）に示すように、電極パッド８０の上に、層間絶縁膜６７を形成する。続いて、層間絶縁膜６７内に、電極パッド８０に接続されたビア電極８２を形成する。ビア電極８２と層間絶縁膜６７との間には、予めバリア膜８２ａを形成してもよい。バリア膜８２ａをビア電極に含めてビア電極８２とする。続いて、層間絶縁膜６７の上に、ビア電極８２に接続されたビット線層ＢＬＦを形成する。
【００８６】
ビット線層ＢＬＦを形成した後、図１０（ｂ）に示すように、ビット線層ＢＬＦの上にハードマスク層９０を形成する。続いて、図１０（ｃ）に示すように、ハードマスク層９０の上に、フォトリソグラフィプロセスによってレジストパターン９１を形成する。このレジストパターン９１によって、ハードマスク層９０をパターニングする。
【００８７】
図１１（ａ）に示すように、ハードマスク材で構成されたマスクパターン９０ｐから表出されたビット線層ＢＬＦの表面から下方にトレンチ９２を形成する。トレンチ９２は、ビット線層ＢＬＦの表面から層間絶縁膜６７を貫通し、さらに電極パッド８０の側面８０Ｗを通って層間絶縁膜６６にまで達している。トレンチ９２の底部は、電極パッド８０の下面よりも下側に位置している。このトレンチ９２の形成によってビット線層ＢＬＦが分断されて、ビット線ＢＬが形成される。上述したように、ビット線ＢＬはＹ方向に延在している（図４（ａ）参照）。ビット線ＢＬが延在する方向と電極パッド８０の長軸とが同じＹ方向に向いているため、一括して、それぞれの側面に対向するトレンチ９２を形成できる。
【００８８】
次に、図１１（ｂ）に示すように、マスクパターン９０ｐと、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に対向する絶縁層８５を形成する。絶縁層８５は、トレンチ９２内における埋め込み性が悪い条件で形成される。これにより、トレンチ９２内の絶縁層８５の内部には、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイド８５ｂが形成される。すなわち、ボイド８５ｂは、ビット線ＢＬの側面を覆う高さから電極パッド８０の側面を覆う高さまで形成されている。
【００８９】
第１実施形態では、トレンチ９２の底部を電極パッド８０の底面よりも下側に位置させて、予め深いトレンチ９２を形成する。そして、このようなトレンチ９２内に絶縁層８５を形成する。このような手法によれば、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイドの形成が容易になる。
【００９０】
この後、図１１（ｃ）に示すように、マスクパターン９０ｐの上方に形成された絶縁層８５、およびマスクパターン９０ｐをＣＭＰによって除去する。このような製造過程で、不揮発性半導体記憶装置１が形成される。
【００９１】
第１実施形態によれば、Ｙ方向に隣り合うメモリストリングＭＳどうしを同じ電極パッド８０で電気的に接続している。電極パッド８０に電気的に接続された２つのチャネルボディ層はともに同電位なので、これら２つのチャネルボディ層を同じ電極パッド８０に繋げても電気的な問題は起きない。
【００９２】
仮に、電極パッド８０を設けない場合は、それぞれのメモリストリングＭＳに繋がれたビア電極８１Ａ、８１Ｂをビット線ＢＬにまで延ばす必要がある。しかし、メモリセルの各部位の微細化が進行し、ビット線ＢＬ、ビア電極、あるいはメモリストリングＭＳが微細になると、ビア電極８１Ａ、８１Ｂとビット線ＢＬとの位置あわせや、あるいはビア電極８１Ａ、８１ＢとメモリストリングＭＳとの位置あわせが難しくなる。その結果、ビア電極８１Ａ、８１Ｂとビット線ＢＬとの電気的接続、あるいはビア電極８１Ａ、８１ＢとメモリストリングＭＳとの電気的接続に不具合が生じる可能性がある。
【００９３】
第１実施形態では、ビア電極８１Ａ、８１ＢとメモリストリングＭＳとの間に、電極パッド８０を介設することにより、ビア電極８１Ａ、８１Ｂとビット線ＢＬとの電気的接続、あるいはビア電極８１Ａ、８１ＢとメモリストリングＭＳとの電気的接続を容易かつ確実なものにしている。
【００９４】
また、電極パッド８０の平面形状は、楕円状である。従って、ビット線ＢＬと電極パッド８０との間を繋ぐビア電極８２の設計自由度が増す。例えば、ビア電極８２の切断面（ＸＹ平面での切断面）を真円にする必要はない。例えば、電極パッド８０の平面形状に応じて、ビア電極８２の切断面を楕円状にしてもよい。また、ビア電極８２の切断面を楕円状にすれば、ビット線ＢＬと電極パッド８０との間の接触面積が増加し、ビット線ＢＬと電極パッド８０との間のコンタクト抵抗がさらに低下する。
【００９５】
また、ビア電極８１Ａ、８１ＢとメモリストリングＭＳとの間に、電極パッド８０を介設することにより、ビア電極８２は、ビット線ＢＬと電極パッド８０との間に位置する。このため、ビア電極８２のアスペクト比は高くならず、バリア膜８２ａをＣＶＤ（Chemical Vapor Deposition）に依らず、ＰＶＤ（Physical Vapor Deposition）で形成することができる。これにより、バリア膜８２ａの形成が容易になり、さらにバリア膜８２ａの製造コストが低減する。
【００９６】
また、第１実施形態によれば、絶縁層８５は、ビット線ＢＬから電極パッド８０に跨っている。この絶縁層８５は、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイド８５ｂを有する。すなわち、ビット線ＢＬおよび電極パッド８０の両方に、ボイド８５ｂが形成された絶縁層８５が対向する。これにより、ビット線ＢＬの周辺もしくは電極パッド８０の周辺の寄生容量が低下する。これにより、不揮発性半導体記憶装置１の読み出し動作の高速化が可能になる。
【００９７】
特に、電極パッド８０は、その長軸をＹ方向に延ばした構造であるため、無垢の絶縁層（誘電体層）を電極パッド８０の側面８０Ｗに配置すると、電極パッド８０の周辺の寄生容量が増加する可能性がある。しかし、第１実施形態では、ボイド８５ｂを有する絶縁層８５を電極パッド８０の側面８０Ｗに配置することによって、電極パッド８０の周辺の寄生容量が必然的に低減する。
【００９８】
また、第１実施形態によれば、ビット線ＢＬから電極パッド８０にまで跨るトレンチ９２を一括で形成している。そして、このトレンチ９２内に絶縁層８５を形成している。従って、絶縁層８５を形成する際の製造工程の数が減少し、絶縁層８５を形成するときの製造コストが低減する。また、トレンチ９２を一括で形成するので、このトレンチ形成におけるフォトリソグラフィプロセスのマージンが縮小することもない。
【００９９】
また、電極パッド８０とソース線ＳＬは、同じ製造工程で製造できるため、ソース線ＳＬとともに電極パッド８０を簡便に形成することができる。従って、電極パッド８０を新たに不揮発性半導体記憶装置１に付加させたとしても、製造工程のコスト上昇は起きない。
【０１００】
ここで、参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程について説明する。
【０１０１】
図１２〜図１４は、参考例に係る電極パッド、ビット線、およびボイドを有する絶縁層の形成過程を説明するための断面模式図である。以下に示す模式図は、図４のＡ−Ｂ断面に対応している。
【０１０２】
参考例では、図１２（ａ）から図１３（ｃ）までのルーチンを２回繰り返して、電極パッド８０、ビット線ＢＬ、および絶縁層１１０を形成する。すなわち、以下に例示される導電層１００は、電極パッド８０もしくはビット線ＢＬに対応している。
【０１０３】
先ず、図１２（ａ）に示すように、層間絶縁膜６６の上に、導電層１００Ｌを形成する。
【０１０４】
次に、図１２（ｂ）に示すように、導電層１００Ｌの上に、ハードマスク層９０を形成する。
【０１０５】
次に、図１２（ｃ）に示すように、ハードマスク層９０の上に、フォトリソグラフィプロセスによって、レジストパターン９１を形成する。このレジストパターン９１によって、ハードマスク層９０がパターニングされる。
【０１０６】
次に、図１３（ａ）に示すように、ハードマスク材で構成されたマスクパターン９０ｐから表出された導電層１００Ｌの表面から下方にトレンチ９５を形成する。トレンチ９５は、導電層１００Ｌの表面から層間絶縁膜６６にまで達している。トレンチ９５の形成によって導電層１００Ｌが分断されて、導電層１００が形成される。
【０１０７】
次に、図１３（ｂ）に示すように、マスクパターン９０ｐと、導電層１００の側面と、に対向する絶縁層１１０を形成する。絶縁層１１０は、トレンチ９５内における埋め込み性が悪い条件で形成される。これにより、トレンチ９５内の絶縁層１１０の内部には、ボイド１１０ｂが形成される。
【０１０８】
実際のプロセスでは、トレンチ９５内に絶縁層１１０を形成すると、ボイド１１０ｂの上方の絶縁層１１０の表面に凹部１１０ｃが形成される場合がある。図１３（ｂ）には、その凹部１１０ｃを破線で表している。
【０１０９】
次に、図１３（ｃ）に示すように、マスクパターン９０ｐの上方に形成された絶縁層１１０をＣＭＰで除去する。ＣＭＰ処理によって形成された絶縁層１１０には、図１３（ｂ）に示す凹部１１０ｃの影響を受けて、絶縁層１１０上に凹部１１０ｃが残存（転写）する。
【０１１０】
上述したように、参考例では、図１２（ａ）から図１３（ｃ）までのルーチンを２回繰り返して、電極パッド８０、ビット線ＢＬ、および絶縁層１１０を形成する。但し、電極パッド８０、ビット線ＢＬを形成する毎に、絶縁層１１０を形成するので、凹部１１０ｃの転写も繰り返される。電極パッド８０、ビット線ＢＬ、および絶縁層１１０を形成した後の状態を、図１４に示す。
【０１１１】
参考例においても、図１４に示すように、電極パッド８０の側面８０Ｗおよびビット線ＢＬの側面ＢＬＷに、ボイド１１０ｂを有する絶縁層１１０が対向している。従って、ビット線ＢＬの周辺もしくは電極パッド８０の周辺の寄生容量は低下する。
【０１１２】
しかし、参考例では、絶縁層１１０の形成工程が複数回に及んでしまう。
また、凹部１１０ｃの転写が複数回、繰り返されると、ビット線ＢＬを形成する下地に段差が生じる場合がある。例えば、絶縁層１１０を形成した部分は凹部１１０ｃの影響で凹み、ビット線ＢＬを形成する下地に段差が生じる場合がある。従って、参考例では、ビット線ＢＬを形成する際のフォトリソグラフィプロセスのフォーカスマージンが低下する場合がある。
【０１１３】
これに対し、第１実施形態では、１回の製造工程によってビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じる絶縁層８５を形成している。第１実施形態では、絶縁層８５の形成工程が１回のみであり、凹部１１０ｃの転写が繰り返されない。従って、ビット線ＢＬを形成する下地に段差は生じ難く、上述したフォーカスマージンが確保される。
【０１１４】
（第２実施形態）
次に、第２実施形態に係る電極パッド８０から上方の部位の製造過程について説明する。以下に示す断面模式図は、図４のＡ−Ｂ断面に対応している。
【０１１５】
図１５および図１６は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【０１１６】
まず、図１５（ａ）に示すように、電極パッド８０の上に、電極パッド８０に接続されたビア電極８２を形成する。続いて、電極パッド８０の上に、層間絶縁膜６７を形成する。続いて、層間絶縁膜６７の上に、絶縁層６８を形成する。さらに、絶縁層６８の上に、フォトリソグラフィによってレジストパターン９６を形成する。レジストパターン９６から表出された絶縁層６８にエッチング加工を施す。続いて、レジストパターン９６を除去する。この状態を、図１５（ｂ）に示す。
【０１１７】
図１５（ｂ）に示すように、絶縁層６８には、トレンチ９７が形成される。
次に、図１５（ｃ）に示すように、トレンチ９７内に、ダマシン法等によって、ビット線ＢＬを形成する。ビット線ＢＬの上面と、絶縁層６８の上面と、は、ＣＭＰによって面一にする。
【０１１８】
次に、図１６（ａ）に示すように、ビット線ＢＬ自体をマスクとして、ビット線ＢＬの表面から下方にトレンチ９８を形成する。トレンチ９８は、ビット線ＢＬの表面から層間絶縁膜６７を貫通し、さらに電極パッド８０の側面８０Ｗを通って層間絶縁膜６６にまで達している。トレンチ９８の底部は、電極パッド８０の下面よりも下側に位置している。上述したように、ビット線ＢＬはＹ方向に延在している（図４（ａ）参照）。ビット線ＢＬが延在する方向と電極パッド８０の長軸とが同じＹ方向に向いているため、一括して、それぞれの側面に対向するトレンチ９８を形成できる。
【０１１９】
次に、図１６（ｂ）に示すように、ビット線ＢＬの側面ＢＬＷと、電極パッド８０の側面８０Ｗと、に対向する絶縁層８５を形成する。絶縁層８５は、トレンチ９８内における埋め込み性が悪い条件で形成される。これにより、トレンチ９８内の絶縁層８５の内部には、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイド８５ｂが形成される。
【０１２０】
第２実施形態では、トレンチ９８の底部を電極パッド８０の底面よりも下側に位置させて、予め深いトレンチ９８を形成する。そして、このようなトレンチ９８内に絶縁層８５を形成する。このような手法によれば、ビット線ＢＬの側面ＢＬＷから電極パッド８０の側面８０Ｗにまで通じるボイドの形成が容易になる。
【０１２１】
この後、図１６（ｃ）に示すように、ビット線ＢＬの上方に形成された絶縁層８５をＣＭＰによって除去する。このような製造過程によっても、不揮発性半導体記憶装置１が形成される。第２実施形態においても、第１実施形態と同様の効果を奏する。特に、第２実施形態によれば、ビット線ＢＬ自体をマスクとして自己整合的にトレンチ９８を形成するので、絶縁層８５を形成するためのトレンチ９８の位置精度がさらに向上する。
【０１２２】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１２３】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２５】
１：不揮発性半導体記憶装置、１０：基板、１１：半導体層、１２：下地層、１３：溝、１５：無添加シリコン犠牲膜、２０、２０Ａ、２０Ｂ、２１Ａ、２１Ｂ、５１、５１Ａ、５１Ｂ：チャネルボディ層、３０、３０Ａ、３０Ｂ：メモリ膜、３１、３３、３４、３６、５０：絶縁膜、３２：電荷蓄積膜、３５Ａ、３５Ｂ、６２、８５、８６：絶縁層、５２：被エッチング層、５３、５４：積層体、６０：スリット、６５、６６、６７：層間絶縁膜、７０Ａ、７０Ｂ、７２Ａ、７２Ｂ：ホール、７１Ａ、７１Ｂ：空間部（凹部）、８０：電極パッド（ランディングパッド）、８１Ａ、８１Ｂ、８２、８４Ａ、８４Ｂ：ビア電極、８０ａ、８２ａ、ＢＬａ、ＳＬａ：バリア膜、８０Ｌ：長軸、８０Ｗ、ＢＬＷ：側面、８５ｂ、１１０ｂ：ボイド、９０：ハードマスク層、９０ｐ：マスクパターン、９１：レジストパターン、９２、９５、９７、９８：トレンチ、１００、１００Ｌ：導電層、１１０：絶縁層、１１０ｃ：凹部、ＢＧ：バックゲート、ＢＧＴ：バックゲートトランジスタ、ＢＬ：ビット線、ＢＬＦ：ビット線層、ＢＬＷ：側面、ＣＬ：柱状部、ＧＤ：ゲート絶縁膜、ＪＰ：連結部、ＭＣ：メモリセル、ＭＨ：メモリホール、ＭＳ：メモリストリング、ＳＧ：選択ゲート、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＳＬ：ソース線、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ、ＷＬ、ＷＬ１Ｄ〜ＷＬ４Ｄ、ＷＬ１Ｓ〜ＷＬ４Ｓ：電極層
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に、それぞれ交互に積層された複数の電極層と複数の第１絶縁膜とを有する第１積層体と、
前記第１積層体を前記第１積層体の積層方向に貫通し、下端が接続された一対の第１チャネルボディ層と、
前記一対の第１チャネルボディ層と前記複数の電極層間に設けられた第１メモリ膜と、
前記第１積層体を前記第１積層体の積層方向に貫通し、下端が接続された一対の第２チャネルボディ層と、
前記一対の第２チャネルボディ層と前記複数の電極層間に設けられた第２メモリ膜と、
前記第１積層体の上に設けられ、第２絶縁膜と、第１層間絶縁膜との上に設けられた選択ゲート層と、前記選択ゲート層上に設けられた第３絶縁膜とを有する第２積層体と、
前記一対の第１チャネルボディ層のそれぞれの上端に設けられ、前記第２積層体を前記第２積層体の積層方向に貫通する第３チャネルボディ層と、
前記第３チャネルボディ層と前記選択ゲート層間に設けられた第１ゲート絶縁膜と、
前記一対の第２チャネルボディ層のそれぞれ上端に設けられ、前記第２積層体を前記第２積層体の積層方向に貫通する第４チャネルボディ層と、
前記第４チャネルボディ層と前記選択ゲート層間に設けられた第２ゲート絶縁膜と、
を有し、
前記第３チャネルボディ層及び前記第４チャネルボディ層は、前記積層方向に対して垂直な第１方向に配置され、
前記第３絶縁膜上に設けられ、隣り合った一方の前記第３チャネルボディ層と一方の前記第４チャネルボディ層を電気的に接続するパッド層を備える不揮発性半導体記憶装置。
【請求項２】
前記パッド層の上にビアを介して接続されたビット線と、
他方の前記第３チャネルボディ層に接続された第１ソース線と、
他方の前記第４チャネルボディ層に接続された第２ソース線と、
をさらに備えた請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１積層体の積層方向から前記パッド層をみて、前記パッド層の形状は楕円状である請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
楕円状の前記パッド層の長軸方向と、前記ビット線が延在する方向と、が略平行である請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線の側面及び前記パッド層の側面に設けられた第４絶縁層を、さらに備え、前記第４絶縁層の内部に、ボイドが設けられた請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記ボイドは前記ビット線の側面を覆う高さから前記電極パッドの側面を覆う高さまで形成されている請求項５記載の不揮発性半導体記憶装置。
【請求項１】
半導体層と、
前記半導体層上に、それぞれ交互に積層された複数の電極層と複数の第１絶縁膜とを有する第１積層体と、
前記第１積層体を前記第１積層体の積層方向に貫通し、下端が接続された一対の第１チャネルボディ層と、
前記一対の第１チャネルボディ層と前記複数の電極層間に設けられた第１メモリ膜と、
前記第１積層体を前記第１積層体の積層方向に貫通し、下端が接続された一対の第２チャネルボディ層と、
前記一対の第２チャネルボディ層と前記複数の電極層間に設けられた第２メモリ膜と、
前記第１積層体の上に設けられ、第２絶縁膜と、第１層間絶縁膜との上に設けられた選択ゲート層と、前記選択ゲート層上に設けられた第３絶縁膜とを有する第２積層体と、
前記一対の第１チャネルボディ層のそれぞれの上端に設けられ、前記第２積層体を前記第２積層体の積層方向に貫通する第３チャネルボディ層と、
前記第３チャネルボディ層と前記選択ゲート層間に設けられた第１ゲート絶縁膜と、
前記一対の第２チャネルボディ層のそれぞれ上端に設けられ、前記第２積層体を前記第２積層体の積層方向に貫通する第４チャネルボディ層と、
前記第４チャネルボディ層と前記選択ゲート層間に設けられた第２ゲート絶縁膜と、
を有し、
前記第３チャネルボディ層及び前記第４チャネルボディ層は、前記積層方向に対して垂直な第１方向に配置され、
前記第３絶縁膜上に設けられ、隣り合った一方の前記第３チャネルボディ層と一方の前記第４チャネルボディ層を電気的に接続するパッド層を備える不揮発性半導体記憶装置。
【請求項２】
前記パッド層の上にビアを介して接続されたビット線と、
他方の前記第３チャネルボディ層に接続された第１ソース線と、
他方の前記第４チャネルボディ層に接続された第２ソース線と、
をさらに備えた請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１積層体の積層方向から前記パッド層をみて、前記パッド層の形状は楕円状である請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
楕円状の前記パッド層の長軸方向と、前記ビット線が延在する方向と、が略平行である請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線の側面及び前記パッド層の側面に設けられた第４絶縁層を、さらに備え、前記第４絶縁層の内部に、ボイドが設けられた請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記ボイドは前記ビット線の側面を覆う高さから前記電極パッドの側面を覆う高さまで形成されている請求項５記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−９８３９１（Ｐ２０１３−９８３９１Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２４０５６８（Ｐ２０１１−２４０５６８）
【出願日】平成２３年１１月１日（２０１１．１１．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１１月１日（２０１１．１１．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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