伸張歪ゲルマニウム薄膜の作製方法、伸張歪ゲルマニウム薄膜、及び多層膜構造体
【課題】 ゲルマニウム錫混晶層の歪緩和を促進し、より大きな面内伸張歪を持つ伸張歪ゲルマニウム層を形成することができる多層膜構造体を提供する。
【解決手段】半導体装置に好適な多層膜構造体１０の形成方法として、シリコン基板１１の上方にゲルマニウム層１２を形成する工程と、その上方にゲルマニウム錫混晶層１３を形成する工程と、その上方に伸張歪ゲルマニウム層１４を形成する工程とを含む。
【解決手段】半導体装置に好適な多層膜構造体１０の形成方法として、シリコン基板１１の上方にゲルマニウム層１２を形成する工程と、その上方にゲルマニウム錫混晶層１３を形成する工程と、その上方に伸張歪ゲルマニウム層１４を形成する工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に歪ゲルマニウムチャネルを有する電界効果トランジスタの作製において好適に用いることのできる、伸張歪ゲルマニウム膜の作製方法、伸張歪ゲルマニウム膜、ならびに多層膜構造体に関する。
【背景技術】
【０００２】
今日の高度情報処理産業の根幹をなす、シリコン超大規模集積回路（Ｓｉ Ｕｌｔｒａ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：Ｓｉ−ＵＬＳＩ）の性能向上は、その基本素子であるＳｉ−ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の性能向上と高集積化によって支えられてきた。また、その個々の素子の性能向上は、トランジスタ構造の比例縮小（スケーリング）によってなされてきた。スケーリング則とは、ゲート絶縁膜に印加される電界を一定として、チャネル長の縮小化やゲート絶縁膜の薄膜化により電流駆動能力を向上させるものである。しかし、このスケーリング則に応じた素子性能向上は、ショートチャネル効果やゲート絶縁膜の薄膜化に伴うトンネルリーク電流の増大等によって、困難になってきている。
【０００３】
このような状況下において、デバイスのさらなる高速化および高機能化を達成するために、素子微細化に依存しない技術に注目が集まっている。その一つに、ＭＯＳＦＥＴのチャネル部分に高移動度の非Ｓｉ材料を用いる技術がある。なかでも、Ｓｉと同じＩＶ族元素であるゲルマニウム（Ｇｅ）に注目が集まっている。その理由として、Ｇｅが電子および正孔移動度の両方においてＳｉよりも高い移動度を有していることが挙げられる。近年、ＧｅをチャネルとしたＭＯＳＦＥＴに関する報告が増加してきている（例えば、非特許文献１、２、３）。Ｇｅ−ｐＭＯＳＦＥＴに関しては、２００６年のＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）においてＩＭＥＣから、ゲート長を１２５ｎｍまで微細化した高電流駆動力のＧｅ−ｐＭＯＳＦＥＴ（ゲート絶縁膜にハフニウム酸化膜（ＨｆＯ2）を使用）が発表され（例えば、非特許文献４）、長チャネル素子で正孔移動度は、バルクＳｉ−ｐＭＯＳＦＥＴ（ゲート絶縁膜にＨｆＯ2を使用）の約３倍の移動度を持つこと、ゲート長１２５ｎｍにおいても同程度の移動度を有することが報告された。一方、Ｇｅ−ｎＭＯＳＦＥＴに関しても多数の報告がされており（例えば、非特許文献５、６）、２００６年にＭＩＴのグループが、ゲート長２０μｍのＧｅ−ｎＭＯＳＦＥＴでバルクＳｉ−ｎＭＯＳＦＥＴの約２．５倍の移動度を持つことを報告した（非特許文献７）。
【０００４】
一方で、チャネル中の結晶に歪を印加しバンド構造を変化させ、キャリア移動度を向上させる技術も注目されている。Ｓｉに面内２軸歪を加えた歪Ｓｉチャネルに関しては、これまで様々な研究がなされてきており、電子および正孔移動度について、理論的にも実験的にも検証されている（例えば、非特許文献８〜１２）。２００３年のＩＥＤＭでＩＢＭは、Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｌａｔｏｒ（ＳＯＩ）基板上に作製された歪（伸張歪量ε〜１．４５％）Ｓｉ−ＭＯＳＦＥＴにおいて、バルクＳｉ−ＭＯＳＦＥＴと比較して、電子移動度で約２倍、正孔移動度で約１．４倍の性能向上を得たと報告している（非特許文献１３）。
【０００５】
一方、Ｇｅに対して歪を印加した場合においても、Ｓｉと同様に、バンド構造の変化によってキャリア移動度の向上が期待できることを、Ｆｉｓｃｈｅｔｔｉらは理論計算によって指摘した（非特許文献１４）。Ｇｅ（００１）面内に歪が印加された場合、圧縮歪に対して電子移動度は、歪量０．９８６で急激に減少する。また、伸張歪に対して電子移動度は、歪量１．０１３以下では、緩やかに増加し、歪量１．０１３以上では、急激に増加する。一方、正孔移動度は、圧縮および伸張歪で増加する。その増加割合は、圧縮歪に対してのほうが大きい。
【０００６】
実験的には、歪緩和Ｓｉ0.3Ｇｅ0.7バッファ層上に形成された面内に圧縮歪（圧縮歪量ε〜１．２０％）を有するＧｅチャネルｐ型ＭＯＳＦＥＴで、従来のＳｉチャネルｐ型ＭＯＳＦＥＴと比較して、正孔移動度が約２０倍になったという報告がある（非特許文献１５）。
【０００７】
しかし、伸張歪Ｇｅ−ｎＭＯＳＦＥＴの電子および正孔移動度に関する報告例はほとんど無いのが現状である。その理由の一つとして、大きな伸張歪を有するＧｅ層の形成手法が、確立されていないことが挙げられる。
【０００８】
以上のように、（００１）面内に伸張歪を有するＧｅチャネルデバイスは、電子および正孔双方に対する高いキャリア移動度が期待できる点から、非常に魅力的なデバイスである。Ｓｉおよび歪Ｓｉデバイスに変わる、新しい世代の超高速デバイスに向けて、伸張歪Ｇｅチャネルの実現が非常に重要な課題である。
【０００９】
＜従来の伸張歪ゲルマニウム膜の形成方法＞
対象を電子デバイスに限らなければ、面内に伸張歪を有するＧｅ層の形成に関しては、幾つかの報告がある。米国・Ｍａｓｓａｃｈｕｓｅｔｔｓ工科大学のＫｉｍｅｒｌｉｎｇらのグループからは、光デバイス応用を目的として、０．２０％前後の伸張歪が印加されたＧｅ層の成長報告がなされている（非特許文献１６〜１９）。彼らは、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、Ｓｉ（００１）基板上にｓｅｅｄ−Ｇｅ層を３５０℃で３０ｎｍ成長後、成長温度を６００℃まで上げて、Ｇｅ層を１μｍ成長させる。その後、Ｇｅ層内の貫通転位を減少させるために、７００℃〜９００℃のサイクル熱処理を１０回行い室温に戻す。ＧｅはＳｉより熱膨張係数が大きいので、室温へ降温する際、Ｇｅ層は伸張歪を受ける。Ｇｅ層に印加される伸張歪量は、降温開始温度と室温との差で制御でき、Ｘ線回折法による評価から、その制御幅は、０．１５％から最大０．２１％であるとしている。
【００１０】
また、彼らはＳｉ基板の裏面にＣ５４−ＴｉＳｉ2を形成することで最大０．２５％までＧｅ層へ伸張歪を印加できることも報告している（非特許文献２０）。
【００１１】
Ｋｉｍｅｒｌｉｎｇらの結果は、Ｓｉ基板上に伸張歪Ｇｅ層を用いたＩＶ族半導体光学デバイスの実現において、非常に有益なものである。しかし、超高速デバイスへ応用することを考えた場合、Ｆｉｓｃｈｅｔｔｉらの理論計算を考慮すると、この歪量は、バルクＧｅの移動度を電子に対して１．０２倍、正孔に対して１．０５倍にする程度でまだまだ小さいと言える。また、この歪量を得るためには、１μｍの厚いＧｅ層およびＳｉ基板の裏面に３．８μｍの厚いＣ５４−ＴｉＳｉ2層を必要とするため、ＭＯＳＦＥＴ作製プロセスの観点から見れば、非現実的であり、コスト的にも問題がある。大きな伸張歪を持ち、かつ、極薄膜のＧｅ層を形成するためには、やはりバルクＧｅより大きな格子定数を持つ歪緩和バッファ層が必要となる。さらに、伸張歪Ｇｅ層に所望の歪を加えるためには、下地となるバッファ層の格子定数制御が非常に重要になってくる。
【００１２】
＜従来のゲルマニウム錫層の形成方法＞
そこで我々は、Ｇｅよりも格子定数の大きな錫（Ｓｎ）を加えたＧｅ1-xＳｎx層に注目した。ＳｎはＳｉおよびＧｅと同じＩＶ族系半導体であり、また、α−Ｓｎ相はＳｉ、Ｇｅと同じダイヤモンド構造をとることから、ＧｅにＳｎを固溶させたＧｅ1-xＳｎx層の形成によって、Ｇｅよりも大きな格子定数をもつ、Ｇｅに面内伸張歪を印加するためのバッファ層の実現が可能となる。特に、本発明では上述のような観点から、Ｓｉ基板上における高品質Ｇｅ1-xＳｎx層のヘテロエピタキシャル成長およびその上への面内伸張歪Ｇｅの実現に向けた技術を開発した。
【００１３】
しかし、Ｓｉ基板上への高品質Ｇｅ1-xＳｎx層のヘテロエピタキシャル成長には以下に示すような困難が予想される。α−Ｓｎ相の格子定数は０．６４８９２ｎｍで、Ｇｅの格子定数０．５６５７９ｎｍとの差が１４．７％と非常に大きい。また、Ｓｎの融点は２３２℃であり、１３．２℃でα−Ｓｎ相からβ−Ｓｎ相への相転移が起こる。さらに、熱平衡状態において、Ｇｅ中へのＳｎの固溶度は、約１．０ａｔ．％（Ｇｅ層に印加できる伸張歪量０．１５％）と非常に低い。したがって、Ｓｉ基板上に高いＳｎ組成を有する歪緩和Ｇｅ1-xＳｎx層の成長を試みる場合、Ｇｅ1-xＳｎx層中において、Ｓｎが結晶格子位置に置換されずに析出してしまったり、Ｇｅ1-xＳｎx層の低い融点から表面および界面の平坦性が保てない、などの問題が生じることが容易に予測される。すなわち、Ｓｉ基板上の高Ｓｎ組成歪緩和Ｇｅ1-xＳｎx層のエピタキシャル成長には、多くの技術的課題があると考えられる。
【００１４】
ここで、これまでのＧｅ1-xＳｎxに関する報告を述べる。１９８０年代後半から、Ｓｉ（００１）およびＧｅ（００１）基板上Ｇｅ1-xＳｎx層の光学デバイスへの応用が検討され始め、様々な成長方法によって、高Ｓｎ組成（０．１０<ｘ<０．４０）の単結晶Ｇｅ1-xＳｎxの成長が試されている（例えば、非特許文献２１〜２３）。しかし、どの成長方法においてもＧｅ1-xＳｎx層成長途中に多結晶化、アモルファス化およびβ−Ｓｎ相の析出が、観察されている。
【００１５】
１９９０年後半以降、アリゾナ州立大学のＫｏｕｖｅｔａｋｉｓらのグループは、ＵＨＶ−ＣＶＤ法によるＳｉ（００１）基板上Ｇｅ1-xＳｎx層の成長を報告している（非特許文献２４、２５）。彼らのグループの特徴は、ＳｎのＣＶＤ原料に（Ｐｈ）ＳｎＤ3およびＳｎＤ4ガスを用いている点である。ＳｎＨ4は、Ｓｎ−Ｈの結合エネルギーが低く室温で非常に不安定であるのに対し、重水素を用いた（Ｐｈ）ＳｎＤ3およびＳｎＤ4ガスは、Ｓｎ−Ｄ結合がＳｎ−Ｈ結合と比較して、熱的に安定であるため（非特許文献２６）、室温で分解されずに、成長温度付近の２５０℃~３５０℃で分解される。これらの原料ガスを用いて成長させたＳｉ（００１）基板上Ｇｅ1-xＳｎx層は、断面透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）観察により、Ｇｅ1-xＳｎx／Ｓｉ（００１）基板界面に刃状転位を形成することが確認されている。また、Ｓｎ組成２．０％で膜厚５００ｎｍの試料では、積層欠陥および貫通転位が多数観察されているがＳｎの析出は無い。しかし、詳細な転位構造および歪緩和機構などの解明はされておらず、高Ｓｎ組成の試料に関しても詳細な考察がなされていない。
【００１６】
彼らはまた、２００７年にＳｉ基板上に直接形成されたＧｅ1-xＳｎx層を歪印加層として、伸張歪Ｇｅを実現したことを報告している。しかし、この報告におけるＧｅ1-xＳｎx層中のＳｎ組成は２．５％と低いものである。そのため、彼らの方法では、十分に大きな格子定数を持つ高品質な歪緩和Ｇｅ1-xＳｎx層を形成できておらず、この上に形成された歪Ｇｅ層の歪量は０．２５％と小さいという問題があった（非特許文献２７）。
【００１７】
また、イリノイ大学のＧｒｅｅｎｅらのグループは、低温ＭＢＥ法によるＧｅ（００１）基板上歪Ｇｅ1-xＳｎx層の成長を報告している（非特許文献２８，２９）。彼らは、ある成長温度、Ｓｎ組成に対して、歪Ｇｅ1-xＳｎx層のエピタキシャル成長できる膜厚が、変化すること報告している。しかし、彼らはＧｅ1-xＳｎx層上における歪Ｇｅ層の形成に関しては言及していない。
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ２００２、ｐ．４３７（２００２）
【非特許文献２】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ２００３、ｐ．４３３（２００３）
【非特許文献３】Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｅｉｅｓ２２、ｐ．２２１ （２００７）
【非特許文献４】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ２００６、講演番号２６．１ （２００６）
【非特許文献５】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２５（３）、ｐ．１３５（２００４）
【非特許文献６】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２７、（９）、ｐ．７２８（２００６）
【非特許文献７】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２７（３）、ｐ．１７５（２００６）
【非特許文献８】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ８０、ｐ．２２３４（１９９６）
【非特許文献９】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、８０、ｐ．１５６７（１９９６）
【非特許文献１０】Ａｐｐｌｉｅｄ Ｐｈｙｉｃｓ Ｌｅｔｔｅｒｓ、７５、ｐ．２９４８（１９９９）
【非特許文献１１】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ８１、 ｐ．１２５９（１９９７）
【非特許文献１２】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、９４、 ｐ．２５９０ （２００３）
【非特許文献１３】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、講演番号３．１（２００３）
【非特許文献１４】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｉｓｉｃｓ ８０、 ｐ．２２３４（１９９６）
【非特許文献１５】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８１、ｐ．８４７（２００２）
【非特許文献１６】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８２、ｐ．２０４４（２００３）
【非特許文献１７】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８４、６６０ （２００４）
【非特許文献１８】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８４、ｐ．９０６（２００４）
【非特許文献１９】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、７０、ｐ．１５５３０９（２００４）
【非特許文献２０】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、７０、１５５３０９（２００４）
【非特許文献２１】Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ、ｐ．８３、３（１９８７）
【非特許文献２２】Ａｐｐｌｉｅｄ Ｐｈｙｓｃｉｓ Ｌｅｔｔｅｒｓ、ｐ．６８、２７９１（１９９０）
【非特許文献２３】Ｊｏｕｒｎａｌ Ａｐｐｌｉｅｄ Ｐｈｙｓｃｉｓ、７５、ｐ．１９８７（１９９４）
【非特許文献２４】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、７８、ｐ．３６０７（２００１）
【非特許文献２５】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８１、ｐ．２９９２（２００２）
【非特許文献２６】Ｃｈｍｉｃａｌ Ｍａｔｅｒｉａｌｓ、１１、ｐ．５４７（１９９９）
【非特許文献２７】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、９０、ｐ．０６１９１５、（２００７）
【非特許文献２８】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、８３、ｐ．１６２（１９９８）
【非特許文献２９】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、９７、ｐ．０４４９０４（２００５）
【非特許文献３０】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ、６５、ｐ．１２２７（１９９０）
【非特許文献３１】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、５８、ｐ．２２７６（１９９１）
【非特許文献３２】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、６７、１２４３２２（２００３）
【非特許文献３３】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、８３、ｐ．１６２（１９９８）
【非特許文献３４】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ、８４、ｐ．９４７（２０００）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
＜ゲルマニウム錫膜形成に好適な基板技術＞
歪Ｇｅ1-xＳｎx層のようにＳｉに比べても非常に大きな格子定数を持つ材料を、高い結晶性を有するバッファ層として形成するためには、可能な限りバッファ層とする結晶に対して、格子定数差の小さい基板を用いることが重要と考えられる。この観点からはＳｉ基板に代わりＧｅ基板を用いることは有望である。しかし、地球表面に存在する物質中で、Ｓｉは酸素についで二番目に多く存在し、その割合は約２８％であるのに対して、Ｇｅは１．５ｐｐｍと非常に僅かしか存在しない。さらに、Ｇｅは、密度が高く、割れやすいため、従来広く用いられているＳｉに比べて、基板としての取り扱いには注意が必要となる。また、ＧｅはＳｉに比べ、熱伝導率も低いため、電子デバイスの基板材料としては不適とされている。以上の理由から、ＬＳＩ産業上、従来のＳｉ基板に代えてＧｅ基板を用いることは、製品コストおよびプロセス搬送系の観点から非常に大きな問題となることが予測される。従って、ＬＳＩ製造上、使い慣れたＳｉ基板上に、Ｇｅを用いた超高速デバイスを作製する技術が希求される。今後、成熟したＳｉテクノロジーをプラットフォームとした、伸張歪Ｇｅなどの高移動度材料を用いた超高速デバイス実現のためには、下地となるバッファ層の格子定数を精密に制御し、かつ、高品質なヘテロエピタキシャル膜を形成することが、最も大きな課題となる。
【００１９】
さらに付け加えれば、このように大きな格子定数を有するヘテロエピタキシャル層をＳｉ基板上に実現する技術は、この上に他ＩＩＩ−Ｖ族系の化合物半導体材料を成長する観点からも魅力的である。ＩＩＩ−Ｖ族化合物半導体は、他の多くの半導体に比べて電子移動度が極めて高く、特に、ＩｎＳｂに至っては、その電子移動度がバルク材料で約８００００ｃｍ2Ｖ-1ｓｅｃ-1という魅力的な特性を有している。そのため、Ｇｅ同様に次世代のＭＯＳＦＥＴ用チャネル材料として、近年、注目が高まりつつある。しかし、それらの格子定数はＳｉに比べてかなり大きく、Ｓｉとの格子不整合歪はＧａＡｓではＧｅと同程度の４．２％、ＩｎＡｓでは１１．６％、ＩｎＳｂでは１９．３％にも達する。結晶学的に高品質なＩＩＩ−Ｖ族系化合物半導体層の形成に向けて、化合物半導体材料とＳｉ間の膨大な格子不整合性を克服するために、Ｓｉ基板上に比較的格子定数の大きなヘテロエピタキシャル層を形成することは有効な手段と考えられる。
【課題を解決するための手段】
【００２０】
Ｓｉ基板上にヘテロエピタキシャル成長させて歪緩和させたＧｅ層（これを『仮想Ｇｅ基板』と呼ぶ）として用い、この上にＧｅ1-xＳｎx層、Ｇｅ層と形成することによって、従来の報告を超えた大きな歪量を持つ伸張歪Ｇｅ層を形成することができた。具体的には、Ｓｉ（００１）基板上に歪緩和したエピタキシャルＧｅ層を形成後、この上層に歪緩和したエピタキシャルＧｅ1-xＳｎx層を形成し、さらに上層にＧｅ1-xＳｎx層と同じ面内格子定数を持つエピタキシャル歪Ｇｅ層を形成した。仮想Ｇｅ基板を用いることで、Ｇｅ層中にある貫通転位に起因する効果的な歪緩和の促進が起こるため、大きなＳｎ組成を持ち、高い歪緩和率を有するＧｅ1-xＳｎx層の形成が可能となった。
【発明の効果】
【００２１】
仮想Ｇｅ基板の採用によって、Ｇｅ1-xＳｎx層の歪緩和を促進し、より大きな面内伸張歪を持つＧｅ1-xＳｎx層を形成することができた。これによって、従来のどの報告よりも大きな歪量をもつ、（１１０）方向の面内格子定数０．４０１５ｎｍ、歪量０．３５％を有する伸張歪Ｇｅの形成に成功した。
【００２２】
ここでは、下地の基板に仮想Ｇｅ基板を用いて、その基板上に歪緩和Ｇｅ1-xＳｎx層を成長させることを試みた結果を示す。仮想Ｇｅ基板とは、Ｓｉ基板上に形成された、非常に表面が平坦で１００％歪緩和したＧｅ薄膜のことを言う。仮想Ｇｅ基板を用いる利点を、以下に挙げる。前述のように、ＬＳＩ産業上、Ｇｅをバルク基板として用いることはコスト面およびハンドリング面で多大な問題が生ずる。それに対して、仮想Ｇｅ基板は、既存のＬＳＩ産業の中核をなすＳｉ基板上に薄いＧｅ層をヘテロエピタキシャル成長した仮想的な基板であるため、従来プロセスへの適用性に優れ、実用化に際して、非常に有利になると考えられる。
【００２３】
以下に、基板の清浄化法、仮想Ｇｅ基板の作製方法、仮想Ｇｅ基板上Ｇｅ1-xＳｎx層の成長、および歪緩和Ｇｅ1-xＳｎx層の転位構造と歪緩和機構について詳細に調べた結果を示す。
【発明を実施するための最良の形態】
【００２４】
図１および図２は本発明のＧｅ／ＧｅＳｎ／Ｇｅ／Ｓｉ構造の作製方法を説明するための図である。
【実施例１】
【００２５】
まず、はじめに図１に沿って、仮想Ｇｅ基板上への歪Ｇｅ／歪緩和Ｇｅ1-xＳｎx層多層構造の作製法についての述べる。
【００２６】
＜仮想Ｇｅ基板の作製＞
単結晶基板としてＳｉの単結晶基板たるＳｉ（００１）基板よりなるＳｉ基板１１を用意した。このＳｉ基板を化学洗浄した後、図示しない超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にてクヌーセンセル（Ｋセル）などの一般的な蒸着装置を用いて、基板温度を２００℃に保ち、膜厚４０ｎｍのＧｅ層をエピタキシャル成長させた。その後、試料を大気中に取り出し、窒素雰囲気で７００℃、１分間の熱処理を施すことにより、Ｇｅ層内の歪を緩和させ、歪緩和Ｇｅ層１２を形成した。この段階の試料を仮想Ｇｅ基板と呼ぶ。
【００２７】
＜歪緩和ＧｅＳｎ層の作製＞
仮想Ｇｅ基板を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。その後、基板温度を２００℃に保ち、Ｋセルおよびアークプラズマガン（ＡＰＧ）にてそれぞれＧｅおよびＳｎを同時に蒸着することで、Ｇｅ1-xＳｎx層をエピタキシャル成長させた。この時、Ｓｎ組成ｘは例えば８．０％とした。その後、試料を大気中に取り出し、窒素雰囲気で６００℃、１０分間の熱処理を施すことにより、Ｇｅ1-xＳｎx層内の歪を緩和させ、歪緩和Ｇｅ1-xＳｎx層１３を形成した。
【００２８】
＜伸張歪Ｇｅ層の作製＞
前記試料を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。その後、基板温度を３００℃に保ち、ＫセルによってＧｅを蒸着することで、Ｇｅ層をエピタキシャル成長させた。これによって、伸張歪Ｇｅ層１４を形成し、多層膜構造体１０を作製した。
【実施例２】
【００２９】
次に図２に沿って、仮想Ｇｅ基板上への歪Ｇｅ／Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx層からなる多層膜構造体の作製法について述べる。
【００３０】
＜仮想Ｇｅ基板の作製＞
単結晶基板としてＳｉの単結晶基板たるＳｉ（００１）基板よりなるＳｉ基板２１を用意した。このＳｉ基板を化学洗浄した後、図示しない超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にてクヌーセンセル（Ｋセル）などの一般的な蒸着装置を用いて、基板温度を２００℃に保ち、膜厚４０ｎｍのＧｅ層をエピタキシャル成長させた。その後、試料を大気中に取り出し、窒素雰囲気で７００℃、１分間の熱処理を施すことにより、Ｇｅ層内の歪を緩和させ、先述同様の歪緩和Ｇｅ層２２を形成した。この段階の試料を仮想Ｇｅ基板と呼ぶ。
【００３１】
＜Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx層の作製＞
仮想Ｇｅ基板を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。その後、基板温度を２００℃に保ち、ＫセルおよびＡＰＧにてそれぞれＧｅおよびＳｎを同時に蒸着することで、第一段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚６０ｎｍのＧｅ0.990Ｓｎ0.010層を形成した。その後、試料を大気中に取り出し、窒素雰囲気で６００℃、１０分間の熱処理を施すことにより、Ｇｅ1-xＳｎx層内の歪を緩和させ、歪緩和Ｇｅ1-xＳｎx層２３を形成した。
【００３２】
その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間の後熱処理（ＰＤＡ：Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌｉｎｇ）処理を施した。再度、試料を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。第二段階のＧｅ1-xＳｎx層として、基板温度を２００℃に保ち、膜厚７０ｎｍのＧｅ0.970Ｓｎ0.030層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間の熱処理を施すことにより、Ｇｅ1-xＳｎx層内の歪を緩和させ、第二段階歪緩和Ｇｅ1-xＳｎx層２４を形成した。
【００３３】
その後、試料を試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間のＰＤＡ処理を施した。再度、試料を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。第三段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚５０ｎｍのＧｅ0.933Ｓｎ0.067層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間の熱処理を施すことにより、Ｇｅ1-xＳｎx層内の歪を緩和させ、第三段階歪緩和Ｇｅ1-xＳｎx層２５を形成した。
【００３４】
＜伸張歪Ｇｅ層の作製＞
前記試料を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。その後、基板温度を２５０℃に保ち、ＫセルによってＧｅを蒸着することで、Ｇｅ層をエピタキシャル成長させた。これによって、伸張歪Ｇｅ層２６を形成し、多層膜構造体２０を作製した。
【００３５】
なお、ここではＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層を三段階としたが、Ｓｎ組成を向上させるため、および適切な歪緩和を生じさせるために、四段階以上の傾斜多段階Ｇｅ1-xＳｎx層を形成することも当然可能である。
【００３６】
＜試料の洗浄方法＞
Ｓｉ、Ｇｅおよび仮想Ｇｅ基板上に所望の結晶層をエピタキシャル成長させるためには、予め基板表面を清浄化しておく必要がある。本実施例で行った基板清浄化方法を以下に詳しく述べる。
【００３７】
ここでまず、基板の清浄化方法について述べる。Ｓｉ基板を、４０℃に加熱したアンモニア溶液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ２Ｏ＝１：６：２０）中で１０分間煮沸洗浄後、超純水中で１０分間のオーバーフローを行い、窒素ブローで基板を乾燥させる。その後、基板を超高真空装置の試料交換室へ導入し、さらに超高真空状態の成長室へ搬送する。成長室において、予め基板温度を６００℃で１０分間間プレアニールすることで基板および基板ホルダーに含まれている水分などのガスを出す。室温まで温度を下げ、基板表面に約１ｎｍのアモルファスＳｉ層を堆積させる。その後、基板を８５０℃で１５分間加熱する。これによって、清浄表面が形成される。その際、反射高速電子線回折（ＲＨＥＥＤ：Ｒｅｆｌｅｃｔｉｏｎ Ｈｉｇｈ Ｅｎｅｒｇｙ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）法によって、Ｓｉ（００１）清浄表面特有の２×１表面再構成構造を確認した。
【００３８】
次にＧｅおよび仮想Ｇｅ基板の清浄化方法について述べる。超純水中で１０分間のオーバーフロー後、室温にて、アンモニア溶液（ＮＨ4ＯＨ：Ｈ2Ｏ＝１：４）中で５分間の洗浄を行う。これによって、Ｇｅおよび仮想Ｇｅ基板上の自然酸化膜がエッチングされ、また表面に存在する重金属が取り除かれる。超純水中で１０分間のオーバーフロー後、室温にて、硫酸溶液（Ｈ2ＳＯ4：Ｈ2Ｏ＝１：７）中で２分間の洗浄を行う。これによって、表面の金属および炭素等の汚染を除去する。次に超純水中で１０分間のオーバーフロー後、室温にて、Ｈ2Ｏ2溶液中にＧｅ基板を３０秒、仮想Ｇｅ基板を５秒間浸す。これによって、Ｇｅおよび仮想Ｇｅ基板上に保護酸化膜を形成する。その直後、窒素ブローで基板を乾燥させる。仮想Ｇｅ基板の場合、この工程を素早く行わないとＨ2Ｏ2溶液によって、Ｇｅ層がすべて酸化されてしまうので注意が必要である。その後、試料交換室へ導入し成長室へ搬送する。成長室において、超高真空中４５０℃で３０分間の熱処理を行った。これによって、清浄表面が形成される。その際、ＲＨＥＥＤによって、Ｇｅ（００１）表面特有の２×１表面再構成構造を確認した。なお、上記洗浄法は一例であり、他の化学洗浄法や物理的エッチングによる洗浄法などの一般的な洗浄法によって、清浄表面を構成する方法を用いてもかまわない。
【００３９】
（比較例）
＜ＳｉおよびＧｅ基板上に形成されたＧｅ1-xＳｎx層＞
ＳｉまたはＧｅ基板を前述の方法に従って洗浄し、表面を清浄化した。表面清浄化後、バルクＳｉ（００１）基板上には基板温度６００℃で電子ビーム蒸着により蒸着速度０．１Å／ｓで膜厚５０ｎｍのＳｉバッファ層を、およびバルクＧｅ（００１）基板上には基板温度４００℃でクヌーセンセル（セル温度１２００℃）により蒸着速度０．２８Å／ｓで膜厚１００ｎｍのＧｅバッファ層を成長させた。表面清浄化後およびバッファ層成長後、ＲＨＥＥＤによって２×１表面再構成構造を確認した。各基板上に、基板温度２００℃でＧｅ1-xＳｎx層をエピタキシャル成長させた。基板温度を２００℃と低温にした理由は、Ｇｅ1-xＳｎx層成長中にβ−Ｓｎが析出するのを抑制するためである。ＧｅおよびＳｎの蒸着にはそれぞれクヌーセンセルおよびアークプラズマガンを用いた。Ｇｅ1-xＳｎx層の成長後、幾つかの試料は、大気中に取り出し、窒素雰囲気中、６００℃で１０分間のＰＤＡを行った。
【００４０】
＜Ｓｉ（００１）基板上Ｇｅ1-xＳｎx層の成長と結晶構造評価＞
まず、バルクＳｉ（００１）基板上のＧｅ0.98Ｓｎ0.02層の結晶性および転位構造について述べる。以下、Ｇｅ1-xＳｎx層と記述した時のＳｎ組成ｘはラザフォード後方散乱法（ＲＢＳ： Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって評価された値である。図３（ａ）は、バルクＳｉ（００１）基板上に基板温度２００℃でＧｅ0.98Ｓｎ0.02層を２４０ｎｍ成長させた試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）である。Ｇｅ0.98Ｓｎ0.02層内に多数の貫通転位が観察され、貫通転位密度は、１０12ｃｍ-2以上と見積もられた。また四角で示すように、表面近傍に回折コントラストがほとんど見られない領域が存在することがわかる。図３（ａ）中の四角で囲った部分の高分解能ＴＥＭ像および制限視野回折パターンを図３（ｂ）および図３（ｃ）に示す。エピタキシャル成長したＧｅ1-xＳｎx層上にアモルファスＧｅ1-xＳｎx相が、形成されていることがわかる。また、制限視野回折パターンにもハローパターンが観察され、アモルファスＧｅ1-xＳｎx相の形成が確認できる。
【００４１】
低温ＭＢＥ法による成長においては、ホモおよびヘテロエピタキシャル成長にかかわらず、成長過程で、エピタキシャル成長からアモルファス成長へ遷移する膜厚ｈepiいる（非特許文献３１）。Ｇｕｒｄａｌらは、Ｇｅ（００１）基板上に成長温度１００℃でＧｅ1-xＳｎxをした場合、Ｓｎ組成９％以上で歪に起因したｈepiの減少が顕著になると報告している（非特許文献３３）。我々の実験においても低温成長で、なおかつ、４．５％の大きな格子不整合を有するために成長途中でＧｅ0.98Ｓｎ0.02層はエピタキシャル成長からアモルファス成長に遷移したと考えられる。今回の場合、図３（ａ）では、積層欠陥を確認できなかったが、多数の貫通転位群がアモルファス化の原因になっていると考えられる。
【００４２】
この試料に対して、図４にＧｅ1-xＳｎx（２２４）ピーク付近のＸ線回折２次元逆格子マッピング（ＸＲＤ−２ＤＲＳＭ：Ｘ ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ ２ Ｄｉｍｅｎｔｉｏｎａｌ Ｒｅｃｉｐｒｏｃａｌ Ｓｐａｃｅ Ｍａｐｐｉｎｇ）測定した結果を示す。Ｇｅ1-xＳｎx層の回折ピークが明瞭に観察され、Ｖｅｇａｒｄ則より、Ｓｎ組成は約１．０％と見積もられた。これはＲＢＳより見積もられたＳｎ組成の半分程度であり、本来導入されたＳｎ原子のうち約半分がＧｅ1-xＳｎx結晶の格子位置に置換されず、また、アモルファス相中などに含まれていることを示唆している。
【００４３】
図４において、［１１０］方向に沿う非常にブロードなＧｅ1-xＳｎx回折プロファイルが観察された。このプロファイルの［１１０］方向の半値幅（ＦＷＨＭ：Ｆｕｌｌ Ｗｉｄｔｈ Ｈａｌｆ Ｍａｘｉｍｕｍ）Δθ（ｒａｄ）から面内における結晶ドメインサイズＬは次式で表せる。
Ｌ＝λ／２ΔθｓｉｎθB （１）
ここで、λはＸ線の波長、θBは基板の（００４）面反射におけるＢｒａｇｇ角である。式（１）より、結晶のドメインサイズは約３０ｎｍと見積もられた。この微小な結晶ドメイン化は膜内の貫通転位によるものと推測される。これらの結果は、バルクＳｉ（００１）基板上へのＧｅ1-xＳｎx層の直接成長は２％程度のＳｎ組成でさえ困難であることを示している。
【００４４】
＜Ｇｅ（００１）基板上Ｇｅ1-xＳｎx層の成長と転位構造評価＞
この節では、３つの条件で成長したバルクＧｅ（００１）基板上のＧｅ1-xＳｎx層の成長と結晶性について議論する。図５にＧｅ1-xＳｎx層の試料構造を示す。（Ｓｎ組成、Ｇｅ1-xＳｎx層膜厚）は（０．０２３、４０ｎｍ）、（０．０２５、２２０ｎｍ）および（０．０８１、３０ｎｍ）の成長条件で試料を作製した。図６（ａ）にバルクＧｅ（００１）基板上にＧｅ0.977Ｓｎ0.023層を４０ｎｍ成長させた場合の断面ＴＥＭ明野像（回折波ベクトルｇ004）を示す。転位を形成することなくＰｓｅｕｄｏｍｏｒｐｈｉｃなＧｅ0.977Ｓｎ0.023層が成長している。また、Ｓｉ基板上の場合に観察されたようなアモルファス相は観察されなかった。図６（ｂ）に同試料を６００℃で１０分間のＰＤＡ処理した後のＧｅ0.977Ｓｎ0.023層の断面ＴＥＭ明野像（回折波ベクトルｇ004）を示す。ＰＤＡ処理後も転位は観察されなかった。
【００４５】
次に、図７（ａ）にバルクＧｅ（００１）基板上にＧｅ0.975Ｓｎ0.025層を２２０ｎｍ成長させた直後の断面ＴＥＭ明野像（回折波ベクトルｇ004）を示す。ＰｓｅｕｄｏｍｏｒｐｈｉｃにＧｅ0.975Ｓｎ0.025層が成長している。膜厚を増大させても転位が導入されない理由は、低温成長しているため、膜が非平衡状態にあり、歪を内包しながら成長しているからである。また、Ｇｅ0.98Ｓｎ0.02／Ｓｉ系と比較して、Ｇｅ0.975Ｓｎ0.025／Ｇｅ系において、アモルファス相が観察されない理由は、成長温度が２００℃と同じ条件であるから、格子不整合度の違いに起因するところが大きいといえる。さらに、貫通転位が存在しないため、欠陥により誘発される表面近傍のアモルファス化は起こらないと考えられる。
【００４６】
図７（ｂ）に同試料を６００(Cで１０分間のＰＤＡ処理したＧｅ0.975Ｓｎ0.025層の断面暗視野像(回折波ベクトルｇ004)を示す。 ミスフィット転位がＧｅ0.975Ｓｎ0.025／バルクＧｅ（００１）基板界面に導入されている。回折波ベクトルｇ004およびｇ220で観察できることから、これらの転位は60o転位であることがわかった。また、矢印で示すように、その一部はバルクＧｅ（００１）基板に向かって伝播していることも観察された。
【００４７】
図８に図７（ｂ）で示した試料の平面ＴＥＭ像を示す。Ｇｅ0.975Ｓｎ0.025／バルクＧｅ（００１）基板界面で２つの<１１０>方向に伝播する６０o転位が観察された。転位は膜表面からハーフループ状に導入され、基板界面に到達した後、ミスフィット成分は界面に残留し、貫通成分は膜外に抜けたと考えられる。貫通転位密度は１０6 ｃｍ-2以下と見積もられた。また、丸印で示すように、図７（ｂ）中の、転位の一部が基板に向かって伝播している転位形態に対応すると見られる構造が平面ＴＥＭ像においても観察された。図８中の丸印部分の拡大像を図９に示す。６０o転位の転位線が交わらないことが確認できる。
【００４８】
このような転位形態は、交差する２本の６０o転位の転位線が、大きさが同じでお互いが平行なバーガースベクトルを有する時に起こる反応の結果形成されると考えられる。それぞれの転位が交差する点で転位の分裂反応（消滅反応）が起き、新たな転位線ができる。この分裂反応は、平行なバーガースベクトル持つ２本の転位が、転位同士の相互作用を避け、交差点で上下に分裂し転位線の長さを減少させることによってエネルギー的に安定な転位構造をとる反応である（非特許文献３４）。
【００４９】
次に、図１０（ａ）にバルクＧｅ（００１）基板上にＧｅ0.919Ｓｎ0.081層を３０ｎｍ成長させた試料の断面ＴＥＭ明野像を示す。８．１％の高Ｓｎ組成にもかかわらずＳｎは析出することなく、ＰｓｅｕｄｏｍｏｒｐｈｉｃなＧｅ0.919Ｓｎ0.081層が成長している。図１０（ｂ）に同試料を６００℃で１０分間のＰＤＡ処理したＧｅ0.919Ｓｎ0.081層の断面明視野像を示す。Ｇｅ0.919Ｓｎ0.081／バルクＧｅ（００１）基板界面近傍に多数のドット状の析出物が観察できる。この析出物を高分解能ＴＥＭで観察した格子像と回折パターンを図１１（ａ）および図１１（ｂ）に示す。格子像からモアレ縞が観察される。モアレ縞の間隔が２．７０ｎｍであることと回折パターンから、このモアレ縞はＧｅの１１１とβ−Ｓｎの２００面の干渉により形成されており、Ｇｅ0.919Ｓｎ0.081／バルクＧｅ（００１）基板界面近傍にβ−Ｓｎ相が析出していることがわかる。
【００５０】
これらの結果は以下のことを示す。低Ｓｎ組成の場合、ある膜厚以下では、ＰＤＡ処理をしてもＧｅ1-xＳｎx層内に転位は導入されず、一定の膜厚以上では、ＰＤＡ処理後、Ｇｅ1-xＳｎx／Ｇｅ基板界面にミスフィット転位が導入される。しかし、ある程度の膜厚以上であっても、高Ｓｎ組成の場合には、ＰＤＡ処理後、β−Ｓｎ相が界面付近に析出し膜内の歪が緩和されると考えられる。基板温度２００℃での低温ＭＢＥ法により、Ｓｎ組成８．１％までバルクＧｅ基板上にＰｓｅｕｄｏｍｏｒｐｈｉｃにＧｅ1-xＳｎx層を成長できることがわかった。
【００５１】
＜Ｇｅ（００１）基板上Ｇｅ1-xＳｎx層の歪緩和率測定結果＞
図１２にバルクＧｅ（００１）基板上にＧｅ0.975Ｓｎ0.025層を成長した直後のＧｅＳｎ（２２４）回折ピーク付近のＸ線回折２次元逆格子マッピング（ＸＲＤ−２ＤＲＳＭ）測定結果を示す。Ｇｅ（２２４）回折ピークの直下にＧｅＳｎ（２２４）回折ピークが観測されることから、断面ＴＥＭで観察されたようにＰｓｅｕｄｏｍｏｒｐｈｉｃにＧｅ0.975Ｓｎ0.025層が成長していることがわかる。
【００５２】
次に、ＧｅＳｎ（２２４）回折ピーク付近のＸＲＤ−２ＤＲＳＭからバルクＧｅ（００１）基板上のＧｅ0.977Ｓｎ0.023層、Ｇｅ0.975Ｓｎ0.025層およびＧｅ0.919Ｓｎ0.081層の［１１０］方向の歪緩和率を評価した。図１３にＸＲＤ−２ＤＲＳＭから得たＧｅ1-xＳｎx（２２４）回折ピークの逆格子点を示す。図中の点線は、結晶を等方的な弾性体と考え、Ｐｏｉｓｓｏｎ比に従って変形した場合の理想線である。図１４に［１１０］方向の歪緩和率とＶｅｇａｒＤ則から求めた成長直後およびＰＤＡ処理後のＧｅ1-xＳｎx層中のＳｎ組成を示す。［１１０］方向の歪緩和率に関して、低Ｓｎ組成で臨界膜厚以下の試料においては、ＰＤＡ処理前後で［１１０］方向の歪緩和率に変化は無い。低Ｓｎ組成で臨界膜厚以上の試料では、ＰＤＡ処理前後で［１１０］方向の歪緩和率に変化は見られるが、非常に小さな値（１％から５％）である。これは、発生および増殖するミスフィット転位の数が制限されているためであると考えられる。また、低Ｓｎ組成の試料では、ＰＤＡ処理前後でＳｎの組成に変化がないことから、Ｇｅ1-xＳｎx層内でのβ−Ｓｎ相の析出が無いことを示している。しかしながら、高Ｓｎ組成の試料ではＳｎ組成が８．１％（成長直後）から２．４％（ＰＤＡ処理後）に変化していた。これはＴＥＭ像で観察されたように膜内の歪を緩和するうえでβ−Ｓｎ相が界面に析出したためと考えられる。
【００５３】
＜仮想Ｇｅ基板の作製＞
ここからは、仮想Ｇｅ基板の作製法について述べる。Ｓｉ（００１）基板を前述の方法で清浄化後、そのまま超高真空装置内において、基板温度を２００℃に保ちながら、クヌーセンセルを用いた分子線エピタキシー法によりＧｅ層を４０ｎｍ成長させた。その後、同真空装置内において試料を７００℃、１０分間熱処理を施した。また、一部の試料はＧｅ層成長後、そのまま大気中に取り出し、７００℃、１分間の熱処理を窒素雰囲気中で行った。
【００５４】
図１５および図１６にＳｉ（００１）基板上に基板温度２００ ℃ でＧｅ層を４０ｎｍ成長させ、その後、熱処理を施した試料のＴＥＭ像を示す。図１５（ａ）および図１５（ｂ）は、それぞれ超高真空装置内で熱処理温度７００℃、１０分間の熱処理した場合の、断面暗視野ＴＥＭ像（回折波ベクトルｇ220）および平面ＴＥＭ像である。図１６（ａ）および図１６（ｂ）はＧｅ層を成長後、大気中に取り出し、窒素雰囲気中で７００℃、１分間の急速熱処理をした場合の、断面暗視野ＴＥＭ像（回折波ベクトルｇ220）および平面ＴＥＭ像である。
【００５５】
両試料ともに断面ＴＥＭ像からＧｅ／Ｓｉ界面に周期的に配列した転位が観察される。さらに平面ＴＥＭ像から２つの<１１０>方向に伸びた転位のネットワーク構造がはっきりと観察できる。これは、断面ＴＥＭ像で観察されたＧｅ／Ｓｉ界面の転位に相当し、その転位間隔は約１０ｎｍと見積もられた。ＳｉとＧｅの格子不整合度が４．２％であること、および刃状転位のバーガースベクトルを用いて、完全歪緩和した場合を仮定すると理論的に計算される転位間隔は９．５ｎｍである。それゆえ、Ｇｅ／Ｓｉの歪緩和は刃状転位によって支配的に行われていると見積もることができる。ＸＲＤ−２ＤＲＳＭ測定によって見積もられた熱処理後のＧｅ層の［１１０］方向および［００１］方向の歪緩和率は、超高真空熱処理および窒素雰囲気中急速熱処理の場合、共に１００％および１００％であった。ＴＥＭ像の観察結果も考慮するとバルクＳｉ（００１）基板上に［１１０］および［００１］方向ともにＧｅの格子定数を持ったＧｅ層が形成されていることが確認された。
【００５６】
結晶性に関して、両試料を比較すると、図１５（ｂ）および図１６（ｂ）の平面ＴＥＭ像から見積もられた貫通転位密度は、１０8~１０9ｃｍ-2、および１０10~１０11ｃｍ-2であった。超高真空中で熱処理した試料は、熱処理時間が１０分間と長いため、窒素雰囲気中で１分間急速熱処理した試料に比べて貫通転位が少ない。しかし、断面ＴＥＭ像から、図１５（ａ）超高真空熱処理後の表面はラフニングが生じているのに対して、図１６（ａ）窒素雰囲気中急速熱処理後の表面は平坦である。
【００５７】
図１７（ａ）および図１７（ｂ）に、超高真空熱処理後および窒素雰囲気中急速熱処理後の試料表面の原子間力顕微鏡像（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）像を示す。表面の平均二乗粗さ（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）は、超真空熱処理の場合、９．０ｎｍと大きな値を示すが、窒素雰囲気中急速熱処理の場合、１．０ｎｍ程度と非常に小さな値を示す。この結果は、大気圧窒素雰囲気中で急速熱処理を行うことで、Ｇｅ表面原子の泳動によるラフニングが抑制できることを示している。以上の結果を踏まえると、仮想Ｇｅ基板に向けた歪緩和Ｇｅ層の作製には、窒素雰囲気中での急速熱処理による方法が適していることがわかる。以下の実施例においては、急速熱処理法によって歪緩和させる方法を用いて作製した仮想Ｇｅ基板を用いた。
【００５８】
＜仮想Ｇｅ基板上へのＧｅ1-xＳｎx層の成長と転位構造評価＞
以下に、仮想Ｇｅ基板上におけるＧｅ1-xＳｎx層の成長について述べる。仮想Ｇｅ基板を前述の方法に従って洗浄し、表面を清浄化した。表面清浄化後、ＲＨＥＥＤによって２×１表面再構成構造を確認した。仮想Ｇｅ基板上に、基板温度１７０~２００℃でＧｅ1-xＳｎx層をエピタキシャル成長させた。Ｇｅの蒸着にはクヌーセンセルを用い、Ｓｎの蒸着にはアークプラズマガンを用いた。Ｇｅ1-xＳｎx層の成長後、幾つかの試料は、大気に取り出し、窒素雰囲気中、４００~６００℃で１~１０分間のＰＤＡ処理を行った。作製した試料の構造を図１８に示す。また、作製した試料の成長条件を図１９に示す。
【００５９】
＜低Ｓｎ組成（３．０％以下）Ｇｅ1-xＳｎx層の転位構造および表面形態＞
図２０（ａ）から図２０（ｈ）に、仮℃想Ｇｅ基板上に成長温度１７０℃で、Ｇｅ0.99Ｓｎ0.01層を１３００ｎｍ成長させる過程におけるＲＨＥＥＤパターンを示す。Ｇｅ0.99Ｓｎ0.01層の成長開始と共にＲＨＥＥＤパターンがストリーク状からスポット状に変化していくことがわかる。また、図２０（ｅ）に示した膜厚４００ｎｍの時点において、矢印で示すように多結晶リングパターンが観察され始めた。これは、単結晶成長から多結晶成長への遷移を示している。さらに成長を続けていくにつれて、多結晶リングパターンがよりはっきりと観察された。
【００６０】
図２１（ａ）に、図２１（ｈ）で示した試料の成長直後の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）、および図２１（ｂ）に、図中の丸印の制限視野回折パターンを示す。制限視野回折パターンからも多結晶成長に起因したリングパターンが観察された。図２１（ａ）の断面ＴＥＭ像中に白い矢印で示すような、Ｓｉ基板上の試料でも観察された均一なコントラストを持つアモルファス相が、膜厚２００ｎｍ付近でも観察された。また、貫通転位の周辺に黒い矢印で示すように積層欠陥が存在していることも観察された。しかし、ＲＨＥＥＤ観察の結果は、膜厚２００ｎｍにおいて、エピタキシャル成長を示しており、ＴＥＭとＲＨＥＥＤにおける観察結果で相違がある。これは、膜厚４００ｎｍ成長時にＧｅ0.99Ｓｎ0.01層表面近傍で起きたエピタキシャル層から多結晶およびアモルファス相への遷移が欠陥を介してＧｅ0.99Ｓｎ0.01層深部にまでおよぶ事を示唆している。いずれにせよ、Ｇｅ1-xＳｎx／仮想Ｇｅ基板系においても、Ｓｉ基板上の場合と同様にエピタキシャル成長できる臨界膜厚が存在することがわかる。これ以降は、多結晶およびアモルファス成長が起こらないような薄い膜厚で実験を行った。
【００６１】
図２２（ａ）および図２２（ｂ）に成長温度２００℃において、仮想Ｇｅ基板上Ｇｅ0.99Ｓｎ0.01層を４０ｎｍ成長させた直後、および６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）をそれぞれ示す。図２３（ａ）および図２３（ｂ）に成長温度２００℃において、仮想Ｇｅ基板上Ｇｅ0.973Ｓｎ0.027層を４０ｎｍ成長させた直後および６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）をそれぞれ示す。図２４（ａ）および図２４（ｂ）には、仮想Ｇｅ基板上にＧｅ0.978Ｓｎ0.022層を２１０ｎｍ成長させた直後および６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）をそれぞれ示す。図２２（ａ）、図２３（ａ）および図２４（ａ）より、成長直後のＧｅ1-xＳｎx層では、表面までエピタキシャル層が形成され、Ｓｉ（００１）バルク基板上の試料で観察されたようなアモルファス相が形成されていないことが観察された。また、Ｇｅ1-xＳｎx層中に多数の貫通転位が観察されるが、これらは、仮想Ｇｅ基板中に存在する貫通転位がＧｅ1-xＳｎx／仮想Ｇｅ基板界面を介してＧｅ1-xＳｎx層中に引き継がれたものである。
【００６２】
図２５に、図２４（ａ）で示した同試料の同領域を回折ベクトルｇ220で観察した成長直後の断面ＴＥＭ像を示す。回折ベクトルｇ220の観察においても、回折ベクトルｇ004で観察した場合と同様に、貫通転位が結像されている。この結果は、回折ベクトルとバーガースベクトルの関係より、仮想Ｇｅ基板およびＧｅ1-xＳｎx層中に存在する貫通転位は、６０o転位の特徴を持つことを示している。
【００６３】
図２６（ａ）に図２４（ａ）に示したのと同じ、Ｇｅ0.978Ｓｎ0.022層成長直後の試料の平面ＴＥＭ像を示す。Ｇｅ層／バルクＳｉ（００１）基板界面に形成されている２つの［１１０］方向に直線状に伸びる刃状転位ネットワークと共に、矢印で示したようなＧｅ層からＧｅ0.978Ｓｎ0.022層に伸びる貫通転位を示す短い転位が観察された。これらの貫通転位はＳｎ組成１．０％、および２．７％の試料においても観察された。
【００６４】
図２２（ｂ）に示した、６００℃、１０分間のＰＤＡ後のＧｅ0.99Ｓｎ0.01試料においては、転位の挙動に大きな変化は観察されなかったが、図２３（ａ）および図２４（ａ）で観察された貫通転位は、ＰＤＡ処理後に劇的に変化している。図中の矢印で示すように、Ｇｅ1-xＳｎx／仮想Ｇｅ基板界面にみられるミスフィット転位とＧｅ1-xＳｎx層内に曲がった転位群が観察される。
【００６５】
図２６（ｂ）に仮想Ｇｅ基板上にＧｅ0.978Ｓｎ0.022層を２１０ｎｍ成長させた直後および６００℃で１０分間のＰＤＡ処理を施した試料の平面ＴＥＭ像を示す。また、図２７（ａ）および図２７（ｂ）に、仮想Ｇｅ基板上に膜厚４０ｎｍのＧｅ0.99Ｓｎ0.01層を成長後、および膜厚４０ｎｍのＧｅ0.973Ｓｎ0.027層を成長後、６００℃で１０分間のＰＤＡ処理を施した試料の平面ＴＥＭ像をそれぞれ示す。これらＰＤＡ処理後の平面ＴＥＭ像より、成長直後に観察された貫通転位を示す短い転位が減少していることが分かる。貫通転位密度は約１０10ｃｍ-2と見積もられ、成長直後より一桁減少した。これらの結果は、ＰＤＡ処理がＧｅ1-xＳｎx／仮想Ｇｅ基板界面での貫通転位の横方向の伝播を促進し、膜中の貫通転位密度の減少に繋がることを示している。
【００６６】
次に、これら３種類のＧｅ1-xＳｎx試料の表面形態をＡＦＭで観察した結果を示す。図２８（ａ）および図２８（ｂ）に、仮想Ｇｅ基板上Ｇｅ0.99Ｓｎ0.01層およびＧｅ0.973Ｓｎ0.027層を４０ｎｍ成長させ、６００℃で１０分間のＰＤＡ処理を施した試料表面のＡＦＭ像を示す。また、図２８（ｃ）に仮想Ｇｅ基板上にＧｅ0.978Ｓｎ0.022層を２１０ｎｍ成長させ、６００℃で１０分間のＰＤＡ処理を施した試料のＡＦＭ像を示す。これらのＲＭＳ値は、それぞれ１．９ｎｍ、０．６ｎｍおよび１．０ｎｍであった。どの試料においても、ＰＤＡ処理後も下地の仮想Ｇｅ基板の平坦性を維持していた。
【００６７】
＜高Ｓｎ組成（５．０％以上）Ｇｅ1-xＳｎx層の転位構造および表面形態＞
次にＳｎ組成が５．８％および８．５％の試料をＴＥＭ観察した結果を示す。図２９（ａ）および図２９（ｂ）に成長温度２００℃において、仮想Ｇｅ基板上にＧｅ0.942Ｓｎ0.058層を膜厚４０ｎｍ、Ｇｅ0.915Ｓｎ0.085層を膜厚１５ｎｍ成長し、６００℃で１０分間のＰＤＡ処理した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）を示す。図３０（ａ）および図３０（ｂ）に同試料における図２９（ａ）および図２９（ｂ）と同視野の断面ＴＥＭ暗視野像（回折波ベクトルｇ220）を示す。成長直後の断面ＴＥＭ観察結果は前述のＳｎ組成２．５％の試料の転位構造と同様であった。図２９（ａ）および図２９（ｂ）より、Ｇｅ1-xＳｎx／仮想Ｇｅ基板界面に、貫通転位が横方向に伝播していること、および界面に６０°転位のコントラストが観察できる。また、図３０（ａ）および図３０（ｂ）から、Ｇｅ1-xＳｎx／仮想Ｇｅ基板界面に、直径約１０ｎｍの球状の析出物が観察された。これらは、ＰＤＡ処理後のＧｅ0.919Ｓｎ0.081／バルクＧｅ基板界面で観察されたように、β−Ｓｎ相の析出物であると考えられる。断面ＴＥＭ像より、その数密度は、Ｓｎ組成Ｓｎ５．８％および８．５％の時、それぞれ３．０×１０9ｃｍ-2および２．０×１０10ｃｍ-2と見積もられた。高Ｓｎ組成になるほどＳｎの析出が生じ易い傾向にあるといえる。
【００６８】
次に、これら２種類のＧｅ1-xＳｎx層の表面形態をＡＦＭで観察した結果を示す。図３１（ａ）および図３１（ｂ）に、仮想Ｇｅ基板上Ｇｅ0.942Ｓｎ0.058層を４０ｎｍおよびＧｅ0.915Ｓｎ0.085層を１５ｎｍ成長させ、６００℃で１０分間のＰＤＡ処理を施した試料のＡＦＭ像を示す。これらのＲＭＳ値は、それぞれ０．６ｎｍおよび１．２ｎｍであった。どの試料においても、ＰＤＡ処理後も下地の仮想Ｇｅ基板の平坦性を維持していた。
【００６９】
次に、高Ｓｎ組成で膜厚が厚い試料についての結果を示す。図３２（ａ）および図３２（ｂ）に、成長温度１７０℃において、仮想Ｇｅ基板上にＧｅ0.937Ｓｎ0.063層を３００ｎｍ成長させた直後および６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）を示す。ＰＤＡ処理後、貫通転位の横方向への伝播が観察された。一方、成長直後の膜表面は、非常に平坦であったのに対して、ＰＤＡ処理後、表面のラフニングが顕著に起こっていることが観察された。
【００７０】
図３３（ａ）および図３３（ｂ）に、仮想Ｇｅ基板上にＧｅ0.937Ｓｎ0.063層を３００ｎｍ成長させた試料のＰＤＡ処理後の表面を、ＡＦＭおよび走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察した結果をそれぞれ示す。図３３（ａ）および図３３（ｂ）から、表面ラフニングが観察され、図３３（ａ）のＡＦＭ像から見積もられたＲＭＳは、２２ｎｍと非常に大きな値を示した。また、表面に数密度が６．４×１０7ｃｍ-2の析出物が観察された。析出物と判断した理由は、図３３（ｂ）のＳＥＭ像のコントラストの違いからである。これらの析出物は、４００℃および５００℃のＰＤＡ処理後においても観察された。
【００７１】
図３４（ａ）、図３４（ｂ）、および図３４（ｃ）に、仮想Ｇｅ基板上Ｇｅ0.937Ｓｎ0.063層を５００℃で１０分間ＰＤＡ処理した後のＳＥＭ像、断面ＴＥＭ暗視野像（回折波ベクトルｇ004）および制限視野回折パターンをそれぞれ示す。図３４（ａ）より、６００℃で１０分間ＰＤＡ処理した後の表面形態と、同様の表面形態が得られていることが確認できる。また、同ＳＥＭ像よりＧｅ0.937Ｓｎ0.063層表面に析出物が観察された。図３４（ｂ）の断面ＴＥＭ像から析出物を観察し、図３４（ｃ）の回折パターンからβ−Ｓｎ相に起因した｛２００｝、｛００４｝および｛３０１｝面の回折スポットが得られた。これにより、表面の析出物は、β−Ｓｎであることが明らかとなった。貫通転位に関して、断面ＴＥＭ観察より、４００℃および５００℃の熱処理においても、Ｇｅ1-xＳｎx／仮想Ｇｅ基板界面で横方向にすべり６０o転位を界面に残しているのが観察された。
【００７２】
高Ｓｎ組成で膜厚が薄い場合、ＰＤＡ処理後にＧｅ1-xＳｎx／仮想Ｇｅ基板界面に直径約１０ｎｍの球状のβ−Ｓｎ相が析出するが、表面の平坦性は維持される。しかし、膜厚が厚い場合、ＰＤＡ処理後に数百ｎｍのβ−Ｓｎ相の析出物が形成され、Ｇｅ1-xＳｎx層表面の平坦性は非常に悪化することがわかった。これらの結果は、高Ｓｎ組成Ｇｅ1-xＳｎx層の場合は、膜厚を薄くして適切なＰＤＡ処理条件を選択すれば、Ｓｎの析出を抑制しながら転位のみを動かし、歪緩和を促進することができることを示唆している。
【００７３】
＜仮想Ｇｅ基板上Ｇｅ1-xＳｎx層の結晶性評価＞
ＧｅＳｎ（２２４）回折ピーク付近のＸＲＤ−２ＤＲＳＭの形状から仮想Ｇｅ基板上のＧｅ0.978Ｓｎ0.022層の結晶性を評価した。図３５（ａ）および３５（ｂ）にそれぞれ成長直後および６００℃で１０分間のＰＤＡ処理後のＸＲＤ−２ＤＲＳＭ測定結果を示す。図３５（ａ）より、［１１０］方向に拡がる非常にブロードな回折プロファイルと矢印で示すような［００１］方向に伸びるテイルを得た。このような回折プロファイルは、図３５（ｂ）で示すようにＰＤＡを行うことで非常に鋭い、また、対称的な回折プロファイルに変化した。［１１０］方向のＦＷＨＭより、面内の結晶ドメインサイズを見積もるとＰＤＡ処理前後で５０ｎｍから７３ｎｍに変化することがわかった。
【００７４】
図３６に、Ｇｅ1-xＳｎx成長直後およびＰＤＡ処理後の試料について、ＸＲＤ−２ＤＲＳＭの結果から評価したドメインサイズ変化を示す。Ｓｎの析出が顕著に観察されなかった試料では、ＰＤＡ処理後、ドメインサイズが増加していた。これはＰＤＡ処理を行うことでＧｅ1-xＳｎx層内の貫通転位が減少したことを示しており、ＴＥＭ観察結果と一致する。また、図３５（ｂ）の結果では、ＰＤＡ処理後に仮想Ｇｅ基板に起因するピークが消失している。これは図２４（ｆ）でみられたようにＰＤＡ処理後、貫通転位同士の反応によりＧｅ層にハーフループ状の転位が導入されるからである。
【００７５】
＜仮想Ｇｅ基板上Ｇｅ1-xＳｎx層の歪緩和率測定結果＞
図３７に、ＸＲＤ−２ＤＲＳＭ法によって評価された、仮想Ｇｅ基板上にエピタキシャル成長したすべてのＧｅ1-xＳｎx試料の成長直後およびＰＤＡ処理後のＧｅＳｎ（２２４）回折ピーク位置を示す。図中の点線は、結晶を等方的な弾性体と考え、Ｐｏｉｓｓｏｎ比に従って変形した場合の理想線である。すべての試料に対して、膜の歪緩和が起こっていることがわかる。しかし、図３７より、Ｓｎ組成２．７％、５．８％および８．５％の試料に対して、ＰＤＡ処理後、Ｐｏｉｓｓｏｎ比に従って歪緩和する理論線より内側にピーク位置が観測された。これは、Ｓｎの析出が原因であると考えられる。
【００７６】
図３８に図３７に示したＧｅＳｎ（２２４）回折ピーク位置の変化より見積もられたＰＤＡ処理前後のＧｅ1-xＳｎx層の［１１０］方向に対する歪緩和率を示す。成長直後のＳｎ組成がＰＤＡ処理後に理論線より低Ｓｎ組成側に観測されたＳｎ組成２．７％、５．８％および８．５％の試料に対しては、ＰＤＡ処理後のピーク位置上にくるＳｎ組成から歪緩和率を求めている。
【００７７】
比較のために従来のバルクＧｅ基板上に形成したＧｅ1-xＳｎx層の［１１０］方向歪緩和率も示す。仮想Ｇｅ基板を用いた場合、いずれの試料でも一定量の歪緩和が起こっていることがわかる。また、バルクＧｅ基板上の試料ではその［１１０］方向歪緩和率は非常に小さいが、仮想Ｇｅ基板上の試料の場合、［１１０］方向歪緩和率は非常に高い値であった。この結果は、ＴＥＭ観察した時に見られるＧｅ1-xＳｎx／Ｇｅ基板界面のミスフィット転位の存在からも明らかである。バルクＧｅ基板上の試料と比較して、熱処理条件は同じであるがその歪緩和率は基板の違いに決定的に依存している。これらの結果は仮想Ｇｅ基板上に成長したＧｅ1-xＳｎx層中に存在する貫通転位が効果的に歪緩和に寄与していることを示している。また、図３９に、ＰＤＡ処理後の（１１０）面間隔とＧｅに対して印加できる歪量を示す。ＰＤＡ処理後の（１１０）面間隔はいずれもＧｅの（１１０）面間隔以上の値を示しており、伸張歪Ｇｅ層を成長させるためのバッファ層となり得る可能性を持っている。
【００７８】
＜伸張歪Ｇｅ層の成長＞
以下では、実際に、歪緩和Ｇｅ1-xＳｎx層上に伸張歪Ｇｅ層を成長させた結果を示す。図４０に作製した試料の断面構造を示す。歪緩和させたＧｅ1-xＳｎx層は、仮想Ｇｅ基板と同様の洗浄を行い、再び成長チャンバーに搬送した後、仮想Ｇｅ基板と同様の清浄化熱処理を行った。歪Ｇｅ層となるＧｅ層は、成長温度３００℃で行った。成長直後のＳｎ組成の設計値は、８．０％とした。
【００７９】
図４１（ａ）にＧｅ（２４ｎｍ）／Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板の断面ＴＥＭ暗視野像（回折波ベクトルｇ220）を示す。Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板界面にβ−Ｓｎ相の析出が観察された。図４１（ｂ）に同試料の同観察領域における断面ＴＥＭ暗視野像（回折波ベクトルｇ004）を示す。また、図４１（ｃ）に別領域の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）を示す。図４１（ｂ）および図４１（ｃ）で観察されるように、Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板界面に６０o転位に起因するコントラストが観察され、転位による膜内の歪緩和が起こっていることがわかる。一方、Ｇｅ／ Ｇｅ0.922Ｓｎ0.078界面には横方向に滑った転位のコントラストはまったく観察されない。これは、下地のＧｅ1-xＳｎx層に対してＧｅ層がＰｓｅｕｄｏｍｏｒｐｈｉｃ成長していることを示唆している（β−Ｓｎ相が析出しているのでＳｎ組成はｘとした）。つまり、バルクＧｅに比べてより大きな（１１０）面間隔を持つ伸張歪を有するＧｅ層が形成されていることを示している。
【００８０】
図４２は、図４１に示したものと同一試料のＧｅＳｎ（２２４）ピークおよび歪Ｇｅ（２２４）ピーク付近のＸＲＤ−２ＤＲＳＭ測定結果である。仮想Ｇｅピークとオーバーラップしているものの歪Ｇｅに起因するピークが観測できる。エピタキシャルＧｅ層が歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層にＰｓｅｕｄｏｍｏｒｐｈｉｃに成長した場合、（１１０）面間隔が歪緩和ゲルマニウム錫（Ｇｅ0.955Ｓｎ0.045）バッファ層に整合し、Ｐｏｉｓｓｏｎ比に従って（００１）面間隔が小さくなる。そのため、２次元逆格子マップ上では、仮想Ｇｅ基板ピークからＰｏｉｓｓｏｎ比に従った直線上で、かつ歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層の真上に歪Ｇｅ層の回折ピークが現れることが期待される。一方で、図３５（ｂ）に関して先に説明したように、仮想Ｇｅ基板に起因するピークは、Ｇｅ1-xＳｎx層のＰＤＡ処理後、ハーフループ状の転位が仮想Ｇｅ基板中に導入されるため、ピーク強度が減少する。しかし、仮想Ｇｅ基板作製後のＧｅ（２２４）ピーク、およびＧｅ1-xＳｎx層成長直後の仮想Ｇｅ基板（２２４）ピーク位置は、必ず理論計算から得られるＧｅ（２２４）ピーク位置に測定された。つまり、仮想Ｇｅ基板の格子定数は、Ｇｅ1-xＳｎx層成長直後においても全く変化しない。それゆえ、歪Ｇｅ（２２４）ピークを求める場合において、仮想Ｇｅ（２２４）ピーク位置は、理論計算から得られるＧｅ（２２４）ピーク位置にあると仮定して評価を行った。図４２に示したＸＲＤ−２ＤＲＳＭの結果から、Ｇｅ0.922Ｓｎ0.078バッファ層のＳｎ組成と歪Ｇｅ層のピーク位置と歪量を評価した。ＧｅＳｎ（２２４）ピーク位置から、Ｓｎ組成は４．５％と見積もることができた。［１１０］方向歪緩和率は、５８％であった。
【００８１】
図４２中に点線で示した位置の回折プロファイルを図４３に示す。図４３には、得られた回折プロファイルに対してピーク分離を行った、仮想Ｇｅ基板および歪Ｇｅ層それぞれのプロファイルも示してある。仮想Ｇｅ基板および歪Ｇｅ層ピーク位置から確かに［１１０］方向に伸張歪を有する歪Ｇｅ層が、歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層上に形成されていることが確認された。
【００８２】
図４２、および図４３から、歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層および歪Ｇｅ層の（１１０）面間隔を算出した。歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層および歪Ｇｅ層の（１１０）面間隔の値は、それぞれ０．４０１６ｎｍおよび０．４０１５ｎｍであった。歪Ｇｅ層は歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層に対して、Ｐｓｅｕｄｏｍｏｒｐｈｉｃ成長していることを示している。これは、図４１に示した断面ＴＥＭ観察による結果と一致する。また、歪Ｇｅ層は、バルクＧｅに対して０．３５％の伸張歪を有している。
【００８３】
＜Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx層および歪Ｇｅ層の形成＞
次に、伸張歪Ｇｅ層へ印加する歪量の増大を目的に、Ｓｎ組成に傾斜をつけて多段階にＧｅ1-xＳｎx層を成長する方法を検討した。この時、Ｓｎ組成を増大させるためにはＧｅ1-xＳｎx層からのＳｎの析出を抑制することが必要である。前述までの実験から、図３７に示したように、Ｓｎ組成２．７％のＧｅ1-xＳｎx層を熱処理した場合、Ｓｎの析出が起こり、Ｓｎ組成が２．５％に減少することが明らかになった。一方、Ｓｎ組成が２．５％以下の場合には、Ｓｎの析出は起こらないといえる。この結果は、Ｓｎ組成の増大によって、下地のＧｅ層に対するＧｅ1-xＳｎx層のミスフィット歪の量が大きくなると、Ｓｎの析出が促進されることを示唆している。Ｓｎ組成２．５％の場合のＧｅ1-xＳｎx層におけるＧｅ層に対するミスフィット量を求めると格子定数比で０．３７％となる。そこで、下地となる仮想Ｇｅ層あるいはＧｅ1-yＳｎy層に対して、成長するＧｅ1-xＳｎx層のミスフィット量が格子定数比で０．３７％よりも小さくなるように、各段階におけるＧｅ1-xＳｎx層のＳｎ組成の設定を行った。
【００８４】
以下、試料作製方法について述べる。図４４に作製した試料の断面構造を示す。先述の方法で作製した仮想Ｇｅ基板表面を先述のアンモニア溶液によって洗浄した後、第一段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚６０ｎｍのＧｅ0.990Ｓｎ0.010層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間のＰＤＡ処理を施した。再度、試料をアンモニア溶液で洗浄後、超高真空装置に導入し、４５０℃、３０分間の熱処理を施し、表面を清浄化した。第二段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚７０ｎｍのＧｅ0.970Ｓｎ0.030層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間のＰＤＡ処理を施した。再度、試料をアンモニア溶液で洗浄後、超高真空装置に導入し、４５０℃、３０分間の熱処理を施し、表面を清浄化した。第三段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚５０ｎｍのＧｅ0.933Ｓｎ0.067層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間のＰＤＡ処理を施した。再度、試料をアンモニア溶液で洗浄後、超高真空装置に導入し、４５０℃、３０分間の熱処理を施し、表面を清浄化した。最後に歪Ｇｅ層として、基板温度２５０℃で、膜厚２０ｎｍのＧｅ層を成長した。
【００８５】
図４５（ａ）および図４５（ｂ）に作製した作製したＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層および歪Ｇｅ層試料の断面ＴＥＭ像、およびその歪Ｇｅ／ＧｅＳｎ界面を拡大した原子分解能ＴＥＭ像をそれぞれ示す。仮想Ｇｅ基板と各段階のＧｅ1-xＳｎx層との界面においては、ミスフィット転位に起因する、線状のコントラストが観察できる。これはミスフィット転位の伝播によって、Ｇｅ1-xＳｎx層が歪緩和していることを示している。また、Ｇｅ1-xＳｎx層中には残留した貫通転位も観察できる。
【００８６】
一方、図４５（ａ）に示すように表面の歪Ｇｅ／Ｇｅ1-xＳｎx層界面においては、そのようなミスフィット転位が観察されない。図４５（ｂ）に示したような原子分解能の観察においても、矢印で示した歪Ｇｅ／Ｇｅ1-xＳｎx層界面に転位が導入されている様子は観察されず、［１１０］方向に原子が整列している様子が観察できる。これは、Ｇｅ層がＧｅ1-xＳｎx層上にｐｓｅｕｄｏｍｏｒｐｈｉｃに成長していることを示しており、Ｇｅ層に歪が印加されていることを示唆している。
【００８７】
図４６（ａ）および図４６（ｂ）に第三段階のＧｅ1-xＳｎx層成長直後の試料、およびＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層上にＧｅ層を成長した試料のＧｅ（２２４）逆格子点近傍のＸＲＤ−２ＤＲＳＭ観察結果をそれぞれ示す。図４６（ａ）から仮想Ｇｅ基板および各Ｇｅ1-xＳｎx層が混ざり合うことなく形成されていることがわかる。また、図４６（ａ）と図４６（ｂ）との比較から、第三段階のＧｅ1-xＳｎx層成長後の熱処理によって、最上部のＧｅ1-xＳｎx層の歪緩和が進んでいることがわかる。また、図４６（ｂ）においては、仮想Ｇｅ基板とは異なる位置にＧｅ（２２４）回折ピークが観察され、歪Ｇｅ層が形成されていることがわかる。
【００８８】
図４７（ａ）および図４７（ｂ）にＸＲＤ−２ＤＲＳＭ法によって評価された歪Ｇｅ／Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx試料の各段階、各層の（２２４）回折ピーク位置、および記号の説明と評価された各段階における各Ｇｅ1-xＳｎx層の歪緩和率をそれぞれ示す。図４７（ａ）より工程が進むにしたがって、Ｇｅ1-xＳｎx層の歪緩和が促進される様子がわかる。また、第一段階、第二段階のＧｅ1-xＳｎx層においては歪Ｇｅ成長後もＳｎ組成が維持されており、Ｓｎの析出が抑制されていることがわかる。第三段階のＧｅ1-xＳｎx層においては歪Ｇｅ成長後もＳｎ組成が若干低下しているが、Ｓｎ組成５．５％と高い値を保っていることがわかる。また、図４７（ｂ）から歪Ｇｅ層成長後に８０％を超える大きな歪緩和率が達成されていることもわかる。図４７（ａ）に示した歪Ｇｅ（２２４）ピークの位置から、歪Ｇｅ層の（１１０）面間隔および歪量は、それぞれ０．４０２８ｎｍ、および０．６８％と評価され、本手法によって作製された歪Ｇｅ層が従来にない大きな歪量を有していることがわかる。
【００８９】
Ｆｉｓｃｈｅｔｔｉらの理論計算に従えば、上記で作製したこれらの歪Ｇｅ層は、バルクＧｅのキャリア移動度と比較して、電子で１．１倍以上、正孔で１．３倍以上のキャリア移動度を有すると予測される。また、先述のＫｉｍｅｒｌｉｎｇらやアリゾナ州立大学のグループが報告している歪Ｇｅ層の最大の伸張歪量は０．２５％であり、これらの値と比較しても、今回、我々が作製した伸張歪Ｇｅ層の歪量は大きな値であるといえる。
以下、付記を記載する。
（付記１）
半導体素子用の多層膜構造体の形成方法であって、シリコン基板１１の上方にゲルマニウム層１２を形成する工程と、その上方にゲルマニウム錫混晶層１３を形成する工程と、その上方に伸張歪ゲルマニウム層１４を形成する工程を含むこと特徴とする多層膜構造体１０の形成方法。
（付記２）
前記ゲルマニウム錫混晶層１３の錫組成が４．５％以上であることを特徴とする付記１に記載の多層膜構造体１０の形成方法。
（付記３）
前記伸張歪ゲルマニウム層１４の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、付記１または２に記載の多層膜構造体１０の形成方法。
（付記４）
前記ゲルマニウム層１２から前記ゲルマニウム錫混晶層１３へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層１３内の歪緩和を促進することを特徴とする付記１乃至３のいずれか一に記載の多層膜構造体１０の形成方法。
（付記５）
半導体素子用の多層膜構造体の形成方法であって、シリコン基板２１の上方にゲルマニウム層２２を形成する工程と、その上方に錫組成の異なる複数のゲルマニウム錫混晶層２３乃至２５からなる多層構造を順次形成する工程と、その上方に伸張歪ゲルマニウム層２６を形成する工程を含むことを特徴とする多層膜構造体２０の形成方法。
（付記６）
上記ゲルマニウム層２２およびゲルマニウム錫混晶層２３乃至２５からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、０．３７％よりも小さいことを特徴とする、付記５に記載の多層膜構造体２０の形成方法。
（付記７）
前記ゲルマニウム錫混晶層２５の錫組成が４．５％以上であることを特徴とする付記５または６に記載の多層膜構造体２０の形成方法。
（付記８）
前記伸張歪ゲルマニウム層２６の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、付記５乃至７のいずれか一に記載の多層膜構造体２０の形成方法。
（付記９）
前記ゲルマニウム層２２から前記ゲルマニウム錫混晶層２３乃至２５へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層２３乃至２５内の歪緩和を促進することを特徴とする付記５乃至８のいずれか一に記載の多層膜構造体２０の形成方法。
（付記１０）
半導体素子用の多層膜構造体であって、シリコン基板１１の上方に形成されたゲルマニウム層１２と、その上方に形成されたゲルマニウム錫混晶層１３と、その上方に形成された伸張歪ゲルマニウム層１４を含むことを特徴とする多層膜構造体１０。
（付記１１）
前記ゲルマニウム錫混晶層１３中の錫組成が４．５％以上であることを特徴とする付記１０に記載の多層膜構造体１０。
（付記１２）
前記伸張歪ゲルマニウム層１４の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、付記１０または１１に記載の多層膜構造体１０。
（付記１３）
半導体素子用の多層膜構造体であって、シリコン基板２１の上方に形成されたゲルマニウム層２２と、その上方に形成された錫組成の異なる複数のゲルマニウム錫混晶層２３乃至２５からなる多層構造と、その上方に形成された伸張歪ゲルマニウム層２６とを備えることを特徴とする多層膜構造体２０。
（付記１４）
上記ゲルマニウム層２２およびゲルマニウム錫混晶層２３乃至２５からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、０．３７％よりも小さいことを特徴とする、付記１３に記載の多層膜構造体２０。
（付記１５）
前記ゲルマニウム錫混晶層２５の錫組成が４．５％以上であることを特徴とする付記１３または１４に記載の多層膜構造体２０。
（付記１６）
前記伸張歪ゲルマニウム層２６の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、付記１３乃至１５のいずれか一に記載の多層膜構造体２０。
【図面の簡単な説明】
【００９０】
【図１】本発明の歪Ｇｅ層を有する多層膜構造体を説明するための図。
【図２】本発明の歪Ｇｅ層を有する多層膜構造体を説明するための図。
【図３】Ｓｉ（００１）基板上Ｇｅ0.98Ｓｎ0.02層の（ａ）成長直後の断面ＴＥＭ像。（ｂ）表面近傍の高分解能ＴＥＭ像。（ｃ）制限視野回折パターン。
【図４】Ｓｉ（００１）基板上に成長したＧｅ0.98Ｓｎ0.02層Ｇｅ1-xＳｎx（２２４）ピーク付近のＸＲＤ−２ＤＲＳＭ測定結果。
【図５】Ｇｅ（００１）基板上に成長したＧｅ1-xＳｎx層の試料構造。
【図６】バルクＧｅ（００１）基板上のＧｅ0.977Ｓｎ0.023層（ａ）成長直後の試料、および（ｂ）６００℃、１０分間のＰＤＡ処理後の断面ＴＥＭ像。
【図７】バルクＧｅ（００１）基板上のＧｅ0.975Ｓｎ0.025層（ａ）成長直後の試料、および（ｂ）６００℃、１０分間のＰＤＡ処理後の断面ＴＥＭ像。
【図８】バルクＧｅ（００１）基板上に成長したＧｅ0.975Ｓｎ0.025層の平面ＴＥＭ像。
【図９】図８中の丸印部分の拡大像。
【図１０】バルクＧｅ（００１）基板上のＧｅ0.919Ｓｎ0.081層の（ａ）成長直後、および（ｂ）６００℃、１０分間のＰＤＡ処理後の断面ＴＥＭ像。
【図１１】図１０（ｂ）中の析出物を高分解能ＴＥＭで観察した（ａ）格子像と（ｂ）回折パターン。
【図１２】バルクＧｅ（００１）基板上にＧｅ0.975Ｓｎ0.025層を成長した直後の試料のＧｅＳｎ（２２４）回折ピーク付近のＸＲＤ−２ＤＲＳＭ測定結果。
【図１３】バルクＧｅ（００１）基板上のＧｅ1-xＳｎx層成長試料におけるＸＲＤ−２ＤＲＳＭにより評価したＧｅＳｎ（２２４）回折ピークの逆格子点位置のまとめ。
【図１４】バルクＧｅ（００１）基板上のＧｅ1-xＳｎx層成長試料におけるＧｅＳｎ（２２４）回折ピークの逆格子点から得られた［１１０］方向の歪緩和率のまとめ。
【図１５】Ｓｉ（００１）基板上にＧｅ層を成長後、超高真空装置内で熱処理温度７００℃、１０分間の熱処理した試料の、（ａ）断面暗視野ＴＥＭ像および（ｂ）平面ＴＥＭ像。
【図１６】Ｓｉ（００１）基板上にＧｅ層を成長後、窒素雰囲気中で７００℃、１分間の急速熱処理をした試料の、（ａ）断面暗視野ＴＥＭ像および（ｂ）平面ＴＥＭ像。
【図１７】Ｓｉ（００１）基板上にＧｅ層を成長後、（ａ）超高真空熱処理後および（ｂ）窒素雰囲気中急速熱処理した試料表面のＡＦＭ像。
【図１８】仮想Ｇｅ基板上に成長したＧｅ1-xＳｎx層の試料断面構造。
【図１９】仮想Ｇｅ基板上に成長したＧｅ1-xＳｎx層の成長条件。
【図２０】仮想Ｇｅ基板上へＧｅ0.99Ｓｎ0.01層を１３００ｎｍ成長させる過程におけるＲＨＥＥＤパターン。（ａ）Ｓｉ基板清浄表面、（ｂ）Ｇｅ層成長直後、（ｃ）仮想Ｇｅ基板清浄表面、（Ｄ）Ｇｅ0.99Ｓｎ0.01層２００ｎｍ、（ｅ）４００ｎｍ、（ｆ）６００ｎｍ、（ｇ）８００ｎｍ、（ｈ）１３００ｎｍ成長後。
【図２１】仮想Ｇｅ基板上へのＧｅ0.99Ｓｎ0.01層１３００ｎｍ成長直後の（ａ）断面ＴＥＭ暗視野像、および（ｂ）図２１（ａ）中の丸印内の制限視野回折パターン。
【図２２】仮想Ｇｅ基板上へ膜厚４０ｎｍのＧｅ0.99Ｓｎ0.01層を成長させた（ａ）直後および（ｂ）６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像。
【図２３】仮想Ｇｅ基板上へ膜厚４０ｎｍのＧｅ0.973Ｓｎ0.027層を成長させた（ａ）直後および（ｂ）６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像。
【図２４】仮想Ｇｅ基板上に膜厚２１０ｎｍのＧｅ0.978Ｓｎ0.022層を成長させた（ａ）直後および（ｂ）６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像。
【図２５】Ｇｅ0.978Ｓｎ0.022層を２１０ｎｍ成長させた直後試料の図２４（ａ）で示したものと同じ領域を回折ベクトルｇ220で観察した断面ＴＥＭ像。
【図２６】仮想Ｇｅ基板上へ膜厚２１０ｎｍのＧｅ0.978Ｓｎ0.022層を成長させた（ａ）直後および（ｂ）ＰＤＡ処理後の試料の平面ＴＥＭ像。
【図２７】（ａ）仮想Ｇｅ基板上に膜厚４０ｎｍのＧｅ0.99Ｓｎ0.01層を成長後、６００℃で１０分間のＰＤＡ処理を施した試料、および（ｂ）仮想Ｇｅ基板上に膜厚４０ｎｍのＧｅ0.973Ｓｎ0.027層を成長後、６００℃で１０分間のＰＤＡ処理を施した試料の平面ＴＥＭ像。
【図２８】仮想Ｇｅ基板上に膜厚４０ｎｍの（ａ）Ｇｅ0.99Ｓｎ0.01層および（ｂ）Ｇｅ0.973Ｓｎ0.027層、および（ｃ）膜厚２１０ｎｍのＧｅ0.978Ｓｎ0.022層を成長後、６００℃、１０分間のＰＤＡ処理を施した試料表面のＡＦＭ像
【図２９】仮想Ｇｅ基板上に（ａ）膜厚４０ｎｍのＧｅ0.942Ｓｎ0.058層、および（ｂ）膜厚１５ｎｍのＧｅ0.915Ｓｎ0.085層を成長後、６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）。
【図３０】仮想Ｇｅ基板上に（ａ）膜厚４０ｎｍのＧｅ0.942Ｓｎ0.058層、および（ｂ）膜厚１５ｎｍのＧｅ0.915Ｓｎ0.085層を成長後、６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ220）。
【図３１】仮想Ｇｅ基板上に（ａ）膜厚４０ｎｍのＧｅ0.942Ｓｎ0.058層、および（ｂ）膜厚１５ｎｍのＧｅ0.915Ｓｎ0.085層を成長後、６００℃、１０分間のＰＤＡ処理を施した試料のＡＦＭ像。
【図３２】仮想Ｇｅ基板上に膜厚３００ｎｍのＧｅ0.937Ｓｎ0.063層を３００ｎｍ成長させた（ａ）直後、および（ｂ）６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像
【図３３】仮想Ｇｅ基板上に膜厚３００ｎｍのＧｅ0.937Ｓｎ0.063層を３００ｎｍ成長後、６００℃、１０分間のＰＤＡ処理を施した試料表面の（ａ）ＡＦＭ像、および（ｂ）ＳＥＭ像。
【図３４】仮想Ｇｅ基板上に膜厚３００ｎｍのＧｅ0.937Ｓｎ0.063層を成長後、５００℃、１０分間ＰＤＡ処理した試料の（ａ）ＳＥＭ像、（ｂ）断面ＴＥＭ暗視野像、および（ｃ）制限視野回折パターン。
【図３５】仮想Ｇｅ基板上のＧｅ0.978Ｓｎ0.022層の（ａ）成長直後および（ｂ）６００℃で１０分間のＰＤＡ処理後のＸＲＤ−２ＤＲＳＭ測定結果。
【図３６】仮想Ｇｅ基板上へ成長したＧｅ1-xＳｎx層の成長直後、およびＰＤＡ処理後のドメインサイズ変化。
【図３７】ＸＲＤ−２ＤＲＳＭ法によって評価された、仮想Ｇｅ基板上にエピタキシャル成長したＧｅ1-xＳｎx試料の成長直後およびＰＤＡ処理後のＧｅＳｎ（２２４）回折ピーク位置。
【図３８】仮想Ｇｅ基板およびバルクＧｅ基板上へ成長したＧｅ1-xＳｎx層の、成長直後およびＰＤＡ処理前後のＧｅ1-xＳｎx層の［１１０］方向に対する歪緩和率。
【図３９】仮想Ｇｅ基板上に成長したＧｅ1-xＳｎx層の６００℃、１０分間ＰＤＡ処理後の（１１０）面間隔およびＧｅに対して印加できる歪量。
【図４０】仮想Ｇｅ基板上に作製した、歪Ｇｅ／歪緩和Ｇｅ1-xＳｎx層の試料構造。
【図４１】（ａ）Ｇｅ（２４ｎｍ）／Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ220）。（ｂ）同試料の同観察領域における断面ＴＥＭ暗視野像（回折波ベクトルｇ004）。（ｃ）同試料の別領域の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）。
【図４２】Ｇｅ（２４ｎｍ）／Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板試料のＸＲＤ−２ＤＲＳＭ測定結果。
【図４３】図４２中の点線上の回折プロファイル。図中の点線はピーク分離により評価した仮想Ｇｅ基板領域および歪Ｇｅ層に起因するプロファイルを示す。
【図４４】仮想Ｇｅ基板上に形成したＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層および歪Ｇｅ層試料の断面構造。
【図４５】（ａ）作製したＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層および歪Ｇｅ層試料の断面ＴＥＭ像、および（ｂ）その歪Ｇｅ／ＧｅＳｎ界面を拡大した原子分解能ＴＥＭ像。
【図４６】（ａ）第三段階のＧｅ1-xＳｎx層成長直後の試料、および（ｂ）Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx層上にＧｅ層を成長した試料のＧｅ（２２４）逆格子点近傍のＸＲＤ−２ＤＲＳＭ観察結果。
【図４７】ＸＲＤ−２ＤＲＳＭ法によって評価された歪Ｇｅ／Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx試料の（ａ）各段階の（２２４）回折ピーク位置、および（ｂ）記号の説明および各Ｇｅ1-xＳｎxの各段階における歪緩和率。
【符号の説明】
【００９１】
１０：多層膜構造体
１１：Ｓｉ基板
１２：歪緩和Ｇｅ層
１３：歪緩和Ｇｅ1-xＳｎx層
１４：伸張歪Ｇｅ層
２０：多層膜構造体
２１：Ｓｉ基板
２２：歪緩和Ｇｅ層
２３：歪緩和Ｇｅ1-xＳｎx層（Ｓｎ組成１．０％）
２４：歪緩和Ｇｅ1-xＳｎx層（Ｓｎ組成３．０％）
２５：歪緩和Ｇｅ1-xＳｎx層（Ｓｎ組成６．７％）
２６：伸張歪Ｇｅ層
【技術分野】
【０００１】
本発明は、半導体装置、特に歪ゲルマニウムチャネルを有する電界効果トランジスタの作製において好適に用いることのできる、伸張歪ゲルマニウム膜の作製方法、伸張歪ゲルマニウム膜、ならびに多層膜構造体に関する。
【背景技術】
【０００２】
今日の高度情報処理産業の根幹をなす、シリコン超大規模集積回路（Ｓｉ Ｕｌｔｒａ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：Ｓｉ−ＵＬＳＩ）の性能向上は、その基本素子であるＳｉ−ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の性能向上と高集積化によって支えられてきた。また、その個々の素子の性能向上は、トランジスタ構造の比例縮小（スケーリング）によってなされてきた。スケーリング則とは、ゲート絶縁膜に印加される電界を一定として、チャネル長の縮小化やゲート絶縁膜の薄膜化により電流駆動能力を向上させるものである。しかし、このスケーリング則に応じた素子性能向上は、ショートチャネル効果やゲート絶縁膜の薄膜化に伴うトンネルリーク電流の増大等によって、困難になってきている。
【０００３】
このような状況下において、デバイスのさらなる高速化および高機能化を達成するために、素子微細化に依存しない技術に注目が集まっている。その一つに、ＭＯＳＦＥＴのチャネル部分に高移動度の非Ｓｉ材料を用いる技術がある。なかでも、Ｓｉと同じＩＶ族元素であるゲルマニウム（Ｇｅ）に注目が集まっている。その理由として、Ｇｅが電子および正孔移動度の両方においてＳｉよりも高い移動度を有していることが挙げられる。近年、ＧｅをチャネルとしたＭＯＳＦＥＴに関する報告が増加してきている（例えば、非特許文献１、２、３）。Ｇｅ−ｐＭＯＳＦＥＴに関しては、２００６年のＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）においてＩＭＥＣから、ゲート長を１２５ｎｍまで微細化した高電流駆動力のＧｅ−ｐＭＯＳＦＥＴ（ゲート絶縁膜にハフニウム酸化膜（ＨｆＯ2）を使用）が発表され（例えば、非特許文献４）、長チャネル素子で正孔移動度は、バルクＳｉ−ｐＭＯＳＦＥＴ（ゲート絶縁膜にＨｆＯ2を使用）の約３倍の移動度を持つこと、ゲート長１２５ｎｍにおいても同程度の移動度を有することが報告された。一方、Ｇｅ−ｎＭＯＳＦＥＴに関しても多数の報告がされており（例えば、非特許文献５、６）、２００６年にＭＩＴのグループが、ゲート長２０μｍのＧｅ−ｎＭＯＳＦＥＴでバルクＳｉ−ｎＭＯＳＦＥＴの約２．５倍の移動度を持つことを報告した（非特許文献７）。
【０００４】
一方で、チャネル中の結晶に歪を印加しバンド構造を変化させ、キャリア移動度を向上させる技術も注目されている。Ｓｉに面内２軸歪を加えた歪Ｓｉチャネルに関しては、これまで様々な研究がなされてきており、電子および正孔移動度について、理論的にも実験的にも検証されている（例えば、非特許文献８〜１２）。２００３年のＩＥＤＭでＩＢＭは、Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｌａｔｏｒ（ＳＯＩ）基板上に作製された歪（伸張歪量ε〜１．４５％）Ｓｉ−ＭＯＳＦＥＴにおいて、バルクＳｉ−ＭＯＳＦＥＴと比較して、電子移動度で約２倍、正孔移動度で約１．４倍の性能向上を得たと報告している（非特許文献１３）。
【０００５】
一方、Ｇｅに対して歪を印加した場合においても、Ｓｉと同様に、バンド構造の変化によってキャリア移動度の向上が期待できることを、Ｆｉｓｃｈｅｔｔｉらは理論計算によって指摘した（非特許文献１４）。Ｇｅ（００１）面内に歪が印加された場合、圧縮歪に対して電子移動度は、歪量０．９８６で急激に減少する。また、伸張歪に対して電子移動度は、歪量１．０１３以下では、緩やかに増加し、歪量１．０１３以上では、急激に増加する。一方、正孔移動度は、圧縮および伸張歪で増加する。その増加割合は、圧縮歪に対してのほうが大きい。
【０００６】
実験的には、歪緩和Ｓｉ0.3Ｇｅ0.7バッファ層上に形成された面内に圧縮歪（圧縮歪量ε〜１．２０％）を有するＧｅチャネルｐ型ＭＯＳＦＥＴで、従来のＳｉチャネルｐ型ＭＯＳＦＥＴと比較して、正孔移動度が約２０倍になったという報告がある（非特許文献１５）。
【０００７】
しかし、伸張歪Ｇｅ−ｎＭＯＳＦＥＴの電子および正孔移動度に関する報告例はほとんど無いのが現状である。その理由の一つとして、大きな伸張歪を有するＧｅ層の形成手法が、確立されていないことが挙げられる。
【０００８】
以上のように、（００１）面内に伸張歪を有するＧｅチャネルデバイスは、電子および正孔双方に対する高いキャリア移動度が期待できる点から、非常に魅力的なデバイスである。Ｓｉおよび歪Ｓｉデバイスに変わる、新しい世代の超高速デバイスに向けて、伸張歪Ｇｅチャネルの実現が非常に重要な課題である。
【０００９】
＜従来の伸張歪ゲルマニウム膜の形成方法＞
対象を電子デバイスに限らなければ、面内に伸張歪を有するＧｅ層の形成に関しては、幾つかの報告がある。米国・Ｍａｓｓａｃｈｕｓｅｔｔｓ工科大学のＫｉｍｅｒｌｉｎｇらのグループからは、光デバイス応用を目的として、０．２０％前後の伸張歪が印加されたＧｅ層の成長報告がなされている（非特許文献１６〜１９）。彼らは、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、Ｓｉ（００１）基板上にｓｅｅｄ−Ｇｅ層を３５０℃で３０ｎｍ成長後、成長温度を６００℃まで上げて、Ｇｅ層を１μｍ成長させる。その後、Ｇｅ層内の貫通転位を減少させるために、７００℃〜９００℃のサイクル熱処理を１０回行い室温に戻す。ＧｅはＳｉより熱膨張係数が大きいので、室温へ降温する際、Ｇｅ層は伸張歪を受ける。Ｇｅ層に印加される伸張歪量は、降温開始温度と室温との差で制御でき、Ｘ線回折法による評価から、その制御幅は、０．１５％から最大０．２１％であるとしている。
【００１０】
また、彼らはＳｉ基板の裏面にＣ５４−ＴｉＳｉ2を形成することで最大０．２５％までＧｅ層へ伸張歪を印加できることも報告している（非特許文献２０）。
【００１１】
Ｋｉｍｅｒｌｉｎｇらの結果は、Ｓｉ基板上に伸張歪Ｇｅ層を用いたＩＶ族半導体光学デバイスの実現において、非常に有益なものである。しかし、超高速デバイスへ応用することを考えた場合、Ｆｉｓｃｈｅｔｔｉらの理論計算を考慮すると、この歪量は、バルクＧｅの移動度を電子に対して１．０２倍、正孔に対して１．０５倍にする程度でまだまだ小さいと言える。また、この歪量を得るためには、１μｍの厚いＧｅ層およびＳｉ基板の裏面に３．８μｍの厚いＣ５４−ＴｉＳｉ2層を必要とするため、ＭＯＳＦＥＴ作製プロセスの観点から見れば、非現実的であり、コスト的にも問題がある。大きな伸張歪を持ち、かつ、極薄膜のＧｅ層を形成するためには、やはりバルクＧｅより大きな格子定数を持つ歪緩和バッファ層が必要となる。さらに、伸張歪Ｇｅ層に所望の歪を加えるためには、下地となるバッファ層の格子定数制御が非常に重要になってくる。
【００１２】
＜従来のゲルマニウム錫層の形成方法＞
そこで我々は、Ｇｅよりも格子定数の大きな錫（Ｓｎ）を加えたＧｅ1-xＳｎx層に注目した。ＳｎはＳｉおよびＧｅと同じＩＶ族系半導体であり、また、α−Ｓｎ相はＳｉ、Ｇｅと同じダイヤモンド構造をとることから、ＧｅにＳｎを固溶させたＧｅ1-xＳｎx層の形成によって、Ｇｅよりも大きな格子定数をもつ、Ｇｅに面内伸張歪を印加するためのバッファ層の実現が可能となる。特に、本発明では上述のような観点から、Ｓｉ基板上における高品質Ｇｅ1-xＳｎx層のヘテロエピタキシャル成長およびその上への面内伸張歪Ｇｅの実現に向けた技術を開発した。
【００１３】
しかし、Ｓｉ基板上への高品質Ｇｅ1-xＳｎx層のヘテロエピタキシャル成長には以下に示すような困難が予想される。α−Ｓｎ相の格子定数は０．６４８９２ｎｍで、Ｇｅの格子定数０．５６５７９ｎｍとの差が１４．７％と非常に大きい。また、Ｓｎの融点は２３２℃であり、１３．２℃でα−Ｓｎ相からβ−Ｓｎ相への相転移が起こる。さらに、熱平衡状態において、Ｇｅ中へのＳｎの固溶度は、約１．０ａｔ．％（Ｇｅ層に印加できる伸張歪量０．１５％）と非常に低い。したがって、Ｓｉ基板上に高いＳｎ組成を有する歪緩和Ｇｅ1-xＳｎx層の成長を試みる場合、Ｇｅ1-xＳｎx層中において、Ｓｎが結晶格子位置に置換されずに析出してしまったり、Ｇｅ1-xＳｎx層の低い融点から表面および界面の平坦性が保てない、などの問題が生じることが容易に予測される。すなわち、Ｓｉ基板上の高Ｓｎ組成歪緩和Ｇｅ1-xＳｎx層のエピタキシャル成長には、多くの技術的課題があると考えられる。
【００１４】
ここで、これまでのＧｅ1-xＳｎxに関する報告を述べる。１９８０年代後半から、Ｓｉ（００１）およびＧｅ（００１）基板上Ｇｅ1-xＳｎx層の光学デバイスへの応用が検討され始め、様々な成長方法によって、高Ｓｎ組成（０．１０<ｘ<０．４０）の単結晶Ｇｅ1-xＳｎxの成長が試されている（例えば、非特許文献２１〜２３）。しかし、どの成長方法においてもＧｅ1-xＳｎx層成長途中に多結晶化、アモルファス化およびβ−Ｓｎ相の析出が、観察されている。
【００１５】
１９９０年後半以降、アリゾナ州立大学のＫｏｕｖｅｔａｋｉｓらのグループは、ＵＨＶ−ＣＶＤ法によるＳｉ（００１）基板上Ｇｅ1-xＳｎx層の成長を報告している（非特許文献２４、２５）。彼らのグループの特徴は、ＳｎのＣＶＤ原料に（Ｐｈ）ＳｎＤ3およびＳｎＤ4ガスを用いている点である。ＳｎＨ4は、Ｓｎ−Ｈの結合エネルギーが低く室温で非常に不安定であるのに対し、重水素を用いた（Ｐｈ）ＳｎＤ3およびＳｎＤ4ガスは、Ｓｎ−Ｄ結合がＳｎ−Ｈ結合と比較して、熱的に安定であるため（非特許文献２６）、室温で分解されずに、成長温度付近の２５０℃~３５０℃で分解される。これらの原料ガスを用いて成長させたＳｉ（００１）基板上Ｇｅ1-xＳｎx層は、断面透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）観察により、Ｇｅ1-xＳｎx／Ｓｉ（００１）基板界面に刃状転位を形成することが確認されている。また、Ｓｎ組成２．０％で膜厚５００ｎｍの試料では、積層欠陥および貫通転位が多数観察されているがＳｎの析出は無い。しかし、詳細な転位構造および歪緩和機構などの解明はされておらず、高Ｓｎ組成の試料に関しても詳細な考察がなされていない。
【００１６】
彼らはまた、２００７年にＳｉ基板上に直接形成されたＧｅ1-xＳｎx層を歪印加層として、伸張歪Ｇｅを実現したことを報告している。しかし、この報告におけるＧｅ1-xＳｎx層中のＳｎ組成は２．５％と低いものである。そのため、彼らの方法では、十分に大きな格子定数を持つ高品質な歪緩和Ｇｅ1-xＳｎx層を形成できておらず、この上に形成された歪Ｇｅ層の歪量は０．２５％と小さいという問題があった（非特許文献２７）。
【００１７】
また、イリノイ大学のＧｒｅｅｎｅらのグループは、低温ＭＢＥ法によるＧｅ（００１）基板上歪Ｇｅ1-xＳｎx層の成長を報告している（非特許文献２８，２９）。彼らは、ある成長温度、Ｓｎ組成に対して、歪Ｇｅ1-xＳｎx層のエピタキシャル成長できる膜厚が、変化すること報告している。しかし、彼らはＧｅ1-xＳｎx層上における歪Ｇｅ層の形成に関しては言及していない。
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ２００２、ｐ．４３７（２００２）
【非特許文献２】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ２００３、ｐ．４３３（２００３）
【非特許文献３】Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｅｉｅｓ２２、ｐ．２２１ （２００７）
【非特許文献４】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ２００６、講演番号２６．１ （２００６）
【非特許文献５】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２５（３）、ｐ．１３５（２００４）
【非特許文献６】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２７、（９）、ｐ．７２８（２００６）
【非特許文献７】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２７（３）、ｐ．１７５（２００６）
【非特許文献８】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ８０、ｐ．２２３４（１９９６）
【非特許文献９】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、８０、ｐ．１５６７（１９９６）
【非特許文献１０】Ａｐｐｌｉｅｄ Ｐｈｙｉｃｓ Ｌｅｔｔｅｒｓ、７５、ｐ．２９４８（１９９９）
【非特許文献１１】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ８１、 ｐ．１２５９（１９９７）
【非特許文献１２】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、９４、 ｐ．２５９０ （２００３）
【非特許文献１３】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、講演番号３．１（２００３）
【非特許文献１４】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｉｓｉｃｓ ８０、 ｐ．２２３４（１９９６）
【非特許文献１５】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８１、ｐ．８４７（２００２）
【非特許文献１６】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８２、ｐ．２０４４（２００３）
【非特許文献１７】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８４、６６０ （２００４）
【非特許文献１８】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８４、ｐ．９０６（２００４）
【非特許文献１９】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、７０、ｐ．１５５３０９（２００４）
【非特許文献２０】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、７０、１５５３０９（２００４）
【非特許文献２１】Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ、ｐ．８３、３（１９８７）
【非特許文献２２】Ａｐｐｌｉｅｄ Ｐｈｙｓｃｉｓ Ｌｅｔｔｅｒｓ、ｐ．６８、２７９１（１９９０）
【非特許文献２３】Ｊｏｕｒｎａｌ Ａｐｐｌｉｅｄ Ｐｈｙｓｃｉｓ、７５、ｐ．１９８７（１９９４）
【非特許文献２４】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、７８、ｐ．３６０７（２００１）
【非特許文献２５】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、８１、ｐ．２９９２（２００２）
【非特許文献２６】Ｃｈｍｉｃａｌ Ｍａｔｅｒｉａｌｓ、１１、ｐ．５４７（１９９９）
【非特許文献２７】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、９０、ｐ．０６１９１５、（２００７）
【非特許文献２８】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、８３、ｐ．１６２（１９９８）
【非特許文献２９】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、９７、ｐ．０４４９０４（２００５）
【非特許文献３０】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ、６５、ｐ．１２２７（１９９０）
【非特許文献３１】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、５８、ｐ．２２７６（１９９１）
【非特許文献３２】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、６７、１２４３２２（２００３）
【非特許文献３３】Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、８３、ｐ．１６２（１９９８）
【非特許文献３４】Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ、８４、ｐ．９４７（２０００）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
＜ゲルマニウム錫膜形成に好適な基板技術＞
歪Ｇｅ1-xＳｎx層のようにＳｉに比べても非常に大きな格子定数を持つ材料を、高い結晶性を有するバッファ層として形成するためには、可能な限りバッファ層とする結晶に対して、格子定数差の小さい基板を用いることが重要と考えられる。この観点からはＳｉ基板に代わりＧｅ基板を用いることは有望である。しかし、地球表面に存在する物質中で、Ｓｉは酸素についで二番目に多く存在し、その割合は約２８％であるのに対して、Ｇｅは１．５ｐｐｍと非常に僅かしか存在しない。さらに、Ｇｅは、密度が高く、割れやすいため、従来広く用いられているＳｉに比べて、基板としての取り扱いには注意が必要となる。また、ＧｅはＳｉに比べ、熱伝導率も低いため、電子デバイスの基板材料としては不適とされている。以上の理由から、ＬＳＩ産業上、従来のＳｉ基板に代えてＧｅ基板を用いることは、製品コストおよびプロセス搬送系の観点から非常に大きな問題となることが予測される。従って、ＬＳＩ製造上、使い慣れたＳｉ基板上に、Ｇｅを用いた超高速デバイスを作製する技術が希求される。今後、成熟したＳｉテクノロジーをプラットフォームとした、伸張歪Ｇｅなどの高移動度材料を用いた超高速デバイス実現のためには、下地となるバッファ層の格子定数を精密に制御し、かつ、高品質なヘテロエピタキシャル膜を形成することが、最も大きな課題となる。
【００１９】
さらに付け加えれば、このように大きな格子定数を有するヘテロエピタキシャル層をＳｉ基板上に実現する技術は、この上に他ＩＩＩ−Ｖ族系の化合物半導体材料を成長する観点からも魅力的である。ＩＩＩ−Ｖ族化合物半導体は、他の多くの半導体に比べて電子移動度が極めて高く、特に、ＩｎＳｂに至っては、その電子移動度がバルク材料で約８００００ｃｍ2Ｖ-1ｓｅｃ-1という魅力的な特性を有している。そのため、Ｇｅ同様に次世代のＭＯＳＦＥＴ用チャネル材料として、近年、注目が高まりつつある。しかし、それらの格子定数はＳｉに比べてかなり大きく、Ｓｉとの格子不整合歪はＧａＡｓではＧｅと同程度の４．２％、ＩｎＡｓでは１１．６％、ＩｎＳｂでは１９．３％にも達する。結晶学的に高品質なＩＩＩ−Ｖ族系化合物半導体層の形成に向けて、化合物半導体材料とＳｉ間の膨大な格子不整合性を克服するために、Ｓｉ基板上に比較的格子定数の大きなヘテロエピタキシャル層を形成することは有効な手段と考えられる。
【課題を解決するための手段】
【００２０】
Ｓｉ基板上にヘテロエピタキシャル成長させて歪緩和させたＧｅ層（これを『仮想Ｇｅ基板』と呼ぶ）として用い、この上にＧｅ1-xＳｎx層、Ｇｅ層と形成することによって、従来の報告を超えた大きな歪量を持つ伸張歪Ｇｅ層を形成することができた。具体的には、Ｓｉ（００１）基板上に歪緩和したエピタキシャルＧｅ層を形成後、この上層に歪緩和したエピタキシャルＧｅ1-xＳｎx層を形成し、さらに上層にＧｅ1-xＳｎx層と同じ面内格子定数を持つエピタキシャル歪Ｇｅ層を形成した。仮想Ｇｅ基板を用いることで、Ｇｅ層中にある貫通転位に起因する効果的な歪緩和の促進が起こるため、大きなＳｎ組成を持ち、高い歪緩和率を有するＧｅ1-xＳｎx層の形成が可能となった。
【発明の効果】
【００２１】
仮想Ｇｅ基板の採用によって、Ｇｅ1-xＳｎx層の歪緩和を促進し、より大きな面内伸張歪を持つＧｅ1-xＳｎx層を形成することができた。これによって、従来のどの報告よりも大きな歪量をもつ、（１１０）方向の面内格子定数０．４０１５ｎｍ、歪量０．３５％を有する伸張歪Ｇｅの形成に成功した。
【００２２】
ここでは、下地の基板に仮想Ｇｅ基板を用いて、その基板上に歪緩和Ｇｅ1-xＳｎx層を成長させることを試みた結果を示す。仮想Ｇｅ基板とは、Ｓｉ基板上に形成された、非常に表面が平坦で１００％歪緩和したＧｅ薄膜のことを言う。仮想Ｇｅ基板を用いる利点を、以下に挙げる。前述のように、ＬＳＩ産業上、Ｇｅをバルク基板として用いることはコスト面およびハンドリング面で多大な問題が生ずる。それに対して、仮想Ｇｅ基板は、既存のＬＳＩ産業の中核をなすＳｉ基板上に薄いＧｅ層をヘテロエピタキシャル成長した仮想的な基板であるため、従来プロセスへの適用性に優れ、実用化に際して、非常に有利になると考えられる。
【００２３】
以下に、基板の清浄化法、仮想Ｇｅ基板の作製方法、仮想Ｇｅ基板上Ｇｅ1-xＳｎx層の成長、および歪緩和Ｇｅ1-xＳｎx層の転位構造と歪緩和機構について詳細に調べた結果を示す。
【発明を実施するための最良の形態】
【００２４】
図１および図２は本発明のＧｅ／ＧｅＳｎ／Ｇｅ／Ｓｉ構造の作製方法を説明するための図である。
【実施例１】
【００２５】
まず、はじめに図１に沿って、仮想Ｇｅ基板上への歪Ｇｅ／歪緩和Ｇｅ1-xＳｎx層多層構造の作製法についての述べる。
【００２６】
＜仮想Ｇｅ基板の作製＞
単結晶基板としてＳｉの単結晶基板たるＳｉ（００１）基板よりなるＳｉ基板１１を用意した。このＳｉ基板を化学洗浄した後、図示しない超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にてクヌーセンセル（Ｋセル）などの一般的な蒸着装置を用いて、基板温度を２００℃に保ち、膜厚４０ｎｍのＧｅ層をエピタキシャル成長させた。その後、試料を大気中に取り出し、窒素雰囲気で７００℃、１分間の熱処理を施すことにより、Ｇｅ層内の歪を緩和させ、歪緩和Ｇｅ層１２を形成した。この段階の試料を仮想Ｇｅ基板と呼ぶ。
【００２７】
＜歪緩和ＧｅＳｎ層の作製＞
仮想Ｇｅ基板を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。その後、基板温度を２００℃に保ち、Ｋセルおよびアークプラズマガン（ＡＰＧ）にてそれぞれＧｅおよびＳｎを同時に蒸着することで、Ｇｅ1-xＳｎx層をエピタキシャル成長させた。この時、Ｓｎ組成ｘは例えば８．０％とした。その後、試料を大気中に取り出し、窒素雰囲気で６００℃、１０分間の熱処理を施すことにより、Ｇｅ1-xＳｎx層内の歪を緩和させ、歪緩和Ｇｅ1-xＳｎx層１３を形成した。
【００２８】
＜伸張歪Ｇｅ層の作製＞
前記試料を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。その後、基板温度を３００℃に保ち、ＫセルによってＧｅを蒸着することで、Ｇｅ層をエピタキシャル成長させた。これによって、伸張歪Ｇｅ層１４を形成し、多層膜構造体１０を作製した。
【実施例２】
【００２９】
次に図２に沿って、仮想Ｇｅ基板上への歪Ｇｅ／Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx層からなる多層膜構造体の作製法について述べる。
【００３０】
＜仮想Ｇｅ基板の作製＞
単結晶基板としてＳｉの単結晶基板たるＳｉ（００１）基板よりなるＳｉ基板２１を用意した。このＳｉ基板を化学洗浄した後、図示しない超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にてクヌーセンセル（Ｋセル）などの一般的な蒸着装置を用いて、基板温度を２００℃に保ち、膜厚４０ｎｍのＧｅ層をエピタキシャル成長させた。その後、試料を大気中に取り出し、窒素雰囲気で７００℃、１分間の熱処理を施すことにより、Ｇｅ層内の歪を緩和させ、先述同様の歪緩和Ｇｅ層２２を形成した。この段階の試料を仮想Ｇｅ基板と呼ぶ。
【００３１】
＜Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx層の作製＞
仮想Ｇｅ基板を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。その後、基板温度を２００℃に保ち、ＫセルおよびＡＰＧにてそれぞれＧｅおよびＳｎを同時に蒸着することで、第一段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚６０ｎｍのＧｅ0.990Ｓｎ0.010層を形成した。その後、試料を大気中に取り出し、窒素雰囲気で６００℃、１０分間の熱処理を施すことにより、Ｇｅ1-xＳｎx層内の歪を緩和させ、歪緩和Ｇｅ1-xＳｎx層２３を形成した。
【００３２】
その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間の後熱処理（ＰＤＡ：Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌｉｎｇ）処理を施した。再度、試料を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。第二段階のＧｅ1-xＳｎx層として、基板温度を２００℃に保ち、膜厚７０ｎｍのＧｅ0.970Ｓｎ0.030層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間の熱処理を施すことにより、Ｇｅ1-xＳｎx層内の歪を緩和させ、第二段階歪緩和Ｇｅ1-xＳｎx層２４を形成した。
【００３３】
その後、試料を試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間のＰＤＡ処理を施した。再度、試料を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。第三段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚５０ｎｍのＧｅ0.933Ｓｎ0.067層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間の熱処理を施すことにより、Ｇｅ1-xＳｎx層内の歪を緩和させ、第三段階歪緩和Ｇｅ1-xＳｎx層２５を形成した。
【００３４】
＜伸張歪Ｇｅ層の作製＞
前記試料を化学洗浄した後、前記超高真空装置内に導入し、１×１０-6Ｐａ以下の真空中にて、４５０℃、３０分間の熱処理による表面清浄化を行った。その後、基板温度を２５０℃に保ち、ＫセルによってＧｅを蒸着することで、Ｇｅ層をエピタキシャル成長させた。これによって、伸張歪Ｇｅ層２６を形成し、多層膜構造体２０を作製した。
【００３５】
なお、ここではＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層を三段階としたが、Ｓｎ組成を向上させるため、および適切な歪緩和を生じさせるために、四段階以上の傾斜多段階Ｇｅ1-xＳｎx層を形成することも当然可能である。
【００３６】
＜試料の洗浄方法＞
Ｓｉ、Ｇｅおよび仮想Ｇｅ基板上に所望の結晶層をエピタキシャル成長させるためには、予め基板表面を清浄化しておく必要がある。本実施例で行った基板清浄化方法を以下に詳しく述べる。
【００３７】
ここでまず、基板の清浄化方法について述べる。Ｓｉ基板を、４０℃に加熱したアンモニア溶液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ２Ｏ＝１：６：２０）中で１０分間煮沸洗浄後、超純水中で１０分間のオーバーフローを行い、窒素ブローで基板を乾燥させる。その後、基板を超高真空装置の試料交換室へ導入し、さらに超高真空状態の成長室へ搬送する。成長室において、予め基板温度を６００℃で１０分間間プレアニールすることで基板および基板ホルダーに含まれている水分などのガスを出す。室温まで温度を下げ、基板表面に約１ｎｍのアモルファスＳｉ層を堆積させる。その後、基板を８５０℃で１５分間加熱する。これによって、清浄表面が形成される。その際、反射高速電子線回折（ＲＨＥＥＤ：Ｒｅｆｌｅｃｔｉｏｎ Ｈｉｇｈ Ｅｎｅｒｇｙ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）法によって、Ｓｉ（００１）清浄表面特有の２×１表面再構成構造を確認した。
【００３８】
次にＧｅおよび仮想Ｇｅ基板の清浄化方法について述べる。超純水中で１０分間のオーバーフロー後、室温にて、アンモニア溶液（ＮＨ4ＯＨ：Ｈ2Ｏ＝１：４）中で５分間の洗浄を行う。これによって、Ｇｅおよび仮想Ｇｅ基板上の自然酸化膜がエッチングされ、また表面に存在する重金属が取り除かれる。超純水中で１０分間のオーバーフロー後、室温にて、硫酸溶液（Ｈ2ＳＯ4：Ｈ2Ｏ＝１：７）中で２分間の洗浄を行う。これによって、表面の金属および炭素等の汚染を除去する。次に超純水中で１０分間のオーバーフロー後、室温にて、Ｈ2Ｏ2溶液中にＧｅ基板を３０秒、仮想Ｇｅ基板を５秒間浸す。これによって、Ｇｅおよび仮想Ｇｅ基板上に保護酸化膜を形成する。その直後、窒素ブローで基板を乾燥させる。仮想Ｇｅ基板の場合、この工程を素早く行わないとＨ2Ｏ2溶液によって、Ｇｅ層がすべて酸化されてしまうので注意が必要である。その後、試料交換室へ導入し成長室へ搬送する。成長室において、超高真空中４５０℃で３０分間の熱処理を行った。これによって、清浄表面が形成される。その際、ＲＨＥＥＤによって、Ｇｅ（００１）表面特有の２×１表面再構成構造を確認した。なお、上記洗浄法は一例であり、他の化学洗浄法や物理的エッチングによる洗浄法などの一般的な洗浄法によって、清浄表面を構成する方法を用いてもかまわない。
【００３９】
（比較例）
＜ＳｉおよびＧｅ基板上に形成されたＧｅ1-xＳｎx層＞
ＳｉまたはＧｅ基板を前述の方法に従って洗浄し、表面を清浄化した。表面清浄化後、バルクＳｉ（００１）基板上には基板温度６００℃で電子ビーム蒸着により蒸着速度０．１Å／ｓで膜厚５０ｎｍのＳｉバッファ層を、およびバルクＧｅ（００１）基板上には基板温度４００℃でクヌーセンセル（セル温度１２００℃）により蒸着速度０．２８Å／ｓで膜厚１００ｎｍのＧｅバッファ層を成長させた。表面清浄化後およびバッファ層成長後、ＲＨＥＥＤによって２×１表面再構成構造を確認した。各基板上に、基板温度２００℃でＧｅ1-xＳｎx層をエピタキシャル成長させた。基板温度を２００℃と低温にした理由は、Ｇｅ1-xＳｎx層成長中にβ−Ｓｎが析出するのを抑制するためである。ＧｅおよびＳｎの蒸着にはそれぞれクヌーセンセルおよびアークプラズマガンを用いた。Ｇｅ1-xＳｎx層の成長後、幾つかの試料は、大気中に取り出し、窒素雰囲気中、６００℃で１０分間のＰＤＡを行った。
【００４０】
＜Ｓｉ（００１）基板上Ｇｅ1-xＳｎx層の成長と結晶構造評価＞
まず、バルクＳｉ（００１）基板上のＧｅ0.98Ｓｎ0.02層の結晶性および転位構造について述べる。以下、Ｇｅ1-xＳｎx層と記述した時のＳｎ組成ｘはラザフォード後方散乱法（ＲＢＳ： Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって評価された値である。図３（ａ）は、バルクＳｉ（００１）基板上に基板温度２００℃でＧｅ0.98Ｓｎ0.02層を２４０ｎｍ成長させた試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）である。Ｇｅ0.98Ｓｎ0.02層内に多数の貫通転位が観察され、貫通転位密度は、１０12ｃｍ-2以上と見積もられた。また四角で示すように、表面近傍に回折コントラストがほとんど見られない領域が存在することがわかる。図３（ａ）中の四角で囲った部分の高分解能ＴＥＭ像および制限視野回折パターンを図３（ｂ）および図３（ｃ）に示す。エピタキシャル成長したＧｅ1-xＳｎx層上にアモルファスＧｅ1-xＳｎx相が、形成されていることがわかる。また、制限視野回折パターンにもハローパターンが観察され、アモルファスＧｅ1-xＳｎx相の形成が確認できる。
【００４１】
低温ＭＢＥ法による成長においては、ホモおよびヘテロエピタキシャル成長にかかわらず、成長過程で、エピタキシャル成長からアモルファス成長へ遷移する膜厚ｈepiいる（非特許文献３１）。Ｇｕｒｄａｌらは、Ｇｅ（００１）基板上に成長温度１００℃でＧｅ1-xＳｎxをした場合、Ｓｎ組成９％以上で歪に起因したｈepiの減少が顕著になると報告している（非特許文献３３）。我々の実験においても低温成長で、なおかつ、４．５％の大きな格子不整合を有するために成長途中でＧｅ0.98Ｓｎ0.02層はエピタキシャル成長からアモルファス成長に遷移したと考えられる。今回の場合、図３（ａ）では、積層欠陥を確認できなかったが、多数の貫通転位群がアモルファス化の原因になっていると考えられる。
【００４２】
この試料に対して、図４にＧｅ1-xＳｎx（２２４）ピーク付近のＸ線回折２次元逆格子マッピング（ＸＲＤ−２ＤＲＳＭ：Ｘ ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ ２ Ｄｉｍｅｎｔｉｏｎａｌ Ｒｅｃｉｐｒｏｃａｌ Ｓｐａｃｅ Ｍａｐｐｉｎｇ）測定した結果を示す。Ｇｅ1-xＳｎx層の回折ピークが明瞭に観察され、Ｖｅｇａｒｄ則より、Ｓｎ組成は約１．０％と見積もられた。これはＲＢＳより見積もられたＳｎ組成の半分程度であり、本来導入されたＳｎ原子のうち約半分がＧｅ1-xＳｎx結晶の格子位置に置換されず、また、アモルファス相中などに含まれていることを示唆している。
【００４３】
図４において、［１１０］方向に沿う非常にブロードなＧｅ1-xＳｎx回折プロファイルが観察された。このプロファイルの［１１０］方向の半値幅（ＦＷＨＭ：Ｆｕｌｌ Ｗｉｄｔｈ Ｈａｌｆ Ｍａｘｉｍｕｍ）Δθ（ｒａｄ）から面内における結晶ドメインサイズＬは次式で表せる。
Ｌ＝λ／２ΔθｓｉｎθB （１）
ここで、λはＸ線の波長、θBは基板の（００４）面反射におけるＢｒａｇｇ角である。式（１）より、結晶のドメインサイズは約３０ｎｍと見積もられた。この微小な結晶ドメイン化は膜内の貫通転位によるものと推測される。これらの結果は、バルクＳｉ（００１）基板上へのＧｅ1-xＳｎx層の直接成長は２％程度のＳｎ組成でさえ困難であることを示している。
【００４４】
＜Ｇｅ（００１）基板上Ｇｅ1-xＳｎx層の成長と転位構造評価＞
この節では、３つの条件で成長したバルクＧｅ（００１）基板上のＧｅ1-xＳｎx層の成長と結晶性について議論する。図５にＧｅ1-xＳｎx層の試料構造を示す。（Ｓｎ組成、Ｇｅ1-xＳｎx層膜厚）は（０．０２３、４０ｎｍ）、（０．０２５、２２０ｎｍ）および（０．０８１、３０ｎｍ）の成長条件で試料を作製した。図６（ａ）にバルクＧｅ（００１）基板上にＧｅ0.977Ｓｎ0.023層を４０ｎｍ成長させた場合の断面ＴＥＭ明野像（回折波ベクトルｇ004）を示す。転位を形成することなくＰｓｅｕｄｏｍｏｒｐｈｉｃなＧｅ0.977Ｓｎ0.023層が成長している。また、Ｓｉ基板上の場合に観察されたようなアモルファス相は観察されなかった。図６（ｂ）に同試料を６００℃で１０分間のＰＤＡ処理した後のＧｅ0.977Ｓｎ0.023層の断面ＴＥＭ明野像（回折波ベクトルｇ004）を示す。ＰＤＡ処理後も転位は観察されなかった。
【００４５】
次に、図７（ａ）にバルクＧｅ（００１）基板上にＧｅ0.975Ｓｎ0.025層を２２０ｎｍ成長させた直後の断面ＴＥＭ明野像（回折波ベクトルｇ004）を示す。ＰｓｅｕｄｏｍｏｒｐｈｉｃにＧｅ0.975Ｓｎ0.025層が成長している。膜厚を増大させても転位が導入されない理由は、低温成長しているため、膜が非平衡状態にあり、歪を内包しながら成長しているからである。また、Ｇｅ0.98Ｓｎ0.02／Ｓｉ系と比較して、Ｇｅ0.975Ｓｎ0.025／Ｇｅ系において、アモルファス相が観察されない理由は、成長温度が２００℃と同じ条件であるから、格子不整合度の違いに起因するところが大きいといえる。さらに、貫通転位が存在しないため、欠陥により誘発される表面近傍のアモルファス化は起こらないと考えられる。
【００４６】
図７（ｂ）に同試料を６００(Cで１０分間のＰＤＡ処理したＧｅ0.975Ｓｎ0.025層の断面暗視野像(回折波ベクトルｇ004)を示す。 ミスフィット転位がＧｅ0.975Ｓｎ0.025／バルクＧｅ（００１）基板界面に導入されている。回折波ベクトルｇ004およびｇ220で観察できることから、これらの転位は60o転位であることがわかった。また、矢印で示すように、その一部はバルクＧｅ（００１）基板に向かって伝播していることも観察された。
【００４７】
図８に図７（ｂ）で示した試料の平面ＴＥＭ像を示す。Ｇｅ0.975Ｓｎ0.025／バルクＧｅ（００１）基板界面で２つの<１１０>方向に伝播する６０o転位が観察された。転位は膜表面からハーフループ状に導入され、基板界面に到達した後、ミスフィット成分は界面に残留し、貫通成分は膜外に抜けたと考えられる。貫通転位密度は１０6 ｃｍ-2以下と見積もられた。また、丸印で示すように、図７（ｂ）中の、転位の一部が基板に向かって伝播している転位形態に対応すると見られる構造が平面ＴＥＭ像においても観察された。図８中の丸印部分の拡大像を図９に示す。６０o転位の転位線が交わらないことが確認できる。
【００４８】
このような転位形態は、交差する２本の６０o転位の転位線が、大きさが同じでお互いが平行なバーガースベクトルを有する時に起こる反応の結果形成されると考えられる。それぞれの転位が交差する点で転位の分裂反応（消滅反応）が起き、新たな転位線ができる。この分裂反応は、平行なバーガースベクトル持つ２本の転位が、転位同士の相互作用を避け、交差点で上下に分裂し転位線の長さを減少させることによってエネルギー的に安定な転位構造をとる反応である（非特許文献３４）。
【００４９】
次に、図１０（ａ）にバルクＧｅ（００１）基板上にＧｅ0.919Ｓｎ0.081層を３０ｎｍ成長させた試料の断面ＴＥＭ明野像を示す。８．１％の高Ｓｎ組成にもかかわらずＳｎは析出することなく、ＰｓｅｕｄｏｍｏｒｐｈｉｃなＧｅ0.919Ｓｎ0.081層が成長している。図１０（ｂ）に同試料を６００℃で１０分間のＰＤＡ処理したＧｅ0.919Ｓｎ0.081層の断面明視野像を示す。Ｇｅ0.919Ｓｎ0.081／バルクＧｅ（００１）基板界面近傍に多数のドット状の析出物が観察できる。この析出物を高分解能ＴＥＭで観察した格子像と回折パターンを図１１（ａ）および図１１（ｂ）に示す。格子像からモアレ縞が観察される。モアレ縞の間隔が２．７０ｎｍであることと回折パターンから、このモアレ縞はＧｅの１１１とβ−Ｓｎの２００面の干渉により形成されており、Ｇｅ0.919Ｓｎ0.081／バルクＧｅ（００１）基板界面近傍にβ−Ｓｎ相が析出していることがわかる。
【００５０】
これらの結果は以下のことを示す。低Ｓｎ組成の場合、ある膜厚以下では、ＰＤＡ処理をしてもＧｅ1-xＳｎx層内に転位は導入されず、一定の膜厚以上では、ＰＤＡ処理後、Ｇｅ1-xＳｎx／Ｇｅ基板界面にミスフィット転位が導入される。しかし、ある程度の膜厚以上であっても、高Ｓｎ組成の場合には、ＰＤＡ処理後、β−Ｓｎ相が界面付近に析出し膜内の歪が緩和されると考えられる。基板温度２００℃での低温ＭＢＥ法により、Ｓｎ組成８．１％までバルクＧｅ基板上にＰｓｅｕｄｏｍｏｒｐｈｉｃにＧｅ1-xＳｎx層を成長できることがわかった。
【００５１】
＜Ｇｅ（００１）基板上Ｇｅ1-xＳｎx層の歪緩和率測定結果＞
図１２にバルクＧｅ（００１）基板上にＧｅ0.975Ｓｎ0.025層を成長した直後のＧｅＳｎ（２２４）回折ピーク付近のＸ線回折２次元逆格子マッピング（ＸＲＤ−２ＤＲＳＭ）測定結果を示す。Ｇｅ（２２４）回折ピークの直下にＧｅＳｎ（２２４）回折ピークが観測されることから、断面ＴＥＭで観察されたようにＰｓｅｕｄｏｍｏｒｐｈｉｃにＧｅ0.975Ｓｎ0.025層が成長していることがわかる。
【００５２】
次に、ＧｅＳｎ（２２４）回折ピーク付近のＸＲＤ−２ＤＲＳＭからバルクＧｅ（００１）基板上のＧｅ0.977Ｓｎ0.023層、Ｇｅ0.975Ｓｎ0.025層およびＧｅ0.919Ｓｎ0.081層の［１１０］方向の歪緩和率を評価した。図１３にＸＲＤ−２ＤＲＳＭから得たＧｅ1-xＳｎx（２２４）回折ピークの逆格子点を示す。図中の点線は、結晶を等方的な弾性体と考え、Ｐｏｉｓｓｏｎ比に従って変形した場合の理想線である。図１４に［１１０］方向の歪緩和率とＶｅｇａｒＤ則から求めた成長直後およびＰＤＡ処理後のＧｅ1-xＳｎx層中のＳｎ組成を示す。［１１０］方向の歪緩和率に関して、低Ｓｎ組成で臨界膜厚以下の試料においては、ＰＤＡ処理前後で［１１０］方向の歪緩和率に変化は無い。低Ｓｎ組成で臨界膜厚以上の試料では、ＰＤＡ処理前後で［１１０］方向の歪緩和率に変化は見られるが、非常に小さな値（１％から５％）である。これは、発生および増殖するミスフィット転位の数が制限されているためであると考えられる。また、低Ｓｎ組成の試料では、ＰＤＡ処理前後でＳｎの組成に変化がないことから、Ｇｅ1-xＳｎx層内でのβ−Ｓｎ相の析出が無いことを示している。しかしながら、高Ｓｎ組成の試料ではＳｎ組成が８．１％（成長直後）から２．４％（ＰＤＡ処理後）に変化していた。これはＴＥＭ像で観察されたように膜内の歪を緩和するうえでβ−Ｓｎ相が界面に析出したためと考えられる。
【００５３】
＜仮想Ｇｅ基板の作製＞
ここからは、仮想Ｇｅ基板の作製法について述べる。Ｓｉ（００１）基板を前述の方法で清浄化後、そのまま超高真空装置内において、基板温度を２００℃に保ちながら、クヌーセンセルを用いた分子線エピタキシー法によりＧｅ層を４０ｎｍ成長させた。その後、同真空装置内において試料を７００℃、１０分間熱処理を施した。また、一部の試料はＧｅ層成長後、そのまま大気中に取り出し、７００℃、１分間の熱処理を窒素雰囲気中で行った。
【００５４】
図１５および図１６にＳｉ（００１）基板上に基板温度２００ ℃ でＧｅ層を４０ｎｍ成長させ、その後、熱処理を施した試料のＴＥＭ像を示す。図１５（ａ）および図１５（ｂ）は、それぞれ超高真空装置内で熱処理温度７００℃、１０分間の熱処理した場合の、断面暗視野ＴＥＭ像（回折波ベクトルｇ220）および平面ＴＥＭ像である。図１６（ａ）および図１６（ｂ）はＧｅ層を成長後、大気中に取り出し、窒素雰囲気中で７００℃、１分間の急速熱処理をした場合の、断面暗視野ＴＥＭ像（回折波ベクトルｇ220）および平面ＴＥＭ像である。
【００５５】
両試料ともに断面ＴＥＭ像からＧｅ／Ｓｉ界面に周期的に配列した転位が観察される。さらに平面ＴＥＭ像から２つの<１１０>方向に伸びた転位のネットワーク構造がはっきりと観察できる。これは、断面ＴＥＭ像で観察されたＧｅ／Ｓｉ界面の転位に相当し、その転位間隔は約１０ｎｍと見積もられた。ＳｉとＧｅの格子不整合度が４．２％であること、および刃状転位のバーガースベクトルを用いて、完全歪緩和した場合を仮定すると理論的に計算される転位間隔は９．５ｎｍである。それゆえ、Ｇｅ／Ｓｉの歪緩和は刃状転位によって支配的に行われていると見積もることができる。ＸＲＤ−２ＤＲＳＭ測定によって見積もられた熱処理後のＧｅ層の［１１０］方向および［００１］方向の歪緩和率は、超高真空熱処理および窒素雰囲気中急速熱処理の場合、共に１００％および１００％であった。ＴＥＭ像の観察結果も考慮するとバルクＳｉ（００１）基板上に［１１０］および［００１］方向ともにＧｅの格子定数を持ったＧｅ層が形成されていることが確認された。
【００５６】
結晶性に関して、両試料を比較すると、図１５（ｂ）および図１６（ｂ）の平面ＴＥＭ像から見積もられた貫通転位密度は、１０8~１０9ｃｍ-2、および１０10~１０11ｃｍ-2であった。超高真空中で熱処理した試料は、熱処理時間が１０分間と長いため、窒素雰囲気中で１分間急速熱処理した試料に比べて貫通転位が少ない。しかし、断面ＴＥＭ像から、図１５（ａ）超高真空熱処理後の表面はラフニングが生じているのに対して、図１６（ａ）窒素雰囲気中急速熱処理後の表面は平坦である。
【００５７】
図１７（ａ）および図１７（ｂ）に、超高真空熱処理後および窒素雰囲気中急速熱処理後の試料表面の原子間力顕微鏡像（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）像を示す。表面の平均二乗粗さ（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）は、超真空熱処理の場合、９．０ｎｍと大きな値を示すが、窒素雰囲気中急速熱処理の場合、１．０ｎｍ程度と非常に小さな値を示す。この結果は、大気圧窒素雰囲気中で急速熱処理を行うことで、Ｇｅ表面原子の泳動によるラフニングが抑制できることを示している。以上の結果を踏まえると、仮想Ｇｅ基板に向けた歪緩和Ｇｅ層の作製には、窒素雰囲気中での急速熱処理による方法が適していることがわかる。以下の実施例においては、急速熱処理法によって歪緩和させる方法を用いて作製した仮想Ｇｅ基板を用いた。
【００５８】
＜仮想Ｇｅ基板上へのＧｅ1-xＳｎx層の成長と転位構造評価＞
以下に、仮想Ｇｅ基板上におけるＧｅ1-xＳｎx層の成長について述べる。仮想Ｇｅ基板を前述の方法に従って洗浄し、表面を清浄化した。表面清浄化後、ＲＨＥＥＤによって２×１表面再構成構造を確認した。仮想Ｇｅ基板上に、基板温度１７０~２００℃でＧｅ1-xＳｎx層をエピタキシャル成長させた。Ｇｅの蒸着にはクヌーセンセルを用い、Ｓｎの蒸着にはアークプラズマガンを用いた。Ｇｅ1-xＳｎx層の成長後、幾つかの試料は、大気に取り出し、窒素雰囲気中、４００~６００℃で１~１０分間のＰＤＡ処理を行った。作製した試料の構造を図１８に示す。また、作製した試料の成長条件を図１９に示す。
【００５９】
＜低Ｓｎ組成（３．０％以下）Ｇｅ1-xＳｎx層の転位構造および表面形態＞
図２０（ａ）から図２０（ｈ）に、仮℃想Ｇｅ基板上に成長温度１７０℃で、Ｇｅ0.99Ｓｎ0.01層を１３００ｎｍ成長させる過程におけるＲＨＥＥＤパターンを示す。Ｇｅ0.99Ｓｎ0.01層の成長開始と共にＲＨＥＥＤパターンがストリーク状からスポット状に変化していくことがわかる。また、図２０（ｅ）に示した膜厚４００ｎｍの時点において、矢印で示すように多結晶リングパターンが観察され始めた。これは、単結晶成長から多結晶成長への遷移を示している。さらに成長を続けていくにつれて、多結晶リングパターンがよりはっきりと観察された。
【００６０】
図２１（ａ）に、図２１（ｈ）で示した試料の成長直後の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）、および図２１（ｂ）に、図中の丸印の制限視野回折パターンを示す。制限視野回折パターンからも多結晶成長に起因したリングパターンが観察された。図２１（ａ）の断面ＴＥＭ像中に白い矢印で示すような、Ｓｉ基板上の試料でも観察された均一なコントラストを持つアモルファス相が、膜厚２００ｎｍ付近でも観察された。また、貫通転位の周辺に黒い矢印で示すように積層欠陥が存在していることも観察された。しかし、ＲＨＥＥＤ観察の結果は、膜厚２００ｎｍにおいて、エピタキシャル成長を示しており、ＴＥＭとＲＨＥＥＤにおける観察結果で相違がある。これは、膜厚４００ｎｍ成長時にＧｅ0.99Ｓｎ0.01層表面近傍で起きたエピタキシャル層から多結晶およびアモルファス相への遷移が欠陥を介してＧｅ0.99Ｓｎ0.01層深部にまでおよぶ事を示唆している。いずれにせよ、Ｇｅ1-xＳｎx／仮想Ｇｅ基板系においても、Ｓｉ基板上の場合と同様にエピタキシャル成長できる臨界膜厚が存在することがわかる。これ以降は、多結晶およびアモルファス成長が起こらないような薄い膜厚で実験を行った。
【００６１】
図２２（ａ）および図２２（ｂ）に成長温度２００℃において、仮想Ｇｅ基板上Ｇｅ0.99Ｓｎ0.01層を４０ｎｍ成長させた直後、および６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）をそれぞれ示す。図２３（ａ）および図２３（ｂ）に成長温度２００℃において、仮想Ｇｅ基板上Ｇｅ0.973Ｓｎ0.027層を４０ｎｍ成長させた直後および６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）をそれぞれ示す。図２４（ａ）および図２４（ｂ）には、仮想Ｇｅ基板上にＧｅ0.978Ｓｎ0.022層を２１０ｎｍ成長させた直後および６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）をそれぞれ示す。図２２（ａ）、図２３（ａ）および図２４（ａ）より、成長直後のＧｅ1-xＳｎx層では、表面までエピタキシャル層が形成され、Ｓｉ（００１）バルク基板上の試料で観察されたようなアモルファス相が形成されていないことが観察された。また、Ｇｅ1-xＳｎx層中に多数の貫通転位が観察されるが、これらは、仮想Ｇｅ基板中に存在する貫通転位がＧｅ1-xＳｎx／仮想Ｇｅ基板界面を介してＧｅ1-xＳｎx層中に引き継がれたものである。
【００６２】
図２５に、図２４（ａ）で示した同試料の同領域を回折ベクトルｇ220で観察した成長直後の断面ＴＥＭ像を示す。回折ベクトルｇ220の観察においても、回折ベクトルｇ004で観察した場合と同様に、貫通転位が結像されている。この結果は、回折ベクトルとバーガースベクトルの関係より、仮想Ｇｅ基板およびＧｅ1-xＳｎx層中に存在する貫通転位は、６０o転位の特徴を持つことを示している。
【００６３】
図２６（ａ）に図２４（ａ）に示したのと同じ、Ｇｅ0.978Ｓｎ0.022層成長直後の試料の平面ＴＥＭ像を示す。Ｇｅ層／バルクＳｉ（００１）基板界面に形成されている２つの［１１０］方向に直線状に伸びる刃状転位ネットワークと共に、矢印で示したようなＧｅ層からＧｅ0.978Ｓｎ0.022層に伸びる貫通転位を示す短い転位が観察された。これらの貫通転位はＳｎ組成１．０％、および２．７％の試料においても観察された。
【００６４】
図２２（ｂ）に示した、６００℃、１０分間のＰＤＡ後のＧｅ0.99Ｓｎ0.01試料においては、転位の挙動に大きな変化は観察されなかったが、図２３（ａ）および図２４（ａ）で観察された貫通転位は、ＰＤＡ処理後に劇的に変化している。図中の矢印で示すように、Ｇｅ1-xＳｎx／仮想Ｇｅ基板界面にみられるミスフィット転位とＧｅ1-xＳｎx層内に曲がった転位群が観察される。
【００６５】
図２６（ｂ）に仮想Ｇｅ基板上にＧｅ0.978Ｓｎ0.022層を２１０ｎｍ成長させた直後および６００℃で１０分間のＰＤＡ処理を施した試料の平面ＴＥＭ像を示す。また、図２７（ａ）および図２７（ｂ）に、仮想Ｇｅ基板上に膜厚４０ｎｍのＧｅ0.99Ｓｎ0.01層を成長後、および膜厚４０ｎｍのＧｅ0.973Ｓｎ0.027層を成長後、６００℃で１０分間のＰＤＡ処理を施した試料の平面ＴＥＭ像をそれぞれ示す。これらＰＤＡ処理後の平面ＴＥＭ像より、成長直後に観察された貫通転位を示す短い転位が減少していることが分かる。貫通転位密度は約１０10ｃｍ-2と見積もられ、成長直後より一桁減少した。これらの結果は、ＰＤＡ処理がＧｅ1-xＳｎx／仮想Ｇｅ基板界面での貫通転位の横方向の伝播を促進し、膜中の貫通転位密度の減少に繋がることを示している。
【００６６】
次に、これら３種類のＧｅ1-xＳｎx試料の表面形態をＡＦＭで観察した結果を示す。図２８（ａ）および図２８（ｂ）に、仮想Ｇｅ基板上Ｇｅ0.99Ｓｎ0.01層およびＧｅ0.973Ｓｎ0.027層を４０ｎｍ成長させ、６００℃で１０分間のＰＤＡ処理を施した試料表面のＡＦＭ像を示す。また、図２８（ｃ）に仮想Ｇｅ基板上にＧｅ0.978Ｓｎ0.022層を２１０ｎｍ成長させ、６００℃で１０分間のＰＤＡ処理を施した試料のＡＦＭ像を示す。これらのＲＭＳ値は、それぞれ１．９ｎｍ、０．６ｎｍおよび１．０ｎｍであった。どの試料においても、ＰＤＡ処理後も下地の仮想Ｇｅ基板の平坦性を維持していた。
【００６７】
＜高Ｓｎ組成（５．０％以上）Ｇｅ1-xＳｎx層の転位構造および表面形態＞
次にＳｎ組成が５．８％および８．５％の試料をＴＥＭ観察した結果を示す。図２９（ａ）および図２９（ｂ）に成長温度２００℃において、仮想Ｇｅ基板上にＧｅ0.942Ｓｎ0.058層を膜厚４０ｎｍ、Ｇｅ0.915Ｓｎ0.085層を膜厚１５ｎｍ成長し、６００℃で１０分間のＰＤＡ処理した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）を示す。図３０（ａ）および図３０（ｂ）に同試料における図２９（ａ）および図２９（ｂ）と同視野の断面ＴＥＭ暗視野像（回折波ベクトルｇ220）を示す。成長直後の断面ＴＥＭ観察結果は前述のＳｎ組成２．５％の試料の転位構造と同様であった。図２９（ａ）および図２９（ｂ）より、Ｇｅ1-xＳｎx／仮想Ｇｅ基板界面に、貫通転位が横方向に伝播していること、および界面に６０°転位のコントラストが観察できる。また、図３０（ａ）および図３０（ｂ）から、Ｇｅ1-xＳｎx／仮想Ｇｅ基板界面に、直径約１０ｎｍの球状の析出物が観察された。これらは、ＰＤＡ処理後のＧｅ0.919Ｓｎ0.081／バルクＧｅ基板界面で観察されたように、β−Ｓｎ相の析出物であると考えられる。断面ＴＥＭ像より、その数密度は、Ｓｎ組成Ｓｎ５．８％および８．５％の時、それぞれ３．０×１０9ｃｍ-2および２．０×１０10ｃｍ-2と見積もられた。高Ｓｎ組成になるほどＳｎの析出が生じ易い傾向にあるといえる。
【００６８】
次に、これら２種類のＧｅ1-xＳｎx層の表面形態をＡＦＭで観察した結果を示す。図３１（ａ）および図３１（ｂ）に、仮想Ｇｅ基板上Ｇｅ0.942Ｓｎ0.058層を４０ｎｍおよびＧｅ0.915Ｓｎ0.085層を１５ｎｍ成長させ、６００℃で１０分間のＰＤＡ処理を施した試料のＡＦＭ像を示す。これらのＲＭＳ値は、それぞれ０．６ｎｍおよび１．２ｎｍであった。どの試料においても、ＰＤＡ処理後も下地の仮想Ｇｅ基板の平坦性を維持していた。
【００６９】
次に、高Ｓｎ組成で膜厚が厚い試料についての結果を示す。図３２（ａ）および図３２（ｂ）に、成長温度１７０℃において、仮想Ｇｅ基板上にＧｅ0.937Ｓｎ0.063層を３００ｎｍ成長させた直後および６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）を示す。ＰＤＡ処理後、貫通転位の横方向への伝播が観察された。一方、成長直後の膜表面は、非常に平坦であったのに対して、ＰＤＡ処理後、表面のラフニングが顕著に起こっていることが観察された。
【００７０】
図３３（ａ）および図３３（ｂ）に、仮想Ｇｅ基板上にＧｅ0.937Ｓｎ0.063層を３００ｎｍ成長させた試料のＰＤＡ処理後の表面を、ＡＦＭおよび走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察した結果をそれぞれ示す。図３３（ａ）および図３３（ｂ）から、表面ラフニングが観察され、図３３（ａ）のＡＦＭ像から見積もられたＲＭＳは、２２ｎｍと非常に大きな値を示した。また、表面に数密度が６．４×１０7ｃｍ-2の析出物が観察された。析出物と判断した理由は、図３３（ｂ）のＳＥＭ像のコントラストの違いからである。これらの析出物は、４００℃および５００℃のＰＤＡ処理後においても観察された。
【００７１】
図３４（ａ）、図３４（ｂ）、および図３４（ｃ）に、仮想Ｇｅ基板上Ｇｅ0.937Ｓｎ0.063層を５００℃で１０分間ＰＤＡ処理した後のＳＥＭ像、断面ＴＥＭ暗視野像（回折波ベクトルｇ004）および制限視野回折パターンをそれぞれ示す。図３４（ａ）より、６００℃で１０分間ＰＤＡ処理した後の表面形態と、同様の表面形態が得られていることが確認できる。また、同ＳＥＭ像よりＧｅ0.937Ｓｎ0.063層表面に析出物が観察された。図３４（ｂ）の断面ＴＥＭ像から析出物を観察し、図３４（ｃ）の回折パターンからβ−Ｓｎ相に起因した｛２００｝、｛００４｝および｛３０１｝面の回折スポットが得られた。これにより、表面の析出物は、β−Ｓｎであることが明らかとなった。貫通転位に関して、断面ＴＥＭ観察より、４００℃および５００℃の熱処理においても、Ｇｅ1-xＳｎx／仮想Ｇｅ基板界面で横方向にすべり６０o転位を界面に残しているのが観察された。
【００７２】
高Ｓｎ組成で膜厚が薄い場合、ＰＤＡ処理後にＧｅ1-xＳｎx／仮想Ｇｅ基板界面に直径約１０ｎｍの球状のβ−Ｓｎ相が析出するが、表面の平坦性は維持される。しかし、膜厚が厚い場合、ＰＤＡ処理後に数百ｎｍのβ−Ｓｎ相の析出物が形成され、Ｇｅ1-xＳｎx層表面の平坦性は非常に悪化することがわかった。これらの結果は、高Ｓｎ組成Ｇｅ1-xＳｎx層の場合は、膜厚を薄くして適切なＰＤＡ処理条件を選択すれば、Ｓｎの析出を抑制しながら転位のみを動かし、歪緩和を促進することができることを示唆している。
【００７３】
＜仮想Ｇｅ基板上Ｇｅ1-xＳｎx層の結晶性評価＞
ＧｅＳｎ（２２４）回折ピーク付近のＸＲＤ−２ＤＲＳＭの形状から仮想Ｇｅ基板上のＧｅ0.978Ｓｎ0.022層の結晶性を評価した。図３５（ａ）および３５（ｂ）にそれぞれ成長直後および６００℃で１０分間のＰＤＡ処理後のＸＲＤ−２ＤＲＳＭ測定結果を示す。図３５（ａ）より、［１１０］方向に拡がる非常にブロードな回折プロファイルと矢印で示すような［００１］方向に伸びるテイルを得た。このような回折プロファイルは、図３５（ｂ）で示すようにＰＤＡを行うことで非常に鋭い、また、対称的な回折プロファイルに変化した。［１１０］方向のＦＷＨＭより、面内の結晶ドメインサイズを見積もるとＰＤＡ処理前後で５０ｎｍから７３ｎｍに変化することがわかった。
【００７４】
図３６に、Ｇｅ1-xＳｎx成長直後およびＰＤＡ処理後の試料について、ＸＲＤ−２ＤＲＳＭの結果から評価したドメインサイズ変化を示す。Ｓｎの析出が顕著に観察されなかった試料では、ＰＤＡ処理後、ドメインサイズが増加していた。これはＰＤＡ処理を行うことでＧｅ1-xＳｎx層内の貫通転位が減少したことを示しており、ＴＥＭ観察結果と一致する。また、図３５（ｂ）の結果では、ＰＤＡ処理後に仮想Ｇｅ基板に起因するピークが消失している。これは図２４（ｆ）でみられたようにＰＤＡ処理後、貫通転位同士の反応によりＧｅ層にハーフループ状の転位が導入されるからである。
【００７５】
＜仮想Ｇｅ基板上Ｇｅ1-xＳｎx層の歪緩和率測定結果＞
図３７に、ＸＲＤ−２ＤＲＳＭ法によって評価された、仮想Ｇｅ基板上にエピタキシャル成長したすべてのＧｅ1-xＳｎx試料の成長直後およびＰＤＡ処理後のＧｅＳｎ（２２４）回折ピーク位置を示す。図中の点線は、結晶を等方的な弾性体と考え、Ｐｏｉｓｓｏｎ比に従って変形した場合の理想線である。すべての試料に対して、膜の歪緩和が起こっていることがわかる。しかし、図３７より、Ｓｎ組成２．７％、５．８％および８．５％の試料に対して、ＰＤＡ処理後、Ｐｏｉｓｓｏｎ比に従って歪緩和する理論線より内側にピーク位置が観測された。これは、Ｓｎの析出が原因であると考えられる。
【００７６】
図３８に図３７に示したＧｅＳｎ（２２４）回折ピーク位置の変化より見積もられたＰＤＡ処理前後のＧｅ1-xＳｎx層の［１１０］方向に対する歪緩和率を示す。成長直後のＳｎ組成がＰＤＡ処理後に理論線より低Ｓｎ組成側に観測されたＳｎ組成２．７％、５．８％および８．５％の試料に対しては、ＰＤＡ処理後のピーク位置上にくるＳｎ組成から歪緩和率を求めている。
【００７７】
比較のために従来のバルクＧｅ基板上に形成したＧｅ1-xＳｎx層の［１１０］方向歪緩和率も示す。仮想Ｇｅ基板を用いた場合、いずれの試料でも一定量の歪緩和が起こっていることがわかる。また、バルクＧｅ基板上の試料ではその［１１０］方向歪緩和率は非常に小さいが、仮想Ｇｅ基板上の試料の場合、［１１０］方向歪緩和率は非常に高い値であった。この結果は、ＴＥＭ観察した時に見られるＧｅ1-xＳｎx／Ｇｅ基板界面のミスフィット転位の存在からも明らかである。バルクＧｅ基板上の試料と比較して、熱処理条件は同じであるがその歪緩和率は基板の違いに決定的に依存している。これらの結果は仮想Ｇｅ基板上に成長したＧｅ1-xＳｎx層中に存在する貫通転位が効果的に歪緩和に寄与していることを示している。また、図３９に、ＰＤＡ処理後の（１１０）面間隔とＧｅに対して印加できる歪量を示す。ＰＤＡ処理後の（１１０）面間隔はいずれもＧｅの（１１０）面間隔以上の値を示しており、伸張歪Ｇｅ層を成長させるためのバッファ層となり得る可能性を持っている。
【００７８】
＜伸張歪Ｇｅ層の成長＞
以下では、実際に、歪緩和Ｇｅ1-xＳｎx層上に伸張歪Ｇｅ層を成長させた結果を示す。図４０に作製した試料の断面構造を示す。歪緩和させたＧｅ1-xＳｎx層は、仮想Ｇｅ基板と同様の洗浄を行い、再び成長チャンバーに搬送した後、仮想Ｇｅ基板と同様の清浄化熱処理を行った。歪Ｇｅ層となるＧｅ層は、成長温度３００℃で行った。成長直後のＳｎ組成の設計値は、８．０％とした。
【００７９】
図４１（ａ）にＧｅ（２４ｎｍ）／Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板の断面ＴＥＭ暗視野像（回折波ベクトルｇ220）を示す。Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板界面にβ−Ｓｎ相の析出が観察された。図４１（ｂ）に同試料の同観察領域における断面ＴＥＭ暗視野像（回折波ベクトルｇ004）を示す。また、図４１（ｃ）に別領域の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）を示す。図４１（ｂ）および図４１（ｃ）で観察されるように、Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板界面に６０o転位に起因するコントラストが観察され、転位による膜内の歪緩和が起こっていることがわかる。一方、Ｇｅ／ Ｇｅ0.922Ｓｎ0.078界面には横方向に滑った転位のコントラストはまったく観察されない。これは、下地のＧｅ1-xＳｎx層に対してＧｅ層がＰｓｅｕｄｏｍｏｒｐｈｉｃ成長していることを示唆している（β−Ｓｎ相が析出しているのでＳｎ組成はｘとした）。つまり、バルクＧｅに比べてより大きな（１１０）面間隔を持つ伸張歪を有するＧｅ層が形成されていることを示している。
【００８０】
図４２は、図４１に示したものと同一試料のＧｅＳｎ（２２４）ピークおよび歪Ｇｅ（２２４）ピーク付近のＸＲＤ−２ＤＲＳＭ測定結果である。仮想Ｇｅピークとオーバーラップしているものの歪Ｇｅに起因するピークが観測できる。エピタキシャルＧｅ層が歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層にＰｓｅｕｄｏｍｏｒｐｈｉｃに成長した場合、（１１０）面間隔が歪緩和ゲルマニウム錫（Ｇｅ0.955Ｓｎ0.045）バッファ層に整合し、Ｐｏｉｓｓｏｎ比に従って（００１）面間隔が小さくなる。そのため、２次元逆格子マップ上では、仮想Ｇｅ基板ピークからＰｏｉｓｓｏｎ比に従った直線上で、かつ歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層の真上に歪Ｇｅ層の回折ピークが現れることが期待される。一方で、図３５（ｂ）に関して先に説明したように、仮想Ｇｅ基板に起因するピークは、Ｇｅ1-xＳｎx層のＰＤＡ処理後、ハーフループ状の転位が仮想Ｇｅ基板中に導入されるため、ピーク強度が減少する。しかし、仮想Ｇｅ基板作製後のＧｅ（２２４）ピーク、およびＧｅ1-xＳｎx層成長直後の仮想Ｇｅ基板（２２４）ピーク位置は、必ず理論計算から得られるＧｅ（２２４）ピーク位置に測定された。つまり、仮想Ｇｅ基板の格子定数は、Ｇｅ1-xＳｎx層成長直後においても全く変化しない。それゆえ、歪Ｇｅ（２２４）ピークを求める場合において、仮想Ｇｅ（２２４）ピーク位置は、理論計算から得られるＧｅ（２２４）ピーク位置にあると仮定して評価を行った。図４２に示したＸＲＤ−２ＤＲＳＭの結果から、Ｇｅ0.922Ｓｎ0.078バッファ層のＳｎ組成と歪Ｇｅ層のピーク位置と歪量を評価した。ＧｅＳｎ（２２４）ピーク位置から、Ｓｎ組成は４．５％と見積もることができた。［１１０］方向歪緩和率は、５８％であった。
【００８１】
図４２中に点線で示した位置の回折プロファイルを図４３に示す。図４３には、得られた回折プロファイルに対してピーク分離を行った、仮想Ｇｅ基板および歪Ｇｅ層それぞれのプロファイルも示してある。仮想Ｇｅ基板および歪Ｇｅ層ピーク位置から確かに［１１０］方向に伸張歪を有する歪Ｇｅ層が、歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層上に形成されていることが確認された。
【００８２】
図４２、および図４３から、歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層および歪Ｇｅ層の（１１０）面間隔を算出した。歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層および歪Ｇｅ層の（１１０）面間隔の値は、それぞれ０．４０１６ｎｍおよび０．４０１５ｎｍであった。歪Ｇｅ層は歪緩和Ｇｅ0.955Ｓｎ0.045バッファ層に対して、Ｐｓｅｕｄｏｍｏｒｐｈｉｃ成長していることを示している。これは、図４１に示した断面ＴＥＭ観察による結果と一致する。また、歪Ｇｅ層は、バルクＧｅに対して０．３５％の伸張歪を有している。
【００８３】
＜Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx層および歪Ｇｅ層の形成＞
次に、伸張歪Ｇｅ層へ印加する歪量の増大を目的に、Ｓｎ組成に傾斜をつけて多段階にＧｅ1-xＳｎx層を成長する方法を検討した。この時、Ｓｎ組成を増大させるためにはＧｅ1-xＳｎx層からのＳｎの析出を抑制することが必要である。前述までの実験から、図３７に示したように、Ｓｎ組成２．７％のＧｅ1-xＳｎx層を熱処理した場合、Ｓｎの析出が起こり、Ｓｎ組成が２．５％に減少することが明らかになった。一方、Ｓｎ組成が２．５％以下の場合には、Ｓｎの析出は起こらないといえる。この結果は、Ｓｎ組成の増大によって、下地のＧｅ層に対するＧｅ1-xＳｎx層のミスフィット歪の量が大きくなると、Ｓｎの析出が促進されることを示唆している。Ｓｎ組成２．５％の場合のＧｅ1-xＳｎx層におけるＧｅ層に対するミスフィット量を求めると格子定数比で０．３７％となる。そこで、下地となる仮想Ｇｅ層あるいはＧｅ1-yＳｎy層に対して、成長するＧｅ1-xＳｎx層のミスフィット量が格子定数比で０．３７％よりも小さくなるように、各段階におけるＧｅ1-xＳｎx層のＳｎ組成の設定を行った。
【００８４】
以下、試料作製方法について述べる。図４４に作製した試料の断面構造を示す。先述の方法で作製した仮想Ｇｅ基板表面を先述のアンモニア溶液によって洗浄した後、第一段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚６０ｎｍのＧｅ0.990Ｓｎ0.010層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間のＰＤＡ処理を施した。再度、試料をアンモニア溶液で洗浄後、超高真空装置に導入し、４５０℃、３０分間の熱処理を施し、表面を清浄化した。第二段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚７０ｎｍのＧｅ0.970Ｓｎ0.030層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間のＰＤＡ処理を施した。再度、試料をアンモニア溶液で洗浄後、超高真空装置に導入し、４５０℃、３０分間の熱処理を施し、表面を清浄化した。第三段階のＧｅ1-xＳｎx層として、基板温度２００℃において、膜厚５０ｎｍのＧｅ0.933Ｓｎ0.067層を成長した。その後、試料を大気中に取り出し、窒素雰囲気中で７００℃、１０分間のＰＤＡ処理を施した。再度、試料をアンモニア溶液で洗浄後、超高真空装置に導入し、４５０℃、３０分間の熱処理を施し、表面を清浄化した。最後に歪Ｇｅ層として、基板温度２５０℃で、膜厚２０ｎｍのＧｅ層を成長した。
【００８５】
図４５（ａ）および図４５（ｂ）に作製した作製したＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層および歪Ｇｅ層試料の断面ＴＥＭ像、およびその歪Ｇｅ／ＧｅＳｎ界面を拡大した原子分解能ＴＥＭ像をそれぞれ示す。仮想Ｇｅ基板と各段階のＧｅ1-xＳｎx層との界面においては、ミスフィット転位に起因する、線状のコントラストが観察できる。これはミスフィット転位の伝播によって、Ｇｅ1-xＳｎx層が歪緩和していることを示している。また、Ｇｅ1-xＳｎx層中には残留した貫通転位も観察できる。
【００８６】
一方、図４５（ａ）に示すように表面の歪Ｇｅ／Ｇｅ1-xＳｎx層界面においては、そのようなミスフィット転位が観察されない。図４５（ｂ）に示したような原子分解能の観察においても、矢印で示した歪Ｇｅ／Ｇｅ1-xＳｎx層界面に転位が導入されている様子は観察されず、［１１０］方向に原子が整列している様子が観察できる。これは、Ｇｅ層がＧｅ1-xＳｎx層上にｐｓｅｕｄｏｍｏｒｐｈｉｃに成長していることを示しており、Ｇｅ層に歪が印加されていることを示唆している。
【００８７】
図４６（ａ）および図４６（ｂ）に第三段階のＧｅ1-xＳｎx層成長直後の試料、およびＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層上にＧｅ層を成長した試料のＧｅ（２２４）逆格子点近傍のＸＲＤ−２ＤＲＳＭ観察結果をそれぞれ示す。図４６（ａ）から仮想Ｇｅ基板および各Ｇｅ1-xＳｎx層が混ざり合うことなく形成されていることがわかる。また、図４６（ａ）と図４６（ｂ）との比較から、第三段階のＧｅ1-xＳｎx層成長後の熱処理によって、最上部のＧｅ1-xＳｎx層の歪緩和が進んでいることがわかる。また、図４６（ｂ）においては、仮想Ｇｅ基板とは異なる位置にＧｅ（２２４）回折ピークが観察され、歪Ｇｅ層が形成されていることがわかる。
【００８８】
図４７（ａ）および図４７（ｂ）にＸＲＤ−２ＤＲＳＭ法によって評価された歪Ｇｅ／Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx試料の各段階、各層の（２２４）回折ピーク位置、および記号の説明と評価された各段階における各Ｇｅ1-xＳｎx層の歪緩和率をそれぞれ示す。図４７（ａ）より工程が進むにしたがって、Ｇｅ1-xＳｎx層の歪緩和が促進される様子がわかる。また、第一段階、第二段階のＧｅ1-xＳｎx層においては歪Ｇｅ成長後もＳｎ組成が維持されており、Ｓｎの析出が抑制されていることがわかる。第三段階のＧｅ1-xＳｎx層においては歪Ｇｅ成長後もＳｎ組成が若干低下しているが、Ｓｎ組成５．５％と高い値を保っていることがわかる。また、図４７（ｂ）から歪Ｇｅ層成長後に８０％を超える大きな歪緩和率が達成されていることもわかる。図４７（ａ）に示した歪Ｇｅ（２２４）ピークの位置から、歪Ｇｅ層の（１１０）面間隔および歪量は、それぞれ０．４０２８ｎｍ、および０．６８％と評価され、本手法によって作製された歪Ｇｅ層が従来にない大きな歪量を有していることがわかる。
【００８９】
Ｆｉｓｃｈｅｔｔｉらの理論計算に従えば、上記で作製したこれらの歪Ｇｅ層は、バルクＧｅのキャリア移動度と比較して、電子で１．１倍以上、正孔で１．３倍以上のキャリア移動度を有すると予測される。また、先述のＫｉｍｅｒｌｉｎｇらやアリゾナ州立大学のグループが報告している歪Ｇｅ層の最大の伸張歪量は０．２５％であり、これらの値と比較しても、今回、我々が作製した伸張歪Ｇｅ層の歪量は大きな値であるといえる。
以下、付記を記載する。
（付記１）
半導体素子用の多層膜構造体の形成方法であって、シリコン基板１１の上方にゲルマニウム層１２を形成する工程と、その上方にゲルマニウム錫混晶層１３を形成する工程と、その上方に伸張歪ゲルマニウム層１４を形成する工程を含むこと特徴とする多層膜構造体１０の形成方法。
（付記２）
前記ゲルマニウム錫混晶層１３の錫組成が４．５％以上であることを特徴とする付記１に記載の多層膜構造体１０の形成方法。
（付記３）
前記伸張歪ゲルマニウム層１４の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、付記１または２に記載の多層膜構造体１０の形成方法。
（付記４）
前記ゲルマニウム層１２から前記ゲルマニウム錫混晶層１３へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層１３内の歪緩和を促進することを特徴とする付記１乃至３のいずれか一に記載の多層膜構造体１０の形成方法。
（付記５）
半導体素子用の多層膜構造体の形成方法であって、シリコン基板２１の上方にゲルマニウム層２２を形成する工程と、その上方に錫組成の異なる複数のゲルマニウム錫混晶層２３乃至２５からなる多層構造を順次形成する工程と、その上方に伸張歪ゲルマニウム層２６を形成する工程を含むことを特徴とする多層膜構造体２０の形成方法。
（付記６）
上記ゲルマニウム層２２およびゲルマニウム錫混晶層２３乃至２５からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、０．３７％よりも小さいことを特徴とする、付記５に記載の多層膜構造体２０の形成方法。
（付記７）
前記ゲルマニウム錫混晶層２５の錫組成が４．５％以上であることを特徴とする付記５または６に記載の多層膜構造体２０の形成方法。
（付記８）
前記伸張歪ゲルマニウム層２６の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、付記５乃至７のいずれか一に記載の多層膜構造体２０の形成方法。
（付記９）
前記ゲルマニウム層２２から前記ゲルマニウム錫混晶層２３乃至２５へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層２３乃至２５内の歪緩和を促進することを特徴とする付記５乃至８のいずれか一に記載の多層膜構造体２０の形成方法。
（付記１０）
半導体素子用の多層膜構造体であって、シリコン基板１１の上方に形成されたゲルマニウム層１２と、その上方に形成されたゲルマニウム錫混晶層１３と、その上方に形成された伸張歪ゲルマニウム層１４を含むことを特徴とする多層膜構造体１０。
（付記１１）
前記ゲルマニウム錫混晶層１３中の錫組成が４．５％以上であることを特徴とする付記１０に記載の多層膜構造体１０。
（付記１２）
前記伸張歪ゲルマニウム層１４の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、付記１０または１１に記載の多層膜構造体１０。
（付記１３）
半導体素子用の多層膜構造体であって、シリコン基板２１の上方に形成されたゲルマニウム層２２と、その上方に形成された錫組成の異なる複数のゲルマニウム錫混晶層２３乃至２５からなる多層構造と、その上方に形成された伸張歪ゲルマニウム層２６とを備えることを特徴とする多層膜構造体２０。
（付記１４）
上記ゲルマニウム層２２およびゲルマニウム錫混晶層２３乃至２５からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、０．３７％よりも小さいことを特徴とする、付記１３に記載の多層膜構造体２０。
（付記１５）
前記ゲルマニウム錫混晶層２５の錫組成が４．５％以上であることを特徴とする付記１３または１４に記載の多層膜構造体２０。
（付記１６）
前記伸張歪ゲルマニウム層２６の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、付記１３乃至１５のいずれか一に記載の多層膜構造体２０。
【図面の簡単な説明】
【００９０】
【図１】本発明の歪Ｇｅ層を有する多層膜構造体を説明するための図。
【図２】本発明の歪Ｇｅ層を有する多層膜構造体を説明するための図。
【図３】Ｓｉ（００１）基板上Ｇｅ0.98Ｓｎ0.02層の（ａ）成長直後の断面ＴＥＭ像。（ｂ）表面近傍の高分解能ＴＥＭ像。（ｃ）制限視野回折パターン。
【図４】Ｓｉ（００１）基板上に成長したＧｅ0.98Ｓｎ0.02層Ｇｅ1-xＳｎx（２２４）ピーク付近のＸＲＤ−２ＤＲＳＭ測定結果。
【図５】Ｇｅ（００１）基板上に成長したＧｅ1-xＳｎx層の試料構造。
【図６】バルクＧｅ（００１）基板上のＧｅ0.977Ｓｎ0.023層（ａ）成長直後の試料、および（ｂ）６００℃、１０分間のＰＤＡ処理後の断面ＴＥＭ像。
【図７】バルクＧｅ（００１）基板上のＧｅ0.975Ｓｎ0.025層（ａ）成長直後の試料、および（ｂ）６００℃、１０分間のＰＤＡ処理後の断面ＴＥＭ像。
【図８】バルクＧｅ（００１）基板上に成長したＧｅ0.975Ｓｎ0.025層の平面ＴＥＭ像。
【図９】図８中の丸印部分の拡大像。
【図１０】バルクＧｅ（００１）基板上のＧｅ0.919Ｓｎ0.081層の（ａ）成長直後、および（ｂ）６００℃、１０分間のＰＤＡ処理後の断面ＴＥＭ像。
【図１１】図１０（ｂ）中の析出物を高分解能ＴＥＭで観察した（ａ）格子像と（ｂ）回折パターン。
【図１２】バルクＧｅ（００１）基板上にＧｅ0.975Ｓｎ0.025層を成長した直後の試料のＧｅＳｎ（２２４）回折ピーク付近のＸＲＤ−２ＤＲＳＭ測定結果。
【図１３】バルクＧｅ（００１）基板上のＧｅ1-xＳｎx層成長試料におけるＸＲＤ−２ＤＲＳＭにより評価したＧｅＳｎ（２２４）回折ピークの逆格子点位置のまとめ。
【図１４】バルクＧｅ（００１）基板上のＧｅ1-xＳｎx層成長試料におけるＧｅＳｎ（２２４）回折ピークの逆格子点から得られた［１１０］方向の歪緩和率のまとめ。
【図１５】Ｓｉ（００１）基板上にＧｅ層を成長後、超高真空装置内で熱処理温度７００℃、１０分間の熱処理した試料の、（ａ）断面暗視野ＴＥＭ像および（ｂ）平面ＴＥＭ像。
【図１６】Ｓｉ（００１）基板上にＧｅ層を成長後、窒素雰囲気中で７００℃、１分間の急速熱処理をした試料の、（ａ）断面暗視野ＴＥＭ像および（ｂ）平面ＴＥＭ像。
【図１７】Ｓｉ（００１）基板上にＧｅ層を成長後、（ａ）超高真空熱処理後および（ｂ）窒素雰囲気中急速熱処理した試料表面のＡＦＭ像。
【図１８】仮想Ｇｅ基板上に成長したＧｅ1-xＳｎx層の試料断面構造。
【図１９】仮想Ｇｅ基板上に成長したＧｅ1-xＳｎx層の成長条件。
【図２０】仮想Ｇｅ基板上へＧｅ0.99Ｓｎ0.01層を１３００ｎｍ成長させる過程におけるＲＨＥＥＤパターン。（ａ）Ｓｉ基板清浄表面、（ｂ）Ｇｅ層成長直後、（ｃ）仮想Ｇｅ基板清浄表面、（Ｄ）Ｇｅ0.99Ｓｎ0.01層２００ｎｍ、（ｅ）４００ｎｍ、（ｆ）６００ｎｍ、（ｇ）８００ｎｍ、（ｈ）１３００ｎｍ成長後。
【図２１】仮想Ｇｅ基板上へのＧｅ0.99Ｓｎ0.01層１３００ｎｍ成長直後の（ａ）断面ＴＥＭ暗視野像、および（ｂ）図２１（ａ）中の丸印内の制限視野回折パターン。
【図２２】仮想Ｇｅ基板上へ膜厚４０ｎｍのＧｅ0.99Ｓｎ0.01層を成長させた（ａ）直後および（ｂ）６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像。
【図２３】仮想Ｇｅ基板上へ膜厚４０ｎｍのＧｅ0.973Ｓｎ0.027層を成長させた（ａ）直後および（ｂ）６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像。
【図２４】仮想Ｇｅ基板上に膜厚２１０ｎｍのＧｅ0.978Ｓｎ0.022層を成長させた（ａ）直後および（ｂ）６００℃で１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像。
【図２５】Ｇｅ0.978Ｓｎ0.022層を２１０ｎｍ成長させた直後試料の図２４（ａ）で示したものと同じ領域を回折ベクトルｇ220で観察した断面ＴＥＭ像。
【図２６】仮想Ｇｅ基板上へ膜厚２１０ｎｍのＧｅ0.978Ｓｎ0.022層を成長させた（ａ）直後および（ｂ）ＰＤＡ処理後の試料の平面ＴＥＭ像。
【図２７】（ａ）仮想Ｇｅ基板上に膜厚４０ｎｍのＧｅ0.99Ｓｎ0.01層を成長後、６００℃で１０分間のＰＤＡ処理を施した試料、および（ｂ）仮想Ｇｅ基板上に膜厚４０ｎｍのＧｅ0.973Ｓｎ0.027層を成長後、６００℃で１０分間のＰＤＡ処理を施した試料の平面ＴＥＭ像。
【図２８】仮想Ｇｅ基板上に膜厚４０ｎｍの（ａ）Ｇｅ0.99Ｓｎ0.01層および（ｂ）Ｇｅ0.973Ｓｎ0.027層、および（ｃ）膜厚２１０ｎｍのＧｅ0.978Ｓｎ0.022層を成長後、６００℃、１０分間のＰＤＡ処理を施した試料表面のＡＦＭ像
【図２９】仮想Ｇｅ基板上に（ａ）膜厚４０ｎｍのＧｅ0.942Ｓｎ0.058層、および（ｂ）膜厚１５ｎｍのＧｅ0.915Ｓｎ0.085層を成長後、６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）。
【図３０】仮想Ｇｅ基板上に（ａ）膜厚４０ｎｍのＧｅ0.942Ｓｎ0.058層、および（ｂ）膜厚１５ｎｍのＧｅ0.915Ｓｎ0.085層を成長後、６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ220）。
【図３１】仮想Ｇｅ基板上に（ａ）膜厚４０ｎｍのＧｅ0.942Ｓｎ0.058層、および（ｂ）膜厚１５ｎｍのＧｅ0.915Ｓｎ0.085層を成長後、６００℃、１０分間のＰＤＡ処理を施した試料のＡＦＭ像。
【図３２】仮想Ｇｅ基板上に膜厚３００ｎｍのＧｅ0.937Ｓｎ0.063層を３００ｎｍ成長させた（ａ）直後、および（ｂ）６００℃、１０分間のＰＤＡ処理を施した試料の断面ＴＥＭ暗視野像
【図３３】仮想Ｇｅ基板上に膜厚３００ｎｍのＧｅ0.937Ｓｎ0.063層を３００ｎｍ成長後、６００℃、１０分間のＰＤＡ処理を施した試料表面の（ａ）ＡＦＭ像、および（ｂ）ＳＥＭ像。
【図３４】仮想Ｇｅ基板上に膜厚３００ｎｍのＧｅ0.937Ｓｎ0.063層を成長後、５００℃、１０分間ＰＤＡ処理した試料の（ａ）ＳＥＭ像、（ｂ）断面ＴＥＭ暗視野像、および（ｃ）制限視野回折パターン。
【図３５】仮想Ｇｅ基板上のＧｅ0.978Ｓｎ0.022層の（ａ）成長直後および（ｂ）６００℃で１０分間のＰＤＡ処理後のＸＲＤ−２ＤＲＳＭ測定結果。
【図３６】仮想Ｇｅ基板上へ成長したＧｅ1-xＳｎx層の成長直後、およびＰＤＡ処理後のドメインサイズ変化。
【図３７】ＸＲＤ−２ＤＲＳＭ法によって評価された、仮想Ｇｅ基板上にエピタキシャル成長したＧｅ1-xＳｎx試料の成長直後およびＰＤＡ処理後のＧｅＳｎ（２２４）回折ピーク位置。
【図３８】仮想Ｇｅ基板およびバルクＧｅ基板上へ成長したＧｅ1-xＳｎx層の、成長直後およびＰＤＡ処理前後のＧｅ1-xＳｎx層の［１１０］方向に対する歪緩和率。
【図３９】仮想Ｇｅ基板上に成長したＧｅ1-xＳｎx層の６００℃、１０分間ＰＤＡ処理後の（１１０）面間隔およびＧｅに対して印加できる歪量。
【図４０】仮想Ｇｅ基板上に作製した、歪Ｇｅ／歪緩和Ｇｅ1-xＳｎx層の試料構造。
【図４１】（ａ）Ｇｅ（２４ｎｍ）／Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板試料の断面ＴＥＭ暗視野像（回折波ベクトルｇ220）。（ｂ）同試料の同観察領域における断面ＴＥＭ暗視野像（回折波ベクトルｇ004）。（ｃ）同試料の別領域の断面ＴＥＭ暗視野像（回折波ベクトルｇ004）。
【図４２】Ｇｅ（２４ｎｍ）／Ｇｅ0.922Ｓｎ0.078（２４ｎｍ）／仮想Ｇｅ基板試料のＸＲＤ−２ＤＲＳＭ測定結果。
【図４３】図４２中の点線上の回折プロファイル。図中の点線はピーク分離により評価した仮想Ｇｅ基板領域および歪Ｇｅ層に起因するプロファイルを示す。
【図４４】仮想Ｇｅ基板上に形成したＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層および歪Ｇｅ層試料の断面構造。
【図４５】（ａ）作製したＳｎ組成傾斜多段階Ｇｅ1-xＳｎx層および歪Ｇｅ層試料の断面ＴＥＭ像、および（ｂ）その歪Ｇｅ／ＧｅＳｎ界面を拡大した原子分解能ＴＥＭ像。
【図４６】（ａ）第三段階のＧｅ1-xＳｎx層成長直後の試料、および（ｂ）Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx層上にＧｅ層を成長した試料のＧｅ（２２４）逆格子点近傍のＸＲＤ−２ＤＲＳＭ観察結果。
【図４７】ＸＲＤ−２ＤＲＳＭ法によって評価された歪Ｇｅ／Ｓｎ組成傾斜多段階Ｇｅ1-xＳｎx試料の（ａ）各段階の（２２４）回折ピーク位置、および（ｂ）記号の説明および各Ｇｅ1-xＳｎxの各段階における歪緩和率。
【符号の説明】
【００９１】
１０：多層膜構造体
１１：Ｓｉ基板
１２：歪緩和Ｇｅ層
１３：歪緩和Ｇｅ1-xＳｎx層
１４：伸張歪Ｇｅ層
２０：多層膜構造体
２１：Ｓｉ基板
２２：歪緩和Ｇｅ層
２３：歪緩和Ｇｅ1-xＳｎx層（Ｓｎ組成１．０％）
２４：歪緩和Ｇｅ1-xＳｎx層（Ｓｎ組成３．０％）
２５：歪緩和Ｇｅ1-xＳｎx層（Ｓｎ組成６．７％）
２６：伸張歪Ｇｅ層
【特許請求の範囲】
【請求項１】
半導体素子用の多層膜構造体の形成方法であって、
シリコン基板の上方にゲルマニウム層を形成する工程と、
その上方にゲルマニウム錫混晶層を形成する工程と、
その上方に伸張歪ゲルマニウム層を形成する工程を含むこと特徴とする多層膜構造体の形成方法。
【請求項２】
前記ゲルマニウム錫混晶層の錫組成が４．５％以上であることを特徴とする請求項１に記載の多層膜構造体の形成方法。
【請求項３】
前記伸張歪ゲルマニウム層の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、請求項１または２に記載の多層膜構造体の形成方法。
【請求項４】
前記ゲルマニウム層から前記ゲルマニウム錫混晶層へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層内の歪緩和を促進することを特徴とする請求項１乃至３のいずれか一に記載の多層膜構造体の形成方法。
【請求項５】
半導体素子用の多層膜構造体の形成方法であって、
シリコン基板の上方にゲルマニウム層を形成する工程と、
その上方に錫組成の異なる複数のゲルマニウム錫混晶層からなる多層構造を順次形成する工程と、
その上方に伸張歪ゲルマニウム層を形成する工程を含むことを特徴とする多層膜構造体の形成方法。
【請求項６】
上記ゲルマニウム層およびゲルマニウム錫混晶層からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、０．３７％よりも小さいことを特徴とする、請求項５に記載の多層膜構造体の形成方法。
【請求項７】
前記ゲルマニウム錫混晶層の錫組成が４．５％以上であることを特徴とする請求項５または６に記載の多層膜構造体の形成方法。
【請求項８】
前記伸張歪ゲルマニウム層の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、請求項５乃至７のいずれか一に記載の多層膜構造体の形成方法。
【請求項９】
前記ゲルマニウム層から前記ゲルマニウム錫混晶層へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層内の歪緩和を促進することを特徴とする請求項５乃至８のいずれか一に記載の多層膜構造体の形成方法。
【請求項１０】
半導体素子用の多層膜構造体であって、
シリコン基板の上方に形成されたゲルマニウム層と、
その上方に形成されたゲルマニウム錫混晶層と、
その上方に形成された伸張歪ゲルマニウム層を含むことを特徴とする多層膜構造体。
【請求項１１】
前記ゲルマニウム錫混晶層中の錫組成が４．５％以上であることを特徴とする請求項１０に記載の多層膜構造体。
【請求項１２】
前記伸張歪ゲルマニウム層の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、請求項１０または１１に記載の多層膜構造体。
【請求項１３】
半導体素子用の多層膜構造体であって、
シリコン基板の上方に形成されたゲルマニウム層と、
その上方に形成された錫組成の異なる複数のゲルマニウム錫混晶層からなる多層構造と、
その上方に形成された伸張歪ゲルマニウム層とを備えることを特徴とする多層膜構造体。
【請求項１４】
上記ゲルマニウム層およびゲルマニウム錫混晶層からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、０．３７％よりも小さいことを特徴とする、請求項１３に記載の多層膜構造体。
【請求項１５】
前記ゲルマニウム錫混晶層の錫組成が４．５％以上であることを特徴とする請求項１３または１４に記載の多層膜構造体。
【請求項１６】
前記伸張歪ゲルマニウム層の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、請求項１３乃至１５のいずれか一に記載の多層膜構造体。
【請求項１】
半導体素子用の多層膜構造体の形成方法であって、
シリコン基板の上方にゲルマニウム層を形成する工程と、
その上方にゲルマニウム錫混晶層を形成する工程と、
その上方に伸張歪ゲルマニウム層を形成する工程を含むこと特徴とする多層膜構造体の形成方法。
【請求項２】
前記ゲルマニウム錫混晶層の錫組成が４．５％以上であることを特徴とする請求項１に記載の多層膜構造体の形成方法。
【請求項３】
前記伸張歪ゲルマニウム層の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、請求項１または２に記載の多層膜構造体の形成方法。
【請求項４】
前記ゲルマニウム層から前記ゲルマニウム錫混晶層へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層内の歪緩和を促進することを特徴とする請求項１乃至３のいずれか一に記載の多層膜構造体の形成方法。
【請求項５】
半導体素子用の多層膜構造体の形成方法であって、
シリコン基板の上方にゲルマニウム層を形成する工程と、
その上方に錫組成の異なる複数のゲルマニウム錫混晶層からなる多層構造を順次形成する工程と、
その上方に伸張歪ゲルマニウム層を形成する工程を含むことを特徴とする多層膜構造体の形成方法。
【請求項６】
上記ゲルマニウム層およびゲルマニウム錫混晶層からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、０．３７％よりも小さいことを特徴とする、請求項５に記載の多層膜構造体の形成方法。
【請求項７】
前記ゲルマニウム錫混晶層の錫組成が４．５％以上であることを特徴とする請求項５または６に記載の多層膜構造体の形成方法。
【請求項８】
前記伸張歪ゲルマニウム層の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、請求項５乃至７のいずれか一に記載の多層膜構造体の形成方法。
【請求項９】
前記ゲルマニウム層から前記ゲルマニウム錫混晶層へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層内の歪緩和を促進することを特徴とする請求項５乃至８のいずれか一に記載の多層膜構造体の形成方法。
【請求項１０】
半導体素子用の多層膜構造体であって、
シリコン基板の上方に形成されたゲルマニウム層と、
その上方に形成されたゲルマニウム錫混晶層と、
その上方に形成された伸張歪ゲルマニウム層を含むことを特徴とする多層膜構造体。
【請求項１１】
前記ゲルマニウム錫混晶層中の錫組成が４．５％以上であることを特徴とする請求項１０に記載の多層膜構造体。
【請求項１２】
前記伸張歪ゲルマニウム層の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、請求項１０または１１に記載の多層膜構造体。
【請求項１３】
半導体素子用の多層膜構造体であって、
シリコン基板の上方に形成されたゲルマニウム層と、
その上方に形成された錫組成の異なる複数のゲルマニウム錫混晶層からなる多層構造と、
その上方に形成された伸張歪ゲルマニウム層とを備えることを特徴とする多層膜構造体。
【請求項１４】
上記ゲルマニウム層およびゲルマニウム錫混晶層からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、０．３７％よりも小さいことを特徴とする、請求項１３に記載の多層膜構造体。
【請求項１５】
前記ゲルマニウム錫混晶層の錫組成が４．５％以上であることを特徴とする請求項１３または１４に記載の多層膜構造体。
【請求項１６】
前記伸張歪ゲルマニウム層の基板面内方向の（１１０）面の格子定数が０．４０１５ｎｍ以上の値を有することを特徴とする、請求項１３乃至１５のいずれか一に記載の多層膜構造体。
【図１】
【図２】
【図５】
【図１４】
【図１８】
【図１９】
【図３６】
【図３８】
【図３９】
【図４０】
【図４３】
【図４４】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１５】
【図１６】
【図１７】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３７】
【図４１】
【図４２】
【図４５】
【図４６】
【図４７】
【図２】
【図５】
【図１４】
【図１８】
【図１９】
【図３６】
【図３８】
【図３９】
【図４０】
【図４３】
【図４４】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１５】
【図１６】
【図１７】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３７】
【図４１】
【図４２】
【図４５】
【図４６】
【図４７】
【公開番号】特開２００８−２８８３９５（Ｐ２００８−２８８３９５Ａ）
【公開日】平成２０年１１月２７日（２００８．１１．２７）
【国際特許分類】
【出願番号】特願２００７−１３２１８９（Ｐ２００７−１３２１８９）
【出願日】平成１９年５月１７日（２００７．５．１７）
【出願人】（５０４１３９６６２）国立大学法人名古屋大学 (996)
【Ｆターム（参考）】
【公開日】平成２０年１１月２７日（２００８．１１．２７）
【国際特許分類】
【出願日】平成１９年５月１７日（２００７．５．１７）
【出願人】（５０４１３９６６２）国立大学法人名古屋大学 (996)
【Ｆターム（参考）】
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