半導体ウエハ、その製造方法および半導体素子
【課題】 InP基板上のGaInNAsSbの表面平滑性が良好で、結晶欠陥密度の低い半導体積層構造の半導体ウエハ、その製造方法および半導体素子を提供する。
【解決手段】 InP基板1をMBE装置の基板取付部に取り付ける工程と、InP基板上に該InP基板との格子定数差が−0.5%以上+0.5%以下の範囲のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)を、パイロメータで測定の基板表面温度490℃超え530℃以下の状態で膜厚0.5μm以上に成長させる工程とを備えることを特徴とする。
【解決手段】 InP基板1をMBE装置の基板取付部に取り付ける工程と、InP基板上に該InP基板との格子定数差が−0.5%以上+0.5%以下の範囲のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)を、パイロメータで測定の基板表面温度490℃超え530℃以下の状態で膜厚0.5μm以上に成長させる工程とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体ウエハ、その製造方法および半導体素子に関するものである。
【背景技術】
【0002】
動植物または動植物由来の物質の分析、環境ガス分析、夜間の監視カメラ等には、近赤外光を感知できる受光素子が用いられる。この受光素子には、InGaAsなどの吸収端波長が1.7μm程度の化合物半導体が用いられているが、より長い波長域まで受光感度を拡大することが望ましい。また上記の波長域の発光素子の要求も高い。上記の波長域またはそれより長波長側に対応するバンドギャップエネルギを持つ化合物半導体として、Nを含むGaInNAsに着目し、GaInNAs層(膜厚7nm)を量子井戸構造に組み込んだ発光部の半導体レーザや、無歪光吸収層GaInNAs(膜厚0.5μm)のフォトダイオードが提案されている(特許文献1)。
【0003】
上述のGaInNAsは、原理的には近赤外域の長波長側に受光感度を拡大することはできるが、結晶性の良好なGaInNAsは成膜が難しく、実用化には至っていない。このため、GaAs基板上に歪単一量子井戸活性層にGaInNAs層(膜厚7nm)を配置した半導体レーザにおいて、上記のGaInNAsの結晶性を改善する検討がなされた(特許文献2)。この検討において、GaAs障壁層にGaInNAs井戸層を成長する際の成長温度を調査して、成長温度が350℃〜490℃のとき、滑らかな表面を持つGaInNAs層(膜厚7nm)を得ることができるとしている。成長温度が上記の温度範囲より高い場合、または低い場合には、GaInNAs表面に起伏が生じ、表面が荒れることが述べられている。なお、成長温度というとき、通常、基板表面をパイロメータ(通常、成膜装置に備え付けられている)で測定した温度をいう。
【特許文献1】特開平9−219563号公報
【特許文献2】特開平11−87848号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
上記のような、GaInNAsの結晶性の改善の取り組みがなされたにも拘らず、実験対象の化合物半導体に限って有効な方法が検討されているため、その方法がなぜ有効なのか等の原因究明は不十分である。このため、より基本的な原因究明と汎用性のある改善方法を見出すことを可能とする実験データの累積が求められている。とくに、近赤外域において、産業上、重要な地位を占めるInP基板におけるGaInNAsのエピタキシャル成長層の結晶性改善、とくに表面平滑性の改善が望まれている。本発明は、InP基板上に結晶性および表面平滑性が良好なGaInNAs層を形成することによって得ることができる、結晶欠陥密度の低い半導体ウエハ、半導体素子および半導体ウエハの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明の半導体素子の製造方法は、InP基板をMBE(Molecular Beam Epitaxy)装置の基板取付部に取り付ける工程と、InP基板上に該InP基板との格子定数差が−0.5%以上+0.5%以下の範囲のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)を、パイロメータで測定の基板表面温度490℃超え530℃以下の状態で膜厚0.5μm以上に成長させる工程とを備えることを特徴とする。
【0006】
上記の方法によって、表面平滑性の良好なGa1−xInxNyAs1−y層を含み、結晶欠陥密度の低い半導体積層構造の半導体ウエハを得ることができる。Sbを含ませることにより、とくに表面性状を良好にすることができる。
【0007】
本発明の半導体ウエハは、上記の製造方法で製造され、Ga1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)のAFM(Atom Force Microscopy)で測定のRmsラフネスが10nm以下であることを特徴とする。これによって、Ga1−xInxNySbzAs1−y層にエピタキシャル成長する上層との界面における格子欠陥密度を減らすことができる。このため、たとえば受光素子の場合、pn接合やpin接合を形成した構造において、界面における高格子欠陥密度に起因する暗電流増大を防ぐことができる。
【0008】
また、本発明の半導体ウエハは、InP基板と、そのInP基板上に位置する膜厚0.5μm以上のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)層とを備える。そして、Ga1−xInxNySbzAs1−y層とInP基板との格子定数差が−0.5%以上+0.5%以下の範囲内にあり、Ga1−xInxNySbzAs1−y層と、該Ga1−xInxNySbzAs1−y層に接して位置する上層との界面が、AFMで測定のRmsラフネス10nm以下に相当する凹凸を有することを特徴とする。
【0009】
上記の構成により、近赤外域の長波長側に対応する吸収端波長を持ち、表面平滑性に優れた活性層または受光層を含む、結晶欠陥密度の低い積層構造の半導体素子を形成することができる。ここで、界面のRmsラフネスは、半導体素子のGa1−xInxNySbzAs1−y層より上の各層をエッチングして除いた後、AFM(Atomic Force Microscopy:原子間力顕微鏡)によって、内蔵する自動測定操作により求めることができる。この場合、5μm×5μmの視野におけるRmsラフネスとする。また、エッチングにおいて材料選択度が芳しくない場合、断面における界面を観察して、一次元的に界面の粗さを求め、上記Rmsラフネス10nm以下に相当する凹凸か否かを判断してもよい。すなわち、断面における界面の凹凸のAFM測定によって、Rmsラフネス(5μm×5μm)10nm以下を代替してもよい。上記断面の観察には、透過型電子顕微鏡電子顕微鏡(Transmission Electron Microscopy:TEM)もしくは高分解能走査型電子顕微鏡(High Resolution Scanning Electron Microscopy:HR−SEM)を用いてもよい。
【0010】
本発明の半導体素子は、上記のいずれかの半導体ウエハを用いて作製されたことを特徴とする。この構成により、近赤外域の長波長側に対応する吸収端波長を持ち、表面平滑性に優れた活性層または受光層を含む、結晶欠陥密度の低い積層構造の半導体素子を得ることができる。なお本発明の半導体素子は、上記の構成が満たされれば、受光素子や発光素子に限定されずその他の半導体素子を包含するものである。
【0011】
上記の半導体素子を、フォトダイオードとすることができる。これによって、暗電流の少ない、近赤外域の長波長側に受光感度を有するフォトダイオードを得ることができる。
【発明の効果】
【0012】
本発明によれば、近赤外域において、産業上、重要な地位を占めるInP基板上に、結晶性および表面平滑性が良好なGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)をエピタキシャル成長することができ、この結果、結晶欠陥密度の低い半導体積層構造の半導体ウエハ、半導体素子および半導体ウエハの製造方法を得ることができる。
【発明を実施するための最良の形態】
【0013】
図1は、本発明の実施の形態の半導体素子におけるフォトダイオードを構成する半導体積層構造を示す断面図である。Sをドープしたn型InP基板1上にInGaAsバッファ層2が位置し、その上に、Ga1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)(以後、「GaInNAsSb」と記す)層3およびAlInAs層4が順次、エピタキシャル成長している。なお、Sbを含まない状態(z=0)以外の状態がない場合のGaInNAsSb層3を、GaInNAs層3と記す。
【0014】
たとえば、図1の半導体積層構造10をフォトダイオードに用いる場合には、図2に示すように、GaInNAsSb層3を受光層とし、その上層のAlInAs層4を窓層とする。次いで、AlInAs窓層4の上に不純物導入用拡散マスクパターン5を形成し、その不純物導入用拡散マスクパターン5からp型不純物のZn等をGaInNAsSb受光層3に届くように導入してp型領域15を形成する。このp型領域15の形成により、GaInNAsSb受光層3に、pn接合またはpin接合が形成される。p型領域にはp部電極12がオーミック接触するようにAuZnで形成され、またInP基板1の裏面にn部電極11が、やはりオーミック接触するようにAuGeNiで形成される。
【0015】
上記のp部電極12およびn部電極11には逆バイアス電圧が印加され、空乏層をGaInNAsSb受光層3に広げ、光の入射を待機する。GaInNAsSb受光層3の吸収端波長(近赤外域の長波長側)より短い波長の光が入射されたとき、光電流が生じ、光の入射を検知することができる。上記のGaInNAsSb受光層3の表面の平滑性が良くないと、良好な結晶性の窓層4を成長できず、またGaInNAsSb受光層3と窓層4との界面に高い格子欠陥密度が形成される。このため、pn接合またはpin接合の端に格子欠陥密度の高い部分が位置することになり、暗電流の増大をもたらし、受光感度を劣化させる。このため、GaInNAsSb受光層3の表面のRmsラフネスを10nm以下にするのがよい。または断面で観察して、GaInNAsSb受光層3とAlINAs窓層4との界面の凹凸を、Rmsラフネス10nm以下相当とするのがよい。
【0016】
次に、図1に示す半導体積層構造10の製造方法について、図3および図4を用いて説明する。図3は製造方法の各工程の流れを、また図4はMBE製造装置を示す図である。まず標準的な製造方法を、図3のステップにしたがって説明する。標準的な製造方法では、はじめに図4に示すMBE成膜装置30の基板取付部33に、InP基板1を取り付ける(図3のステップS1)。基板取付部33には赤外線加熱装置33が内蔵され、パイロメータ等の温度表示を見ながら、外部から設定温度を制御できるように配線されている。次いで、InP基板1上にInGaAsバッファ層2をエピタキシャル成長させる(ステップS2)。次いで、MBE法により、InGaAsバッファ層2上にGaInNAsSb層3をエピタキシャル成長させる(ステップS3)。InP基板を含む積層構造体10は、回転および加熱機構を備える基板取付部33に取り付けられ、上記のように加熱され、回転状態とされる。成膜には、層を構成する元素に対応して蒸発源の分子線セル(E形電子銃)が配置されており、固相元素がIn、Ga、Sb、Asの場合には、In、Ga、SbおよびAsの各分子線を出射する分子線セルが、各別に配置されている。図4では、分子線セルは、ガスセル31を含んで3つ示されているが、何個か省略されている。半導体素子の作製のために、GaInNAsSb層3に上層、たとえば窓層をエピタキシャル成長させる(ステップS4)。ここで、図4において、各段階の半導体積層構造10はInP基板1を含んでいる。また、基板温度というとき、パイロメータで測定される各段階の半導体積層構造の表面温度をいう。
【0017】
次に、上述の標準的な製造方法に対する変形例1および変形例2の製造方法を、図3にしたがって説明する。
(変形例1):変形例1では、成膜方法は問わず(図4のMBE成膜装置30を使用してもよいし、使用しなくてもよい)、予めInGaAsバッファ層2を成膜してあるInP基板を基板取付部33に取り付けることができる(図3の破線のコースに対応する)。この変形例1では、ステップS1では予めInGaAsバッファ層2を成膜してあるInP基板を基板取付部33に取り付け、ステップS2をとばして、ステップS3に移る製造方法を用いてもよい。
(変形例2):変形例2では、InGaAsバッファ層を省略して直接にInP基板1上にGaInNAsSb層3を成長させることができる。この変形例2のInGaAsバッファ層を省略する製造方法は、図3において、ステップS2を省略して、ステップS1から直ちにステップS3に移行する。そして、予めInGaAsバッファ層を形成したInP基板を基板取付部に取り付ける必要は、当然、ない。
(変形例3):変形例3では、InP基板1上にInGaAsバッファ層2とGaInNAsSb層3を成長し、別の成膜装置(たとえばMOVPE(Metal Organic Vapor
Phase Epitaxy)成膜装置)でステップ4における上層(たとえばInP層)を成長する。
【0018】
化学組成や成膜速度の調整のために、セルシャッタや基板シャッタの開閉を調整するが、その制御のために附属する計算機が用いられる。基板温度等は、パイロメータによって測定される。RHEED(reflection high electron energy diffraction)観察のために、電子が浅い入射角度で積層構造体10に入射するようにRHEED電子銃が配置され、その回折像を得るための蛍光スクリーン(RHEEDスクリーン)およびその回折像を撮像するカメラが回折方向位置に設けられる。RHEEDは、積層構造体10の結晶性の評価、成膜素過程の把握等のために用いられる。また、質量分析装置、ビームモニタ、水晶膜厚計などの観察装置が取り付けられている。分子線などのうちで積層構造体10に組み込まれなかったものは、真空排気系へと排気される。また、液体窒素シュラウドは、分子線が衝突して発生した不純物の吸着などのために用いられる。成膜装置内は、ゲートバルブを介在させて真空排気系と連通している。
【0019】
GaInNAsSb層を形成する際に、基板取付部33の赤外線加熱装置を制御して基板温度を490℃超え530℃以下にする。基板温度を490℃超え530℃以下の温度に保つことにより、成長するGaInNAsSb層3の表面平滑性を向上することができる。基板温度は上述のように、パイロメータによって確認することができる。
【0020】
窒素(N)をGaInNAsSb層に導入するために、窒素ガスをガスラインに供給し、窒素プラズマセル31で窒素の励起状態を得て、この励起状態の窒素分子線を積層構造体10に照射する。
【0021】
上述のように、基板温度を490℃超え530℃以下にすることにより、GaInNAsSb層3の表面平滑性は良好になるが、その場合、AFM像により、AFMに内蔵されている機構などを用いて表面をスキャンしてRmsラフネスを自動的に求めることができる。AFM装置は、数多くの会社から市販されており、いずれのAFM装置を用いても、それほど性能に大きな差はない。本発明の実施の形態において、GaInNAsSb層3の表面のRmsラフネスは、10nm以下とすることができる。
【0022】
また、半導体素子を作製した後、半導体積層構造10の断面を露出して、GaInNAsSb層3とその上層であるAlInAs層4との界面において、表面粗さを評価することができる。図5は、断面において界面の凹凸を評価する類推的な方法を説明するための図である。図5において、一視野の界面のマクロの長さは2μm程度として、GaInNAsSb層3の、視野における最高高さと最低高さの差Δhまたは高低差を求める。このΔhを少なくとも30視野、望ましくは50視野以上で求めて、算術平均により平均値とする。本発明の実施の形態においては、表面Rms10nm以下からの類推により、上記の平均高低差が30nm以下であるのが好ましい。
【0023】
(InP基板上へのGaInNAsSb層の成長)
次に、本発明の実施の形態において、InP基板上にGaInNAsSb層を形成する際の基板温度の影響について、上記特許文献2に開示の内容と比較しながら説明する。図6(a)は、基板温度542℃〜544℃で、Nを含まないInGaAs層をInP基板1にエピタキシャル成長させた場合のInGaAs層の表面を光学顕微鏡で観察した結果を示す図であり、また図6(b)はその模式図である。図6(a),(b)によれば、基板温度が542℃程度になると、As抜けが原因の粗大な表面欠陥が発生する。表面欠陥の径は100μmにも達する巨大なものであり、このような表面欠陥が生じては、結晶性は大きく劣化して仕上げた半導体積層構造はほとんど使い物にならない。As抜けの問題は、特許文献2では触れておらず、本発明における特有の問題である。
【0024】
Nを含むGaInNAsSbにおいても、基板温度が高い場合、As抜けが生じ、巨大な表面欠陥を防止することはできない。GaInNAsSb層成長のための基板温度は、したがってAs抜けが生じない温度範囲としなければならず、これによって基板温度の上限が決まる。GaInNAsSbのAs抜けを防止するには、上記のInGaAsの成長の知見を含め、GaInNAsSb自体の成長実験での知見より、基板温度を530℃以下にする必要がある。
【0025】
本発明の実施の形態において、MBE法による成膜の基板温度は490℃超えとする。特許文献2において、GaAs基板上に厚み7nm程度のGaInNAsSbを成長させる温度範囲を350℃以上490℃以下としていることと明白に相違する。この点について、次のような結晶上の相違が原因と考えられる。
(1)本発明におけるGaInNAsSb層の膜厚は0.5μm(500nm)以上であり、上記特許文献2の膜厚7nmと比較して、非常に厚い。膜厚が極端に薄い場合、基板温度を高めにすると、凝集等が生じ、途切れてしまい、非常に薄くて平坦な膜を形成しにくい。上記の基板温度の差の一因に、膜厚の相違も考えられる。すなわち、基板温度の高温側の設定は、本発明と、特許文献2に開示の発明とでは、異なる現象をもとにして設定している。
(2)InP基板上に成長するGaInNAsSbは、GaAs基板上のGaInNAsSbよりも、基板との格子定数の相違が小さく、基板による結晶歪が小さい。また、In組成はInP基板上のGaInNAsSbのほうが大きい。このため、Gaの濃度が高くIn濃度が低い相領域と、In濃度が高くGa濃度が低い相領域とに相分離する温度範囲が、GaAs基板上に成長させるほうが低温域になるためと考えられる。膜厚が薄いことも相分離温度の低温側シフトに作用している可能性もある。その結果、特許文献2に開示の発明においては、相分離温度の上限は、350℃程度になるのに対して、InP基板上では490℃程度になる。この結果、特許文献2に開示の発明では基板温度の低温側限界は350℃となったのに対して、本発明の場合、基板温度の低温側限界は490℃超えとなった。
上記の(1)および(2)の一方、または両方が、上述の基板温度の相違に影響している。
【実施例】
【0026】
(実施例1)
次に、実施例により本発明の作用効果を説明する。試験体の本発明例1および比較例1を用いて、GaInNAs層の表面平滑性を調査した。上記試験体は、図1に示す構成を持ち、次の手順により作製した。
(本発明例1):Sをドープした面方位(100)のInP基板1上に、MBE法により、Siドープn型InGaAsバッファ層2をエピタキシャル成長した。膜厚は1.5μmであり、In組成は53%であり、キャリア濃度は5×1016cm−3とした。次に、GaInNAs層3をMBE法によりエピタキシャル成長した。III族のGa組成は46%、In組成54%とし、またV族のN組成は1.5%、As組成は98.5%とした。膜厚は2.5μmとした。ドーピングは行っていない。次にAlInAs層4をMBE法でエピタキシャル成長した。In組成は52%であり、InP基板に格子整合させている。膜厚は0.6μmとした。上記のGaInNAs層3を成長させる際の基板温度は、502℃とした。
(比較例1):本発明例1と同じように、MBE法により、Sをドープした面方位(100)のInP基板上に、順次、InGaAs層2、GaInNAs層3、AlInAs層4を順次、エピタキシャル成長して、半導体積層構造10を形成した。各半導体層の組成は、本発明例1と同じにした。相違点は、比較例1では、GaInNAs層3を成長する際の基板温度は484℃とした。
【0027】
上記本発明例1および比較例1の試験体について、GaInNAs層3を成長させた時点で、GaInNAs層3の表面を、5μm×5μmの領域についてAFMで観察した。本発明例1の表面について、図7(a)にAFM像を、また図7(b)にその模式図を示す。比較例1について、図8(a)にAFM像を、また図8(b)にその模式図を示す。図7(a)に示す「Zrange」は、Z方向すなわち凹凸方向のフルスケールを意味する。したがって図7(a)では凹凸方向のフルスケールを50nmとして撮像しているのに対して、図8(a)では同方向のフルスケールを100nmとしている。すなわち比較例1では凹凸が大きく、フルスケールを本発明例1の2倍にしないと、適切なAFM像を得ることができないことを示している。逆に言えば、図7(a)では、拡大して表面の微細な凹凸を撮像している。
【0028】
図7(a),(b)と図8(a),(b)とを比較して一目瞭然であるが、本発明例1では、拡大した倍率によってその緻密で均一な凹凸が認められるのに比して、比較例1では倍率を小さくしたにも拘わらず粗大な凸状物が間欠的に位置している。上記の両試験体に対してRmsラフネス(5μm×5μm)を求めると、本発明例1では3.5nmであった。一方、比較例1では14.7nmと、本発明例1の約4倍のRmsラフネスとなった。本実施例より、MBE法によるGaInNAsの成長において、基板温度502℃(本発明例1)と、基板温度484℃(比較例1)と、20℃の相違によって、GaInNAs層の表面性状が激変することが判明した。
【0029】
(実施例2)
MBE法によるGaInNAsの結晶性の基板温度の影響について、さらに調査を行った。試験方法は次の要領で行った。
(試験方法):MBE法により、InP基板(100)上にIn0.57Ga0.43As層(膜厚0.15μm)をバッファ層としてGa0.43In0.57N1−xAsx(膜厚1μm)を成長した。Asの供給にはバルブクラッキングセルを用いた。窒素源であるRF(Radio
Frequency)プラズマ放電条件および成長速度は固定した。成長温度(基板温度)を変えた結晶のX線ロッキング曲線およびフォトルミネッセンス(PL)発光強度を測定し、結果を図9および図10にそれぞれ示した。
(結果):X線ロッキング曲線より、基板温度460℃以下ではGaInNAs層の回折ピークがブロードとなり、また480℃でもGaInNAsの回折ピークはそれ以上の温度の回折ピークに比べてブロードで、ピーク強度がやや低い。このため、最良の結晶性を得るためには、490℃を超え500℃または515℃程度に基板温度を上げる必要がある。また、PL発光強度については、成長温度480℃より成長温度500℃のほうが非常に高く、結晶性が良好である。またAs/III フラックス比、すなわちIII族元素(Ga,In)とAsとの分圧比、は大きいほうが結晶性は良好となる。
【0030】
実施例2によれば、480℃の基板温度ではGaInNAsの結晶性はベストではなく、それより高温の500℃または515℃で良好な結晶性が得られることを確認することができた。高温側については、図6(a),(b)に示した540℃程度におけるAs抜けの問題を考慮しなければならない。図6〜図10に示す現象を総合することにより、490℃超え530℃以下の狭い範囲に、InP基板上に良好な表面平滑性のGaInNAs層を成長できる基板温度の条件があることを合理性をもって確認することができた。
【0031】
(実施例3)
次に、Sbの表面平滑性に及ぼす効果を確認した実施例3について説明する。本実施例3における試験体である本発明例2は、図1に示す構成を持ち、zがゼロでないGaInNAsSb層3を含むものであり、次の手順により作製した。
(本発明例2):SをドープしたInP基板1上に、MBE法により、InGaAsバッファ層2をエピタキシャル成長した。InGaAsバッファ層2の成長条件(組成、膜厚、ドーピング)は、上記実施例1における本発明例1と同じである。次に、Sbを含むGaInNAsSb層3をMBE法によりエピタキシャル成長した。このときの基板温度は500℃とした。III族のGa組成は45%、In組成55%とし、またV族のN組成は1.5%、As組成は95.9%、Sb組成は2.6%とした。膜厚は2.5μmとした。ドーピングは行っていない。次にAlInAs層4をMBE法でエピタキシャル成長した。AlInAsの成長条件は、実施例1における本発明例1と同じである。
【0032】
本発明例2について、GaInNAsSb層3を成長させた時点で、GaInNAsSb層3の表面を、5μm×5μmの領域についてAFMで観察した。本発明例2の表面について、図11(a)にAFM像を、また図11(b)にその模式図を示す。本発明例2では、Sbを含むため表面平滑性に優れ、Zrange10nmと、図7や図8の場合よりも格段に大きく拡大することにより、ようやく微小な凹凸を認めることができる。したがってSbを含ませることにより、GaInNAsSb層3の表面平滑性は格段に良好になる。
【0033】
本発明例2に対してRmsラフネス(5μm×5μm)を求めると、0.27nmであった。この本発明例2のRmsラフネスの測定結果を、実施例1における試験体である本発明例1および比較例1と合わせて、表1に示す。
【0034】
【表1】
【0035】
表1によれば、基板温度を高くすることにより、Rmsラフネスは1/4程度に改善される。基板温度を高くした上でGaInNAsにSbを含ませることにより、基板温度を高くする方策のみをとった場合に比べて、Rmsラフネスを1/10以上抑制することができる。
【0036】
(実施の形態以外の形態)
1.半導体素子の形態
フォトダイオードとしての形態以外に、任意の素子であってよい。膜厚が0.5μm以上であれば、発光素子と受光素子とを問わず何でもよい。
2.バッファ層および窓層の材料
フォトダイオードとする場合、格子整合バッファ層は、InP基板に格子整合する限り何でもよく、最も広くは、InxGayAl1−x−yAs(0≦x≦1、0≦y≦1)およびInPのいずれかに限定されない。また、そして、窓層については、何でもよく、InAlAsおよびInPに限定されない。
【0037】
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【0038】
本発明の半導体ウエハ、半導体素子および半導体ウエハの製造方法を用いることにより、表面平滑性に優れたGaInNAsSb層を得ることができ、半導体積層構造の結晶性を向上することができる。このため、たとえば近赤外域の長波長側において暗電流が少なく、受光感度に優れたフォトダイオード等を得ることができる。
【図面の簡単な説明】
【0039】
【図1】本発明の実施の形態の半導体素子におけるエピタキシャル積層構造を説明するための図である。
【図2】図1の積層構造をもとにしたフォトダイオードを示す図である。
【図3】本発明の実施の形態の半導体素子の製造方法を説明するための図である。
【図4】MBE成膜装置を説明する図である。
【図5】GaInNAsSb層と上層との界面で、GaInNAsSb層の表面粗さを求める方法を示す図である。
【図6】基板温度が本発明の実施の形態より高い場合に生じるAs抜けに起因する表面欠陥を示す図であり、(a)は光学顕微鏡像であり、(b)はその模式図である。
【図7】(a)は、実施例1における本発明例1のAFM像であり、(b)はその模式図である。
【図8】(a)は、実施例1における比較例1のAFM像であり、(b)はその模式図である。
【図9】実施例2におけるGaInNAsの結晶性に及ぼす基板温度の影響を示す、X線ロッキング曲線を示す図である。
【図10】実施例2におけるGaInNAsの結晶性に及ぼす基板温度の影響を示す、フォトルミネッセンス発光強度を示す図である。
【図11】(a)は、実施例3における本発明例2のAFM像であり、(b)はその模式図である。
【符号の説明】
【0040】
1 InP基板、2 InGaAs層、3 GaInNAsSb層、4 AlInAs層、5 不純物拡散用マスクパターン、10 半導体積層構造、11 n部電極、12 p部電極、15 p型領域、30 MBE成膜装置、31 窒素プラズマセル、33 基板取付部。
【技術分野】
【0001】
本発明は、半導体ウエハ、その製造方法および半導体素子に関するものである。
【背景技術】
【0002】
動植物または動植物由来の物質の分析、環境ガス分析、夜間の監視カメラ等には、近赤外光を感知できる受光素子が用いられる。この受光素子には、InGaAsなどの吸収端波長が1.7μm程度の化合物半導体が用いられているが、より長い波長域まで受光感度を拡大することが望ましい。また上記の波長域の発光素子の要求も高い。上記の波長域またはそれより長波長側に対応するバンドギャップエネルギを持つ化合物半導体として、Nを含むGaInNAsに着目し、GaInNAs層(膜厚7nm)を量子井戸構造に組み込んだ発光部の半導体レーザや、無歪光吸収層GaInNAs(膜厚0.5μm)のフォトダイオードが提案されている(特許文献1)。
【0003】
上述のGaInNAsは、原理的には近赤外域の長波長側に受光感度を拡大することはできるが、結晶性の良好なGaInNAsは成膜が難しく、実用化には至っていない。このため、GaAs基板上に歪単一量子井戸活性層にGaInNAs層(膜厚7nm)を配置した半導体レーザにおいて、上記のGaInNAsの結晶性を改善する検討がなされた(特許文献2)。この検討において、GaAs障壁層にGaInNAs井戸層を成長する際の成長温度を調査して、成長温度が350℃〜490℃のとき、滑らかな表面を持つGaInNAs層(膜厚7nm)を得ることができるとしている。成長温度が上記の温度範囲より高い場合、または低い場合には、GaInNAs表面に起伏が生じ、表面が荒れることが述べられている。なお、成長温度というとき、通常、基板表面をパイロメータ(通常、成膜装置に備え付けられている)で測定した温度をいう。
【特許文献1】特開平9−219563号公報
【特許文献2】特開平11−87848号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
上記のような、GaInNAsの結晶性の改善の取り組みがなされたにも拘らず、実験対象の化合物半導体に限って有効な方法が検討されているため、その方法がなぜ有効なのか等の原因究明は不十分である。このため、より基本的な原因究明と汎用性のある改善方法を見出すことを可能とする実験データの累積が求められている。とくに、近赤外域において、産業上、重要な地位を占めるInP基板におけるGaInNAsのエピタキシャル成長層の結晶性改善、とくに表面平滑性の改善が望まれている。本発明は、InP基板上に結晶性および表面平滑性が良好なGaInNAs層を形成することによって得ることができる、結晶欠陥密度の低い半導体ウエハ、半導体素子および半導体ウエハの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明の半導体素子の製造方法は、InP基板をMBE(Molecular Beam Epitaxy)装置の基板取付部に取り付ける工程と、InP基板上に該InP基板との格子定数差が−0.5%以上+0.5%以下の範囲のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)を、パイロメータで測定の基板表面温度490℃超え530℃以下の状態で膜厚0.5μm以上に成長させる工程とを備えることを特徴とする。
【0006】
上記の方法によって、表面平滑性の良好なGa1−xInxNyAs1−y層を含み、結晶欠陥密度の低い半導体積層構造の半導体ウエハを得ることができる。Sbを含ませることにより、とくに表面性状を良好にすることができる。
【0007】
本発明の半導体ウエハは、上記の製造方法で製造され、Ga1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)のAFM(Atom Force Microscopy)で測定のRmsラフネスが10nm以下であることを特徴とする。これによって、Ga1−xInxNySbzAs1−y層にエピタキシャル成長する上層との界面における格子欠陥密度を減らすことができる。このため、たとえば受光素子の場合、pn接合やpin接合を形成した構造において、界面における高格子欠陥密度に起因する暗電流増大を防ぐことができる。
【0008】
また、本発明の半導体ウエハは、InP基板と、そのInP基板上に位置する膜厚0.5μm以上のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)層とを備える。そして、Ga1−xInxNySbzAs1−y層とInP基板との格子定数差が−0.5%以上+0.5%以下の範囲内にあり、Ga1−xInxNySbzAs1−y層と、該Ga1−xInxNySbzAs1−y層に接して位置する上層との界面が、AFMで測定のRmsラフネス10nm以下に相当する凹凸を有することを特徴とする。
【0009】
上記の構成により、近赤外域の長波長側に対応する吸収端波長を持ち、表面平滑性に優れた活性層または受光層を含む、結晶欠陥密度の低い積層構造の半導体素子を形成することができる。ここで、界面のRmsラフネスは、半導体素子のGa1−xInxNySbzAs1−y層より上の各層をエッチングして除いた後、AFM(Atomic Force Microscopy:原子間力顕微鏡)によって、内蔵する自動測定操作により求めることができる。この場合、5μm×5μmの視野におけるRmsラフネスとする。また、エッチングにおいて材料選択度が芳しくない場合、断面における界面を観察して、一次元的に界面の粗さを求め、上記Rmsラフネス10nm以下に相当する凹凸か否かを判断してもよい。すなわち、断面における界面の凹凸のAFM測定によって、Rmsラフネス(5μm×5μm)10nm以下を代替してもよい。上記断面の観察には、透過型電子顕微鏡電子顕微鏡(Transmission Electron Microscopy:TEM)もしくは高分解能走査型電子顕微鏡(High Resolution Scanning Electron Microscopy:HR−SEM)を用いてもよい。
【0010】
本発明の半導体素子は、上記のいずれかの半導体ウエハを用いて作製されたことを特徴とする。この構成により、近赤外域の長波長側に対応する吸収端波長を持ち、表面平滑性に優れた活性層または受光層を含む、結晶欠陥密度の低い積層構造の半導体素子を得ることができる。なお本発明の半導体素子は、上記の構成が満たされれば、受光素子や発光素子に限定されずその他の半導体素子を包含するものである。
【0011】
上記の半導体素子を、フォトダイオードとすることができる。これによって、暗電流の少ない、近赤外域の長波長側に受光感度を有するフォトダイオードを得ることができる。
【発明の効果】
【0012】
本発明によれば、近赤外域において、産業上、重要な地位を占めるInP基板上に、結晶性および表面平滑性が良好なGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)をエピタキシャル成長することができ、この結果、結晶欠陥密度の低い半導体積層構造の半導体ウエハ、半導体素子および半導体ウエハの製造方法を得ることができる。
【発明を実施するための最良の形態】
【0013】
図1は、本発明の実施の形態の半導体素子におけるフォトダイオードを構成する半導体積層構造を示す断面図である。Sをドープしたn型InP基板1上にInGaAsバッファ層2が位置し、その上に、Ga1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)(以後、「GaInNAsSb」と記す)層3およびAlInAs層4が順次、エピタキシャル成長している。なお、Sbを含まない状態(z=0)以外の状態がない場合のGaInNAsSb層3を、GaInNAs層3と記す。
【0014】
たとえば、図1の半導体積層構造10をフォトダイオードに用いる場合には、図2に示すように、GaInNAsSb層3を受光層とし、その上層のAlInAs層4を窓層とする。次いで、AlInAs窓層4の上に不純物導入用拡散マスクパターン5を形成し、その不純物導入用拡散マスクパターン5からp型不純物のZn等をGaInNAsSb受光層3に届くように導入してp型領域15を形成する。このp型領域15の形成により、GaInNAsSb受光層3に、pn接合またはpin接合が形成される。p型領域にはp部電極12がオーミック接触するようにAuZnで形成され、またInP基板1の裏面にn部電極11が、やはりオーミック接触するようにAuGeNiで形成される。
【0015】
上記のp部電極12およびn部電極11には逆バイアス電圧が印加され、空乏層をGaInNAsSb受光層3に広げ、光の入射を待機する。GaInNAsSb受光層3の吸収端波長(近赤外域の長波長側)より短い波長の光が入射されたとき、光電流が生じ、光の入射を検知することができる。上記のGaInNAsSb受光層3の表面の平滑性が良くないと、良好な結晶性の窓層4を成長できず、またGaInNAsSb受光層3と窓層4との界面に高い格子欠陥密度が形成される。このため、pn接合またはpin接合の端に格子欠陥密度の高い部分が位置することになり、暗電流の増大をもたらし、受光感度を劣化させる。このため、GaInNAsSb受光層3の表面のRmsラフネスを10nm以下にするのがよい。または断面で観察して、GaInNAsSb受光層3とAlINAs窓層4との界面の凹凸を、Rmsラフネス10nm以下相当とするのがよい。
【0016】
次に、図1に示す半導体積層構造10の製造方法について、図3および図4を用いて説明する。図3は製造方法の各工程の流れを、また図4はMBE製造装置を示す図である。まず標準的な製造方法を、図3のステップにしたがって説明する。標準的な製造方法では、はじめに図4に示すMBE成膜装置30の基板取付部33に、InP基板1を取り付ける(図3のステップS1)。基板取付部33には赤外線加熱装置33が内蔵され、パイロメータ等の温度表示を見ながら、外部から設定温度を制御できるように配線されている。次いで、InP基板1上にInGaAsバッファ層2をエピタキシャル成長させる(ステップS2)。次いで、MBE法により、InGaAsバッファ層2上にGaInNAsSb層3をエピタキシャル成長させる(ステップS3)。InP基板を含む積層構造体10は、回転および加熱機構を備える基板取付部33に取り付けられ、上記のように加熱され、回転状態とされる。成膜には、層を構成する元素に対応して蒸発源の分子線セル(E形電子銃)が配置されており、固相元素がIn、Ga、Sb、Asの場合には、In、Ga、SbおよびAsの各分子線を出射する分子線セルが、各別に配置されている。図4では、分子線セルは、ガスセル31を含んで3つ示されているが、何個か省略されている。半導体素子の作製のために、GaInNAsSb層3に上層、たとえば窓層をエピタキシャル成長させる(ステップS4)。ここで、図4において、各段階の半導体積層構造10はInP基板1を含んでいる。また、基板温度というとき、パイロメータで測定される各段階の半導体積層構造の表面温度をいう。
【0017】
次に、上述の標準的な製造方法に対する変形例1および変形例2の製造方法を、図3にしたがって説明する。
(変形例1):変形例1では、成膜方法は問わず(図4のMBE成膜装置30を使用してもよいし、使用しなくてもよい)、予めInGaAsバッファ層2を成膜してあるInP基板を基板取付部33に取り付けることができる(図3の破線のコースに対応する)。この変形例1では、ステップS1では予めInGaAsバッファ層2を成膜してあるInP基板を基板取付部33に取り付け、ステップS2をとばして、ステップS3に移る製造方法を用いてもよい。
(変形例2):変形例2では、InGaAsバッファ層を省略して直接にInP基板1上にGaInNAsSb層3を成長させることができる。この変形例2のInGaAsバッファ層を省略する製造方法は、図3において、ステップS2を省略して、ステップS1から直ちにステップS3に移行する。そして、予めInGaAsバッファ層を形成したInP基板を基板取付部に取り付ける必要は、当然、ない。
(変形例3):変形例3では、InP基板1上にInGaAsバッファ層2とGaInNAsSb層3を成長し、別の成膜装置(たとえばMOVPE(Metal Organic Vapor
Phase Epitaxy)成膜装置)でステップ4における上層(たとえばInP層)を成長する。
【0018】
化学組成や成膜速度の調整のために、セルシャッタや基板シャッタの開閉を調整するが、その制御のために附属する計算機が用いられる。基板温度等は、パイロメータによって測定される。RHEED(reflection high electron energy diffraction)観察のために、電子が浅い入射角度で積層構造体10に入射するようにRHEED電子銃が配置され、その回折像を得るための蛍光スクリーン(RHEEDスクリーン)およびその回折像を撮像するカメラが回折方向位置に設けられる。RHEEDは、積層構造体10の結晶性の評価、成膜素過程の把握等のために用いられる。また、質量分析装置、ビームモニタ、水晶膜厚計などの観察装置が取り付けられている。分子線などのうちで積層構造体10に組み込まれなかったものは、真空排気系へと排気される。また、液体窒素シュラウドは、分子線が衝突して発生した不純物の吸着などのために用いられる。成膜装置内は、ゲートバルブを介在させて真空排気系と連通している。
【0019】
GaInNAsSb層を形成する際に、基板取付部33の赤外線加熱装置を制御して基板温度を490℃超え530℃以下にする。基板温度を490℃超え530℃以下の温度に保つことにより、成長するGaInNAsSb層3の表面平滑性を向上することができる。基板温度は上述のように、パイロメータによって確認することができる。
【0020】
窒素(N)をGaInNAsSb層に導入するために、窒素ガスをガスラインに供給し、窒素プラズマセル31で窒素の励起状態を得て、この励起状態の窒素分子線を積層構造体10に照射する。
【0021】
上述のように、基板温度を490℃超え530℃以下にすることにより、GaInNAsSb層3の表面平滑性は良好になるが、その場合、AFM像により、AFMに内蔵されている機構などを用いて表面をスキャンしてRmsラフネスを自動的に求めることができる。AFM装置は、数多くの会社から市販されており、いずれのAFM装置を用いても、それほど性能に大きな差はない。本発明の実施の形態において、GaInNAsSb層3の表面のRmsラフネスは、10nm以下とすることができる。
【0022】
また、半導体素子を作製した後、半導体積層構造10の断面を露出して、GaInNAsSb層3とその上層であるAlInAs層4との界面において、表面粗さを評価することができる。図5は、断面において界面の凹凸を評価する類推的な方法を説明するための図である。図5において、一視野の界面のマクロの長さは2μm程度として、GaInNAsSb層3の、視野における最高高さと最低高さの差Δhまたは高低差を求める。このΔhを少なくとも30視野、望ましくは50視野以上で求めて、算術平均により平均値とする。本発明の実施の形態においては、表面Rms10nm以下からの類推により、上記の平均高低差が30nm以下であるのが好ましい。
【0023】
(InP基板上へのGaInNAsSb層の成長)
次に、本発明の実施の形態において、InP基板上にGaInNAsSb層を形成する際の基板温度の影響について、上記特許文献2に開示の内容と比較しながら説明する。図6(a)は、基板温度542℃〜544℃で、Nを含まないInGaAs層をInP基板1にエピタキシャル成長させた場合のInGaAs層の表面を光学顕微鏡で観察した結果を示す図であり、また図6(b)はその模式図である。図6(a),(b)によれば、基板温度が542℃程度になると、As抜けが原因の粗大な表面欠陥が発生する。表面欠陥の径は100μmにも達する巨大なものであり、このような表面欠陥が生じては、結晶性は大きく劣化して仕上げた半導体積層構造はほとんど使い物にならない。As抜けの問題は、特許文献2では触れておらず、本発明における特有の問題である。
【0024】
Nを含むGaInNAsSbにおいても、基板温度が高い場合、As抜けが生じ、巨大な表面欠陥を防止することはできない。GaInNAsSb層成長のための基板温度は、したがってAs抜けが生じない温度範囲としなければならず、これによって基板温度の上限が決まる。GaInNAsSbのAs抜けを防止するには、上記のInGaAsの成長の知見を含め、GaInNAsSb自体の成長実験での知見より、基板温度を530℃以下にする必要がある。
【0025】
本発明の実施の形態において、MBE法による成膜の基板温度は490℃超えとする。特許文献2において、GaAs基板上に厚み7nm程度のGaInNAsSbを成長させる温度範囲を350℃以上490℃以下としていることと明白に相違する。この点について、次のような結晶上の相違が原因と考えられる。
(1)本発明におけるGaInNAsSb層の膜厚は0.5μm(500nm)以上であり、上記特許文献2の膜厚7nmと比較して、非常に厚い。膜厚が極端に薄い場合、基板温度を高めにすると、凝集等が生じ、途切れてしまい、非常に薄くて平坦な膜を形成しにくい。上記の基板温度の差の一因に、膜厚の相違も考えられる。すなわち、基板温度の高温側の設定は、本発明と、特許文献2に開示の発明とでは、異なる現象をもとにして設定している。
(2)InP基板上に成長するGaInNAsSbは、GaAs基板上のGaInNAsSbよりも、基板との格子定数の相違が小さく、基板による結晶歪が小さい。また、In組成はInP基板上のGaInNAsSbのほうが大きい。このため、Gaの濃度が高くIn濃度が低い相領域と、In濃度が高くGa濃度が低い相領域とに相分離する温度範囲が、GaAs基板上に成長させるほうが低温域になるためと考えられる。膜厚が薄いことも相分離温度の低温側シフトに作用している可能性もある。その結果、特許文献2に開示の発明においては、相分離温度の上限は、350℃程度になるのに対して、InP基板上では490℃程度になる。この結果、特許文献2に開示の発明では基板温度の低温側限界は350℃となったのに対して、本発明の場合、基板温度の低温側限界は490℃超えとなった。
上記の(1)および(2)の一方、または両方が、上述の基板温度の相違に影響している。
【実施例】
【0026】
(実施例1)
次に、実施例により本発明の作用効果を説明する。試験体の本発明例1および比較例1を用いて、GaInNAs層の表面平滑性を調査した。上記試験体は、図1に示す構成を持ち、次の手順により作製した。
(本発明例1):Sをドープした面方位(100)のInP基板1上に、MBE法により、Siドープn型InGaAsバッファ層2をエピタキシャル成長した。膜厚は1.5μmであり、In組成は53%であり、キャリア濃度は5×1016cm−3とした。次に、GaInNAs層3をMBE法によりエピタキシャル成長した。III族のGa組成は46%、In組成54%とし、またV族のN組成は1.5%、As組成は98.5%とした。膜厚は2.5μmとした。ドーピングは行っていない。次にAlInAs層4をMBE法でエピタキシャル成長した。In組成は52%であり、InP基板に格子整合させている。膜厚は0.6μmとした。上記のGaInNAs層3を成長させる際の基板温度は、502℃とした。
(比較例1):本発明例1と同じように、MBE法により、Sをドープした面方位(100)のInP基板上に、順次、InGaAs層2、GaInNAs層3、AlInAs層4を順次、エピタキシャル成長して、半導体積層構造10を形成した。各半導体層の組成は、本発明例1と同じにした。相違点は、比較例1では、GaInNAs層3を成長する際の基板温度は484℃とした。
【0027】
上記本発明例1および比較例1の試験体について、GaInNAs層3を成長させた時点で、GaInNAs層3の表面を、5μm×5μmの領域についてAFMで観察した。本発明例1の表面について、図7(a)にAFM像を、また図7(b)にその模式図を示す。比較例1について、図8(a)にAFM像を、また図8(b)にその模式図を示す。図7(a)に示す「Zrange」は、Z方向すなわち凹凸方向のフルスケールを意味する。したがって図7(a)では凹凸方向のフルスケールを50nmとして撮像しているのに対して、図8(a)では同方向のフルスケールを100nmとしている。すなわち比較例1では凹凸が大きく、フルスケールを本発明例1の2倍にしないと、適切なAFM像を得ることができないことを示している。逆に言えば、図7(a)では、拡大して表面の微細な凹凸を撮像している。
【0028】
図7(a),(b)と図8(a),(b)とを比較して一目瞭然であるが、本発明例1では、拡大した倍率によってその緻密で均一な凹凸が認められるのに比して、比較例1では倍率を小さくしたにも拘わらず粗大な凸状物が間欠的に位置している。上記の両試験体に対してRmsラフネス(5μm×5μm)を求めると、本発明例1では3.5nmであった。一方、比較例1では14.7nmと、本発明例1の約4倍のRmsラフネスとなった。本実施例より、MBE法によるGaInNAsの成長において、基板温度502℃(本発明例1)と、基板温度484℃(比較例1)と、20℃の相違によって、GaInNAs層の表面性状が激変することが判明した。
【0029】
(実施例2)
MBE法によるGaInNAsの結晶性の基板温度の影響について、さらに調査を行った。試験方法は次の要領で行った。
(試験方法):MBE法により、InP基板(100)上にIn0.57Ga0.43As層(膜厚0.15μm)をバッファ層としてGa0.43In0.57N1−xAsx(膜厚1μm)を成長した。Asの供給にはバルブクラッキングセルを用いた。窒素源であるRF(Radio
Frequency)プラズマ放電条件および成長速度は固定した。成長温度(基板温度)を変えた結晶のX線ロッキング曲線およびフォトルミネッセンス(PL)発光強度を測定し、結果を図9および図10にそれぞれ示した。
(結果):X線ロッキング曲線より、基板温度460℃以下ではGaInNAs層の回折ピークがブロードとなり、また480℃でもGaInNAsの回折ピークはそれ以上の温度の回折ピークに比べてブロードで、ピーク強度がやや低い。このため、最良の結晶性を得るためには、490℃を超え500℃または515℃程度に基板温度を上げる必要がある。また、PL発光強度については、成長温度480℃より成長温度500℃のほうが非常に高く、結晶性が良好である。またAs/III フラックス比、すなわちIII族元素(Ga,In)とAsとの分圧比、は大きいほうが結晶性は良好となる。
【0030】
実施例2によれば、480℃の基板温度ではGaInNAsの結晶性はベストではなく、それより高温の500℃または515℃で良好な結晶性が得られることを確認することができた。高温側については、図6(a),(b)に示した540℃程度におけるAs抜けの問題を考慮しなければならない。図6〜図10に示す現象を総合することにより、490℃超え530℃以下の狭い範囲に、InP基板上に良好な表面平滑性のGaInNAs層を成長できる基板温度の条件があることを合理性をもって確認することができた。
【0031】
(実施例3)
次に、Sbの表面平滑性に及ぼす効果を確認した実施例3について説明する。本実施例3における試験体である本発明例2は、図1に示す構成を持ち、zがゼロでないGaInNAsSb層3を含むものであり、次の手順により作製した。
(本発明例2):SをドープしたInP基板1上に、MBE法により、InGaAsバッファ層2をエピタキシャル成長した。InGaAsバッファ層2の成長条件(組成、膜厚、ドーピング)は、上記実施例1における本発明例1と同じである。次に、Sbを含むGaInNAsSb層3をMBE法によりエピタキシャル成長した。このときの基板温度は500℃とした。III族のGa組成は45%、In組成55%とし、またV族のN組成は1.5%、As組成は95.9%、Sb組成は2.6%とした。膜厚は2.5μmとした。ドーピングは行っていない。次にAlInAs層4をMBE法でエピタキシャル成長した。AlInAsの成長条件は、実施例1における本発明例1と同じである。
【0032】
本発明例2について、GaInNAsSb層3を成長させた時点で、GaInNAsSb層3の表面を、5μm×5μmの領域についてAFMで観察した。本発明例2の表面について、図11(a)にAFM像を、また図11(b)にその模式図を示す。本発明例2では、Sbを含むため表面平滑性に優れ、Zrange10nmと、図7や図8の場合よりも格段に大きく拡大することにより、ようやく微小な凹凸を認めることができる。したがってSbを含ませることにより、GaInNAsSb層3の表面平滑性は格段に良好になる。
【0033】
本発明例2に対してRmsラフネス(5μm×5μm)を求めると、0.27nmであった。この本発明例2のRmsラフネスの測定結果を、実施例1における試験体である本発明例1および比較例1と合わせて、表1に示す。
【0034】
【表1】
【0035】
表1によれば、基板温度を高くすることにより、Rmsラフネスは1/4程度に改善される。基板温度を高くした上でGaInNAsにSbを含ませることにより、基板温度を高くする方策のみをとった場合に比べて、Rmsラフネスを1/10以上抑制することができる。
【0036】
(実施の形態以外の形態)
1.半導体素子の形態
フォトダイオードとしての形態以外に、任意の素子であってよい。膜厚が0.5μm以上であれば、発光素子と受光素子とを問わず何でもよい。
2.バッファ層および窓層の材料
フォトダイオードとする場合、格子整合バッファ層は、InP基板に格子整合する限り何でもよく、最も広くは、InxGayAl1−x−yAs(0≦x≦1、0≦y≦1)およびInPのいずれかに限定されない。また、そして、窓層については、何でもよく、InAlAsおよびInPに限定されない。
【0037】
上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【0038】
本発明の半導体ウエハ、半導体素子および半導体ウエハの製造方法を用いることにより、表面平滑性に優れたGaInNAsSb層を得ることができ、半導体積層構造の結晶性を向上することができる。このため、たとえば近赤外域の長波長側において暗電流が少なく、受光感度に優れたフォトダイオード等を得ることができる。
【図面の簡単な説明】
【0039】
【図1】本発明の実施の形態の半導体素子におけるエピタキシャル積層構造を説明するための図である。
【図2】図1の積層構造をもとにしたフォトダイオードを示す図である。
【図3】本発明の実施の形態の半導体素子の製造方法を説明するための図である。
【図4】MBE成膜装置を説明する図である。
【図5】GaInNAsSb層と上層との界面で、GaInNAsSb層の表面粗さを求める方法を示す図である。
【図6】基板温度が本発明の実施の形態より高い場合に生じるAs抜けに起因する表面欠陥を示す図であり、(a)は光学顕微鏡像であり、(b)はその模式図である。
【図7】(a)は、実施例1における本発明例1のAFM像であり、(b)はその模式図である。
【図8】(a)は、実施例1における比較例1のAFM像であり、(b)はその模式図である。
【図9】実施例2におけるGaInNAsの結晶性に及ぼす基板温度の影響を示す、X線ロッキング曲線を示す図である。
【図10】実施例2におけるGaInNAsの結晶性に及ぼす基板温度の影響を示す、フォトルミネッセンス発光強度を示す図である。
【図11】(a)は、実施例3における本発明例2のAFM像であり、(b)はその模式図である。
【符号の説明】
【0040】
1 InP基板、2 InGaAs層、3 GaInNAsSb層、4 AlInAs層、5 不純物拡散用マスクパターン、10 半導体積層構造、11 n部電極、12 p部電極、15 p型領域、30 MBE成膜装置、31 窒素プラズマセル、33 基板取付部。
【特許請求の範囲】
【請求項1】
InP基板をMBE(Molecular Beam Epitaxy)装置の基板取付部に取り付ける工程と、
前記InP基板上に該InP基板との格子定数差が−0.5%以上+0.5%以下の範囲のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)を、パイロメータで測定の基板表面温度490℃超え530℃以下の状態で膜厚0.5μm以上に成長させる工程とを備えることを特徴とする、半導体ウエハの製造方法。
【請求項2】
請求項1の製造方法で製造され、Ga1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)のAFM(Atom Force Microscopy)で測定のRmsラフネスが10nm以下であることを特徴とする、半導体ウエハ。
【請求項3】
InP基板と、
前記InP基板上に位置する膜厚0.5μm以上のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)層とを備え、
前記Ga1−xInxNySbzAs1−y層と前記InP基板との格子定数差が−0.5%以上+0.5%以下の範囲内にあり、
前記Ga1−xInxNySbzAs1−y層と、該Ga1−xInxNySbzAs1−y層に接して位置する上層との界面が、AFMで測定のRmsラフネス10nm以下に相当する凹凸を有することを特徴とする、半導体ウエハ。
【請求項4】
請求項2または3に記載の半導体ウエハを用いて作製されたことを特徴とする、半導体素子。
【請求項5】
前記半導体素子が、フォトダイオードであることを特徴とする、請求項4に記載の半導体素子。
【請求項1】
InP基板をMBE(Molecular Beam Epitaxy)装置の基板取付部に取り付ける工程と、
前記InP基板上に該InP基板との格子定数差が−0.5%以上+0.5%以下の範囲のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)を、パイロメータで測定の基板表面温度490℃超え530℃以下の状態で膜厚0.5μm以上に成長させる工程とを備えることを特徴とする、半導体ウエハの製造方法。
【請求項2】
請求項1の製造方法で製造され、Ga1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)のAFM(Atom Force Microscopy)で測定のRmsラフネスが10nm以下であることを特徴とする、半導体ウエハ。
【請求項3】
InP基板と、
前記InP基板上に位置する膜厚0.5μm以上のGa1−xInxNySbzAs1−y(0.4≦x≦0.8、0<y≦0.2、0≦z≦0.1)層とを備え、
前記Ga1−xInxNySbzAs1−y層と前記InP基板との格子定数差が−0.5%以上+0.5%以下の範囲内にあり、
前記Ga1−xInxNySbzAs1−y層と、該Ga1−xInxNySbzAs1−y層に接して位置する上層との界面が、AFMで測定のRmsラフネス10nm以下に相当する凹凸を有することを特徴とする、半導体ウエハ。
【請求項4】
請求項2または3に記載の半導体ウエハを用いて作製されたことを特徴とする、半導体素子。
【請求項5】
前記半導体素子が、フォトダイオードであることを特徴とする、請求項4に記載の半導体素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−270760(P2008−270760A)
【公開日】平成20年11月6日(2008.11.6)
【国際特許分類】
【出願番号】特願2008−61866(P2008−61866)
【出願日】平成20年3月11日(2008.3.11)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【出願人】(505127721)公立大学法人大阪府立大学 (688)
【Fターム(参考)】
【公開日】平成20年11月6日(2008.11.6)
【国際特許分類】
【出願日】平成20年3月11日(2008.3.11)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【出願人】(505127721)公立大学法人大阪府立大学 (688)
【Fターム(参考)】
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