半導体メモリ装置のライン配置構造
【課題】半導体メモリ装置のライン配置構造を提供する。
【解決手段】複数個のメモリセルを有する半導体メモリ装置のライン配置構造において、前記メモリセルに連結されるビットラインを形成する第1金属配線ラインと、前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されるセクションワードラインを形成する第2金属配線ラインと、前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置されて第1電源ラインまたは信号ラインを形成する第3金属配線ラインと、を備える。
【解決手段】複数個のメモリセルを有する半導体メモリ装置のライン配置構造において、前記メモリセルに連結されるビットラインを形成する第1金属配線ラインと、前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されるセクションワードラインを形成する第2金属配線ラインと、前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置されて第1電源ラインまたは信号ラインを形成する第3金属配線ラインと、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ装置に係るもので、詳しくは、半導体メモリ装置のライン配置構造に関する。
【背景技術】
【0002】
半導体メモリ装置の高集積化、高性能化及び低費用化は目立った発展を重ねている。一般に、半導体メモリ装置において比抵抗の大きいポリシリコンで形成されたワードラインはRC遅延が大きくて信号遅延が甚だしい。このようなポリシリコンで形成されたワードラインの信号遅延問題を減らすため、半導体メモリ装置は複数個のメモリセルアレイに分割してメモリセルを配置する形態に設計される。そして、それぞれのセルアレイは、メインワードラインに入力される論理信号とセクションワードライン選択信号との論理演算を通じたデコーディングによりセクションローデコーディング信号を生成するセクションローデコーダーと、このセクションローデコーダーの出力信号により選択されるセクションワードラインとを備えて構成される。
【0003】
また、工程技術も進歩して多層メタル構造が普遍化されるようになった。このような多層メタル構造は半導体メモリ装置の集積度を高めることができるが、工程費用を上昇させるため、メモリ製造業者は低費用の多層メタル構造で高性能の製品を設計することに主力をおいている。
【0004】
従来の半導体メモリ装置において、メモリセルアレイはセクションローデコーダーを含んで1つのブロックを構成し、このセクションローデコーダーにはセクションワードラインが連結される。セクションワードラインは、ブロック内の特定部分でメモリセルのゲート領域に連結されたワードラインにタッピング(tapping)される。このようなタッピング方式によりワードラインを配線する理由は、セルのワードラインがポリシリコンまたはタングステンで構成されると、その抵抗値が非常に大きいからである。即ち、メモリセルのワードラインの大きい抵抗に起因するRC遅延のため、セクションローデコーダーから遠い位置に配置されたメモリセルは、ワードラインの遷移が遅く、安定的に動作できないという問題点がある。そこで、このような問題点を解決するために抵抗の低い金属配線ラインを用いて1つのブロック内で一箇所以上だけタッピングをするのである。
【0005】
従来、2層のメタル構造では、ビットラインを形成する第1金属配線ラインと、セクションワードラインを形成する第2金属配線ラインが配置されていた。即ち、ビットラインに交差する方向にセルのワードラインが配置されるため、セルのワードライン方向に第1金属配線ラインの上部に第2金属配線ラインによりセクションワードラインが形成されていた。特に、メモリセルのサイズが大きい場合には、セクションワードラインと共に第2金属配線ラインにより電源ラインまたは信号ラインが形成されていた。
【発明の開示】
【発明が解決しようとする課題】
【0006】
然るに、従来の2層のメタル構造を有する半導体メモリ装置の配線構造は、高集積化のためには適切でないという問題点があった。そこで、半導体メモリ装置の高集積化及び高性能化のため、3層以上の層からなったメタル構造が使用され、このような状況において、セルアレイ領域内の配線配置構造が一層重要な問題点として浮き上がるようになった。即ち、3層以上の層からなったメタル構造が使用される場合、上部及び下部の金属層間の寄生キャパシタンスの問題、抵抗の減少のためのタッピングの問題、及びそれに従う遅延時間の増加の問題などが顕在化する。このような問題点は高性能化及び高集積化された半導体メモリ装置を製造するにあたって一つの制限要因として作用するため、一層改善されたレイアウト構造の実現が本分野で切実に要求される。
【0007】
そこで、本発明の目的は、従来の半導体メモリ装置において2層の金属層で構成されることに起因する半導体メモリ装置の高集積化への不適切さを減少させることができる改善された半導体メモリ装置のライン配置構造を提供することにある。
【0008】
本発明の他の目的は、高性能化及び高集積化された半導体メモリ装置を製作するためのレイアウト構造を具現するに当って、抵抗の減少のためのタッピング問題及びそれに従う遅延時間の増加問題を減少させることができる半導体メモリ装置のライン配置構造を提供することにある。
【0009】
本発明の更に他の目的は、半導体メモリ装置においてセクションローデコーダーから遠い位置におけるワードラインの遷移の遅れに起因してメモリセルが安定的に動作できない問題を改善した半導体メモリ装置のライン配置構造を提供することにある。
【課題を解決するための手段】
【0010】
このような問題点を解決するため本発明の実施形態による複数個のメモリセルを有する半導体メモリ装置のライン配置構造は、前記メモリセルに連結されるビットラインを形成する第1金属配線ラインと、前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されるセクションワードラインを形成する第2金属配線ラインと、前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置されて第1電源ラインまたは信号ラインを形成する第3金属配線ラインと、を備えることを特徴とする。
【0011】
ここで、前記第1電源ライン及び信号ラインは、前記セクションワードラインの垂直上部を外れた領域に形成されることができる。
【0012】
また、前記第1電源ラインは、前記メモリセルの動作を安定化させるための電源を供給するラインであり、前記信号ラインは前記半導体メモリ装置の動作に必要な信号を印加するラインであることが好ましい。
【0013】
また、前記セクションワードラインは、1つのセクションローデコーダーに連結されたブロック内の特定I/Oの間で第1コンタクト部により前記メモリセルに連結されたワードラインと連結され、前記セクションワードラインは前記第1コンタクト部まで形成され、前記第1コンタクト部の後には前記第1コンタクト部と一定間隔だけ離隔されて前記セクションワードラインと平行にダミー延長ラインがさらに形成されることができる。前記ダミー延長ラインとしては電源電圧が印加されるかまたは接地電圧が印加されることが好ましい。
【0014】
また、前記半導体メモリ装置のライン配置構造は、前記第1電源ラインに印加される電圧が前記ビットラインと平行に形成された第2電源ラインに伝達されて前記メモリセルの動作が安定化されるようにするため、前記第1電源ラインと前記第2電源ラインがコンタクトされる第2コンタクト部を備えることが好ましい。ここで、前記第1電源ラインは、前記セクションローデコーダーの領域において前記第1電源ラインの下部で前記第1電源ラインと交差するように形成された第3電源ラインとコンタクトされて、前記第1電源ラインに印加される電圧が前記第3電源ラインに伝達されることが好ましい。
【0015】
このような目的を達成するため本発明の一実施形態による複数個のメモリセルを有する半導体メモリ装置のライン配置構造は、前記メモリセルに連結されるビットラインを形成する第1金属配線ラインと、前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されたワードラインと連結されるセクションワードラインを形成する第2金属配線ラインと、セクションローデコーダーの入力端に連結されて前記セクションワードラインを選択するためのメインワードライン、前記メモリセルの動作を安定化させる電源を供給するための第1電源ライン、及び前記メモリ装置の動作に必要な信号を印加するための信号ラインを形成するために前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置される第3金属配線ラインと、を備えることを特徴とする。
【0016】
ここで、前記第1コンタクト部は、前記ワードラインと前記セクションワードラインとの間のコンタクトのため、前記第1金属配線ラインと同一な層に形成された中間層を備える。
【0017】
また、前記第1金属配線ラインにより前記メモリセルの動作に必要な電源を供給するための第2電源ラインが前記ビットラインと平行に形成される。
また、前記第1電源ラインに印加される電圧が前記第2電源ラインに伝達されるようにするために前記第1電源ラインと前記第2電源ラインが交差する部分でコンタクトされる第2コンタクト部を備え、前記第2コンタクト部は前記第1電源ラインと前記第2電源ライン間のコンタクトのために前記第2金属配線ラインと同一な層に形成された中間層を備える。
【0018】
また、前記メインワードラインは4個のセクションワードラインごとに1つずつ形成され、前記メインワードラインの両側に前記第1電源ラインが形成される。
【0019】
また、前記メインワードラインの一つの側方には前記第1電源ラインが形成され、他の側方には前記信号ラインが形成される。
【0020】
また、前記第1電源ライン及び第2電源ラインはそれぞれ電源電圧印加ラインと接地電圧印加ラインに区別されて配置され、第1電源ラインの電源電圧印加ラインは第2電源ラインの電源電圧印加ラインとコンタクトされ、第1電源ラインの接地電圧印加ラインは第2電源ラインの接地電圧印加ラインとコンタクトされる。
【発明の効果】
【0021】
本発明は、半導体メモリ装置において改善されたライン配置構造を提供することにより、従来の半導体メモリ装置において2層の金属配線構造に起因する半導体メモリ装置の高集積化への不適切さを減少させることができるとの効果がある。
【0022】
また、本発明は、半導体メモリ装置内の上部及び下部の金属ライン間の寄生キャパシタンス問題を減少させ、ワードラインのタッピングを改善することにより、動作時にRC遅延が減少されるとの効果がある。
【0023】
また、本発明は、半導体メモリ装置でのワードラインが劣化されてメモリセルの動作が不安定な問題を減少させることにより、半導体メモリ装置の誤動作を減らし、寿命を増大させることができるとの効果がある。
【発明を実施するための最良の形態】
【0024】
以下、添付図を参照して本発明の好ましい実施形態を詳しく説明する。以下の実施形態における説明は、本発明が属する技術分野で通常の知識を有する者に徹底した理解を助けるための意図のほかに他の意図なしに、例を挙げて示されたものに過ぎないため、本発明の範囲を制限する根拠として使用されてはならない。
【0025】
図1は一般のスタティックRAM(Static Random Access Memory)における単位メモリセルの等価回路図である。
【0026】
図1に示すように、スタティックRAMにおける単位メモリセルは、一対のプルダウントランジスタTPD1,TPD2、一対のプルアップトランジスタTPU1,TPU2、及び一対のパストランジスタTA1,TA2から構成される。ここで、一対のプルダウントランジスタTPD1,TPD2及び一対のパストランジスタTA1,TA2はNMOSトランジスタから形成され、一対のプルアップトランジスタTPU1,TPU2はPMOSトランジスタから形成される。
【0027】
第1、2パストランジスタTA1,TA2のゲート領域はワードラインWLに連結され、第1、第2パストランジスタTA1、TA2のそれぞれのドレイン領域またはソース領域はそれぞれビットラインBL、BLBと連結される。ここで、第1、第2パストランジスタTA1、TA2がビットラインBL,BLBと連結された部分は、ドレインまたはソースになることができるため、いずれか1つに特定しない。
【0028】
図1に示したスタティックRAMの単位メモリセルのフルCMOSセルの詳しい動作は広く知られているため、その詳しい説明は省略する。
【0029】
図1に示すように、通常のスタティックRAMにおいてはビットラインは互いに交差する形態に配置され、このような配置構造はスタティックRAM以外の半導体メモリ装置でも類似である。
【0030】
スタティックRAMのセル構造は、本発明の一実施形態のライン配置構造が適用される半導体メモリ装置の単位メモリセルの一例である。
【0031】
図2は本発明の一実施形態に従ってメモリセルアレイに第2金属配線ラインが配置された状態を概略的に示した回路図である。
【0032】
図2を参照すると、複数個の単位メモリセル(Ce)、単位メモリセル(Ce)に連結されたビットラインBL,BLBと、ワードラインWL、ワードラインWLに連結されたセクションワードラインSW、そして、セクションワードラインSWLを選択するためのセクションローデコーダーSRDが図示されている。符号30が付されたライン(第3電源ライン)は、図4を参照して説明される第1電源ライン(図4のPWR)から電圧を印加されて、セクションローデコーダーSRDを構成するMOSトランジスタの基板電圧を提供するためのラインである。
【0033】
ここで、図2は半導体メモリ装置の動作を説明するための図ではないため、単位メモリセルCe、ビットラインBL,BLB、ワードラインWL、及びセクションワードラインSWLがそれぞれ複数図示されているが、これらは区別して表記(例えば、BL0,BL1,.....,WL0,WL1,...,SWL0、SWL1,...などに表記)されていない。
【0034】
ワードラインWLは、単位メモリセルCeのゲート端子を構成する物質(例えば、ポリシリコン)の上部に連結されたMO層により形成されたラインである。即ち、ゲート端子の上部にMO層が配置され、MO層はゲート端子と連結される。ここで、MO層は、ポリシリコンよりも抵抗の低いタングステンであることができる。
【0035】
ビットラインBL,BLBは、ワードラインWLの上部でワードラインWLと交差するように配置される第1金属配線ラインにより形成される。
【0036】
第3電源ライン30は、第1金属配線ラインにより形成されるため、ビットラインBL,BLBと同一の層に形成されるラインである。
【0037】
セクションワードラインSWLは、ビットラインBL,BLBの上部でビットラインBL,BLBと交差されるように配置される。言い換えれば、セクションワードラインSWLは、ビットラインBL,BLBの下部に配置されたワードラインWLと平行に配置される。そして、セクションワードラインSWLは、1つのセクションローデコーダーSRDに連結されたメモリセルアレイ(以下、メモリブロックという)内の特定領域内で第1コンタクト部CT1によりタッピングされる。
【0038】
セクションローデコーダーSRDは、メインワードライン(図示せず)に印加された信号及びセクションワードライン選択信号のコラム選択信号を受信して複数個のセクションワードラインSWLのうち1つのセクションワードラインSWLを選択する。
【0039】
図3Aは図2において金属配線ラインが配置された状態の垂直構造を示した断面図で、図3Bは図2において特に第1コンタクト部CT1の垂直構造を示した断面図で、図3A及び図3Bにおいて金属配線層間の絶縁層は図示されていないが、実際には金属配線層の間には絶縁層が存在する。
【0040】
まず、図3Aを参照すると、ゲート端子を形成するゲートポリ層GP、ゲートポリ層GPの上部に配置されたMO層MO、MO層MOの上部に配置された第1金属配線層M1、そして第1金属配線層M1の上部に配置された第2金属配線層M2が図示される。
【0041】
ゲートポリ層GPは、単位メモリセルを構成するMOSトランジスタのゲート端子を形成するための層である。MO層MOは、図2におけるワードラインWLを形成する。第1金属配線層M1は、MO層MOの上部に配置される。第1金属配線層M1により第1金属配線ラインが形成される。第1金属配線ラインによりメモリセルCeに連結されたビットラインBL,BLBは、ワードラインWLと交差するように形成される。
【0042】
第2金属配線層M2は、第1金属配線層M1の上部に配置される。第2金属配線層M2により第2金属配線ラインが形成される。第2金属配線ラインにより、セクションワードラインSWLは、ビットラインBL,BLBと交差し、ワードラインWLとは平行に形成される。
【0043】
図3Bを参照すると、ゲートポリ層GPは、上部のMO層MOとゲート連結部WCにより連結され、MO層MOは、上部の第1金属配線層M1とメタルコンタクト部MCにより連結される。そして、第1金属配線層M1は、上部の第2金属配線層M2と第1ビア層VIA1により連結される。
【0044】
以下、図2及び図3Bを参照して第1コンタクト部CT1を詳しく説明する。第2金属配線層M2により形成された第2金属配線ライン、即ち、セクションワードラインSWLは、第1ビア層VIA1により下部の第1金属配線層M1と連結される。ここで、第1金属配線層M1は、ビットラインBL,BLBなどを形成するための第1金属配線ラインとは区別される部分であり、層間のコンタクトのための中間層である。即ち、図3Bの第1金属配線層M1は、ビットラインBL,BLBと同一な層に形成されるが、上部と下部の層間の電気的コンタクトのためのバッファリング層としての役割をする部分である。
【0045】
図4は、図2における第2金属配線ラインの上部に第3金属配線ラインが配置された状態をメモリブロック単位に拡大して示した回路図である。特に、図4では、第2金属配線ライン及び第3金属配線ラインの配置が重点的に示されている。
【0046】
図4に示したように、半導体メモリ装置は、セクションローデコーダーSRD、メモリブロックBLK1,BLK2,...,BLKn−1,BLKn、メインワードラインMWL、第1電源ラインPWR、第3電源ライン30、第3コンタクト部CT3、第4コンタクト部CT4、信号ラインSIG、及びセクションワードラインSWLを備える。それぞれのメモリブロックBLK1−BLKnにおいて、セクションワードラインSWLと交差されるように配置されたビットライン(図2のBL,BLB)、メモリセル(図2のCe)、そして、記メモリセルCeに連結されセクションワードラインSWLによりタッピングされたワードラインWLの図示は省略した。
【0047】
メモリブロックBLK1−BLKnは、それぞれ所定のI/O(例えば、I/Oが8個である場合、I/01,I/02,...,I/08)に区別される。
【0048】
第1電源ラインPWR、メインワードラインMWL及び信号ラインSIGは、第3金属配線ラインにより形成されたラインである。即ち、上記のライン配置構造は、メモリセルCeに連結されるビットラインを形成する第1金属配線ライン、第1金属配線ラインの上部で第1金属配線ラインと交差するように配置されてメモリセルCeに連結されたワードラインWLと連結されるセクションワードラインSWLを形成する第2金属配線ラインを備える。また、第2金属配線ラインの上部に第2金属配線ラインと平行に第3金属配線ラインが配置される。第3金属配線ラインにより、セクションローデコーダーSRDの入力端に連結されてセクションワードラインを選択するためのメインワードラインMWL、メモリセルCeの動作を安定化させる電源を供給するための第1電源ラインPWR、及びメモリ装置の動作に必要な信号を印加するための信号ラインSIGが形成される。
【0049】
第1電源ラインPWR及び信号ラインSIGは、寄生キャパシタンスなどの防止または円滑なコンタクトのためにセクションワードラインSWLの垂直方向の上部を外れた領域に形成されることが好ましい。
【0050】
第1電源ラインPWRは、第3コンタクト部CT3により第3電源ライン30と連結され、メインワードラインMWLは、第4コンタクト部CT4によりセクションローデコーダーSRDを構成するP型MOSトランジスタのソース領域と連結される。
【0051】
メインワードラインMWLは、4個のセクションワードラインごとに1つずつ形成されることが好ましい。
【0052】
図4に示す例では、メインワードラインMWLの一つの側方には第1電源ラインPWRが形成され、他の側方には信号ラインSIGが形成されるが、メインワードラインMWLの両側方に第1電源ラインPWRが形成されてもよい。
【0053】
図5は、図4のセクションローデコーダーSRDを詳しく示した等価回路図である。
【0054】
図5を参照すると、メインワードラインMWLに印加される信号及びセクションワードライン選択ラインBLSiによりデコーディングを行うインバーターINVが詳しく図示される。そして、第3コンタクト部CT3及び第4コンタクト部CT4が図示される。
【0055】
第4コンタクト部CT4は、メインワードラインMWLに印加される信号がハイレベルである場合にインバーターINVにハイレベルを印加する。
【0056】
以下、図6及び図7を参照して、セクションローデコーダーSRDの階層構造を詳しく説明する。
【0057】
図6はセクションローデコーダーSRDの金属積層構造を概略的に示した平面図、図7Aは図6で金属層間のコンタクト部分を除いた部分の垂直断面図、図7Bはコンタクト部分中で特に第3コンタクト部CT3及び第4コンタクト部CT4の垂直断面図である。
【0058】
図6及び図7Aを参照してMO層MO上部の金属配線層の構造を説明すると、MO層MOにより、第3電源ライン30から電圧を印加されてインバーターINVを構成するP型MOSトランジスタに基板電圧を伝達するための基板電圧ライン60、及び入力されるセクションワードライン選択ラインBLSiの信号をインバーターINVのゲート端子に伝達するためのゲートインターコネクションGICが形成される。ここで、基板電圧ライン60と第3電源ライン30は第6コンタクト部CT6により連結され、セクションワードライン選択ラインBLSiとゲートインターコネクションGICは第5コンタクト部CT5により連結される。
【0059】
MO層MOの上部には第1金属配線層M1が形成される。第1金属配線層M1により、第3電源ライン30、セクションワードライン選択ラインBLSi、及びメインワードラインMWLとインバーターINVとの間を連結するためのライン62が形成される。従って、第3電源ライン30、セクションワードライン選択ラインBLSi及びメインワードラインMWLは。、ビットラインBL,BLBと同一な層に形成されることがわかる。ここで、第4コンタクト部は、図7Bを参照して詳しく説明される。
【0060】
第1金属配線層M1の上部には第2金属配線層M2が形成される。第2金属配線層M2によりセクションワードラインSWLを形成するための第2金属配線ラインが形成される。
【0061】
第2金属配線層M2の上部には第3金属配線層M3が形成される。第3金属配線層M3により、メインワードラインMWL、第1電源ラインPWR及び信号ラインSIGが形成される。第1電源ラインPWRと第3電源ライン30との間を連結するための第3コンタクト部CT3についても図7Bを参照して詳しく説明する。
【0062】
図7Bを参照すると、第3コンタクト部CT3及び第4コンタクト部CT4は、第3金属配線層M3が第2ビア層VIA2により下部の第2金属配線層M2と連結され、第2金属配線層M2が第1ビア層VIA1により下部の第1金属配線層M1と連結される構造を有する。図7Bに示した第2金属層M2は、別のラインを形成するための金属層でなく、セクションワードラインSWLと同一な層に配置される金属層であるので、上部層と下部層との間の電気的コンタクトのためのバッファリング層としての役割をする。
【0063】
図8は、図4における1つのブロックBLK1のライン配置構造を示した回路図である。図4と同様に、それぞれのI/O内でのビットラインBL,BLBの図示は省略され、特定I/O間の第2電源ライン20及び接地電源供給ラインGND、第2金属配線ライン、そして、第3金属配線ラインを重点的に図示した。
【0064】
図8を参照すると、メモリセルに連結されるビットラインを形成する第1金属配線ライン(図示せず)の上部で第1金属配線ラインと交差するように配置されてメモリセルに連結されるセクションワードラインSWLを形成する第2金属配線ライン、及び第2金属配線ラインの上部で第2金属配線ラインと平行に配置されて第1電源ラインPWRまたは信号ラインSIGを形成する第3金属配線ラインが図示される。そして、ダミーラインDL、第1コンタクト部CT1及び第2コンタクト部CT2が図示される。
【0065】
セクションワードラインSWLは、典型的には第1コンタクト部CT1まで形成され、第1コンタクト部CT1の後には第1コンタクト部CT1と一定間隔だけ離隔されてセクションワードラインSWLと平行にダミーラインDLが形成されることができる。即ち、ダミーラインDLは、第2金属配線ラインにより形成されるため、セクションワードラインSWLと同一な層に一定間隔だけ離隔されて延長される構造として配置される。そして、ダミー延長ラインDLには、電源電圧VDDが印加されるかまたは接地電圧VSSが印加されることができる。
【0066】
第2コンタクト部CT2は、第1電源ラインPWRに印加される電圧がビットラインBL,BLBと平行に形成された第2電源ライン20に伝達されて、メモリセルの動作が安定化されるようにするために第1電源ラインと第2電源ラインがコンタクトされる部分である。
【0067】
第1コンタクト部CT1は図3Bを参照して既に説明されたので、以下、第2コンタクト部CT2が添付図を参照して詳しく説明される。
【0068】
図9は、図8での第2コンタクト部CT2の垂直構造を示した断面図である。図8及び図9を参照すると、第2コンタクト部CT2は、第1金属配線層M1が第1ビア層VIA1により上部の第2金属配線層M2と連結され、第2金属配線層M2が第2ビア層VIA2により上部の第3金属配線層M3と連結された構造を有する。言い換えれば、第1金属配線層M1により形成された第1金属配線ラインの一部の第2電源ライン20が第1ビア層VIA1により上部の第2金属配線層M2と連結される。第2コンタクト部CT2において、第2金属配線層M2はセクションワードラインSWLを形成する第2金属配線ラインと同一な層の中間層で、上部層と下部層間を電気的に連結するためのバッファリング層としての役割をする金属層である。
【0069】
図8において、第1電源ラインPWRに電源電圧VDDが印加される場合、第2電源ライン20にも電源電圧VDDが印加される。ここで、第2電源ライン20がメモリセルCeに電源電圧VDDを供給するためのラインである場合、第1電源ラインPWRにより電源電圧VDDがさらに供給されてメモリセルの動作が一層安定される。
【0070】
本発明の他の実施形態として、半導体メモリ装置のライン配置構造は、第1電源ライン及び第2電源ラインがそれぞれ電源電圧VDD印加ラインと接地電圧GND印加ラインに区別されて配置され、第1電源ラインの電源電圧印加ラインが第2電源ラインの電源電圧印加ラインとコンタクトされ、第1電源ラインの接地電圧印加ラインが第2電源ラインの接地電圧印加ラインとコンタクトされる構造である。即ち、図8において、第1電源ラインPWRには電源電圧VDDが印加されるが、第1電源ラインPWRに接地電圧GNDが印加される構造である場合には、第1電源ラインPWRが接地電圧供給ライン(GNDに表記されるライン)とコンタクトされる構造である。
【0071】
上述のように、本発明では、3層のメタル構造を含む半導体メモリ装置のレイアウト構造を最適化して、メモリ装置の高性能化、高集積化、及び低費用化が実現されることができる。
【0072】
本発明の実施形態による半導体メモリ装置のライン配置構造は、上述の実施例に限定されず、本発明の基本原理を逸脱しない範囲内で多様に設計され応用されることは、本発明が属する技術分野で通常の知識を有した者に自明である。
【図面の簡単な説明】
【0073】
【図1】一般のスタティックRAMでの単位メモリセルの等価回路図である。
【図2】本発明の一実施例に従いメモリセルアレイに第2金属配線ラインが配置された状態を概略的に示す回路図である。
【図3A】図2において金属配線ラインが配置された状態の垂直構造を示した断面図である。
【図3B】図2において第1コンタクト部の垂直構造を示した断面図である。
【図4】図2において第2金属配線ラインの上部に第3金属配線ラインが配置された状態をメモリブロック単位に拡張して示した回路図である。
【図5】図4のセクションローデコーダーを詳しく示した等価回路図である。
【図6】図5のセクションローデコーダーの金属積層構造を概略的に示した平面図である。
【図7A】図6において金属層間のコンタクト部分を除いた部分の垂直断面図である。
【図7B】図6において第3コンタクト部及び第4コンタクト部の垂直構造を示した断面図である。
【図8】図4において1つのブロックでのライン配置構造を示した回路図である。
【図9】図8における第2コンタクト部の垂直構造を示した断面図である。
【符号の説明】
【0074】
BL,BLB:ビットライン
WL:ワードライン
VDD:電源電圧
TPU1,TPU2:プルアップトランジスタ
TPD1,TPD2:プルダウントランジスタ
TA1,TA2:アクセストランジスタ
Ce:メモリセル
SWL:セクションワードライン
CT1:第1コンタクト部
SRD:セクションローデコーダー
30:第3電源ライン
GP:ゲートポリ層
MO:MO層
WC:ゲート連結部
MC:メタルコンタクト部
M1:第1金属配線層
M2:第2金属配線層
VIA1:第1ビア層
PWR:第1電源ライン
MWL:メインワードライン
SIG:信号ライン
MLK1−BLKn:メモリブロック
INV:インバーター
BLSi:セクションワードライン選択ライン
CT3:第3コンタクト部
CT4:第4コンタクト部
CT5:第5コンタクト部
CT6:第6コンタクト部
VIA2:第2ビア層
GND、VSS:接地電圧
DL:ダミーライン
【技術分野】
【0001】
本発明は、半導体メモリ装置に係るもので、詳しくは、半導体メモリ装置のライン配置構造に関する。
【背景技術】
【0002】
半導体メモリ装置の高集積化、高性能化及び低費用化は目立った発展を重ねている。一般に、半導体メモリ装置において比抵抗の大きいポリシリコンで形成されたワードラインはRC遅延が大きくて信号遅延が甚だしい。このようなポリシリコンで形成されたワードラインの信号遅延問題を減らすため、半導体メモリ装置は複数個のメモリセルアレイに分割してメモリセルを配置する形態に設計される。そして、それぞれのセルアレイは、メインワードラインに入力される論理信号とセクションワードライン選択信号との論理演算を通じたデコーディングによりセクションローデコーディング信号を生成するセクションローデコーダーと、このセクションローデコーダーの出力信号により選択されるセクションワードラインとを備えて構成される。
【0003】
また、工程技術も進歩して多層メタル構造が普遍化されるようになった。このような多層メタル構造は半導体メモリ装置の集積度を高めることができるが、工程費用を上昇させるため、メモリ製造業者は低費用の多層メタル構造で高性能の製品を設計することに主力をおいている。
【0004】
従来の半導体メモリ装置において、メモリセルアレイはセクションローデコーダーを含んで1つのブロックを構成し、このセクションローデコーダーにはセクションワードラインが連結される。セクションワードラインは、ブロック内の特定部分でメモリセルのゲート領域に連結されたワードラインにタッピング(tapping)される。このようなタッピング方式によりワードラインを配線する理由は、セルのワードラインがポリシリコンまたはタングステンで構成されると、その抵抗値が非常に大きいからである。即ち、メモリセルのワードラインの大きい抵抗に起因するRC遅延のため、セクションローデコーダーから遠い位置に配置されたメモリセルは、ワードラインの遷移が遅く、安定的に動作できないという問題点がある。そこで、このような問題点を解決するために抵抗の低い金属配線ラインを用いて1つのブロック内で一箇所以上だけタッピングをするのである。
【0005】
従来、2層のメタル構造では、ビットラインを形成する第1金属配線ラインと、セクションワードラインを形成する第2金属配線ラインが配置されていた。即ち、ビットラインに交差する方向にセルのワードラインが配置されるため、セルのワードライン方向に第1金属配線ラインの上部に第2金属配線ラインによりセクションワードラインが形成されていた。特に、メモリセルのサイズが大きい場合には、セクションワードラインと共に第2金属配線ラインにより電源ラインまたは信号ラインが形成されていた。
【発明の開示】
【発明が解決しようとする課題】
【0006】
然るに、従来の2層のメタル構造を有する半導体メモリ装置の配線構造は、高集積化のためには適切でないという問題点があった。そこで、半導体メモリ装置の高集積化及び高性能化のため、3層以上の層からなったメタル構造が使用され、このような状況において、セルアレイ領域内の配線配置構造が一層重要な問題点として浮き上がるようになった。即ち、3層以上の層からなったメタル構造が使用される場合、上部及び下部の金属層間の寄生キャパシタンスの問題、抵抗の減少のためのタッピングの問題、及びそれに従う遅延時間の増加の問題などが顕在化する。このような問題点は高性能化及び高集積化された半導体メモリ装置を製造するにあたって一つの制限要因として作用するため、一層改善されたレイアウト構造の実現が本分野で切実に要求される。
【0007】
そこで、本発明の目的は、従来の半導体メモリ装置において2層の金属層で構成されることに起因する半導体メモリ装置の高集積化への不適切さを減少させることができる改善された半導体メモリ装置のライン配置構造を提供することにある。
【0008】
本発明の他の目的は、高性能化及び高集積化された半導体メモリ装置を製作するためのレイアウト構造を具現するに当って、抵抗の減少のためのタッピング問題及びそれに従う遅延時間の増加問題を減少させることができる半導体メモリ装置のライン配置構造を提供することにある。
【0009】
本発明の更に他の目的は、半導体メモリ装置においてセクションローデコーダーから遠い位置におけるワードラインの遷移の遅れに起因してメモリセルが安定的に動作できない問題を改善した半導体メモリ装置のライン配置構造を提供することにある。
【課題を解決するための手段】
【0010】
このような問題点を解決するため本発明の実施形態による複数個のメモリセルを有する半導体メモリ装置のライン配置構造は、前記メモリセルに連結されるビットラインを形成する第1金属配線ラインと、前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されるセクションワードラインを形成する第2金属配線ラインと、前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置されて第1電源ラインまたは信号ラインを形成する第3金属配線ラインと、を備えることを特徴とする。
【0011】
ここで、前記第1電源ライン及び信号ラインは、前記セクションワードラインの垂直上部を外れた領域に形成されることができる。
【0012】
また、前記第1電源ラインは、前記メモリセルの動作を安定化させるための電源を供給するラインであり、前記信号ラインは前記半導体メモリ装置の動作に必要な信号を印加するラインであることが好ましい。
【0013】
また、前記セクションワードラインは、1つのセクションローデコーダーに連結されたブロック内の特定I/Oの間で第1コンタクト部により前記メモリセルに連結されたワードラインと連結され、前記セクションワードラインは前記第1コンタクト部まで形成され、前記第1コンタクト部の後には前記第1コンタクト部と一定間隔だけ離隔されて前記セクションワードラインと平行にダミー延長ラインがさらに形成されることができる。前記ダミー延長ラインとしては電源電圧が印加されるかまたは接地電圧が印加されることが好ましい。
【0014】
また、前記半導体メモリ装置のライン配置構造は、前記第1電源ラインに印加される電圧が前記ビットラインと平行に形成された第2電源ラインに伝達されて前記メモリセルの動作が安定化されるようにするため、前記第1電源ラインと前記第2電源ラインがコンタクトされる第2コンタクト部を備えることが好ましい。ここで、前記第1電源ラインは、前記セクションローデコーダーの領域において前記第1電源ラインの下部で前記第1電源ラインと交差するように形成された第3電源ラインとコンタクトされて、前記第1電源ラインに印加される電圧が前記第3電源ラインに伝達されることが好ましい。
【0015】
このような目的を達成するため本発明の一実施形態による複数個のメモリセルを有する半導体メモリ装置のライン配置構造は、前記メモリセルに連結されるビットラインを形成する第1金属配線ラインと、前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されたワードラインと連結されるセクションワードラインを形成する第2金属配線ラインと、セクションローデコーダーの入力端に連結されて前記セクションワードラインを選択するためのメインワードライン、前記メモリセルの動作を安定化させる電源を供給するための第1電源ライン、及び前記メモリ装置の動作に必要な信号を印加するための信号ラインを形成するために前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置される第3金属配線ラインと、を備えることを特徴とする。
【0016】
ここで、前記第1コンタクト部は、前記ワードラインと前記セクションワードラインとの間のコンタクトのため、前記第1金属配線ラインと同一な層に形成された中間層を備える。
【0017】
また、前記第1金属配線ラインにより前記メモリセルの動作に必要な電源を供給するための第2電源ラインが前記ビットラインと平行に形成される。
また、前記第1電源ラインに印加される電圧が前記第2電源ラインに伝達されるようにするために前記第1電源ラインと前記第2電源ラインが交差する部分でコンタクトされる第2コンタクト部を備え、前記第2コンタクト部は前記第1電源ラインと前記第2電源ライン間のコンタクトのために前記第2金属配線ラインと同一な層に形成された中間層を備える。
【0018】
また、前記メインワードラインは4個のセクションワードラインごとに1つずつ形成され、前記メインワードラインの両側に前記第1電源ラインが形成される。
【0019】
また、前記メインワードラインの一つの側方には前記第1電源ラインが形成され、他の側方には前記信号ラインが形成される。
【0020】
また、前記第1電源ライン及び第2電源ラインはそれぞれ電源電圧印加ラインと接地電圧印加ラインに区別されて配置され、第1電源ラインの電源電圧印加ラインは第2電源ラインの電源電圧印加ラインとコンタクトされ、第1電源ラインの接地電圧印加ラインは第2電源ラインの接地電圧印加ラインとコンタクトされる。
【発明の効果】
【0021】
本発明は、半導体メモリ装置において改善されたライン配置構造を提供することにより、従来の半導体メモリ装置において2層の金属配線構造に起因する半導体メモリ装置の高集積化への不適切さを減少させることができるとの効果がある。
【0022】
また、本発明は、半導体メモリ装置内の上部及び下部の金属ライン間の寄生キャパシタンス問題を減少させ、ワードラインのタッピングを改善することにより、動作時にRC遅延が減少されるとの効果がある。
【0023】
また、本発明は、半導体メモリ装置でのワードラインが劣化されてメモリセルの動作が不安定な問題を減少させることにより、半導体メモリ装置の誤動作を減らし、寿命を増大させることができるとの効果がある。
【発明を実施するための最良の形態】
【0024】
以下、添付図を参照して本発明の好ましい実施形態を詳しく説明する。以下の実施形態における説明は、本発明が属する技術分野で通常の知識を有する者に徹底した理解を助けるための意図のほかに他の意図なしに、例を挙げて示されたものに過ぎないため、本発明の範囲を制限する根拠として使用されてはならない。
【0025】
図1は一般のスタティックRAM(Static Random Access Memory)における単位メモリセルの等価回路図である。
【0026】
図1に示すように、スタティックRAMにおける単位メモリセルは、一対のプルダウントランジスタTPD1,TPD2、一対のプルアップトランジスタTPU1,TPU2、及び一対のパストランジスタTA1,TA2から構成される。ここで、一対のプルダウントランジスタTPD1,TPD2及び一対のパストランジスタTA1,TA2はNMOSトランジスタから形成され、一対のプルアップトランジスタTPU1,TPU2はPMOSトランジスタから形成される。
【0027】
第1、2パストランジスタTA1,TA2のゲート領域はワードラインWLに連結され、第1、第2パストランジスタTA1、TA2のそれぞれのドレイン領域またはソース領域はそれぞれビットラインBL、BLBと連結される。ここで、第1、第2パストランジスタTA1、TA2がビットラインBL,BLBと連結された部分は、ドレインまたはソースになることができるため、いずれか1つに特定しない。
【0028】
図1に示したスタティックRAMの単位メモリセルのフルCMOSセルの詳しい動作は広く知られているため、その詳しい説明は省略する。
【0029】
図1に示すように、通常のスタティックRAMにおいてはビットラインは互いに交差する形態に配置され、このような配置構造はスタティックRAM以外の半導体メモリ装置でも類似である。
【0030】
スタティックRAMのセル構造は、本発明の一実施形態のライン配置構造が適用される半導体メモリ装置の単位メモリセルの一例である。
【0031】
図2は本発明の一実施形態に従ってメモリセルアレイに第2金属配線ラインが配置された状態を概略的に示した回路図である。
【0032】
図2を参照すると、複数個の単位メモリセル(Ce)、単位メモリセル(Ce)に連結されたビットラインBL,BLBと、ワードラインWL、ワードラインWLに連結されたセクションワードラインSW、そして、セクションワードラインSWLを選択するためのセクションローデコーダーSRDが図示されている。符号30が付されたライン(第3電源ライン)は、図4を参照して説明される第1電源ライン(図4のPWR)から電圧を印加されて、セクションローデコーダーSRDを構成するMOSトランジスタの基板電圧を提供するためのラインである。
【0033】
ここで、図2は半導体メモリ装置の動作を説明するための図ではないため、単位メモリセルCe、ビットラインBL,BLB、ワードラインWL、及びセクションワードラインSWLがそれぞれ複数図示されているが、これらは区別して表記(例えば、BL0,BL1,.....,WL0,WL1,...,SWL0、SWL1,...などに表記)されていない。
【0034】
ワードラインWLは、単位メモリセルCeのゲート端子を構成する物質(例えば、ポリシリコン)の上部に連結されたMO層により形成されたラインである。即ち、ゲート端子の上部にMO層が配置され、MO層はゲート端子と連結される。ここで、MO層は、ポリシリコンよりも抵抗の低いタングステンであることができる。
【0035】
ビットラインBL,BLBは、ワードラインWLの上部でワードラインWLと交差するように配置される第1金属配線ラインにより形成される。
【0036】
第3電源ライン30は、第1金属配線ラインにより形成されるため、ビットラインBL,BLBと同一の層に形成されるラインである。
【0037】
セクションワードラインSWLは、ビットラインBL,BLBの上部でビットラインBL,BLBと交差されるように配置される。言い換えれば、セクションワードラインSWLは、ビットラインBL,BLBの下部に配置されたワードラインWLと平行に配置される。そして、セクションワードラインSWLは、1つのセクションローデコーダーSRDに連結されたメモリセルアレイ(以下、メモリブロックという)内の特定領域内で第1コンタクト部CT1によりタッピングされる。
【0038】
セクションローデコーダーSRDは、メインワードライン(図示せず)に印加された信号及びセクションワードライン選択信号のコラム選択信号を受信して複数個のセクションワードラインSWLのうち1つのセクションワードラインSWLを選択する。
【0039】
図3Aは図2において金属配線ラインが配置された状態の垂直構造を示した断面図で、図3Bは図2において特に第1コンタクト部CT1の垂直構造を示した断面図で、図3A及び図3Bにおいて金属配線層間の絶縁層は図示されていないが、実際には金属配線層の間には絶縁層が存在する。
【0040】
まず、図3Aを参照すると、ゲート端子を形成するゲートポリ層GP、ゲートポリ層GPの上部に配置されたMO層MO、MO層MOの上部に配置された第1金属配線層M1、そして第1金属配線層M1の上部に配置された第2金属配線層M2が図示される。
【0041】
ゲートポリ層GPは、単位メモリセルを構成するMOSトランジスタのゲート端子を形成するための層である。MO層MOは、図2におけるワードラインWLを形成する。第1金属配線層M1は、MO層MOの上部に配置される。第1金属配線層M1により第1金属配線ラインが形成される。第1金属配線ラインによりメモリセルCeに連結されたビットラインBL,BLBは、ワードラインWLと交差するように形成される。
【0042】
第2金属配線層M2は、第1金属配線層M1の上部に配置される。第2金属配線層M2により第2金属配線ラインが形成される。第2金属配線ラインにより、セクションワードラインSWLは、ビットラインBL,BLBと交差し、ワードラインWLとは平行に形成される。
【0043】
図3Bを参照すると、ゲートポリ層GPは、上部のMO層MOとゲート連結部WCにより連結され、MO層MOは、上部の第1金属配線層M1とメタルコンタクト部MCにより連結される。そして、第1金属配線層M1は、上部の第2金属配線層M2と第1ビア層VIA1により連結される。
【0044】
以下、図2及び図3Bを参照して第1コンタクト部CT1を詳しく説明する。第2金属配線層M2により形成された第2金属配線ライン、即ち、セクションワードラインSWLは、第1ビア層VIA1により下部の第1金属配線層M1と連結される。ここで、第1金属配線層M1は、ビットラインBL,BLBなどを形成するための第1金属配線ラインとは区別される部分であり、層間のコンタクトのための中間層である。即ち、図3Bの第1金属配線層M1は、ビットラインBL,BLBと同一な層に形成されるが、上部と下部の層間の電気的コンタクトのためのバッファリング層としての役割をする部分である。
【0045】
図4は、図2における第2金属配線ラインの上部に第3金属配線ラインが配置された状態をメモリブロック単位に拡大して示した回路図である。特に、図4では、第2金属配線ライン及び第3金属配線ラインの配置が重点的に示されている。
【0046】
図4に示したように、半導体メモリ装置は、セクションローデコーダーSRD、メモリブロックBLK1,BLK2,...,BLKn−1,BLKn、メインワードラインMWL、第1電源ラインPWR、第3電源ライン30、第3コンタクト部CT3、第4コンタクト部CT4、信号ラインSIG、及びセクションワードラインSWLを備える。それぞれのメモリブロックBLK1−BLKnにおいて、セクションワードラインSWLと交差されるように配置されたビットライン(図2のBL,BLB)、メモリセル(図2のCe)、そして、記メモリセルCeに連結されセクションワードラインSWLによりタッピングされたワードラインWLの図示は省略した。
【0047】
メモリブロックBLK1−BLKnは、それぞれ所定のI/O(例えば、I/Oが8個である場合、I/01,I/02,...,I/08)に区別される。
【0048】
第1電源ラインPWR、メインワードラインMWL及び信号ラインSIGは、第3金属配線ラインにより形成されたラインである。即ち、上記のライン配置構造は、メモリセルCeに連結されるビットラインを形成する第1金属配線ライン、第1金属配線ラインの上部で第1金属配線ラインと交差するように配置されてメモリセルCeに連結されたワードラインWLと連結されるセクションワードラインSWLを形成する第2金属配線ラインを備える。また、第2金属配線ラインの上部に第2金属配線ラインと平行に第3金属配線ラインが配置される。第3金属配線ラインにより、セクションローデコーダーSRDの入力端に連結されてセクションワードラインを選択するためのメインワードラインMWL、メモリセルCeの動作を安定化させる電源を供給するための第1電源ラインPWR、及びメモリ装置の動作に必要な信号を印加するための信号ラインSIGが形成される。
【0049】
第1電源ラインPWR及び信号ラインSIGは、寄生キャパシタンスなどの防止または円滑なコンタクトのためにセクションワードラインSWLの垂直方向の上部を外れた領域に形成されることが好ましい。
【0050】
第1電源ラインPWRは、第3コンタクト部CT3により第3電源ライン30と連結され、メインワードラインMWLは、第4コンタクト部CT4によりセクションローデコーダーSRDを構成するP型MOSトランジスタのソース領域と連結される。
【0051】
メインワードラインMWLは、4個のセクションワードラインごとに1つずつ形成されることが好ましい。
【0052】
図4に示す例では、メインワードラインMWLの一つの側方には第1電源ラインPWRが形成され、他の側方には信号ラインSIGが形成されるが、メインワードラインMWLの両側方に第1電源ラインPWRが形成されてもよい。
【0053】
図5は、図4のセクションローデコーダーSRDを詳しく示した等価回路図である。
【0054】
図5を参照すると、メインワードラインMWLに印加される信号及びセクションワードライン選択ラインBLSiによりデコーディングを行うインバーターINVが詳しく図示される。そして、第3コンタクト部CT3及び第4コンタクト部CT4が図示される。
【0055】
第4コンタクト部CT4は、メインワードラインMWLに印加される信号がハイレベルである場合にインバーターINVにハイレベルを印加する。
【0056】
以下、図6及び図7を参照して、セクションローデコーダーSRDの階層構造を詳しく説明する。
【0057】
図6はセクションローデコーダーSRDの金属積層構造を概略的に示した平面図、図7Aは図6で金属層間のコンタクト部分を除いた部分の垂直断面図、図7Bはコンタクト部分中で特に第3コンタクト部CT3及び第4コンタクト部CT4の垂直断面図である。
【0058】
図6及び図7Aを参照してMO層MO上部の金属配線層の構造を説明すると、MO層MOにより、第3電源ライン30から電圧を印加されてインバーターINVを構成するP型MOSトランジスタに基板電圧を伝達するための基板電圧ライン60、及び入力されるセクションワードライン選択ラインBLSiの信号をインバーターINVのゲート端子に伝達するためのゲートインターコネクションGICが形成される。ここで、基板電圧ライン60と第3電源ライン30は第6コンタクト部CT6により連結され、セクションワードライン選択ラインBLSiとゲートインターコネクションGICは第5コンタクト部CT5により連結される。
【0059】
MO層MOの上部には第1金属配線層M1が形成される。第1金属配線層M1により、第3電源ライン30、セクションワードライン選択ラインBLSi、及びメインワードラインMWLとインバーターINVとの間を連結するためのライン62が形成される。従って、第3電源ライン30、セクションワードライン選択ラインBLSi及びメインワードラインMWLは。、ビットラインBL,BLBと同一な層に形成されることがわかる。ここで、第4コンタクト部は、図7Bを参照して詳しく説明される。
【0060】
第1金属配線層M1の上部には第2金属配線層M2が形成される。第2金属配線層M2によりセクションワードラインSWLを形成するための第2金属配線ラインが形成される。
【0061】
第2金属配線層M2の上部には第3金属配線層M3が形成される。第3金属配線層M3により、メインワードラインMWL、第1電源ラインPWR及び信号ラインSIGが形成される。第1電源ラインPWRと第3電源ライン30との間を連結するための第3コンタクト部CT3についても図7Bを参照して詳しく説明する。
【0062】
図7Bを参照すると、第3コンタクト部CT3及び第4コンタクト部CT4は、第3金属配線層M3が第2ビア層VIA2により下部の第2金属配線層M2と連結され、第2金属配線層M2が第1ビア層VIA1により下部の第1金属配線層M1と連結される構造を有する。図7Bに示した第2金属層M2は、別のラインを形成するための金属層でなく、セクションワードラインSWLと同一な層に配置される金属層であるので、上部層と下部層との間の電気的コンタクトのためのバッファリング層としての役割をする。
【0063】
図8は、図4における1つのブロックBLK1のライン配置構造を示した回路図である。図4と同様に、それぞれのI/O内でのビットラインBL,BLBの図示は省略され、特定I/O間の第2電源ライン20及び接地電源供給ラインGND、第2金属配線ライン、そして、第3金属配線ラインを重点的に図示した。
【0064】
図8を参照すると、メモリセルに連結されるビットラインを形成する第1金属配線ライン(図示せず)の上部で第1金属配線ラインと交差するように配置されてメモリセルに連結されるセクションワードラインSWLを形成する第2金属配線ライン、及び第2金属配線ラインの上部で第2金属配線ラインと平行に配置されて第1電源ラインPWRまたは信号ラインSIGを形成する第3金属配線ラインが図示される。そして、ダミーラインDL、第1コンタクト部CT1及び第2コンタクト部CT2が図示される。
【0065】
セクションワードラインSWLは、典型的には第1コンタクト部CT1まで形成され、第1コンタクト部CT1の後には第1コンタクト部CT1と一定間隔だけ離隔されてセクションワードラインSWLと平行にダミーラインDLが形成されることができる。即ち、ダミーラインDLは、第2金属配線ラインにより形成されるため、セクションワードラインSWLと同一な層に一定間隔だけ離隔されて延長される構造として配置される。そして、ダミー延長ラインDLには、電源電圧VDDが印加されるかまたは接地電圧VSSが印加されることができる。
【0066】
第2コンタクト部CT2は、第1電源ラインPWRに印加される電圧がビットラインBL,BLBと平行に形成された第2電源ライン20に伝達されて、メモリセルの動作が安定化されるようにするために第1電源ラインと第2電源ラインがコンタクトされる部分である。
【0067】
第1コンタクト部CT1は図3Bを参照して既に説明されたので、以下、第2コンタクト部CT2が添付図を参照して詳しく説明される。
【0068】
図9は、図8での第2コンタクト部CT2の垂直構造を示した断面図である。図8及び図9を参照すると、第2コンタクト部CT2は、第1金属配線層M1が第1ビア層VIA1により上部の第2金属配線層M2と連結され、第2金属配線層M2が第2ビア層VIA2により上部の第3金属配線層M3と連結された構造を有する。言い換えれば、第1金属配線層M1により形成された第1金属配線ラインの一部の第2電源ライン20が第1ビア層VIA1により上部の第2金属配線層M2と連結される。第2コンタクト部CT2において、第2金属配線層M2はセクションワードラインSWLを形成する第2金属配線ラインと同一な層の中間層で、上部層と下部層間を電気的に連結するためのバッファリング層としての役割をする金属層である。
【0069】
図8において、第1電源ラインPWRに電源電圧VDDが印加される場合、第2電源ライン20にも電源電圧VDDが印加される。ここで、第2電源ライン20がメモリセルCeに電源電圧VDDを供給するためのラインである場合、第1電源ラインPWRにより電源電圧VDDがさらに供給されてメモリセルの動作が一層安定される。
【0070】
本発明の他の実施形態として、半導体メモリ装置のライン配置構造は、第1電源ライン及び第2電源ラインがそれぞれ電源電圧VDD印加ラインと接地電圧GND印加ラインに区別されて配置され、第1電源ラインの電源電圧印加ラインが第2電源ラインの電源電圧印加ラインとコンタクトされ、第1電源ラインの接地電圧印加ラインが第2電源ラインの接地電圧印加ラインとコンタクトされる構造である。即ち、図8において、第1電源ラインPWRには電源電圧VDDが印加されるが、第1電源ラインPWRに接地電圧GNDが印加される構造である場合には、第1電源ラインPWRが接地電圧供給ライン(GNDに表記されるライン)とコンタクトされる構造である。
【0071】
上述のように、本発明では、3層のメタル構造を含む半導体メモリ装置のレイアウト構造を最適化して、メモリ装置の高性能化、高集積化、及び低費用化が実現されることができる。
【0072】
本発明の実施形態による半導体メモリ装置のライン配置構造は、上述の実施例に限定されず、本発明の基本原理を逸脱しない範囲内で多様に設計され応用されることは、本発明が属する技術分野で通常の知識を有した者に自明である。
【図面の簡単な説明】
【0073】
【図1】一般のスタティックRAMでの単位メモリセルの等価回路図である。
【図2】本発明の一実施例に従いメモリセルアレイに第2金属配線ラインが配置された状態を概略的に示す回路図である。
【図3A】図2において金属配線ラインが配置された状態の垂直構造を示した断面図である。
【図3B】図2において第1コンタクト部の垂直構造を示した断面図である。
【図4】図2において第2金属配線ラインの上部に第3金属配線ラインが配置された状態をメモリブロック単位に拡張して示した回路図である。
【図5】図4のセクションローデコーダーを詳しく示した等価回路図である。
【図6】図5のセクションローデコーダーの金属積層構造を概略的に示した平面図である。
【図7A】図6において金属層間のコンタクト部分を除いた部分の垂直断面図である。
【図7B】図6において第3コンタクト部及び第4コンタクト部の垂直構造を示した断面図である。
【図8】図4において1つのブロックでのライン配置構造を示した回路図である。
【図9】図8における第2コンタクト部の垂直構造を示した断面図である。
【符号の説明】
【0074】
BL,BLB:ビットライン
WL:ワードライン
VDD:電源電圧
TPU1,TPU2:プルアップトランジスタ
TPD1,TPD2:プルダウントランジスタ
TA1,TA2:アクセストランジスタ
Ce:メモリセル
SWL:セクションワードライン
CT1:第1コンタクト部
SRD:セクションローデコーダー
30:第3電源ライン
GP:ゲートポリ層
MO:MO層
WC:ゲート連結部
MC:メタルコンタクト部
M1:第1金属配線層
M2:第2金属配線層
VIA1:第1ビア層
PWR:第1電源ライン
MWL:メインワードライン
SIG:信号ライン
MLK1−BLKn:メモリブロック
INV:インバーター
BLSi:セクションワードライン選択ライン
CT3:第3コンタクト部
CT4:第4コンタクト部
CT5:第5コンタクト部
CT6:第6コンタクト部
VIA2:第2ビア層
GND、VSS:接地電圧
DL:ダミーライン
【特許請求の範囲】
【請求項1】
複数個のメモリセルを有する半導体メモリ装置のライン配置構造において、前記メモセルに連結されるビットラインを形成する第1金属配線ラインと、
前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されるセクションワードラインを形成する第2金属配線ラインと、
前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置されて第1電源ラインまたは信号ラインを形成する第3金属配線ラインと、
を備えることを特徴とする半導体メモリ装置のライン配置構造。
【請求項2】
前記第1電源ライン及び信号ラインは、前記セクションワードラインの垂直方向の上部を外れた領域に形成されることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項3】
前記第1電源ラインは、前記メモリセルの動作を安定化させるための電源を供給するラインであることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項4】
前記信号ラインは、前記半導体メモリ装置の動作に必要な信号を印加するためのラインであることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項5】
前記セクションワードラインは、1つのセクションローデコーダーに連結されたブロック内の特定I/Oの間で第1コンタクト部により前記メモリセルに連結されたワードラインと連結されることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項6】
前記セクションワードラインは前記第1コンタクト部まで形成され、前記第1コンタクト部の後は前記第1コンタクト部と一定間隔だけ離隔されて前記セクションワードラインと平行にダミー延長ラインが形成されていることを特徴とする請求項5に記載の半導体メモリ装置のライン配置構造。
【請求項7】
前記ダミー延長ラインに電源電圧が印加されるかまたは接地電圧が印加されることを特徴とする請求項6に記載の半導体メモリ装置のライン配置構造。
【請求項8】
前記第1電源ラインに印加される電圧が前記ビットラインと平行に形成された第2電源ラインに伝達されて前記メモリセルの動作が安定化されるようにするため、前記第1電源ラインと前記第2電源ラインとがコンタクトされる第2コンタクト部を備えることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項9】
前記第1電源ラインは、前記セクションローデコーダーの領域において、前記第1電源ラインの下部で前記第1電源ラインと交差するように形成された第3電源ラインとコンタクトされて前記第1電源ラインに印加される電圧が前記第3電源ラインに伝達されることを特徴とする請求項8に記載の半導体メモリ装置のライン配置構造。
【請求項10】
複数個のメモリセルを有する半導体メモリ装置のライン配置構造において、
前記メモリセルに連結されるビットラインを形成する第1金属配線ラインと、
前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されたワードラインと連結されるセクションワードラインを形成する第2金属配線ラインと、
セクションローデコーダーの入力端に連結されて前記セクションワードラインを選択するためのメインワードライン、前記メモリセルの動作を安定化させる電源を供給するための第1電源ライン、及び前記メモリ装置の動作に必要な信号を印加するための信号ラインを形成するため、前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置される第3金属配線ラインと、
を備えることを特徴とする半導体メモリ装置のライン配置構造。
【請求項11】
前記セクションワードラインは、第1コンタクト部により前記メモリセルに連結されたワードラインと連結されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項12】
前記第1コンタクト部は、前記ワードラインと前記セクションワードラインとの間のコンタクトのために前記第1金属配線ラインと同一な層に中間層を備えることを特徴とする請求項11に記載の半導体メモリ装置のライン配置構造。
【請求項13】
前記第1金属配線ラインにより前記メモリセルの動作に必要な電源を供給するための第2電源ラインが前記ビットラインと平行に形成されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項14】
前記第1電源ラインに印加される電圧が前記第2電源ラインに伝達されるように前記第1電源ラインと前記第2電源ラインとが交差する部分でコンタクトされるようにする第2コンタクト部を備えることを特徴とする請求項13に記載の半導体メモリ装置のライン配置構造。
【請求項15】
前記第2コンタクト部は、前記第1電源ラインと前記第2電源ラインとの間のコンタクトのために前記第2金属配線ラインと同一な層に形成された中間層を備えることを特徴とする請求項14に記載の半導体メモリ装置でのライン配置構造。
【請求項16】
前記メインワードラインは、4個のセクションワードラインごとに1つずつ形成されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項17】
前記メインワードラインの両側方に前記第1電源ラインが形成されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項18】
前記メインワードラインの一つの側方には前記第1電源ラインが形成され、他の側方には前記信号ラインが形成されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項19】
前記第1電源ライン及び第2電源ラインはそれぞれ電源電圧印加ラインと接地電圧印加ラインに区別されて配置され、第1電源ラインの電源電圧印加ラインは第2電源ラインの電源電圧印加ラインとコンタクトされ、第1電源ラインの接地電圧印加ラインは第2電源ラインの接地電圧印加ラインとコンタクトされることを特徴とする請求項14に記載の半導体メモリ装置のライン配置構造。
【請求項1】
複数個のメモリセルを有する半導体メモリ装置のライン配置構造において、前記メモセルに連結されるビットラインを形成する第1金属配線ラインと、
前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されるセクションワードラインを形成する第2金属配線ラインと、
前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置されて第1電源ラインまたは信号ラインを形成する第3金属配線ラインと、
を備えることを特徴とする半導体メモリ装置のライン配置構造。
【請求項2】
前記第1電源ライン及び信号ラインは、前記セクションワードラインの垂直方向の上部を外れた領域に形成されることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項3】
前記第1電源ラインは、前記メモリセルの動作を安定化させるための電源を供給するラインであることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項4】
前記信号ラインは、前記半導体メモリ装置の動作に必要な信号を印加するためのラインであることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項5】
前記セクションワードラインは、1つのセクションローデコーダーに連結されたブロック内の特定I/Oの間で第1コンタクト部により前記メモリセルに連結されたワードラインと連結されることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項6】
前記セクションワードラインは前記第1コンタクト部まで形成され、前記第1コンタクト部の後は前記第1コンタクト部と一定間隔だけ離隔されて前記セクションワードラインと平行にダミー延長ラインが形成されていることを特徴とする請求項5に記載の半導体メモリ装置のライン配置構造。
【請求項7】
前記ダミー延長ラインに電源電圧が印加されるかまたは接地電圧が印加されることを特徴とする請求項6に記載の半導体メモリ装置のライン配置構造。
【請求項8】
前記第1電源ラインに印加される電圧が前記ビットラインと平行に形成された第2電源ラインに伝達されて前記メモリセルの動作が安定化されるようにするため、前記第1電源ラインと前記第2電源ラインとがコンタクトされる第2コンタクト部を備えることを特徴とする請求項1に記載の半導体メモリ装置のライン配置構造。
【請求項9】
前記第1電源ラインは、前記セクションローデコーダーの領域において、前記第1電源ラインの下部で前記第1電源ラインと交差するように形成された第3電源ラインとコンタクトされて前記第1電源ラインに印加される電圧が前記第3電源ラインに伝達されることを特徴とする請求項8に記載の半導体メモリ装置のライン配置構造。
【請求項10】
複数個のメモリセルを有する半導体メモリ装置のライン配置構造において、
前記メモリセルに連結されるビットラインを形成する第1金属配線ラインと、
前記第1金属配線ラインの上部で前記第1金属配線ラインと交差するように配置されて前記メモリセルに連結されたワードラインと連結されるセクションワードラインを形成する第2金属配線ラインと、
セクションローデコーダーの入力端に連結されて前記セクションワードラインを選択するためのメインワードライン、前記メモリセルの動作を安定化させる電源を供給するための第1電源ライン、及び前記メモリ装置の動作に必要な信号を印加するための信号ラインを形成するため、前記第2金属配線ラインの上部で前記第2金属配線ラインと平行に配置される第3金属配線ラインと、
を備えることを特徴とする半導体メモリ装置のライン配置構造。
【請求項11】
前記セクションワードラインは、第1コンタクト部により前記メモリセルに連結されたワードラインと連結されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項12】
前記第1コンタクト部は、前記ワードラインと前記セクションワードラインとの間のコンタクトのために前記第1金属配線ラインと同一な層に中間層を備えることを特徴とする請求項11に記載の半導体メモリ装置のライン配置構造。
【請求項13】
前記第1金属配線ラインにより前記メモリセルの動作に必要な電源を供給するための第2電源ラインが前記ビットラインと平行に形成されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項14】
前記第1電源ラインに印加される電圧が前記第2電源ラインに伝達されるように前記第1電源ラインと前記第2電源ラインとが交差する部分でコンタクトされるようにする第2コンタクト部を備えることを特徴とする請求項13に記載の半導体メモリ装置のライン配置構造。
【請求項15】
前記第2コンタクト部は、前記第1電源ラインと前記第2電源ラインとの間のコンタクトのために前記第2金属配線ラインと同一な層に形成された中間層を備えることを特徴とする請求項14に記載の半導体メモリ装置でのライン配置構造。
【請求項16】
前記メインワードラインは、4個のセクションワードラインごとに1つずつ形成されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項17】
前記メインワードラインの両側方に前記第1電源ラインが形成されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項18】
前記メインワードラインの一つの側方には前記第1電源ラインが形成され、他の側方には前記信号ラインが形成されることを特徴とする請求項10に記載の半導体メモリ装置のライン配置構造。
【請求項19】
前記第1電源ライン及び第2電源ラインはそれぞれ電源電圧印加ラインと接地電圧印加ラインに区別されて配置され、第1電源ラインの電源電圧印加ラインは第2電源ラインの電源電圧印加ラインとコンタクトされ、第1電源ラインの接地電圧印加ラインは第2電源ラインの接地電圧印加ラインとコンタクトされることを特徴とする請求項14に記載の半導体メモリ装置のライン配置構造。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【公開番号】特開2006−86523(P2006−86523A)
【公開日】平成18年3月30日(2006.3.30)
【国際特許分類】
【出願番号】特願2005−258235(P2005−258235)
【出願日】平成17年9月6日(2005.9.6)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成18年3月30日(2006.3.30)
【国際特許分類】
【出願日】平成17年9月6日(2005.9.6)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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