半導体装置の製造方法
【課題】互いに膜厚の異なる複数のゲート絶縁膜を１つの半導体基板に形成する場合に、シャロートレンチ素子分離の上面に段差が発生するのを抑制し、かつ、エッジ部での肩落ちも抑制する。
【解決手段】本発明の一形態の半導体装置の製造方法では、半導体基板１の上全体にＩ／Ｏ用厚膜ゲート酸化膜３を形成した後、その上に開口を有するレジスト膜４を形成する。低リークトランジスタ形成領域Ｔｒ１におけるレジストの開口の幅Ａは、高速トランジスタ形成領域Ｔｒ３における開口の幅よりも小さくする。その後、低リークトランジスタ形成領域Ｔｒ１におけるＩ／Ｏ用厚膜ゲート酸化膜３が途中の深さまで除去され、高速トランジスタ形成領域Ｔｒ３におけるＩ／Ｏ用厚膜ゲート酸化膜３が全体的に除去されるまでエッチングを行う。その後、さらに酸化を行う。
【解決手段】本発明の一形態の半導体装置の製造方法では、半導体基板１の上全体にＩ／Ｏ用厚膜ゲート酸化膜３を形成した後、その上に開口を有するレジスト膜４を形成する。低リークトランジスタ形成領域Ｔｒ１におけるレジストの開口の幅Ａは、高速トランジスタ形成領域Ｔｒ３における開口の幅よりも小さくする。その後、低リークトランジスタ形成領域Ｔｒ１におけるＩ／Ｏ用厚膜ゲート酸化膜３が途中の深さまで除去され、高速トランジスタ形成領域Ｔｒ３におけるＩ／Ｏ用厚膜ゲート酸化膜３が全体的に除去されるまでエッチングを行う。その後、さらに酸化を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、膜厚の異なる複数のゲート絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の分野において急速な微細化による高速化および低消費電力化が進んでいる。それに伴い、トランジスタの搭載のバリエーションが多彩になり、膜厚の違う複数のゲート酸化膜を形成しなければならなくなってきている。
【０００３】
しかし、複数のゲート酸化膜を形成するためには、酸化膜堆積工程、マスク合わせ工程およびウェットエッチ工程を繰り返し実施しなければならず、工程数の増加が問題となっている。また、ウェットエッチ工程が繰り返されることにより、シャロートレンチ素子分離と半導体層との界面における段差が大きくなり、ゲート電極材料のエッチング残りによってブリッジが形成されたり、シャロートレンチ素子分離エッジ部での肩落ちによって特性が変動することも問題となっている。
【０００４】
図６（ａ）〜図７（ｃ）は、従来における半導体装置の製造工程を示す断面図である。従来の製造方法では、まず、図６（ａ）に示す工程で、半導体基板１０１に通常のシャロートレンチ素子分離１０２を形成することにより、低リークトランジスタ形成領域Ｔｒ１、Ｉ／Ｏトランジスタ形成領域Ｔｒ２、高速トランジスタ形成領域Ｔｒ３を互いに電気的に分離する。
【０００５】
次に、図６（ｂ）に示す工程で、半導体基板１０１の上全体に、Ｉ／Ｏトランジスタ用厚膜ゲート酸化膜１０３を形成する。
【０００６】
次に、図６（ｃ）に示す工程で、Ｉ／Ｏトランジスタ用厚膜ゲート酸化膜１０３のうちＩ／Ｏトランジスタ形成領域Ｔｒ２に位置する部分の上のみを第１のレジスト１０４で覆い、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３のＩ／Ｏトランジスタ用厚膜ゲート酸化膜１０３をウェットエッチングにより除去する。
【０００７】
次に、図７（ａ）に示す工程で、半導体基板１０１の上に、低リークトランジスタ用ゲート酸化膜１０５を形成する。
【０００８】
次に、図７（ｂ）に示す工程で、高速トランジスタ形成領域Ｔｒ３以外の領域を第２のレジスト１０６で覆い、高速トランジスタ形成領域Ｔｒ３における低リークトランジスタ用ゲート酸化膜１０５をウェットエッチで除去する。
【０００９】
次に、図７（ｃ）に示す工程で、高速トランジスタ形成領域Ｔｒ３に、高速トランジスタ用ゲート酸化膜１０７を形成する。
【００１０】
以上に述べた方法の他にも、ゲート酸化膜形成領域の面積を規定して酸化膜の成長レート差から複数のゲート酸化膜を形成する方法も提案されている（例えば特許文献１参照）。
【特許文献１】特開２０００−４００９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来の構成では、ウェットエッチ工程を繰り返すことにより、シャロートレンチ素子分離１０２の上面に段差が生じるといった不具合が生じていた。シャロートレンチ素子分離１０２の上面に段差が生じると、その段差部分にゲート電極材料が残り、リークが発生するおそれがある。また、シャロートレンチ素子分離１０２のエッジ部が半導体基板１０１の活性領域より低下するといった不具合、いわゆる肩落ちが発生し、トランジスタの特性が変動してしまう。
【００１２】
そこで、本発明では、互いに膜厚の異なる複数のゲート絶縁膜を１つの半導体基板に形成する場合に、シャロートレンチ素子分離の上面に段差が発生するのを抑制することができ、かつ、シャロートレンチ素子分離のエッジ部での肩落ちも抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明における一形態の半導体装置の製造方法は、半導体基板に、第１トランジスタ形成領域、第２トランジスタ形成領域および第３トランジスタ形成領域を区画する素子分離領域を形成する工程（ａ）と、前記第１トランジスタ形成領域、前記第２トランジスタ形成領域および前記第３トランジスタ形成領域において、前記半導体基板からなる活性領域上に酸化膜を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記半導体基板上に、前記第２トランジスタ形成領域の少なくとも活性領域上を覆い、前記第１トランジスタ形成領域の少なくとも活性領域上に第１の開口を有し、前記第３トランジスタ形成領域の少なくとも活性領域上に前記第１の開口よりも開口幅の広い第２の開口を有するレジストを形成する工程（ｃ）と、前記レジストをマスクにして、前記第１トランジスタ形成領域の前記酸化膜と前記第３トランジスタ形成領域の前記酸化膜を同時にエッチングする工程（ｄ）と、前記工程（ｄ）の後に、前記半導体基板を酸化して、前記第１トランジスタ形成領域、前記第２トランジスタ形成領域および前記第３トランジスタ形成領域の各活性領域上にそれぞれ膜厚の異なるゲート酸化膜を形成する工程（ｅ）とを備え、前記工程（ｄ）では、前記エッチングによって、前記第３トランジスタ形成領域の活性領域上の前記酸化膜は完全に除去するとともに、前記第１トランジスタ形成領域の活性領域上における前記酸化膜の一部を除去する。
【００１４】
本発明における一形態の製造方法によると、従来と比較して、エッチングの量を低減することができる。したがって、素子分離の上面に段差が生じるのを防止することができ、段差部分にエッチング液が残ってリークが発生するのを防止することができる。また、シャロートレンチ素子分離のエッジ部の位置が半導体基板の活性領域の位置よりも低下すること（肩落ち）を防止することができる。したがって、トランジスタの特性の変動を防止することができる。
【００１５】
なお、本明細書および特許請求の範囲における「ゲート酸化膜」には、窒素が含まれていてもよい。
【００１６】
本発明における一形態の製造方法において、前記工程（ｅ）では、前記酸化前の前記半導体基板において、前記第１トランジスタ形成領域の活性領域上には前記酸化膜の一部が残存しており、前記第２トランジスタ形成領域の活性領域上には前記酸化膜の全部が残存しており、前記第３トランジスタ形成領域の活性領域上には前記酸化膜が残存していなくてもよい。
【００１７】
本発明における一形態の製造方法において、前記工程（ｅ）では、前記酸化によって、前記第２トランジスタ形成領域の活性領域上には第２のゲート酸化膜が形成され、前記第１トランジスタ形成領域の活性領域上には前記第２のゲート酸化膜よりも膜厚の薄い第１のゲート酸化膜が形成され、前記第３トランジスタ形成領域の活性領域上には前記第１のゲート酸化膜よりも膜厚の薄い第３のゲート酸化膜が形成されてもよい。
【００１８】
本発明における一形態の製造方法において、前記工程（ｃ）では、前記第１の開口の開口幅を５μｍ以下にしてもよい。
【００１９】
本発明における一形態の製造方法において、前記工程（ｃ）では、前記第２の開口の開口幅を１０μｍ以下にしてもよい。
【００２０】
本発明における一形態の製造方法において、前記工程（ｄ）では、バッファードフッ酸を用いて上記エッチングを行ってもよい。
【００２１】
本発明における一形態の製造方法において、前記素子分離領域は、シャロートレンチ素子分離であってもよい。
【発明の効果】
【００２２】
本発明によると、リークの発生を防止することができ、トランジスタの特性の変動も防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。
【００２４】
図１（ａ）〜図３（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２５】
本実施形態の製造方法では、まず、図１（ａ）に示す工程で、半導体基板１に通常のシャロートレンチ素子分離２を形成する。これにより、半導体基板１における低リークトランジスタ形成領域Ｔｒ１、Ｉ／Ｏトランジスタ形成領域Ｔｒ２、高速トランジスタ形成領域Ｔｒ３を互いに電気的に分離する。
【００２６】
次に、図１（ｂ）に示す工程で、厚さ８ｎｍのＩ／Ｏトランジスタ用厚膜ゲート酸化膜３を形成する。このとき、半導体基板１の上部全体を酸化するため、Ｉ／Ｏトランジスタ形成領域Ｔｒ２だけでなく、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３にもＩ／Ｏトランジスタ用厚膜ゲート酸化膜３が形成される。
【００２７】
次に、図１（ｃ）に示す工程で、Ｉ／Ｏトランジスタ用厚膜ゲート酸化膜３の上にレジストを塗布した後、リソグラフィー法により、低リークトランジスタ形成領域Ｔｒ１と高速トランジスタ形成領域Ｔｒ３に開口を有し、Ｉ／Ｏトランジスタ形成領域Ｔｒ２を覆うレジスト膜４を形成する。その際、高速トランジスタ形成領域Ｔｒ３におけるレジスト膜４の開口線幅は１０μｍ以上に設定する。また、低リークトランジスタ形成領域Ｔｒ１におけるレジスト膜４の開口線幅Ａは５μｍ以下に設定する。次に、レジスト膜４をマスクにして露出しているＩ／Ｏトランジスタ用厚膜ゲート酸化膜３を、バッファードフッ酸を用いたウェットエッチング法によって２０秒間エッチングする。
【００２８】
このエッチングによって、高速トランジスタ形成領域Ｔｒ３のＩ／Ｏトランジスタ用厚膜ゲート酸化膜３は完全に除去されるが、低リークトランジスタ形成領域Ｔｒ１のＩ／Ｏトランジスタ用厚膜ゲート酸化膜３は一部がゲート酸化膜３ａとして残存する。このエッチング作用について、図４及び図５を用いて説明する。
【００２９】
図４は、ゲート酸化膜の上に形成されるレジストの開口幅（線幅Ａ）と除去されるゲート酸化膜の厚さ（レジストに覆われている領域と覆われていない領域との段差）との関係を示す図である。この図に示す結果は、厚さ３．２ｎｍのシリコン酸化膜の上に開口を有するレジストを形成してウェットエッチングを行った場合に、残存するシリコン酸化膜の膜厚をＡＦＭにより測定したものである。また、このウェットエッチングは、バッファードフッ酸を用いて６秒間行った。図４に示すように、線幅Ａが２０μｍのときは段差が２．６５ｎｍとなる。この段差の値は、線幅Ａが１０μｍのときの段差２．７２ｎｍと比較的近い値であるのに対し、線幅Ａが５μｍのときは段差が２．０６ｎｍであって、他の２つの値より小さい。これらのゲート絶縁膜に対しては同一の条件でエッチングを行っていることから、線幅５μｍ以下ではウェットエッチングのレートが低下していることがわかる。
【００３０】
図５は、それぞれの開口幅におけるエッチングレートを計算した結果を示すグラフ図である。図５に示すように、線幅が１０μｍ以上の場合にはエッチングレートは約３０ｎｍ／ｍｉｎであり、線幅が５μｍ以下である場合にはエッチングレートは約２０ｎｍである。
【００３１】
図１（ｃ）に示す工程では、ウェットエッチングを２０秒間行う。このとき除去されるシリコン酸化膜の膜厚を、図５に示すエッチングレートを用いて計算する。開口線幅が１０μｍ以上である高速トランジスタ形成領域Ｔｒ３では、除去される膜厚は３０ｎｍ／ｍｉｎ×２０秒／６０秒＝１０ｎｍとなる。したがって、厚さが８ｎｍのＩ／Ｏ用厚膜ゲート酸化膜３は完全にエッチオフされる。
【００３２】
一方、開口線幅Ａが５μｍ以下である低リークトランジスタ形成領域Ｔｒ１では、除去されるシリコン酸化膜の膜厚は、２０ｎｍ／ｍｉｎ×２０秒／６０秒＝６．７ｎｍとなる。したがって、厚さが８ｎｍのＩ／Ｏ用厚膜ゲート酸化膜３のうち６．７ｎｍの厚さだけ除去されて、１．３ｎｍのゲート酸化膜３ａが残る。
【００３３】
なお、本実施形態では、低リークトランジスタ形成領域Ｔｒ１における開口線幅Ａが５μｍ以下であり、他の領域、つまりＩ／Ｏトランジスタ形成領域Ｔｒ３における開口線幅を１０μｍ以上としている。しかしながら、本発明では、２つの領域における線幅はその範囲に限られない。つまり、本発明では、２つの領域のうち一方の幅を他方よりも狭くすることにより、図１（ｃ）に示す工程において、一方のゲート酸化膜が途中の深さまで除去され、他方のゲート酸化膜が全体的（ゲート酸化膜の厚さの全範囲）に除去することが可能となればよい。
【００３４】
次に、図２（ａ）に示す工程で、高速トランジスタ用薄膜ゲート酸化膜５を２ｎｍの厚さで形成する。このとき、半導体基板１の上全体に酸化膜が形成されるため、低リークトランジスタ形成領域Ｔｒ１では、もともと存在していた厚さ１．３ｎｍのゲート酸化膜３ａ（図１（ｃ）に示す）の厚さが２ｎｍ厚くなって、厚さ３．３ｎｍの低リークトランジスタ用ゲート絶縁膜７が形成される。また、Ｉ／Ｏトランジスタ形成領域Ｔｒ２におけるＩ／Ｏ用厚膜ゲート酸化膜３の膜厚も２ｎｍ熱くなり、１０ｎｍとなる。
【００３５】
次に、図２（ｂ）に示す工程で、各ゲート酸化膜３、５、７の上にポリシリコン膜（図示せず）を２００ｎｍの厚さで形成する。その後、ポリシリコン膜の上にゲート電極形成用マスク（図示せず）を形成してドライエッチング法を用いてポリシリコン膜をエッチングすることにより、ポリシリコン膜からなる低リークトランジスタ用ゲート電極８、Ｉ／Ｏトランジスタ用ゲート電極９および高速トランジスタ用ゲート電極１０を形成する。
【００３６】
次に、図２（ｃ）に示す工程で、半導体基板１上に、低リークトランジスタ形成領域Ｔｒ１及び高速トランジスタ形成領域Ｔｒ３を覆い、Ｉ／Ｏトランジスタ形成領域Ｔｒ２に開口を有するレジスト膜（図示せず）を形成する。その後、レジスト膜を及びＩ／Ｏトランジスタ用ゲート電極９をマスクにして、Ｉ／Ｏトランジスタ形成領域Ｔｒ２の半導体基板１に、例えばｎ型不純物であるリンイオンを、加速エネルギー４５ＫｅＶ、ドーズ量３．５×１０12個／ｃｍ2、ＴＩＬＴ角３８度の条件で４回転注入（ウェハを回転させて４方向から注入）する。これにより、Ｉ／Ｏトランジスタ形成領域Ｔｒ２に位置する半導体基板１のうちＩ／Ｏトランジスタ電極９の外側に位置する領域に、低濃度リン拡散層からなるｎ型低濃度不純物領域１１を形成する。続いて、Ｉ／Ｏトランジスタ形成領域Ｔｒ２に、ｎ型不純物であるヒ素イオンを、加速エネルギー４５ＫｅＶ、ドーズ量３．５×１０12個／ｃｍ2、ＴＩＬＴ角３８度の注入条件で４回転注入して、半導体基板１のうちｎ型低濃度不純物領域１１の上に位置する部分に、低濃度ヒ素拡散層からなるｎ型エクステンション領域１２を形成する。
【００３７】
次に、図３（ａ）に示す工程で、半導体基板１の上および各電極８、９、１０の上を覆う厚さ１３ｎｍのシリコン酸化膜（図示せず）を形成する。その後、シリコン酸化膜に対してエッチバックを行うことにより、低リークトランジスタ用ゲート電極８、Ｉ／Ｏトランジスタ用ゲート電極９、高速トランジスタ用ゲート電極１０のそれぞれの側面上に、板状の第１のサイドウォール１３を形成する。
【００３８】
その後、半導体基板１上に、Ｉ／Ｏトランジスタ形成領域Ｔｒ２を覆い、低リークトランジスタ形成領域Ｔｒ１及び高速トランジスタ形成領域Ｔｒ３に開口を有するレジスト膜（図示せず）を形成する。その後、レジスト膜、低リークトランジスタ用ゲート電極８及びその側面上の第１のサイドウォール１３、高速トランジスタ用ゲート電極１０及びその側面上の第１のサイドウォール１３をマスクにして、半導体基板１における低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３に、ｎ型不純物であるヒ素イオンを、加速エネルギー５ＫｅＶ、ドーズ量２．０×１０14個／ｃｍ2、ＴＩＬＴ角０度の注入条件で４回転注入する。これにより、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３のうち第１のサイドウォール１３の外側に位置する領域に、低濃度ヒ素拡散層からなるｎ型エクステンション領域１５を形成する。続けて、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３に、ｐ型不純物であるボロンイオンを、加速エネルギー１２ＫｅＶ、ドーズ量７．０×１０12個／ｃｍ2、ＴＩＬＴ角２５°の注入条件で４回転注入する。これにより、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３のうちｎ型エクステンション領域１５の下に位置する領域に、Ｐ型ポケット拡散層１４を形成する。
【００３９】
次に、図３（ｂ）に示す工程で、半導体基板１上の全面に、厚さ６０ｎｍのシリコン窒化膜（図示せず）を形成する。その後、シリコン窒化膜に対してエッチバックを行うことにより、各電極８、９、１０のそれぞれの第１のサイドウォール１３の側面上に第２のサイドウォール１６を形成する。
【００４０】
その後、各領域Ｔｒ１〜Ｔｒ３に対して、ｎ型不純物であるヒ素イオンを、加速エネルギー２０ＫｅＶ、ドーズ量３．０×１０14個／ｃｍ2、ＴＩＬＴ角７°の注入条件で注入する。続いて、ｎ型不純物であるヒ素イオンを、加速エネルギー５０ＫｅＶ、ドーズ量１．２５×１０15個／ｃｍ2、ＴＩＬＴ角７°の注入条件で４回転注入する。さらに、ｎ型不純物であるリンイオンを、加速エネルギー４０ＫｅＶ、ドーズ量２．５×１０12個／ｃｍ2、ＴＩＬＴ角７°の注入条件で注入する。これにより、低リークトランジスタ形成領域Ｔｒ１、Ｉ／Ｏトランジスタ形成領域Ｔｒ２および高速トランジスタ形成領域Ｔｒ３のうち第２のサイドウォール１６の外側に位置する領域に、高濃度Ｎ型拡散層（高濃度Ｎ型ソース・ドレイン領域）１７を形成する。以上の工程により、本実施形態の半導体装置が製造される。
【００４１】
本実施形態では、従来と比較して、ウェットエッチングの量を軽減することができる。したがって、シャロートレンチ素子分離２の上に段差が生じるのを抑制することができ、段差部分にゲート電極材料が残ってリークが発生するのを防止することができる。また、シャロートレンチ素子分離２のエッジ部の位置が半導体基板１の活性領域の位置よりも低下すること（肩落ち）を防止することができる。これにより、トランジスタの特性の変動を防止することができる。
【００４２】
なお、本実施形態では、ＮチャネルＭＯＳトランジスタを形成する場合について説明した。しかしながら、本発明はＰチャネルＭＯＳトランジスタにも適用することができる。
【産業上の利用可能性】
【００４３】
以上のように、本発明の半導体装置の製造方法は、リークの発生を防止することができる点および特性の変動を防止することができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００４４】
【図１】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）、（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】ゲート絶縁膜の上に形成されるレジストの開口幅（線幅Ａ）と除去されるゲート絶縁膜の深さとの関係を示す図である。
【図５】それぞれの開口幅におけるエッチングレートを計算した結果を示すグラフ図である。
【図６】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４５】
１ 半導体基板
２ シャロートレンチ素子分離
３ Ｉ／Ｏトランジスタ用厚膜ゲート酸化膜
３ａ ゲート酸化膜
４ レジスト膜
５ 高速トランジスタ用薄膜ゲート酸化膜
７ 低リークトランジスタ用ゲート絶縁膜
８ 低リークトランジスタ用ゲート電極
９ Ｉ／Ｏトランジスタ用ゲート電極
１０ 高速トランジスタ用ゲート電極
１１ ｎ型低濃度不純物領域
１２ ｎ型エクステンション領域
１３ 第１のサイドウォール
１４ Ｐ型ポケット拡散層
１５ ｎ型エクステンション領域
１６ 第２のサイドウォール
【技術分野】
【０００１】
本発明は、膜厚の異なる複数のゲート絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の分野において急速な微細化による高速化および低消費電力化が進んでいる。それに伴い、トランジスタの搭載のバリエーションが多彩になり、膜厚の違う複数のゲート酸化膜を形成しなければならなくなってきている。
【０００３】
しかし、複数のゲート酸化膜を形成するためには、酸化膜堆積工程、マスク合わせ工程およびウェットエッチ工程を繰り返し実施しなければならず、工程数の増加が問題となっている。また、ウェットエッチ工程が繰り返されることにより、シャロートレンチ素子分離と半導体層との界面における段差が大きくなり、ゲート電極材料のエッチング残りによってブリッジが形成されたり、シャロートレンチ素子分離エッジ部での肩落ちによって特性が変動することも問題となっている。
【０００４】
図６（ａ）〜図７（ｃ）は、従来における半導体装置の製造工程を示す断面図である。従来の製造方法では、まず、図６（ａ）に示す工程で、半導体基板１０１に通常のシャロートレンチ素子分離１０２を形成することにより、低リークトランジスタ形成領域Ｔｒ１、Ｉ／Ｏトランジスタ形成領域Ｔｒ２、高速トランジスタ形成領域Ｔｒ３を互いに電気的に分離する。
【０００５】
次に、図６（ｂ）に示す工程で、半導体基板１０１の上全体に、Ｉ／Ｏトランジスタ用厚膜ゲート酸化膜１０３を形成する。
【０００６】
次に、図６（ｃ）に示す工程で、Ｉ／Ｏトランジスタ用厚膜ゲート酸化膜１０３のうちＩ／Ｏトランジスタ形成領域Ｔｒ２に位置する部分の上のみを第１のレジスト１０４で覆い、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３のＩ／Ｏトランジスタ用厚膜ゲート酸化膜１０３をウェットエッチングにより除去する。
【０００７】
次に、図７（ａ）に示す工程で、半導体基板１０１の上に、低リークトランジスタ用ゲート酸化膜１０５を形成する。
【０００８】
次に、図７（ｂ）に示す工程で、高速トランジスタ形成領域Ｔｒ３以外の領域を第２のレジスト１０６で覆い、高速トランジスタ形成領域Ｔｒ３における低リークトランジスタ用ゲート酸化膜１０５をウェットエッチで除去する。
【０００９】
次に、図７（ｃ）に示す工程で、高速トランジスタ形成領域Ｔｒ３に、高速トランジスタ用ゲート酸化膜１０７を形成する。
【００１０】
以上に述べた方法の他にも、ゲート酸化膜形成領域の面積を規定して酸化膜の成長レート差から複数のゲート酸化膜を形成する方法も提案されている（例えば特許文献１参照）。
【特許文献１】特開２０００−４００９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来の構成では、ウェットエッチ工程を繰り返すことにより、シャロートレンチ素子分離１０２の上面に段差が生じるといった不具合が生じていた。シャロートレンチ素子分離１０２の上面に段差が生じると、その段差部分にゲート電極材料が残り、リークが発生するおそれがある。また、シャロートレンチ素子分離１０２のエッジ部が半導体基板１０１の活性領域より低下するといった不具合、いわゆる肩落ちが発生し、トランジスタの特性が変動してしまう。
【００１２】
そこで、本発明では、互いに膜厚の異なる複数のゲート絶縁膜を１つの半導体基板に形成する場合に、シャロートレンチ素子分離の上面に段差が発生するのを抑制することができ、かつ、シャロートレンチ素子分離のエッジ部での肩落ちも抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明における一形態の半導体装置の製造方法は、半導体基板に、第１トランジスタ形成領域、第２トランジスタ形成領域および第３トランジスタ形成領域を区画する素子分離領域を形成する工程（ａ）と、前記第１トランジスタ形成領域、前記第２トランジスタ形成領域および前記第３トランジスタ形成領域において、前記半導体基板からなる活性領域上に酸化膜を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記半導体基板上に、前記第２トランジスタ形成領域の少なくとも活性領域上を覆い、前記第１トランジスタ形成領域の少なくとも活性領域上に第１の開口を有し、前記第３トランジスタ形成領域の少なくとも活性領域上に前記第１の開口よりも開口幅の広い第２の開口を有するレジストを形成する工程（ｃ）と、前記レジストをマスクにして、前記第１トランジスタ形成領域の前記酸化膜と前記第３トランジスタ形成領域の前記酸化膜を同時にエッチングする工程（ｄ）と、前記工程（ｄ）の後に、前記半導体基板を酸化して、前記第１トランジスタ形成領域、前記第２トランジスタ形成領域および前記第３トランジスタ形成領域の各活性領域上にそれぞれ膜厚の異なるゲート酸化膜を形成する工程（ｅ）とを備え、前記工程（ｄ）では、前記エッチングによって、前記第３トランジスタ形成領域の活性領域上の前記酸化膜は完全に除去するとともに、前記第１トランジスタ形成領域の活性領域上における前記酸化膜の一部を除去する。
【００１４】
本発明における一形態の製造方法によると、従来と比較して、エッチングの量を低減することができる。したがって、素子分離の上面に段差が生じるのを防止することができ、段差部分にエッチング液が残ってリークが発生するのを防止することができる。また、シャロートレンチ素子分離のエッジ部の位置が半導体基板の活性領域の位置よりも低下すること（肩落ち）を防止することができる。したがって、トランジスタの特性の変動を防止することができる。
【００１５】
なお、本明細書および特許請求の範囲における「ゲート酸化膜」には、窒素が含まれていてもよい。
【００１６】
本発明における一形態の製造方法において、前記工程（ｅ）では、前記酸化前の前記半導体基板において、前記第１トランジスタ形成領域の活性領域上には前記酸化膜の一部が残存しており、前記第２トランジスタ形成領域の活性領域上には前記酸化膜の全部が残存しており、前記第３トランジスタ形成領域の活性領域上には前記酸化膜が残存していなくてもよい。
【００１７】
本発明における一形態の製造方法において、前記工程（ｅ）では、前記酸化によって、前記第２トランジスタ形成領域の活性領域上には第２のゲート酸化膜が形成され、前記第１トランジスタ形成領域の活性領域上には前記第２のゲート酸化膜よりも膜厚の薄い第１のゲート酸化膜が形成され、前記第３トランジスタ形成領域の活性領域上には前記第１のゲート酸化膜よりも膜厚の薄い第３のゲート酸化膜が形成されてもよい。
【００１８】
本発明における一形態の製造方法において、前記工程（ｃ）では、前記第１の開口の開口幅を５μｍ以下にしてもよい。
【００１９】
本発明における一形態の製造方法において、前記工程（ｃ）では、前記第２の開口の開口幅を１０μｍ以下にしてもよい。
【００２０】
本発明における一形態の製造方法において、前記工程（ｄ）では、バッファードフッ酸を用いて上記エッチングを行ってもよい。
【００２１】
本発明における一形態の製造方法において、前記素子分離領域は、シャロートレンチ素子分離であってもよい。
【発明の効果】
【００２２】
本発明によると、リークの発生を防止することができ、トランジスタの特性の変動も防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。
【００２４】
図１（ａ）〜図３（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２５】
本実施形態の製造方法では、まず、図１（ａ）に示す工程で、半導体基板１に通常のシャロートレンチ素子分離２を形成する。これにより、半導体基板１における低リークトランジスタ形成領域Ｔｒ１、Ｉ／Ｏトランジスタ形成領域Ｔｒ２、高速トランジスタ形成領域Ｔｒ３を互いに電気的に分離する。
【００２６】
次に、図１（ｂ）に示す工程で、厚さ８ｎｍのＩ／Ｏトランジスタ用厚膜ゲート酸化膜３を形成する。このとき、半導体基板１の上部全体を酸化するため、Ｉ／Ｏトランジスタ形成領域Ｔｒ２だけでなく、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３にもＩ／Ｏトランジスタ用厚膜ゲート酸化膜３が形成される。
【００２７】
次に、図１（ｃ）に示す工程で、Ｉ／Ｏトランジスタ用厚膜ゲート酸化膜３の上にレジストを塗布した後、リソグラフィー法により、低リークトランジスタ形成領域Ｔｒ１と高速トランジスタ形成領域Ｔｒ３に開口を有し、Ｉ／Ｏトランジスタ形成領域Ｔｒ２を覆うレジスト膜４を形成する。その際、高速トランジスタ形成領域Ｔｒ３におけるレジスト膜４の開口線幅は１０μｍ以上に設定する。また、低リークトランジスタ形成領域Ｔｒ１におけるレジスト膜４の開口線幅Ａは５μｍ以下に設定する。次に、レジスト膜４をマスクにして露出しているＩ／Ｏトランジスタ用厚膜ゲート酸化膜３を、バッファードフッ酸を用いたウェットエッチング法によって２０秒間エッチングする。
【００２８】
このエッチングによって、高速トランジスタ形成領域Ｔｒ３のＩ／Ｏトランジスタ用厚膜ゲート酸化膜３は完全に除去されるが、低リークトランジスタ形成領域Ｔｒ１のＩ／Ｏトランジスタ用厚膜ゲート酸化膜３は一部がゲート酸化膜３ａとして残存する。このエッチング作用について、図４及び図５を用いて説明する。
【００２９】
図４は、ゲート酸化膜の上に形成されるレジストの開口幅（線幅Ａ）と除去されるゲート酸化膜の厚さ（レジストに覆われている領域と覆われていない領域との段差）との関係を示す図である。この図に示す結果は、厚さ３．２ｎｍのシリコン酸化膜の上に開口を有するレジストを形成してウェットエッチングを行った場合に、残存するシリコン酸化膜の膜厚をＡＦＭにより測定したものである。また、このウェットエッチングは、バッファードフッ酸を用いて６秒間行った。図４に示すように、線幅Ａが２０μｍのときは段差が２．６５ｎｍとなる。この段差の値は、線幅Ａが１０μｍのときの段差２．７２ｎｍと比較的近い値であるのに対し、線幅Ａが５μｍのときは段差が２．０６ｎｍであって、他の２つの値より小さい。これらのゲート絶縁膜に対しては同一の条件でエッチングを行っていることから、線幅５μｍ以下ではウェットエッチングのレートが低下していることがわかる。
【００３０】
図５は、それぞれの開口幅におけるエッチングレートを計算した結果を示すグラフ図である。図５に示すように、線幅が１０μｍ以上の場合にはエッチングレートは約３０ｎｍ／ｍｉｎであり、線幅が５μｍ以下である場合にはエッチングレートは約２０ｎｍである。
【００３１】
図１（ｃ）に示す工程では、ウェットエッチングを２０秒間行う。このとき除去されるシリコン酸化膜の膜厚を、図５に示すエッチングレートを用いて計算する。開口線幅が１０μｍ以上である高速トランジスタ形成領域Ｔｒ３では、除去される膜厚は３０ｎｍ／ｍｉｎ×２０秒／６０秒＝１０ｎｍとなる。したがって、厚さが８ｎｍのＩ／Ｏ用厚膜ゲート酸化膜３は完全にエッチオフされる。
【００３２】
一方、開口線幅Ａが５μｍ以下である低リークトランジスタ形成領域Ｔｒ１では、除去されるシリコン酸化膜の膜厚は、２０ｎｍ／ｍｉｎ×２０秒／６０秒＝６．７ｎｍとなる。したがって、厚さが８ｎｍのＩ／Ｏ用厚膜ゲート酸化膜３のうち６．７ｎｍの厚さだけ除去されて、１．３ｎｍのゲート酸化膜３ａが残る。
【００３３】
なお、本実施形態では、低リークトランジスタ形成領域Ｔｒ１における開口線幅Ａが５μｍ以下であり、他の領域、つまりＩ／Ｏトランジスタ形成領域Ｔｒ３における開口線幅を１０μｍ以上としている。しかしながら、本発明では、２つの領域における線幅はその範囲に限られない。つまり、本発明では、２つの領域のうち一方の幅を他方よりも狭くすることにより、図１（ｃ）に示す工程において、一方のゲート酸化膜が途中の深さまで除去され、他方のゲート酸化膜が全体的（ゲート酸化膜の厚さの全範囲）に除去することが可能となればよい。
【００３４】
次に、図２（ａ）に示す工程で、高速トランジスタ用薄膜ゲート酸化膜５を２ｎｍの厚さで形成する。このとき、半導体基板１の上全体に酸化膜が形成されるため、低リークトランジスタ形成領域Ｔｒ１では、もともと存在していた厚さ１．３ｎｍのゲート酸化膜３ａ（図１（ｃ）に示す）の厚さが２ｎｍ厚くなって、厚さ３．３ｎｍの低リークトランジスタ用ゲート絶縁膜７が形成される。また、Ｉ／Ｏトランジスタ形成領域Ｔｒ２におけるＩ／Ｏ用厚膜ゲート酸化膜３の膜厚も２ｎｍ熱くなり、１０ｎｍとなる。
【００３５】
次に、図２（ｂ）に示す工程で、各ゲート酸化膜３、５、７の上にポリシリコン膜（図示せず）を２００ｎｍの厚さで形成する。その後、ポリシリコン膜の上にゲート電極形成用マスク（図示せず）を形成してドライエッチング法を用いてポリシリコン膜をエッチングすることにより、ポリシリコン膜からなる低リークトランジスタ用ゲート電極８、Ｉ／Ｏトランジスタ用ゲート電極９および高速トランジスタ用ゲート電極１０を形成する。
【００３６】
次に、図２（ｃ）に示す工程で、半導体基板１上に、低リークトランジスタ形成領域Ｔｒ１及び高速トランジスタ形成領域Ｔｒ３を覆い、Ｉ／Ｏトランジスタ形成領域Ｔｒ２に開口を有するレジスト膜（図示せず）を形成する。その後、レジスト膜を及びＩ／Ｏトランジスタ用ゲート電極９をマスクにして、Ｉ／Ｏトランジスタ形成領域Ｔｒ２の半導体基板１に、例えばｎ型不純物であるリンイオンを、加速エネルギー４５ＫｅＶ、ドーズ量３．５×１０12個／ｃｍ2、ＴＩＬＴ角３８度の条件で４回転注入（ウェハを回転させて４方向から注入）する。これにより、Ｉ／Ｏトランジスタ形成領域Ｔｒ２に位置する半導体基板１のうちＩ／Ｏトランジスタ電極９の外側に位置する領域に、低濃度リン拡散層からなるｎ型低濃度不純物領域１１を形成する。続いて、Ｉ／Ｏトランジスタ形成領域Ｔｒ２に、ｎ型不純物であるヒ素イオンを、加速エネルギー４５ＫｅＶ、ドーズ量３．５×１０12個／ｃｍ2、ＴＩＬＴ角３８度の注入条件で４回転注入して、半導体基板１のうちｎ型低濃度不純物領域１１の上に位置する部分に、低濃度ヒ素拡散層からなるｎ型エクステンション領域１２を形成する。
【００３７】
次に、図３（ａ）に示す工程で、半導体基板１の上および各電極８、９、１０の上を覆う厚さ１３ｎｍのシリコン酸化膜（図示せず）を形成する。その後、シリコン酸化膜に対してエッチバックを行うことにより、低リークトランジスタ用ゲート電極８、Ｉ／Ｏトランジスタ用ゲート電極９、高速トランジスタ用ゲート電極１０のそれぞれの側面上に、板状の第１のサイドウォール１３を形成する。
【００３８】
その後、半導体基板１上に、Ｉ／Ｏトランジスタ形成領域Ｔｒ２を覆い、低リークトランジスタ形成領域Ｔｒ１及び高速トランジスタ形成領域Ｔｒ３に開口を有するレジスト膜（図示せず）を形成する。その後、レジスト膜、低リークトランジスタ用ゲート電極８及びその側面上の第１のサイドウォール１３、高速トランジスタ用ゲート電極１０及びその側面上の第１のサイドウォール１３をマスクにして、半導体基板１における低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３に、ｎ型不純物であるヒ素イオンを、加速エネルギー５ＫｅＶ、ドーズ量２．０×１０14個／ｃｍ2、ＴＩＬＴ角０度の注入条件で４回転注入する。これにより、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３のうち第１のサイドウォール１３の外側に位置する領域に、低濃度ヒ素拡散層からなるｎ型エクステンション領域１５を形成する。続けて、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３に、ｐ型不純物であるボロンイオンを、加速エネルギー１２ＫｅＶ、ドーズ量７．０×１０12個／ｃｍ2、ＴＩＬＴ角２５°の注入条件で４回転注入する。これにより、低リークトランジスタ形成領域Ｔｒ１および高速トランジスタ形成領域Ｔｒ３のうちｎ型エクステンション領域１５の下に位置する領域に、Ｐ型ポケット拡散層１４を形成する。
【００３９】
次に、図３（ｂ）に示す工程で、半導体基板１上の全面に、厚さ６０ｎｍのシリコン窒化膜（図示せず）を形成する。その後、シリコン窒化膜に対してエッチバックを行うことにより、各電極８、９、１０のそれぞれの第１のサイドウォール１３の側面上に第２のサイドウォール１６を形成する。
【００４０】
その後、各領域Ｔｒ１〜Ｔｒ３に対して、ｎ型不純物であるヒ素イオンを、加速エネルギー２０ＫｅＶ、ドーズ量３．０×１０14個／ｃｍ2、ＴＩＬＴ角７°の注入条件で注入する。続いて、ｎ型不純物であるヒ素イオンを、加速エネルギー５０ＫｅＶ、ドーズ量１．２５×１０15個／ｃｍ2、ＴＩＬＴ角７°の注入条件で４回転注入する。さらに、ｎ型不純物であるリンイオンを、加速エネルギー４０ＫｅＶ、ドーズ量２．５×１０12個／ｃｍ2、ＴＩＬＴ角７°の注入条件で注入する。これにより、低リークトランジスタ形成領域Ｔｒ１、Ｉ／Ｏトランジスタ形成領域Ｔｒ２および高速トランジスタ形成領域Ｔｒ３のうち第２のサイドウォール１６の外側に位置する領域に、高濃度Ｎ型拡散層（高濃度Ｎ型ソース・ドレイン領域）１７を形成する。以上の工程により、本実施形態の半導体装置が製造される。
【００４１】
本実施形態では、従来と比較して、ウェットエッチングの量を軽減することができる。したがって、シャロートレンチ素子分離２の上に段差が生じるのを抑制することができ、段差部分にゲート電極材料が残ってリークが発生するのを防止することができる。また、シャロートレンチ素子分離２のエッジ部の位置が半導体基板１の活性領域の位置よりも低下すること（肩落ち）を防止することができる。これにより、トランジスタの特性の変動を防止することができる。
【００４２】
なお、本実施形態では、ＮチャネルＭＯＳトランジスタを形成する場合について説明した。しかしながら、本発明はＰチャネルＭＯＳトランジスタにも適用することができる。
【産業上の利用可能性】
【００４３】
以上のように、本発明の半導体装置の製造方法は、リークの発生を防止することができる点および特性の変動を防止することができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００４４】
【図１】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）、（ｂ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】ゲート絶縁膜の上に形成されるレジストの開口幅（線幅Ａ）と除去されるゲート絶縁膜の深さとの関係を示す図である。
【図５】それぞれの開口幅におけるエッチングレートを計算した結果を示すグラフ図である。
【図６】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４５】
１ 半導体基板
２ シャロートレンチ素子分離
３ Ｉ／Ｏトランジスタ用厚膜ゲート酸化膜
３ａ ゲート酸化膜
４ レジスト膜
５ 高速トランジスタ用薄膜ゲート酸化膜
７ 低リークトランジスタ用ゲート絶縁膜
８ 低リークトランジスタ用ゲート電極
９ Ｉ／Ｏトランジスタ用ゲート電極
１０ 高速トランジスタ用ゲート電極
１１ ｎ型低濃度不純物領域
１２ ｎ型エクステンション領域
１３ 第１のサイドウォール
１４ Ｐ型ポケット拡散層
１５ ｎ型エクステンション領域
１６ 第２のサイドウォール
【特許請求の範囲】
【請求項１】
半導体基板に、第１トランジスタ形成領域、第２トランジスタ形成領域および第３トランジスタ形成領域を区画する素子分離領域を形成する工程（ａ）と、
前記第１トランジスタ形成領域、前記第２トランジスタ形成領域および前記第３トランジスタ形成領域において、前記半導体基板からなる活性領域上に酸化膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板上に、前記第２トランジスタ形成領域の少なくとも活性領域上を覆い、前記第１トランジスタ形成領域の少なくとも活性領域上に第１の開口を有し、前記第３トランジスタ形成領域の少なくとも活性領域上に前記第１の開口よりも開口幅の広い第２の開口を有するレジストを形成する工程（ｃ）と、
前記レジストをマスクにして、前記第１トランジスタ形成領域の前記酸化膜と前記第３トランジスタ形成領域の前記酸化膜を同時にエッチングする工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体基板を酸化して、前記第１トランジスタ形成領域、前記第２トランジスタ形成領域および前記第３トランジスタ形成領域の各活性領域上にそれぞれ膜厚の異なるゲート酸化膜を形成する工程（ｅ）とを備え、
前記工程（ｄ）では、前記エッチングによって、前記第３トランジスタ形成領域の活性領域上の前記酸化膜は完全に除去するとともに、前記第１トランジスタ形成領域の活性領域上における前記酸化膜の一部を除去する、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｅ）では、前記酸化前の前記半導体基板において、前記第１トランジスタ形成領域の活性領域上には前記酸化膜の一部が残存しており、前記第２トランジスタ形成領域の活性領域上には前記酸化膜の全部が残存しており、前記第３トランジスタ形成領域の活性領域上には前記酸化膜が残存していない、半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法であって、
前記工程（ｅ）では、前記酸化によって、前記第２トランジスタ形成領域の活性領域上には第２のゲート酸化膜が形成され、前記第１トランジスタ形成領域の活性領域上には前記第２のゲート酸化膜よりも膜厚の薄い第１のゲート酸化膜が形成され、前記第３トランジスタ形成領域の活性領域上には前記第１のゲート酸化膜よりも膜厚の薄い第３のゲート酸化膜が形成される、半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｃ）では、前記第１の開口の開口幅を５μｍ以下にする、半導体装置の製造方法。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｃ）では、前記第２の開口の開口幅を１０μｍ以下にする、半導体装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｄ）では、バッファードフッ酸を用いて上記エッチングを行う、半導体装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置の製造方法であって、
前記素子分離領域は、シャロートレンチ素子分離である、半導体装置の製造方法。
【請求項１】
半導体基板に、第１トランジスタ形成領域、第２トランジスタ形成領域および第３トランジスタ形成領域を区画する素子分離領域を形成する工程（ａ）と、
前記第１トランジスタ形成領域、前記第２トランジスタ形成領域および前記第３トランジスタ形成領域において、前記半導体基板からなる活性領域上に酸化膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板上に、前記第２トランジスタ形成領域の少なくとも活性領域上を覆い、前記第１トランジスタ形成領域の少なくとも活性領域上に第１の開口を有し、前記第３トランジスタ形成領域の少なくとも活性領域上に前記第１の開口よりも開口幅の広い第２の開口を有するレジストを形成する工程（ｃ）と、
前記レジストをマスクにして、前記第１トランジスタ形成領域の前記酸化膜と前記第３トランジスタ形成領域の前記酸化膜を同時にエッチングする工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体基板を酸化して、前記第１トランジスタ形成領域、前記第２トランジスタ形成領域および前記第３トランジスタ形成領域の各活性領域上にそれぞれ膜厚の異なるゲート酸化膜を形成する工程（ｅ）とを備え、
前記工程（ｄ）では、前記エッチングによって、前記第３トランジスタ形成領域の活性領域上の前記酸化膜は完全に除去するとともに、前記第１トランジスタ形成領域の活性領域上における前記酸化膜の一部を除去する、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｅ）では、前記酸化前の前記半導体基板において、前記第１トランジスタ形成領域の活性領域上には前記酸化膜の一部が残存しており、前記第２トランジスタ形成領域の活性領域上には前記酸化膜の全部が残存しており、前記第３トランジスタ形成領域の活性領域上には前記酸化膜が残存していない、半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法であって、
前記工程（ｅ）では、前記酸化によって、前記第２トランジスタ形成領域の活性領域上には第２のゲート酸化膜が形成され、前記第１トランジスタ形成領域の活性領域上には前記第２のゲート酸化膜よりも膜厚の薄い第１のゲート酸化膜が形成され、前記第３トランジスタ形成領域の活性領域上には前記第１のゲート酸化膜よりも膜厚の薄い第３のゲート酸化膜が形成される、半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｃ）では、前記第１の開口の開口幅を５μｍ以下にする、半導体装置の製造方法。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｃ）では、前記第２の開口の開口幅を１０μｍ以下にする、半導体装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｄ）では、バッファードフッ酸を用いて上記エッチングを行う、半導体装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置の製造方法であって、
前記素子分離領域は、シャロートレンチ素子分離である、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−４８７８１（Ｐ２００７−４８７８１Ａ）
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願番号】特願２００５−２２８６１７（Ｐ２００５−２２８６１７）
【出願日】平成１７年８月５日（２００５．８．５）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願日】平成１７年８月５日（２００５．８．５）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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