半導体装置及びその検査方法
【課題】半導体装置及びその検査方法に関し、半導体装置の各種特性値の測定管理によって半導体装置の異常を効率よく検知しうる半導体装置の構造及び検査方法を提供する。
【解決手段】半導体基板のアレイ領域内にマトリクス状に配置され、下部電極３４と、誘電体膜３６と、上部電極３８とをそれぞれ有する複数のキャパシタ４０と、複数のキャパシタ４０のうち、アレイ領域内の一部の領域に形成された一部のキャパシタの下部電極３４に接続された配線７６と、一部のキャパシタの上部電極３８に接続された配線７２ａと、配線７６を介して一部のキャパシタの下部電極３４に電気的に接続された測定用電極７８と、配線７２ａを介して一部のキャパシタの上部電極３８に電気的に接続された測定用電極７４ａとを有する。
【解決手段】半導体基板のアレイ領域内にマトリクス状に配置され、下部電極３４と、誘電体膜３６と、上部電極３８とをそれぞれ有する複数のキャパシタ４０と、複数のキャパシタ４０のうち、アレイ領域内の一部の領域に形成された一部のキャパシタの下部電極３４に接続された配線７６と、一部のキャパシタの上部電極３８に接続された配線７２ａと、配線７６を介して一部のキャパシタの下部電極３４に電気的に接続された測定用電極７８と、配線７２ａを介して一部のキャパシタの上部電極３８に電気的に接続された測定用電極７４ａとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその検査方法に係り、特に、容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
コンピュータの主記憶装置には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ）等の揮発性メモリが使用されている。揮発性メモリは、電源が供給されている期間のみデータを保持することができ、電源の供給が停止されると記憶されているデータは消失してしまう。
【０００３】
これに対して、自由に書換えが可能で、かつ、電源の供給を停止してもデータが消失しない不揮発性メモリとして、強誘電体膜を用いた強誘電体ランダムアクセスメモリ（以下、「ＦｅＲＡＭ」という。）が知られている。ＦｅＲＡＭは、不揮発性メモリであることに加えて、電力消費量が少なく、高集積化が可能であるという長所を有する。
【０００４】
ＦｅＲＡＭは、既存の半導体装置の製造プロセスに、自発分極を有する強誘電体キャパシタを形成するプロセスを組み入れることによって製造される。このため、ＦｅＲＡＭの信頼性を保証するにあたっては、通常の半導体プロセスでの保証内容に加えて、ＦｅＲＡＭ特有の項目を保証する必要がある。ＦｅＲＡＭ特有の保証項目としては、抜き取りサンプルでの高温放置試験、全ウェーハでのＦｅＲＡＭの特性試験及びＦｅＲＡＭの機能試験が挙げられる。
【０００５】
ＦｅＲＡＭの製造過程で行われるウェーハ状態での試験測定としては、ＦｅＲＡＭ特有の特性値、例えば、強誘電体キャパシタの反転分極量（ＱＳＷ）等の測定を行う特性試験や、ＦｅＲＡＭの動作や信頼性、書き込み及び読み出し動作やデータ保持特性等の測定を行う機能試験が行われていた。
【特許文献１】特開２００１−０８５６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＦｅＲＡＭの試験測定では、各種特性値の測定管理（特性試験）では異常がみられないが、その後に行う機能試験で異常が発見されることがある。近年、半導体メーカでは各種特性値の測定管理のみを行い、顧客において機能試験以降を行う商談が増えてきている。このため、特性試験によって半導体装置の異常を十分に検知することができず、顧客における機能試験等において異常が頻発することがあった。
【０００７】
本発明の目的は、半導体装置の各種特性値の測定管理によって半導体装置の異常を効率よく検知しうる半導体装置の構造及び検査方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、前記一部のキャパシタの前記上部電極に接続された第２の配線と、前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極とを有する半導体装置が提供される。
【０００９】
また、本発明の他の観点によれば、半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、前記一部のキャパシタの前記上部電極に接続された第２の配線と、前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極とを有する半導体装置の検査方法であって、前記第１の測定用電極と前記第２の測定用電極との間に所定の測定用電圧を印加することにより、前記一部のキャパシタの特性値を測定する半導体装置の検査方法が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体装置の特性試験において、測定用素子が形成されたアレイ領域の特定の場所における特性値を測定するので、アレイ領域の特定の場所に依存する半導体装置の異常を効率よく検知することができる。これにより、特性試験の段階で半導体装置の異常を検知する感度が向上し、特性試験の結果から機能試験の結果を占うことが可能となる。また、機能試験前に出荷する場合にも、顧客による機能試験等において異常が頻発することを抑制することができる。また、特性試験の結果を迅速に製造工程にフィードバックすることができ、半導体装置の品質向上を図ることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の一実施形態による半導体装置及びその検査方法について図１乃至図１１を用いて説明する。
【００１２】
図１はＦｅＲＡＭの構造を示す概略断面図、図２は本実施形態による検査方法を示すフローチャート、図３は一般的な半導体装置における測定用素子の構造を示す平面図、図４は一般的な半導体装置における測定用素子の構造を示す概略断面図、図５は図３及び図４の測定用素子を用いて測定した特性試験の結果を示す図、図６は図５の測定を行ったウェーハについて機能試験を行った結果を示す図、図７は機能試験により不良と判定されたチップのフェイルビットマップを示す図、図８は本実施形態による半導体装置における測定用素子の構造を示す平面図、図９は本実施形態による半導体装置における測定用素子の構造を示す概略断面図、図１０及び図１１は図８及び図９の測定用素子を用いて測定した特性試験の結果を示す図である。
【００１３】
はじめに、ＦｅＲＡＭの基本構造について図１を用いて説明する。
【００１４】
シリコン基板１０上には、活性領域を画定する素子分離領域１２が形成されている。活性領域のシリコン基板１０内には、ウェル１４が形成されている。活性領域の表面には、ゲート電極１６及びソース／ドレイン領域１８，２０を有するＭＩＳトランジスタ２２が形成されている。
【００１５】
ＭＩＳトランジスタ２２が形成されたシリコン基板１０上には、層間絶縁膜２４が形成されている。層間絶縁膜２４には、タングステン等よりなりソース／ドレイン領域１８，２０に接続されたコンタクトプラグ２６，２８が埋め込まれている。
【００１６】
コンタクトプラグ２６，２８が埋め込まれた層間絶縁膜２４上には、コンタクトプラグ２６，２８の酸化を防止する酸化防止膜３０と、アルミナ等よりなる密着層３２とが形成されている。密着層３２上には、プラチナ等よりなる下部電極３４と、下部電極３４上に形成されたＰＺＴ等の強誘電体材料よりなる強誘電体膜３６と、強誘電体膜３６上に形成された酸化イリジウム等よりなる上部電極３８とを有する強誘電体キャパシタ４０が形成されている。強誘電体キャパシタ４０上には、保護膜４２が形成されている。
【００１７】
強誘電体キャパシタ４０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４には、タングステン等よりなりコンタクトプラグ２６，２８に接続されたコンタクトプラグ４６，４８と、タングステン等よりなり下部電極３４に接続されたコンタクトプラグ５０と、タングステン等よりなり上部電極３８に接続されたコンタクトプラグ５２とが埋め込まれている。
【００１８】
コンタクトプラグ４６，４８，５０，５２が埋め込まれた層間絶縁膜４４上には、コンタクトプラグ２６，４６を介してＭＩＳトランジスタ２２のソース／ドレイン領域１８に接続された配線層５４と、コンタクトプラグ２８，４８を介してＭＩＳトランジスタ２２のソース／ドレイン領域２０に、コンタクトプラグ３８を介して上部電極３８に、それぞれ接続され、ソース／ドレイン領域２０と上部電極３８とを電気的に接続する配線層５６と、コンタクトプラグ３４を介して下部電極３４に接続された配線層５８とが形成されている。
【００１９】
配線層５４，５６，５８の上層には、図示しない複数の配線層が、図示しない層間絶縁膜を介して積層されている。
【００２０】
こうして、１つのメモリセルが１つのＭＩＳトランジスタ２２と１つの強誘電体キャパシタ４０により構成されたＦｅＲＡＭが形成されている。
【００２１】
次に、半導体装置のウェーハプロセスから出荷までの流れについて、図２を用いて説明する。
【００２２】
半導体装置の製造過程では、半導体ウェーハ上に種々の素子を形成するウェーハプロセス（ステップＳ１１）が完了すると、完成した半導体装置についてウェーハ状態で各種特性値に関する特性試験が行われる（ステップＳ１２）。この特性試験には、ＭＩＳトランジスタの各種特性値の測定や、コンタクト抵抗の測定等が含まれる。ＦｅＲＡＭを有する半導体装置では、ＦｅＲＡＭ特有の特性値、例えば、強誘電体キャパシタの反転分極量（ＱＳＷ）等の測定が行われる。
【００２３】
図３及び図４は、ステップＳ１２において、ＦｅＲＡＭの特性試験を行うための一般的な測定用素子である。図３及び図４の測定用素子は、図１に示すＦｅＲＡＭの強誘電体キャパシタ４０のみをマトリクス状に配置し、並列に接続したものである。
【００２４】
図３及び図４に示すように、ｙ方向に延在する下部電極３４が、ｘ方向に隣接して複数設けられている。各下部電極３４上には、複数の上部電極３８が強誘電体膜を介して形成されている。図３に示す測定用素子では、複数の上部電極３８が、各下部電極３４上に、ｙ方向に沿って２列をなすように配置されている。
【００２５】
このように形成された複数の強誘電体キャパシタ４０上には、ｙ方向に延在する複数の配線層６０が設けられている。配線層６０は、ｙ方向に隣接する強誘電体キャパシタ４０上に延在して形成されており、コンタクトプラグ５２を介して強誘電体キャパシタ４０の上部電極３８に接続されている。すなわち、配線層６０は、各下部電極３４毎に、２本ずつ設けられている。これら複数の配線層６０は、一端において配線層６２に接続されている。配線層６２の一端には、測定用パッド６４が設けられている。
【００２６】
複数の下部電極３４の一端には、コンタクトプラグ５０を介してそれぞれ配線層６６が接続されている。これら複数の配線層６６の一端には、測定用パッド６８が設けられている。
【００２７】
この測定用素子を用いた分極反転量ＱＳＷの測定では、測定用パッド６４と測定用パッド６８との間に所定の駆動電圧を印加して強誘電体キャパシタの分極方向を反転し、そのときの分極反転量ＱＳＷを測定する。
【００２８】
次いで、特性試験により得られた特性値が、規格内であるか、規格内であってもトレンドに対して異常傾向は見られないか、の判定を行う。特性値に問題がある場合には、製品の製造履歴や装置状態を調査し、その原因及び影響を判断する。製品への影響が大若しくは不明の場合には、製品の出荷を取り止める。
【００２９】
特性値に問題のない場合や、問題があっても製品への影響が小さいと考えられる場合には、次の機能試験（ステップＳ１３）を行う。なお、近年の商談では、後述するように、特性試験の後に製品を出荷することもある。機能試験では、素子の動作や信頼性などの試験が行われる。ＦｅＲＡＭを有する半導体装置では、ＦｅＲＡＭの書き込み及び読み出し動作やデータ保持特性に関する測定が行われる。
【００３０】
半導体装置の機能試験は、特性試験と同様、ウェーハ状態で行われる。ＦｅＲＡＭの機能試験は、例えば以下の手順により行われる。ＦｅＲＡＭの機能試験は、上述の特性試験とは異なり、個別のＦｅＲＡＭセルを用いて試験が行われる。
【００３１】
まず、初期機能動作を確認し、良品と不良品とに選別する（ステップＳ３１）。
【００３２】
次いで、強誘電体キャパシタにデータを書き込み、１５０〜２５０℃の温度でエージング処理を行う（ステップＳ３２）。
【００３３】
次いで、ステップＳ３２において書き込んだデータが読み出せるかどうかの試験を行う（ステップＳ３３）。
【００３４】
次いで、ステップＳ３３で書き込んだデータとは逆方向のデータを書き込み、書き込んだデータが読み出せるかどうかの試験を行う（ステップＳ３４）。
【００３５】
次いで、再び良品と不良品とに選別する（ステップＳ３５）。
【００３６】
次いで、ステップＳ３３で書き込んだデータとは逆方向のデータを書き込み、１５０〜２５０℃の温度でエージング処理を行う（ステップＳ３６）。
【００３７】
次いで、ステップＳ３６において書き込んだデータが読み出せるかどうかの試験を行う（ステップＳ３７）。
【００３８】
次いで、ステップＳ３６で書き込んだデータとは逆方向のデータを書き込み、書き込んだデータが読み出せるかどうかの試験を行う（ステップＳ３８）。
【００３９】
次いで、再び良品と不良品とに選別する（ステップＳ３９）。
【００４０】
次いで、機能試験により得られた結果が、規格内であるか、規格内であってもトレンドに対して異常傾向は見られないか、の判定を行う。製品の機能や信頼性に問題がある場合には、製品の製造履歴や装置状態を調査し、その原因及び影響を判断する。製品への影響が大若しくは不明の場合には、製品の出荷を取り止める。
【００４１】
次いで、試験後のウェーハを組み立て工場に送付し、良品のチップをウェーハからパッケージ若しくはモジュールに組み込む（ステップＳ１４）。
【００４２】
その後、製品の最終試験を行い（ステップＳ１５）、半導体装置の信頼性試験を完了する。
【００４３】
次いで、上記保証試験を経た製品は、顧客に出荷される（ステップＳ１６）。
【００４４】
顧客に対して出荷を行うためには、長期信頼性を保証する信頼性試験に合格している必要がある。その内容は、通常の半導体装置の試験項目に加えて、ＦｅＲＡＭ特有の試験項目を加える必要がある。その試験が、上述のステップＳ１１〜ステップＳ１９の機能試験である。
【００４５】
上述の機能試験において、エージング処理の時間と活性化エネルギーからある不良率のもとでのデータ保持が可能な期間を保証することができる。この試験に合格したうえで、製品として出荷が可能であるかどうかを判断する。また、実際に製品を出荷する際には、各種トレンドに対して異常がないかを確認したうえで製品の信頼性を保証し、出荷を行う。
【００４６】
従来は、半導体メーカで設計から製造、試験までを行い、顧客に出荷していたが、近年、顧客で設計及び試験を行い、半導体メーカでは製造のみを行い出荷を行う商談が増えてきている。
【００４７】
この場合、図２に示すように、半導体メーカでは半導体装置の各種特性のみを測定し（ステップＳ１２）、ウェーハ状態で出荷することになる（ステップＳ１７）。そして、顧客において、上述の機能試験（ステップＳ２１）、パッケージアッセンブリ（ステップＳ２２）、最終試験（ステップＳ２３）が行われる。
【００４８】
このような形態の商談においては、強誘電体キャパシタに関する特性試験のみを行い、その後の機能試験を行わずにウェーハ状態で出荷を行うが、特性値の管理だけでは機能試験の結果を予測できず、顧客における検査で不良が多発することがあった。
【００４９】
図５は、図３及び図４に示す測定用素子を用いて測定した反転分極量のウェーハ面内分布の一例を示す図である。図中に示す数値は、ウェーハ上の各位置に対応するショット内に形成された測定用素子により測定した反転分極量ＱＳＷ（μＣ／ｃｍ２）である。
【００５０】
図５に示す結果では、ウェーハ上の各ショットにおいて測定した反転分極量ＱＳＷの値は、ウェーハ面内においてほぼ均一であり、ばらつきも小さかった。このため、この特性試験では、総てのチップが良品として検査をパスすることになる。
【００５１】
図６は、同様のウェーハについて、上述の機能試験（ステップＳ１１〜Ｓ１９）を行った結果の一例を示す図である。図中、ハッチングを付した領域が、不良セルの存在している場所を示している。
【００５２】
図６に示すように、機能試験の結果ではウェーハ上部のショット（図中、丸で囲った領域）に固まって不良セルが多発しているのに対し、図５に示す特性試験の結果では、反転分極量ＱＳＷはウェーハ面内でほぼ均一であり、ウェーハ上部において反転分極量ＱＳＷの低下等はみられない。すなわち、この結果は、強誘電体キャパシタの特性試験によって異常がみられなくても、機能試験では異常が検知される可能性があることを示している。
【００５３】
次に、強誘電体キャパシタの特性試験だけでは異常が検知できなかったことについて、本願発明者等が検討を行った結果について示す。
【００５４】
図７は、機能試験において不良となったチップについて、セルアレイ内のどのビットが不良になっているのかをＦＢＭ（フェイルビットマップ：Fail Bit Map）で確認した結果である。このＦＢＭは、セルアレイ全体のイメージ図であり、不良となっているビットに対応する部分にプロットが付されており、プロットが付されていない部分は良品のビットである。
【００５５】
図７の結果から、不良となっているビットは、セルアレイの全体から均一に発生しているのではなく、セルアレイの端部領域のビットが不良になっていることが解った。
【００５６】
特性試験に用いていた従来の測定用素子は、例えば図３及び図４に示すように、トータル面積が例えば２５００μｍ２となるように複数の強誘電体キャパシタが並列に接続されたものである。このため、この構造の測定用素子で得られた反転分極量ＱＳＷは、アレイ内の全強誘電体キャパシタの反転分極量ＱＳＷの平均値となり、アレイ端部の強誘電体キャパシタの異常は他の正常な強誘電体キャパシタの特性に埋もれてしまい検知することができない。
【００５７】
このように、特性試験と機能試験とでこのような相違が生じるのは、機能試験では１個１個のキャパシタ特性が測定結果に反映されるのに対し、特性試験では複数個のキャパシタの集合体としての結果が反映されるためである。強誘電体キャパシタにおいては、キャパシタがセルアレイのどこに配置されているかによって強誘電体特性が大きく異なる可能性があるため、セルアレイ上のキャパシタ配置場所ごとに特性値を測定できるように測定用素子を構成することが望ましい。
【００５８】
図８及び図９は、図３及び図４に示す測定用素子では検知できない不良チップを特性試験において検知することができる測定用素子の構造を示す平面図及び概略断面図である。
【００５９】
図８及び図９に示す測定用素子の構造は、上層の配線層の接続及び配置を除いては、図３及び図４に示す測定用素子と基本的に同様である。
【００６０】
図８及び図９に示すように、半導体基板上のアレイ領域には、ｙ方向に延在する下部電極３４が、ｘ方向に隣接して複数設けられている。なお、アレイ領域とは、素子がマトリクス状に形成された領域であり、メモリセルアレイ領域や、測定用の素子（例えば強誘電体キャパシタ）がマトリクス状に形成された領域である。
【００６１】
各下部電極３４上には、複数の上部電極３８が強誘電体膜を介して形成されている。図８に示す測定用素子では、複数の上部電極３８が、各下部電極３４上に、ｙ方向に沿って２列をなすように配置されている。
【００６２】
このように形成された複数の強誘電体キャパシタ４０上には、ｘ方向に延在する配線層７２が設けられている。配線層７２には、アレイ領域の端部に位置しｘ方向に隣接する複数の強誘電体キャパシタ４０の上部電極３８を共通接続する配線層７２ａと、アレイ領域の中央部に位置しｘ方向に隣接する複数の強誘電体キャパシタ４０の上部電極３８を共通接続する配線層７２ｂ，７２ｃとが含まれる。
【００６３】
配線層７２ａ，７２ｂ，７２ｃは、コンタクトプラグ５２を介して強誘電体キャパシタ４０の上部電極に接続されている。配線層７２ａ，７２ｂ，７２ｃの一端には、測定用パッド７４ａ，７４ｂ，７４ｃがそれぞれ設けられている。
【００６４】
複数の下部電極３４の一端には、コンタクトプラグ５０を介してそれぞれ配線層７６が接続されている。これら複数の配線層７６の一端には、測定用パッド７８が設けられている。
【００６５】
このようにして測定用素子を構成することにより、測定用パッド７４ａと測定用パッド７８との間に構成される２端子素子は、アレイ領域の端部に位置する強誘電体キャパシタの並列接続体となり、測定用パッド７４ｂと測定用パッド７８との間又は測定用パッド７４ｃと測定用パッド７８との間に構成される２端子素子は、アレイ領域の中央部に位置する強誘電体キャパシタの並列接続体となる。すなわち、測定用パッド７４ａ〜７４ｃを任意に選択することにより、アレイ領域の端部に形成された強誘電体キャパシタの特性試験と、アレイ領域の中央部に形成された強誘電体キャパシタの特性試験とを、個別に行うことができる。
【００６６】
図１０は、図８及び図９に示す測定用素子において、アレイ領域の中央部の強誘電体キャパシタ（測定用パッド７４ｂと測定用パッド７８又は測定用パッド７４ｃと測定用パッド７８）を用いて測定した反転分極量ＱＳＷのウェーハ面内分布の一例を示す図である。図中に示す数値は、ウェーハ上の各位置に対応するショット内に形成された測定用素子により測定した反転分極量ＱＳＷ（μＣ／ｃｍ２）である。
【００６７】
図１０に示す結果では、ウェーハ上の各ショットにおいて測定した反転分極量ＱＳＷの値は、ウェーハ面内においてほぼ均一であり、ばらつきも小さかった。このため、この特性試験では、総てのチップが良品として検査をパスすることになる。
【００６８】
図１１は、図８及び図９に示す測定用素子において、アレイ領域の端部の強誘電体キャパシタ（測定用パッド７４ａと測定用パッド７８）を用いて測定した反転分極量のウェーハ面内分布の一例を示す図である。図中に示す数値は、ウェーハ上の各位置に対応するショット内に形成された測定用素子により測定した反転分極量ＱＳＷ（μＣ／ｃｍ２）である。
【００６９】
図１１に示すように、アレイ領域の端部の強誘電体キャパシタの試験結果は、図１０の試験結果と比較して反転分極量ＱＳＷの値が全般的に小さく、ウェーハ面内のばらつきも大きい。特に、ウェーハ上部の３つのショット（図中、丸で囲んだショット）については、反転分極量ＱＳＷの値が他のショットと比較して極めて小さいことが判る。
【００７０】
すなわち、レイアウト上、強誘電体キャパシタがセルアレイのどこに位置するかで反転分極量ＱＳＷが大きく変化している。この結果は、図７に示したＦＢＭにおいてセルアレイ端部のビットが不良になる結果と対応している。
【００７１】
このように、強誘電体キャパシタの特性試験に、図８及び図９に示す測定用素子を適用することにより、特性試験の段階で、半導体装置の異常を検知することが可能となる。
【００７２】
特性試験に用いる測定用素子は、ウェーハのダイシングによりカットされるチップとチップとの間（スクライブライン）にセルアレイを縮小したかたちで挿入したり、１ショットの中にある１チップを配線によってつないで特性試験用に配置したりすることができる。
【００７３】
このように、本実施形態によれば、半導体装置の特性試験において、測定用素子が形成されたアレイ領域の特定の場所における特性値を測定するので、アレイ領域の特定の場所に依存する半導体装置の異常を効率よく検知することができる。これにより、特性試験の段階で半導体装置の異常を検知する感度が向上し、特性試験の結果から機能試験の結果を占うことが可能となる。また、機能試験前に出荷する場合にも、顧客による機能試験等において異常が頻発することを抑制することができる。また、特性試験の結果を迅速に製造工程にフィードバックすることができ、半導体装置の品質向上を図ることができる。
【００７４】
本発明は、上記実施形態に限らず種々の変形が可能である。
【００７５】
例えば、上記実施形態では、図８に示すように、アレイ領域の端部或いは中央部に位置し、ｘ方向に隣接する一列の強誘電体キャパシタを並列に接続して測定用素子を構成したが、例えば図１２に示すように、アレイ領域の端部或いは中央部に位置し、ｙ方向に隣接する一列の強誘電体キャパシタを並列に接続して測定用素子を構成するようにしてもよい。
【００７６】
或いは、例えば図１３に示すように、アレイ領域の中の任意の領域（図中、点線で示す領域８２，８４等）内に形成された強誘電体キャパシタを並列に接続して測定用素子を構成するようにしてもよい。
【００７７】
アレイ領域内のどの強誘電体キャパシタを並列に接続するかについては、半導体装置の構造や製造プロセスに起因してどの領域に不良が生じやすいかを考慮したうえで、適宜選択することが望ましい。
【００７８】
また、上記実施形態では、ｙ方向に沿って並ぶキャパシタの下部電極を共通電極としたが、上部電極と同様に個別電極としてもよい。また、下部電極に接続される配線層及び測定用パッドは、上記実施形態に記載のように共通でもよいし、アレイ領域内の測定領域毎に個別に設けてもよい。
【００７９】
また、上記実施形態では、測定用素子を構成するアレイ領域内の各強誘電体キャパシタの面積について特に記載していないが、総ての強誘電体キャパシタの面積は同じであってもよいし、一部に異なる面積の強誘電体キャパシタを設けるようにしてもよい。
【００８０】
また、上記実施形態では、特性試験において測定する強誘電体キャパシタの特性値が反転分極量ＱＳＷである場合について示したが、本発明を適用できる強誘電体キャパシタの特性値は反転分極量ＱＳＷに限定されるものではない。特性値としては、反転分極量ＱＳＷのほか、例えば容量値やリーク電流を適用することも可能である。
【００８１】
また、上記実施形態では、ＦｅＲＡＭの強誘電体キャパシタの特性測定を行う測定用素子に本発明を適用した例を説明したが、他の容量素子、例えばＤＲＡＭ等に用いられる常誘電体キャパシタの特性測定を行う測定用素子に本発明を適用するようにしてもよい。
【００８２】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【００８３】
（付記１） 半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、
前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、
前記一部のキャパシタの前記上部電極に接続された第２の配線と、
前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、
前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極と
を有することを特徴とする半導体装置。
【００８４】
（付記２） 付記１記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部である
ことを特徴とする半導体装置。
【００８５】
（付記３） 付記１記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の中央部である
ことを特徴とする半導体装置。
【００８６】
（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、
前記一部のキャパシタは、前記複数のキャパシタのうち、第１の方向に並ぶ複数のキャパシタである
ことを特徴とする半導体装置。
【００８７】
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置において、
第２の方向に並ぶ複数のキャパシタの前記下部電極は、電極層により一体形成されている
ことを特徴とする半導体装置。
【００８８】
（付記６） 付記５記載の半導体装置において、
前記第２の方向は、第１の方向と平行である
ことを特徴とする半導体装置。
【００８９】
（付記７） 付記５記載の半導体装置において、
前記第２の方向は、前記第１の方向と交差する方向である
ことを特徴とする半導体装置。
【００９０】
（付記８） 付記１記載の半導体装置において、
前記複数のキャパシタのうち、前記アレイ領域内の他の一部の領域に形成された他の一部のキャパシタの前記下部電極に接続された第３の配線と、
前記他の一部のキャパシタの前記上部電極に接続された第４の配線と、
前記第３の配線を介して前記他の一部のキャパシタの前記下部電極に電気的に接続された第３の測定用電極と、
前記第４の配線を介して前記他の一部のキャパシタの前記上部電極に電気的に接続された第４の測定用電極と
を更に有することを特徴とする半導体装置。
【００９１】
（付記９） 付記８記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部であり、
前記アレイ領域内の前記他の一部の領域は、前記アレイ領域の中央部である
ことを特徴とする半導体装置。
【００９２】
（付記１０） 付記８又は９記載の半導体装置において、
前記第１の測定用電極と前記第３の測定用電極とは、共通の電極であり、
前記第１の配線と前記第３の配線とは、共通の配線である
ことを特徴とする半導体装置。
【００９３】
（付記１１） 付記１乃至１０のいずれか１項に記載の半導体装置において、
前記複数のキャパシタは、強誘電体キャパシタである
ことを特徴とする半導体装置。
【００９４】
（付記１２） 半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、前記一部のキャパシタの前記上部電極に接続された第２の配線と、前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極とを有する半導体装置の検査方法であって、
前記第１の測定用電極と前記第２の測定用電極との間に所定の測定用電圧を印加することにより、前記一部のキャパシタの特性値を測定する
ことを特徴とする半導体装置の検査方法。
【００９５】
（付記１３） 付記１２記載の半導体装置の検査方法において、
前記半導体装置は、前記複数のキャパシタのうち、前記アレイ領域内の他の一部の領域に形成された他の一部のキャパシタの前記下部電極に接続された第３の配線と、前記他の一部のキャパシタの前記上部電極に接続された第４の配線と、前記第３の配線を介して前記他の一部のキャパシタの前記下部電極に電気的に接続された第３の測定用電極と、前記第４の配線を介して前記他の一部のキャパシタの前記上部電極に電気的に接続された第４の測定用電極とを更に有し、
前記第１の測定用電極と前記第２の測定用電極との間に所定の測定用電圧を印加することにより、前記アレイ領域内の前記一部の領域に形成された前記一部のキャパシタの特性値を測定し、
前記第３の測定用電極と前記第４の測定用電極との間に所定の測定用電圧を印加することにより、前記アレイ領域内の前記他の一部の領域に形成された前記他の一部のキャパシタの特性値を測定する
ことを特徴とする半導体装置の検査方法。
【００９６】
（付記１４） 付記１３記載の半導体装置の検査方法において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部であり、
前記アレイ領域内の前記他の一部の領域は、前記アレイ領域の中央部である
ことを特徴とする半導体装置の検査方法。
【００９７】
（付記１５） 付記１２乃至１４のいずれか１項に記載の半導体装置の検査方法において、
前記複数のキャパシタは、強誘電体キャパシタであり、
前記キャパシタの特性値は、前記強誘電体キャパシタの反転分極量である
ことを特徴とする半導体装置の検査方法。
【図面の簡単な説明】
【００９８】
【図１】ＦｅＲＡＭの構造を示す概略断面図である。
【図２】本発明の一実施形態による検査方法を示すフローチャートである。
【図３】一般的な半導体装置における測定用素子の構造を示す平面図である。
【図４】一般的な半導体装置における測定用素子の構造を示す概略断面図である。
【図５】図３及び図４に示す測定用素子を用いて測定した特性試験の結果を示す図である。
【図６】図５の測定を行ったウェーハについて機能試験を行った結果を示す図である。
【図７】機能試験により不良と判定されたチップのフェイルビットマップを示す図である。
【図８】本発明の一実施形態による半導体装置における測定用素子の構造を示す平面図である。
【図９】本発明の一実施形態による半導体装置における測定用素子の構造を示す概略断面図である。
【図１０】図８及び図９に示す測定用素子を用いて測定した特性試験の結果を示す図（その１）である。
【図１１】図８及び図９に示す測定用素子を用いて測定した特性試験の結果を示す図（その２）である。
【図１２】本発明の実施形態の第１変形例による半導体装置における測定用素子の構造を示す平面図である。
【図１３】本発明の実施形態の第２変形例による半導体装置における測定用素子の構造を示す平面図である。
【符号の説明】
【００９９】
１０…シリコン基板
１２…素子分離膜
１４…ウェル
１６…ゲート電極
１８，２０…ソース/ドレイン領域
２２…ＭＩＳトランジスタ
２４，４４…層間絶縁膜
２６，２８，４６，４８，５０，５２…コンタクトプラグ
３０…酸化防止膜
３２…密着層
３４…下部電極
３６…強誘電体膜
３８…上部電極
４０…強誘電体キャパシタ
４２…保護膜
５４，５６，５８，６０，６２，６６，７２，７６…配線層
６４，６８，７４，７８…測定用パッド
８２，８４…領域
【技術分野】
【０００１】
本発明は、半導体装置及びその検査方法に係り、特に、容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
コンピュータの主記憶装置には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ）等の揮発性メモリが使用されている。揮発性メモリは、電源が供給されている期間のみデータを保持することができ、電源の供給が停止されると記憶されているデータは消失してしまう。
【０００３】
これに対して、自由に書換えが可能で、かつ、電源の供給を停止してもデータが消失しない不揮発性メモリとして、強誘電体膜を用いた強誘電体ランダムアクセスメモリ（以下、「ＦｅＲＡＭ」という。）が知られている。ＦｅＲＡＭは、不揮発性メモリであることに加えて、電力消費量が少なく、高集積化が可能であるという長所を有する。
【０００４】
ＦｅＲＡＭは、既存の半導体装置の製造プロセスに、自発分極を有する強誘電体キャパシタを形成するプロセスを組み入れることによって製造される。このため、ＦｅＲＡＭの信頼性を保証するにあたっては、通常の半導体プロセスでの保証内容に加えて、ＦｅＲＡＭ特有の項目を保証する必要がある。ＦｅＲＡＭ特有の保証項目としては、抜き取りサンプルでの高温放置試験、全ウェーハでのＦｅＲＡＭの特性試験及びＦｅＲＡＭの機能試験が挙げられる。
【０００５】
ＦｅＲＡＭの製造過程で行われるウェーハ状態での試験測定としては、ＦｅＲＡＭ特有の特性値、例えば、強誘電体キャパシタの反転分極量（ＱＳＷ）等の測定を行う特性試験や、ＦｅＲＡＭの動作や信頼性、書き込み及び読み出し動作やデータ保持特性等の測定を行う機能試験が行われていた。
【特許文献１】特開２００１−０８５６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＦｅＲＡＭの試験測定では、各種特性値の測定管理（特性試験）では異常がみられないが、その後に行う機能試験で異常が発見されることがある。近年、半導体メーカでは各種特性値の測定管理のみを行い、顧客において機能試験以降を行う商談が増えてきている。このため、特性試験によって半導体装置の異常を十分に検知することができず、顧客における機能試験等において異常が頻発することがあった。
【０００７】
本発明の目的は、半導体装置の各種特性値の測定管理によって半導体装置の異常を効率よく検知しうる半導体装置の構造及び検査方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、前記一部のキャパシタの前記上部電極に接続された第２の配線と、前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極とを有する半導体装置が提供される。
【０００９】
また、本発明の他の観点によれば、半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、前記一部のキャパシタの前記上部電極に接続された第２の配線と、前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極とを有する半導体装置の検査方法であって、前記第１の測定用電極と前記第２の測定用電極との間に所定の測定用電圧を印加することにより、前記一部のキャパシタの特性値を測定する半導体装置の検査方法が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体装置の特性試験において、測定用素子が形成されたアレイ領域の特定の場所における特性値を測定するので、アレイ領域の特定の場所に依存する半導体装置の異常を効率よく検知することができる。これにより、特性試験の段階で半導体装置の異常を検知する感度が向上し、特性試験の結果から機能試験の結果を占うことが可能となる。また、機能試験前に出荷する場合にも、顧客による機能試験等において異常が頻発することを抑制することができる。また、特性試験の結果を迅速に製造工程にフィードバックすることができ、半導体装置の品質向上を図ることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の一実施形態による半導体装置及びその検査方法について図１乃至図１１を用いて説明する。
【００１２】
図１はＦｅＲＡＭの構造を示す概略断面図、図２は本実施形態による検査方法を示すフローチャート、図３は一般的な半導体装置における測定用素子の構造を示す平面図、図４は一般的な半導体装置における測定用素子の構造を示す概略断面図、図５は図３及び図４の測定用素子を用いて測定した特性試験の結果を示す図、図６は図５の測定を行ったウェーハについて機能試験を行った結果を示す図、図７は機能試験により不良と判定されたチップのフェイルビットマップを示す図、図８は本実施形態による半導体装置における測定用素子の構造を示す平面図、図９は本実施形態による半導体装置における測定用素子の構造を示す概略断面図、図１０及び図１１は図８及び図９の測定用素子を用いて測定した特性試験の結果を示す図である。
【００１３】
はじめに、ＦｅＲＡＭの基本構造について図１を用いて説明する。
【００１４】
シリコン基板１０上には、活性領域を画定する素子分離領域１２が形成されている。活性領域のシリコン基板１０内には、ウェル１４が形成されている。活性領域の表面には、ゲート電極１６及びソース／ドレイン領域１８，２０を有するＭＩＳトランジスタ２２が形成されている。
【００１５】
ＭＩＳトランジスタ２２が形成されたシリコン基板１０上には、層間絶縁膜２４が形成されている。層間絶縁膜２４には、タングステン等よりなりソース／ドレイン領域１８，２０に接続されたコンタクトプラグ２６，２８が埋め込まれている。
【００１６】
コンタクトプラグ２６，２８が埋め込まれた層間絶縁膜２４上には、コンタクトプラグ２６，２８の酸化を防止する酸化防止膜３０と、アルミナ等よりなる密着層３２とが形成されている。密着層３２上には、プラチナ等よりなる下部電極３４と、下部電極３４上に形成されたＰＺＴ等の強誘電体材料よりなる強誘電体膜３６と、強誘電体膜３６上に形成された酸化イリジウム等よりなる上部電極３８とを有する強誘電体キャパシタ４０が形成されている。強誘電体キャパシタ４０上には、保護膜４２が形成されている。
【００１７】
強誘電体キャパシタ４０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４には、タングステン等よりなりコンタクトプラグ２６，２８に接続されたコンタクトプラグ４６，４８と、タングステン等よりなり下部電極３４に接続されたコンタクトプラグ５０と、タングステン等よりなり上部電極３８に接続されたコンタクトプラグ５２とが埋め込まれている。
【００１８】
コンタクトプラグ４６，４８，５０，５２が埋め込まれた層間絶縁膜４４上には、コンタクトプラグ２６，４６を介してＭＩＳトランジスタ２２のソース／ドレイン領域１８に接続された配線層５４と、コンタクトプラグ２８，４８を介してＭＩＳトランジスタ２２のソース／ドレイン領域２０に、コンタクトプラグ３８を介して上部電極３８に、それぞれ接続され、ソース／ドレイン領域２０と上部電極３８とを電気的に接続する配線層５６と、コンタクトプラグ３４を介して下部電極３４に接続された配線層５８とが形成されている。
【００１９】
配線層５４，５６，５８の上層には、図示しない複数の配線層が、図示しない層間絶縁膜を介して積層されている。
【００２０】
こうして、１つのメモリセルが１つのＭＩＳトランジスタ２２と１つの強誘電体キャパシタ４０により構成されたＦｅＲＡＭが形成されている。
【００２１】
次に、半導体装置のウェーハプロセスから出荷までの流れについて、図２を用いて説明する。
【００２２】
半導体装置の製造過程では、半導体ウェーハ上に種々の素子を形成するウェーハプロセス（ステップＳ１１）が完了すると、完成した半導体装置についてウェーハ状態で各種特性値に関する特性試験が行われる（ステップＳ１２）。この特性試験には、ＭＩＳトランジスタの各種特性値の測定や、コンタクト抵抗の測定等が含まれる。ＦｅＲＡＭを有する半導体装置では、ＦｅＲＡＭ特有の特性値、例えば、強誘電体キャパシタの反転分極量（ＱＳＷ）等の測定が行われる。
【００２３】
図３及び図４は、ステップＳ１２において、ＦｅＲＡＭの特性試験を行うための一般的な測定用素子である。図３及び図４の測定用素子は、図１に示すＦｅＲＡＭの強誘電体キャパシタ４０のみをマトリクス状に配置し、並列に接続したものである。
【００２４】
図３及び図４に示すように、ｙ方向に延在する下部電極３４が、ｘ方向に隣接して複数設けられている。各下部電極３４上には、複数の上部電極３８が強誘電体膜を介して形成されている。図３に示す測定用素子では、複数の上部電極３８が、各下部電極３４上に、ｙ方向に沿って２列をなすように配置されている。
【００２５】
このように形成された複数の強誘電体キャパシタ４０上には、ｙ方向に延在する複数の配線層６０が設けられている。配線層６０は、ｙ方向に隣接する強誘電体キャパシタ４０上に延在して形成されており、コンタクトプラグ５２を介して強誘電体キャパシタ４０の上部電極３８に接続されている。すなわち、配線層６０は、各下部電極３４毎に、２本ずつ設けられている。これら複数の配線層６０は、一端において配線層６２に接続されている。配線層６２の一端には、測定用パッド６４が設けられている。
【００２６】
複数の下部電極３４の一端には、コンタクトプラグ５０を介してそれぞれ配線層６６が接続されている。これら複数の配線層６６の一端には、測定用パッド６８が設けられている。
【００２７】
この測定用素子を用いた分極反転量ＱＳＷの測定では、測定用パッド６４と測定用パッド６８との間に所定の駆動電圧を印加して強誘電体キャパシタの分極方向を反転し、そのときの分極反転量ＱＳＷを測定する。
【００２８】
次いで、特性試験により得られた特性値が、規格内であるか、規格内であってもトレンドに対して異常傾向は見られないか、の判定を行う。特性値に問題がある場合には、製品の製造履歴や装置状態を調査し、その原因及び影響を判断する。製品への影響が大若しくは不明の場合には、製品の出荷を取り止める。
【００２９】
特性値に問題のない場合や、問題があっても製品への影響が小さいと考えられる場合には、次の機能試験（ステップＳ１３）を行う。なお、近年の商談では、後述するように、特性試験の後に製品を出荷することもある。機能試験では、素子の動作や信頼性などの試験が行われる。ＦｅＲＡＭを有する半導体装置では、ＦｅＲＡＭの書き込み及び読み出し動作やデータ保持特性に関する測定が行われる。
【００３０】
半導体装置の機能試験は、特性試験と同様、ウェーハ状態で行われる。ＦｅＲＡＭの機能試験は、例えば以下の手順により行われる。ＦｅＲＡＭの機能試験は、上述の特性試験とは異なり、個別のＦｅＲＡＭセルを用いて試験が行われる。
【００３１】
まず、初期機能動作を確認し、良品と不良品とに選別する（ステップＳ３１）。
【００３２】
次いで、強誘電体キャパシタにデータを書き込み、１５０〜２５０℃の温度でエージング処理を行う（ステップＳ３２）。
【００３３】
次いで、ステップＳ３２において書き込んだデータが読み出せるかどうかの試験を行う（ステップＳ３３）。
【００３４】
次いで、ステップＳ３３で書き込んだデータとは逆方向のデータを書き込み、書き込んだデータが読み出せるかどうかの試験を行う（ステップＳ３４）。
【００３５】
次いで、再び良品と不良品とに選別する（ステップＳ３５）。
【００３６】
次いで、ステップＳ３３で書き込んだデータとは逆方向のデータを書き込み、１５０〜２５０℃の温度でエージング処理を行う（ステップＳ３６）。
【００３７】
次いで、ステップＳ３６において書き込んだデータが読み出せるかどうかの試験を行う（ステップＳ３７）。
【００３８】
次いで、ステップＳ３６で書き込んだデータとは逆方向のデータを書き込み、書き込んだデータが読み出せるかどうかの試験を行う（ステップＳ３８）。
【００３９】
次いで、再び良品と不良品とに選別する（ステップＳ３９）。
【００４０】
次いで、機能試験により得られた結果が、規格内であるか、規格内であってもトレンドに対して異常傾向は見られないか、の判定を行う。製品の機能や信頼性に問題がある場合には、製品の製造履歴や装置状態を調査し、その原因及び影響を判断する。製品への影響が大若しくは不明の場合には、製品の出荷を取り止める。
【００４１】
次いで、試験後のウェーハを組み立て工場に送付し、良品のチップをウェーハからパッケージ若しくはモジュールに組み込む（ステップＳ１４）。
【００４２】
その後、製品の最終試験を行い（ステップＳ１５）、半導体装置の信頼性試験を完了する。
【００４３】
次いで、上記保証試験を経た製品は、顧客に出荷される（ステップＳ１６）。
【００４４】
顧客に対して出荷を行うためには、長期信頼性を保証する信頼性試験に合格している必要がある。その内容は、通常の半導体装置の試験項目に加えて、ＦｅＲＡＭ特有の試験項目を加える必要がある。その試験が、上述のステップＳ１１〜ステップＳ１９の機能試験である。
【００４５】
上述の機能試験において、エージング処理の時間と活性化エネルギーからある不良率のもとでのデータ保持が可能な期間を保証することができる。この試験に合格したうえで、製品として出荷が可能であるかどうかを判断する。また、実際に製品を出荷する際には、各種トレンドに対して異常がないかを確認したうえで製品の信頼性を保証し、出荷を行う。
【００４６】
従来は、半導体メーカで設計から製造、試験までを行い、顧客に出荷していたが、近年、顧客で設計及び試験を行い、半導体メーカでは製造のみを行い出荷を行う商談が増えてきている。
【００４７】
この場合、図２に示すように、半導体メーカでは半導体装置の各種特性のみを測定し（ステップＳ１２）、ウェーハ状態で出荷することになる（ステップＳ１７）。そして、顧客において、上述の機能試験（ステップＳ２１）、パッケージアッセンブリ（ステップＳ２２）、最終試験（ステップＳ２３）が行われる。
【００４８】
このような形態の商談においては、強誘電体キャパシタに関する特性試験のみを行い、その後の機能試験を行わずにウェーハ状態で出荷を行うが、特性値の管理だけでは機能試験の結果を予測できず、顧客における検査で不良が多発することがあった。
【００４９】
図５は、図３及び図４に示す測定用素子を用いて測定した反転分極量のウェーハ面内分布の一例を示す図である。図中に示す数値は、ウェーハ上の各位置に対応するショット内に形成された測定用素子により測定した反転分極量ＱＳＷ（μＣ／ｃｍ２）である。
【００５０】
図５に示す結果では、ウェーハ上の各ショットにおいて測定した反転分極量ＱＳＷの値は、ウェーハ面内においてほぼ均一であり、ばらつきも小さかった。このため、この特性試験では、総てのチップが良品として検査をパスすることになる。
【００５１】
図６は、同様のウェーハについて、上述の機能試験（ステップＳ１１〜Ｓ１９）を行った結果の一例を示す図である。図中、ハッチングを付した領域が、不良セルの存在している場所を示している。
【００５２】
図６に示すように、機能試験の結果ではウェーハ上部のショット（図中、丸で囲った領域）に固まって不良セルが多発しているのに対し、図５に示す特性試験の結果では、反転分極量ＱＳＷはウェーハ面内でほぼ均一であり、ウェーハ上部において反転分極量ＱＳＷの低下等はみられない。すなわち、この結果は、強誘電体キャパシタの特性試験によって異常がみられなくても、機能試験では異常が検知される可能性があることを示している。
【００５３】
次に、強誘電体キャパシタの特性試験だけでは異常が検知できなかったことについて、本願発明者等が検討を行った結果について示す。
【００５４】
図７は、機能試験において不良となったチップについて、セルアレイ内のどのビットが不良になっているのかをＦＢＭ（フェイルビットマップ：Fail Bit Map）で確認した結果である。このＦＢＭは、セルアレイ全体のイメージ図であり、不良となっているビットに対応する部分にプロットが付されており、プロットが付されていない部分は良品のビットである。
【００５５】
図７の結果から、不良となっているビットは、セルアレイの全体から均一に発生しているのではなく、セルアレイの端部領域のビットが不良になっていることが解った。
【００５６】
特性試験に用いていた従来の測定用素子は、例えば図３及び図４に示すように、トータル面積が例えば２５００μｍ２となるように複数の強誘電体キャパシタが並列に接続されたものである。このため、この構造の測定用素子で得られた反転分極量ＱＳＷは、アレイ内の全強誘電体キャパシタの反転分極量ＱＳＷの平均値となり、アレイ端部の強誘電体キャパシタの異常は他の正常な強誘電体キャパシタの特性に埋もれてしまい検知することができない。
【００５７】
このように、特性試験と機能試験とでこのような相違が生じるのは、機能試験では１個１個のキャパシタ特性が測定結果に反映されるのに対し、特性試験では複数個のキャパシタの集合体としての結果が反映されるためである。強誘電体キャパシタにおいては、キャパシタがセルアレイのどこに配置されているかによって強誘電体特性が大きく異なる可能性があるため、セルアレイ上のキャパシタ配置場所ごとに特性値を測定できるように測定用素子を構成することが望ましい。
【００５８】
図８及び図９は、図３及び図４に示す測定用素子では検知できない不良チップを特性試験において検知することができる測定用素子の構造を示す平面図及び概略断面図である。
【００５９】
図８及び図９に示す測定用素子の構造は、上層の配線層の接続及び配置を除いては、図３及び図４に示す測定用素子と基本的に同様である。
【００６０】
図８及び図９に示すように、半導体基板上のアレイ領域には、ｙ方向に延在する下部電極３４が、ｘ方向に隣接して複数設けられている。なお、アレイ領域とは、素子がマトリクス状に形成された領域であり、メモリセルアレイ領域や、測定用の素子（例えば強誘電体キャパシタ）がマトリクス状に形成された領域である。
【００６１】
各下部電極３４上には、複数の上部電極３８が強誘電体膜を介して形成されている。図８に示す測定用素子では、複数の上部電極３８が、各下部電極３４上に、ｙ方向に沿って２列をなすように配置されている。
【００６２】
このように形成された複数の強誘電体キャパシタ４０上には、ｘ方向に延在する配線層７２が設けられている。配線層７２には、アレイ領域の端部に位置しｘ方向に隣接する複数の強誘電体キャパシタ４０の上部電極３８を共通接続する配線層７２ａと、アレイ領域の中央部に位置しｘ方向に隣接する複数の強誘電体キャパシタ４０の上部電極３８を共通接続する配線層７２ｂ，７２ｃとが含まれる。
【００６３】
配線層７２ａ，７２ｂ，７２ｃは、コンタクトプラグ５２を介して強誘電体キャパシタ４０の上部電極に接続されている。配線層７２ａ，７２ｂ，７２ｃの一端には、測定用パッド７４ａ，７４ｂ，７４ｃがそれぞれ設けられている。
【００６４】
複数の下部電極３４の一端には、コンタクトプラグ５０を介してそれぞれ配線層７６が接続されている。これら複数の配線層７６の一端には、測定用パッド７８が設けられている。
【００６５】
このようにして測定用素子を構成することにより、測定用パッド７４ａと測定用パッド７８との間に構成される２端子素子は、アレイ領域の端部に位置する強誘電体キャパシタの並列接続体となり、測定用パッド７４ｂと測定用パッド７８との間又は測定用パッド７４ｃと測定用パッド７８との間に構成される２端子素子は、アレイ領域の中央部に位置する強誘電体キャパシタの並列接続体となる。すなわち、測定用パッド７４ａ〜７４ｃを任意に選択することにより、アレイ領域の端部に形成された強誘電体キャパシタの特性試験と、アレイ領域の中央部に形成された強誘電体キャパシタの特性試験とを、個別に行うことができる。
【００６６】
図１０は、図８及び図９に示す測定用素子において、アレイ領域の中央部の強誘電体キャパシタ（測定用パッド７４ｂと測定用パッド７８又は測定用パッド７４ｃと測定用パッド７８）を用いて測定した反転分極量ＱＳＷのウェーハ面内分布の一例を示す図である。図中に示す数値は、ウェーハ上の各位置に対応するショット内に形成された測定用素子により測定した反転分極量ＱＳＷ（μＣ／ｃｍ２）である。
【００６７】
図１０に示す結果では、ウェーハ上の各ショットにおいて測定した反転分極量ＱＳＷの値は、ウェーハ面内においてほぼ均一であり、ばらつきも小さかった。このため、この特性試験では、総てのチップが良品として検査をパスすることになる。
【００６８】
図１１は、図８及び図９に示す測定用素子において、アレイ領域の端部の強誘電体キャパシタ（測定用パッド７４ａと測定用パッド７８）を用いて測定した反転分極量のウェーハ面内分布の一例を示す図である。図中に示す数値は、ウェーハ上の各位置に対応するショット内に形成された測定用素子により測定した反転分極量ＱＳＷ（μＣ／ｃｍ２）である。
【００６９】
図１１に示すように、アレイ領域の端部の強誘電体キャパシタの試験結果は、図１０の試験結果と比較して反転分極量ＱＳＷの値が全般的に小さく、ウェーハ面内のばらつきも大きい。特に、ウェーハ上部の３つのショット（図中、丸で囲んだショット）については、反転分極量ＱＳＷの値が他のショットと比較して極めて小さいことが判る。
【００７０】
すなわち、レイアウト上、強誘電体キャパシタがセルアレイのどこに位置するかで反転分極量ＱＳＷが大きく変化している。この結果は、図７に示したＦＢＭにおいてセルアレイ端部のビットが不良になる結果と対応している。
【００７１】
このように、強誘電体キャパシタの特性試験に、図８及び図９に示す測定用素子を適用することにより、特性試験の段階で、半導体装置の異常を検知することが可能となる。
【００７２】
特性試験に用いる測定用素子は、ウェーハのダイシングによりカットされるチップとチップとの間（スクライブライン）にセルアレイを縮小したかたちで挿入したり、１ショットの中にある１チップを配線によってつないで特性試験用に配置したりすることができる。
【００７３】
このように、本実施形態によれば、半導体装置の特性試験において、測定用素子が形成されたアレイ領域の特定の場所における特性値を測定するので、アレイ領域の特定の場所に依存する半導体装置の異常を効率よく検知することができる。これにより、特性試験の段階で半導体装置の異常を検知する感度が向上し、特性試験の結果から機能試験の結果を占うことが可能となる。また、機能試験前に出荷する場合にも、顧客による機能試験等において異常が頻発することを抑制することができる。また、特性試験の結果を迅速に製造工程にフィードバックすることができ、半導体装置の品質向上を図ることができる。
【００７４】
本発明は、上記実施形態に限らず種々の変形が可能である。
【００７５】
例えば、上記実施形態では、図８に示すように、アレイ領域の端部或いは中央部に位置し、ｘ方向に隣接する一列の強誘電体キャパシタを並列に接続して測定用素子を構成したが、例えば図１２に示すように、アレイ領域の端部或いは中央部に位置し、ｙ方向に隣接する一列の強誘電体キャパシタを並列に接続して測定用素子を構成するようにしてもよい。
【００７６】
或いは、例えば図１３に示すように、アレイ領域の中の任意の領域（図中、点線で示す領域８２，８４等）内に形成された強誘電体キャパシタを並列に接続して測定用素子を構成するようにしてもよい。
【００７７】
アレイ領域内のどの強誘電体キャパシタを並列に接続するかについては、半導体装置の構造や製造プロセスに起因してどの領域に不良が生じやすいかを考慮したうえで、適宜選択することが望ましい。
【００７８】
また、上記実施形態では、ｙ方向に沿って並ぶキャパシタの下部電極を共通電極としたが、上部電極と同様に個別電極としてもよい。また、下部電極に接続される配線層及び測定用パッドは、上記実施形態に記載のように共通でもよいし、アレイ領域内の測定領域毎に個別に設けてもよい。
【００７９】
また、上記実施形態では、測定用素子を構成するアレイ領域内の各強誘電体キャパシタの面積について特に記載していないが、総ての強誘電体キャパシタの面積は同じであってもよいし、一部に異なる面積の強誘電体キャパシタを設けるようにしてもよい。
【００８０】
また、上記実施形態では、特性試験において測定する強誘電体キャパシタの特性値が反転分極量ＱＳＷである場合について示したが、本発明を適用できる強誘電体キャパシタの特性値は反転分極量ＱＳＷに限定されるものではない。特性値としては、反転分極量ＱＳＷのほか、例えば容量値やリーク電流を適用することも可能である。
【００８１】
また、上記実施形態では、ＦｅＲＡＭの強誘電体キャパシタの特性測定を行う測定用素子に本発明を適用した例を説明したが、他の容量素子、例えばＤＲＡＭ等に用いられる常誘電体キャパシタの特性測定を行う測定用素子に本発明を適用するようにしてもよい。
【００８２】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【００８３】
（付記１） 半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、
前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、
前記一部のキャパシタの前記上部電極に接続された第２の配線と、
前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、
前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極と
を有することを特徴とする半導体装置。
【００８４】
（付記２） 付記１記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部である
ことを特徴とする半導体装置。
【００８５】
（付記３） 付記１記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の中央部である
ことを特徴とする半導体装置。
【００８６】
（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、
前記一部のキャパシタは、前記複数のキャパシタのうち、第１の方向に並ぶ複数のキャパシタである
ことを特徴とする半導体装置。
【００８７】
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置において、
第２の方向に並ぶ複数のキャパシタの前記下部電極は、電極層により一体形成されている
ことを特徴とする半導体装置。
【００８８】
（付記６） 付記５記載の半導体装置において、
前記第２の方向は、第１の方向と平行である
ことを特徴とする半導体装置。
【００８９】
（付記７） 付記５記載の半導体装置において、
前記第２の方向は、前記第１の方向と交差する方向である
ことを特徴とする半導体装置。
【００９０】
（付記８） 付記１記載の半導体装置において、
前記複数のキャパシタのうち、前記アレイ領域内の他の一部の領域に形成された他の一部のキャパシタの前記下部電極に接続された第３の配線と、
前記他の一部のキャパシタの前記上部電極に接続された第４の配線と、
前記第３の配線を介して前記他の一部のキャパシタの前記下部電極に電気的に接続された第３の測定用電極と、
前記第４の配線を介して前記他の一部のキャパシタの前記上部電極に電気的に接続された第４の測定用電極と
を更に有することを特徴とする半導体装置。
【００９１】
（付記９） 付記８記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部であり、
前記アレイ領域内の前記他の一部の領域は、前記アレイ領域の中央部である
ことを特徴とする半導体装置。
【００９２】
（付記１０） 付記８又は９記載の半導体装置において、
前記第１の測定用電極と前記第３の測定用電極とは、共通の電極であり、
前記第１の配線と前記第３の配線とは、共通の配線である
ことを特徴とする半導体装置。
【００９３】
（付記１１） 付記１乃至１０のいずれか１項に記載の半導体装置において、
前記複数のキャパシタは、強誘電体キャパシタである
ことを特徴とする半導体装置。
【００９４】
（付記１２） 半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、前記一部のキャパシタの前記上部電極に接続された第２の配線と、前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極とを有する半導体装置の検査方法であって、
前記第１の測定用電極と前記第２の測定用電極との間に所定の測定用電圧を印加することにより、前記一部のキャパシタの特性値を測定する
ことを特徴とする半導体装置の検査方法。
【００９５】
（付記１３） 付記１２記載の半導体装置の検査方法において、
前記半導体装置は、前記複数のキャパシタのうち、前記アレイ領域内の他の一部の領域に形成された他の一部のキャパシタの前記下部電極に接続された第３の配線と、前記他の一部のキャパシタの前記上部電極に接続された第４の配線と、前記第３の配線を介して前記他の一部のキャパシタの前記下部電極に電気的に接続された第３の測定用電極と、前記第４の配線を介して前記他の一部のキャパシタの前記上部電極に電気的に接続された第４の測定用電極とを更に有し、
前記第１の測定用電極と前記第２の測定用電極との間に所定の測定用電圧を印加することにより、前記アレイ領域内の前記一部の領域に形成された前記一部のキャパシタの特性値を測定し、
前記第３の測定用電極と前記第４の測定用電極との間に所定の測定用電圧を印加することにより、前記アレイ領域内の前記他の一部の領域に形成された前記他の一部のキャパシタの特性値を測定する
ことを特徴とする半導体装置の検査方法。
【００９６】
（付記１４） 付記１３記載の半導体装置の検査方法において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部であり、
前記アレイ領域内の前記他の一部の領域は、前記アレイ領域の中央部である
ことを特徴とする半導体装置の検査方法。
【００９７】
（付記１５） 付記１２乃至１４のいずれか１項に記載の半導体装置の検査方法において、
前記複数のキャパシタは、強誘電体キャパシタであり、
前記キャパシタの特性値は、前記強誘電体キャパシタの反転分極量である
ことを特徴とする半導体装置の検査方法。
【図面の簡単な説明】
【００９８】
【図１】ＦｅＲＡＭの構造を示す概略断面図である。
【図２】本発明の一実施形態による検査方法を示すフローチャートである。
【図３】一般的な半導体装置における測定用素子の構造を示す平面図である。
【図４】一般的な半導体装置における測定用素子の構造を示す概略断面図である。
【図５】図３及び図４に示す測定用素子を用いて測定した特性試験の結果を示す図である。
【図６】図５の測定を行ったウェーハについて機能試験を行った結果を示す図である。
【図７】機能試験により不良と判定されたチップのフェイルビットマップを示す図である。
【図８】本発明の一実施形態による半導体装置における測定用素子の構造を示す平面図である。
【図９】本発明の一実施形態による半導体装置における測定用素子の構造を示す概略断面図である。
【図１０】図８及び図９に示す測定用素子を用いて測定した特性試験の結果を示す図（その１）である。
【図１１】図８及び図９に示す測定用素子を用いて測定した特性試験の結果を示す図（その２）である。
【図１２】本発明の実施形態の第１変形例による半導体装置における測定用素子の構造を示す平面図である。
【図１３】本発明の実施形態の第２変形例による半導体装置における測定用素子の構造を示す平面図である。
【符号の説明】
【００９９】
１０…シリコン基板
１２…素子分離膜
１４…ウェル
１６…ゲート電極
１８，２０…ソース/ドレイン領域
２２…ＭＩＳトランジスタ
２４，４４…層間絶縁膜
２６，２８，４６，４８，５０，５２…コンタクトプラグ
３０…酸化防止膜
３２…密着層
３４…下部電極
３６…強誘電体膜
３８…上部電極
４０…強誘電体キャパシタ
４２…保護膜
５４，５６，５８，６０，６２，６６，７２，７６…配線層
６４，６８，７４，７８…測定用パッド
８２，８４…領域
【特許請求の範囲】
【請求項１】
半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、
前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、
前記一部のキャパシタの前記上部電極に接続された第２の配線と、
前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、
前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部である
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記一部のキャパシタは、前記複数のキャパシタのうち、第１の方向に並ぶ複数のキャパシタである
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記複数のキャパシタのうち、前記アレイ領域内の他の一部の領域に形成された他の一部のキャパシタの前記下部電極に接続された第３の配線と、
前記他の一部のキャパシタの前記上部電極に接続された第４の配線と、
前記第３の配線を介して前記他の一部のキャパシタの前記下部電極に電気的に接続された第３の測定用電極と、
前記第４の配線を介して前記他の一部のキャパシタの前記上部電極に電気的に接続された第４の測定用電極と
を更に有することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部であり、
前記アレイ領域内の前記他の一部の領域は、前記アレイ領域の中央部である
ことを特徴とする半導体装置。
【請求項６】
半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、前記一部のキャパシタの前記上部電極に接続された第２の配線と、前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極とを有する半導体装置の検査方法であって、
前記第１の測定用電極と前記第２の測定用電極との間に所定の測定用電圧を印加することにより、前記一部のキャパシタの特性値を測定する
ことを特徴とする半導体装置の検査方法。
【請求項１】
半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、
前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、
前記一部のキャパシタの前記上部電極に接続された第２の配線と、
前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、
前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部である
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記一部のキャパシタは、前記複数のキャパシタのうち、第１の方向に並ぶ複数のキャパシタである
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記複数のキャパシタのうち、前記アレイ領域内の他の一部の領域に形成された他の一部のキャパシタの前記下部電極に接続された第３の配線と、
前記他の一部のキャパシタの前記上部電極に接続された第４の配線と、
前記第３の配線を介して前記他の一部のキャパシタの前記下部電極に電気的に接続された第３の測定用電極と、
前記第４の配線を介して前記他の一部のキャパシタの前記上部電極に電気的に接続された第４の測定用電極と
を更に有することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記アレイ領域内の前記一部の領域は、前記アレイ領域の周縁部であり、
前記アレイ領域内の前記他の一部の領域は、前記アレイ領域の中央部である
ことを特徴とする半導体装置。
【請求項６】
半導体基板のアレイ領域内にマトリクス状に配置され、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とをそれぞれ有する複数のキャパシタと、前記複数のキャパシタのうち、前記アレイ領域内の一部の領域に形成された一部のキャパシタの前記下部電極に接続された第１の配線と、前記一部のキャパシタの前記上部電極に接続された第２の配線と、前記第１の配線を介して前記一部のキャパシタの前記下部電極に電気的に接続された第１の測定用電極と、前記第２の配線を介して前記一部のキャパシタの前記上部電極に電気的に接続された第２の測定用電極とを有する半導体装置の検査方法であって、
前記第１の測定用電極と前記第２の測定用電極との間に所定の測定用電圧を印加することにより、前記一部のキャパシタの特性値を測定する
ことを特徴とする半導体装置の検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−２９９９２４（Ｐ２００８−２９９９２４Ａ）
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願番号】特願２００７−１４３０４２（Ｐ２００７−１４３０４２）
【出願日】平成１９年５月３０日（２００７．５．３０）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願日】平成１９年５月３０日（２００７．５．３０）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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