半導体装置及びその製造方法
【課題】 配線の終端部におけるボイドの爆発により配線に損傷が生じるのを抑制した半導体装置及びその製造方法を提供する。
【解決手段】 絶縁膜１１上に、複数の配線１３ａを互いに並ぶように形成すると共に、複数の配線１３ａの端部１３ｃ近傍に、複数の配線１３ａと交わる方向にダミーパターン１３ｂを形成する。次いで、絶縁膜１１上、複数の配線１３ａ上、及びダミーパターン１３ｂ上に、第２の絶縁膜を形成する。その後、絶縁膜１１、複数の配線１３ａ、ダミーパターン１３ｂ及び第２の絶縁膜を加熱し、配線１３ａ相互間のボイドが膨張しても、ダミーパターン１３ｂが設けられているため、配線端部の近傍でボイドが爆発するのを防止でき、それにより配線が損傷することを抑制できる。
【解決手段】 絶縁膜１１上に、複数の配線１３ａを互いに並ぶように形成すると共に、複数の配線１３ａの端部１３ｃ近傍に、複数の配線１３ａと交わる方向にダミーパターン１３ｂを形成する。次いで、絶縁膜１１上、複数の配線１３ａ上、及びダミーパターン１３ｂ上に、第２の絶縁膜を形成する。その後、絶縁膜１１、複数の配線１３ａ、ダミーパターン１３ｂ及び第２の絶縁膜を加熱し、配線１３ａ相互間のボイドが膨張しても、ダミーパターン１３ｂが設けられているため、配線端部の近傍でボイドが爆発するのを防止でき、それにより配線が損傷することを抑制できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に本発明は、配線の終端部におけるボイドの爆発により配線に損傷が生じるのを抑制した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図４の各図は、従来の半導体装置の製造方法を説明するための断面図である。
まず、図４（Ａ）に示すように、シリコン基板１０１に素子分離膜１０２を、例えばＬＯＣＯＳ法により形成する。次いで、シリコン基板１０１を熱酸化することにより、素子分離膜１０２の相互間に位置するシリコン基板１０１にゲート酸化膜１０３を形成する。
【０００３】
次いで、ゲート酸化膜１０３上にゲート電極１０４を形成し、さらにシリコン基板１０１に低濃度不純物領域１０６ａ，１０６ｂを形成する。次いで、ゲート電極１０４の側壁にサイドウォール１０５を形成し、さらに、シリコン基板１０１に、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。このようにしてシリコン基板１０１にはトランジスタが形成される。
【０００４】
次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜１０８を形成する。次いで、層間絶縁膜１０８に、ゲート電極１０４上に位置するコンタクトホールを形成し、このコンタクトホール中にＷプラグ１０９を埋め込む。次いで、層間絶縁膜１０８上に、Ｗプラグ１０９に接続するＡｌ合金配線１１０を形成する。
【０００５】
次いで、Ａｌ合金配線１１０上を含む全面上に、酸化シリコンを主成分とする第２の層間絶縁膜１１１を形成する。次いで、第２の層間絶縁膜１１１に、Ａｌ合金配線１１０上に位置するコンタクトホールを形成し、このコンタクトホール中にＷプラグ１１２を埋め込む。
【０００６】
次いで，図４（Ｂ）に示すように、第２の層間絶縁膜１１１上に、Ｗプラグ１１２に接続するＡｌ合金配線１１３を形成する。Ａｌ合金配線１１３は電源配線であり、最上層の配線層を構成する。次いで、Ａｌ合金配線１１３を含む全面上に、窒化シリコン等からなるパッシベーション膜１１４を形成する。
【０００７】
図５（Ａ）は、図４（Ｂ）の状態における半導体装置の平面概略図である。なお、図４（Ｂ）は、図５のＡ−Ａ断面図に相当する。図５（Ａ）に示すように、パッシベーション膜１１４の下には、複数のＡｌ合金配線１１３が互いに平行に配置されている。Ａｌ合金配線１１３それぞれは、終端部１１３ａから例えば２ｍｍ程度は直線状である。
これに類似する技術が下記特許文献１に記載されている。
【０００８】
【特許文献１】特開２００３−２８２６１４号公報（第３段落及び第４段落）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、配線上にＣＶＤ法により絶縁膜を成膜する際、その成膜条件や配線パターンの疎密によって配線間に空孔（ボイド）が発生する場合がある。以下にボイドが発生する場合の一例を説明する。
図５（Ｂ）は、図５（Ａ）のＢ−Ｂ断面図である。図５（Ｂ）に示すように、最上層の配線層に位置するＡｌ合金配線１１３の相互間には、パッシベーション膜１１４が完全に埋め込まれないことがあり、ボイド１１４ａがＡｌ合金配線１１３に沿って細長く形成されることがある。このようなボイドが発生する理由は、半導体装置の高性能化とともに配線パターンなどの設計仕様が微細化されていくに従い、配線同士の間隔も狭くなるため、配線間にパッシベーション膜を十分に埋め込むことが困難になるからである。
【００１０】
このようにボイドが発生すると、その後の熱処理工程によってボイド内の気泡が膨張し、配線端に代表される絶縁膜の機械的強度が弱い部分で爆発を起こすことがある。例えば、ボイドが発生した後に、半導体装置の動作を安定させるためのランプアニール処理（ファイナルアニール処理）を行うことがあり、このファイナルアニール処理において、図６に例示するように、ボイド内に含まれる気体が膨張し、ボイドの端部側すなわちＡｌ合金配線１１３の終端部１１３ａ側から、パッシベーション膜１１４を突き破って爆発し、開口部１１４ｂが形成されることがあった。この場合、Ａｌ合金配線１１３に損傷が生じて劣化し、その結果、配線が断線してしまうことがある。
【００１１】
このような問題を回避する方法として、パッシベーション膜などの絶縁膜の成膜条件を改善することによってボイドの発生を防止することが考えられる。しかし、配線間隔が狭くなるほどボイドの発生が顕著になるため、成膜条件の改善のみでボイドの発生を防止することが困難になってきている。今後の微細化がさらに進行した半導体装置においてはボイドの発生を抑制することがますます重要となる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、配線の終端部におけるボイドの爆発により配線に損傷が生じるのを抑制した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体装置は、第１の絶縁膜上に形成され、互いに略並行に配置された複数の配線と、
前記第１の絶縁膜上に形成され、前記複数の配線の端部に接触しないように配置され、該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンと、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に形成された第２の絶縁膜とを具備する。
この半導体装置の製造方法によれば、複数の配線の端部に接触しないように、該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンを配置している。このため、第２の絶縁膜を形成時に複数の配線相互間にボイドが形成され、熱処理においてボイド内に含まれる気体が膨張しても、配線端部の近傍でボイドが爆発することを防止でき、それにより配線に損傷が生じるのを抑制することができる。
【００１３】
本発明に係る半導体装置は、第１の絶縁膜上に形成され、互いに並んで配置された複数の配線と、
前記第１の絶縁膜上に形成され、前記複数の配線の端部近傍に、該複数の配線と交わる方向に配置されたダミーパターンと、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に形成された第２の絶縁膜とを具備する。
この半導体装置の製造方法によれば、複数の配線の端部近傍に、ダミーパターンを、これら複数の配線と交わる方向に配置している。このため、第２の絶縁膜を形成時に複数の配線相互間にボイドが形成され、熱処理においてボイド内に含まれる気体が膨張しても、配線端部の近傍でボイドが爆発することを防止でき、それにより配線に損傷が生じるのを抑制することができる。
【００１４】
また、前記複数の配線は、端部から５００μｍ以上互いに略平行かつ略直線状に形成される場合、本発明は特に効果を発揮する。
前記複数の配線は、最上層の配線層に位置する場合、前記第２の絶縁膜は、パッシベーション膜である。前記ダミーパターンは、前記複数の配線の端部からの最短距離が２００ｎｍ以上４００ｎｍ以下となる位置に形成されてもよい。
【００１５】
本発明に係る半導体装置の製造方法は、第１の絶縁膜上に互いに略並行に位置する複数の配線を形成すると共に、前記第１の絶縁膜上に、該複数の配線の端部に接触しないように位置し且つ該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンを形成する工程と、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に第２の絶縁膜を形成する工程とを具備する。
【００１６】
本発明に係る半導体装置の製造方法は、第１の絶縁膜上に、複数の配線を互いに並ぶように形成すると共に、前記複数の配線の端部近傍に、該複数の配線と交わる方向にダミーパターンを形成する工程と、
前記第１の絶縁膜上、前記複数の配線上及び前記ダミーパターン上に第２の絶縁膜を形成する工程とを具備する。
また、前記第２の絶縁膜を形成する工程の後に、前記第１の絶縁膜、前記複数の配線、前記ダミーパターン及び前記第２の絶縁膜を加熱する工程をさらに具備することが好ましい。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態について説明する。図１の各図及び図３は、本実施形態に係る半導体装置の製造方法を説明するための断面図である。図２は、図１（Ｃ）の状態における半導体装置の平面概略図である。
【００１８】
まず、図１（Ａ）に示すように、シリコン基板１に、素子分離膜２をＬＯＣＯＳ法により形成する。次いで、シリコン基板１を熱酸化する。これにより、素子分離膜２の相互間に位置するシリコン基板１には、ゲート酸化膜３が形成される。
【００１９】
次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜をＣＶＤ法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート酸化膜３上に位置するゲート電極４が形成される。その後、レジストパターンを除去する。
【００２０】
次いで、素子分離膜２及びゲート電極４をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。次いで、ゲート電極４上を含む全面上に窒化シリコン膜を形成し、この窒化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４及びサイドウォール５をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
このようにして、シリコン基板１にはトランジスタが形成される。
【００２１】
次いで、このトランジスタ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜８をＣＶＤ法により形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、ゲート電極４上に位置するコンタクトホール８ａ、及び不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール（図示せず）が形成される。
その後、レジストパターンを除去する。
【００２２】
次いで、コンタクトホールそれぞれの中及び層間絶縁膜８上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、スパッタリング法を用いて連続堆積し、更にその上に、タングステン（Ｗ）膜を堆積する。次いで、層間絶縁膜８上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ（Chemical Mechanical Polishing）法又はエッチバックにより除去する。これにより、コンタクトホール８ａにはＷプラグ９が埋め込まれる。また、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホールにもＷプラグ（図示せず）が埋め込まれる。
【００２３】
次いで、Ｗプラグそれぞれの上及び層間絶縁膜８上に導電膜を形成する。この導電膜は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。次いで、この導電膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、層間絶縁膜８上には、Ａｌ合金配線１０ａ，１０ｂ，１０ｃが形成される。Ａｌ合金配線１０ａは、Ｗプラグ９を介してゲート電極４に接続しており、Ａｌ合金配線１０ｂ，１０ｃそれぞれは、図示していないＷプラグを介して不純物領域７ａ，７ｂに接続している。
その後、レジストパターンを除去する。
【００２４】
次いで、図１（Ｂ）に示すように、Ａｌ合金配線１０ａ〜１０ｃ上を含む全面上に、酸化シリコンを主成分とする第２の層間絶縁膜１１を例えばＣＶＤ法により形成する。次いで、第２の層間絶縁膜１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の層間絶縁膜１１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜１１をエッチングする。これにより、第２の層間絶縁膜１１には、Ａｌ合金配線１０ａ上に位置するビアホール１１ａが形成される。
その後、レジストパターンを除去する。
【００２５】
次いで、ビアホール１１ａの中及び第２の層間絶縁膜１１上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、スパッタリング法を用いて連続堆積し、更にその上に、タングステン（Ｗ）膜を堆積する。次いで、第２の層間絶縁膜１１上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ（Chemical Mechanical Polishing）法又はエッチバックにより除去する。これにより、ビアホール１１ａにはＷプラグ１２が埋め込まれる。
【００２６】
次いで、Ｗプラグ１２上及び第２の層間絶縁膜１１上に導電膜１３を形成する。導電膜１３は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。
【００２７】
次いで、図１（Ｃ）に示すように、導電膜１３上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜１３上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして導電膜１３をエッチングする。これにより、第２の層間絶縁膜１１上には、Ａｌ合金配線１３ａ、及びＡｌ合金配線１３ａの近傍に位置するダミーパターン１３ｂが形成される。Ａｌ合金配線１３ａは電源配線であり、最上層の配線層を構成する。また、Ａｌ合金配線１３ａは、Ｗプラグ１２を介してＡｌ合金配線１０ａに接続している。
【００２８】
ここで、図２を用いて、Ａｌ合金配線１３ａ及びダミーパターン１３ｂそれぞれの配置について説明する。なお、図２では、図１（Ｃ）で示したレジストパターン５０を省略している。第２の層間絶縁膜１１上には、複数のＡｌ合金配線１３ａが互いに略平行に形成されている。Ａｌ合金配線１３ａそれぞれは、終端部１３ｃから５００μｍ以上（例えば２ｍｍ程度）は略直線状である。また、複数のＡｌ合金配線１３ａそれぞれの終端部１３ｃの位置は、略同一直線上に位置するように揃えられている。
【００２９】
Ａｌ合金配線１３ａのＬ／Ｓ（ライン／スペース）の間隔は狭い。この間隔の狭い配線パターンの端部にダミーパターン１３ｂが配置されている。ダミーパターン１３ｂは、Ａｌ合金配線１３ａの長手方向と略直交する方向に長手方向が位置するように配置されている。Ａｌ合金配線１３ａの終端部１３ｃとダミーパターン１３ｂとの距離Ｌ２は、Ａｌ合金配線の間隔と同程度にすることが好ましく、例えば２００ｎｍ以上４００ｎｍ以下であるのが好ましい。
【００３０】
半導体装置の製造方法に戻る。
次いで、図３に示すように、レジストパターン５０を除去する。次いで、Ａｌ合金配線１３ａ上、ダミーパターン１３ｂ上、及び第２の層間絶縁膜１１上を含む全面上に、窒化シリコン等からなるパッシベーション膜１４をＣＶＤ法により形成する。このとき、Ａｌ合金配線１３ａの相互間にはパッシベーション膜１４が完全には埋め込まれず、ボイド（図示せず）がＡｌ合金配線１３ａに沿って細長く形成される。
【００３１】
その後、半導体装置の信頼性を上げるために、パッシベーション膜形成後の半導体装置にランプアニール処理（ファイナルアニール処理）を行う。本実施形態では、Ａｌ合金配線１３ａの終端部１３ｃ近傍には、ダミーパターン１３ｂが、Ａｌ合金配線１３ａと略直交する方向に配置されている。このため、ボイド内に含まれる気体がファイナルアニール処理において膨張しても、終端部１３ｃ近傍においてボイドが爆発することを抑制できる。
【００３２】
以上、本実施形態によれば、Ａｌ合金配線１３ａの終端部１３ｃ近傍に、ダミーパターン１３ｂを、Ａｌ合金配線１３ａと略直交する方向に配置することにより、パッシベーション膜１４の機械的強度の弱い部分を無くしている。このため、ファイナルアニール処理において、Ａｌ合金配線１３ａ相互間のボイド内に含まれる気体が膨張しても、パッシベーション膜１４が終端部１３ｃ近傍でボイド内の気泡の爆発を抑制でき、それによりパッシベーション膜の内側から破られることを抑制できる。従って、配線が損傷することを防止できる。つまり、半導体装置の微細化に伴い、ボイドの発生を抑えることが困難となり、たとえボイドが発生したとしても、配線が損傷することを防止できる。これにより、配線の信頼性を向上できると共に半導体装置の不良率を低減でき、半導体装置の歩留まりを向上させることができる。
【００３３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施形態では、それぞれの配線を構成する材料をＡｌ合金としたが、Ａｌ合金以外の導電体で配線を形成してもよい。また、最上層以外の配線層において、互いに平行に配置された複数の配線がある場合、これら複数の配線の端部近傍に、これら複数の配線と交わる方向にダミーパターンを配置してもよい。
【図面の簡単な説明】
【００３４】
【図１】（Ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図２】図１（Ｃ）の状態における半導体装置の平面概略図。
【図３】図１（Ｃ）の次の工程を説明するための断面図。
【図４】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図５】（Ａ）は、図４（Ｂ）の状態における半導体装置の平面概略図、（Ｂ）は、（Ａ）のＢ−Ｂ断面図。
【図６】半導体装置にファイナルアニール処理を行った後の半導体装置の断面図。
【符号の説明】
【００３５】
１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、８，１０８…層間絶縁膜、８ａ…コンタクトホール、９，１２，１０９，１１２…Ｗプラグ、１０ａ，１０ｂ，１０ｃ，１３ａ，１１３…Ａｌ合金配線、１１…第２の層間絶縁膜、１１ａ…ビアホール、１３…導電膜、１３ｂ…ダミーパターン、１３ｃ，１１３ａ…終端部、１４，１１４…パッシベーション膜、５０…レジストパターン、１１４ａ…ボイド、１１４ｂ…開口部
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に本発明は、配線の終端部におけるボイドの爆発により配線に損傷が生じるのを抑制した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図４の各図は、従来の半導体装置の製造方法を説明するための断面図である。
まず、図４（Ａ）に示すように、シリコン基板１０１に素子分離膜１０２を、例えばＬＯＣＯＳ法により形成する。次いで、シリコン基板１０１を熱酸化することにより、素子分離膜１０２の相互間に位置するシリコン基板１０１にゲート酸化膜１０３を形成する。
【０００３】
次いで、ゲート酸化膜１０３上にゲート電極１０４を形成し、さらにシリコン基板１０１に低濃度不純物領域１０６ａ，１０６ｂを形成する。次いで、ゲート電極１０４の側壁にサイドウォール１０５を形成し、さらに、シリコン基板１０１に、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。このようにしてシリコン基板１０１にはトランジスタが形成される。
【０００４】
次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜１０８を形成する。次いで、層間絶縁膜１０８に、ゲート電極１０４上に位置するコンタクトホールを形成し、このコンタクトホール中にＷプラグ１０９を埋め込む。次いで、層間絶縁膜１０８上に、Ｗプラグ１０９に接続するＡｌ合金配線１１０を形成する。
【０００５】
次いで、Ａｌ合金配線１１０上を含む全面上に、酸化シリコンを主成分とする第２の層間絶縁膜１１１を形成する。次いで、第２の層間絶縁膜１１１に、Ａｌ合金配線１１０上に位置するコンタクトホールを形成し、このコンタクトホール中にＷプラグ１１２を埋め込む。
【０００６】
次いで，図４（Ｂ）に示すように、第２の層間絶縁膜１１１上に、Ｗプラグ１１２に接続するＡｌ合金配線１１３を形成する。Ａｌ合金配線１１３は電源配線であり、最上層の配線層を構成する。次いで、Ａｌ合金配線１１３を含む全面上に、窒化シリコン等からなるパッシベーション膜１１４を形成する。
【０００７】
図５（Ａ）は、図４（Ｂ）の状態における半導体装置の平面概略図である。なお、図４（Ｂ）は、図５のＡ−Ａ断面図に相当する。図５（Ａ）に示すように、パッシベーション膜１１４の下には、複数のＡｌ合金配線１１３が互いに平行に配置されている。Ａｌ合金配線１１３それぞれは、終端部１１３ａから例えば２ｍｍ程度は直線状である。
これに類似する技術が下記特許文献１に記載されている。
【０００８】
【特許文献１】特開２００３−２８２６１４号公報（第３段落及び第４段落）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、配線上にＣＶＤ法により絶縁膜を成膜する際、その成膜条件や配線パターンの疎密によって配線間に空孔（ボイド）が発生する場合がある。以下にボイドが発生する場合の一例を説明する。
図５（Ｂ）は、図５（Ａ）のＢ−Ｂ断面図である。図５（Ｂ）に示すように、最上層の配線層に位置するＡｌ合金配線１１３の相互間には、パッシベーション膜１１４が完全に埋め込まれないことがあり、ボイド１１４ａがＡｌ合金配線１１３に沿って細長く形成されることがある。このようなボイドが発生する理由は、半導体装置の高性能化とともに配線パターンなどの設計仕様が微細化されていくに従い、配線同士の間隔も狭くなるため、配線間にパッシベーション膜を十分に埋め込むことが困難になるからである。
【００１０】
このようにボイドが発生すると、その後の熱処理工程によってボイド内の気泡が膨張し、配線端に代表される絶縁膜の機械的強度が弱い部分で爆発を起こすことがある。例えば、ボイドが発生した後に、半導体装置の動作を安定させるためのランプアニール処理（ファイナルアニール処理）を行うことがあり、このファイナルアニール処理において、図６に例示するように、ボイド内に含まれる気体が膨張し、ボイドの端部側すなわちＡｌ合金配線１１３の終端部１１３ａ側から、パッシベーション膜１１４を突き破って爆発し、開口部１１４ｂが形成されることがあった。この場合、Ａｌ合金配線１１３に損傷が生じて劣化し、その結果、配線が断線してしまうことがある。
【００１１】
このような問題を回避する方法として、パッシベーション膜などの絶縁膜の成膜条件を改善することによってボイドの発生を防止することが考えられる。しかし、配線間隔が狭くなるほどボイドの発生が顕著になるため、成膜条件の改善のみでボイドの発生を防止することが困難になってきている。今後の微細化がさらに進行した半導体装置においてはボイドの発生を抑制することがますます重要となる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、配線の終端部におけるボイドの爆発により配線に損傷が生じるのを抑制した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体装置は、第１の絶縁膜上に形成され、互いに略並行に配置された複数の配線と、
前記第１の絶縁膜上に形成され、前記複数の配線の端部に接触しないように配置され、該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンと、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に形成された第２の絶縁膜とを具備する。
この半導体装置の製造方法によれば、複数の配線の端部に接触しないように、該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンを配置している。このため、第２の絶縁膜を形成時に複数の配線相互間にボイドが形成され、熱処理においてボイド内に含まれる気体が膨張しても、配線端部の近傍でボイドが爆発することを防止でき、それにより配線に損傷が生じるのを抑制することができる。
【００１３】
本発明に係る半導体装置は、第１の絶縁膜上に形成され、互いに並んで配置された複数の配線と、
前記第１の絶縁膜上に形成され、前記複数の配線の端部近傍に、該複数の配線と交わる方向に配置されたダミーパターンと、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に形成された第２の絶縁膜とを具備する。
この半導体装置の製造方法によれば、複数の配線の端部近傍に、ダミーパターンを、これら複数の配線と交わる方向に配置している。このため、第２の絶縁膜を形成時に複数の配線相互間にボイドが形成され、熱処理においてボイド内に含まれる気体が膨張しても、配線端部の近傍でボイドが爆発することを防止でき、それにより配線に損傷が生じるのを抑制することができる。
【００１４】
また、前記複数の配線は、端部から５００μｍ以上互いに略平行かつ略直線状に形成される場合、本発明は特に効果を発揮する。
前記複数の配線は、最上層の配線層に位置する場合、前記第２の絶縁膜は、パッシベーション膜である。前記ダミーパターンは、前記複数の配線の端部からの最短距離が２００ｎｍ以上４００ｎｍ以下となる位置に形成されてもよい。
【００１５】
本発明に係る半導体装置の製造方法は、第１の絶縁膜上に互いに略並行に位置する複数の配線を形成すると共に、前記第１の絶縁膜上に、該複数の配線の端部に接触しないように位置し且つ該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンを形成する工程と、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に第２の絶縁膜を形成する工程とを具備する。
【００１６】
本発明に係る半導体装置の製造方法は、第１の絶縁膜上に、複数の配線を互いに並ぶように形成すると共に、前記複数の配線の端部近傍に、該複数の配線と交わる方向にダミーパターンを形成する工程と、
前記第１の絶縁膜上、前記複数の配線上及び前記ダミーパターン上に第２の絶縁膜を形成する工程とを具備する。
また、前記第２の絶縁膜を形成する工程の後に、前記第１の絶縁膜、前記複数の配線、前記ダミーパターン及び前記第２の絶縁膜を加熱する工程をさらに具備することが好ましい。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態について説明する。図１の各図及び図３は、本実施形態に係る半導体装置の製造方法を説明するための断面図である。図２は、図１（Ｃ）の状態における半導体装置の平面概略図である。
【００１８】
まず、図１（Ａ）に示すように、シリコン基板１に、素子分離膜２をＬＯＣＯＳ法により形成する。次いで、シリコン基板１を熱酸化する。これにより、素子分離膜２の相互間に位置するシリコン基板１には、ゲート酸化膜３が形成される。
【００１９】
次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜をＣＶＤ法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート酸化膜３上に位置するゲート電極４が形成される。その後、レジストパターンを除去する。
【００２０】
次いで、素子分離膜２及びゲート電極４をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。次いで、ゲート電極４上を含む全面上に窒化シリコン膜を形成し、この窒化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４及びサイドウォール５をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。
このようにして、シリコン基板１にはトランジスタが形成される。
【００２１】
次いで、このトランジスタ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜８をＣＶＤ法により形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、ゲート電極４上に位置するコンタクトホール８ａ、及び不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール（図示せず）が形成される。
その後、レジストパターンを除去する。
【００２２】
次いで、コンタクトホールそれぞれの中及び層間絶縁膜８上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、スパッタリング法を用いて連続堆積し、更にその上に、タングステン（Ｗ）膜を堆積する。次いで、層間絶縁膜８上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ（Chemical Mechanical Polishing）法又はエッチバックにより除去する。これにより、コンタクトホール８ａにはＷプラグ９が埋め込まれる。また、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホールにもＷプラグ（図示せず）が埋め込まれる。
【００２３】
次いで、Ｗプラグそれぞれの上及び層間絶縁膜８上に導電膜を形成する。この導電膜は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。次いで、この導電膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、層間絶縁膜８上には、Ａｌ合金配線１０ａ，１０ｂ，１０ｃが形成される。Ａｌ合金配線１０ａは、Ｗプラグ９を介してゲート電極４に接続しており、Ａｌ合金配線１０ｂ，１０ｃそれぞれは、図示していないＷプラグを介して不純物領域７ａ，７ｂに接続している。
その後、レジストパターンを除去する。
【００２４】
次いで、図１（Ｂ）に示すように、Ａｌ合金配線１０ａ〜１０ｃ上を含む全面上に、酸化シリコンを主成分とする第２の層間絶縁膜１１を例えばＣＶＤ法により形成する。次いで、第２の層間絶縁膜１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の層間絶縁膜１１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜１１をエッチングする。これにより、第２の層間絶縁膜１１には、Ａｌ合金配線１０ａ上に位置するビアホール１１ａが形成される。
その後、レジストパターンを除去する。
【００２５】
次いで、ビアホール１１ａの中及び第２の層間絶縁膜１１上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、スパッタリング法を用いて連続堆積し、更にその上に、タングステン（Ｗ）膜を堆積する。次いで、第２の層間絶縁膜１１上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ（Chemical Mechanical Polishing）法又はエッチバックにより除去する。これにより、ビアホール１１ａにはＷプラグ１２が埋め込まれる。
【００２６】
次いで、Ｗプラグ１２上及び第２の層間絶縁膜１１上に導電膜１３を形成する。導電膜１３は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。
【００２７】
次いで、図１（Ｃ）に示すように、導電膜１３上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜１３上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして導電膜１３をエッチングする。これにより、第２の層間絶縁膜１１上には、Ａｌ合金配線１３ａ、及びＡｌ合金配線１３ａの近傍に位置するダミーパターン１３ｂが形成される。Ａｌ合金配線１３ａは電源配線であり、最上層の配線層を構成する。また、Ａｌ合金配線１３ａは、Ｗプラグ１２を介してＡｌ合金配線１０ａに接続している。
【００２８】
ここで、図２を用いて、Ａｌ合金配線１３ａ及びダミーパターン１３ｂそれぞれの配置について説明する。なお、図２では、図１（Ｃ）で示したレジストパターン５０を省略している。第２の層間絶縁膜１１上には、複数のＡｌ合金配線１３ａが互いに略平行に形成されている。Ａｌ合金配線１３ａそれぞれは、終端部１３ｃから５００μｍ以上（例えば２ｍｍ程度）は略直線状である。また、複数のＡｌ合金配線１３ａそれぞれの終端部１３ｃの位置は、略同一直線上に位置するように揃えられている。
【００２９】
Ａｌ合金配線１３ａのＬ／Ｓ（ライン／スペース）の間隔は狭い。この間隔の狭い配線パターンの端部にダミーパターン１３ｂが配置されている。ダミーパターン１３ｂは、Ａｌ合金配線１３ａの長手方向と略直交する方向に長手方向が位置するように配置されている。Ａｌ合金配線１３ａの終端部１３ｃとダミーパターン１３ｂとの距離Ｌ２は、Ａｌ合金配線の間隔と同程度にすることが好ましく、例えば２００ｎｍ以上４００ｎｍ以下であるのが好ましい。
【００３０】
半導体装置の製造方法に戻る。
次いで、図３に示すように、レジストパターン５０を除去する。次いで、Ａｌ合金配線１３ａ上、ダミーパターン１３ｂ上、及び第２の層間絶縁膜１１上を含む全面上に、窒化シリコン等からなるパッシベーション膜１４をＣＶＤ法により形成する。このとき、Ａｌ合金配線１３ａの相互間にはパッシベーション膜１４が完全には埋め込まれず、ボイド（図示せず）がＡｌ合金配線１３ａに沿って細長く形成される。
【００３１】
その後、半導体装置の信頼性を上げるために、パッシベーション膜形成後の半導体装置にランプアニール処理（ファイナルアニール処理）を行う。本実施形態では、Ａｌ合金配線１３ａの終端部１３ｃ近傍には、ダミーパターン１３ｂが、Ａｌ合金配線１３ａと略直交する方向に配置されている。このため、ボイド内に含まれる気体がファイナルアニール処理において膨張しても、終端部１３ｃ近傍においてボイドが爆発することを抑制できる。
【００３２】
以上、本実施形態によれば、Ａｌ合金配線１３ａの終端部１３ｃ近傍に、ダミーパターン１３ｂを、Ａｌ合金配線１３ａと略直交する方向に配置することにより、パッシベーション膜１４の機械的強度の弱い部分を無くしている。このため、ファイナルアニール処理において、Ａｌ合金配線１３ａ相互間のボイド内に含まれる気体が膨張しても、パッシベーション膜１４が終端部１３ｃ近傍でボイド内の気泡の爆発を抑制でき、それによりパッシベーション膜の内側から破られることを抑制できる。従って、配線が損傷することを防止できる。つまり、半導体装置の微細化に伴い、ボイドの発生を抑えることが困難となり、たとえボイドが発生したとしても、配線が損傷することを防止できる。これにより、配線の信頼性を向上できると共に半導体装置の不良率を低減でき、半導体装置の歩留まりを向上させることができる。
【００３３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施形態では、それぞれの配線を構成する材料をＡｌ合金としたが、Ａｌ合金以外の導電体で配線を形成してもよい。また、最上層以外の配線層において、互いに平行に配置された複数の配線がある場合、これら複数の配線の端部近傍に、これら複数の配線と交わる方向にダミーパターンを配置してもよい。
【図面の簡単な説明】
【００３４】
【図１】（Ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【図２】図１（Ｃ）の状態における半導体装置の平面概略図。
【図３】図１（Ｃ）の次の工程を説明するための断面図。
【図４】（Ａ）は従来の半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。
【図５】（Ａ）は、図４（Ｂ）の状態における半導体装置の平面概略図、（Ｂ）は、（Ａ）のＢ−Ｂ断面図。
【図６】半導体装置にファイナルアニール処理を行った後の半導体装置の断面図。
【符号の説明】
【００３５】
１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、８，１０８…層間絶縁膜、８ａ…コンタクトホール、９，１２，１０９，１１２…Ｗプラグ、１０ａ，１０ｂ，１０ｃ，１３ａ，１１３…Ａｌ合金配線、１１…第２の層間絶縁膜、１１ａ…ビアホール、１３…導電膜、１３ｂ…ダミーパターン、１３ｃ，１１３ａ…終端部、１４，１１４…パッシベーション膜、５０…レジストパターン、１１４ａ…ボイド、１１４ｂ…開口部
【特許請求の範囲】
【請求項１】
第１の絶縁膜上に形成され、互いに略並行に配置された複数の配線と、
前記第１の絶縁膜上に形成され、前記複数の配線の端部に接触しないように配置され、該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンと、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に形成された第２の絶縁膜と
を具備する半導体装置。
【請求項２】
第１の絶縁膜上に形成され、互いに並んで配置された複数の配線と、
前記第１の絶縁膜上に形成され、前記複数の配線の端部近傍に、該複数の配線と交わる方向に配置されたダミーパターンと、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に形成された第２の絶縁膜と
を具備する半導体装置。
【請求項３】
前記複数の配線は、端部から５００μｍ以上互いに略平行かつ略直線状に形成される、請求項２に記載の半導体装置。
【請求項４】
前記複数の配線は、最上層の配線層に位置し、
前記第２の絶縁膜は、パッシベーション膜である請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ダミーパターンは、前記複数の配線の端部からの最短距離が２００ｎｍ以上４００ｎｍ以下となる位置に形成される請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
第１の絶縁膜上に互いに略並行に位置する複数の配線を形成すると共に、前記第１の絶縁膜上に、該複数の配線の端部に接触しないように位置し且つ該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンを形成する工程と、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に第２の絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項７】
第１の絶縁膜上に、複数の配線を互いに並ぶように形成すると共に、前記複数の配線の端部近傍に、該複数の配線と交わる方向にダミーパターンを形成する工程と、
前記第１の絶縁膜上、前記複数の配線上及び前記ダミーパターン上に第２の絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項８】
前記第２の絶縁膜を形成する工程の後に、前記第１の絶縁膜、前記複数の配線、前記ダミーパターン及び前記第２の絶縁膜を加熱する工程をさらに具備する請求項６又は７に記載の半導体装置の製造方法。
【請求項１】
第１の絶縁膜上に形成され、互いに略並行に配置された複数の配線と、
前記第１の絶縁膜上に形成され、前記複数の配線の端部に接触しないように配置され、該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンと、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に形成された第２の絶縁膜と
を具備する半導体装置。
【請求項２】
第１の絶縁膜上に形成され、互いに並んで配置された複数の配線と、
前記第１の絶縁膜上に形成され、前記複数の配線の端部近傍に、該複数の配線と交わる方向に配置されたダミーパターンと、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に形成された第２の絶縁膜と
を具備する半導体装置。
【請求項３】
前記複数の配線は、端部から５００μｍ以上互いに略平行かつ略直線状に形成される、請求項２に記載の半導体装置。
【請求項４】
前記複数の配線は、最上層の配線層に位置し、
前記第２の絶縁膜は、パッシベーション膜である請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ダミーパターンは、前記複数の配線の端部からの最短距離が２００ｎｍ以上４００ｎｍ以下となる位置に形成される請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
第１の絶縁膜上に互いに略並行に位置する複数の配線を形成すると共に、前記第１の絶縁膜上に、該複数の配線の端部に接触しないように位置し且つ該複数の配線の長手方向に対して略垂直方向に長手方向が位置するダミーパターンを形成する工程と、
前記第１の絶縁膜上、前記配線上及び前記ダミーパターン上に第２の絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項７】
第１の絶縁膜上に、複数の配線を互いに並ぶように形成すると共に、前記複数の配線の端部近傍に、該複数の配線と交わる方向にダミーパターンを形成する工程と、
前記第１の絶縁膜上、前記複数の配線上及び前記ダミーパターン上に第２の絶縁膜を形成する工程と
を具備する半導体装置の製造方法。
【請求項８】
前記第２の絶縁膜を形成する工程の後に、前記第１の絶縁膜、前記複数の配線、前記ダミーパターン及び前記第２の絶縁膜を加熱する工程をさらに具備する請求項６又は７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−２４６８５（Ｐ２００６−２４６８５Ａ）
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願番号】特願２００４−２００５５８（Ｐ２００４−２００５５８）
【出願日】平成１６年７月７日（２００４．７．７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年１月２６日（２００６．１．２６）
【国際特許分類】
【出願日】平成１６年７月７日（２００４．７．７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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