半導体装置及びその製造方法
【課題】同一基板上に複数のゲート絶縁膜を有する半導体装置において、例えばコア部におけるHPトランジスタの高速性の確保と、例えばI/Oトランジスタ及びLPトランジスタのゲート耐圧の向上やゲートリーク電流の低減とを両立する。
【解決手段】半導体装置は、半導体基板11上に形成された複数のゲート絶縁膜を備えており、複数のゲート絶縁膜のうち、HPトランジスタ形成領域1Cにおける膜厚が最も薄いゲート絶縁膜は、シリコン酸化膜20よりなり、I/Oトランジスタ形成領域1A及びLPトランジスタ形成領域1Bにおける残りのゲート絶縁膜は、シリコン酸窒化膜16、17よりなる。
【解決手段】半導体装置は、半導体基板11上に形成された複数のゲート絶縁膜を備えており、複数のゲート絶縁膜のうち、HPトランジスタ形成領域1Cにおける膜厚が最も薄いゲート絶縁膜は、シリコン酸化膜20よりなり、I/Oトランジスタ形成領域1A及びLPトランジスタ形成領域1Bにおける残りのゲート絶縁膜は、シリコン酸窒化膜16、17よりなる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明に開示の技術は、半導体装置及びその製造方法に関し、特に、複数種類の電源に対応した構造を有する半導体装置に関する。
【背景技術】
【0002】
半導体装置においては、コア部、つまり、高速の論理演算処理を行う回路が設けられている部分には、高速性を重視したハイパフォーマンストランジスタ(以下、HPトランジスタという)が使用され、そのゲート絶縁膜の膜厚及びしきい値電圧は、他の部分のトランジスタのゲート絶縁膜の膜厚及びしきい値電圧よりも小さく設定されている。このHPトランジスタは、ゲート絶縁膜の膜厚が薄くなるほど増加するゲートリーク電流、及びしきい値電圧が小さくなるほど増加するオフ電流を抑えることにより、トランジスタの高速性を決定するオン電流の確保を優先させた構造を有する。
【0003】
また、I/O部、つまり、他の半導体装置との間でデータの入出力を行う回路が設けられている部分には、ゲート耐圧を重視したトランジスタ(以下、I/Oトランジスタという)が使用され、そのゲート絶縁膜の膜厚は、他の部分のトランジスタのゲート絶縁膜の膜厚よりも厚く設定されていると共に、そのしきい値電圧は、コア部のHPトランジスタのしきい値電圧よりも高く設定されている。
【0004】
さらに、ローパワー部、つまり、例えばスタンバイ時の消費電力を抑えるためにリーク電流を可及的に低減する必要がある回路が設けられている部分には、ローパワートランジスタ(LPトランジスタ)が使用され、そのゲート絶縁膜の膜厚は、コア部のゲート絶縁膜の膜厚とI/O部のゲート絶縁膜の膜厚との間の値に設定されている。これにより、ゲートリーク電流を抑えている。
【0005】
以上のように要求される性能に応じて、同一基板上に数種類のトランジスタが作り分けられているが、それに伴い、同一基板上に膜厚の異なる複数のゲート絶縁膜の作り分けが必要となっている。
【0006】
一般的に、ゲート絶縁膜として、シリコン酸化膜をプラズマ窒化により窒素を導入したシリコン酸窒化膜が用いられている。同一基板上にそのシリコン酸窒化膜からなる複数のゲート絶縁膜を作り分ける方法は、シリコン酸化膜の除去を繰り返して、複数の厚さを持ったシリコン酸化膜を形成した後、プラズマ窒化処理を行っている。
【0007】
具体的に、以下に、2種類以上の膜厚を有するシリコン酸窒化膜からなるゲート絶縁膜を同一半導体基板上に備えた従来の半導体装置及びその製造方法について、図面を参照しながら説明する。
【0008】
まず、図5(a)に示すように、シリコン基板101に素子分離領域102を形成して、シリコン基板101上の領域を区画することにより、I/Oトランジスタ形成領域100A、LPトランジスタ形成領域100B、及びHPトランジスタ形成領域100Cを形成する。
【0009】
次に、図5(b)に示すように、シリコン基板101に対して熱酸化処理を行うことにより、シリコン基板101の表面を酸化する。これにより、I/Oトランジスタ形成領域100A、LPトランジスタ形成領域100B、及びHPトランジスタ形成領域100Cに、膜厚が5〜8nmのシリコン酸化膜103を形成する。
【0010】
次に、図5(c)に示すように、フォトリソグラフィー法及びエッチング法を用いて、シリコン酸化膜103上に、LPトランジスタ形成領域100Bにおいてシリコン基板101の表面を露出する開口部を有するレジストパターン104を形成する。続いて、レジストパターン104をマスクに用いたエッチングにより、LPトランジスタ形成領域100Bにおけるシリコン酸化膜103を除去する。
【0011】
次に、図5(d)に示すように、レジストパターン104を除去した後に、熱酸化処理を行う。これにより、LPトランジスタ形成領域100Bにおけるシリコン基板101の表面に、膜厚が2〜5nmのシリコン酸化膜105を形成する。
【0012】
次に、図6(a)に示すように、HPトランジスタ形成領域100Cにおけるシリコン基板の表面を露出する開口部を有するレジストパターン106を形成する。続いて、レジストパターン104をマスクに用いたエッチングにより、HPトランジスタ形成領域100Cにおけるシリコン酸化膜103を除去する。
【0013】
次に、図6(b)に示すように、レジストパターン106を除去した後に、熱酸化処理を行う。これにより、HPトランジスタ形成領域100Cにおけるシリコン基板101の表面に、膜厚1〜2nmのシリコン酸化膜107を形成する。
【0014】
次に、図6(c)に示すように、シリコン酸化膜103、105、107に対してプラズマ窒化処理を行う。これにより、シリコン酸化膜103、105、107は表面側から窒化され、I/Oトランジスタ形成領域100Aにシリコン酸窒化膜108、LPトランジスタ形成領域100Bにシリコン酸窒化膜109、HPトランジスタ形成領域100Cにシリコン酸窒化膜110が形成される。
【0015】
次に、図6(d)に示すように、シリコン酸窒化膜108、109、110上においてゲートポリシリコン成長を行い、ゲートポリシリコン電極112を形成する。
【0016】
以上により、2種類以上の膜厚を有するゲート絶縁膜を同一基板上に有する半導体装置が製造される。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特開2002−368122号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
ところで、コア部のHPトランジスタにおけるゲート絶縁膜の膜厚は、I/Oトランジスタ及びLPトランジスタにおけるゲート絶縁膜と比較して一番薄い。このため、プラズマ窒化処理の際、シリコン酸化膜に多量の窒素を導入すると、HPトランジスタ形成領域において、シリコン酸化膜とシリコン基板との界面に多量の窒素が到達することにより、当該界面においてシリコン窒化膜が形成され、ゲート絶縁膜の物理膜厚が増加する。このように、ゲート絶縁膜の物理膜厚の増加が著しくなると、たとえ絶縁膜の誘電率を増加させたとしても、酸化膜換算膜厚が結果的に増加してしまう。また、シリコン酸化膜とシリコン基板との界面には欠陥が多く発生し、キャリア移動度が低下する。その結果、トランジスタの性能が低下する。なお、ここで、酸化膜換算膜厚とは、窒素導入による誘電率の増加を考慮して、酸化膜に換算した場合の膜厚であり、いわゆる電気膜厚のことである。
【0019】
図7は、プラズマ窒化時間(横軸)とゲート絶縁膜の酸化膜換算膜(縦軸)との関係図である。
【0020】
図7に示すように、プラズマ窒化処理時間を長くなると、酸化膜と基板との界面に窒素が到達し、領域2aでは物理膜厚が増加して酸化膜換算膜厚が厚くなる結果、トランジスタの性能が低下する。このため、プラズマ窒化処理時間は、長く設定するのは好ましくなく、ある程度短く設定する必要がある。
【0021】
一方で、ゲート耐圧又はゲートリーク電流を重視しているI/Oトランジスタ及びLPトランジスタのゲート絶縁膜は、なるべく多量の窒素を導入して誘電率を増加させて、物理膜厚を厚くしながら、酸化膜換算膜厚を減少させることが好ましい。
【0022】
近年、コア部のHPトランジスタでは、更なる高速性の要望に伴い、1nm前後の極薄のゲート絶縁膜が要求されている。この場合、プラズマ窒化処理を行う前における初期シリコン酸化膜の膜厚が1nm前後であるため、プラズマ窒化処理による少量の窒素の導入であっても、シリコン酸化膜とシリコン基板との界面に多量の窒素が到達する結果、トランジスタ性能が低下してしまう。
【0023】
つまり、膜厚が大きいI/Oトランジスタ及びLPトランジスタでは、ゲート絶縁膜のゲート耐圧の向上及びゲートリーク電流の低減のために、多量の窒素を導入したい。しかしながら、そうすると、膜厚が最も小さいHPトランジスタのゲート絶縁膜では、シリコン酸化膜と基板との界面に多量の窒素が到達してしまい、HPトランジスタの性能が低下してしまうという問題がある。
【0024】
これに対し、特許文献1によると、膜厚が最も小さいHPトランジスタのゲート絶縁膜の形成において、プラズマ窒化処理を行う前における初期の絶縁膜として、シリコン酸化膜でなく、一酸化窒素を用いた熱酸窒化によって形成したシリコン酸窒化膜を用いている。このようにすることで、プラズマ窒化処理の際の窒素が基板との界面に到達することをシリコン酸窒化膜中の窒素によってブロックするという技術が提案されている。
【0025】
前記に鑑み、本発明の目的は、同一基板上に複数のゲート絶縁膜を有する半導体装置及びその製造方法において、例えばコア部におけるHPトランジスタの高速性の確保と、例えばI/Oトランジスタ及びLPトランジスタのゲート耐圧の向上やゲートリーク電流の低減とを両立することである。また、同一基板上に複数のゲート絶縁膜を有する半導体装置及びその製造方法において、HPトランジスタのゲート絶縁膜の膜厚を1nm以下とすることが可能な技術を提供することである。
【課題を解決するための手段】
【0026】
上記の目的を達成するために、本発明は、以下の一例示的半導体装置及びその製造方法を提供する。
【0027】
半導体装置は、半導体基板上に形成された複数のゲート絶縁膜を備えており、複数のゲート絶縁膜のうち膜厚が最も薄いゲート絶縁膜は、シリコン酸化膜とシリコン酸化膜よりも誘電率が高い絶縁膜とが下から順に形成されてなる第1積層膜よりなり、複数のゲート絶縁膜のうち残りのゲート絶縁膜は、シリコン酸窒化膜とシリコン酸化膜よりも誘電率が高い絶縁膜とが下から順に形成されてなる第2積層膜よりなり、第1積層膜及び第2積層膜の上に金属ゲート電極が形成されている。
【0028】
上記半導体装置において、第1積層膜及び第2積層膜と金属ゲート電極との間に形成されたキャップ膜をさらに備えていることが好ましい。
【0029】
上記半導体装置において、金属ゲート電極の上に形成されたポリシリコン電極をさらに備えていることが好ましい。
【0030】
上記半導体装置において、シリコン酸化膜よりも誘電率の高い絶縁膜は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属酸化膜、又は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属のシリケート膜であることが好ましい。
【0031】
上記半導体装置において、半導体基板は、ハイパフォーマンストランジスタが使用される第1半導体領域と、I/Oトランジスタが使用される第2半導体領域と、ローパワートランジスタが使用される第3の半導体領域とに区画されており、複数のゲート絶縁膜は、第1〜第3半導体領域に対応する3つのゲート絶縁膜であり、3つのゲート絶縁膜のうち、第1半導体領域に対応するゲート絶縁膜の膜厚は、第2半導体領域に対応するゲート絶縁膜の膜厚と第3半導体領域に対応するゲート絶縁膜の膜厚よりも薄く、第2半導体領域に対応するゲート絶縁膜の膜厚は、第3半導体領域に対応するゲート絶縁膜の膜厚に対して同じ又は大きいことが好ましい。
【0032】
半導体装置の製造方法は、半導体基板上に複数のシリコン酸化膜を形成する工程(a)と、複数のシリコン酸化膜に窒素を導入して複数のシリコン酸窒化膜を形成する工程(b)と、複数のシリコン酸窒化膜のうち、膜厚が最も薄いシリコン酸窒化膜を除去する工程(c)と、工程(c)において膜厚が最も薄いシリコン酸窒化膜が除去された部分に、シリコン酸化膜を形成する工程(d)と、工程(d)の後に、複数のシリコン酸窒化膜のうち膜厚が最も薄いシリコン酸窒化膜が除去されて残存するシリコン酸窒化膜と、工程(d)にて形成されたシリコン酸化膜との上に、シリコン酸化膜よりも誘電率が高い絶縁膜を形成する工程(e)と、シリコン酸化膜よりも誘電率が高い絶縁膜の上に、金属ゲート電極を形成する工程(f)とを備える。
【0033】
上記半導体装置の製造方法において、金属ゲート電極の上に、ポリシリコン電極を形成する工程(g)をさらに備えることが好ましい。
【0034】
上記半導体装置の製造方法において、工程(b)における窒素の導入は、プラズマ窒化、又は、一酸化窒素、二酸化窒素、若しくはアンモニアよりなるガスを用いた熱窒化によって行われることが好ましい。
【0035】
上記半導体装置の製造方法において、工程(e)において、シリコン酸化膜よりも誘電率が高い絶縁膜の形成は、ALD法、CVD法、又は、PVD法によって行われることが好ましい。
【発明の効果】
【0036】
上記本発明の例示的半導体装置及びその製造方法によると、同一基板上に複数のゲート絶縁膜を有する半導体装置において、例えばコア部におけるHPトランジスタの高速性の確保と、例えばI/Oトランジスタ及びLPトランジスタのゲート耐圧の向上やゲートリーク電流の低減とを両立できる。さらに、例えばコア部のHPトランジスタでは、0.5〜2nmという極薄のゲート絶縁膜をプラズマ窒化処理なくシリコン酸化膜のみで実現できるため、コア部におけるHPトランジスタの更なる高速化の要望に応える1nm以下のゲート絶縁膜への対応が可能である。
【図面の簡単な説明】
【0037】
【図1】図1(a)〜(d)は、本発明の第1の例示的実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。
【図2】図2(a)〜(d)は、本発明の第1の例示的実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。
【図3】図3(a)〜(e)は、本発明の第2の例示的実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。
【図4】図4(a)〜(d)は、本発明の第2の例示的実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。
【図5】図5(a)〜(d)は、従来の半導体装置の製造方法を工程順に示す工程断面図である。
【図6】図6(a)〜(d)は、従来の半導体装置の製造方法を工程順に示す工程断面図である。
【図7】プラズマ窒化時間とゲート絶縁膜の酸化膜換算膜厚との関係図である。
【発明を実施するための形態】
【0038】
以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。また、本発明の趣旨を逸脱しない限り、下記の複数の実施形態を組み合わせることも可能である。
【0039】
以下に、本発明の各例示的実施形態に係る2種類以上の膜厚を有するシリコン酸窒化膜からなるゲート絶縁膜を同一半導体基板上に備えた半導体装置及びその製造方法について説明する。
【0040】
具体的には、一例として、半導体基板上に、コア部、つまり、高速の論理演算処理を行う回路が設けられている部分に、高速性を重視したハイパフォーマンストランジスタ(HPトランジスタ)が使用されるHPトランジスタ形成領域(第1半導体領域)、I/O部、つまり、他の半導体装置との間でデータの入出力を行う回路が設けられている部分に、ゲート耐圧を重視したトランジスタ(I/Oトランジスタ)が使用されるI/Oトランジスタ形成領域(第2半導体領域)、及び、ローパワー部、つまり、例えばスタンバイ時の消費電力を抑えるためにリーク電流を可及的に低減する必要がある回路が設けられている部分に、ローパワートランジスタ(LPトランジスタ)が使用されるLPトランジスタ形成領域(第3半導体領域)を有する場合を例に挙げて説明する。しかしながら、本発明はこの例に限定されるものではなく、HPトランジスタ形成領域、I/Oトランジスタ形成領域、及び、LPトランジスタ形成領域の各領域毎に、複数種類の膜厚を有するゲート絶縁膜を備える構造に対しても適用可能である。
【0041】
(第1の実施形態)
以下に、本発明の第1の例示的実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【0042】
まず、図1(a)に示すように、シリコン基板11に素子分離領域12を形成して、シリコン基板11上の領域を区画することにより、I/Oトランジスタ形成領域1A、LPトランジスタ形成領域1B、及びHPトランジスタ形成領域1Cを形成する。
【0043】
次に、図1(b)に示すように、シリコン基板11に対して、ランプ加熱を用いた急速昇降温熱処理装置にて、1050℃、1333Pa、H2(水素)1L/min、O2(酸素)19L/minの条件下で、熱酸化処理を行うことにより、シリコン基板11の表面を酸化する。これにより、I/Oトランジスタ形成領域1A、LPトランジスタ形成領域1B、及びHPトランジスタ形成領域1Cに、膜厚が5〜8nmのシリコン酸化膜13を形成する。
【0044】
次に、図1(c)に示すように、フォトリソグラフィー法及びエッチング法を用いて、シリコン酸化膜13上に、LPトランジスタ形成領域1Bにおいてシリコン基板11の表面を露出する開口部を有するレジストパターン14を形成する。続いて、レジストパターン14をマスクに用いたエッチングにより、LPトランジスタ形成領域1Bにおけるシリコン酸化膜13を除去する。
【0045】
次に、図1(d)に示すように、レジストパターン14を除去した後に、ランプ加熱を用いた急速昇降温熱処理装置にて、1050℃、1333Pa、H2(水素)1L/min、O2(酸素)19L/minの条件下で、熱酸化処理を行う。これにより、LPトランジスタ形成領域1Bにおけるシリコン基板11の表面に、膜厚が2〜5nmのシリコン酸化膜15を形成する。
【0046】
次に、図2(a)に示すように、シリコン酸化膜13、15に対して、パルスプラズマを用いて、RF2000W、2.67Pa、N2(窒素)5L/min、180secの条件下で、プラズマ窒化処理18を行う。このとき、シリコン酸化膜13、15は、表面側から窒化され、I/Oトランジスタ形成領域1A及びHPトランジスタ形成領域1Cには、シリコン酸窒化膜16が形成されると共に、LPトランジスタ形成領域1Bには、シリコン酸窒化膜17が形成される。なお、プラズマ窒化処理の代わりに、一酸化窒素、二酸化窒素、若しくはアンモニアよりなるガスを用いた熱窒化を行うこともできる。
【0047】
次に、図2(b)に示すように、HPトランジスタ形成領域1Cにおけるシリコン基板11の表面を露出する開口部を有するレジストパターン19を形成する。続いて、レジストパターン19をマスクに用いたエッチングにより、HPトランジスタ形成領域1Cにおけるシリコン酸窒化膜16を除去する。
【0048】
次に、図2(c)に示すように、レジストパターン19を除去した後に、ランプ加熱を用いた急速昇降温熱処理装置にて、800℃、400Pa、O2(酸素)20L/minの条件下で、熱酸化処理を行う。これにより、HPトランジスタ形成領域1Cにおけるシリコン基板11の表面に、膜厚0.5nm〜2nmのシリコン酸化膜20を形成する。
【0049】
次に、図2(d)に示すように、シリコン酸窒化膜16、17、及びシリコン酸化膜20上においてゲートポリシリコン成長を行い、ゲートポリシリコン電極21を形成する。
【0050】
以上により、本実施形態によると、ゲート絶縁膜の中で膜厚が最も薄いものはシリコン酸化膜からなり、他のゲート絶縁膜はシリコン酸窒化膜からなる、2種類以上の膜厚を有するゲート絶縁膜を同一半導体基板上に有する構造を備えた半導体装置が実現される。
【0051】
このように、コア部(HPトランジスタ形成領域)における膜厚が最も薄いHPトランジスタのゲート絶縁膜は、プラズマ窒化処理が施されていないシリコン酸化膜が用いられている。このため、コア部において、シリコン酸化膜と半導体基板との界面に到達する窒素によって酸化膜換算膜厚の増加及び欠陥の発生を防止できるので、HPトランジスタの性能は低下しない。また、I/O部(I/Oトランジスタ形成領域)及びローパワー部(LPトランジスタ形成領域)のゲート絶縁膜をプラズマ窒化処理した後に、コア部のHPトランジスタのゲート絶縁膜が形成されるため、膜厚の厚いI/O部及びローパワー部のゲート絶縁膜については、膜厚の最も薄いHPトランジスタのゲート絶縁膜に影響を与えることなく、プラズマ窒化処理によって多量の窒素を導入することができる。その結果、I/O部及びローパワー部のゲート絶縁膜は、誘電率を増加させると共に物理膜厚を厚くしながら、酸化膜換算膜厚を薄くすることができ、ゲート耐圧の向上及びゲートリーク電流の低減を実現できる。したがって、コア部のHPトランジスタの高速性の確保と、I/O部及びローパワー部におけるゲート耐圧の向上及びゲートリーク電流の低減とを両立ですることが可能となる。さらに、コア部のHPトランジスタでは、0.5〜2nmという極薄のゲート絶縁膜をプラズマ窒化処理なくシリコン酸化膜のみで実現できるため、コア部におけるHPトランジスタの更なる高速化の要望に応える1nm以下のゲート絶縁膜への対応が可能である。
【0052】
(第2の実施形態)
以下に、本発明の第1の例示的実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【0053】
まず、図3(a)に示すように、シリコン基板51に素子分離領域52を形成して、シリコン基板51上の領域を区画することにより、I/Oトランジスタ形成領域5A、LPトランジスタ形成領域5B、及びHPトランジスタ形成領域5Cを形成する。
【0054】
次に、図3(b)に示すように、シリコン基板51に対して、ランプ加熱を用いた急速昇降温熱処理装置にて、1050℃、1333Pa、H2(水素)1L/min、O2(酸素)19L/minの条件下で、熱酸化処理を行うことにより、シリコン基板51の表面を酸化する。これにより、I/Oトランジスタ形成領域5A、LPトランジスタ形成領域5B、及びHPトランジスタ形成領域5Cに、膜厚が5〜8nmのシリコン酸化膜53を形成する。
【0055】
次に、図3(c)に示すように、フォトリソグラフィー法及びエッチング法を用いて、シリコン酸化膜53上に、LPトランジスタ形成領域5Bにおいてシリコン基板51の表面を露出する開口部を有するレジストパターン54を形成する。続いて、レジストパターン54をマスクに用いたエッチングにより、LPトランジスタ形成領域5Bにおけるシリコン酸化膜53を除去する。
【0056】
次に、図3(d)に示すように、レジストパターン54を除去した後に、ランプ加熱を用いた急速昇降温熱処理装置にて、1050℃、1333Pa、H2(水素)1L/min、O2(酸素)19L/minの条件下で、熱酸化処理を行う。これにより、LPトランジスタ形成領域5Bにおけるシリコン基板51の表面に、膜厚が2〜5nmのシリコン酸化膜55を形成する。
【0057】
次に、図3(e)に示すように、シリコン酸化膜53、55に対して、パルスプラズマを用いて、RF2000W、2.67Pa、N2(窒素)5L/min、180secの条件下で、プラズマ窒化処理58を行う。このとき、シリコン酸化膜53、55は、表面側から窒化され、I/Oトランジスタ形成領域5A及びHPトランジスタ形成領域5Cには、シリコン酸窒化膜56が形成されると共に、LPトランジスタ形成領域5Bには、シリコン酸窒化膜57が形成される。なお、プラズマ窒化処理の代わりに、一酸化窒素、二酸化窒素、若しくはアンモニアよりなるガスを用いた熱窒化を行うこともできる。
【0058】
次に、図4(a)に示すように、HPトランジスタ形成領域5Cにおけるシリコン基板51の表面を露出する開口部を有するレジストパターン59を形成する。続いて、レジストパターン59をマスクに用いたエッチングにより、HPトランジスタ形成領域5Cにおけるシリコン酸窒化膜56を除去する。
【0059】
次に、図4(b)に示すように、レジストパターン59を除去した後に、ランプ加熱を用いた急速昇降温熱処理装置にて、800℃、400Pa、O2(酸素)20L/minの条件下で、熱酸化処理を行う。これにより、HPトランジスタ形成領域1Cにおけるシリコン基板11の表面に、膜厚0.5nm〜2nmのシリコン酸化膜60を形成する。
【0060】
次に、図4(c)に示すように、シリコン酸窒化膜56、57、及びシリコン酸化膜60上に、ALD(Atomic Layer Deposition)法により、シリコン酸化膜より誘電率の高い絶縁膜である膜厚1〜3nmのHfO2 膜61を形成する。なお、シリコン酸化膜よりも誘電率の高い絶縁膜としては、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属酸化膜、又は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属のシリケート膜を用いることができ、PVD法又はCVD法を用いて形成することができる。続いて、PVD法により、しきい値を低減するためのキャップ膜として、膜厚0.1〜1nmのAl2O3 膜62を形成する。なお、シリコン酸化膜より誘電率の高い絶縁膜としては、ZrO2 、Hfシリケート、又はZrシリケートからなる膜を用いることができる。また、キャップ膜としては、La2O3 からなる膜を用いることができる。
【0061】
本実施形態では、ゲート絶縁膜として、シリコン酸化膜より誘電率の高い金属酸化膜又は金属シリケート膜を含めて使用しているのは、HfO2 膜62などの誘電率の高い絶縁膜は、物理膜厚を厚くしても、酸化膜換算膜厚がほとんど増加しないため、トランジスタの高速性を保ちつつ、ゲートリーク電流を抑制することができるからである。
【0062】
一般的に、HfO2 膜62などの金属酸化膜のみでゲート絶縁膜を構成すると、シリコン基板界面に欠陥が多く発生して、トランジスタの性能が低下するため、シリコン酸化膜又はシリコン酸窒化膜との積層構造で使用されることが望ましい。よって、本実施形態では、例として、HfO2 膜62とシリコン酸化膜60との積層構造(第1積層膜)、HfO2 膜62とシリコン酸窒化膜56との積層構造(第2積層膜)を採用している。なお、キャップ膜は低いしきい値を得ることを目的に導入されているものである。また、I/Oトランジスタ形成領域1A及びLPトランジスタ形成領域1Bにおいては、HfO2 膜62を省略した構造とすることもできる。
【0063】
次に、図4(d)に示すように、Al2O3膜63上に、PVD法により、メタルゲート電極として膜厚5〜15nmのTiN膜63を形成し、続いて、TiN膜63上にゲートポリシリコン成長を行い、ゲートポリシリコン電極64を形成する。
【0064】
また、上述したようにHfO2 膜62などの金属酸化膜をゲート絶縁膜として使用した場合、ゲートポリシリコン電極64をゲート絶縁膜と直接接触する電極として使用すると、フェルミレベルピニングによりしきい値が固定されて低くすることができない。このため、この場合のゲート絶縁膜と直接接触する電極として、TiN膜63などからなるメタルゲート電極が使用されている。
【0065】
以上により、本実施形態によると、ゲート絶縁膜の中で膜厚が最も薄いものはシリコン酸化膜からなり、他のゲート絶縁膜はシリコン酸窒化膜からなる、2種類以上の膜厚を有するゲート絶縁膜を同一半導体基板上に有する構造を備えた半導体装置が実現される。
【0066】
このように、コア部(HPトランジスタ形成領域)における膜厚が最も薄いHPトランジスタのゲート絶縁膜は、プラズマ窒化処理が施されていないシリコン酸化膜とシリコン酸化膜よりも誘電率の高い絶縁膜の積層膜が用いられている。このため、コア部において、シリコン酸化膜と半導体基板との界面に到達する窒素によって酸化膜換算膜厚の増加及び欠陥の発生を防止できるので、HPトランジスタの性能は低下しない。また、I/O部(I/Oトランジスタ形成領域)及びローパワー部(LPトランジスタ形成領域)のゲート絶縁膜を構成するシリコン酸窒化膜をプラズマ窒化処理により形成した後に、コア部のHPトランジスタのゲート絶縁膜を構成するシリコン酸化膜が形成されるため、膜厚の厚いI/O部及びローパワー部のゲート絶縁膜については、膜厚の最も薄いHPトランジスタのゲート絶縁膜に影響を与えることなく、プラズマ窒化処理によって多量の窒素を導入することができる。その結果、I/O部及びローパワー部のゲート絶縁膜は、誘電率を増加させると共に物理膜厚を厚くしながら、酸化膜換算膜厚を薄くすることができ、ゲート耐圧の向上及びゲートリーク電流の低減を実現できる。したがって、コア部のHPトランジスタの高速性の確保と、I/O部及びローパワー部におけるゲート耐圧の向上及びゲートリーク電流の低減とを両立することが可能となる。さらに、コア部のHPトランジスタでは、ゲート絶縁膜を構成する0.5〜2nmという極薄のシリコン酸化膜をプラズマ窒化処理なく実現できるため、コア部におけるHPトランジスタの更なる高速化の要望に応える1nm以下のゲート絶縁膜への対応が可能である。
【0067】
また、Al2O3 膜62などのキャップ膜は、金属酸化膜又は金属シリケート膜を拡散させ、シリコン酸化膜との界面でダイポールをつくることでしきい値を変調している。しかし、金属酸化膜又は金属シリケート膜の下方に、シリコン酸化膜ではなく、シリコン酸窒化膜が存在すると、窒素が阻害されてしまい、しきい値を大きく動かすことができない。したがって、低いしきい値が要求されているコア部のHPトランジスタにおいては、シリコン酸化膜と金属酸化膜又は金属シリケート膜との積層構造とすることが望ましい。
【0068】
なお、以上の第1及び第2の実施形態では、I/Oトランジスタ形成領域1A、5Aにおけるゲート絶縁膜の膜厚が、LPトランジスタ形成領域1B、5Bにおけるゲート絶縁膜の膜厚よりも大きい場合について説明したが、窒素導入方法を調整することにより、I/Oトランジスタ形成領域1A、5A、及びLPトランジスタ形成領域1B、5Bのゲート耐圧とHPトランジスタ形成領域1C、5Cのトランジスタ性能とのバランスを確保できる範囲で、I/Oトランジスタ形成領域1A、5Aにおけるゲート絶縁膜の膜厚と、LPトランジスタ形成領域1B、5Bにおけるゲート絶縁膜の膜厚とを同じとしてもよい。その場合には、上記実施形態のように、LPトランジスタ形成領域1B、5Bにおけるシリコン酸化膜を除去する工程の代わりに、I/Oトランジスタ形成領域1A、5Aにおけるシリコン酸化膜を除去する工程としてもよい。
【産業上の利用可能性】
【0069】
以上説明したように、本発明は、2種類以上の膜厚を有するゲート絶縁膜を同一半導体基板上に有する構造の半導体装置及びその製造方法にとって有用である。
【符号の説明】
【0070】
1A、5A I/Oトランジスタ領域
1B、5B LPトランジスタ領域
1C、5C HPトランジスタ領域
11、51 シリコン基板
12、52 素子分離領域
13、53 シリコン酸化膜
14、54 レジストパターン
15、55 シリコン酸化膜
16、17、56、57 シリコン酸窒化膜
18、58 プラズマ窒化処理入
19、59 レジストパターン
20、60 シリコン酸化膜
21、64 ゲートポリシリコン電極
61 HfO2 膜
62 Al2O3 膜
63 TiN膜
【技術分野】
【0001】
本発明に開示の技術は、半導体装置及びその製造方法に関し、特に、複数種類の電源に対応した構造を有する半導体装置に関する。
【背景技術】
【0002】
半導体装置においては、コア部、つまり、高速の論理演算処理を行う回路が設けられている部分には、高速性を重視したハイパフォーマンストランジスタ(以下、HPトランジスタという)が使用され、そのゲート絶縁膜の膜厚及びしきい値電圧は、他の部分のトランジスタのゲート絶縁膜の膜厚及びしきい値電圧よりも小さく設定されている。このHPトランジスタは、ゲート絶縁膜の膜厚が薄くなるほど増加するゲートリーク電流、及びしきい値電圧が小さくなるほど増加するオフ電流を抑えることにより、トランジスタの高速性を決定するオン電流の確保を優先させた構造を有する。
【0003】
また、I/O部、つまり、他の半導体装置との間でデータの入出力を行う回路が設けられている部分には、ゲート耐圧を重視したトランジスタ(以下、I/Oトランジスタという)が使用され、そのゲート絶縁膜の膜厚は、他の部分のトランジスタのゲート絶縁膜の膜厚よりも厚く設定されていると共に、そのしきい値電圧は、コア部のHPトランジスタのしきい値電圧よりも高く設定されている。
【0004】
さらに、ローパワー部、つまり、例えばスタンバイ時の消費電力を抑えるためにリーク電流を可及的に低減する必要がある回路が設けられている部分には、ローパワートランジスタ(LPトランジスタ)が使用され、そのゲート絶縁膜の膜厚は、コア部のゲート絶縁膜の膜厚とI/O部のゲート絶縁膜の膜厚との間の値に設定されている。これにより、ゲートリーク電流を抑えている。
【0005】
以上のように要求される性能に応じて、同一基板上に数種類のトランジスタが作り分けられているが、それに伴い、同一基板上に膜厚の異なる複数のゲート絶縁膜の作り分けが必要となっている。
【0006】
一般的に、ゲート絶縁膜として、シリコン酸化膜をプラズマ窒化により窒素を導入したシリコン酸窒化膜が用いられている。同一基板上にそのシリコン酸窒化膜からなる複数のゲート絶縁膜を作り分ける方法は、シリコン酸化膜の除去を繰り返して、複数の厚さを持ったシリコン酸化膜を形成した後、プラズマ窒化処理を行っている。
【0007】
具体的に、以下に、2種類以上の膜厚を有するシリコン酸窒化膜からなるゲート絶縁膜を同一半導体基板上に備えた従来の半導体装置及びその製造方法について、図面を参照しながら説明する。
【0008】
まず、図5(a)に示すように、シリコン基板101に素子分離領域102を形成して、シリコン基板101上の領域を区画することにより、I/Oトランジスタ形成領域100A、LPトランジスタ形成領域100B、及びHPトランジスタ形成領域100Cを形成する。
【0009】
次に、図5(b)に示すように、シリコン基板101に対して熱酸化処理を行うことにより、シリコン基板101の表面を酸化する。これにより、I/Oトランジスタ形成領域100A、LPトランジスタ形成領域100B、及びHPトランジスタ形成領域100Cに、膜厚が5〜8nmのシリコン酸化膜103を形成する。
【0010】
次に、図5(c)に示すように、フォトリソグラフィー法及びエッチング法を用いて、シリコン酸化膜103上に、LPトランジスタ形成領域100Bにおいてシリコン基板101の表面を露出する開口部を有するレジストパターン104を形成する。続いて、レジストパターン104をマスクに用いたエッチングにより、LPトランジスタ形成領域100Bにおけるシリコン酸化膜103を除去する。
【0011】
次に、図5(d)に示すように、レジストパターン104を除去した後に、熱酸化処理を行う。これにより、LPトランジスタ形成領域100Bにおけるシリコン基板101の表面に、膜厚が2〜5nmのシリコン酸化膜105を形成する。
【0012】
次に、図6(a)に示すように、HPトランジスタ形成領域100Cにおけるシリコン基板の表面を露出する開口部を有するレジストパターン106を形成する。続いて、レジストパターン104をマスクに用いたエッチングにより、HPトランジスタ形成領域100Cにおけるシリコン酸化膜103を除去する。
【0013】
次に、図6(b)に示すように、レジストパターン106を除去した後に、熱酸化処理を行う。これにより、HPトランジスタ形成領域100Cにおけるシリコン基板101の表面に、膜厚1〜2nmのシリコン酸化膜107を形成する。
【0014】
次に、図6(c)に示すように、シリコン酸化膜103、105、107に対してプラズマ窒化処理を行う。これにより、シリコン酸化膜103、105、107は表面側から窒化され、I/Oトランジスタ形成領域100Aにシリコン酸窒化膜108、LPトランジスタ形成領域100Bにシリコン酸窒化膜109、HPトランジスタ形成領域100Cにシリコン酸窒化膜110が形成される。
【0015】
次に、図6(d)に示すように、シリコン酸窒化膜108、109、110上においてゲートポリシリコン成長を行い、ゲートポリシリコン電極112を形成する。
【0016】
以上により、2種類以上の膜厚を有するゲート絶縁膜を同一基板上に有する半導体装置が製造される。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特開2002−368122号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
ところで、コア部のHPトランジスタにおけるゲート絶縁膜の膜厚は、I/Oトランジスタ及びLPトランジスタにおけるゲート絶縁膜と比較して一番薄い。このため、プラズマ窒化処理の際、シリコン酸化膜に多量の窒素を導入すると、HPトランジスタ形成領域において、シリコン酸化膜とシリコン基板との界面に多量の窒素が到達することにより、当該界面においてシリコン窒化膜が形成され、ゲート絶縁膜の物理膜厚が増加する。このように、ゲート絶縁膜の物理膜厚の増加が著しくなると、たとえ絶縁膜の誘電率を増加させたとしても、酸化膜換算膜厚が結果的に増加してしまう。また、シリコン酸化膜とシリコン基板との界面には欠陥が多く発生し、キャリア移動度が低下する。その結果、トランジスタの性能が低下する。なお、ここで、酸化膜換算膜厚とは、窒素導入による誘電率の増加を考慮して、酸化膜に換算した場合の膜厚であり、いわゆる電気膜厚のことである。
【0019】
図7は、プラズマ窒化時間(横軸)とゲート絶縁膜の酸化膜換算膜(縦軸)との関係図である。
【0020】
図7に示すように、プラズマ窒化処理時間を長くなると、酸化膜と基板との界面に窒素が到達し、領域2aでは物理膜厚が増加して酸化膜換算膜厚が厚くなる結果、トランジスタの性能が低下する。このため、プラズマ窒化処理時間は、長く設定するのは好ましくなく、ある程度短く設定する必要がある。
【0021】
一方で、ゲート耐圧又はゲートリーク電流を重視しているI/Oトランジスタ及びLPトランジスタのゲート絶縁膜は、なるべく多量の窒素を導入して誘電率を増加させて、物理膜厚を厚くしながら、酸化膜換算膜厚を減少させることが好ましい。
【0022】
近年、コア部のHPトランジスタでは、更なる高速性の要望に伴い、1nm前後の極薄のゲート絶縁膜が要求されている。この場合、プラズマ窒化処理を行う前における初期シリコン酸化膜の膜厚が1nm前後であるため、プラズマ窒化処理による少量の窒素の導入であっても、シリコン酸化膜とシリコン基板との界面に多量の窒素が到達する結果、トランジスタ性能が低下してしまう。
【0023】
つまり、膜厚が大きいI/Oトランジスタ及びLPトランジスタでは、ゲート絶縁膜のゲート耐圧の向上及びゲートリーク電流の低減のために、多量の窒素を導入したい。しかしながら、そうすると、膜厚が最も小さいHPトランジスタのゲート絶縁膜では、シリコン酸化膜と基板との界面に多量の窒素が到達してしまい、HPトランジスタの性能が低下してしまうという問題がある。
【0024】
これに対し、特許文献1によると、膜厚が最も小さいHPトランジスタのゲート絶縁膜の形成において、プラズマ窒化処理を行う前における初期の絶縁膜として、シリコン酸化膜でなく、一酸化窒素を用いた熱酸窒化によって形成したシリコン酸窒化膜を用いている。このようにすることで、プラズマ窒化処理の際の窒素が基板との界面に到達することをシリコン酸窒化膜中の窒素によってブロックするという技術が提案されている。
【0025】
前記に鑑み、本発明の目的は、同一基板上に複数のゲート絶縁膜を有する半導体装置及びその製造方法において、例えばコア部におけるHPトランジスタの高速性の確保と、例えばI/Oトランジスタ及びLPトランジスタのゲート耐圧の向上やゲートリーク電流の低減とを両立することである。また、同一基板上に複数のゲート絶縁膜を有する半導体装置及びその製造方法において、HPトランジスタのゲート絶縁膜の膜厚を1nm以下とすることが可能な技術を提供することである。
【課題を解決するための手段】
【0026】
上記の目的を達成するために、本発明は、以下の一例示的半導体装置及びその製造方法を提供する。
【0027】
半導体装置は、半導体基板上に形成された複数のゲート絶縁膜を備えており、複数のゲート絶縁膜のうち膜厚が最も薄いゲート絶縁膜は、シリコン酸化膜とシリコン酸化膜よりも誘電率が高い絶縁膜とが下から順に形成されてなる第1積層膜よりなり、複数のゲート絶縁膜のうち残りのゲート絶縁膜は、シリコン酸窒化膜とシリコン酸化膜よりも誘電率が高い絶縁膜とが下から順に形成されてなる第2積層膜よりなり、第1積層膜及び第2積層膜の上に金属ゲート電極が形成されている。
【0028】
上記半導体装置において、第1積層膜及び第2積層膜と金属ゲート電極との間に形成されたキャップ膜をさらに備えていることが好ましい。
【0029】
上記半導体装置において、金属ゲート電極の上に形成されたポリシリコン電極をさらに備えていることが好ましい。
【0030】
上記半導体装置において、シリコン酸化膜よりも誘電率の高い絶縁膜は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属酸化膜、又は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属のシリケート膜であることが好ましい。
【0031】
上記半導体装置において、半導体基板は、ハイパフォーマンストランジスタが使用される第1半導体領域と、I/Oトランジスタが使用される第2半導体領域と、ローパワートランジスタが使用される第3の半導体領域とに区画されており、複数のゲート絶縁膜は、第1〜第3半導体領域に対応する3つのゲート絶縁膜であり、3つのゲート絶縁膜のうち、第1半導体領域に対応するゲート絶縁膜の膜厚は、第2半導体領域に対応するゲート絶縁膜の膜厚と第3半導体領域に対応するゲート絶縁膜の膜厚よりも薄く、第2半導体領域に対応するゲート絶縁膜の膜厚は、第3半導体領域に対応するゲート絶縁膜の膜厚に対して同じ又は大きいことが好ましい。
【0032】
半導体装置の製造方法は、半導体基板上に複数のシリコン酸化膜を形成する工程(a)と、複数のシリコン酸化膜に窒素を導入して複数のシリコン酸窒化膜を形成する工程(b)と、複数のシリコン酸窒化膜のうち、膜厚が最も薄いシリコン酸窒化膜を除去する工程(c)と、工程(c)において膜厚が最も薄いシリコン酸窒化膜が除去された部分に、シリコン酸化膜を形成する工程(d)と、工程(d)の後に、複数のシリコン酸窒化膜のうち膜厚が最も薄いシリコン酸窒化膜が除去されて残存するシリコン酸窒化膜と、工程(d)にて形成されたシリコン酸化膜との上に、シリコン酸化膜よりも誘電率が高い絶縁膜を形成する工程(e)と、シリコン酸化膜よりも誘電率が高い絶縁膜の上に、金属ゲート電極を形成する工程(f)とを備える。
【0033】
上記半導体装置の製造方法において、金属ゲート電極の上に、ポリシリコン電極を形成する工程(g)をさらに備えることが好ましい。
【0034】
上記半導体装置の製造方法において、工程(b)における窒素の導入は、プラズマ窒化、又は、一酸化窒素、二酸化窒素、若しくはアンモニアよりなるガスを用いた熱窒化によって行われることが好ましい。
【0035】
上記半導体装置の製造方法において、工程(e)において、シリコン酸化膜よりも誘電率が高い絶縁膜の形成は、ALD法、CVD法、又は、PVD法によって行われることが好ましい。
【発明の効果】
【0036】
上記本発明の例示的半導体装置及びその製造方法によると、同一基板上に複数のゲート絶縁膜を有する半導体装置において、例えばコア部におけるHPトランジスタの高速性の確保と、例えばI/Oトランジスタ及びLPトランジスタのゲート耐圧の向上やゲートリーク電流の低減とを両立できる。さらに、例えばコア部のHPトランジスタでは、0.5〜2nmという極薄のゲート絶縁膜をプラズマ窒化処理なくシリコン酸化膜のみで実現できるため、コア部におけるHPトランジスタの更なる高速化の要望に応える1nm以下のゲート絶縁膜への対応が可能である。
【図面の簡単な説明】
【0037】
【図1】図1(a)〜(d)は、本発明の第1の例示的実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。
【図2】図2(a)〜(d)は、本発明の第1の例示的実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。
【図3】図3(a)〜(e)は、本発明の第2の例示的実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。
【図4】図4(a)〜(d)は、本発明の第2の例示的実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。
【図5】図5(a)〜(d)は、従来の半導体装置の製造方法を工程順に示す工程断面図である。
【図6】図6(a)〜(d)は、従来の半導体装置の製造方法を工程順に示す工程断面図である。
【図7】プラズマ窒化時間とゲート絶縁膜の酸化膜換算膜厚との関係図である。
【発明を実施するための形態】
【0038】
以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。また、本発明の趣旨を逸脱しない限り、下記の複数の実施形態を組み合わせることも可能である。
【0039】
以下に、本発明の各例示的実施形態に係る2種類以上の膜厚を有するシリコン酸窒化膜からなるゲート絶縁膜を同一半導体基板上に備えた半導体装置及びその製造方法について説明する。
【0040】
具体的には、一例として、半導体基板上に、コア部、つまり、高速の論理演算処理を行う回路が設けられている部分に、高速性を重視したハイパフォーマンストランジスタ(HPトランジスタ)が使用されるHPトランジスタ形成領域(第1半導体領域)、I/O部、つまり、他の半導体装置との間でデータの入出力を行う回路が設けられている部分に、ゲート耐圧を重視したトランジスタ(I/Oトランジスタ)が使用されるI/Oトランジスタ形成領域(第2半導体領域)、及び、ローパワー部、つまり、例えばスタンバイ時の消費電力を抑えるためにリーク電流を可及的に低減する必要がある回路が設けられている部分に、ローパワートランジスタ(LPトランジスタ)が使用されるLPトランジスタ形成領域(第3半導体領域)を有する場合を例に挙げて説明する。しかしながら、本発明はこの例に限定されるものではなく、HPトランジスタ形成領域、I/Oトランジスタ形成領域、及び、LPトランジスタ形成領域の各領域毎に、複数種類の膜厚を有するゲート絶縁膜を備える構造に対しても適用可能である。
【0041】
(第1の実施形態)
以下に、本発明の第1の例示的実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【0042】
まず、図1(a)に示すように、シリコン基板11に素子分離領域12を形成して、シリコン基板11上の領域を区画することにより、I/Oトランジスタ形成領域1A、LPトランジスタ形成領域1B、及びHPトランジスタ形成領域1Cを形成する。
【0043】
次に、図1(b)に示すように、シリコン基板11に対して、ランプ加熱を用いた急速昇降温熱処理装置にて、1050℃、1333Pa、H2(水素)1L/min、O2(酸素)19L/minの条件下で、熱酸化処理を行うことにより、シリコン基板11の表面を酸化する。これにより、I/Oトランジスタ形成領域1A、LPトランジスタ形成領域1B、及びHPトランジスタ形成領域1Cに、膜厚が5〜8nmのシリコン酸化膜13を形成する。
【0044】
次に、図1(c)に示すように、フォトリソグラフィー法及びエッチング法を用いて、シリコン酸化膜13上に、LPトランジスタ形成領域1Bにおいてシリコン基板11の表面を露出する開口部を有するレジストパターン14を形成する。続いて、レジストパターン14をマスクに用いたエッチングにより、LPトランジスタ形成領域1Bにおけるシリコン酸化膜13を除去する。
【0045】
次に、図1(d)に示すように、レジストパターン14を除去した後に、ランプ加熱を用いた急速昇降温熱処理装置にて、1050℃、1333Pa、H2(水素)1L/min、O2(酸素)19L/minの条件下で、熱酸化処理を行う。これにより、LPトランジスタ形成領域1Bにおけるシリコン基板11の表面に、膜厚が2〜5nmのシリコン酸化膜15を形成する。
【0046】
次に、図2(a)に示すように、シリコン酸化膜13、15に対して、パルスプラズマを用いて、RF2000W、2.67Pa、N2(窒素)5L/min、180secの条件下で、プラズマ窒化処理18を行う。このとき、シリコン酸化膜13、15は、表面側から窒化され、I/Oトランジスタ形成領域1A及びHPトランジスタ形成領域1Cには、シリコン酸窒化膜16が形成されると共に、LPトランジスタ形成領域1Bには、シリコン酸窒化膜17が形成される。なお、プラズマ窒化処理の代わりに、一酸化窒素、二酸化窒素、若しくはアンモニアよりなるガスを用いた熱窒化を行うこともできる。
【0047】
次に、図2(b)に示すように、HPトランジスタ形成領域1Cにおけるシリコン基板11の表面を露出する開口部を有するレジストパターン19を形成する。続いて、レジストパターン19をマスクに用いたエッチングにより、HPトランジスタ形成領域1Cにおけるシリコン酸窒化膜16を除去する。
【0048】
次に、図2(c)に示すように、レジストパターン19を除去した後に、ランプ加熱を用いた急速昇降温熱処理装置にて、800℃、400Pa、O2(酸素)20L/minの条件下で、熱酸化処理を行う。これにより、HPトランジスタ形成領域1Cにおけるシリコン基板11の表面に、膜厚0.5nm〜2nmのシリコン酸化膜20を形成する。
【0049】
次に、図2(d)に示すように、シリコン酸窒化膜16、17、及びシリコン酸化膜20上においてゲートポリシリコン成長を行い、ゲートポリシリコン電極21を形成する。
【0050】
以上により、本実施形態によると、ゲート絶縁膜の中で膜厚が最も薄いものはシリコン酸化膜からなり、他のゲート絶縁膜はシリコン酸窒化膜からなる、2種類以上の膜厚を有するゲート絶縁膜を同一半導体基板上に有する構造を備えた半導体装置が実現される。
【0051】
このように、コア部(HPトランジスタ形成領域)における膜厚が最も薄いHPトランジスタのゲート絶縁膜は、プラズマ窒化処理が施されていないシリコン酸化膜が用いられている。このため、コア部において、シリコン酸化膜と半導体基板との界面に到達する窒素によって酸化膜換算膜厚の増加及び欠陥の発生を防止できるので、HPトランジスタの性能は低下しない。また、I/O部(I/Oトランジスタ形成領域)及びローパワー部(LPトランジスタ形成領域)のゲート絶縁膜をプラズマ窒化処理した後に、コア部のHPトランジスタのゲート絶縁膜が形成されるため、膜厚の厚いI/O部及びローパワー部のゲート絶縁膜については、膜厚の最も薄いHPトランジスタのゲート絶縁膜に影響を与えることなく、プラズマ窒化処理によって多量の窒素を導入することができる。その結果、I/O部及びローパワー部のゲート絶縁膜は、誘電率を増加させると共に物理膜厚を厚くしながら、酸化膜換算膜厚を薄くすることができ、ゲート耐圧の向上及びゲートリーク電流の低減を実現できる。したがって、コア部のHPトランジスタの高速性の確保と、I/O部及びローパワー部におけるゲート耐圧の向上及びゲートリーク電流の低減とを両立ですることが可能となる。さらに、コア部のHPトランジスタでは、0.5〜2nmという極薄のゲート絶縁膜をプラズマ窒化処理なくシリコン酸化膜のみで実現できるため、コア部におけるHPトランジスタの更なる高速化の要望に応える1nm以下のゲート絶縁膜への対応が可能である。
【0052】
(第2の実施形態)
以下に、本発明の第1の例示的実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【0053】
まず、図3(a)に示すように、シリコン基板51に素子分離領域52を形成して、シリコン基板51上の領域を区画することにより、I/Oトランジスタ形成領域5A、LPトランジスタ形成領域5B、及びHPトランジスタ形成領域5Cを形成する。
【0054】
次に、図3(b)に示すように、シリコン基板51に対して、ランプ加熱を用いた急速昇降温熱処理装置にて、1050℃、1333Pa、H2(水素)1L/min、O2(酸素)19L/minの条件下で、熱酸化処理を行うことにより、シリコン基板51の表面を酸化する。これにより、I/Oトランジスタ形成領域5A、LPトランジスタ形成領域5B、及びHPトランジスタ形成領域5Cに、膜厚が5〜8nmのシリコン酸化膜53を形成する。
【0055】
次に、図3(c)に示すように、フォトリソグラフィー法及びエッチング法を用いて、シリコン酸化膜53上に、LPトランジスタ形成領域5Bにおいてシリコン基板51の表面を露出する開口部を有するレジストパターン54を形成する。続いて、レジストパターン54をマスクに用いたエッチングにより、LPトランジスタ形成領域5Bにおけるシリコン酸化膜53を除去する。
【0056】
次に、図3(d)に示すように、レジストパターン54を除去した後に、ランプ加熱を用いた急速昇降温熱処理装置にて、1050℃、1333Pa、H2(水素)1L/min、O2(酸素)19L/minの条件下で、熱酸化処理を行う。これにより、LPトランジスタ形成領域5Bにおけるシリコン基板51の表面に、膜厚が2〜5nmのシリコン酸化膜55を形成する。
【0057】
次に、図3(e)に示すように、シリコン酸化膜53、55に対して、パルスプラズマを用いて、RF2000W、2.67Pa、N2(窒素)5L/min、180secの条件下で、プラズマ窒化処理58を行う。このとき、シリコン酸化膜53、55は、表面側から窒化され、I/Oトランジスタ形成領域5A及びHPトランジスタ形成領域5Cには、シリコン酸窒化膜56が形成されると共に、LPトランジスタ形成領域5Bには、シリコン酸窒化膜57が形成される。なお、プラズマ窒化処理の代わりに、一酸化窒素、二酸化窒素、若しくはアンモニアよりなるガスを用いた熱窒化を行うこともできる。
【0058】
次に、図4(a)に示すように、HPトランジスタ形成領域5Cにおけるシリコン基板51の表面を露出する開口部を有するレジストパターン59を形成する。続いて、レジストパターン59をマスクに用いたエッチングにより、HPトランジスタ形成領域5Cにおけるシリコン酸窒化膜56を除去する。
【0059】
次に、図4(b)に示すように、レジストパターン59を除去した後に、ランプ加熱を用いた急速昇降温熱処理装置にて、800℃、400Pa、O2(酸素)20L/minの条件下で、熱酸化処理を行う。これにより、HPトランジスタ形成領域1Cにおけるシリコン基板11の表面に、膜厚0.5nm〜2nmのシリコン酸化膜60を形成する。
【0060】
次に、図4(c)に示すように、シリコン酸窒化膜56、57、及びシリコン酸化膜60上に、ALD(Atomic Layer Deposition)法により、シリコン酸化膜より誘電率の高い絶縁膜である膜厚1〜3nmのHfO2 膜61を形成する。なお、シリコン酸化膜よりも誘電率の高い絶縁膜としては、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属酸化膜、又は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属のシリケート膜を用いることができ、PVD法又はCVD法を用いて形成することができる。続いて、PVD法により、しきい値を低減するためのキャップ膜として、膜厚0.1〜1nmのAl2O3 膜62を形成する。なお、シリコン酸化膜より誘電率の高い絶縁膜としては、ZrO2 、Hfシリケート、又はZrシリケートからなる膜を用いることができる。また、キャップ膜としては、La2O3 からなる膜を用いることができる。
【0061】
本実施形態では、ゲート絶縁膜として、シリコン酸化膜より誘電率の高い金属酸化膜又は金属シリケート膜を含めて使用しているのは、HfO2 膜62などの誘電率の高い絶縁膜は、物理膜厚を厚くしても、酸化膜換算膜厚がほとんど増加しないため、トランジスタの高速性を保ちつつ、ゲートリーク電流を抑制することができるからである。
【0062】
一般的に、HfO2 膜62などの金属酸化膜のみでゲート絶縁膜を構成すると、シリコン基板界面に欠陥が多く発生して、トランジスタの性能が低下するため、シリコン酸化膜又はシリコン酸窒化膜との積層構造で使用されることが望ましい。よって、本実施形態では、例として、HfO2 膜62とシリコン酸化膜60との積層構造(第1積層膜)、HfO2 膜62とシリコン酸窒化膜56との積層構造(第2積層膜)を採用している。なお、キャップ膜は低いしきい値を得ることを目的に導入されているものである。また、I/Oトランジスタ形成領域1A及びLPトランジスタ形成領域1Bにおいては、HfO2 膜62を省略した構造とすることもできる。
【0063】
次に、図4(d)に示すように、Al2O3膜63上に、PVD法により、メタルゲート電極として膜厚5〜15nmのTiN膜63を形成し、続いて、TiN膜63上にゲートポリシリコン成長を行い、ゲートポリシリコン電極64を形成する。
【0064】
また、上述したようにHfO2 膜62などの金属酸化膜をゲート絶縁膜として使用した場合、ゲートポリシリコン電極64をゲート絶縁膜と直接接触する電極として使用すると、フェルミレベルピニングによりしきい値が固定されて低くすることができない。このため、この場合のゲート絶縁膜と直接接触する電極として、TiN膜63などからなるメタルゲート電極が使用されている。
【0065】
以上により、本実施形態によると、ゲート絶縁膜の中で膜厚が最も薄いものはシリコン酸化膜からなり、他のゲート絶縁膜はシリコン酸窒化膜からなる、2種類以上の膜厚を有するゲート絶縁膜を同一半導体基板上に有する構造を備えた半導体装置が実現される。
【0066】
このように、コア部(HPトランジスタ形成領域)における膜厚が最も薄いHPトランジスタのゲート絶縁膜は、プラズマ窒化処理が施されていないシリコン酸化膜とシリコン酸化膜よりも誘電率の高い絶縁膜の積層膜が用いられている。このため、コア部において、シリコン酸化膜と半導体基板との界面に到達する窒素によって酸化膜換算膜厚の増加及び欠陥の発生を防止できるので、HPトランジスタの性能は低下しない。また、I/O部(I/Oトランジスタ形成領域)及びローパワー部(LPトランジスタ形成領域)のゲート絶縁膜を構成するシリコン酸窒化膜をプラズマ窒化処理により形成した後に、コア部のHPトランジスタのゲート絶縁膜を構成するシリコン酸化膜が形成されるため、膜厚の厚いI/O部及びローパワー部のゲート絶縁膜については、膜厚の最も薄いHPトランジスタのゲート絶縁膜に影響を与えることなく、プラズマ窒化処理によって多量の窒素を導入することができる。その結果、I/O部及びローパワー部のゲート絶縁膜は、誘電率を増加させると共に物理膜厚を厚くしながら、酸化膜換算膜厚を薄くすることができ、ゲート耐圧の向上及びゲートリーク電流の低減を実現できる。したがって、コア部のHPトランジスタの高速性の確保と、I/O部及びローパワー部におけるゲート耐圧の向上及びゲートリーク電流の低減とを両立することが可能となる。さらに、コア部のHPトランジスタでは、ゲート絶縁膜を構成する0.5〜2nmという極薄のシリコン酸化膜をプラズマ窒化処理なく実現できるため、コア部におけるHPトランジスタの更なる高速化の要望に応える1nm以下のゲート絶縁膜への対応が可能である。
【0067】
また、Al2O3 膜62などのキャップ膜は、金属酸化膜又は金属シリケート膜を拡散させ、シリコン酸化膜との界面でダイポールをつくることでしきい値を変調している。しかし、金属酸化膜又は金属シリケート膜の下方に、シリコン酸化膜ではなく、シリコン酸窒化膜が存在すると、窒素が阻害されてしまい、しきい値を大きく動かすことができない。したがって、低いしきい値が要求されているコア部のHPトランジスタにおいては、シリコン酸化膜と金属酸化膜又は金属シリケート膜との積層構造とすることが望ましい。
【0068】
なお、以上の第1及び第2の実施形態では、I/Oトランジスタ形成領域1A、5Aにおけるゲート絶縁膜の膜厚が、LPトランジスタ形成領域1B、5Bにおけるゲート絶縁膜の膜厚よりも大きい場合について説明したが、窒素導入方法を調整することにより、I/Oトランジスタ形成領域1A、5A、及びLPトランジスタ形成領域1B、5Bのゲート耐圧とHPトランジスタ形成領域1C、5Cのトランジスタ性能とのバランスを確保できる範囲で、I/Oトランジスタ形成領域1A、5Aにおけるゲート絶縁膜の膜厚と、LPトランジスタ形成領域1B、5Bにおけるゲート絶縁膜の膜厚とを同じとしてもよい。その場合には、上記実施形態のように、LPトランジスタ形成領域1B、5Bにおけるシリコン酸化膜を除去する工程の代わりに、I/Oトランジスタ形成領域1A、5Aにおけるシリコン酸化膜を除去する工程としてもよい。
【産業上の利用可能性】
【0069】
以上説明したように、本発明は、2種類以上の膜厚を有するゲート絶縁膜を同一半導体基板上に有する構造の半導体装置及びその製造方法にとって有用である。
【符号の説明】
【0070】
1A、5A I/Oトランジスタ領域
1B、5B LPトランジスタ領域
1C、5C HPトランジスタ領域
11、51 シリコン基板
12、52 素子分離領域
13、53 シリコン酸化膜
14、54 レジストパターン
15、55 シリコン酸化膜
16、17、56、57 シリコン酸窒化膜
18、58 プラズマ窒化処理入
19、59 レジストパターン
20、60 シリコン酸化膜
21、64 ゲートポリシリコン電極
61 HfO2 膜
62 Al2O3 膜
63 TiN膜
【特許請求の範囲】
【請求項1】
半導体基板上に形成された複数のゲート絶縁膜を備えており、前記複数のゲート絶縁膜のうち最も薄いゲート絶縁膜は、シリコン酸化膜と前記シリコン酸化膜よりも誘電率が高い絶縁膜とが下から順に形成されてなる第1積層膜よりなり、
前記残りのゲート絶縁膜は、シリコン酸窒化膜と前記シリコン酸化膜、前記シリコン酸窒化膜よりも誘電率が高い絶縁膜とが下から順に形成されてなる第2積層膜よりなり、
前記第1積層膜及び前記第2積層膜の上に金属ゲート電極がさらに形成されている、半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記第1積層膜及び前記第2積層膜と前記金属ゲート電極との間に形成されたキャップ膜をさらに備えている、半導体装置。
【請求項3】
請求項1又は2に記載の半導体装置において、
前記金属ゲート電極の上に形成されたポリシリコン電極をさらに備えている、半導体装置。
【請求項4】
請求項1〜3のうちのいずれか1項に記載の半導体装置において、
前記シリコン酸化膜よりも誘電率の高い絶縁膜は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属酸化膜、又は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属のシリケート膜である、半導体装置。
【請求項5】
請求項1〜4のうちのいずれか1項に記載の半導体装置において、
前記半導体基板は、ハイパフォーマンストランジスタが使用される第1半導体領域と、I/Oトランジスタが使用される第2半導体領域と、ローパワートランジスタが使用される第3の半導体領域とに区画されており、
前記複数のゲート絶縁膜は、前記第1〜第3半導体領域に対応する3つのゲート絶縁膜であり、
前記3つのゲート絶縁膜のうち、前記第1半導体領域に対応するゲート絶縁膜の膜厚は、前記第2半導体領域に対応するゲート絶縁膜の膜厚と前記第3半導体領域に対応するゲート絶縁膜の膜厚よりも薄く、
前記第2半導体領域に対応するゲート絶縁膜の膜厚は、前記第3半導体領域に対応するゲート絶縁膜の膜厚に対して同じ又は大きい、半導体装置。
【請求項6】
半導体基板上に複数のシリコン酸化膜を形成する工程(a)と、
前記複数のシリコン酸化膜に窒素を導入して複数のシリコン酸窒化膜を形成する工程(b)と、
前記複数のシリコン酸窒化膜のうち、膜厚が最も薄いシリコン酸窒化膜を除去する工程(c)と、
前記工程(c)において前記膜厚が最も薄いシリコン酸窒化膜が除去された部分に、シリコン酸化膜を形成する工程(d)と、
前記複数のシリコン酸窒化膜のうち前記膜厚が最も薄いシリコン酸窒化膜が除去されて残存するシリコン酸窒化膜と、前記工程(d)にて形成された前記シリコン酸化膜との上に、シリコン酸化膜、シリコン酸窒化膜よりも誘電率が高い絶縁膜を形成する工程(e)と、
前記シリコン酸化膜、シリコン酸窒化膜よりも誘電率が高い絶縁膜の上に、金属ゲート電極を形成する工程(f)をさらに備える、半導体装置の製造方法。
【請求項7】
請求項6に記載の半導体装置の製造方法において、
前記金属ゲート電極の上に、ポリシリコン電極を形成する工程(g)をさらに備える、半導体装置の製造方法。
【請求項8】
請求項6又は7に記載の半導体装置の製造方法において、
前記工程(b)における前記窒素の導入は、プラズマ窒化、又は、一酸化窒素、二酸化窒素、若しくはアンモニアよりなるガスを用いた熱窒化によって行われる、半導体装置の製造方法。
【請求項9】
請求項6〜8のうちのいずれか1項に記載の半導体装置の製造方法において、
前記工程(e)において、前記シリコン酸化膜よりも誘電率が高い絶縁膜の形成は、ALD法、CVD法、又は、PVD法によって行われる、半導体装置の製造方法。
【請求項1】
半導体基板上に形成された複数のゲート絶縁膜を備えており、前記複数のゲート絶縁膜のうち最も薄いゲート絶縁膜は、シリコン酸化膜と前記シリコン酸化膜よりも誘電率が高い絶縁膜とが下から順に形成されてなる第1積層膜よりなり、
前記残りのゲート絶縁膜は、シリコン酸窒化膜と前記シリコン酸化膜、前記シリコン酸窒化膜よりも誘電率が高い絶縁膜とが下から順に形成されてなる第2積層膜よりなり、
前記第1積層膜及び前記第2積層膜の上に金属ゲート電極がさらに形成されている、半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記第1積層膜及び前記第2積層膜と前記金属ゲート電極との間に形成されたキャップ膜をさらに備えている、半導体装置。
【請求項3】
請求項1又は2に記載の半導体装置において、
前記金属ゲート電極の上に形成されたポリシリコン電極をさらに備えている、半導体装置。
【請求項4】
請求項1〜3のうちのいずれか1項に記載の半導体装置において、
前記シリコン酸化膜よりも誘電率の高い絶縁膜は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属酸化膜、又は、アルミニウム、ランタン、ハフニウム、若しくはジルコニウム系の金属のシリケート膜である、半導体装置。
【請求項5】
請求項1〜4のうちのいずれか1項に記載の半導体装置において、
前記半導体基板は、ハイパフォーマンストランジスタが使用される第1半導体領域と、I/Oトランジスタが使用される第2半導体領域と、ローパワートランジスタが使用される第3の半導体領域とに区画されており、
前記複数のゲート絶縁膜は、前記第1〜第3半導体領域に対応する3つのゲート絶縁膜であり、
前記3つのゲート絶縁膜のうち、前記第1半導体領域に対応するゲート絶縁膜の膜厚は、前記第2半導体領域に対応するゲート絶縁膜の膜厚と前記第3半導体領域に対応するゲート絶縁膜の膜厚よりも薄く、
前記第2半導体領域に対応するゲート絶縁膜の膜厚は、前記第3半導体領域に対応するゲート絶縁膜の膜厚に対して同じ又は大きい、半導体装置。
【請求項6】
半導体基板上に複数のシリコン酸化膜を形成する工程(a)と、
前記複数のシリコン酸化膜に窒素を導入して複数のシリコン酸窒化膜を形成する工程(b)と、
前記複数のシリコン酸窒化膜のうち、膜厚が最も薄いシリコン酸窒化膜を除去する工程(c)と、
前記工程(c)において前記膜厚が最も薄いシリコン酸窒化膜が除去された部分に、シリコン酸化膜を形成する工程(d)と、
前記複数のシリコン酸窒化膜のうち前記膜厚が最も薄いシリコン酸窒化膜が除去されて残存するシリコン酸窒化膜と、前記工程(d)にて形成された前記シリコン酸化膜との上に、シリコン酸化膜、シリコン酸窒化膜よりも誘電率が高い絶縁膜を形成する工程(e)と、
前記シリコン酸化膜、シリコン酸窒化膜よりも誘電率が高い絶縁膜の上に、金属ゲート電極を形成する工程(f)をさらに備える、半導体装置の製造方法。
【請求項7】
請求項6に記載の半導体装置の製造方法において、
前記金属ゲート電極の上に、ポリシリコン電極を形成する工程(g)をさらに備える、半導体装置の製造方法。
【請求項8】
請求項6又は7に記載の半導体装置の製造方法において、
前記工程(b)における前記窒素の導入は、プラズマ窒化、又は、一酸化窒素、二酸化窒素、若しくはアンモニアよりなるガスを用いた熱窒化によって行われる、半導体装置の製造方法。
【請求項9】
請求項6〜8のうちのいずれか1項に記載の半導体装置の製造方法において、
前記工程(e)において、前記シリコン酸化膜よりも誘電率が高い絶縁膜の形成は、ALD法、CVD法、又は、PVD法によって行われる、半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【公開番号】特開2011−9313(P2011−9313A)
【公開日】平成23年1月13日(2011.1.13)
【国際特許分類】
【出願番号】特願2009−149242(P2009−149242)
【出願日】平成21年6月24日(2009.6.24)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成23年1月13日(2011.1.13)
【国際特許分類】
【出願日】平成21年6月24日(2009.6.24)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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