半導体装置
【課題】半導体集積回路にＤＡコンバータが内蔵され、且つ、上記ＤＡコンバータとデジタル回路とでパッドが共有される場合のアナログ電源電圧の動作範囲を改善する。
【解決手段】複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータ（１０６）と、デジタル信号の入出力を可能とするデジタル回路（６０１）と、上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッド（６０２）とを設ける。そして、上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記ラダー抵抗回路を上記Ｒ−２Ｒ型ＤＡコンバータから切り放すためのスイッチ制御回路（２０）を設け、上記ＤＡコンバータのアナログ信号出力ポートを導電ライン（３２０）によって上記パッドに直結することで、アナログ電源電圧の動作範囲を拡大する。
【解決手段】複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータ（１０６）と、デジタル信号の入出力を可能とするデジタル回路（６０１）と、上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッド（６０２）とを設ける。そして、上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記ラダー抵抗回路を上記Ｒ−２Ｒ型ＤＡコンバータから切り放すためのスイッチ制御回路（２０）を設け、上記ＤＡコンバータのアナログ信号出力ポートを導電ライン（３２０）によって上記パッドに直結することで、アナログ電源電圧の動作範囲を拡大する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にデジタル信号をアナログ信号に変換するためのＤＡＣ（デジタル・アナログ・コンバータ）の出力ポートとデジタル回路の入出力ポートとの間で共有されるパッドを有する場合のアナログ電源電圧の動作範囲を拡大するための技術に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
デジタル出力とアナログ出力とを兼用するデジタル・アナログ兼用端子をもつ半導体装置が知られている。例えば特許文献１によれば、第１の電源電圧に接続されたデジタル出力回路と、第２の電源電圧に接続されたアナログ出力回路と、該デジタル・アナログ兼用端子と該デジタル出力回路との接続点と該アナログ出力回路との間に、ゲートを前記第２の電源電圧に接続されたｎチャネル型ＭＯＳトランジスタとを含んで成る半導体装置が示される。
【０００３】
また、特許文献２には、デジタル値の出力端子とアナログ値の出力端子とを兼用するＤ／Ａ出力ポートを備えたマイクロコンピュータが示される。このマイクロコンピュータは、第１のデジタル値を保持するポートレジスタと、ポートの入出力モードの設定をする入出力モード設定レジスタと、高電位電源と低電位電源の供給を受け、第２のデジタル値をアナログ値に変換するディジタル／アナログ変換器と、ディジタル／アナログ変換器の出力端子と、ディジタル／アナログ変換器の変換値設定レジスタとを備える。そして、入出力モード設定レジスタを出力モードとし、ポートレジスタに書かれた値を変換値設定レジスタの全ビットに転送し、前記変換値設定レジスタの出力値に対応して、ディジタル／アナログ変換器の出力を低電位として、第１のデジタル値を前記出力端子に出力するようにしている。
【０００４】
さらに、特許文献３には、Ａ／Ｄ変換回路を内蔵し、外部端子を共用するマイクロコンピュータにおいて、入出力回路におけるオフリーク電流に起因するＡ／Ｄ変換精度の劣化を改善するための技術が示される。このマイクロコンピュータは、内部回路を形成するデータ処理回路部およびＡ／Ｄ変換回路部と、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタおよびＮＡＮＤ回路を含む入出力回路と、共用化された外部端子と、当該外部端子と入出力回路１とを接続する配線上に、寄生抵抗の抵抗値よりも比較的抵抗値の高い抵抗とを備えて成る。
【０００５】
【特許文献１】特開２００４−０６４４４３号公報
【特許文献２】特開２００２−１６４７８７号公報
【特許文献３】特開平１１−１４９４６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＤＡコンバータの出力ポートとデジタル回路の入出力ポートとの間でパッドが共有される場合において、このポートをＩ／Ｏポートとして使用するとき、ＤＡコンバータの出力を非活性化し、汎用Ｉ／Ｏポートをアクティブにする必要がある。このため、図４に示されるように、ＤＡコンバータ１０６とパッド６０２との間に、ＤＡＣ出力制御スイッチ２０１が設けられ、パッド６０２をＩ／Ｏポートで使用する場合は、上記ＤＡＣ出力制御スイッチ２０１がオフ状態にされる。上記ＤＡＣ出力制御スイッチ２０１は、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが並列接続されて成り、ＤＡＣ出力制御信号がローレベルにされた状態では、上記ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとの双方がオフ状態とされる。
【０００７】
しかしながら、図４に示される回路について本願発明者が検討したところ、上記ＤＡＣ出力制御スイッチ２０１が以下のようにアナログ電源電圧の動作範囲を律則していることが見いだされた。図３には、上記ＤＡＣ出力制御スイッチを構成するＭＯＳトランジスタのスイッチ特性が示される。ｐチャネル型ＭＯＳトランジスタのスイッチ特性は、図３の（Ａ）に示されるように、入力電圧が高くなるに従ってスイッチ抵抗が小さくなる。ｎチャネル型ＭＯＳトランジスタのスイッチ特性は図３の（Ｂ）に示されるように、入力電圧が高くなるに従ってスイッチ抵抗が大きくなる。ＤＡＣ出力制御スイッチは、上記ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとの合成抵抗となり、アナログ電源電圧が高い場合には、図３の（Ｃ）に示されるように、入力電圧レベルにかかわらず、良好な特性を示す。これに対して、アナログ電源電圧が低い場合には、入力電圧が中間レベル（ＡＶｃｃ／２）付近でスイッチ抵抗が無限大になってしまうため、スイッチとして機能しなくなる。このため、図４に示される構成においては、上記ＤＡＣ出力制御スイッチによってアナログ電源電圧の動作範囲が律則されてしまう。
【０００８】
本発明の目的は、半導体集積回路にＤＡコンバータが内蔵され、且つ、上記ＤＡコンバータとデジタル回路とでパッドが共有される場合のアナログ電源電圧の動作範囲を改善するための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１１】
すなわち、複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータと、デジタル信号の入出力を可能とするデジタル回路と、上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッドとを設ける。そして、上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記ラダー抵抗回路を上記Ｒ−２Ｒ型ＤＡコンバータから切り放すためのスイッチ制御回路を設け、上記ＤＡコンバータのアナログ信号出力ポートを導電ラインによって上記パッドに直結することで、アナログ電源電圧の動作範囲を拡大する。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１３】
すなわち、半導体集積回路にＤＡコンバータが内蔵され、且つ、上記ＤＡコンバータとデジタル回路とでパッドが共有される場合のアナログ電源電圧の動作範囲を改善するための技術を提供することができる。
【発明を実施するための最良の形態】
【００１４】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係る半導体装置（１０）は、複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータ（１０６）と、デジタル信号の入出力を可能とするデジタル回路（６０１）と、上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッド（６０２）とを含む。そして、上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記ラダー抵抗回路を上記Ｒ−２Ｒ型ＤＡコンバータから切り放すためのスイッチ制御回路（２０）を含み、上記ＤＡコンバータのアナログ信号出力ポートが導電ライン（３２０）によって上記パッドに直結される。
【００１６】
上記の構成によれば、Ｒ−２Ｒ型ＤＡコンバータの出力ポートが導電ラインによってパッドに直結されており、ＤＡＣ出力制御スイッチ（２０１）が不要とされるため、アナログ電源電圧が低い場合においても正常動作が可能となり、アナログ電源電圧の動作範囲を拡大することができる。
【００１７】
〔２〕別の観点によれば、半導体装置に、上記Ｒ−２Ｒ型ＤＡコンバータは、入力されたデジタル信号に応じて上記ラダー抵抗回路に基準電圧を供給可能な第１制御スイッチ（４７）と、上記ラダー抵抗回路の端部をグランドライン（ＡＶＳＳ）に結合可能な第２制御スイッチ（４８）と、上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記第１制御スイッチ及び上記第２制御スイッチをオフ状態にするためのスイッチ制御回路（２０）とを設けることができる。
【００１８】
〔３〕上記〔２〕において、上記Ｒ−２Ｒ型ＤＡコンバータの状態を指示するフラグが設定される制御レジスタ（４２）を含み、上記スイッチ制御回路は、上記フラグの論理に応じて上記第１制御スイッチ及び上記第２制御スイッチの動作を制御するように構成することができる。
【００１９】
〔４〕上記〔２〕において、上記ラダー抵抗回路は、互いに直列接続された複数の第１抵抗（３０１〜３０５）と、上記第１抵抗の直列接続ノード（３１〜３３）と上記第１制御スイッチとの間に接続された第２抵抗（３０６〜３１１）とを含んで構成することができる。その場合において、上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、上記第１抵抗列における他方の端部に上記第２制御スイッチが結合されるように構成することができる。
【００２０】
〔５〕上記〔２〕において、互いに直列接続された複数の第１抵抗（３０１〜３０５）と、上記第１抵抗の直列接続ノード（３１〜３３）と、上記第１制御スイッチとの間に接続された第２抵抗（３０６〜３１１）とを含んで上記ラダー抵抗回路が構成されるとき、以下のように構成することができる。すなわち、上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、上記第１抵抗列における他方の端部がグランドライン（ＡＶＳＳ）に結合され、上記第１抵抗列の上記グランドラインに結合された抵抗（３０５）と、それに隣接する抵抗（３０４）との間に上記第２制御スイッチが配置される。
【００２１】
〔６〕上記〔２〕において、互いに直列接続された複数の第１抵抗（３０１〜３０５）と、上記第１抵抗の直列接続ノード（３１〜３３）と、上記第１制御スイッチとの間に接続された第２抵抗（３０６〜３１１）とを含んでラダー抵抗回路が形成されるとき、以下のように構成することができる。すなわち、上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、上記第１抵抗列における他方の端部がグランドライン（ＡＶＳＳ）に結合され、上記第１抵抗の直列接続ノードと上記第２抵抗とが結合されて複数の分岐点（３１，３２，３３）が形成されるとき、上記出力ポートから最も遠い分岐点（３３）と、当該分岐点から見て上記グランドライン側に位置する上記第１抵抗（３０４）との間に上記第２制御スイッチが配置される。
【００２２】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２３】
図５には、本発明にかかる半導体装置の一例とされるマイクロコンピュータが示される。このマイクロコンピュータ１０は、ＣＰＵ（中央処理装置）１０１、ＲＯＭ（リード・オンリー・メモリ）１０２、ＲＡＭ（ランダム・アクセス・メモリ）１０３、周辺モジュール１０４、ＡＤＣ（アナログ・デジタル・コンバータ）１０５、ＤＡＣ（デジタル・アナログ・コンバータ）１０６を含み、公知の半導体集積回路技術により、単結晶シリコン基板などの一つの半導体基板に形成される。このマイクロコンピュータ１０のチップ縁辺部には、複数のポート（ＰＯＲＴ）が形成され、このマイクロコンピュータ１０の内部と外部との間で各種信号のやり取りが可能とされる。
【００２４】
上記ＣＰＵ１０１は、所定のプログラムに従って演算処理を行う。上記ＲＯＭ１０２には、上記ＣＰＵ１０１で実行されるプログラムなどが格納される。上記ＲＡＭ１０３は、上記ＣＰＵ１０１での演算処理の作業領域などに使用される。上記周辺モジュール１０４には、時間計測のためのＴＩＭＥＲ（タイマ）や、シリアル通信のためのＳＣＩ（シリアル・コミュニケーション・インタフェース）が含まれる。上記ＡＤＣ１０５は、入力されたアナログ信号をデジタル信号に変換する。上記ＤＡＣ１０６は、入力されたデジタル信号をアナログ信号に変換する。このＤＡＣ１０６の出力信号は、対応するポート１０７を介して外部出力される。
【００２５】
図６には、上記ＤＡＣ１０６に対応するポート１０７が示される。
【００２６】
上記ＤＡＣ１０６に対応するポート１０７は、外部ピンに接続されるパッド６０２が設けられ、このパッド６０２は、上記ＤＡＣ１０６の出力ポートとデジタル回路６０１の入出力ポートとの間で共有される。つまり、ＤＡＣ１０６が非アクティブ状態の場合には、デジタル回路６０１と外部との間で信号のやり取りが可能とされ、ＤＡＣ１０６がアクティブ状態の場合には、ＤＡＣ１０６からのアナログ信号の外部出力が可能とされる。このとき、デジタル回路６０１は高インピーダンス状態にされる。
【００２７】
図１には、上記ＤＡＣ１０６の構成例が示される。
【００２８】
上記ＤＡＣ１０６は、Ｒ−２Ｒ型ＤＡコンバータとされる。このＤＡＣ１０６は、特に制限されないが、３ビット構成のデジタル信号をアナログ信号に変換するもので、ラダー抵抗回路４６、第１制御スイッチ４７、第２制御スイッチ４８、及びスイッチ制御回路２０を含んで成る。
【００２９】
上記ラダー抵抗回路４６は、複数の抵抗３０１〜３１１が結合されて成る。複数の抵抗３０１〜３１１の値は互いに等しく、ここでは「Ｒ」で示される。抵抗３０１，３０２，３０３，３０４，３０５が互いに直列接続される。抵抗３０１の一端からこのＤＡＣ１０６の出力ポートＶｏｕｔが引き出される。この出力ポートＶｏｕｔは、導電ライン３２０によってパッド６０２に直結される。上記抵抗３０５は、上記第２制御スイッチ４８を介して低電位側電源ＡＶＳＳに結合される。低電位側電源ＡＶＳＳを供給するラインはグランド（ＧＮＤ）ラインとされる。上記第２制御スイッチ４８はｎチャネル型ＭＯＳトランジスタＮ４により形成される。このｎチャネル型ＭＯＳトランジスタＮ４は、スイッチ制御回路２０によってオンオフ制御される。上記複数の抵抗３０１〜３１１の直列接続ノード３１，３２，３３は、抵抗３０６，３０８，３１０が結合されることで分岐される。このような意味で、上記直列接続ノード３１，３２，３３を、「分岐点」とも称する。抵抗３０６は、抵抗３０７に直列接続される。抵抗３０８は、抵抗３０９に直列接続される。抵抗３１０は、抵抗３１１に直列接続される。
【００３０】
上記第１制御スイッチ４７は、ｎチャネル型ＭＯＳトランジスタＮ１，Ｎ２，Ｎ３と、ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とを含む。上記抵抗３０７，３０９，３１１は、それぞれ上記ｎチャネル型ＭＯＳトランジスタＮ１，Ｎ２，Ｎ３を介して低電位側電源ＡＶＳＳ（グランドライン）に結合される。また、上記抵抗３０７，３０９，３１１は、それぞれ上記ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３を介して参照電圧源ＡＶＲＥＦに結合される。この参照電圧源ＡＶＲＥＦの電位は、高電位側アナログ電源電圧（ＡＶＣＣ）に等しい。
【００３１】
図２には、上記スイッチ制御回路２０の構成例が示される。
【００３２】
上記スイッチ制御回路２０は、ＤＡＣ制御レジスタ４２、アドレス選択回路４３、データレジスタ４４、及び制御論理４５を含む。フラグＤＡＣ制御レジスタ４２には、ＤＡＣ１０６の状態を指示するフラグが設定される。アドレス選択回路４３は、上記データレジスタ４４の出力ビットを選択するための情報が格納される。上記データレジスタ４４には、上記ＤＡＣ１０６でＤＡ変換されるデジタル信号が設定される。ＤＡＣ制御レジスタ４２、アドレス選択回路４３、及びデータレジスタ４４は、マイクロコンピュータ１０内のバス（ＢＵＳ）４１に結合され、上記ＣＰＵ１０１によって書き換え可能とされる。
【００３３】
上記制御論理４５は、インバータ４５１、ノアゲート４５２，４５３、ナンドゲート４５４，４５５を含んで成る。ノアゲート４５３及びナンドゲート４５５により、ｎチャネル型ＭＯＳトランジスタＮ３及びｐチャンネル型ＭＯＳトランジスタＰ３の動作制御信号Ｓ１が形成され、ノアゲート４５２及びナンドゲート４５４により、ｎチャネル型ＭＯＳトランジスタＮ２及びｐチャンネル型ＭＯＳトランジスタＰ２の動作制御信号Ｓ２が形成される。ノアゲート４５２，４５３の一方の入力端子、及びナンドゲート４５４，４５５の一方の入力端子には、上記データレジスタ４４の出力データが伝達される。また、ノアゲート４５２，４５３の他方の入力端子には、上記ＤＡＣ制御レジスタ４２の出力がインバータ４５１で論理反転されてから伝達される。上記ナンドゲート４５４，４５５の他方の入力端子には、上記ＤＡＣ制御レジスタ４２の出力が伝達される。尚、図２では省略されているが、ｎチャネル型ＭＯＳトランジスタＮ１及びｐチャンネル型ＭＯＳトランジスタＰ１の動作制御信号Ｓ３も同様に形成される。
【００３４】
上記の構成において、ＤＡＣ制御レジスタ４２から論理値“１”が出力された場合、第２制御スイッチ４８がオンされ、抵抗３０５の一端がグランドレベルにされる。そして、データレジスタ４４の出力データに応じて、第１制御スイッチ４７の動作が制御されることで、データレジスタ４４の出力データのＤＡ変換が行われる。
【００３５】
また、ＤＡＣ制御レジスタ４２から論理値“０”が出力された場合、第１制御スイッチ４７及び第２制御スイッチ４８の双方がオフされる。これにより、ラダー抵抗回路４６は、ＤＡＣ１０６から切り放された状態となる。このため、パッド６０２から見たＤＡＣ１０６の出力ポートは、高インピーダンス状態とされるので、ＤＡＣ１０６の出力ポートＶｏｕｔが導電ライン３２０によってパッド６０２に直結されているにもかかわらず、デジタル回路６０１は、パッド６０２を介してデータの入出力を行うことができる。
【００３６】
図４には、上記ＤＡＣ１０６の比較対象とされる回路が示される。
【００３７】
図４に示される構成が、図１に示されるのと大きく相違するのは、第２制御スイッチ（ｎチャネル型ＭＯＳトランジスタ）４８、ＤＡＣ制御レジスタ４２、スイッチ制御回路２０が設けられていない点、及びＤＡＣ１０６の出力ポートＶｏｕｔとパッド６０２との間に、ＤＡＣ出力制御スイッチ２０１が設けられている点である。ＤＡＣ出力制御信号がハイレベルにされると、ＤＡＣ出力制御スイッチ２０１がオン状態にされ、ＤＡＣ１０６のアナログ出力信号がパッド６０２を介して外部出力される。また、ＤＡＣ出力制御信号がローレベルにされると、ＤＡＣ出力制御スイッチ２０１がオフ状態にされ、パッド６０２から見たＤＡＣ１０６の出力ポートが高インピーダンス状態とされる。
【００３８】
しかしながら、図４に示される構成によれば、ＤＡＣ出力制御スイッチ２０１が設けられているため、上記ＤＡＣ出力制御スイッチ２０１がアナログ電源電圧の動作範囲が律則されてしまう。すなわち、図３に基づいて既述したように、アナログ電源電圧が低い場合には、入力電圧が中間レベル（ＡＶｃｃ／２）付近でスイッチ抵抗が無限大になってしまうため、スイッチとして機能しなくなることから、図４に示される構成においては、上記ＤＡＣ出力制御スイッチによってアナログ電源電圧の動作範囲が律則されてしまう。
【００３９】
これに対して、図１及び図２に示される構成によれば、ＤＡＣ制御レジスタ４２から論理値“０”が出力された場合、第１制御スイッチ４７及び第２制御スイッチ４８の双方がオフされ、これにより、ラダー抵抗回路４６はＤＡＣ１０６から切り放された状態となる。このとき、パッド６０２から見たＤＡＣ１０６の出力ポートは、高インピーダンス状態とされるので、ＤＡＣ出力制御スイッチ２０１は不要とされ、ＤＡＣ１０６の出力ポートＶｏｕｔを、導電ライン３２０によってパッド６０２に直結することができる。このように、ＤＡＣ１０６の出力ポートＶｏｕｔが導電ライン３２０によってパッド６０２に直結され、上記ＤＡＣ出力制御スイッチ２０１が省略されているため、アナログ電源電圧が低い場合において、入力電圧が中間レベル（ＡＶｃｃ／２）付近でスイッチ抵抗が無限大になってしまうため、スイッチとして機能しなくなるという心配は不要となる。
【００４０】
上記の例によれば、以下の作用効果を得ることができる。
【００４１】
ＤＡＣ１０６の出力ポートＶｏｕｔが導電ライン３２０によってパッド６０２に直結されており、上記ＤＡＣ出力制御スイッチ２０１が省略されているため、アナログ電源電圧が低い場合においても正常動作が可能となり、アナログ電源電圧の動作範囲を拡大することができる。
【００４２】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４３】
例えば、図１において、第２制御スイッチ（ｎチャネル型ＭＯＳトランジスタ）４８を抵抗３０４と抵抗３０５との間に設けるようにしても、上記実施形態の場合と同様の作用効果を得ることができる。この場合、抵抗３０５はグランドラインに直接接続される。
【００４４】
また、上記第１抵抗の直列接続ノード３１，３２，３３と、抵抗３０６，３０８，３１０との結合箇所（分岐点）のうち、上記出力ポート（Ｖｏｕｔ）から最も遠い分岐点（３３）と、当該分岐点から見てグランドライン（ＡＶＳＳ）側に位置する抵抗３０４との間に上記第２制御スイッチ（ｎチャネル型ＭＯＳトランジスタ）４８を配置するようにしても、上記実施形態の場合と同様の作用効果を得ることができる。
【００４５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体装置に適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明にかかる半導体装置の一例とされるマイクロコンピュータに含まれるＤＡＣの構成例回路図である。
【図２】図１に示されるＤＡＣにおける主要部の詳細な構成例回路図である。
【図３】ＤＡＣ出力制御スイッチを構成するＭＯＳトランジスタの特性図である。
【図４】上記ＤＡＣの比較対象とされる回路の構成例回路図である。
【図５】上記マイクロコンピュータの全体的な構成例ブロック図である。
【図６】上記ＤＡＣに対応するポートの構成例回路図である。
【符号の説明】
【００４７】
１０ マイクロコンピュータ
２０ スイッチ制御回路
４１ バス
４２ ＤＡＣ制御レジスタ
４３ アドレス選択回路
４４ データレジスタ
４５ 制御論理
４６ ラダー抵抗回路
４７ 第１制御スイッチ
４８ 第２制御スイッチ
１０１ ＣＰＵ
１０２ ＲＯＭ
１０３ ＲＡＭ
１０４ 周辺モジュール
１０５ ＡＤＣ
１０６ ＤＡＣ
３２０ 導電ライン
６０１ デジタル回路
６０２ ポート
【技術分野】
【０００１】
本発明は、半導体装置、特にデジタル信号をアナログ信号に変換するためのＤＡＣ（デジタル・アナログ・コンバータ）の出力ポートとデジタル回路の入出力ポートとの間で共有されるパッドを有する場合のアナログ電源電圧の動作範囲を拡大するための技術に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
デジタル出力とアナログ出力とを兼用するデジタル・アナログ兼用端子をもつ半導体装置が知られている。例えば特許文献１によれば、第１の電源電圧に接続されたデジタル出力回路と、第２の電源電圧に接続されたアナログ出力回路と、該デジタル・アナログ兼用端子と該デジタル出力回路との接続点と該アナログ出力回路との間に、ゲートを前記第２の電源電圧に接続されたｎチャネル型ＭＯＳトランジスタとを含んで成る半導体装置が示される。
【０００３】
また、特許文献２には、デジタル値の出力端子とアナログ値の出力端子とを兼用するＤ／Ａ出力ポートを備えたマイクロコンピュータが示される。このマイクロコンピュータは、第１のデジタル値を保持するポートレジスタと、ポートの入出力モードの設定をする入出力モード設定レジスタと、高電位電源と低電位電源の供給を受け、第２のデジタル値をアナログ値に変換するディジタル／アナログ変換器と、ディジタル／アナログ変換器の出力端子と、ディジタル／アナログ変換器の変換値設定レジスタとを備える。そして、入出力モード設定レジスタを出力モードとし、ポートレジスタに書かれた値を変換値設定レジスタの全ビットに転送し、前記変換値設定レジスタの出力値に対応して、ディジタル／アナログ変換器の出力を低電位として、第１のデジタル値を前記出力端子に出力するようにしている。
【０００４】
さらに、特許文献３には、Ａ／Ｄ変換回路を内蔵し、外部端子を共用するマイクロコンピュータにおいて、入出力回路におけるオフリーク電流に起因するＡ／Ｄ変換精度の劣化を改善するための技術が示される。このマイクロコンピュータは、内部回路を形成するデータ処理回路部およびＡ／Ｄ変換回路部と、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタおよびＮＡＮＤ回路を含む入出力回路と、共用化された外部端子と、当該外部端子と入出力回路１とを接続する配線上に、寄生抵抗の抵抗値よりも比較的抵抗値の高い抵抗とを備えて成る。
【０００５】
【特許文献１】特開２００４−０６４４４３号公報
【特許文献２】特開２００２−１６４７８７号公報
【特許文献３】特開平１１−１４９４６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＤＡコンバータの出力ポートとデジタル回路の入出力ポートとの間でパッドが共有される場合において、このポートをＩ／Ｏポートとして使用するとき、ＤＡコンバータの出力を非活性化し、汎用Ｉ／Ｏポートをアクティブにする必要がある。このため、図４に示されるように、ＤＡコンバータ１０６とパッド６０２との間に、ＤＡＣ出力制御スイッチ２０１が設けられ、パッド６０２をＩ／Ｏポートで使用する場合は、上記ＤＡＣ出力制御スイッチ２０１がオフ状態にされる。上記ＤＡＣ出力制御スイッチ２０１は、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが並列接続されて成り、ＤＡＣ出力制御信号がローレベルにされた状態では、上記ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとの双方がオフ状態とされる。
【０００７】
しかしながら、図４に示される回路について本願発明者が検討したところ、上記ＤＡＣ出力制御スイッチ２０１が以下のようにアナログ電源電圧の動作範囲を律則していることが見いだされた。図３には、上記ＤＡＣ出力制御スイッチを構成するＭＯＳトランジスタのスイッチ特性が示される。ｐチャネル型ＭＯＳトランジスタのスイッチ特性は、図３の（Ａ）に示されるように、入力電圧が高くなるに従ってスイッチ抵抗が小さくなる。ｎチャネル型ＭＯＳトランジスタのスイッチ特性は図３の（Ｂ）に示されるように、入力電圧が高くなるに従ってスイッチ抵抗が大きくなる。ＤＡＣ出力制御スイッチは、上記ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとの合成抵抗となり、アナログ電源電圧が高い場合には、図３の（Ｃ）に示されるように、入力電圧レベルにかかわらず、良好な特性を示す。これに対して、アナログ電源電圧が低い場合には、入力電圧が中間レベル（ＡＶｃｃ／２）付近でスイッチ抵抗が無限大になってしまうため、スイッチとして機能しなくなる。このため、図４に示される構成においては、上記ＤＡＣ出力制御スイッチによってアナログ電源電圧の動作範囲が律則されてしまう。
【０００８】
本発明の目的は、半導体集積回路にＤＡコンバータが内蔵され、且つ、上記ＤＡコンバータとデジタル回路とでパッドが共有される場合のアナログ電源電圧の動作範囲を改善するための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１１】
すなわち、複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータと、デジタル信号の入出力を可能とするデジタル回路と、上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッドとを設ける。そして、上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記ラダー抵抗回路を上記Ｒ−２Ｒ型ＤＡコンバータから切り放すためのスイッチ制御回路を設け、上記ＤＡコンバータのアナログ信号出力ポートを導電ラインによって上記パッドに直結することで、アナログ電源電圧の動作範囲を拡大する。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１３】
すなわち、半導体集積回路にＤＡコンバータが内蔵され、且つ、上記ＤＡコンバータとデジタル回路とでパッドが共有される場合のアナログ電源電圧の動作範囲を改善するための技術を提供することができる。
【発明を実施するための最良の形態】
【００１４】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係る半導体装置（１０）は、複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータ（１０６）と、デジタル信号の入出力を可能とするデジタル回路（６０１）と、上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッド（６０２）とを含む。そして、上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記ラダー抵抗回路を上記Ｒ−２Ｒ型ＤＡコンバータから切り放すためのスイッチ制御回路（２０）を含み、上記ＤＡコンバータのアナログ信号出力ポートが導電ライン（３２０）によって上記パッドに直結される。
【００１６】
上記の構成によれば、Ｒ−２Ｒ型ＤＡコンバータの出力ポートが導電ラインによってパッドに直結されており、ＤＡＣ出力制御スイッチ（２０１）が不要とされるため、アナログ電源電圧が低い場合においても正常動作が可能となり、アナログ電源電圧の動作範囲を拡大することができる。
【００１７】
〔２〕別の観点によれば、半導体装置に、上記Ｒ−２Ｒ型ＤＡコンバータは、入力されたデジタル信号に応じて上記ラダー抵抗回路に基準電圧を供給可能な第１制御スイッチ（４７）と、上記ラダー抵抗回路の端部をグランドライン（ＡＶＳＳ）に結合可能な第２制御スイッチ（４８）と、上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記第１制御スイッチ及び上記第２制御スイッチをオフ状態にするためのスイッチ制御回路（２０）とを設けることができる。
【００１８】
〔３〕上記〔２〕において、上記Ｒ−２Ｒ型ＤＡコンバータの状態を指示するフラグが設定される制御レジスタ（４２）を含み、上記スイッチ制御回路は、上記フラグの論理に応じて上記第１制御スイッチ及び上記第２制御スイッチの動作を制御するように構成することができる。
【００１９】
〔４〕上記〔２〕において、上記ラダー抵抗回路は、互いに直列接続された複数の第１抵抗（３０１〜３０５）と、上記第１抵抗の直列接続ノード（３１〜３３）と上記第１制御スイッチとの間に接続された第２抵抗（３０６〜３１１）とを含んで構成することができる。その場合において、上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、上記第１抵抗列における他方の端部に上記第２制御スイッチが結合されるように構成することができる。
【００２０】
〔５〕上記〔２〕において、互いに直列接続された複数の第１抵抗（３０１〜３０５）と、上記第１抵抗の直列接続ノード（３１〜３３）と、上記第１制御スイッチとの間に接続された第２抵抗（３０６〜３１１）とを含んで上記ラダー抵抗回路が構成されるとき、以下のように構成することができる。すなわち、上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、上記第１抵抗列における他方の端部がグランドライン（ＡＶＳＳ）に結合され、上記第１抵抗列の上記グランドラインに結合された抵抗（３０５）と、それに隣接する抵抗（３０４）との間に上記第２制御スイッチが配置される。
【００２１】
〔６〕上記〔２〕において、互いに直列接続された複数の第１抵抗（３０１〜３０５）と、上記第１抵抗の直列接続ノード（３１〜３３）と、上記第１制御スイッチとの間に接続された第２抵抗（３０６〜３１１）とを含んでラダー抵抗回路が形成されるとき、以下のように構成することができる。すなわち、上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、上記第１抵抗列における他方の端部がグランドライン（ＡＶＳＳ）に結合され、上記第１抵抗の直列接続ノードと上記第２抵抗とが結合されて複数の分岐点（３１，３２，３３）が形成されるとき、上記出力ポートから最も遠い分岐点（３３）と、当該分岐点から見て上記グランドライン側に位置する上記第１抵抗（３０４）との間に上記第２制御スイッチが配置される。
【００２２】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２３】
図５には、本発明にかかる半導体装置の一例とされるマイクロコンピュータが示される。このマイクロコンピュータ１０は、ＣＰＵ（中央処理装置）１０１、ＲＯＭ（リード・オンリー・メモリ）１０２、ＲＡＭ（ランダム・アクセス・メモリ）１０３、周辺モジュール１０４、ＡＤＣ（アナログ・デジタル・コンバータ）１０５、ＤＡＣ（デジタル・アナログ・コンバータ）１０６を含み、公知の半導体集積回路技術により、単結晶シリコン基板などの一つの半導体基板に形成される。このマイクロコンピュータ１０のチップ縁辺部には、複数のポート（ＰＯＲＴ）が形成され、このマイクロコンピュータ１０の内部と外部との間で各種信号のやり取りが可能とされる。
【００２４】
上記ＣＰＵ１０１は、所定のプログラムに従って演算処理を行う。上記ＲＯＭ１０２には、上記ＣＰＵ１０１で実行されるプログラムなどが格納される。上記ＲＡＭ１０３は、上記ＣＰＵ１０１での演算処理の作業領域などに使用される。上記周辺モジュール１０４には、時間計測のためのＴＩＭＥＲ（タイマ）や、シリアル通信のためのＳＣＩ（シリアル・コミュニケーション・インタフェース）が含まれる。上記ＡＤＣ１０５は、入力されたアナログ信号をデジタル信号に変換する。上記ＤＡＣ１０６は、入力されたデジタル信号をアナログ信号に変換する。このＤＡＣ１０６の出力信号は、対応するポート１０７を介して外部出力される。
【００２５】
図６には、上記ＤＡＣ１０６に対応するポート１０７が示される。
【００２６】
上記ＤＡＣ１０６に対応するポート１０７は、外部ピンに接続されるパッド６０２が設けられ、このパッド６０２は、上記ＤＡＣ１０６の出力ポートとデジタル回路６０１の入出力ポートとの間で共有される。つまり、ＤＡＣ１０６が非アクティブ状態の場合には、デジタル回路６０１と外部との間で信号のやり取りが可能とされ、ＤＡＣ１０６がアクティブ状態の場合には、ＤＡＣ１０６からのアナログ信号の外部出力が可能とされる。このとき、デジタル回路６０１は高インピーダンス状態にされる。
【００２７】
図１には、上記ＤＡＣ１０６の構成例が示される。
【００２８】
上記ＤＡＣ１０６は、Ｒ−２Ｒ型ＤＡコンバータとされる。このＤＡＣ１０６は、特に制限されないが、３ビット構成のデジタル信号をアナログ信号に変換するもので、ラダー抵抗回路４６、第１制御スイッチ４７、第２制御スイッチ４８、及びスイッチ制御回路２０を含んで成る。
【００２９】
上記ラダー抵抗回路４６は、複数の抵抗３０１〜３１１が結合されて成る。複数の抵抗３０１〜３１１の値は互いに等しく、ここでは「Ｒ」で示される。抵抗３０１，３０２，３０３，３０４，３０５が互いに直列接続される。抵抗３０１の一端からこのＤＡＣ１０６の出力ポートＶｏｕｔが引き出される。この出力ポートＶｏｕｔは、導電ライン３２０によってパッド６０２に直結される。上記抵抗３０５は、上記第２制御スイッチ４８を介して低電位側電源ＡＶＳＳに結合される。低電位側電源ＡＶＳＳを供給するラインはグランド（ＧＮＤ）ラインとされる。上記第２制御スイッチ４８はｎチャネル型ＭＯＳトランジスタＮ４により形成される。このｎチャネル型ＭＯＳトランジスタＮ４は、スイッチ制御回路２０によってオンオフ制御される。上記複数の抵抗３０１〜３１１の直列接続ノード３１，３２，３３は、抵抗３０６，３０８，３１０が結合されることで分岐される。このような意味で、上記直列接続ノード３１，３２，３３を、「分岐点」とも称する。抵抗３０６は、抵抗３０７に直列接続される。抵抗３０８は、抵抗３０９に直列接続される。抵抗３１０は、抵抗３１１に直列接続される。
【００３０】
上記第１制御スイッチ４７は、ｎチャネル型ＭＯＳトランジスタＮ１，Ｎ２，Ｎ３と、ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とを含む。上記抵抗３０７，３０９，３１１は、それぞれ上記ｎチャネル型ＭＯＳトランジスタＮ１，Ｎ２，Ｎ３を介して低電位側電源ＡＶＳＳ（グランドライン）に結合される。また、上記抵抗３０７，３０９，３１１は、それぞれ上記ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３を介して参照電圧源ＡＶＲＥＦに結合される。この参照電圧源ＡＶＲＥＦの電位は、高電位側アナログ電源電圧（ＡＶＣＣ）に等しい。
【００３１】
図２には、上記スイッチ制御回路２０の構成例が示される。
【００３２】
上記スイッチ制御回路２０は、ＤＡＣ制御レジスタ４２、アドレス選択回路４３、データレジスタ４４、及び制御論理４５を含む。フラグＤＡＣ制御レジスタ４２には、ＤＡＣ１０６の状態を指示するフラグが設定される。アドレス選択回路４３は、上記データレジスタ４４の出力ビットを選択するための情報が格納される。上記データレジスタ４４には、上記ＤＡＣ１０６でＤＡ変換されるデジタル信号が設定される。ＤＡＣ制御レジスタ４２、アドレス選択回路４３、及びデータレジスタ４４は、マイクロコンピュータ１０内のバス（ＢＵＳ）４１に結合され、上記ＣＰＵ１０１によって書き換え可能とされる。
【００３３】
上記制御論理４５は、インバータ４５１、ノアゲート４５２，４５３、ナンドゲート４５４，４５５を含んで成る。ノアゲート４５３及びナンドゲート４５５により、ｎチャネル型ＭＯＳトランジスタＮ３及びｐチャンネル型ＭＯＳトランジスタＰ３の動作制御信号Ｓ１が形成され、ノアゲート４５２及びナンドゲート４５４により、ｎチャネル型ＭＯＳトランジスタＮ２及びｐチャンネル型ＭＯＳトランジスタＰ２の動作制御信号Ｓ２が形成される。ノアゲート４５２，４５３の一方の入力端子、及びナンドゲート４５４，４５５の一方の入力端子には、上記データレジスタ４４の出力データが伝達される。また、ノアゲート４５２，４５３の他方の入力端子には、上記ＤＡＣ制御レジスタ４２の出力がインバータ４５１で論理反転されてから伝達される。上記ナンドゲート４５４，４５５の他方の入力端子には、上記ＤＡＣ制御レジスタ４２の出力が伝達される。尚、図２では省略されているが、ｎチャネル型ＭＯＳトランジスタＮ１及びｐチャンネル型ＭＯＳトランジスタＰ１の動作制御信号Ｓ３も同様に形成される。
【００３４】
上記の構成において、ＤＡＣ制御レジスタ４２から論理値“１”が出力された場合、第２制御スイッチ４８がオンされ、抵抗３０５の一端がグランドレベルにされる。そして、データレジスタ４４の出力データに応じて、第１制御スイッチ４７の動作が制御されることで、データレジスタ４４の出力データのＤＡ変換が行われる。
【００３５】
また、ＤＡＣ制御レジスタ４２から論理値“０”が出力された場合、第１制御スイッチ４７及び第２制御スイッチ４８の双方がオフされる。これにより、ラダー抵抗回路４６は、ＤＡＣ１０６から切り放された状態となる。このため、パッド６０２から見たＤＡＣ１０６の出力ポートは、高インピーダンス状態とされるので、ＤＡＣ１０６の出力ポートＶｏｕｔが導電ライン３２０によってパッド６０２に直結されているにもかかわらず、デジタル回路６０１は、パッド６０２を介してデータの入出力を行うことができる。
【００３６】
図４には、上記ＤＡＣ１０６の比較対象とされる回路が示される。
【００３７】
図４に示される構成が、図１に示されるのと大きく相違するのは、第２制御スイッチ（ｎチャネル型ＭＯＳトランジスタ）４８、ＤＡＣ制御レジスタ４２、スイッチ制御回路２０が設けられていない点、及びＤＡＣ１０６の出力ポートＶｏｕｔとパッド６０２との間に、ＤＡＣ出力制御スイッチ２０１が設けられている点である。ＤＡＣ出力制御信号がハイレベルにされると、ＤＡＣ出力制御スイッチ２０１がオン状態にされ、ＤＡＣ１０６のアナログ出力信号がパッド６０２を介して外部出力される。また、ＤＡＣ出力制御信号がローレベルにされると、ＤＡＣ出力制御スイッチ２０１がオフ状態にされ、パッド６０２から見たＤＡＣ１０６の出力ポートが高インピーダンス状態とされる。
【００３８】
しかしながら、図４に示される構成によれば、ＤＡＣ出力制御スイッチ２０１が設けられているため、上記ＤＡＣ出力制御スイッチ２０１がアナログ電源電圧の動作範囲が律則されてしまう。すなわち、図３に基づいて既述したように、アナログ電源電圧が低い場合には、入力電圧が中間レベル（ＡＶｃｃ／２）付近でスイッチ抵抗が無限大になってしまうため、スイッチとして機能しなくなることから、図４に示される構成においては、上記ＤＡＣ出力制御スイッチによってアナログ電源電圧の動作範囲が律則されてしまう。
【００３９】
これに対して、図１及び図２に示される構成によれば、ＤＡＣ制御レジスタ４２から論理値“０”が出力された場合、第１制御スイッチ４７及び第２制御スイッチ４８の双方がオフされ、これにより、ラダー抵抗回路４６はＤＡＣ１０６から切り放された状態となる。このとき、パッド６０２から見たＤＡＣ１０６の出力ポートは、高インピーダンス状態とされるので、ＤＡＣ出力制御スイッチ２０１は不要とされ、ＤＡＣ１０６の出力ポートＶｏｕｔを、導電ライン３２０によってパッド６０２に直結することができる。このように、ＤＡＣ１０６の出力ポートＶｏｕｔが導電ライン３２０によってパッド６０２に直結され、上記ＤＡＣ出力制御スイッチ２０１が省略されているため、アナログ電源電圧が低い場合において、入力電圧が中間レベル（ＡＶｃｃ／２）付近でスイッチ抵抗が無限大になってしまうため、スイッチとして機能しなくなるという心配は不要となる。
【００４０】
上記の例によれば、以下の作用効果を得ることができる。
【００４１】
ＤＡＣ１０６の出力ポートＶｏｕｔが導電ライン３２０によってパッド６０２に直結されており、上記ＤＡＣ出力制御スイッチ２０１が省略されているため、アナログ電源電圧が低い場合においても正常動作が可能となり、アナログ電源電圧の動作範囲を拡大することができる。
【００４２】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４３】
例えば、図１において、第２制御スイッチ（ｎチャネル型ＭＯＳトランジスタ）４８を抵抗３０４と抵抗３０５との間に設けるようにしても、上記実施形態の場合と同様の作用効果を得ることができる。この場合、抵抗３０５はグランドラインに直接接続される。
【００４４】
また、上記第１抵抗の直列接続ノード３１，３２，３３と、抵抗３０６，３０８，３１０との結合箇所（分岐点）のうち、上記出力ポート（Ｖｏｕｔ）から最も遠い分岐点（３３）と、当該分岐点から見てグランドライン（ＡＶＳＳ）側に位置する抵抗３０４との間に上記第２制御スイッチ（ｎチャネル型ＭＯＳトランジスタ）４８を配置するようにしても、上記実施形態の場合と同様の作用効果を得ることができる。
【００４５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体装置に適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明にかかる半導体装置の一例とされるマイクロコンピュータに含まれるＤＡＣの構成例回路図である。
【図２】図１に示されるＤＡＣにおける主要部の詳細な構成例回路図である。
【図３】ＤＡＣ出力制御スイッチを構成するＭＯＳトランジスタの特性図である。
【図４】上記ＤＡＣの比較対象とされる回路の構成例回路図である。
【図５】上記マイクロコンピュータの全体的な構成例ブロック図である。
【図６】上記ＤＡＣに対応するポートの構成例回路図である。
【符号の説明】
【００４７】
１０ マイクロコンピュータ
２０ スイッチ制御回路
４１ バス
４２ ＤＡＣ制御レジスタ
４３ アドレス選択回路
４４ データレジスタ
４５ 制御論理
４６ ラダー抵抗回路
４７ 第１制御スイッチ
４８ 第２制御スイッチ
１０１ ＣＰＵ
１０２ ＲＯＭ
１０３ ＲＡＭ
１０４ 周辺モジュール
１０５ ＡＤＣ
１０６ ＤＡＣ
３２０ 導電ライン
６０１ デジタル回路
６０２ ポート
【特許請求の範囲】
【請求項１】
複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータと、
デジタル信号の入出力を可能とするデジタル回路と、
上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッドと、を含む半導体装置であって、
上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記ラダー抵抗回路を上記Ｒ−２Ｒ型ＤＡコンバータから切り放すためのスイッチ制御回路を含み、
上記ＤＡコンバータのアナログ信号出力ポートが導電ラインによって上記パッドに直結されて成ることを特徴とする半導体装置。
【請求項２】
複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータと、
デジタル信号の入出力を可能とするデジタル回路と、
上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッドと、を含む半導体装置であって、
上記Ｒ−２Ｒ型ＤＡコンバータは、入力されたデジタル信号に応じて上記ラダー抵抗回路に基準電圧を供給可能な第１制御スイッチと、
上記ラダー抵抗回路の端部をグランドラインに結合可能な第２制御スイッチと、
上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記第１制御スイッチ及び上記第２制御スイッチをオフ状態にするためのスイッチ制御回路と、を含むことを特徴とする半導体装置。
【請求項３】
上記スイッチ制御回路は、上記Ｒ−２Ｒ型ＤＡコンバータの状態を指示するフラグが設定される制御レジスタを含み、
上記スイッチ制御回路は、上記フラグの論理に応じて上記第１制御スイッチ及び上記第２制御スイッチの動作を制御する請求項２記載の半導体装置。
【請求項４】
上記ラダー抵抗回路は、互いに直列接続された複数の第１抵抗と、
上記第１抵抗の直列接続ノードと、上記第１制御スイッチとの間に接続された第２抵抗と、を含み、
上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、
上記第１抵抗列における他方の端部に上記第２制御スイッチが結合されて成る請求項２記載の半導体装置。
【請求項５】
上記ラダー抵抗回路は、互いに直列接続された複数の第１抵抗と、
上記第１抵抗の直列接続ノードと、上記第１制御スイッチとの間に接続された第２抵抗と、を含み、
上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、
上記第１抵抗列における他方の端部がグランドラインに結合され、
上記第１抵抗列の上記グランドラインに結合された抵抗と、それに隣接する抵抗との間に上記第２制御スイッチが配置されて成る請求項２記載の半導体装置。
【請求項６】
上記ラダー抵抗回路は、互いに直列接続された複数の第１抵抗と、
上記第１抵抗の直列接続ノードと、上記第１制御スイッチとの間に接続された第２抵抗と、を含み、
上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、
上記第１抵抗列における他方の端部がグランドラインに結合され、
上記第１抵抗の直列接続ノードと上記第２抵抗とが結合されて複数の分岐点が形成されるとき、上記出力ポートから最も遠い分岐点と、当該分岐点から見て上記グランドライン側に位置する上記第１抵抗との間に上記第２制御スイッチが配置されて成る請求項２記載の半導体装置。
【請求項１】
複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータと、
デジタル信号の入出力を可能とするデジタル回路と、
上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッドと、を含む半導体装置であって、
上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記ラダー抵抗回路を上記Ｒ−２Ｒ型ＤＡコンバータから切り放すためのスイッチ制御回路を含み、
上記ＤＡコンバータのアナログ信号出力ポートが導電ラインによって上記パッドに直結されて成ることを特徴とする半導体装置。
【請求項２】
複数の抵抗が結合されて成るラダー抵抗回路を含むＲ−２Ｒ型ＤＡコンバータと、
デジタル信号の入出力を可能とするデジタル回路と、
上記ＤＡコンバータの出力ポートと上記デジタル回路の入出力ポートとの間で共有されるパッドと、を含む半導体装置であって、
上記Ｒ−２Ｒ型ＤＡコンバータは、入力されたデジタル信号に応じて上記ラダー抵抗回路に基準電圧を供給可能な第１制御スイッチと、
上記ラダー抵抗回路の端部をグランドラインに結合可能な第２制御スイッチと、
上記Ｒ−２Ｒ型ＤＡコンバータが非アクティブ状態とされるとき、上記第１制御スイッチ及び上記第２制御スイッチをオフ状態にするためのスイッチ制御回路と、を含むことを特徴とする半導体装置。
【請求項３】
上記スイッチ制御回路は、上記Ｒ−２Ｒ型ＤＡコンバータの状態を指示するフラグが設定される制御レジスタを含み、
上記スイッチ制御回路は、上記フラグの論理に応じて上記第１制御スイッチ及び上記第２制御スイッチの動作を制御する請求項２記載の半導体装置。
【請求項４】
上記ラダー抵抗回路は、互いに直列接続された複数の第１抵抗と、
上記第１抵抗の直列接続ノードと、上記第１制御スイッチとの間に接続された第２抵抗と、を含み、
上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、
上記第１抵抗列における他方の端部に上記第２制御スイッチが結合されて成る請求項２記載の半導体装置。
【請求項５】
上記ラダー抵抗回路は、互いに直列接続された複数の第１抵抗と、
上記第１抵抗の直列接続ノードと、上記第１制御スイッチとの間に接続された第２抵抗と、を含み、
上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、
上記第１抵抗列における他方の端部がグランドラインに結合され、
上記第１抵抗列の上記グランドラインに結合された抵抗と、それに隣接する抵抗との間に上記第２制御スイッチが配置されて成る請求項２記載の半導体装置。
【請求項６】
上記ラダー抵抗回路は、互いに直列接続された複数の第１抵抗と、
上記第１抵抗の直列接続ノードと、上記第１制御スイッチとの間に接続された第２抵抗と、を含み、
上記複数の第１抵抗が互いに直列接続されて成る第１抵抗列の一方の端部から上記Ｒ−２Ｒ型ＤＡコンバータの出力ポートが引き出され、
上記第１抵抗列における他方の端部がグランドラインに結合され、
上記第１抵抗の直列接続ノードと上記第２抵抗とが結合されて複数の分岐点が形成されるとき、上記出力ポートから最も遠い分岐点と、当該分岐点から見て上記グランドライン側に位置する上記第１抵抗との間に上記第２制御スイッチが配置されて成る請求項２記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１３６２３５（Ｐ２０１０−１３６２３５Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３１１８１９（Ｐ２００８−３１１８１９）
【出願日】平成２０年１２月８日（２００８．１２．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月８日（２００８．１２．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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