半導体記憶装置、及び記憶媒体
【課題】ガベージコレクション処理による処理負荷を軽減し、ガベージコレクション処理の処理時間を短縮する。
【解決手段】フラッシュメモリ１０は、予め定められたデータサイズ領域を示すページ単位でデータを書き込み可能な不揮発性記憶部１１と、不揮発性記憶部１１の指定された領域であって、複数のページを含む該指定された領域における有効データを一時記憶する記憶部１２と、不揮発性記憶部１１のページに有効なデータがあるか否かを示すアドレスマップ情報に基づいて、指定された領域における有効データを記憶部１２に記憶させた後に、記憶部１２に記憶された有効データを連続したページに書き込むガベージコレクション処理、及びガベージコレクション処理によって変更されたアドレスマップ情報を出力する処理を実行するコントロールロジック部１３とを備える。
【解決手段】フラッシュメモリ１０は、予め定められたデータサイズ領域を示すページ単位でデータを書き込み可能な不揮発性記憶部１１と、不揮発性記憶部１１の指定された領域であって、複数のページを含む該指定された領域における有効データを一時記憶する記憶部１２と、不揮発性記憶部１１のページに有効なデータがあるか否かを示すアドレスマップ情報に基づいて、指定された領域における有効データを記憶部１２に記憶させた後に、記憶部１２に記憶された有効データを連続したページに書き込むガベージコレクション処理、及びガベージコレクション処理によって変更されたアドレスマップ情報を出力する処理を実行するコントロールロジック部１３とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及び記憶媒体に関する。
【背景技術】
【０００２】
フラッシュメモリなどの不揮発性の半導体記憶装置を備えた記憶媒体（例えば、メモリカード）が広く使用されている。このようなメモリカードは、フラッシュメモリにおいて無効になった領域を開放し、有効データが記憶された領域の断片化を解消して未使用連続領域を増やすガベージコレクション処理を行っている（例えば、特許文献１を参照）。
【０００３】
特許文献１に記載されたようなメモリカードでは、制御部（例えば、マイクロコンピュータ）、擬似スタティックランダムアクセスメモリ（以下、ＰＳＲＡＭという）、及びフラッシュメモリが、共通のデータバスに接続される（特許文献１の図１参照）。このようなメモリカードは、マイクロコンピュータがガベージコレクション処理対象とされるデータをフラッシュメモリから読み出すのに並行して、フラッシュメモリから読み出したデータをＳＲＡＭに書き込む。このようなメモリカードは、ガベージコレクション処理対象とされるデータの上記読み出しとＳＲＡＭへの書き込みとを同一のメモリサイクルで実現する。また、ガベージコレクション処理対象とされるデータは、マクロコンピュータにも取り込まれる。そのため、マクロコンピュータは、該データに含まれるセクタ管理情報を参照して、ＰＳＲＡＭに書き込むアドレスを制御することにより、ガベージコレクション処理を実行する。ここで、ガベージコレクション処理には、断片化された有効データを連続した領域に記憶させて未使用連続領域を増やすコンパクション処理を含むものとする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３１４７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載されたようなメモリカードでは、ガベージコレクション処理対象とされるデータは、マイクロコンピュータの制御によって、ＰＳＲＡＭに転送される。また、ＰＳＲＡＭに退避されたデータは、マイクロコンピュータの制御によって、フラッシュメモリに書き込まれる。そのため、マイクロコンピュータは、ＰＳＲＡＭに転送する制御をガベージコレクション処理対象とされるデータの読み出し回数分実行する必要がある。また、マイクロコンピュータは、フラッシュメモリに書き込む制御をＰＳＲＡＭに退避されたデータの書き込み回数分実行する必要がある。
つまり、特許文献１に記載されたようなメモリカード（記憶媒体）では、ガベージコレクション処理によるマイクロコンピュータ（カード制御部）の処理負荷が大きく、処理に時間がかかるという問題があった。
【０００６】
本発明は、上記問題を解決すべくなされたもので、その目的は、ガベージコレクション処理による処理負荷を軽減し、ガベージコレクション処理の処理時間を短縮する半導体記憶装置、及び記憶媒体を提供することにある。
【課題を解決するための手段】
【０００７】
上記問題を解決するために、本発明は、予め定められたデータサイズ領域を示すページ単位でデータを書き込み可能な不揮発性記憶部と、前記不揮発性記憶部の指定された領域であって、複数の前記ページを含む該指定された領域における有効データを一時記憶する一時記憶部と、前記不揮発性記憶部の前記ページに有効なデータがあるか否かを示す管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記一時記憶部に記憶された前記有効データを連続した前記ページに書き込むガベージコレクション処理、及び前記ガベージコレクション処理によって変更された前記管理情報を出力する処理を実行するロジック部とを備えることを特徴とする半導体記憶装置である。
【０００８】
また、本発明は、上記発明において、前記一時記憶部は、前記管理情報を記憶し、前記ロジック部は、前記ガベージコレクション処理によって変更された前記管理情報を前記一時記憶部に記憶させる処理を実行することを特徴とする。
【０００９】
また、本発明は、上記発明において、前記管理情報は、前記指定された領域における前記ページに有効なデータがあるか否かを示す部分管理情報であることを特徴とする。
【００１０】
また、本発明は、上記発明において、前記ガベージコレクション処理は、前記管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記指定された領域のデータを前記不揮発性記憶部に消去させ、前記指定された領域における連続した前記ページに、前記一時記憶部に記憶された前記有効データを書き込む処理であることを特徴とする。
【００１１】
また、本発明は、上記発明において、前記ガベージコレクション処理は、前記管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記指定された領域とは異なる領域における連続した前記ページに、前記一時記憶部に記憶された前記有効データを書き込む処理であることを特徴とする。
【００１２】
また、本発明は、上記発明において、前記一時記憶部が、前記不揮発性記憶部の全領域における前記管理情報を示す全体管理情報を記憶することを特徴とする。
【００１３】
また、本発明は、上記の半導体記憶装置と、前記不揮発性記憶部の全領域における前記管理情報を示す全体管理情報を記憶する管理情報記憶部と、前記管理情報記憶部に記憶されている全体管理情報に基づいて指定した前記指定された領域における前記ガベージコレクション処理を前記半導体記憶装置に実行させ、前記半導体記憶装置から出力される前記ガベージコレクション処理によって変更された前記管理情報に基づいて、前記管理情報記憶部に記憶されている前記全体管理情報を変更する制御部とを備えることを特徴とする記憶媒体である。
【００１４】
また、本発明は、上記発明において、前記制御部は、前記ガベージコレクション処理を前記半導体記憶装置に実行させる前に、前記管理情報記憶部に記憶されている前記管理情報を前記半導体記憶装置に出力することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ガベージコレクション処理による処理負荷を軽減し、ガベージコレクション処理の処理時間を短縮することができる。
【図面の簡単な説明】
【００１６】
【図１】本実施形態によるメモリカード及びフラッシュメモリを示す第１の概略ブロック図である。
【図２】本実施形態によるメモリカード及びフラッシュメモリを示す第２の概略ブロック図である。
【図３】本実施形態によるメモリカードとホスト装置の接続例を示す概略ブロック図である。
【図４】本実施形態によるメモリカード及びフラッシュメモリの処理を示すフローチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施形態による記憶媒体（例えば、メモリカード）及び半導体記憶装置（例えば、フラッシュメモリ）について図面を参照して説明する。
図１は、本実施形態によるメモリカード１及びフラッシュメモリ１０を示す第１の概略ブロック図である。
この図において、メモリカード１は、フラッシュメモリ１０、記憶部２０、カード制御部３０、発振子４０、及びスイッチ５０を備えている。なお、フラッシュメモリ１０、記憶部２０、及びカード制御部３０は、内部バス１５を介して互いに接続されている。
【００１８】
フラッシュメモリ１０（半導体記憶装置）は、不揮発性メモリを備えた集積回路（半導体装置）である。フラッシュメモリ１０は、不揮発性記憶部１１、記憶部１２、及びコントロールロジック部１３を備えている。なお、不揮発性記憶部１１、記憶部１２、及びコントロールロジック部１３は、内部バス１４を介して互いに接続されている。
【００１９】
不揮発性記憶部１１は、例えば、フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）である。不揮発性記憶部１１は、予め定められたデータサイズ領域を示すページを複数備えており、ページ単位でデータを書き込むことができる。また、不揮発性記憶部１１は、複数のページを含むブロックを備えており、ブロック単位でデータを消去する。なお、不揮発性記憶部１１は、複数のブロックを備えている。
ここで、ページのデータ長を、例えば、５１２バイトとし、ブロックは、例えば、１６Ｋバイト（Ｋは１０２４バイト）とした例を説明する。
【００２０】
記憶部１２（一時記憶部）は、例えば、ＰＳＲＡＭ（擬似スタティックランダムアクセスメモリ）などの揮発性記憶部である。記憶部１２は、ガベージコレクション処理を行う際に、不揮発性記憶部１１の指定された領域における有効データを一時記憶する。ここで、不揮発性記憶部１１の指定された領域とは、不揮発性記憶部１１のガベージコレクション処理対象となる領域であり、複数のページを含む領域である。また、この指定された領域は、後述する全体アドレスマップ情報に基づいてカード制御部３０によって指定される。このカード制御部３０によって指定される領域は、例えば、ブロック単位で指定される。
【００２１】
また、記憶部１２は、アドレスマップ情報（管理情報）を記憶する。アドレスマップ情報（管理情報）には、不揮発性記憶部１１のそれぞれのページに有効なデータ（有効データ）があるか否かを示す情報が含まれる。ここで、記憶部１２は、不揮発性記憶部１１の指定された領域のアドレスマップ情報（管理情報）を記憶する。なお、記憶部１２の詳細な構成は、図２を参照して後述する。
【００２２】
コントロールロジック部１３（ロジック部）は、フラッシュメモリ１０の各種動作を制御するロジック回路である。コントロールロジック部１３は、不揮発性記憶部１１に対するデータの消去及び書き込み処理、不揮発性記憶部１１に記憶された（書き込まれた）データの読み出し処理、ガベージコレクション処理、及びアドレスマップ制御処理の制御を行う。なお、コントロールロジック部１３の詳細な構成は、図２を参照して後述する。
ここで、ガベージコレクション処理とは、フラッシュメモリ１０の不揮発性記憶部１１において無効になった領域を開放し、有効データが記憶された領域の断片化を解消して未使用連続領域を増やす処理である。また、ガベージコレクション処理には、断片化された有効データを連続した領域に記憶させて未使用連続領域を増やすコンパクション処理を含むものとする。
【００２３】
内部バス１４は、不揮発性記憶部１１、記憶部１２、及びコントロールロジック部１３の各部から出力されるデータや制御信号などを転送する。なお。内部バス１４は、不揮発性記憶部１１、記憶部１２、及びコントロールロジック部１３の間において、共通なデータバスを含む。
【００２４】
記憶部２０（管理情報記憶部）は、例えば、ＰＳＲＡＭなどの揮発性記憶部である。記憶部２０は、不揮発性記憶部１１のデータを管理するためのアドレスマップ情報（管理情報）及び不揮発性記憶部１１に書き込むデータを記憶する。ここでのアドレスマップ情報（管理情報）は、不揮発性記憶部１１の全領域における全体アドレスマップ情報（全体管理情報）である。つまり、記憶部２０は、不揮発性記憶部１１の全領域におけるアドレスマップ情報を示す全体アドレスマップ情報を記憶する。全体アドレスマップ情報には、不揮発性記憶部１１の全領域におけるそれぞれのページに有効なデータ（有効データ）があるか否かを示す情報が含まれる。
【００２５】
例えば、全体アドレスマップ情報には、不揮発性記憶部１１の全領域におけるそれぞれのページが有効なデータ領域、無効なデータ領域、及び未使用データ領域のいずれかを示す情報が含まれる。
なお、全体アドレスマップ情報は、メモリカード１に電力が供給された際に、カード制御部３０によって記憶部２０に記憶される。メモリカード１に電力が供給された際に、カード制御部３０は、不揮発性記憶部１１に記憶されているデータを読み出し、読み出したデータに基づいて、全体アドレスマップ情報を生成する。不揮発性記憶部１１に記憶されているデータには、例えば、不揮発性記憶部１１の各ページに対応した利用状況を示す情報（有効なデータ領域、無効なデータ領域、及び未使用データ領域のいずれかを示す情報）が含まれている。そして、ＣＰＵ３６は、生成した全体アドレスマップ情報を記憶部２０に記憶させる。
なお、上述の各ページに対応した利用状況を示す情報は、例えば、不揮発性記憶部１１にデータを書き込む又は、データを消去する際に、カード制御部３０によって、不揮発性記憶部１１に書き込まれる。
また、記憶部２０は、ホストＩ／Ｆ部３９を介してホスト装置２（図３参照）から出力されたデータを一時記憶する。
【００２６】
発振子４０は、例えば、水晶発振子であり、カード制御部３０に接続されている。発振子４０は、メモリカード１内で使用するクロックを発振する。
スイッチ５０は、メモリカード１の使用者によって切り替えられるように配置され、出力端子がカード制御部３０に接続されている。スイッチ５０は、２つの入力端子を備え、一方の入力端子が電源線ＶＣＣに、他方の入力端子がグランド線に接続されている。スイッチ５０は、出力端子に、電源線ＶＣＣの電位又はグランド線の電位を出力し、メモリカード１にデータの書き込みを禁止する状態と、データの書き込みを許可する状態とを切り替える。
【００２７】
カード制御部３０（制御部）は、メモリカード１の各部を制御する。カード制御部３０は、メモリカード１が接続されるホスト装置２（図３参照）から供給されるコマンドに応じて、フラッシュメモリ１０に記憶されているファイルデータを読み出す処理やフラッシュメモリ１０にファイルデータを書き込む処理などを制御する。
カード制御部３０は、記憶部２０に記憶されている全体アドレスマップ情報に基づいて、不揮発性記憶部１１の指定した領域におけるガベージコレクション処理をフラッシュメモリ１０に実行させる。また、カード制御部３０は、フラッシュメモリ１０から出力されるガベージコレクション処理によって変更されたアドレスマップ情報（管理情報）に基づいて、記憶部２０に記憶されている全体アドレスマップ情報を変更する。
さらに、カード制御部３０は、ガベージコレクション処理をフラッシュメモリ１０に実行させる前に、記憶部２０に記憶されているアドレスマップ情報（管理情報）をフラッシュメモリ１０に出力する。
【００２８】
また、カード制御部３０は、レジスタ部３３、データバッファ部３４、ＥＣＣ（Error Check and Correction）部３５、ＣＰＵ（Central Processing Unit）３６、ＯＳＣ（Oscillator）コントローラ部３７、及びホストＩ／Ｆ（インターフェース）部３９を備えている。なお、レジスタ部３３、データバッファ部３４、及びホストＩ／Ｆ部３９は、内部バス３８を介して互いに接続されている。
レジスタ部３３は、ホスト装置２からホストＩ／Ｆ部３９を介して供給されたコマンド情報を記憶する。レジスタ部３３は、記憶したコマンド情報をＣＰＵ３６に供給する。また、レジスタ部３３は、コマンド処理の終了情報やメモリカード１の状態情報などの情報を記憶し、ホストＩ／Ｆ部３９を介してホスト装置２に出力する。
なお、スイッチ５０から出力される書き込み許可／禁止に関する情報も、レジスタ部３３に記憶される。
【００２９】
データバッファ部３４は、ホスト装置２からホストＩ／Ｆ部３９を介して供給された書き込みデータ、及びＣＰＵ３６によってフラッシュメモリ１０の不揮発性記憶部１１から読み出されたデータを一時記憶する。
ＥＣＣ部３５は、フラッシュメモリ１０の不揮発性記憶部１１に書き込まれるデータの誤り訂正符号を生成する。また、ＥＣＣ部３５は、フラッシュメモリ１０から読み出されたデータと誤り訂正符号とに基づいて、読み出されたデータの誤り訂正処理を行う。
ＯＳＣコントローラ部３７は、発振子４０を発振させて、クロック信号を生成し、カード制御部３０の各部に供給する。
【００３０】
ＣＰＵ３６は、ホスト装置２から供給されたコマンド情報をレジスタ部３３から読み出して、コマンド情報に応じたコマンド処理を実行する。このコマンド処理によって、ＣＰＵ３６は、上述したフラッシュメモリ１０にガベージコレクション処理を実行させる処理、及び記憶部２０に記憶されている全体アドレスマップ情報を変更する処理の制御を行う。
【００３１】
ホストＩ／Ｆ部３９は、ホスト装置２とメモリカード１との間のデータ転送を行う。ホストＩ／Ｆ部３９は、シリアル信号線によるシリアルデータ転送を行うシリアルＩ／Ｆ部３１と、パラレル信号線によるパラレルデータ転送を行うパラレルＩ／Ｆ部３２とを備えている。本実施形態では、ホストＩ／Ｆ部３９は、シリアルデータ転送とパラレルデータ転送とを切り替えて使用できる場合の例である。
なお、ホストＩ／Ｆ部３９において、ＤＡＴＡ０端子〜ＤＡＴＡ３端子は、パラレル信号転送用のデータ端子であり、ＳＤＩＯ端子は。シリアルデータ転送用のデータ端子である。また、ＳＣＬＫ端子はデータ転送用のクロック信号を供給する端子であり、ＢＳ端子は、データ転送におけるバス状態を切り替える端子である。また、ＶＣＣ端子及びＶＳＳ端子は、電源供給用の端子であり、ＩＮＳ端子は、メモリカード１が接続されたか否かをホスト装置２が判定するための端子である。
【００３２】
次に、本実施形態におけるフラッシュメモリ１０（半導体記憶装置）について、図２を参照して詳細に説明する。
図２は、本実施形態によるメモリカード１及びフラッシュメモリ１０を示す第２の概略ブロック図である。この図において、図１と同じ構成には同一の符号を付してその説明を省略し、図１との相違点のみについて説明する。
【００３３】
この図において、記憶部２０（管理情報記憶部）は、全体アドレスマップ記憶部８０を含んでいる。
全体アドレスマップ記憶部８０は、上述した全体アドレスマップ情報（全体管理情報）を記憶する。
【００３４】
この図において、記憶部１２（一時記憶部）は、アドレスマップ領域６０、及びユーザデータ領域７０を備えている。
アドレスマップ領域６０（管理情報記憶領域）には、ガベージコレクション処理を行う領域（カード制御部３０によって指定された不揮発性記憶部１１内の領域）に対応したアドレスマップ情報（管理情報）が記憶される。このアドレスマップ情報には、不揮発性記憶部１１の各ページに有効なデータ（有効データ）があるか否かを示す管理情報を含んでいる。なお、本実施形態では、上述したように、このアドレスマップ情報は、カード制御部３０によって指定された不揮発性記憶部１１内の領域に対応した部分アドレスマップ情報である。つまり、このアドレスマップ情報は、カード制御部３０によって指定された領域におけるページに有効なデータ（有効データ）があるか否かを示す部分管理情報である。
なお、アドレスマップ領域６０は、１ブロック分以上のアドレスマップ情報を記憶する容量を有している。
【００３５】
また、アドレスマップ領域６０に記憶されるアドレスマップ情報には、旧ブロック情報６１、旧ページ情報６２、新ブロック情報６３、及び新ページ情報６４が含まれている。
旧ブロック情報６１は、ガベージコレクション処理を行うブロック（指定された領域）を指定する情報である。つまり、旧ブロック情報６１は、ガベージコレクション処理が行われる前のファイルデータが記憶されていたブロックのアドレス情報である。なお、旧ブロック情報６１は、全体アドレスマップ記憶部８０に記憶されている全体アドレスマップ情報におけるガベージコレクション処理対象となる領域に対応したブロックアドレス情報であり、カード制御部３０によってアドレスマップ領域６０に転送される。
【００３６】
旧ページ情報６２は、旧ブロック情報６１によって指定されたブロックにおいて、各ページに有効データがあるか否かを示す情報である。旧ページ情報６２は、旧ブロック情報６１と同様に、全体アドレスマップ記憶部８０に記憶されている全体アドレスマップ情報におけるガベージコレクション処理対象となる領域に対応したページ情報であり、カード制御部３０によってアドレスマップ領域６０に転送される。
つまり、旧ブロック情報６１、及び旧ページ情報６２は、ガベージコレクション処理が行われる前の古いアドレスマップ情報（管理情報）である。
【００３７】
これに対して、新ブロック情報６３、及び新ページ情報６４は、ガベージコレクション処理が行われた後の新しいアドレスマップ情報（管理情報）である。新ブロック情報６３、及び新ページ情報６４は、コントロールロジック部１３のアドレスマップ制御部１３２によって、アドレスマップ領域６０に記憶される。
なお、新ブロック情報６３は、ガベージコレクション処理が行われた後のブロックアドレス情報を示し、新ページ情報６４は、新ブロック情報６３によって指定されたブロックにおいて、各ページに有効データがあるか否かを示す情報である。
【００３８】
ユーザデータ領域７０には、不揮発性記憶部１１のガベージコレクション処理対象となる領域における有効データが一時記憶される。なお、ユーザデータ領域７０は、１ブロック分以上のデータを記憶する容量を有している。
【００３９】
また、図２において、コントロールロジック部１３は、ガベージコレクション制御部１３１及びアドレスマップ制御部１３２を備えている。
ガベージコレクション制御部１３１は、カード制御部３０の指示に応じて、不揮発性記憶部１１の指定された領域（例えば、指定された１ブロック）のガベージコレクション処理を実行する。ここで、ガベージコレクション処理において、ガベージコレクション制御部１３１は、アドレスマップ領域６０に記憶されるアドレスマップ情報に基づいて、不揮発性記憶部１１の指定された領域における有効データをユーザデータ領域７０に記憶させる制御を行う。その後に、ガベージコレクション制御部１３１は、ユーザデータ領域７０に記憶された有効データを、不揮発性記憶部１１の連続したページに順次書き込む制御を行う。なお、有効データを書き込むページは、不揮発性記憶部１１の指定された領域（指定された１ブロック）内のページでもよいし、別のブロック内のページでもよい。また、ガベージコレクション制御部１３１は、不揮発性記憶部１１の指定された領域のデータを消去する制御を行う。さらに、ガベージコレクション制御部１３１は、ガベージコレクション処理を実行した後に、ガベージコレクション処理が終了したことを示す終了情報（例えば、終了フラグ）をカード制御部３０に対して出力する。
【００４０】
アドレスマップ制御部１３２は、アドレスマップ制御処理を実行する。具体的に、アドレスマップ制御部１３２は、カード制御部３０の指示によって、全体アドレスマップ記憶部８０から転送されたアドレスマップ情報（旧ブロック情報６１及び旧ページ情報６２）をアドレスマップ領域６０に記憶させる制御を行う。また、アドレスマップ制御部１３２は、ガベージコレクション処理後に、新しいアドレスマップ情報（新ブロック情報６３及び新ページ情報６４）をアドレスマップ領域６０に記憶させる制御を行う。
さらに、アドレスマップ制御部１３２は、ガベージコレクション処理によって変更されたアドレスマップ情報（管理情報）を出力する処理を実行する。つまり、アドレスマップ制御部１３２は、カード制御部３０の要求に応じて、アドレスマップ領域６０に記憶された新しいアドレスマップ情報（新ブロック情報６３及び新ページ情報６４）をカード制御部３０及び記憶部２０の全体アドレスマップ記憶部８０に出力する制御を行う。
【００４１】
図３は、本実施形態によるメモリカード１とホスト装置２の接続例を示す概略ブロック図である。この図において、図１と同じ構成には同一の符号を付してその説明を省略し、図１との相違点のみについて説明する。
この図における本実施形態では、メモリカード１は、ホスト装置２と接続され、データ処理システムとして適用される場合の例である。ホスト装置２は、メモリカード１に対してファイルデータの書き込み及び読み出しを行う。つまり、ホスト装置２は、例えば、メモリカード１の不揮発性記憶部１１に対して、ファイルデータをセクタ単位で書き込み及び読み出しする。ここで、セクタとは、メモリカード１に対してファイルデータの書き込み及び読み出しに用いる予め定められた記録単位である。また、１セクタのデータサイズは、例えば、メモリカード１の不揮発性記憶部１１におけるページサイズと等しいものとし、ここでは、５１２バイトとした例を説明する。
【００４２】
また、ホスト装置２は、ホスト制御部２１、ディスプレイ部２３、外部メモリＩ／F部２４、及びＩ／Ｏ（入出力）部２５を備えている。なお、ホスト制御部２１、ディスプレイ部２３、外部メモリＩ／F部２４、及びＩ／Ｏ（入出力）部２５は、内部バス２６を介して互いに接続されている。
ホスト制御部２１は、ホスト装置２の各部の制御を行う。ホスト制御部２１は、外部メモリＩ／Ｆ部２４を介して、メモリカード１に記憶（記録）されたファイルデータの読み出し、及び書き込みを制御する。
【００４３】
記憶部２２は、ホスト装置２がデータ処理を行う際に使用するデータを一時記憶する。ディスプレイ部２３は、データ処理した結果などを表示する。Ｉ／Ｏ部２５は、各種信号及びデータの入出力を行う。
外部メモリＩ／F部２４は、ホスト装置２とメモリカード１との間のデータ転送を行う。外部メモリＩ／F部２４は、メモリカード１に対して、コマンド情報、データ（ファイルデータを含む）、及び制御信号を供給する。また、外部メモリＩ／F部２４は、メモリカード１から出力されるデータ（ファイルデータを含む）、及びコマンド処理の終了情報やメモリカード１の状態情報などの情報を受信する。
【００４４】
次に、本実施形態におけるメモリカード１及びフラッシュメモリ１０の動作について説明する。
本実施形態の一例として、ホスト装置２からセクタデータの書き込みが要求された場合のメモリカード１における動作について、図４を参照して説明する。
図４は、本実施形態によるメモリカード１及びフラッシュメモリ１０の処理を示すフローチャートである。この図において、フローチャートは、ホスト装置２の処理とメモリカード１の処理の２つを示す。
【００４５】
まず、ホスト装置２は、ファイルデータ（セクタデータ）をメモリカード１に書き込む場合に、メモリカード１にファイルの書き込みコマンドを発行する（ステップＳ１０１）。つまり、ホスト装置２は、ファイルデータ（セクタデータ）を書き込むコマンド情報をメモリカード１に出力する。
【００４６】
次に、ホスト装置２は、書き込みデータの転送を行う（ステップＳ１０２）。つまり、ホスト装置２は、ファイルデータ（セクタデータ）をメモリカード１に転送する。ホスト装置２は、ファイルデータ（セクタデータ）をメモリカード１に転送（出力）した後に、書き込みコマンドの終了情報がメモリカード１から出力されるまで待つ。
【００４７】
次に、メモリカード１による処理に移り、メモリカード１は、書き込みデータを記憶部２０に記憶させる（ステップＳ２０１）。つまり、まず、ホストＩ／Ｆ部３９が、ホスト装置２から出力されたコマンド情報を受信して内部バス３８を介してレジスタ部３３に出力する。レジスタ部３３は、コマンド情報を記憶する。また、ホストＩ／Ｆ部３９が、ホスト装置２から転送された書き込みデータ（セクタデータ）を受信して内部バス３８を介してデータバッファ部３４に出力する。データバッファ部３４は、ホストＩ／Ｆ部３９から出力されたセクタデータを記憶する。次に、ＣＰＵ３６が、レジスタ部３３に記憶されたコマンド情報を読み出す。さらに、ＣＰＵ３６は、読み出したコマンド情報に基づいて、データバッファ部３４に記憶されたセクタデータを記憶部２０に記憶させる制御を行う。これにより、記憶部２０は、ホストＩ／Ｆ部３９を介してホスト装置２から出力されたセクタデータを記憶する。
【００４８】
次に、メモリカード１のカード制御部３０は、全体アドレスマップ情報を参照する（ステップＳ２０２）。つまり、カード制御部３０のＣＰＵ３６が、全体アドレスマップ情報を記憶部２０の全体アドレスマップ記憶部８０から読み出して、全体アドレスマップ情報に基づいて書き込みを行うブロックを指定する。そして、カード制御部３０のＣＰＵ３６が、書き込みを行うブロックに対応するアドレスマップ情報を、記憶部２０の全体アドレスマップ記憶部８０から読み出して、書き込みを行うブロックのページ（セクタ）の利用状況を確認する。なお、全体アドレスマップ情報は、メモリカード１に電力が供給された際に、カード制御部３０のＣＰＵ３６によって記憶部２０に記憶されている。
【００４９】
次に、ＣＰＵ３６は、ガベージコレクション処理の必要か否かを判定する（ステップＳ２０３）。つまり、ＣＰＵ３６は、例えば、全体を書き換え可能なブロックが存在しない場合に、ガベージコレクション処理の必要があると判定し、処理をステップＳ２０４に進める。また、ＣＰＵ３６は、例えば、全体を書き換え可能なブロックが存在する場合に、ガベージコレクション処理の必要がないと判定し、処理をステップＳ２０７に進める。なお、ＣＰＵ３６は、ガベージコレクション処理の必要か否かを、全体アドレスマップ記憶部８０から読み出したアドレスマップ情報に基づいて判定する。
【００５０】
次に、ステップＳ２０４の処理において、ＣＰＵ３６は、ガベージコレクション処理を行うブロックを指定し、指定したブロックのアドレスマップ情報をフラッシュメモリ１０に転送する。つまり、ＣＰＵ３６は、指定したブロックのガベージコレクション処理をフラッシュメモリ１０に処理させる。
なお、本実施形態では、指定された領域を１つのブロックとし、ガベージコレクション処理後の有効データも同一のブロックに書き込む場合の例を説明する。
【００５１】
次に、フラッシュメモリ１０は、ガベージコレクション処理を実行する（ステップＳ２０５）。つまり、コントロールロジック部１３は、アドレスマップ情報に基づいて、指定されたブロックにおける有効データを記憶部１２に記憶させる。その後に、コントロールロジック部１３は、指定されたブロックのデータを不揮発性記憶部１１に消去させる。そして、コントロールロジック部１３は、指定されたブロックにおける連続したページに、記憶部１２に記憶された有効データを書き込む処理を実行する。
【００５２】
さらに具体的に、フラッシュメモリ１０によるガベージコレクション処理を説明すると、ステップＳ２０４の処理によって、コントロールロジック部１３は、カード制御部３０のＣＰＵ３６から転送されたアドレスマップ情報を記憶部１２のアドレスマップ領域６０に記憶させる。つまり、コントロールロジック部１３は、指定されたブロックのアドレスマップ情報（旧ブロック情報６１及び旧ページ情報６２）を記憶部１２のアドレスマップ領域６０に記憶させる。
【００５３】
次に、コントロールロジック部１３は、不揮発性記憶部１１の指定されたブロックの有効データを記憶部１２に退避させる（ステップＳ３０１）。つまり、コントロールロジック部１３は、記憶部１２のアドレスマップ領域６０に記憶されているアドレスマップ情報（旧ブロック情報６１及び旧ページ情報６２）に基づいて、指定されたブロックの有効データを記憶部１２のユーザデータ領域７０に転送して記憶させる。なお、有効データは、旧ページ情報６２によってページ単位に判定される。
【００５４】
また、旧ブロック情報６１には、指定されたブロック（ガベージコレクション処理対象のブロック）のアドレスが含まれている。また、コントロールロジック部１３は、指定されたブロックの有効データをユーザデータ領域７０に退避させる際に、有効データをユーザデータ領域７０の連続した領域に記憶させて、無効データの領域を削除してデータサイズを圧縮するコンパクション処理を行う。この処理は、例えば、無効データである場合に、ユーザデータ領域７０の記憶位置を指定するアドレス情報を変更せずに、ユーザデータ領域７０にデータを記憶させ、有効データである場合に、アドレス情報を変更してユーザデータ領域７０にデータを記憶させる。これにより、有効データのみが、ユーザデータ領域７０の連続した領域に記憶される。
【００５５】
次に、フラッシュメモリ１０は、指定されたブロックのデータを消去する（ステップＳ３０２）。つまり、コントロールロジック部１３は、指定されたブロックのデータを不揮発性記憶部１１に消去させる制御を行う。
【００５６】
次に、フラッシュメモリ１０は、記憶部１２に退避させた有効データを指定されたブロックに書き込む（ステップＳ３０３）。つまり、コントロールロジック部１３は、記憶部１２のユーザデータ領域７０に退避させた有効データをページ単位で読み出し、不揮発性記憶部１１の指定されたブロックにページ単位で書き込む制御を行う。この際に、コントロールロジック部１３は、指定されたブロックの連続したページに順次有効データを書き込む。なお、指定されたブロックの連続したページは、例えば、指定されたブロックにおける最下位アドレスのページから連続したページである。
【００５７】
次に、フラッシュメモリ１０は、指定されたブロックの新アドレスマップ情報を記憶部１２に記憶させる（ステップＳ３０４）。つまり、アドレスマップ制御部１３２が、記憶部１２のアドレスマップ領域６０に記憶されているアドレスマップ情報を変更する。具体的には、アドレスマップ制御部１３２は、ガベージコレクション処理後のアドレスマップ情報（新ブロック情報６３及び新ページ情報６４）をアドレスマップ領域６０に記憶させる。そして、アドレスマップ制御部１３２は、ガベージコレクション処理が終了したことを示す終了フラグを、カード制御部３０のＣＰＵ３６に対して出力する。
【００５８】
次に、メモリカード１における処理に戻り、ＣＰＵ３６は、指定されたブロックの新アドレスマップ情報をフラッシュメモリ１０から読み出して、全体アドレスマップ情報を更新（変更）する（ステップＳ２０６）。つまり、ＣＰＵ３６は、ガベージコレクション処理後のアドレスマップ情報を出力させる要求をフラッシュメモリ１０に行い、フラッシュメモリ１０のアドレスマップ制御部１３２は、アドレスマップ領域６０に記憶されているガベージコレクション処理後のアドレスマップ情報（新ブロック情報６３及び新ページ情報６４）を出力する。ＣＰＵ３６は、フラッシュメモリ１０から出力されたガベージコレクション処理後のアドレスマップ情報を記憶部２０の全体アドレスマップ記憶部８０に記憶させて、全体アドレスマップ情報を変更させる。
【００５９】
次に、ＣＰＵ３６は、記憶部２０に記憶されている書き込みデータを不揮発性記憶部１１に書き込む（ステップＳ２０７）。なお、ガベージコレクション処理が行われた場合には、ＣＰＵ３６は、上述のガベージコレクション処理を行ったブロック（指定されたブロック）において、未使用領域となったページ（例えば、有効データのある最上ページアドレスの次のページ）に、記憶部２０に記憶されている書き込みデータを順次書き込む制御を行う。
【００６０】
次に、ＣＰＵ３６は、ステップＳ２０７における書き込み処理に伴う全体アドレスマップ情報の更新（変更）する（ステップＳ２０８）。なお、ＣＰＵ３６は、全体アドレスマップ情報の変更後に、ホスト装置２に対して、書き込みコマンドが終了したことを示す終了情報をホストＩ／Ｆ部３９に出力させる。これにより、ＣＰＵ３６は、処理を終了させる。
【００６１】
次に、ホスト装置２は、メモリカード１０によって出力された書き込みコマンドの終了情報を受信する（ステップＳ１０３）。これにより、ホスト装置２は、書き込みコマンドの処理を終了させる。
【００６２】
なお、上述した図４に示される実施形態では、指定された領域を１つのブロックとし、ガベージコレクション処理後の有効データも同一のブロックに書き込む場合の例を説明したが、不揮発性記憶部１１に未書き込みのブロックがある場合には、以下のような処理を行ってもよい。例えば、ガベージコレクション処理後の有効データを指定されたブロックとは異なる別のブロックに書き込む処理を行ってもよい。つまり、コントロールロジック部１３は、アドレスマップ情報に基づいて、指定されたブロックにおける有効データを記憶部１２に記憶させる。その後に、コントロールロジック部１３は、指定されたブロックとは異なるブロックにおける連続したページに、記憶部１２に記憶された有効データを書き込む処理を実行する。この場合、新ブロック情報６３には、指定されたブロックとは異なるブロックを示すアドレス情報が含まれていると共に、指定されたブロック全体を無効とする情報が含まれてもよい。
また、この場合には、コントロールロジック部１３は、ガベージコレクション処理において、指定されたブロックのデータを不揮発性記憶部１１に消去させる処理を実行してもよいし、実行しなくてもよい。但し、この消去させる処理を実行させない場合には、ガベージコレクション処理とは別に、コントロールロジック部１３又はカード制御部３０が、無効にされたブロックを消去する処理を行う必要がある。
【００６３】
以上のように、本実施形態によるフラッシュメモリ１０は、記憶部１２（一時記憶部）が、不揮発性記憶部１１の指定されたブロックにおける有効データを一時記憶する。そして、コントロールロジック部１３（ロジック部）が、指定されたブロックに対するガベージコレクション処理、及びガベージコレクション処理によって変更されたアドレスマップ情報を出力する処理を実行する。また、ガベージコレクション処理において、コントロールロジック部１３は、アドレスマップ情報（管理情報）に基づいて、指定されたブロック（領域）における有効データを記憶部１２に記憶させる。その後、コントロールロジック部１３は、記憶部１２に記憶された有効データを連続したページに書き込む。つまり、フラッシュメモリ１０が備えるコントロールロジック部１３が、ガベージコレクション処理を行い、カード制御部３０は、フラッシュメモリ１０から出力されるアドレスマップ情報に基づいて、アドレスマップ情報の変更を行う。
【００６４】
これにより、フラッシュメモリ１０では、ガベージコレクション処理の際に必要なデータ転送が、コントロールロジック部１３による制御によって、フラッシュメモリ１０内部で行われる。そのため、カード制御部３０が、特許文献１に記載されているような複数回のコマンド処理（データの読み出し回数分及びデータの書き込み回数分）によりフラッシュメモリ１０に対する連続した読み出し及び書き込みを制御する必要がない。つまり、フラッシュメモリ１０では、カード制御部３０が、ガベージコレクション処理を指示する１回のコマンド処理により、ガベージコレクション処理を実行することができる。よって、メモリカード１は、メモリカード１のカード制御部３０による処理負荷を軽減することができる。
また、上述のように、１回のコマンド処理により、ガベージコレクション処理の際に必要なデータ転送が行われるため、カード制御部３０とフラッシュメモリ１０との間におけるコマンド情報及びデータの転送回数を低減できる。したがって、メモリカード１は、ガベージコレクション処理の処理時間を短縮することができる。
また、カード制御部３０による処理負荷が軽減されるため、メモリカード１の消費電力を低減することができる。
【００６５】
なお、本発明の実施形態によれば、フラッシュメモリ１０（半導体記憶装置）は、予め定められたデータサイズ領域を示すページ単位でデータを書き込み可能な不揮発性記憶部１１と、不揮発性記憶部１１の指定された領域であって、複数のページを含む該指定された領域における有効データを一時記憶する記憶部１２（一時記憶部）と、不揮発性記憶部１１のページに有効なデータ（有効データ）があるか否かを示すアドレスマップ情報（管理情報）に基づいて、指定された領域における有効データを記憶部１２に記憶させた後に、記憶部１２に記憶された有効データを連続したページに書き込むガベージコレクション処理、及びガベージコレクション処理によって変更されたアドレスマップ情報を出力する処理を実行するコントロールロジック部１３（ロジック部）とを備える。
これにより、フラッシュメモリ１０は、メモリカード１のカード制御部３０によるガベージコレクション処理による処理負荷を軽減し、ガベージコレクション処理の処理時間を短縮することができる。
【００６６】
また、記憶部１２（一時記憶部）は、アドレスマップ情報（管理情報）を記憶し、コントロールロジック部１３（ロジック部）は、ガベージコレクション処理によって変更されたアドレスマップ情報を記憶部１２に記憶させる処理を実行する。
これにより、フラッシュメモリ１０の内部に、アドレスマップ情報を記憶させるため、ガベージコレクション処理中に、フラッシュメモリ１０は、記憶部２０に記憶されているアドレスマップ情報を、カード制御部３０を介して読み出す必要がなくなる。したがって、フラッシュメモリ１０は、ガベージコレクション処理の処理時間をさらに短縮することができる。
【００６７】
また、アドレスマップ情報（管理情報）は、指定された領域におけるページに有効なデータ（有効データ）があるか否かを示す部分アドレスマップ情報（部分管理情報）である。
これにより、情報量が減るため、アドレスマップ情報の転送による時間を短縮することができる。したがって、フラッシュメモリ１０は、メモリカード１のカード制御部３０によるガベージコレクション処理による処理負荷をさらに軽減し、ガベージコレクション処理の処理時間をさらに短縮することができる。また、記憶部１２の記憶容量を低減することができるため、フラッシュメモリ１０のチップサイズを縮小することができる。
【００６８】
また、ガベージコレクション処理は、アドレスマップ情報に基づいて、指定された領域における有効データを記憶部１２（一時記憶部）に記憶させた後に、指定された領域のデータを不揮発性記憶部１１に消去させ、指定された領域における連続したページに、記憶部１２に記憶された有効データを書き込む処理である。
これにより、フラッシュメモリ１０は、不揮発性記憶部１１の無効になった領域を開放し、有効データが記憶された領域の断片化を解消して、未使用連続領域を効率よく増やすことができる。
【００６９】
ガベージコレクション処理は、アドレスマップ情報に基づいて、指定された領域における有効データを記憶部１２（一時記憶部）に記憶させた後に、指定された領域とは異なる領域における連続したページに、記憶部１２に記憶された有効データを書き込む処理である。
これにより、コントロールロジック部１３は、指定された領域とは異なる領域にガベージコレクション処理のデータを書き込むため、指定された領域をガベージコレクション処理中に消去しなくてもよい。そのため、フラッシュメモリ１０は、ガベージコレクション処理の処理時間をさらに短縮することができる。
【００７０】
また、本発明の実施形態によれば、メモリカード１（記憶媒体）は、上述のフラッシュメモリ１０（半導体記憶装置）と、不揮発性記憶部１１の全領域におけるアドレスマップ情報を示す全体アドレスマップ情報（全体管理情報）を記憶する記憶部２０（管理情報記憶部）と、記憶部２０に記憶されている全体アドレスマップ情報に基づいて指定した上述の指定された領域におけるガベージコレクション処理をフラッシュメモリ１０に実行させ、フラッシュメモリ１０から出力されるガベージコレクション処理によって変更されたアドレスマップ情報に基づいて、記憶部２０に記憶されている全体アドレスマップ情報を変更するカード制御部３０（制御部）とを備える。
これにより、メモリカード１は、ガベージコレクション処理を指示するカード制御部３０による１回のコマンド処理により、ガベージコレクション処理を実行することができる。また、この１回のコマンド処理により、ガベージコレクション処理の際に必要なデータ転送が行われるため、カード制御部３０とフラッシュメモリ１０との間におけるコマンド情報及びデータの転送回数を低減できる。したがって、メモリカード１は、カード制御部３０によるガベージコレクション処理による処理負荷を軽減し、ガベージコレクション処理の処理時間を短縮することができる。
【００７１】
また、カード制御部３０（制御部）は、ガベージコレクション処理をフラッシュメモリ１０（半導体記憶装置）に実行させる前に、記憶部２０（管理情報記憶部）に記憶されているアドレスマップ情報（管理情報）をフラッシュメモリ１０に出力する。
これにより、記憶部２０に記憶されているアドレスマップ情報に基づいて、ガベージコレクション処理を実行するため、フラッシュメモリ１０は、ガベージコレクション処理の際に、自身でアドレスマップ情報を生成する必要がなく、ガベージコレクション処理の処理時間を短縮することができる。そのため、メモリカード１は、ガベージコレクション処理の処理時間をさらに短縮することができる。
【００７２】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。上記の実施形態において、ファイルデータの書き込みに用いる記録単位であるセクタのサイズと、不揮発性記憶部１１の一度に書き込みできるデータサイズ領域であるページのサイズとが等しい（５１２バイト）である場合の形態を説明したが、これに限定されるものではない。例えば、セクタのサイズが、ページのサイズより大きい形態でもよいし、セクタのサイズが、ページのサイズより小さい形態でもよい。
【００７３】
また、上記の実施形態において、ガベージコレクション処理を行う際に、カード制御部３０によって指定される領域を、データの消去単位である１ブロックとする形態を説明したが、複数ブロックが指定される形態でもよい。また、この場合、複数のブロックに記憶されている有効データを、指定されたブロック数より少数のブロックに圧縮することも可能である。例えば、２つのブロックに記憶された有効データを１つのブロックにまとめて書き込みことが可能になる。そのため、このような場合には、ガベージコレクション処理によって、より多くの未使用連続領域を確保することができる。
【００７４】
また、上記の実施形態において、アドレスマップ領域６０には、１ブロック分のアドレスマップ情報を記憶させる形態を説明したが、２つ以上のブロック分のアドレスマップ情報を記憶させる形態でもよいし、全体アドレスマップ情報を記憶させる形態でもよい。すなわち、記憶部１２が、不揮発性記憶部１１の全領域におけるアドレスマップ情報（管理情報）を示す全体アドレスマップ情報（全体管理情報）を記憶してもよい。なお、この場合には、記憶部２０を備えない形態でもよい。
【００７５】
また、上記の実施形態において、メモリカード１は、フラッシュメモリ１０を１つ備える形態を説明したが、複数のフラッシュメモリ１０を備える形態でもよい。メモリカード１が複数のフラッシュメモリ１０を備える場合、１つのフラッシュメモリ１０においてガベージコレクション処理を行っている間に、他のフラッシュメモリ１０にアクセスすることができる。そのため、メモリカード１の処理速度を向上することができる。
特に、この場合において、上述したように記憶部１２が、不揮発性記憶部１１の全体アドレスマップ情報を記憶し、記憶部２０を備えない形態では、フラッシュメモリ１０単独でガベージコレクション処理を行うことができる。これにより、カード制御部３０は、ガベージコレクション処理の実行コマンドをフラッシュメモリ１０ａに送付するだけで処理を完了できるため、内部バス１５におけるデータの転送量を大幅に削減することができる。
また、図２に示される内部バス１５の代わりに、無線によるインターフェースを用いてデータを転送する形態でもよい。この場合、無線インターフェースを追加したフラッシュメモリ１０を複数備えて、３次元に配置してもよい。
【００７６】
また、上記の実施形態において、フラッシュメモリ１０は、アドレスマップ領域６０を備えず、コントロールロジック部１３が、カード制御部３０を介さずに、記憶部２０に記憶されているアドレスマップ情報を読み出して使用する形態でもよい。
【００７７】
また、上記の実施形態において、不揮発性記憶部１１にフラッシュＥＥＰＲＯＭを用いる形態を説明したが、フラッシュ型でないＥＥＰＲＯＭなどの他の書き換え可能な不揮発性メモリを用いる形態でもよい。
また、上記の実施形態において、記憶部１２及び記憶部２０は、ＰＳＲＡＭを用いる形態を説明したが、ＳＲＡＭを用いる形態でもよいし、他の揮発性メモリを用いる形態でもよい。
【００７８】
また、上記の実施形態において、記憶媒体の例として、メモリカード１に適用する例を説明したが、これに限定されるものではなく、例えば、ＵＳＢ（Universal Serial Bus）メモリやＳＤメモリカードなどに適用する形態でもよい。
また、メモリカード１とホスト装置２との間のインターフェースは、上記の実施形態に限定されるものではなく、他のインターフェースを用いる形態でもよい。
【符号の説明】
【００７９】
１…メモリカード、２…ホスト装置、１０…フラッシュメモリ、１１…不揮発性記憶部、１２，２０，２２…記憶部、１３…コントロールロジック部、１４，１５，２６，３８…内部バス、２１…ホスト制御部、２３…ディスプレイ部、２４…外部メモリＩ／F部、２５…Ｉ／Ｏ部、３０…カード制御部、３１…シリアルＩ／Ｆ部、３２…パラレルＩ／Ｆ部、３３…レジスタ部、３４…データバッファ部、３５…ＥＣＣ部、３６…ＣＰＵ、３７…ＯＳＣコントローラ部、３９…ホストＩ／Ｆ部、４０…発振子、５０…スイッチ、６０…アドレスマップ領域、６１…旧ブロック情報、６２…旧ページ情報、６３…新ブロック情報、６４…新ページ情報、７０…ユーザデータ領域、８０…全体アドレスマップ記憶部、１３１…ガベージコレクション制御部、１３２…アドレスマップ制御部
【技術分野】
【０００１】
本発明は、半導体記憶装置、及び記憶媒体に関する。
【背景技術】
【０００２】
フラッシュメモリなどの不揮発性の半導体記憶装置を備えた記憶媒体（例えば、メモリカード）が広く使用されている。このようなメモリカードは、フラッシュメモリにおいて無効になった領域を開放し、有効データが記憶された領域の断片化を解消して未使用連続領域を増やすガベージコレクション処理を行っている（例えば、特許文献１を参照）。
【０００３】
特許文献１に記載されたようなメモリカードでは、制御部（例えば、マイクロコンピュータ）、擬似スタティックランダムアクセスメモリ（以下、ＰＳＲＡＭという）、及びフラッシュメモリが、共通のデータバスに接続される（特許文献１の図１参照）。このようなメモリカードは、マイクロコンピュータがガベージコレクション処理対象とされるデータをフラッシュメモリから読み出すのに並行して、フラッシュメモリから読み出したデータをＳＲＡＭに書き込む。このようなメモリカードは、ガベージコレクション処理対象とされるデータの上記読み出しとＳＲＡＭへの書き込みとを同一のメモリサイクルで実現する。また、ガベージコレクション処理対象とされるデータは、マクロコンピュータにも取り込まれる。そのため、マクロコンピュータは、該データに含まれるセクタ管理情報を参照して、ＰＳＲＡＭに書き込むアドレスを制御することにより、ガベージコレクション処理を実行する。ここで、ガベージコレクション処理には、断片化された有効データを連続した領域に記憶させて未使用連続領域を増やすコンパクション処理を含むものとする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３１４７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載されたようなメモリカードでは、ガベージコレクション処理対象とされるデータは、マイクロコンピュータの制御によって、ＰＳＲＡＭに転送される。また、ＰＳＲＡＭに退避されたデータは、マイクロコンピュータの制御によって、フラッシュメモリに書き込まれる。そのため、マイクロコンピュータは、ＰＳＲＡＭに転送する制御をガベージコレクション処理対象とされるデータの読み出し回数分実行する必要がある。また、マイクロコンピュータは、フラッシュメモリに書き込む制御をＰＳＲＡＭに退避されたデータの書き込み回数分実行する必要がある。
つまり、特許文献１に記載されたようなメモリカード（記憶媒体）では、ガベージコレクション処理によるマイクロコンピュータ（カード制御部）の処理負荷が大きく、処理に時間がかかるという問題があった。
【０００６】
本発明は、上記問題を解決すべくなされたもので、その目的は、ガベージコレクション処理による処理負荷を軽減し、ガベージコレクション処理の処理時間を短縮する半導体記憶装置、及び記憶媒体を提供することにある。
【課題を解決するための手段】
【０００７】
上記問題を解決するために、本発明は、予め定められたデータサイズ領域を示すページ単位でデータを書き込み可能な不揮発性記憶部と、前記不揮発性記憶部の指定された領域であって、複数の前記ページを含む該指定された領域における有効データを一時記憶する一時記憶部と、前記不揮発性記憶部の前記ページに有効なデータがあるか否かを示す管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記一時記憶部に記憶された前記有効データを連続した前記ページに書き込むガベージコレクション処理、及び前記ガベージコレクション処理によって変更された前記管理情報を出力する処理を実行するロジック部とを備えることを特徴とする半導体記憶装置である。
【０００８】
また、本発明は、上記発明において、前記一時記憶部は、前記管理情報を記憶し、前記ロジック部は、前記ガベージコレクション処理によって変更された前記管理情報を前記一時記憶部に記憶させる処理を実行することを特徴とする。
【０００９】
また、本発明は、上記発明において、前記管理情報は、前記指定された領域における前記ページに有効なデータがあるか否かを示す部分管理情報であることを特徴とする。
【００１０】
また、本発明は、上記発明において、前記ガベージコレクション処理は、前記管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記指定された領域のデータを前記不揮発性記憶部に消去させ、前記指定された領域における連続した前記ページに、前記一時記憶部に記憶された前記有効データを書き込む処理であることを特徴とする。
【００１１】
また、本発明は、上記発明において、前記ガベージコレクション処理は、前記管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記指定された領域とは異なる領域における連続した前記ページに、前記一時記憶部に記憶された前記有効データを書き込む処理であることを特徴とする。
【００１２】
また、本発明は、上記発明において、前記一時記憶部が、前記不揮発性記憶部の全領域における前記管理情報を示す全体管理情報を記憶することを特徴とする。
【００１３】
また、本発明は、上記の半導体記憶装置と、前記不揮発性記憶部の全領域における前記管理情報を示す全体管理情報を記憶する管理情報記憶部と、前記管理情報記憶部に記憶されている全体管理情報に基づいて指定した前記指定された領域における前記ガベージコレクション処理を前記半導体記憶装置に実行させ、前記半導体記憶装置から出力される前記ガベージコレクション処理によって変更された前記管理情報に基づいて、前記管理情報記憶部に記憶されている前記全体管理情報を変更する制御部とを備えることを特徴とする記憶媒体である。
【００１４】
また、本発明は、上記発明において、前記制御部は、前記ガベージコレクション処理を前記半導体記憶装置に実行させる前に、前記管理情報記憶部に記憶されている前記管理情報を前記半導体記憶装置に出力することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ガベージコレクション処理による処理負荷を軽減し、ガベージコレクション処理の処理時間を短縮することができる。
【図面の簡単な説明】
【００１６】
【図１】本実施形態によるメモリカード及びフラッシュメモリを示す第１の概略ブロック図である。
【図２】本実施形態によるメモリカード及びフラッシュメモリを示す第２の概略ブロック図である。
【図３】本実施形態によるメモリカードとホスト装置の接続例を示す概略ブロック図である。
【図４】本実施形態によるメモリカード及びフラッシュメモリの処理を示すフローチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施形態による記憶媒体（例えば、メモリカード）及び半導体記憶装置（例えば、フラッシュメモリ）について図面を参照して説明する。
図１は、本実施形態によるメモリカード１及びフラッシュメモリ１０を示す第１の概略ブロック図である。
この図において、メモリカード１は、フラッシュメモリ１０、記憶部２０、カード制御部３０、発振子４０、及びスイッチ５０を備えている。なお、フラッシュメモリ１０、記憶部２０、及びカード制御部３０は、内部バス１５を介して互いに接続されている。
【００１８】
フラッシュメモリ１０（半導体記憶装置）は、不揮発性メモリを備えた集積回路（半導体装置）である。フラッシュメモリ１０は、不揮発性記憶部１１、記憶部１２、及びコントロールロジック部１３を備えている。なお、不揮発性記憶部１１、記憶部１２、及びコントロールロジック部１３は、内部バス１４を介して互いに接続されている。
【００１９】
不揮発性記憶部１１は、例えば、フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）である。不揮発性記憶部１１は、予め定められたデータサイズ領域を示すページを複数備えており、ページ単位でデータを書き込むことができる。また、不揮発性記憶部１１は、複数のページを含むブロックを備えており、ブロック単位でデータを消去する。なお、不揮発性記憶部１１は、複数のブロックを備えている。
ここで、ページのデータ長を、例えば、５１２バイトとし、ブロックは、例えば、１６Ｋバイト（Ｋは１０２４バイト）とした例を説明する。
【００２０】
記憶部１２（一時記憶部）は、例えば、ＰＳＲＡＭ（擬似スタティックランダムアクセスメモリ）などの揮発性記憶部である。記憶部１２は、ガベージコレクション処理を行う際に、不揮発性記憶部１１の指定された領域における有効データを一時記憶する。ここで、不揮発性記憶部１１の指定された領域とは、不揮発性記憶部１１のガベージコレクション処理対象となる領域であり、複数のページを含む領域である。また、この指定された領域は、後述する全体アドレスマップ情報に基づいてカード制御部３０によって指定される。このカード制御部３０によって指定される領域は、例えば、ブロック単位で指定される。
【００２１】
また、記憶部１２は、アドレスマップ情報（管理情報）を記憶する。アドレスマップ情報（管理情報）には、不揮発性記憶部１１のそれぞれのページに有効なデータ（有効データ）があるか否かを示す情報が含まれる。ここで、記憶部１２は、不揮発性記憶部１１の指定された領域のアドレスマップ情報（管理情報）を記憶する。なお、記憶部１２の詳細な構成は、図２を参照して後述する。
【００２２】
コントロールロジック部１３（ロジック部）は、フラッシュメモリ１０の各種動作を制御するロジック回路である。コントロールロジック部１３は、不揮発性記憶部１１に対するデータの消去及び書き込み処理、不揮発性記憶部１１に記憶された（書き込まれた）データの読み出し処理、ガベージコレクション処理、及びアドレスマップ制御処理の制御を行う。なお、コントロールロジック部１３の詳細な構成は、図２を参照して後述する。
ここで、ガベージコレクション処理とは、フラッシュメモリ１０の不揮発性記憶部１１において無効になった領域を開放し、有効データが記憶された領域の断片化を解消して未使用連続領域を増やす処理である。また、ガベージコレクション処理には、断片化された有効データを連続した領域に記憶させて未使用連続領域を増やすコンパクション処理を含むものとする。
【００２３】
内部バス１４は、不揮発性記憶部１１、記憶部１２、及びコントロールロジック部１３の各部から出力されるデータや制御信号などを転送する。なお。内部バス１４は、不揮発性記憶部１１、記憶部１２、及びコントロールロジック部１３の間において、共通なデータバスを含む。
【００２４】
記憶部２０（管理情報記憶部）は、例えば、ＰＳＲＡＭなどの揮発性記憶部である。記憶部２０は、不揮発性記憶部１１のデータを管理するためのアドレスマップ情報（管理情報）及び不揮発性記憶部１１に書き込むデータを記憶する。ここでのアドレスマップ情報（管理情報）は、不揮発性記憶部１１の全領域における全体アドレスマップ情報（全体管理情報）である。つまり、記憶部２０は、不揮発性記憶部１１の全領域におけるアドレスマップ情報を示す全体アドレスマップ情報を記憶する。全体アドレスマップ情報には、不揮発性記憶部１１の全領域におけるそれぞれのページに有効なデータ（有効データ）があるか否かを示す情報が含まれる。
【００２５】
例えば、全体アドレスマップ情報には、不揮発性記憶部１１の全領域におけるそれぞれのページが有効なデータ領域、無効なデータ領域、及び未使用データ領域のいずれかを示す情報が含まれる。
なお、全体アドレスマップ情報は、メモリカード１に電力が供給された際に、カード制御部３０によって記憶部２０に記憶される。メモリカード１に電力が供給された際に、カード制御部３０は、不揮発性記憶部１１に記憶されているデータを読み出し、読み出したデータに基づいて、全体アドレスマップ情報を生成する。不揮発性記憶部１１に記憶されているデータには、例えば、不揮発性記憶部１１の各ページに対応した利用状況を示す情報（有効なデータ領域、無効なデータ領域、及び未使用データ領域のいずれかを示す情報）が含まれている。そして、ＣＰＵ３６は、生成した全体アドレスマップ情報を記憶部２０に記憶させる。
なお、上述の各ページに対応した利用状況を示す情報は、例えば、不揮発性記憶部１１にデータを書き込む又は、データを消去する際に、カード制御部３０によって、不揮発性記憶部１１に書き込まれる。
また、記憶部２０は、ホストＩ／Ｆ部３９を介してホスト装置２（図３参照）から出力されたデータを一時記憶する。
【００２６】
発振子４０は、例えば、水晶発振子であり、カード制御部３０に接続されている。発振子４０は、メモリカード１内で使用するクロックを発振する。
スイッチ５０は、メモリカード１の使用者によって切り替えられるように配置され、出力端子がカード制御部３０に接続されている。スイッチ５０は、２つの入力端子を備え、一方の入力端子が電源線ＶＣＣに、他方の入力端子がグランド線に接続されている。スイッチ５０は、出力端子に、電源線ＶＣＣの電位又はグランド線の電位を出力し、メモリカード１にデータの書き込みを禁止する状態と、データの書き込みを許可する状態とを切り替える。
【００２７】
カード制御部３０（制御部）は、メモリカード１の各部を制御する。カード制御部３０は、メモリカード１が接続されるホスト装置２（図３参照）から供給されるコマンドに応じて、フラッシュメモリ１０に記憶されているファイルデータを読み出す処理やフラッシュメモリ１０にファイルデータを書き込む処理などを制御する。
カード制御部３０は、記憶部２０に記憶されている全体アドレスマップ情報に基づいて、不揮発性記憶部１１の指定した領域におけるガベージコレクション処理をフラッシュメモリ１０に実行させる。また、カード制御部３０は、フラッシュメモリ１０から出力されるガベージコレクション処理によって変更されたアドレスマップ情報（管理情報）に基づいて、記憶部２０に記憶されている全体アドレスマップ情報を変更する。
さらに、カード制御部３０は、ガベージコレクション処理をフラッシュメモリ１０に実行させる前に、記憶部２０に記憶されているアドレスマップ情報（管理情報）をフラッシュメモリ１０に出力する。
【００２８】
また、カード制御部３０は、レジスタ部３３、データバッファ部３４、ＥＣＣ（Error Check and Correction）部３５、ＣＰＵ（Central Processing Unit）３６、ＯＳＣ（Oscillator）コントローラ部３７、及びホストＩ／Ｆ（インターフェース）部３９を備えている。なお、レジスタ部３３、データバッファ部３４、及びホストＩ／Ｆ部３９は、内部バス３８を介して互いに接続されている。
レジスタ部３３は、ホスト装置２からホストＩ／Ｆ部３９を介して供給されたコマンド情報を記憶する。レジスタ部３３は、記憶したコマンド情報をＣＰＵ３６に供給する。また、レジスタ部３３は、コマンド処理の終了情報やメモリカード１の状態情報などの情報を記憶し、ホストＩ／Ｆ部３９を介してホスト装置２に出力する。
なお、スイッチ５０から出力される書き込み許可／禁止に関する情報も、レジスタ部３３に記憶される。
【００２９】
データバッファ部３４は、ホスト装置２からホストＩ／Ｆ部３９を介して供給された書き込みデータ、及びＣＰＵ３６によってフラッシュメモリ１０の不揮発性記憶部１１から読み出されたデータを一時記憶する。
ＥＣＣ部３５は、フラッシュメモリ１０の不揮発性記憶部１１に書き込まれるデータの誤り訂正符号を生成する。また、ＥＣＣ部３５は、フラッシュメモリ１０から読み出されたデータと誤り訂正符号とに基づいて、読み出されたデータの誤り訂正処理を行う。
ＯＳＣコントローラ部３７は、発振子４０を発振させて、クロック信号を生成し、カード制御部３０の各部に供給する。
【００３０】
ＣＰＵ３６は、ホスト装置２から供給されたコマンド情報をレジスタ部３３から読み出して、コマンド情報に応じたコマンド処理を実行する。このコマンド処理によって、ＣＰＵ３６は、上述したフラッシュメモリ１０にガベージコレクション処理を実行させる処理、及び記憶部２０に記憶されている全体アドレスマップ情報を変更する処理の制御を行う。
【００３１】
ホストＩ／Ｆ部３９は、ホスト装置２とメモリカード１との間のデータ転送を行う。ホストＩ／Ｆ部３９は、シリアル信号線によるシリアルデータ転送を行うシリアルＩ／Ｆ部３１と、パラレル信号線によるパラレルデータ転送を行うパラレルＩ／Ｆ部３２とを備えている。本実施形態では、ホストＩ／Ｆ部３９は、シリアルデータ転送とパラレルデータ転送とを切り替えて使用できる場合の例である。
なお、ホストＩ／Ｆ部３９において、ＤＡＴＡ０端子〜ＤＡＴＡ３端子は、パラレル信号転送用のデータ端子であり、ＳＤＩＯ端子は。シリアルデータ転送用のデータ端子である。また、ＳＣＬＫ端子はデータ転送用のクロック信号を供給する端子であり、ＢＳ端子は、データ転送におけるバス状態を切り替える端子である。また、ＶＣＣ端子及びＶＳＳ端子は、電源供給用の端子であり、ＩＮＳ端子は、メモリカード１が接続されたか否かをホスト装置２が判定するための端子である。
【００３２】
次に、本実施形態におけるフラッシュメモリ１０（半導体記憶装置）について、図２を参照して詳細に説明する。
図２は、本実施形態によるメモリカード１及びフラッシュメモリ１０を示す第２の概略ブロック図である。この図において、図１と同じ構成には同一の符号を付してその説明を省略し、図１との相違点のみについて説明する。
【００３３】
この図において、記憶部２０（管理情報記憶部）は、全体アドレスマップ記憶部８０を含んでいる。
全体アドレスマップ記憶部８０は、上述した全体アドレスマップ情報（全体管理情報）を記憶する。
【００３４】
この図において、記憶部１２（一時記憶部）は、アドレスマップ領域６０、及びユーザデータ領域７０を備えている。
アドレスマップ領域６０（管理情報記憶領域）には、ガベージコレクション処理を行う領域（カード制御部３０によって指定された不揮発性記憶部１１内の領域）に対応したアドレスマップ情報（管理情報）が記憶される。このアドレスマップ情報には、不揮発性記憶部１１の各ページに有効なデータ（有効データ）があるか否かを示す管理情報を含んでいる。なお、本実施形態では、上述したように、このアドレスマップ情報は、カード制御部３０によって指定された不揮発性記憶部１１内の領域に対応した部分アドレスマップ情報である。つまり、このアドレスマップ情報は、カード制御部３０によって指定された領域におけるページに有効なデータ（有効データ）があるか否かを示す部分管理情報である。
なお、アドレスマップ領域６０は、１ブロック分以上のアドレスマップ情報を記憶する容量を有している。
【００３５】
また、アドレスマップ領域６０に記憶されるアドレスマップ情報には、旧ブロック情報６１、旧ページ情報６２、新ブロック情報６３、及び新ページ情報６４が含まれている。
旧ブロック情報６１は、ガベージコレクション処理を行うブロック（指定された領域）を指定する情報である。つまり、旧ブロック情報６１は、ガベージコレクション処理が行われる前のファイルデータが記憶されていたブロックのアドレス情報である。なお、旧ブロック情報６１は、全体アドレスマップ記憶部８０に記憶されている全体アドレスマップ情報におけるガベージコレクション処理対象となる領域に対応したブロックアドレス情報であり、カード制御部３０によってアドレスマップ領域６０に転送される。
【００３６】
旧ページ情報６２は、旧ブロック情報６１によって指定されたブロックにおいて、各ページに有効データがあるか否かを示す情報である。旧ページ情報６２は、旧ブロック情報６１と同様に、全体アドレスマップ記憶部８０に記憶されている全体アドレスマップ情報におけるガベージコレクション処理対象となる領域に対応したページ情報であり、カード制御部３０によってアドレスマップ領域６０に転送される。
つまり、旧ブロック情報６１、及び旧ページ情報６２は、ガベージコレクション処理が行われる前の古いアドレスマップ情報（管理情報）である。
【００３７】
これに対して、新ブロック情報６３、及び新ページ情報６４は、ガベージコレクション処理が行われた後の新しいアドレスマップ情報（管理情報）である。新ブロック情報６３、及び新ページ情報６４は、コントロールロジック部１３のアドレスマップ制御部１３２によって、アドレスマップ領域６０に記憶される。
なお、新ブロック情報６３は、ガベージコレクション処理が行われた後のブロックアドレス情報を示し、新ページ情報６４は、新ブロック情報６３によって指定されたブロックにおいて、各ページに有効データがあるか否かを示す情報である。
【００３８】
ユーザデータ領域７０には、不揮発性記憶部１１のガベージコレクション処理対象となる領域における有効データが一時記憶される。なお、ユーザデータ領域７０は、１ブロック分以上のデータを記憶する容量を有している。
【００３９】
また、図２において、コントロールロジック部１３は、ガベージコレクション制御部１３１及びアドレスマップ制御部１３２を備えている。
ガベージコレクション制御部１３１は、カード制御部３０の指示に応じて、不揮発性記憶部１１の指定された領域（例えば、指定された１ブロック）のガベージコレクション処理を実行する。ここで、ガベージコレクション処理において、ガベージコレクション制御部１３１は、アドレスマップ領域６０に記憶されるアドレスマップ情報に基づいて、不揮発性記憶部１１の指定された領域における有効データをユーザデータ領域７０に記憶させる制御を行う。その後に、ガベージコレクション制御部１３１は、ユーザデータ領域７０に記憶された有効データを、不揮発性記憶部１１の連続したページに順次書き込む制御を行う。なお、有効データを書き込むページは、不揮発性記憶部１１の指定された領域（指定された１ブロック）内のページでもよいし、別のブロック内のページでもよい。また、ガベージコレクション制御部１３１は、不揮発性記憶部１１の指定された領域のデータを消去する制御を行う。さらに、ガベージコレクション制御部１３１は、ガベージコレクション処理を実行した後に、ガベージコレクション処理が終了したことを示す終了情報（例えば、終了フラグ）をカード制御部３０に対して出力する。
【００４０】
アドレスマップ制御部１３２は、アドレスマップ制御処理を実行する。具体的に、アドレスマップ制御部１３２は、カード制御部３０の指示によって、全体アドレスマップ記憶部８０から転送されたアドレスマップ情報（旧ブロック情報６１及び旧ページ情報６２）をアドレスマップ領域６０に記憶させる制御を行う。また、アドレスマップ制御部１３２は、ガベージコレクション処理後に、新しいアドレスマップ情報（新ブロック情報６３及び新ページ情報６４）をアドレスマップ領域６０に記憶させる制御を行う。
さらに、アドレスマップ制御部１３２は、ガベージコレクション処理によって変更されたアドレスマップ情報（管理情報）を出力する処理を実行する。つまり、アドレスマップ制御部１３２は、カード制御部３０の要求に応じて、アドレスマップ領域６０に記憶された新しいアドレスマップ情報（新ブロック情報６３及び新ページ情報６４）をカード制御部３０及び記憶部２０の全体アドレスマップ記憶部８０に出力する制御を行う。
【００４１】
図３は、本実施形態によるメモリカード１とホスト装置２の接続例を示す概略ブロック図である。この図において、図１と同じ構成には同一の符号を付してその説明を省略し、図１との相違点のみについて説明する。
この図における本実施形態では、メモリカード１は、ホスト装置２と接続され、データ処理システムとして適用される場合の例である。ホスト装置２は、メモリカード１に対してファイルデータの書き込み及び読み出しを行う。つまり、ホスト装置２は、例えば、メモリカード１の不揮発性記憶部１１に対して、ファイルデータをセクタ単位で書き込み及び読み出しする。ここで、セクタとは、メモリカード１に対してファイルデータの書き込み及び読み出しに用いる予め定められた記録単位である。また、１セクタのデータサイズは、例えば、メモリカード１の不揮発性記憶部１１におけるページサイズと等しいものとし、ここでは、５１２バイトとした例を説明する。
【００４２】
また、ホスト装置２は、ホスト制御部２１、ディスプレイ部２３、外部メモリＩ／F部２４、及びＩ／Ｏ（入出力）部２５を備えている。なお、ホスト制御部２１、ディスプレイ部２３、外部メモリＩ／F部２４、及びＩ／Ｏ（入出力）部２５は、内部バス２６を介して互いに接続されている。
ホスト制御部２１は、ホスト装置２の各部の制御を行う。ホスト制御部２１は、外部メモリＩ／Ｆ部２４を介して、メモリカード１に記憶（記録）されたファイルデータの読み出し、及び書き込みを制御する。
【００４３】
記憶部２２は、ホスト装置２がデータ処理を行う際に使用するデータを一時記憶する。ディスプレイ部２３は、データ処理した結果などを表示する。Ｉ／Ｏ部２５は、各種信号及びデータの入出力を行う。
外部メモリＩ／F部２４は、ホスト装置２とメモリカード１との間のデータ転送を行う。外部メモリＩ／F部２４は、メモリカード１に対して、コマンド情報、データ（ファイルデータを含む）、及び制御信号を供給する。また、外部メモリＩ／F部２４は、メモリカード１から出力されるデータ（ファイルデータを含む）、及びコマンド処理の終了情報やメモリカード１の状態情報などの情報を受信する。
【００４４】
次に、本実施形態におけるメモリカード１及びフラッシュメモリ１０の動作について説明する。
本実施形態の一例として、ホスト装置２からセクタデータの書き込みが要求された場合のメモリカード１における動作について、図４を参照して説明する。
図４は、本実施形態によるメモリカード１及びフラッシュメモリ１０の処理を示すフローチャートである。この図において、フローチャートは、ホスト装置２の処理とメモリカード１の処理の２つを示す。
【００４５】
まず、ホスト装置２は、ファイルデータ（セクタデータ）をメモリカード１に書き込む場合に、メモリカード１にファイルの書き込みコマンドを発行する（ステップＳ１０１）。つまり、ホスト装置２は、ファイルデータ（セクタデータ）を書き込むコマンド情報をメモリカード１に出力する。
【００４６】
次に、ホスト装置２は、書き込みデータの転送を行う（ステップＳ１０２）。つまり、ホスト装置２は、ファイルデータ（セクタデータ）をメモリカード１に転送する。ホスト装置２は、ファイルデータ（セクタデータ）をメモリカード１に転送（出力）した後に、書き込みコマンドの終了情報がメモリカード１から出力されるまで待つ。
【００４７】
次に、メモリカード１による処理に移り、メモリカード１は、書き込みデータを記憶部２０に記憶させる（ステップＳ２０１）。つまり、まず、ホストＩ／Ｆ部３９が、ホスト装置２から出力されたコマンド情報を受信して内部バス３８を介してレジスタ部３３に出力する。レジスタ部３３は、コマンド情報を記憶する。また、ホストＩ／Ｆ部３９が、ホスト装置２から転送された書き込みデータ（セクタデータ）を受信して内部バス３８を介してデータバッファ部３４に出力する。データバッファ部３４は、ホストＩ／Ｆ部３９から出力されたセクタデータを記憶する。次に、ＣＰＵ３６が、レジスタ部３３に記憶されたコマンド情報を読み出す。さらに、ＣＰＵ３６は、読み出したコマンド情報に基づいて、データバッファ部３４に記憶されたセクタデータを記憶部２０に記憶させる制御を行う。これにより、記憶部２０は、ホストＩ／Ｆ部３９を介してホスト装置２から出力されたセクタデータを記憶する。
【００４８】
次に、メモリカード１のカード制御部３０は、全体アドレスマップ情報を参照する（ステップＳ２０２）。つまり、カード制御部３０のＣＰＵ３６が、全体アドレスマップ情報を記憶部２０の全体アドレスマップ記憶部８０から読み出して、全体アドレスマップ情報に基づいて書き込みを行うブロックを指定する。そして、カード制御部３０のＣＰＵ３６が、書き込みを行うブロックに対応するアドレスマップ情報を、記憶部２０の全体アドレスマップ記憶部８０から読み出して、書き込みを行うブロックのページ（セクタ）の利用状況を確認する。なお、全体アドレスマップ情報は、メモリカード１に電力が供給された際に、カード制御部３０のＣＰＵ３６によって記憶部２０に記憶されている。
【００４９】
次に、ＣＰＵ３６は、ガベージコレクション処理の必要か否かを判定する（ステップＳ２０３）。つまり、ＣＰＵ３６は、例えば、全体を書き換え可能なブロックが存在しない場合に、ガベージコレクション処理の必要があると判定し、処理をステップＳ２０４に進める。また、ＣＰＵ３６は、例えば、全体を書き換え可能なブロックが存在する場合に、ガベージコレクション処理の必要がないと判定し、処理をステップＳ２０７に進める。なお、ＣＰＵ３６は、ガベージコレクション処理の必要か否かを、全体アドレスマップ記憶部８０から読み出したアドレスマップ情報に基づいて判定する。
【００５０】
次に、ステップＳ２０４の処理において、ＣＰＵ３６は、ガベージコレクション処理を行うブロックを指定し、指定したブロックのアドレスマップ情報をフラッシュメモリ１０に転送する。つまり、ＣＰＵ３６は、指定したブロックのガベージコレクション処理をフラッシュメモリ１０に処理させる。
なお、本実施形態では、指定された領域を１つのブロックとし、ガベージコレクション処理後の有効データも同一のブロックに書き込む場合の例を説明する。
【００５１】
次に、フラッシュメモリ１０は、ガベージコレクション処理を実行する（ステップＳ２０５）。つまり、コントロールロジック部１３は、アドレスマップ情報に基づいて、指定されたブロックにおける有効データを記憶部１２に記憶させる。その後に、コントロールロジック部１３は、指定されたブロックのデータを不揮発性記憶部１１に消去させる。そして、コントロールロジック部１３は、指定されたブロックにおける連続したページに、記憶部１２に記憶された有効データを書き込む処理を実行する。
【００５２】
さらに具体的に、フラッシュメモリ１０によるガベージコレクション処理を説明すると、ステップＳ２０４の処理によって、コントロールロジック部１３は、カード制御部３０のＣＰＵ３６から転送されたアドレスマップ情報を記憶部１２のアドレスマップ領域６０に記憶させる。つまり、コントロールロジック部１３は、指定されたブロックのアドレスマップ情報（旧ブロック情報６１及び旧ページ情報６２）を記憶部１２のアドレスマップ領域６０に記憶させる。
【００５３】
次に、コントロールロジック部１３は、不揮発性記憶部１１の指定されたブロックの有効データを記憶部１２に退避させる（ステップＳ３０１）。つまり、コントロールロジック部１３は、記憶部１２のアドレスマップ領域６０に記憶されているアドレスマップ情報（旧ブロック情報６１及び旧ページ情報６２）に基づいて、指定されたブロックの有効データを記憶部１２のユーザデータ領域７０に転送して記憶させる。なお、有効データは、旧ページ情報６２によってページ単位に判定される。
【００５４】
また、旧ブロック情報６１には、指定されたブロック（ガベージコレクション処理対象のブロック）のアドレスが含まれている。また、コントロールロジック部１３は、指定されたブロックの有効データをユーザデータ領域７０に退避させる際に、有効データをユーザデータ領域７０の連続した領域に記憶させて、無効データの領域を削除してデータサイズを圧縮するコンパクション処理を行う。この処理は、例えば、無効データである場合に、ユーザデータ領域７０の記憶位置を指定するアドレス情報を変更せずに、ユーザデータ領域７０にデータを記憶させ、有効データである場合に、アドレス情報を変更してユーザデータ領域７０にデータを記憶させる。これにより、有効データのみが、ユーザデータ領域７０の連続した領域に記憶される。
【００５５】
次に、フラッシュメモリ１０は、指定されたブロックのデータを消去する（ステップＳ３０２）。つまり、コントロールロジック部１３は、指定されたブロックのデータを不揮発性記憶部１１に消去させる制御を行う。
【００５６】
次に、フラッシュメモリ１０は、記憶部１２に退避させた有効データを指定されたブロックに書き込む（ステップＳ３０３）。つまり、コントロールロジック部１３は、記憶部１２のユーザデータ領域７０に退避させた有効データをページ単位で読み出し、不揮発性記憶部１１の指定されたブロックにページ単位で書き込む制御を行う。この際に、コントロールロジック部１３は、指定されたブロックの連続したページに順次有効データを書き込む。なお、指定されたブロックの連続したページは、例えば、指定されたブロックにおける最下位アドレスのページから連続したページである。
【００５７】
次に、フラッシュメモリ１０は、指定されたブロックの新アドレスマップ情報を記憶部１２に記憶させる（ステップＳ３０４）。つまり、アドレスマップ制御部１３２が、記憶部１２のアドレスマップ領域６０に記憶されているアドレスマップ情報を変更する。具体的には、アドレスマップ制御部１３２は、ガベージコレクション処理後のアドレスマップ情報（新ブロック情報６３及び新ページ情報６４）をアドレスマップ領域６０に記憶させる。そして、アドレスマップ制御部１３２は、ガベージコレクション処理が終了したことを示す終了フラグを、カード制御部３０のＣＰＵ３６に対して出力する。
【００５８】
次に、メモリカード１における処理に戻り、ＣＰＵ３６は、指定されたブロックの新アドレスマップ情報をフラッシュメモリ１０から読み出して、全体アドレスマップ情報を更新（変更）する（ステップＳ２０６）。つまり、ＣＰＵ３６は、ガベージコレクション処理後のアドレスマップ情報を出力させる要求をフラッシュメモリ１０に行い、フラッシュメモリ１０のアドレスマップ制御部１３２は、アドレスマップ領域６０に記憶されているガベージコレクション処理後のアドレスマップ情報（新ブロック情報６３及び新ページ情報６４）を出力する。ＣＰＵ３６は、フラッシュメモリ１０から出力されたガベージコレクション処理後のアドレスマップ情報を記憶部２０の全体アドレスマップ記憶部８０に記憶させて、全体アドレスマップ情報を変更させる。
【００５９】
次に、ＣＰＵ３６は、記憶部２０に記憶されている書き込みデータを不揮発性記憶部１１に書き込む（ステップＳ２０７）。なお、ガベージコレクション処理が行われた場合には、ＣＰＵ３６は、上述のガベージコレクション処理を行ったブロック（指定されたブロック）において、未使用領域となったページ（例えば、有効データのある最上ページアドレスの次のページ）に、記憶部２０に記憶されている書き込みデータを順次書き込む制御を行う。
【００６０】
次に、ＣＰＵ３６は、ステップＳ２０７における書き込み処理に伴う全体アドレスマップ情報の更新（変更）する（ステップＳ２０８）。なお、ＣＰＵ３６は、全体アドレスマップ情報の変更後に、ホスト装置２に対して、書き込みコマンドが終了したことを示す終了情報をホストＩ／Ｆ部３９に出力させる。これにより、ＣＰＵ３６は、処理を終了させる。
【００６１】
次に、ホスト装置２は、メモリカード１０によって出力された書き込みコマンドの終了情報を受信する（ステップＳ１０３）。これにより、ホスト装置２は、書き込みコマンドの処理を終了させる。
【００６２】
なお、上述した図４に示される実施形態では、指定された領域を１つのブロックとし、ガベージコレクション処理後の有効データも同一のブロックに書き込む場合の例を説明したが、不揮発性記憶部１１に未書き込みのブロックがある場合には、以下のような処理を行ってもよい。例えば、ガベージコレクション処理後の有効データを指定されたブロックとは異なる別のブロックに書き込む処理を行ってもよい。つまり、コントロールロジック部１３は、アドレスマップ情報に基づいて、指定されたブロックにおける有効データを記憶部１２に記憶させる。その後に、コントロールロジック部１３は、指定されたブロックとは異なるブロックにおける連続したページに、記憶部１２に記憶された有効データを書き込む処理を実行する。この場合、新ブロック情報６３には、指定されたブロックとは異なるブロックを示すアドレス情報が含まれていると共に、指定されたブロック全体を無効とする情報が含まれてもよい。
また、この場合には、コントロールロジック部１３は、ガベージコレクション処理において、指定されたブロックのデータを不揮発性記憶部１１に消去させる処理を実行してもよいし、実行しなくてもよい。但し、この消去させる処理を実行させない場合には、ガベージコレクション処理とは別に、コントロールロジック部１３又はカード制御部３０が、無効にされたブロックを消去する処理を行う必要がある。
【００６３】
以上のように、本実施形態によるフラッシュメモリ１０は、記憶部１２（一時記憶部）が、不揮発性記憶部１１の指定されたブロックにおける有効データを一時記憶する。そして、コントロールロジック部１３（ロジック部）が、指定されたブロックに対するガベージコレクション処理、及びガベージコレクション処理によって変更されたアドレスマップ情報を出力する処理を実行する。また、ガベージコレクション処理において、コントロールロジック部１３は、アドレスマップ情報（管理情報）に基づいて、指定されたブロック（領域）における有効データを記憶部１２に記憶させる。その後、コントロールロジック部１３は、記憶部１２に記憶された有効データを連続したページに書き込む。つまり、フラッシュメモリ１０が備えるコントロールロジック部１３が、ガベージコレクション処理を行い、カード制御部３０は、フラッシュメモリ１０から出力されるアドレスマップ情報に基づいて、アドレスマップ情報の変更を行う。
【００６４】
これにより、フラッシュメモリ１０では、ガベージコレクション処理の際に必要なデータ転送が、コントロールロジック部１３による制御によって、フラッシュメモリ１０内部で行われる。そのため、カード制御部３０が、特許文献１に記載されているような複数回のコマンド処理（データの読み出し回数分及びデータの書き込み回数分）によりフラッシュメモリ１０に対する連続した読み出し及び書き込みを制御する必要がない。つまり、フラッシュメモリ１０では、カード制御部３０が、ガベージコレクション処理を指示する１回のコマンド処理により、ガベージコレクション処理を実行することができる。よって、メモリカード１は、メモリカード１のカード制御部３０による処理負荷を軽減することができる。
また、上述のように、１回のコマンド処理により、ガベージコレクション処理の際に必要なデータ転送が行われるため、カード制御部３０とフラッシュメモリ１０との間におけるコマンド情報及びデータの転送回数を低減できる。したがって、メモリカード１は、ガベージコレクション処理の処理時間を短縮することができる。
また、カード制御部３０による処理負荷が軽減されるため、メモリカード１の消費電力を低減することができる。
【００６５】
なお、本発明の実施形態によれば、フラッシュメモリ１０（半導体記憶装置）は、予め定められたデータサイズ領域を示すページ単位でデータを書き込み可能な不揮発性記憶部１１と、不揮発性記憶部１１の指定された領域であって、複数のページを含む該指定された領域における有効データを一時記憶する記憶部１２（一時記憶部）と、不揮発性記憶部１１のページに有効なデータ（有効データ）があるか否かを示すアドレスマップ情報（管理情報）に基づいて、指定された領域における有効データを記憶部１２に記憶させた後に、記憶部１２に記憶された有効データを連続したページに書き込むガベージコレクション処理、及びガベージコレクション処理によって変更されたアドレスマップ情報を出力する処理を実行するコントロールロジック部１３（ロジック部）とを備える。
これにより、フラッシュメモリ１０は、メモリカード１のカード制御部３０によるガベージコレクション処理による処理負荷を軽減し、ガベージコレクション処理の処理時間を短縮することができる。
【００６６】
また、記憶部１２（一時記憶部）は、アドレスマップ情報（管理情報）を記憶し、コントロールロジック部１３（ロジック部）は、ガベージコレクション処理によって変更されたアドレスマップ情報を記憶部１２に記憶させる処理を実行する。
これにより、フラッシュメモリ１０の内部に、アドレスマップ情報を記憶させるため、ガベージコレクション処理中に、フラッシュメモリ１０は、記憶部２０に記憶されているアドレスマップ情報を、カード制御部３０を介して読み出す必要がなくなる。したがって、フラッシュメモリ１０は、ガベージコレクション処理の処理時間をさらに短縮することができる。
【００６７】
また、アドレスマップ情報（管理情報）は、指定された領域におけるページに有効なデータ（有効データ）があるか否かを示す部分アドレスマップ情報（部分管理情報）である。
これにより、情報量が減るため、アドレスマップ情報の転送による時間を短縮することができる。したがって、フラッシュメモリ１０は、メモリカード１のカード制御部３０によるガベージコレクション処理による処理負荷をさらに軽減し、ガベージコレクション処理の処理時間をさらに短縮することができる。また、記憶部１２の記憶容量を低減することができるため、フラッシュメモリ１０のチップサイズを縮小することができる。
【００６８】
また、ガベージコレクション処理は、アドレスマップ情報に基づいて、指定された領域における有効データを記憶部１２（一時記憶部）に記憶させた後に、指定された領域のデータを不揮発性記憶部１１に消去させ、指定された領域における連続したページに、記憶部１２に記憶された有効データを書き込む処理である。
これにより、フラッシュメモリ１０は、不揮発性記憶部１１の無効になった領域を開放し、有効データが記憶された領域の断片化を解消して、未使用連続領域を効率よく増やすことができる。
【００６９】
ガベージコレクション処理は、アドレスマップ情報に基づいて、指定された領域における有効データを記憶部１２（一時記憶部）に記憶させた後に、指定された領域とは異なる領域における連続したページに、記憶部１２に記憶された有効データを書き込む処理である。
これにより、コントロールロジック部１３は、指定された領域とは異なる領域にガベージコレクション処理のデータを書き込むため、指定された領域をガベージコレクション処理中に消去しなくてもよい。そのため、フラッシュメモリ１０は、ガベージコレクション処理の処理時間をさらに短縮することができる。
【００７０】
また、本発明の実施形態によれば、メモリカード１（記憶媒体）は、上述のフラッシュメモリ１０（半導体記憶装置）と、不揮発性記憶部１１の全領域におけるアドレスマップ情報を示す全体アドレスマップ情報（全体管理情報）を記憶する記憶部２０（管理情報記憶部）と、記憶部２０に記憶されている全体アドレスマップ情報に基づいて指定した上述の指定された領域におけるガベージコレクション処理をフラッシュメモリ１０に実行させ、フラッシュメモリ１０から出力されるガベージコレクション処理によって変更されたアドレスマップ情報に基づいて、記憶部２０に記憶されている全体アドレスマップ情報を変更するカード制御部３０（制御部）とを備える。
これにより、メモリカード１は、ガベージコレクション処理を指示するカード制御部３０による１回のコマンド処理により、ガベージコレクション処理を実行することができる。また、この１回のコマンド処理により、ガベージコレクション処理の際に必要なデータ転送が行われるため、カード制御部３０とフラッシュメモリ１０との間におけるコマンド情報及びデータの転送回数を低減できる。したがって、メモリカード１は、カード制御部３０によるガベージコレクション処理による処理負荷を軽減し、ガベージコレクション処理の処理時間を短縮することができる。
【００７１】
また、カード制御部３０（制御部）は、ガベージコレクション処理をフラッシュメモリ１０（半導体記憶装置）に実行させる前に、記憶部２０（管理情報記憶部）に記憶されているアドレスマップ情報（管理情報）をフラッシュメモリ１０に出力する。
これにより、記憶部２０に記憶されているアドレスマップ情報に基づいて、ガベージコレクション処理を実行するため、フラッシュメモリ１０は、ガベージコレクション処理の際に、自身でアドレスマップ情報を生成する必要がなく、ガベージコレクション処理の処理時間を短縮することができる。そのため、メモリカード１は、ガベージコレクション処理の処理時間をさらに短縮することができる。
【００７２】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。上記の実施形態において、ファイルデータの書き込みに用いる記録単位であるセクタのサイズと、不揮発性記憶部１１の一度に書き込みできるデータサイズ領域であるページのサイズとが等しい（５１２バイト）である場合の形態を説明したが、これに限定されるものではない。例えば、セクタのサイズが、ページのサイズより大きい形態でもよいし、セクタのサイズが、ページのサイズより小さい形態でもよい。
【００７３】
また、上記の実施形態において、ガベージコレクション処理を行う際に、カード制御部３０によって指定される領域を、データの消去単位である１ブロックとする形態を説明したが、複数ブロックが指定される形態でもよい。また、この場合、複数のブロックに記憶されている有効データを、指定されたブロック数より少数のブロックに圧縮することも可能である。例えば、２つのブロックに記憶された有効データを１つのブロックにまとめて書き込みことが可能になる。そのため、このような場合には、ガベージコレクション処理によって、より多くの未使用連続領域を確保することができる。
【００７４】
また、上記の実施形態において、アドレスマップ領域６０には、１ブロック分のアドレスマップ情報を記憶させる形態を説明したが、２つ以上のブロック分のアドレスマップ情報を記憶させる形態でもよいし、全体アドレスマップ情報を記憶させる形態でもよい。すなわち、記憶部１２が、不揮発性記憶部１１の全領域におけるアドレスマップ情報（管理情報）を示す全体アドレスマップ情報（全体管理情報）を記憶してもよい。なお、この場合には、記憶部２０を備えない形態でもよい。
【００７５】
また、上記の実施形態において、メモリカード１は、フラッシュメモリ１０を１つ備える形態を説明したが、複数のフラッシュメモリ１０を備える形態でもよい。メモリカード１が複数のフラッシュメモリ１０を備える場合、１つのフラッシュメモリ１０においてガベージコレクション処理を行っている間に、他のフラッシュメモリ１０にアクセスすることができる。そのため、メモリカード１の処理速度を向上することができる。
特に、この場合において、上述したように記憶部１２が、不揮発性記憶部１１の全体アドレスマップ情報を記憶し、記憶部２０を備えない形態では、フラッシュメモリ１０単独でガベージコレクション処理を行うことができる。これにより、カード制御部３０は、ガベージコレクション処理の実行コマンドをフラッシュメモリ１０ａに送付するだけで処理を完了できるため、内部バス１５におけるデータの転送量を大幅に削減することができる。
また、図２に示される内部バス１５の代わりに、無線によるインターフェースを用いてデータを転送する形態でもよい。この場合、無線インターフェースを追加したフラッシュメモリ１０を複数備えて、３次元に配置してもよい。
【００７６】
また、上記の実施形態において、フラッシュメモリ１０は、アドレスマップ領域６０を備えず、コントロールロジック部１３が、カード制御部３０を介さずに、記憶部２０に記憶されているアドレスマップ情報を読み出して使用する形態でもよい。
【００７７】
また、上記の実施形態において、不揮発性記憶部１１にフラッシュＥＥＰＲＯＭを用いる形態を説明したが、フラッシュ型でないＥＥＰＲＯＭなどの他の書き換え可能な不揮発性メモリを用いる形態でもよい。
また、上記の実施形態において、記憶部１２及び記憶部２０は、ＰＳＲＡＭを用いる形態を説明したが、ＳＲＡＭを用いる形態でもよいし、他の揮発性メモリを用いる形態でもよい。
【００７８】
また、上記の実施形態において、記憶媒体の例として、メモリカード１に適用する例を説明したが、これに限定されるものではなく、例えば、ＵＳＢ（Universal Serial Bus）メモリやＳＤメモリカードなどに適用する形態でもよい。
また、メモリカード１とホスト装置２との間のインターフェースは、上記の実施形態に限定されるものではなく、他のインターフェースを用いる形態でもよい。
【符号の説明】
【００７９】
１…メモリカード、２…ホスト装置、１０…フラッシュメモリ、１１…不揮発性記憶部、１２，２０，２２…記憶部、１３…コントロールロジック部、１４，１５，２６，３８…内部バス、２１…ホスト制御部、２３…ディスプレイ部、２４…外部メモリＩ／F部、２５…Ｉ／Ｏ部、３０…カード制御部、３１…シリアルＩ／Ｆ部、３２…パラレルＩ／Ｆ部、３３…レジスタ部、３４…データバッファ部、３５…ＥＣＣ部、３６…ＣＰＵ、３７…ＯＳＣコントローラ部、３９…ホストＩ／Ｆ部、４０…発振子、５０…スイッチ、６０…アドレスマップ領域、６１…旧ブロック情報、６２…旧ページ情報、６３…新ブロック情報、６４…新ページ情報、７０…ユーザデータ領域、８０…全体アドレスマップ記憶部、１３１…ガベージコレクション制御部、１３２…アドレスマップ制御部
【特許請求の範囲】
【請求項１】
予め定められたデータサイズ領域を示すページ単位でデータを書き込み可能な不揮発性記憶部と、
前記不揮発性記憶部の指定された領域であって、複数の前記ページを含む該指定された領域における有効データを一時記憶する一時記憶部と、
前記不揮発性記憶部の前記ページに有効なデータがあるか否かを示す管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記一時記憶部に記憶された前記有効データを連続した前記ページに書き込むガベージコレクション処理、及び前記ガベージコレクション処理によって変更された前記管理情報を出力する処理を実行するロジック部と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記一時記憶部は、前記管理情報を記憶し、
前記ロジック部は、
前記ガベージコレクション処理によって変更された前記管理情報を前記一時記憶部に記憶させる処理を実行する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記管理情報は、前記指定された領域における前記ページに有効なデータがあるか否かを示す部分管理情報である
ことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記ガベージコレクション処理は、
前記管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記指定された領域のデータを前記不揮発性記憶部に消去させ、前記指定された領域における連続した前記ページに、前記一時記憶部に記憶された前記有効データを書き込む処理である
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記ガベージコレクション処理は、
前記管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記指定された領域とは異なる領域における連続した前記ページに、前記一時記憶部に記憶された前記有効データを書き込む処理である
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記一時記憶部が、前記不揮発性記憶部の全領域における前記管理情報を示す全体管理情報を記憶することを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置と、
前記不揮発性記憶部の全領域における前記管理情報を示す全体管理情報を記憶する管理情報記憶部と、
前記管理情報記憶部に記憶されている全体管理情報に基づいて指定した前記指定された領域における前記ガベージコレクション処理を前記半導体記憶装置に実行させ、前記半導体記憶装置から出力される前記ガベージコレクション処理によって変更された前記管理情報に基づいて、前記管理情報記憶部に記憶されている前記全体管理情報を変更する制御部と
を備えることを特徴とする記憶媒体。
【請求項８】
前記制御部は、
前記ガベージコレクション処理を前記半導体記憶装置に実行させる前に、前記管理情報記憶部に記憶されている前記管理情報を前記半導体記憶装置に出力する
ことを特徴とする請求項７に記載の記憶媒体。
【請求項１】
予め定められたデータサイズ領域を示すページ単位でデータを書き込み可能な不揮発性記憶部と、
前記不揮発性記憶部の指定された領域であって、複数の前記ページを含む該指定された領域における有効データを一時記憶する一時記憶部と、
前記不揮発性記憶部の前記ページに有効なデータがあるか否かを示す管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記一時記憶部に記憶された前記有効データを連続した前記ページに書き込むガベージコレクション処理、及び前記ガベージコレクション処理によって変更された前記管理情報を出力する処理を実行するロジック部と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記一時記憶部は、前記管理情報を記憶し、
前記ロジック部は、
前記ガベージコレクション処理によって変更された前記管理情報を前記一時記憶部に記憶させる処理を実行する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記管理情報は、前記指定された領域における前記ページに有効なデータがあるか否かを示す部分管理情報である
ことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記ガベージコレクション処理は、
前記管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記指定された領域のデータを前記不揮発性記憶部に消去させ、前記指定された領域における連続した前記ページに、前記一時記憶部に記憶された前記有効データを書き込む処理である
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記ガベージコレクション処理は、
前記管理情報に基づいて、前記指定された領域における有効データを前記一時記憶部に記憶させた後に、前記指定された領域とは異なる領域における連続した前記ページに、前記一時記憶部に記憶された前記有効データを書き込む処理である
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記一時記憶部が、前記不揮発性記憶部の全領域における前記管理情報を示す全体管理情報を記憶することを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置と、
前記不揮発性記憶部の全領域における前記管理情報を示す全体管理情報を記憶する管理情報記憶部と、
前記管理情報記憶部に記憶されている全体管理情報に基づいて指定した前記指定された領域における前記ガベージコレクション処理を前記半導体記憶装置に実行させ、前記半導体記憶装置から出力される前記ガベージコレクション処理によって変更された前記管理情報に基づいて、前記管理情報記憶部に記憶されている前記全体管理情報を変更する制御部と
を備えることを特徴とする記憶媒体。
【請求項８】
前記制御部は、
前記ガベージコレクション処理を前記半導体記憶装置に実行させる前に、前記管理情報記憶部に記憶されている前記管理情報を前記半導体記憶装置に出力する
ことを特徴とする請求項７に記載の記憶媒体。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１２８９００（Ｐ２０１２−１２８９００Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７８４８１（Ｐ２０１０−２７８４８１）
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（５９８０４５０５８）株式会社サムスン横浜研究所 (294)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（５９８０４５０５８）株式会社サムスン横浜研究所 (294)
【Ｆターム（参考）】
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