半導体集積回路装置
【課題】半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供する。
【解決手段】それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続部の配線ＭＤ２の表面を酸化シリコン膜２１の表面より突出した形状とし、この配線ＭＤ２上に、容量絶縁膜となる窒化シリコン膜２３と、上部電極２４を形成する。この配線ＭＤ２、窒化シリコン膜２３および上部電極２４とで容量Ｃを形成することができ、α線によるソフトエラーを低減することができる。また、配線ＭＤ２側壁にも容量を形成することができるため、容量の増加を図ることができる。
【解決手段】それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続部の配線ＭＤ２の表面を酸化シリコン膜２１の表面より突出した形状とし、この配線ＭＤ２上に、容量絶縁膜となる窒化シリコン膜２３と、上部電極２４を形成する。この配線ＭＤ２、窒化シリコン膜２３および上部電極２４とで容量Ｃを形成することができ、α線によるソフトエラーを低減することができる。また、配線ＭＤ２側壁にも容量を形成することができるため、容量の増加を図ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ（Static Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パソコンやワークステーション用のキャッシュメモリには、ＳＲＡＭが使用されている。
【０００３】
このＳＲＡＭは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とで構成され、このフリップフロップ回路は、例えば、一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成される。
【０００４】
このようなメモリセルに対し、α線によるソフトエラーが問題となっている。α線によるソフトエラーとは、外界の宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含まれる放射性原子から放出されるα線が、メモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。
【０００５】
このα線対策のために、メモリセル中の情報蓄積部（前記フリップフロップ回路の入出力部）に容量を付加し、情報蓄積部の容量を増加させる方法が検討されている。
【０００６】
例えば、特開平１１−１７０２７号公報（特許文献１）には、ＦＥＴＱｐ’、Ｑｎｄ’のドレイン領域と接続された多結晶シリコン１０と、ＦＥＴＱｐ、Ｑｎｄのドレイン領域と接続された多結晶シリコン１１とによって容量を形成することによって、ソフトエラー耐性を向上させる技術が記載されている。
【０００７】
また、特開平１０−１６３４４０号公報（特許文献２）には、情報を記憶するフリップフロップ回路の入出力端子を交差結合する局所配線Ｌ１、Ｌ２とこれらの間に介在する薄い絶縁膜とでキャパシタＣを構成することにより、メモリセルの蓄積ノードの容量を増加させ、α線ソフトエラー耐性の低下を防ぐ技術が記載されている。
【特許文献１】特開平１１−１７０２７号公報
【特許文献２】特開平１０−１６３４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、メモリセルの高集積化に伴う微細化が進むと、容量を形成することができる領域も小さくなる。従って、情報蓄積部の容量を増加させることに限界が生じてくる。
【０００９】
一方、製品の使用目的等に応じて容量の目標値も高くなってきている。図４８は、電源電圧（Ｖｃｃ）が、１．２Ｖの製品および１．５Ｖの製品に対するα線の入射エネルギー（ＭｅＶ）とノイズ電荷量（Ｃ）との関係を示す図である。図４８に示すように、α線を、情報蓄積部に照射すると、情報蓄積部に電荷（ノイズ）が蓄積される。この電荷の最大値は、１．２Ｖの製品においては、６．２ｆＣである。この製品の臨界電荷量が４．３ｆＣであることから、各ノードには、１．９（＝６．２−４．３）ｆＣ以上の電荷量を蓄積することができる容量を追加する必要がある。また、１．５Ｖの製品においては、この電荷の最大値は、６．１ｆＣであり、臨界電荷量が３．４ｆＣであることから、各ノードには、２．７（＝６．１−３．４）ｆＣの電荷量を蓄積することができる容量を追加する必要がある。なお、臨界電荷量とは、情報蓄積部に保持された情報（１もしくは０）を反転させてしまう電荷量をいう。
【００１０】
このように、微細化により容量を形成することができる領域が小さくなっているにもかかわらず、要求される容量は大きくなってきている。
【００１１】
本発明の目的は、半導体集積回路装置、例えば、ＳＲＡＭのメモリセルの情報蓄積部の容量を確保することにより、α線によるソフトエラーを低減することができる技術を提供することにある。
【００１２】
本発明の他の目的は、半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供することにある。
【００１３】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本発明の半導体集積回路装置は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、前記ｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する接続孔内に形成され、前記層間絶縁膜の表面より突出した突出部を有する導電層と、前記導電層の上部および突出部の側壁に沿って形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、を有する。このような手段によれば、導電層、容量絶縁膜および上部電極とで容量を形成することができるためα線によるソフトエラーを低減することができる。また、前記導電層の突出部の側壁にも容量を形成することができるため、容量の増加を図ることができる。
【００１６】
（２）本発明の半導体集積回路装置は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、前記ｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する接続孔内に形成された導電層と、前記導電層の上部に形成された下部電極と、前記下部電極の上部に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、を有する。このような手段によれば、下部電極、容量絶縁膜および上部電極とで容量を形成することができるためα線によるソフトエラーを低減することができる。また、前記下部電極の形成領域を、導電層の形成領域より大きくすれば、容量を増加させることができる。
【００１７】
（３）本発明の半導体集積回路装置は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、前記ｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する接続孔内に形成され、前記層間絶縁膜の表面より突出した突出部を有する導電層と、前記導電層の上部および突出部の側壁に沿って形成された下部電極と、前記下部電極の上部に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、を有する。このような手段によれば、下部電極、容量絶縁膜および上部電極とで導電層に接続される容量を形成することができるためα線によるソフトエラーを低減することができる。また、前記下部電極の形成領域を、導電層の形成領域より大きくすれば、容量を増加させることができ、また、前記導電層の突出部の側壁に沿って形成された下部電極上にも容量を形成することができるため、容量の増加を図ることができる。
【００１８】
（４）本発明の半導体集積回路装置は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、前記ｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する接続孔内に形成され、その表面に凹部を有する導電層と、前記凹部内を含む前記導電層の上部に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、を有する。このような手段によれば、導電層、容量絶縁膜および上部電極とで容量を形成することができるためα線によるソフトエラーを低減することができる。また、前記導電層の凹部上にも容量を形成することができるため、容量の増加を図ることができる。
【００１９】
（５）本発明の半導体集積回路装置の製造方法は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記ｎチャネル型ＭＩＳＦＥＴを形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極上からドレインまで延在する接続孔を形成する工程と、前記接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、前記導電性膜を前記層間絶縁膜の表面が露出するまで研磨することにより前記接続孔内に埋め込まれた導電層を形成する工程と、露出した前記層間絶縁膜の表面をさらにエッチングすることによって、前記導電層の側壁の上部を露出させる工程と、前記導電層の上部および露出した側壁に沿って容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程と、を有する。このような手段によれば、導電層、容量絶縁膜および上部電極とで構成される容量によりソフトエラーを低減した半導体集積回路装置を形成することができる。前記層間絶縁膜の表面をさらにエッチングし、導電層の側壁の上部を露出させることによって、容量の増加を図ることができる。
【００２０】
（６）本発明の半導体集積回路装置の製造方法は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記ｎチャネル型ＭＩＳＦＥＴを形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、前記一対のｎチャネル型ＭＩＳＦＥＴのうち一方のゲート電極上か他方のドレインまで延在する接続孔を形成する工程と、前記接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、前記導電層の上部に下部電極を形成する工程と、前記下部電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程と、を有する。このような手段によれば、下部電極、容量絶縁膜および上部電極とで構成される容量によりソフトエラーを低減した半導体集積回路装置を形成することができる。また、前記下部電極の形成領域を、導電層の形成領域より大きくすれば、容量の増加を図ることができる。
【００２１】
（７）本発明の半導体集積回路装置の製造方法は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記ｎチャネル型ＭＩＳＦＥＴを形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、前記一対のｎチャネル型ＭＩＳＦＥＴのうち一方のゲート電極上から他方のドレインまで延在する接続孔を形成する工程と、前記接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、前記導電性膜を前記層間絶縁膜の表面が露出するまで研磨することにより前記接続孔内に埋め込まれた導電層を形成する工程と、露出した前記層間絶縁膜の表面をさらにエッチングすることによって、前記導電層の側壁の上部を露出させる工程と、前記導電層の上部および露出した側壁に沿って下部電極を形成する工程と、前記下部電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程と、を有する。このような手段によれば、下部電極、容量絶縁膜および上部電極とで構成される容量によりソフトエラーを低減した半導体集積回路装置を形成することができる。また、前記下部電極の形成領域を、導電層の形成領域より大きくすれば、容量の増加を図ることができる。また、前記導電層の露出した側壁に沿って形成された下部電極上にも容量を形成することができるため、容量の増加を図ることができる。
【００２２】
（８）本発明の半導体集積回路装置の製造方法は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記ｎチャネル型ＭＩＳＦＥＴを形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極上からドレインまで延在する接続孔を形成する工程と、前記接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程であって、前記接続孔の半径より小さい膜厚の導電性膜を堆積する工程と、前記導電性膜を前記層間絶縁膜の表面が露出するまで研磨することにより前記接続孔内に埋め込まれ、その上部に凹部を有する導電層を形成する工程と、前記導電層の上部に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程と、を有する。このような手段によれば、導電層、容量絶縁膜および上部電極とで構成される容量によりソフトエラーを低減した半導体集積回路装置を形成することができる。また、前記導電層の凹部上にも容量を形成することができるため、容量の増加を図ることができる。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
（１）それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）を有するＳＲＡＭメモリセルの、交差接続配線（ＭＤ１、ＭＤ２）上に容量絶縁膜（窒化シリコン膜２３）と、上部電極２４とを形成したので、この配線、容量絶縁膜および上部電極とで容量を形成することができる。その結果、α線によるソフトエラーを低減することができる。
【００２５】
また、前記配線表面を層間絶縁膜（窒化シリコン膜１７、ＰＳＧ膜２０および酸化シリコン膜２１）の表面より突出した形状としたので、この突出部の側壁にも容量を形成することができるため、容量の増加を図ることができる。
【００２６】
（２）それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続配線（ＭＤ１、ＭＤ２）上に下部電極２２と、容量絶縁膜（窒化シリコン膜２３）と、上部電極２４とを形成したので、この配線上に、下部電極、容量絶縁膜および上部電極からなる容量を形成することができる。その結果、α線によるソフトエラーを低減することができる。また、前記下部電極の形成領域を、配線の形成領域より大きくすれば、容量を増加させることができる。
【００２７】
（３）それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続配線（ＭＤ１、ＭＤ２）表面を層間絶縁膜の表面より突出した形状とし、この配線上に、下部電極、容量絶縁膜および上部電極からなる容量を形成したので、α線によるソフトエラーを低減することができ、また、容量を増加させることができる。
【００２８】
（４）それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続配線（ＭＤ１、ＭＤ２）表面に凹部ａを形成したので、この凹部上にも容量を形成することができるため、容量の増加を図ることができる。
【００２９】
（５）α線によるソフトエラーを低減した、高性能のＳＲＡＭメモリセルを製造することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
図１は、実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ 、一対の負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ および一対の転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ により構成されている。駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ および転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３２】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１ および負荷用ＭＩＳＦＥＴＱｐ１ は、ＣＭＯＳインバータＩＮＶ1 を構成し、駆動用ＭＩＳＦＥＴＱｄ２ および負荷用ＭＩＳＦＥＴＱｐ２ は、ＣＭＯＳインバータＩＮＶ2 を構成している。これら一対のＣＭＯＳインバータＩＮＶ1,ＩＮＶ2 の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の一方に接続されている。
【００３３】
さらに、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ の各ソース領域）は電源電圧（Ｖcc) に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ の各ソース領域）は基準電圧（Ｖss) に接続されている。
【００３４】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ1 の蓄積ノードＡが高電位（“Ｈ" ）であるときには、駆動用ＭＩＳＦＥＴＱｄ２ がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ2 の蓄積ノードＢが低電位（“Ｌ" ）になる。従って、駆動用ＭＩＳＦＥＴＱｄ１ がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ" ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ1,ＩＮＶ2 を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３５】
転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ" ）であるときには、転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ" または“Ｌ" ）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３６】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ" 電位レベル、転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。
【００３７】
次に、本実施の形態のＳＲＡＭの製造方法を図２〜図１７を用いて説明する。
【００３８】
まず、図２および図３に示すように、半導体基板１中に素子分離２を形成する。図３は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図２は、図３の断面図であり、図３のＡ−Ａ断面と対応する。この素子分離２は、以下のように形成する。例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより深さ２５０nm程度の素子分離溝を形成する。
【００３９】
その後、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０nm程度の薄い酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜５と半導体基板１との界面に生じるストレスを緩和するために形成する。
【００４０】
次に、溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor deposition）法で膜厚４５０〜５００nm程度の酸化シリコン膜５を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜５を研磨し、その表面を平坦化する。
【００４１】
次に、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、半導体基板１にｐ型ウエル３およびｎ型ウエル４を形成する。図３に示すように、半導体基板１には、２つのｐ型ウエル３および２つのｎ型ウエル４主表面である活性領域Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２が形成され、これらの活性領域は、酸化シリコン膜５が埋め込まれた素子分離２で囲まれている。
【００４２】
また、追って詳細に説明するように、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２）のうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１）は、活性領域Ａｐ１（ｐ型ウエル３）上に形成され、ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ２、Ｑｄ２）は、活性領域Ａｐ２（ｐ型ウエル３）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）は、活性領域Ａｎ１（ｎ型ウエル４）上に形成され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）は、活性領域Ａｎ２（ｎ型ウエル４）上に形成される。
【００４３】
次に、半導体基板１の主表面にｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１、Ｑｔ２、Ｑｄ２）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）を形成する。
【００４４】
まず、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、図４に示すように、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲート酸化膜８を形成する。
【００４５】
次いで、ゲート酸化膜８上にゲート電極Ｇを形成する。図５は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図４は、図５のＡ−Ａ断面と対応する。このゲート電極Ｇは、以下のように形成する。まず、ゲート酸化膜８の上部に膜厚１００nm程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積する。
【００４６】
次に、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜９をドライエッチングすることにより、多結晶シリコン膜９からなるゲート電極Ｇを形成する。図５に示すように、活性領域Ａｐ１上には、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇが形成され、活性領域Ａｐ２上には、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇが形成されている。また、活性領域Ａｎ１上には、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇが形成され、活性領域Ａｎ２上には、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇが形成されている。これらのゲート電極は、それぞれ図中のＡ−Ａと直交する方向に形成され、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極とは共通であり、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極とは共通である。
【００４７】
次に、ｐ型ウエル３上のゲート電極Ｇの両側にｎ型不純物（リン）を注入することによってｎ-型半導体領域を形成し、また、ｎ型ウエル４上にｐ型不純物（ヒ素）を注入することによってｐ-型半導体領域１４を形成する。
【００４８】
次いで、半導体基板１上にＣＶＤ法で膜厚４０nm程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１６を形成する。
【００４９】
次に、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+型半導体領域（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+型半導体領域１８（ソース、ドレイン）を形成する。
【００５０】
ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）が完成する。
【００５１】
続いて、半導体基板１の表面を洗浄した後、半導体基板１上に、スパッタ法によりＣｏ膜およびＴｉ膜を順次堆積する。次いで、図６に示すように、６００℃で１分間の熱処理を施し、半導体基板１の露出部（ｎ+型半導体領域、ｐ+型半導体領域１８）およびゲート電極Ｇ上に、ＣｏＳｉ２層１９を形成する。
【００５２】
次いで、未反応のＣｏ膜およびＴｉ膜をエッチングにより除去した後、７００から８００℃で、１分間程度の熱処理を施し、ＣｏＳｉ２層１９を低抵抗化する。
【００５３】
次いで、図７に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１７を堆積する。なお、窒化シリコン膜１７は、後述するコンタクトホールＣ１等の形成時のエッチングストッパーとしての役割を果たす。
【００５４】
続いて、窒化シリコン膜１７の上部にＰＳＧ（Phosphor Silicate Glass）膜２０を塗布し、熱処理を行い、平坦化した後、酸化シリコン膜２１を堆積してもよい。この酸化シリコン膜２１は、例えば、テトラエトキシシランを原料とし、プラズマＣＶＤ法により形成する。このＰＳＧ膜２０、酸化シリコン膜２１および窒化シリコン膜１７は、ゲート電極Ｇと第１層配線Ｍ１との間の層間絶縁膜となる。また、ＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリコン膜２１を窒化シリコン膜１７の上部に堆積した後、酸化シリコン膜２１の表面をＣＭＰ（Chemical Mechanical Polishing）法で研磨してその表面を平坦化してもよい。
【００５５】
次に、図８および図９に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２１およびＰＳＧ膜２０をドライエッチングし、続いて窒化シリコン膜１７をドライエッチングすることによって、ｎ+型半導体領域（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭを形成する。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上にコンタクトホールＣ１を形成する。図９中の２つの配線溝ＨＭのうち、一方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上から負荷用ＭＩＳＦＥＴＱｐ１のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極上まで延在している。また、他方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上から負荷用ＭＩＳＦＥＴＱｐ２のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極上まで延在している（図９）。
【００５６】
次いで、コンタクトホールＣ１および配線溝ＨＭ内に導電性膜を埋め込むことによりプラグＰ１および配線ＭＤ１、ＭＤ２（導電層）を形成する。まず、コンタクトホールＣ１および配線溝ＨＭの内部を含む酸化シリコン膜２１の上部にスパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、酸化シリコン膜２１の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ１および配線溝ＨＭ外部のＴｉ膜、ＴｉＮ膜およびＷ膜を除去することにより、コンタクトホールＣ１内にプラグＰ１を形成し、配線溝ＨＭ内に配線ＭＤ１、ＭＤ２を形成する。この際、酸化シリコン膜２１の表面とプラグＰ１および配線ＭＤ１、ＭＤ２との表面は、ほぼ一致している。
【００５７】
次いで、図１０に示すように、酸化シリコン膜２１の表面をさらに、エッチングする。この際、プラグＰ１および配線ＭＤ１、ＭＤ２の側壁上部が露出する。なお、ＰＳＧ膜２０を形成している場合は、ＰＳＧ膜２０の表面が露出しないよう酸化シリコン膜２１の膜厚を調整する必要がある。
【００５８】
次いで、図１１に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【００５９】
次に、窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上に延在する上部電極２４を形成する（図１２）。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【００６０】
以上の工程により下部電極となる配線ＭＤ１、ＭＤ２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【００６１】
このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２と接続される容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、配線ＭＤ１、ＭＤ２を形成した後、酸化シリコン膜２１の表面をさらに、エッチングしたので、配線ＭＤ１、ＭＤ２の側壁上部が露出し、この側壁に沿って容量絶縁膜となる窒化シリコン膜２３を形成することができるため、容量を増加させることができる。
【００６２】
図１８は、酸化シリコン膜２１の表面のエッチング量および窒化シリコン膜２３の膜厚とメモリセルの容量増加量（ｆF）との関係を示す図である。グラフ（ａ）、（ｂ）および（ｃ）は、それぞれ酸化シリコン膜２１の表面のエッチング量が２００ｎｍ、１００ｎｍおよび０ｎｍの場合の容量増加量を示す。図１８に示すように、例えば、酸化シリコン膜２１の表面のエッチング量が２００ｎｍ、窒化シリコン膜２３の膜厚が１０ｎｍの場合には、容量を、約６ｆＦ増加させることができる。また、酸化シリコン膜２１の表面のエッチング量が１００ｎｍ、窒化シリコン膜の膜厚が１０ｎｍの場合には、容量を、約４ｆＦ増加させることができる。
【００６３】
この後、上部電極２４上に層間絶縁膜を介し第１層配線Ｍ１および第２層配線Ｍ２が形成される。引き続き、これらの配線の形成工程について説明する。
【００６４】
まず、図１３および図１４に示すように、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積する。次いで、プラグＰ１上の酸化シリコン膜２５をエッチングにより除去することによりコンタクトホールＣ２を形成する。ここで、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上においては、窒化シリコン膜２３が存在するため、酸化シリコン膜２５の他、上部電極２４および窒化シリコン膜２３もエッチングにより除去する。
【００６５】
次いで、コンタクトホールＣ２内に導電性膜を埋め込むことによりプラグＰ２を形成する。まず、コンタクトホールＣ２の内部を含む酸化シリコン膜２５の上部にスパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、酸化シリコン膜２５の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ２外部のＴｉ膜、ＴｉＮ膜およびＷ膜を除去することによりプラグＰ２を形成する。なお、図１４の平面図においては、ゲート電極Ｇおよび活性領域Ａｎ１等の表示を省略している。
【００６６】
続いて、図１５および図１６に示すように、酸化シリコン膜２５およびプラグＰ２上に、第１層配線Ｍ１を形成する。スパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、パターニングすることにより第１層配線Ｍ１を形成する。第１層配線Ｍ１のうち、転送用ＭＩＳＦＥＴＱｔ１とＱｔ２のゲート電極ＧをプラグＰ１を介して接続する第１層配線Ｍ１はワード線ＷＬとなる。
【００６７】
次いで、図１７に示すように、第１層配線Ｍ１および酸化シリコン膜２５上に、酸化シリコン膜２７（図１７中には図示せず）をＣＶＤ法により堆積し、次いで、第１層配線Ｍ１上の酸化シリコン膜２７をエッチングにより除去することによりコンタクトホールＣ３を形成する。
【００６８】
次いで、コンタクトホールＣ３内に導電性膜を埋め込むことによりプラグＰ３を形成する。このプラグＰ３は、プラグＰ２と同様に形成する。
【００６９】
続いて、酸化シリコン膜２７およびプラグＰ３上に、第２層配線Ｍ２を形成する。まず、スパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、パターニングすることにより第２層配線Ｍ２を形成する。第２層配線Ｍ２を介して駆動用ＭＩＳＦＥＴＱｄ１およびＱｄ２のソースに基準電位（Ｖｓｓ）が供給される。
【００７０】
また、第２層配線Ｍ２を介して負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソースに電源電位（Ｖｃｃ）が供給される。従って、図１３に示したように、上部電極２４は、負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソースと接続されるプラグＰ２の側壁と接しているため、上部電極２４には、電源電位（Ｖｃｃ）が供給される。その結果、前述の容量Ｃは、図１中の蓄積ノードＡもしくはＢと電源電位（Ｖｃｃ）との間に接続される容量となる。
【００７１】
また、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の一端と接続された第２層配線はデータ線（ＤＬ、／ＤＬ）となる。
【００７２】
以上の工程により、図１を用いて説明したＳＲＡＭメモリセルが、ほぼ完成する。
【００７３】
（実施の形態２）
本実施の形態のＳＲＡＭの製造方法を図１９〜図２２を用いて説明する。なお、図２〜図９を用いて説明したプラグＰ１および配線ＭＤ１、ＭＤ２形成工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【００７４】
まず、実施の形態１で説明した図８および図９に示す半導体基板１を準備し、図１９に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上に下部電極２２を形成する。この下部電極２２形成領域は、配線ＭＤ１、ＭＤ２形成領域より大きい（図２０）。
【００７５】
次いで、図２１および図２２に示すように、下部電極２２および酸化シリコン膜２１上に、窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極２２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【００７６】
次に、窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、下部電極２２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上に延在する上部電極２４を形成する。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【００７７】
以上の工程により下部電極２２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【００７８】
このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２と接続される容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、この下部電極２２形成領域を、配線ＭＤ１、ＭＤ２形成領域より大きくしたので、容量を増加させることができる。
【００７９】
次いで、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積した後、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの形成工程は、図１３〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００８０】
（実施の形態３）
本実施の形態のＳＲＡＭの製造方法を図２３および図２４を用いて説明する。なお、図２〜図１０を用いて説明した酸化シリコン膜２１の表面のエッチング工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【００８１】
まず、実施の形態１で説明した図１０に示す半導体基板１を準備し、図２３に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上に下部電極２２を形成する。この際、配線ＭＤ１、ＭＤ２の表面と酸化シリコン膜２１の表面との間に段差が生じているため、下部電極２２の表面にもこの段差に対応した段差が生じている。この下部電極２２の形成領域は、配線ＭＤ１、ＭＤ２形成領域より大きい（図２０と同様）。
【００８２】
次いで、図２４に示すように、下部電極２２、酸化シリコン膜２１およびプラグＰ１上に、窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極２２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【００８３】
次に、窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上に延在する上部電極２４を形成する（図２２と同様）。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【００８４】
以上の工程により下部電極２２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【００８５】
このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２と接続される容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、この際、下部電極２２の表面には配線ＭＤ１、ＭＤ２の表面と酸化シリコン膜２１の表面との間の段差に対応した段差が生じているため、この段差に沿って下部電極２２および容量絶縁膜となる窒化シリコン膜２３を形成することができ、容量を増加させることができる。また、この下部電極２２形成領域を、配線ＭＤ１、ＭＤ２形成領域より大きくしたので、容量を増加させることができる。
【００８６】
次いで、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積した後、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの形成工程は、図１３〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００８７】
（実施の形態４）
本実施の形態のＳＲＡＭの製造方法を図２５および図２６を用いて説明する。なお、図２〜図７を用いて説明した酸化シリコン膜２１形成工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【００８８】
まず、実施の形態１で説明した図７に示す半導体基板１を準備し、図２５に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２１およびＰＳＧ膜２０をドライエッチングし、続いて窒化シリコン膜１７をドライエッチングすることによって、ｎ+型半導体領域（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭを形成する。また、ゲート電極Ｇ上にコンタクトホールＣ１を形成する（図９と同じ）。図中の２つの配線溝のうち、一方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上から負荷用ＭＩＳＦＥＴＱｐ１のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極上まで延在している。また、他方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上から負荷用ＭＩＳＦＥＴＱｐ２のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極上まで延在している。
【００８９】
次いで、コンタクトホールＣ１および配線溝ＨＭの内部を含む酸化シリコン膜２１の上部にスパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積する。この際、Ｗ膜の膜厚をコンタクトホールＣ１の半径より小さくする。次いで、Ｔｉ膜、ＴｉＮ膜およびＷ膜を、酸化シリコン膜２１の表面が露出するまでエッチバックもしくはＣＭＰし、コンタクトホールＣ１および配線溝ＨＭ外部のＴｉ膜、ＴｉＮ膜およびＷ膜を除去する。この結果、コンタクトホールＣ１内に埋め込まれたプラグＰ１と、その上部に凹部ａを有する配線ＭＤ１、ＭＤ２が形成される。
【００９０】
次いで、図２６に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【００９１】
次に、窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上に延在する上部電極２４を形成する（図２２と同様）。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【００９２】
以上の工程により下部電極となる配線ＭＤ１、ＭＤ２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【００９３】
このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２と接続される容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、コンタクトホールＣ１の半径より小さい膜厚のＷ膜を用いて配線ＭＤ１、ＭＤ２を形成したので、配線ＭＤ１、ＭＤ２の上部に凹部ａが形成され、この凹部ａに沿って容量絶縁膜となる窒化シリコン膜２３を形成することができるため、容量を増加させることができる。
【００９４】
次いで、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積した後、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの形成工程は、図１３〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００９５】
なお、本実施の形態において、プラグＰ１および配線ＭＤ１、ＭＤ２形成後、実施の形態１のように酸化シリコン膜２１の表面をエッチングした後、窒化シリコン膜２３を形成してもよい。この場合、前記エッチングにより露出した配線ＭＤ１、ＭＤ２の側壁に沿って窒化シリコン膜２３が形成されるため、さらに、容量を大きくすることができる。
【００９６】
また、容量を大きくするため、配線ＭＤ１、ＭＤ２形成後、実施の形態２のように、これらの配線上に下部電極２２を形成した後、窒化シリコン膜２３を形成してもよい。また、プラグＰ１および配線ＭＤ１、ＭＤ２形成後、実施の形態３のように、酸化シリコン膜２１の表面をエッチングし、下部電極２２を形成した後、窒化シリコン膜２３を形成してもよい。
【００９７】
（実施の形態５）
本実施の形態５（実施の形態２〜４についても同様）においては、上部電極２４に、プラグＰ２（負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソースと接続されている）の側壁を介して、電源電位（Ｖｃｃ）を供給したが、このプラグＰ２の底面を介して、電源電位（Ｖｃｃ）を供給することもできる。
【００９８】
本実施の形態のＳＲＡＭの製造方法を図２７〜図３２を用いて説明する。なお、図２〜図１０を用いて説明した酸化シリコン膜２１の表面のエッチング工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【００９９】
まず、実施の形態１で説明した図１０に示す半導体基板１を準備し、図２７に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【０１００】
次に、図２８および図２９に示すように、負荷用ＭＩＳＦＥＴのソース上のプラグＰ１上の窒化シリコン膜２３を除去し、開口部ＯＰ１を形成する。
【０１０１】
次いで、図３０および図３１に示すように、開口部ＯＰ１内を含む窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１の上部に延在する上部電極２４を形成する。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【０１０２】
以上の工程により下部電極となる配線ＭＤ１、ＭＤ２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【０１０３】
次いで、図３２に示すように、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積する。次いで、プラグＰ１の上部の酸化シリコン膜２５をエッチングにより除去することによりコンタクトホールＣ２を形成する。
【０１０４】
このように、本実施の形態においては、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１の窒化シリコン膜２３を、あらかじめ除去しているため、このプラグＰ１上部の酸化シリコン膜２５のみを除去すればよく、このプラグＰ１上のコンタクトホールＣ２を容易に形成することができる。
【０１０５】
また、このプラグＰ１とコンタクトホールＣ２との間に合わせずれが生じても上部電極２４を介してプラグＰ１とコンタクトホールＣ２内に形成されるプラグＰ２とが接続されるため、プラグＰ１とＰ２との導通不良を低減することができる。また、ゲート電極ＧとプラグＰ２のショートに対するマージンを確保することができる。
【０１０６】
次いで、酸化シリコン膜２５上に、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの配線の形成工程は、図１５〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１０７】
なお、実施の形態２〜４の場合についても、同様に、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１の窒化シリコン膜２３を除去し、開口部ＯＰ１を形成した後、上部電極２４およびプラグＰ２を形成すれば、前述の効果を得ることができる。
【０１０８】
（実施の形態６）
本実施の形態６（実施の形態２〜４についても同様）においては、メモリセル約１個分の領域について説明したが、本発明を、メモリセルアレイに適用する場合について説明する。
【０１０９】
図３３に示すように、メモリセルＭＣは、データ線対（ＤＬ、／ＤＬ）とワード線ＷＬとの交点に、マトリクス状に配置されている。また、メモリセルアレイ中には、通常のメモリセルの他、冗長救済用のメモリセルが形成されている。この冗長救済用のメモリセルも、データ線対（ＤＬ、／ＤＬ）とワード線ＷＬとの交点に配置され、通常のメモリセル中に不良が発生した場合は、これと同一のデータ線（ＤＬ、／ＤＬ）に接続されたメモリセル列を、ヒューズ（ＦＵＳＥ）を切断することにより冗長救済用のメモリセル列に置き換えている。図３４に、チップ上に配置されたメモリセルアレイのレイアウトを示す。図３４に示すように、メモリセルアレイは、複数のメモリマットで構成されている。このメモリセルアレイの周辺には、入力バッファ（入力Ｂｕｆ．）、出力回路およびＦＵＳＥ等の周辺回路が配置されている。なお、前述の冗長救済用のメモリセル列は、すべてのメモリマット中に形成されている必要はない。
【０１１０】
図３５は、本実施の形態のＳＲＡＭを示す半導体基板の要部平面図である。図中には、縦横２個ずつのメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２が配置されている。メモリセルＭＣ１１、ＭＣ２１は、図２〜図１７を用いて説明した実施の形態１のメモリセルと同じ構成であるため、その説明を省略する。また、メモリセルＭＣ２１、ＭＣ２２は、図中のＢ−Ｂに対して、メモリセルＭＣ１１、ＭＣ１２と対象な構造となっている。図示はしないが、図中のＣ−Ｃに対してメモリセルＭＣ１１およびＭＣ１２と対象なメモリセルが配置され、また、図中のＣ−Ｃに対してメモリセルＭＣ２１およびＭＣ２２と対象なメモリセルが配置される。
【０１１１】
ここで、メモリセルＭＣ１１、ＭＣ１２の上部電極２４は、接続されている。また、メモリセルＭＣ２１、ＭＣ２２の上部電極２４も、接続されている。また、一対のデータ線対（ＤＬ、／ＤＬ）に接続されたメモリセル（ＭＣ１１、ＭＣ１２）の上部電極２４と、他のデータ線対（ＤＬ、／ＤＬ）に接続されたメモリセル（ＭＣ２１、ＭＣ２２）の上部電極２４とは、独立している（接続されていない）。
【０１１２】
このように、データ線対（ＤＬ、／ＤＬ）毎に、上部電極２４を分割すれば、同一のデータ線対（ＤＬ、／ＤＬ）に接続されたメモリセル列毎の冗長救済を、容易に行うことができる。
【０１１３】
なお、実施の形態２〜４の場合についても、同様に、データ線対（ＤＬ、／ＤＬ）毎に、上部電極２４を分割すれば、同一のデータ線対（ＤＬ、／ＤＬ）に接続されたメモリセル列毎の冗長救済を、容易に行うことができる。
【０１１４】
また、同一のワード線対（ＷＬ）に接続されたメモリセル行毎に、冗長救済を行う場合には、ワード線（ＷＬ）毎に、上部電極２４を分割すればよい。また、メモリセル毎（１ビット毎）に、冗長救済を行う場合には、メモリセル毎に、上部電極２４を分割すればよい。
【０１１５】
（実施の形態７）
本実施の形態７（実施の形態２〜４についても同様）においては、上部電極２４に、電源電位（Ｖｃｃ）を供給し、図１中の蓄積ノードＡもしくはＢと電源電位（Ｖｃｃ）との間に容量Ｃを形成したが、図１中の蓄積ノードＡＢ間に容量を形成することもできる。
【０１１６】
本実施の形態のＳＲＡＭの製造方法を図３６〜図４６を用いて説明する。なお、図２〜図１０を用いて説明した酸化シリコン膜２１の表面のエッチング工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【０１１７】
まず、実施の形態１で説明した図１０に示す半導体基板１を準備し、図３６、図３７および図３８に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ１、ＭＤ２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述する上部電極２４との間に形成され、容量絶縁膜となる。図３８は、本実施の形態のＳＲＡＭの製造方法を示す基板の要部平面図である。また、図３６および図３７は、それぞれ図３８中のＡ−Ａ断面、Ｄ―Ｄ断面と対応する。
【０１１８】
次に、配線ＭＤ１上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成する。
【０１１９】
次いで、図３９、図４０に示すように、開口部ＯＰ２内を含む窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２の上部に延在する上部電極２４を形成する。この上部電極２４は、開口部ＯＰ２を介して配線ＭＤ１と接続される。
【０１２０】
以上の工程により下部電極となる配線ＭＤ２と、窒化シリコン膜２３と配線ＭＤ１に接続された上部電極２４とで構成される容量Ｃを形成することができる。この容量Ｃは、図１中の蓄積ノードＡＢ間に接続される容量となる。
【０１２１】
このように、本実施の形態によれば、下部電極となる配線ＭＤ２と、窒化シリコン膜２３と配線ＭＤ１に接続された上部電極２４とで容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、本実施の形態のように、図１中の蓄積ノードＡＢ間に容量を形成した場合は、図１中の蓄積ノードＡもしくはＢと電源電位（Ｖｃｃ）との間に容量Ｃを形成した場合と比較し、臨界電荷量（Ｃ）が、大きくなる。
【０１２２】
図４７は、蓄積ノード（ＡもしくはＢ）にノイズ（電流）パルスを加えた場合に、蓄積ノードに保持されているデータが反転する臨界電荷量をシミュレーションした結果である。グラフの横軸は、パルス幅（ｓ）を示し、縦軸は、臨界電荷量（Ｃ）を示す。図４７に示すように、容量Ｃを形成しない場合（ａ）に対し、蓄積ノードＡＢ間に容量（２ｆＦ）を形成した場合（ｃ）および蓄積ノードＡ（Ｂ）と電源電位（Ｖｃｃ）との間に容量（２ｆＦ）を形成した場合（ｂ）とも臨界電荷量は増加しているが、蓄積ノードＡ（Ｂ）と電源電位（Ｖｃｃ）との間に容量を形成した場合（ｂ）より、蓄積ノードＡＢ間に容量を形成した場合（ｃ）の方が、臨界電荷量は、大きい。例えば、パルス幅２０ｎｍにおいては、（ｂ）の場合の容量が、（ａ）の場合より２．４ｆＣ大きいのに対し、（ｃ）の場合の容量は、（ａ）の場合より３．５ｆＣ大きく、約１．５倍の効果がある。
【０１２３】
次いで、上部電極２４上に、酸化シリコン膜をＣＶＤ法により堆積した後、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの工程は、図１３〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。なお、図４０に示すように、上部電極２４は、負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソース上まで延在していないため、負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソース上のプラグＰ１、Ｐ２と上部電極２４は接続されない。
【０１２４】
なお、実施の形態４の場合（下部電極２２を形成しない場合）についても、同様に、配線ＭＤ１上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成した後、この開口部ＯＰ２内を含む窒化シリコン膜２３上に、上部電極２４を形成することによって、図１中の蓄積ノードＡＢ間に容量を形成することができる。
【０１２５】
また、下部電極２２を有する実施の形態２および３の場合について、以下に説明する。
【０１２６】
まず、実施の形態１で説明した図８に示す半導体基板１を準備し、図４１、図４２に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ１、ＭＤ２上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上に下部電極２２ａ、２２ｂを形成する。この下部電極２２ａ、２２ｂの形成領域は、それぞれ配線ＭＤ１、ＭＤ２形成領域より大きい。この図４２は、本実施の形態のＳＲＡＭの製造方法を示す基板の要部平面図である。図４１は、図４２中のＤ―Ｄ断面と対応する。
【０１２７】
次いで、下部電極２２ａ、２２ｂおよび酸化シリコン膜２１上に、窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極２２ａ、２２ｂと後述する上部電極２４との間に形成され、容量絶縁膜となる。
【０１２８】
次に、図４３および図４４に示すように、配線ＭＤ１上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成する。
【０１２９】
次いで、図４５および図４６に示すように、開口部ＯＰ２内を含む窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２の上部に延在する上部電極２４を形成する。この上部電極２４は、開口部ＯＰ２を介して配線ＭＤ１上の下部電極２２ａと接続される。
【０１３０】
以上の工程により下部電極２２ｂと、窒化シリコン膜２３と配線ＭＤ１に接続された上部電極２４とで構成される容量Ｃを形成することができる。この容量Ｃは、図１中の蓄積ノードＡＢ間に接続される容量となる。
【０１３１】
また、実施の形態３の場合についても同様に、配線ＭＤ１、ＭＤ２上の下部電極２２ａ、２２ｂのうち下部電極２２ａ上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成した後、この開口部ＯＰ２内を含む窒化シリコン膜２３上に、上部電極２４を形成することによって、図１中の蓄積ノードＡＢ間に容量を形成することができる。また、実施の形態４の下部電極２２を形成する場合についても同様である。
【０１３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３３】
以上のように、本発明は、パソコンやワークステーション用のキャッシュメモリをはじめ、携帯電話等の移動体通信機器、メモリカードおよびＩＣカードなどに搭載する半導体集積回路装置に適用して特に有効な技術である。
【図面の簡単な説明】
【０１３４】
【図１】本発明の実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。
【図２】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図６】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１０】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１３】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１７】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１８】本発明の効果を説明するための図である。
【図１９】本発明の実施の形態２であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態２であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図２１】本発明の実施の形態２であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態２であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態３であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態３であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態４であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態４であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図３０】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図３２】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態６であるＳＲＡＭのメモリセルの配置を示す図である。
【図３４】本発明の実施の形態６であるＳＲＡＭのメモリセルアレイの配置を示す図である。
【図３５】本発明の実施の形態６であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図３６】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図３９】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図４０】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４１】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図４２】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４３】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図４４】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４５】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図４６】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４７】本発明の効果を説明するための図である。
【図４８】本発明の課題を説明するための図である。
【符号の説明】
【０１３５】
１ 半導体基板
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
５ 酸化シリコン膜
８ ゲート酸化膜
９ 多結晶シリコン膜
１４ ｐ−型半導体領域
１６ サイドウォールスペーサ
１７ 窒化シリコン膜
１８ ｐ＋型半導体領域
１９ ＣｏＳｉ２層
２０ ＰＳＧ膜
２１ 酸化シリコン膜
２２ 下部電極
２２ａ 下部電極
２２ｂ 下部電極
２３ 窒化シリコン膜
２４ 上部電極
２５ 酸化シリコン膜
２７ 酸化シリコン膜
Ａ 蓄積ノード
Ｂ 蓄積ノード
Ａｎ１ 活性領域
Ａｎ２ 活性領域
Ａｐ１ 活性領域
Ａｐ２ 活性領域
Ｃ 容量
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Ｃ３ コンタクトホール
ＤＬ、／ＤＬ データ線
Ｇ ゲート電極
ＨＭ 配線溝
ＩＮＶ1 ＣＭＯＳインバータ
ＩＮＶ2 ＣＭＯＳインバータ
Ｍ１ 第１層配線
Ｍ２ 第２層配線
ＭＣ メモリセル
ＭＣ１１、ＭＣ１２ メモリセル
ＭＣ２１、ＭＣ２２ メモリセル
ＭＤ１ 配線
ＭＤ２ 配線
ＯＰ１ 開口部
ＯＰ２ 開口部
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＷＬ ワード線
ａ 凹部
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ（Static Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パソコンやワークステーション用のキャッシュメモリには、ＳＲＡＭが使用されている。
【０００３】
このＳＲＡＭは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とで構成され、このフリップフロップ回路は、例えば、一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成される。
【０００４】
このようなメモリセルに対し、α線によるソフトエラーが問題となっている。α線によるソフトエラーとは、外界の宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含まれる放射性原子から放出されるα線が、メモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。
【０００５】
このα線対策のために、メモリセル中の情報蓄積部（前記フリップフロップ回路の入出力部）に容量を付加し、情報蓄積部の容量を増加させる方法が検討されている。
【０００６】
例えば、特開平１１−１７０２７号公報（特許文献１）には、ＦＥＴＱｐ’、Ｑｎｄ’のドレイン領域と接続された多結晶シリコン１０と、ＦＥＴＱｐ、Ｑｎｄのドレイン領域と接続された多結晶シリコン１１とによって容量を形成することによって、ソフトエラー耐性を向上させる技術が記載されている。
【０００７】
また、特開平１０−１６３４４０号公報（特許文献２）には、情報を記憶するフリップフロップ回路の入出力端子を交差結合する局所配線Ｌ１、Ｌ２とこれらの間に介在する薄い絶縁膜とでキャパシタＣを構成することにより、メモリセルの蓄積ノードの容量を増加させ、α線ソフトエラー耐性の低下を防ぐ技術が記載されている。
【特許文献１】特開平１１−１７０２７号公報
【特許文献２】特開平１０−１６３４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、メモリセルの高集積化に伴う微細化が進むと、容量を形成することができる領域も小さくなる。従って、情報蓄積部の容量を増加させることに限界が生じてくる。
【０００９】
一方、製品の使用目的等に応じて容量の目標値も高くなってきている。図４８は、電源電圧（Ｖｃｃ）が、１．２Ｖの製品および１．５Ｖの製品に対するα線の入射エネルギー（ＭｅＶ）とノイズ電荷量（Ｃ）との関係を示す図である。図４８に示すように、α線を、情報蓄積部に照射すると、情報蓄積部に電荷（ノイズ）が蓄積される。この電荷の最大値は、１．２Ｖの製品においては、６．２ｆＣである。この製品の臨界電荷量が４．３ｆＣであることから、各ノードには、１．９（＝６．２−４．３）ｆＣ以上の電荷量を蓄積することができる容量を追加する必要がある。また、１．５Ｖの製品においては、この電荷の最大値は、６．１ｆＣであり、臨界電荷量が３．４ｆＣであることから、各ノードには、２．７（＝６．１−３．４）ｆＣの電荷量を蓄積することができる容量を追加する必要がある。なお、臨界電荷量とは、情報蓄積部に保持された情報（１もしくは０）を反転させてしまう電荷量をいう。
【００１０】
このように、微細化により容量を形成することができる領域が小さくなっているにもかかわらず、要求される容量は大きくなってきている。
【００１１】
本発明の目的は、半導体集積回路装置、例えば、ＳＲＡＭのメモリセルの情報蓄積部の容量を確保することにより、α線によるソフトエラーを低減することができる技術を提供することにある。
【００１２】
本発明の他の目的は、半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供することにある。
【００１３】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本発明の半導体集積回路装置は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、前記ｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する接続孔内に形成され、前記層間絶縁膜の表面より突出した突出部を有する導電層と、前記導電層の上部および突出部の側壁に沿って形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、を有する。このような手段によれば、導電層、容量絶縁膜および上部電極とで容量を形成することができるためα線によるソフトエラーを低減することができる。また、前記導電層の突出部の側壁にも容量を形成することができるため、容量の増加を図ることができる。
【００１６】
（２）本発明の半導体集積回路装置は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、前記ｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する接続孔内に形成された導電層と、前記導電層の上部に形成された下部電極と、前記下部電極の上部に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、を有する。このような手段によれば、下部電極、容量絶縁膜および上部電極とで容量を形成することができるためα線によるソフトエラーを低減することができる。また、前記下部電極の形成領域を、導電層の形成領域より大きくすれば、容量を増加させることができる。
【００１７】
（３）本発明の半導体集積回路装置は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、前記ｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する接続孔内に形成され、前記層間絶縁膜の表面より突出した突出部を有する導電層と、前記導電層の上部および突出部の側壁に沿って形成された下部電極と、前記下部電極の上部に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、を有する。このような手段によれば、下部電極、容量絶縁膜および上部電極とで導電層に接続される容量を形成することができるためα線によるソフトエラーを低減することができる。また、前記下部電極の形成領域を、導電層の形成領域より大きくすれば、容量を増加させることができ、また、前記導電層の突出部の側壁に沿って形成された下部電極上にも容量を形成することができるため、容量の増加を図ることができる。
【００１８】
（４）本発明の半導体集積回路装置は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置であって、前記ｎチャネル型ＭＩＳＦＥＴ上に形成された層間絶縁膜と、前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する接続孔内に形成され、その表面に凹部を有する導電層と、前記凹部内を含む前記導電層の上部に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、を有する。このような手段によれば、導電層、容量絶縁膜および上部電極とで容量を形成することができるためα線によるソフトエラーを低減することができる。また、前記導電層の凹部上にも容量を形成することができるため、容量の増加を図ることができる。
【００１９】
（５）本発明の半導体集積回路装置の製造方法は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記ｎチャネル型ＭＩＳＦＥＴを形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極上からドレインまで延在する接続孔を形成する工程と、前記接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、前記導電性膜を前記層間絶縁膜の表面が露出するまで研磨することにより前記接続孔内に埋め込まれた導電層を形成する工程と、露出した前記層間絶縁膜の表面をさらにエッチングすることによって、前記導電層の側壁の上部を露出させる工程と、前記導電層の上部および露出した側壁に沿って容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程と、を有する。このような手段によれば、導電層、容量絶縁膜および上部電極とで構成される容量によりソフトエラーを低減した半導体集積回路装置を形成することができる。前記層間絶縁膜の表面をさらにエッチングし、導電層の側壁の上部を露出させることによって、容量の増加を図ることができる。
【００２０】
（６）本発明の半導体集積回路装置の製造方法は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記ｎチャネル型ＭＩＳＦＥＴを形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、前記一対のｎチャネル型ＭＩＳＦＥＴのうち一方のゲート電極上か他方のドレインまで延在する接続孔を形成する工程と、前記接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、前記導電層の上部に下部電極を形成する工程と、前記下部電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程と、を有する。このような手段によれば、下部電極、容量絶縁膜および上部電極とで構成される容量によりソフトエラーを低減した半導体集積回路装置を形成することができる。また、前記下部電極の形成領域を、導電層の形成領域より大きくすれば、容量の増加を図ることができる。
【００２１】
（７）本発明の半導体集積回路装置の製造方法は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記ｎチャネル型ＭＩＳＦＥＴを形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、前記一対のｎチャネル型ＭＩＳＦＥＴのうち一方のゲート電極上から他方のドレインまで延在する接続孔を形成する工程と、前記接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、前記導電性膜を前記層間絶縁膜の表面が露出するまで研磨することにより前記接続孔内に埋め込まれた導電層を形成する工程と、露出した前記層間絶縁膜の表面をさらにエッチングすることによって、前記導電層の側壁の上部を露出させる工程と、前記導電層の上部および露出した側壁に沿って下部電極を形成する工程と、前記下部電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程と、を有する。このような手段によれば、下部電極、容量絶縁膜および上部電極とで構成される容量によりソフトエラーを低減した半導体集積回路装置を形成することができる。また、前記下部電極の形成領域を、導電層の形成領域より大きくすれば、容量の増加を図ることができる。また、前記導電層の露出した側壁に沿って形成された下部電極上にも容量を形成することができるため、容量の増加を図ることができる。
【００２２】
（８）本発明の半導体集積回路装置の製造方法は、それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、前記ｎチャネル型ＭＩＳＦＥＴを形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極上からドレインまで延在する接続孔を形成する工程と、前記接続孔内を含む前記層間絶縁膜上に導電性膜を堆積する工程であって、前記接続孔の半径より小さい膜厚の導電性膜を堆積する工程と、前記導電性膜を前記層間絶縁膜の表面が露出するまで研磨することにより前記接続孔内に埋め込まれ、その上部に凹部を有する導電層を形成する工程と、前記導電層の上部に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程と、を有する。このような手段によれば、導電層、容量絶縁膜および上部電極とで構成される容量によりソフトエラーを低減した半導体集積回路装置を形成することができる。また、前記導電層の凹部上にも容量を形成することができるため、容量の増加を図ることができる。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
（１）それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）を有するＳＲＡＭメモリセルの、交差接続配線（ＭＤ１、ＭＤ２）上に容量絶縁膜（窒化シリコン膜２３）と、上部電極２４とを形成したので、この配線、容量絶縁膜および上部電極とで容量を形成することができる。その結果、α線によるソフトエラーを低減することができる。
【００２５】
また、前記配線表面を層間絶縁膜（窒化シリコン膜１７、ＰＳＧ膜２０および酸化シリコン膜２１）の表面より突出した形状としたので、この突出部の側壁にも容量を形成することができるため、容量の増加を図ることができる。
【００２６】
（２）それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続配線（ＭＤ１、ＭＤ２）上に下部電極２２と、容量絶縁膜（窒化シリコン膜２３）と、上部電極２４とを形成したので、この配線上に、下部電極、容量絶縁膜および上部電極からなる容量を形成することができる。その結果、α線によるソフトエラーを低減することができる。また、前記下部電極の形成領域を、配線の形成領域より大きくすれば、容量を増加させることができる。
【００２７】
（３）それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続配線（ＭＤ１、ＭＤ２）表面を層間絶縁膜の表面より突出した形状とし、この配線上に、下部電極、容量絶縁膜および上部電極からなる容量を形成したので、α線によるソフトエラーを低減することができ、また、容量を増加させることができる。
【００２８】
（４）それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続配線（ＭＤ１、ＭＤ２）表面に凹部ａを形成したので、この凹部上にも容量を形成することができるため、容量の増加を図ることができる。
【００２９】
（５）α線によるソフトエラーを低減した、高性能のＳＲＡＭメモリセルを製造することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
図１は、実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ 、一対の負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ および一対の転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ により構成されている。駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ および転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３２】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１ および負荷用ＭＩＳＦＥＴＱｐ１ は、ＣＭＯＳインバータＩＮＶ1 を構成し、駆動用ＭＩＳＦＥＴＱｄ２ および負荷用ＭＩＳＦＥＴＱｐ２ は、ＣＭＯＳインバータＩＮＶ2 を構成している。これら一対のＣＭＯＳインバータＩＮＶ1,ＩＮＶ2 の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の一方に接続されている。
【００３３】
さらに、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ の各ソース領域）は電源電圧（Ｖcc) に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ の各ソース領域）は基準電圧（Ｖss) に接続されている。
【００３４】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ1 の蓄積ノードＡが高電位（“Ｈ" ）であるときには、駆動用ＭＩＳＦＥＴＱｄ２ がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ2 の蓄積ノードＢが低電位（“Ｌ" ）になる。従って、駆動用ＭＩＳＦＥＴＱｄ１ がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ" ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ1,ＩＮＶ2 を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３５】
転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ" ）であるときには、転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ" または“Ｌ" ）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３６】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ" 電位レベル、転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。
【００３７】
次に、本実施の形態のＳＲＡＭの製造方法を図２〜図１７を用いて説明する。
【００３８】
まず、図２および図３に示すように、半導体基板１中に素子分離２を形成する。図３は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図２は、図３の断面図であり、図３のＡ−Ａ断面と対応する。この素子分離２は、以下のように形成する。例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより深さ２５０nm程度の素子分離溝を形成する。
【００３９】
その後、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０nm程度の薄い酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜５と半導体基板１との界面に生じるストレスを緩和するために形成する。
【００４０】
次に、溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor deposition）法で膜厚４５０〜５００nm程度の酸化シリコン膜５を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜５を研磨し、その表面を平坦化する。
【００４１】
次に、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、半導体基板１にｐ型ウエル３およびｎ型ウエル４を形成する。図３に示すように、半導体基板１には、２つのｐ型ウエル３および２つのｎ型ウエル４主表面である活性領域Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２が形成され、これらの活性領域は、酸化シリコン膜５が埋め込まれた素子分離２で囲まれている。
【００４２】
また、追って詳細に説明するように、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２）のうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１）は、活性領域Ａｐ１（ｐ型ウエル３）上に形成され、ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ２、Ｑｄ２）は、活性領域Ａｐ２（ｐ型ウエル３）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）は、活性領域Ａｎ１（ｎ型ウエル４）上に形成され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）は、活性領域Ａｎ２（ｎ型ウエル４）上に形成される。
【００４３】
次に、半導体基板１の主表面にｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１、Ｑｔ２、Ｑｄ２）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）を形成する。
【００４４】
まず、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、図４に示すように、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲート酸化膜８を形成する。
【００４５】
次いで、ゲート酸化膜８上にゲート電極Ｇを形成する。図５は、メモリセル約１個分の領域を示す半導体基板の平面図であり、図４は、図５のＡ−Ａ断面と対応する。このゲート電極Ｇは、以下のように形成する。まず、ゲート酸化膜８の上部に膜厚１００nm程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積する。
【００４６】
次に、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜９をドライエッチングすることにより、多結晶シリコン膜９からなるゲート電極Ｇを形成する。図５に示すように、活性領域Ａｐ１上には、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇが形成され、活性領域Ａｐ２上には、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇが形成されている。また、活性領域Ａｎ１上には、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇが形成され、活性領域Ａｎ２上には、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇが形成されている。これらのゲート電極は、それぞれ図中のＡ−Ａと直交する方向に形成され、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極とは共通であり、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極とは共通である。
【００４７】
次に、ｐ型ウエル３上のゲート電極Ｇの両側にｎ型不純物（リン）を注入することによってｎ-型半導体領域を形成し、また、ｎ型ウエル４上にｐ型不純物（ヒ素）を注入することによってｐ-型半導体領域１４を形成する。
【００４８】
次いで、半導体基板１上にＣＶＤ法で膜厚４０nm程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１６を形成する。
【００４９】
次に、ｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+型半導体領域（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+型半導体領域１８（ソース、ドレイン）を形成する。
【００５０】
ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）が完成する。
【００５１】
続いて、半導体基板１の表面を洗浄した後、半導体基板１上に、スパッタ法によりＣｏ膜およびＴｉ膜を順次堆積する。次いで、図６に示すように、６００℃で１分間の熱処理を施し、半導体基板１の露出部（ｎ+型半導体領域、ｐ+型半導体領域１８）およびゲート電極Ｇ上に、ＣｏＳｉ２層１９を形成する。
【００５２】
次いで、未反応のＣｏ膜およびＴｉ膜をエッチングにより除去した後、７００から８００℃で、１分間程度の熱処理を施し、ＣｏＳｉ２層１９を低抵抗化する。
【００５３】
次いで、図７に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１７を堆積する。なお、窒化シリコン膜１７は、後述するコンタクトホールＣ１等の形成時のエッチングストッパーとしての役割を果たす。
【００５４】
続いて、窒化シリコン膜１７の上部にＰＳＧ（Phosphor Silicate Glass）膜２０を塗布し、熱処理を行い、平坦化した後、酸化シリコン膜２１を堆積してもよい。この酸化シリコン膜２１は、例えば、テトラエトキシシランを原料とし、プラズマＣＶＤ法により形成する。このＰＳＧ膜２０、酸化シリコン膜２１および窒化シリコン膜１７は、ゲート電極Ｇと第１層配線Ｍ１との間の層間絶縁膜となる。また、ＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリコン膜２１を窒化シリコン膜１７の上部に堆積した後、酸化シリコン膜２１の表面をＣＭＰ（Chemical Mechanical Polishing）法で研磨してその表面を平坦化してもよい。
【００５５】
次に、図８および図９に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２１およびＰＳＧ膜２０をドライエッチングし、続いて窒化シリコン膜１７をドライエッチングすることによって、ｎ+型半導体領域（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭを形成する。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上にコンタクトホールＣ１を形成する。図９中の２つの配線溝ＨＭのうち、一方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上から負荷用ＭＩＳＦＥＴＱｐ１のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極上まで延在している。また、他方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上から負荷用ＭＩＳＦＥＴＱｐ２のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極上まで延在している（図９）。
【００５６】
次いで、コンタクトホールＣ１および配線溝ＨＭ内に導電性膜を埋め込むことによりプラグＰ１および配線ＭＤ１、ＭＤ２（導電層）を形成する。まず、コンタクトホールＣ１および配線溝ＨＭの内部を含む酸化シリコン膜２１の上部にスパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、酸化シリコン膜２１の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ１および配線溝ＨＭ外部のＴｉ膜、ＴｉＮ膜およびＷ膜を除去することにより、コンタクトホールＣ１内にプラグＰ１を形成し、配線溝ＨＭ内に配線ＭＤ１、ＭＤ２を形成する。この際、酸化シリコン膜２１の表面とプラグＰ１および配線ＭＤ１、ＭＤ２との表面は、ほぼ一致している。
【００５７】
次いで、図１０に示すように、酸化シリコン膜２１の表面をさらに、エッチングする。この際、プラグＰ１および配線ＭＤ１、ＭＤ２の側壁上部が露出する。なお、ＰＳＧ膜２０を形成している場合は、ＰＳＧ膜２０の表面が露出しないよう酸化シリコン膜２１の膜厚を調整する必要がある。
【００５８】
次いで、図１１に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【００５９】
次に、窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上に延在する上部電極２４を形成する（図１２）。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【００６０】
以上の工程により下部電極となる配線ＭＤ１、ＭＤ２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【００６１】
このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２と接続される容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、配線ＭＤ１、ＭＤ２を形成した後、酸化シリコン膜２１の表面をさらに、エッチングしたので、配線ＭＤ１、ＭＤ２の側壁上部が露出し、この側壁に沿って容量絶縁膜となる窒化シリコン膜２３を形成することができるため、容量を増加させることができる。
【００６２】
図１８は、酸化シリコン膜２１の表面のエッチング量および窒化シリコン膜２３の膜厚とメモリセルの容量増加量（ｆF）との関係を示す図である。グラフ（ａ）、（ｂ）および（ｃ）は、それぞれ酸化シリコン膜２１の表面のエッチング量が２００ｎｍ、１００ｎｍおよび０ｎｍの場合の容量増加量を示す。図１８に示すように、例えば、酸化シリコン膜２１の表面のエッチング量が２００ｎｍ、窒化シリコン膜２３の膜厚が１０ｎｍの場合には、容量を、約６ｆＦ増加させることができる。また、酸化シリコン膜２１の表面のエッチング量が１００ｎｍ、窒化シリコン膜の膜厚が１０ｎｍの場合には、容量を、約４ｆＦ増加させることができる。
【００６３】
この後、上部電極２４上に層間絶縁膜を介し第１層配線Ｍ１および第２層配線Ｍ２が形成される。引き続き、これらの配線の形成工程について説明する。
【００６４】
まず、図１３および図１４に示すように、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積する。次いで、プラグＰ１上の酸化シリコン膜２５をエッチングにより除去することによりコンタクトホールＣ２を形成する。ここで、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上においては、窒化シリコン膜２３が存在するため、酸化シリコン膜２５の他、上部電極２４および窒化シリコン膜２３もエッチングにより除去する。
【００６５】
次いで、コンタクトホールＣ２内に導電性膜を埋め込むことによりプラグＰ２を形成する。まず、コンタクトホールＣ２の内部を含む酸化シリコン膜２５の上部にスパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、酸化シリコン膜２５の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ２外部のＴｉ膜、ＴｉＮ膜およびＷ膜を除去することによりプラグＰ２を形成する。なお、図１４の平面図においては、ゲート電極Ｇおよび活性領域Ａｎ１等の表示を省略している。
【００６６】
続いて、図１５および図１６に示すように、酸化シリコン膜２５およびプラグＰ２上に、第１層配線Ｍ１を形成する。スパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、パターニングすることにより第１層配線Ｍ１を形成する。第１層配線Ｍ１のうち、転送用ＭＩＳＦＥＴＱｔ１とＱｔ２のゲート電極ＧをプラグＰ１を介して接続する第１層配線Ｍ１はワード線ＷＬとなる。
【００６７】
次いで、図１７に示すように、第１層配線Ｍ１および酸化シリコン膜２５上に、酸化シリコン膜２７（図１７中には図示せず）をＣＶＤ法により堆積し、次いで、第１層配線Ｍ１上の酸化シリコン膜２７をエッチングにより除去することによりコンタクトホールＣ３を形成する。
【００６８】
次いで、コンタクトホールＣ３内に導電性膜を埋め込むことによりプラグＰ３を形成する。このプラグＰ３は、プラグＰ２と同様に形成する。
【００６９】
続いて、酸化シリコン膜２７およびプラグＰ３上に、第２層配線Ｍ２を形成する。まず、スパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積し、パターニングすることにより第２層配線Ｍ２を形成する。第２層配線Ｍ２を介して駆動用ＭＩＳＦＥＴＱｄ１およびＱｄ２のソースに基準電位（Ｖｓｓ）が供給される。
【００７０】
また、第２層配線Ｍ２を介して負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソースに電源電位（Ｖｃｃ）が供給される。従って、図１３に示したように、上部電極２４は、負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソースと接続されるプラグＰ２の側壁と接しているため、上部電極２４には、電源電位（Ｖｃｃ）が供給される。その結果、前述の容量Ｃは、図１中の蓄積ノードＡもしくはＢと電源電位（Ｖｃｃ）との間に接続される容量となる。
【００７１】
また、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の一端と接続された第２層配線はデータ線（ＤＬ、／ＤＬ）となる。
【００７２】
以上の工程により、図１を用いて説明したＳＲＡＭメモリセルが、ほぼ完成する。
【００７３】
（実施の形態２）
本実施の形態のＳＲＡＭの製造方法を図１９〜図２２を用いて説明する。なお、図２〜図９を用いて説明したプラグＰ１および配線ＭＤ１、ＭＤ２形成工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【００７４】
まず、実施の形態１で説明した図８および図９に示す半導体基板１を準備し、図１９に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上に下部電極２２を形成する。この下部電極２２形成領域は、配線ＭＤ１、ＭＤ２形成領域より大きい（図２０）。
【００７５】
次いで、図２１および図２２に示すように、下部電極２２および酸化シリコン膜２１上に、窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極２２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【００７６】
次に、窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、下部電極２２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上に延在する上部電極２４を形成する。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【００７７】
以上の工程により下部電極２２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【００７８】
このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２と接続される容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、この下部電極２２形成領域を、配線ＭＤ１、ＭＤ２形成領域より大きくしたので、容量を増加させることができる。
【００７９】
次いで、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積した後、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの形成工程は、図１３〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００８０】
（実施の形態３）
本実施の形態のＳＲＡＭの製造方法を図２３および図２４を用いて説明する。なお、図２〜図１０を用いて説明した酸化シリコン膜２１の表面のエッチング工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【００８１】
まず、実施の形態１で説明した図１０に示す半導体基板１を準備し、図２３に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上に下部電極２２を形成する。この際、配線ＭＤ１、ＭＤ２の表面と酸化シリコン膜２１の表面との間に段差が生じているため、下部電極２２の表面にもこの段差に対応した段差が生じている。この下部電極２２の形成領域は、配線ＭＤ１、ＭＤ２形成領域より大きい（図２０と同様）。
【００８２】
次いで、図２４に示すように、下部電極２２、酸化シリコン膜２１およびプラグＰ１上に、窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極２２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【００８３】
次に、窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上に延在する上部電極２４を形成する（図２２と同様）。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【００８４】
以上の工程により下部電極２２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【００８５】
このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２と接続される容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、この際、下部電極２２の表面には配線ＭＤ１、ＭＤ２の表面と酸化シリコン膜２１の表面との間の段差に対応した段差が生じているため、この段差に沿って下部電極２２および容量絶縁膜となる窒化シリコン膜２３を形成することができ、容量を増加させることができる。また、この下部電極２２形成領域を、配線ＭＤ１、ＭＤ２形成領域より大きくしたので、容量を増加させることができる。
【００８６】
次いで、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積した後、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの形成工程は、図１３〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００８７】
（実施の形態４）
本実施の形態のＳＲＡＭの製造方法を図２５および図２６を用いて説明する。なお、図２〜図７を用いて説明した酸化シリコン膜２１形成工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【００８８】
まず、実施の形態１で説明した図７に示す半導体基板１を準備し、図２５に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２１およびＰＳＧ膜２０をドライエッチングし、続いて窒化シリコン膜１７をドライエッチングすることによって、ｎ+型半導体領域（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１および配線溝ＨＭを形成する。また、ゲート電極Ｇ上にコンタクトホールＣ１を形成する（図９と同じ）。図中の２つの配線溝のうち、一方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ１のドレイン上から負荷用ＭＩＳＦＥＴＱｐ１のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極上まで延在している。また、他方の配線溝ＨＭは、駆動用ＭＩＳＦＥＴＱｄ２のドレイン上から負荷用ＭＩＳＦＥＴＱｐ２のドレイン上を経由し、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極上まで延在している。
【００８９】
次いで、コンタクトホールＣ１および配線溝ＨＭの内部を含む酸化シリコン膜２１の上部にスパッタ法により膜厚１０ｎｍ程度のＴｉ膜（図示せず）および膜厚５０ｎｍ程度のＴｉＮ膜を順次し、５００〜７００℃で１分間熱処理を施す。次いでＣＶＤ法によりＷ膜を堆積する。この際、Ｗ膜の膜厚をコンタクトホールＣ１の半径より小さくする。次いで、Ｔｉ膜、ＴｉＮ膜およびＷ膜を、酸化シリコン膜２１の表面が露出するまでエッチバックもしくはＣＭＰし、コンタクトホールＣ１および配線溝ＨＭ外部のＴｉ膜、ＴｉＮ膜およびＷ膜を除去する。この結果、コンタクトホールＣ１内に埋め込まれたプラグＰ１と、その上部に凹部ａを有する配線ＭＤ１、ＭＤ２が形成される。
【００９０】
次いで、図２６に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【００９１】
次に、窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１上に延在する上部電極２４を形成する（図２２と同様）。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【００９２】
以上の工程により下部電極となる配線ＭＤ１、ＭＤ２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【００９３】
このように、本実施の形態によれば、配線ＭＤ１、ＭＤ２と接続される容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、コンタクトホールＣ１の半径より小さい膜厚のＷ膜を用いて配線ＭＤ１、ＭＤ２を形成したので、配線ＭＤ１、ＭＤ２の上部に凹部ａが形成され、この凹部ａに沿って容量絶縁膜となる窒化シリコン膜２３を形成することができるため、容量を増加させることができる。
【００９４】
次いで、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積した後、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの形成工程は、図１３〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００９５】
なお、本実施の形態において、プラグＰ１および配線ＭＤ１、ＭＤ２形成後、実施の形態１のように酸化シリコン膜２１の表面をエッチングした後、窒化シリコン膜２３を形成してもよい。この場合、前記エッチングにより露出した配線ＭＤ１、ＭＤ２の側壁に沿って窒化シリコン膜２３が形成されるため、さらに、容量を大きくすることができる。
【００９６】
また、容量を大きくするため、配線ＭＤ１、ＭＤ２形成後、実施の形態２のように、これらの配線上に下部電極２２を形成した後、窒化シリコン膜２３を形成してもよい。また、プラグＰ１および配線ＭＤ１、ＭＤ２形成後、実施の形態３のように、酸化シリコン膜２１の表面をエッチングし、下部電極２２を形成した後、窒化シリコン膜２３を形成してもよい。
【００９７】
（実施の形態５）
本実施の形態５（実施の形態２〜４についても同様）においては、上部電極２４に、プラグＰ２（負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソースと接続されている）の側壁を介して、電源電位（Ｖｃｃ）を供給したが、このプラグＰ２の底面を介して、電源電位（Ｖｃｃ）を供給することもできる。
【００９８】
本実施の形態のＳＲＡＭの製造方法を図２７〜図３２を用いて説明する。なお、図２〜図１０を用いて説明した酸化シリコン膜２１の表面のエッチング工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【００９９】
まず、実施の形態１で説明した図１０に示す半導体基板１を準備し、図２７に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述する上部電極２４との間に形成され、容量絶縁膜となる。
【０１００】
次に、図２８および図２９に示すように、負荷用ＭＩＳＦＥＴのソース上のプラグＰ１上の窒化シリコン膜２３を除去し、開口部ＯＰ１を形成する。
【０１０１】
次いで、図３０および図３１に示すように、開口部ＯＰ１内を含む窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１の上部に延在する上部電極２４を形成する。この上部電極２４は、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の一端（データ線と接続される側）上のプラグＰ１および駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のソース上のプラグＰ１上に延在しないようパターニングする。
【０１０２】
以上の工程により下部電極となる配線ＭＤ１、ＭＤ２と、窒化シリコン膜２３と上部電極２４とで構成される容量Ｃを形成することができる。
【０１０３】
次いで、図３２に示すように、上部電極２４上に、酸化シリコン膜２５をＣＶＤ法により堆積する。次いで、プラグＰ１の上部の酸化シリコン膜２５をエッチングにより除去することによりコンタクトホールＣ２を形成する。
【０１０４】
このように、本実施の形態においては、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１の窒化シリコン膜２３を、あらかじめ除去しているため、このプラグＰ１上部の酸化シリコン膜２５のみを除去すればよく、このプラグＰ１上のコンタクトホールＣ２を容易に形成することができる。
【０１０５】
また、このプラグＰ１とコンタクトホールＣ２との間に合わせずれが生じても上部電極２４を介してプラグＰ１とコンタクトホールＣ２内に形成されるプラグＰ２とが接続されるため、プラグＰ１とＰ２との導通不良を低減することができる。また、ゲート電極ＧとプラグＰ２のショートに対するマージンを確保することができる。
【０１０６】
次いで、酸化シリコン膜２５上に、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの配線の形成工程は、図１５〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１０７】
なお、実施の形態２〜４の場合についても、同様に、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース上のプラグＰ１の窒化シリコン膜２３を除去し、開口部ＯＰ１を形成した後、上部電極２４およびプラグＰ２を形成すれば、前述の効果を得ることができる。
【０１０８】
（実施の形態６）
本実施の形態６（実施の形態２〜４についても同様）においては、メモリセル約１個分の領域について説明したが、本発明を、メモリセルアレイに適用する場合について説明する。
【０１０９】
図３３に示すように、メモリセルＭＣは、データ線対（ＤＬ、／ＤＬ）とワード線ＷＬとの交点に、マトリクス状に配置されている。また、メモリセルアレイ中には、通常のメモリセルの他、冗長救済用のメモリセルが形成されている。この冗長救済用のメモリセルも、データ線対（ＤＬ、／ＤＬ）とワード線ＷＬとの交点に配置され、通常のメモリセル中に不良が発生した場合は、これと同一のデータ線（ＤＬ、／ＤＬ）に接続されたメモリセル列を、ヒューズ（ＦＵＳＥ）を切断することにより冗長救済用のメモリセル列に置き換えている。図３４に、チップ上に配置されたメモリセルアレイのレイアウトを示す。図３４に示すように、メモリセルアレイは、複数のメモリマットで構成されている。このメモリセルアレイの周辺には、入力バッファ（入力Ｂｕｆ．）、出力回路およびＦＵＳＥ等の周辺回路が配置されている。なお、前述の冗長救済用のメモリセル列は、すべてのメモリマット中に形成されている必要はない。
【０１１０】
図３５は、本実施の形態のＳＲＡＭを示す半導体基板の要部平面図である。図中には、縦横２個ずつのメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２が配置されている。メモリセルＭＣ１１、ＭＣ２１は、図２〜図１７を用いて説明した実施の形態１のメモリセルと同じ構成であるため、その説明を省略する。また、メモリセルＭＣ２１、ＭＣ２２は、図中のＢ−Ｂに対して、メモリセルＭＣ１１、ＭＣ１２と対象な構造となっている。図示はしないが、図中のＣ−Ｃに対してメモリセルＭＣ１１およびＭＣ１２と対象なメモリセルが配置され、また、図中のＣ−Ｃに対してメモリセルＭＣ２１およびＭＣ２２と対象なメモリセルが配置される。
【０１１１】
ここで、メモリセルＭＣ１１、ＭＣ１２の上部電極２４は、接続されている。また、メモリセルＭＣ２１、ＭＣ２２の上部電極２４も、接続されている。また、一対のデータ線対（ＤＬ、／ＤＬ）に接続されたメモリセル（ＭＣ１１、ＭＣ１２）の上部電極２４と、他のデータ線対（ＤＬ、／ＤＬ）に接続されたメモリセル（ＭＣ２１、ＭＣ２２）の上部電極２４とは、独立している（接続されていない）。
【０１１２】
このように、データ線対（ＤＬ、／ＤＬ）毎に、上部電極２４を分割すれば、同一のデータ線対（ＤＬ、／ＤＬ）に接続されたメモリセル列毎の冗長救済を、容易に行うことができる。
【０１１３】
なお、実施の形態２〜４の場合についても、同様に、データ線対（ＤＬ、／ＤＬ）毎に、上部電極２４を分割すれば、同一のデータ線対（ＤＬ、／ＤＬ）に接続されたメモリセル列毎の冗長救済を、容易に行うことができる。
【０１１４】
また、同一のワード線対（ＷＬ）に接続されたメモリセル行毎に、冗長救済を行う場合には、ワード線（ＷＬ）毎に、上部電極２４を分割すればよい。また、メモリセル毎（１ビット毎）に、冗長救済を行う場合には、メモリセル毎に、上部電極２４を分割すればよい。
【０１１５】
（実施の形態７）
本実施の形態７（実施の形態２〜４についても同様）においては、上部電極２４に、電源電位（Ｖｃｃ）を供給し、図１中の蓄積ノードＡもしくはＢと電源電位（Ｖｃｃ）との間に容量Ｃを形成したが、図１中の蓄積ノードＡＢ間に容量を形成することもできる。
【０１１６】
本実施の形態のＳＲＡＭの製造方法を図３６〜図４６を用いて説明する。なお、図２〜図１０を用いて説明した酸化シリコン膜２１の表面のエッチング工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【０１１７】
まず、実施の形態１で説明した図１０に示す半導体基板１を準備し、図３６、図３７および図３８に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ１、ＭＤ２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極となる配線ＭＤ１、ＭＤ２と後述する上部電極２４との間に形成され、容量絶縁膜となる。図３８は、本実施の形態のＳＲＡＭの製造方法を示す基板の要部平面図である。また、図３６および図３７は、それぞれ図３８中のＡ−Ａ断面、Ｄ―Ｄ断面と対応する。
【０１１８】
次に、配線ＭＤ１上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成する。
【０１１９】
次いで、図３９、図４０に示すように、開口部ＯＰ２内を含む窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２の上部に延在する上部電極２４を形成する。この上部電極２４は、開口部ＯＰ２を介して配線ＭＤ１と接続される。
【０１２０】
以上の工程により下部電極となる配線ＭＤ２と、窒化シリコン膜２３と配線ＭＤ１に接続された上部電極２４とで構成される容量Ｃを形成することができる。この容量Ｃは、図１中の蓄積ノードＡＢ間に接続される容量となる。
【０１２１】
このように、本実施の形態によれば、下部電極となる配線ＭＤ２と、窒化シリコン膜２３と配線ＭＤ１に接続された上部電極２４とで容量Ｃを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。また、本実施の形態のように、図１中の蓄積ノードＡＢ間に容量を形成した場合は、図１中の蓄積ノードＡもしくはＢと電源電位（Ｖｃｃ）との間に容量Ｃを形成した場合と比較し、臨界電荷量（Ｃ）が、大きくなる。
【０１２２】
図４７は、蓄積ノード（ＡもしくはＢ）にノイズ（電流）パルスを加えた場合に、蓄積ノードに保持されているデータが反転する臨界電荷量をシミュレーションした結果である。グラフの横軸は、パルス幅（ｓ）を示し、縦軸は、臨界電荷量（Ｃ）を示す。図４７に示すように、容量Ｃを形成しない場合（ａ）に対し、蓄積ノードＡＢ間に容量（２ｆＦ）を形成した場合（ｃ）および蓄積ノードＡ（Ｂ）と電源電位（Ｖｃｃ）との間に容量（２ｆＦ）を形成した場合（ｂ）とも臨界電荷量は増加しているが、蓄積ノードＡ（Ｂ）と電源電位（Ｖｃｃ）との間に容量を形成した場合（ｂ）より、蓄積ノードＡＢ間に容量を形成した場合（ｃ）の方が、臨界電荷量は、大きい。例えば、パルス幅２０ｎｍにおいては、（ｂ）の場合の容量が、（ａ）の場合より２．４ｆＣ大きいのに対し、（ｃ）の場合の容量は、（ａ）の場合より３．５ｆＣ大きく、約１．５倍の効果がある。
【０１２３】
次いで、上部電極２４上に、酸化シリコン膜をＣＶＤ法により堆積した後、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの工程は、図１３〜図１７を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。なお、図４０に示すように、上部電極２４は、負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソース上まで延在していないため、負荷用ＭＩＳＦＥＴＱｐ１およびＱｐ２のソース上のプラグＰ１、Ｐ２と上部電極２４は接続されない。
【０１２４】
なお、実施の形態４の場合（下部電極２２を形成しない場合）についても、同様に、配線ＭＤ１上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成した後、この開口部ＯＰ２内を含む窒化シリコン膜２３上に、上部電極２４を形成することによって、図１中の蓄積ノードＡＢ間に容量を形成することができる。
【０１２５】
また、下部電極２２を有する実施の形態２および３の場合について、以下に説明する。
【０１２６】
まず、実施の形態１で説明した図８に示す半導体基板１を準備し、図４１、図４２に示すように、酸化シリコン膜２１、プラグＰ１および配線ＭＤ１、ＭＤ２上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２上に下部電極２２ａ、２２ｂを形成する。この下部電極２２ａ、２２ｂの形成領域は、それぞれ配線ＭＤ１、ＭＤ２形成領域より大きい。この図４２は、本実施の形態のＳＲＡＭの製造方法を示す基板の要部平面図である。図４１は、図４２中のＤ―Ｄ断面と対応する。
【０１２７】
次いで、下部電極２２ａ、２２ｂおよび酸化シリコン膜２１上に、窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、下部電極２２ａ、２２ｂと後述する上部電極２４との間に形成され、容量絶縁膜となる。
【０１２８】
次に、図４３および図４４に示すように、配線ＭＤ１上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成する。
【０１２９】
次いで、図４５および図４６に示すように、開口部ＯＰ２内を含む窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜を堆積し、パターニングすることによって、配線ＭＤ１、ＭＤ２の上部に延在する上部電極２４を形成する。この上部電極２４は、開口部ＯＰ２を介して配線ＭＤ１上の下部電極２２ａと接続される。
【０１３０】
以上の工程により下部電極２２ｂと、窒化シリコン膜２３と配線ＭＤ１に接続された上部電極２４とで構成される容量Ｃを形成することができる。この容量Ｃは、図１中の蓄積ノードＡＢ間に接続される容量となる。
【０１３１】
また、実施の形態３の場合についても同様に、配線ＭＤ１、ＭＤ２上の下部電極２２ａ、２２ｂのうち下部電極２２ａ上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成した後、この開口部ＯＰ２内を含む窒化シリコン膜２３上に、上部電極２４を形成することによって、図１中の蓄積ノードＡＢ間に容量を形成することができる。また、実施の形態４の下部電極２２を形成する場合についても同様である。
【０１３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３３】
以上のように、本発明は、パソコンやワークステーション用のキャッシュメモリをはじめ、携帯電話等の移動体通信機器、メモリカードおよびＩＣカードなどに搭載する半導体集積回路装置に適用して特に有効な技術である。
【図面の簡単な説明】
【０１３４】
【図１】本発明の実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。
【図２】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図６】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１０】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１３】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１７】本発明の実施の形態１であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図１８】本発明の効果を説明するための図である。
【図１９】本発明の実施の形態２であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態２であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図２１】本発明の実施の形態２であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態２であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態３であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態３であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態４であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態４であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図３０】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図３２】本発明の実施の形態５であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態６であるＳＲＡＭのメモリセルの配置を示す図である。
【図３４】本発明の実施の形態６であるＳＲＡＭのメモリセルアレイの配置を示す図である。
【図３５】本発明の実施の形態６であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図３６】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図３９】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図４０】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４１】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図４２】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４３】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図４４】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４５】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図４６】本発明の実施の形態７であるＳＲＡＭの製造方法を示す基板の要部平面図である。
【図４７】本発明の効果を説明するための図である。
【図４８】本発明の課題を説明するための図である。
【符号の説明】
【０１３５】
１ 半導体基板
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
５ 酸化シリコン膜
８ ゲート酸化膜
９ 多結晶シリコン膜
１４ ｐ−型半導体領域
１６ サイドウォールスペーサ
１７ 窒化シリコン膜
１８ ｐ＋型半導体領域
１９ ＣｏＳｉ２層
２０ ＰＳＧ膜
２１ 酸化シリコン膜
２２ 下部電極
２２ａ 下部電極
２２ｂ 下部電極
２３ 窒化シリコン膜
２４ 上部電極
２５ 酸化シリコン膜
２７ 酸化シリコン膜
Ａ 蓄積ノード
Ｂ 蓄積ノード
Ａｎ１ 活性領域
Ａｎ２ 活性領域
Ａｐ１ 活性領域
Ａｐ２ 活性領域
Ｃ 容量
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Ｃ３ コンタクトホール
ＤＬ、／ＤＬ データ線
Ｇ ゲート電極
ＨＭ 配線溝
ＩＮＶ1 ＣＭＯＳインバータ
ＩＮＶ2 ＣＭＯＳインバータ
Ｍ１ 第１層配線
Ｍ２ 第２層配線
ＭＣ メモリセル
ＭＣ１１、ＭＣ１２ メモリセル
ＭＣ２１、ＭＣ２２ メモリセル
ＭＤ１ 配線
ＭＤ２ 配線
ＯＰ１ 開口部
ＯＰ２ 開口部
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＷＬ ワード線
ａ 凹部
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
【特許請求の範囲】
【請求項１】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴと、前記第１および第２の負荷用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記第１および第２の転送用ＭＩＳＦＥＴのソースおよびドレイン領域と、前記第１および第２の駆動用ＭＩＳＦＥＴのソースおよびドレイン領域と、前記第１および第２の負荷用ＭＩＳＦＥＴのソースおよびドレイン領域とは、前記半導体基板内に形成され、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された第１開口部とを有し、
前記第１開口部の側壁および底部には、前記第１開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする第１容量素子が形成され、
前記下部電極は、前記第１の駆動用ＭＩＳＦＥＴのドレイン、前記第１の負荷用ＭＩＳＦＥＴのドレイン、前記第２の駆動用ＭＩＳＦＥＴのゲート電極および前記第２の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第２の駆動用ＭＩＳＦＥＴのドレイン、前記第２の負荷用ＭＩＳＦＥＴのドレイン、前記第１の駆動用ＭＩＳＦＥＴのゲート電極および前記第１の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第２の蓄積ノードを形成し、
前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１開口部は、前記第１および第２の駆動用ＭＩＳＦＥＴのゲート電極と、前記第１および第２の負荷用ＭＩＳＦＥＴのドレインとに達していることを特徴とする半導体集積回路装置。
【請求項１】
一対の相補性データ線とワード線との交差部に配置された第１および第２の転送用ＭＩＳＦＥＴと、第１および第２の駆動用ＭＩＳＦＥＴと、第１および第２の負荷用ＭＩＳＦＥＴとを有し、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴと、前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体集積回路装置であって、
前記第１および第２の転送用ＭＩＳＦＥＴと、前記第１および第２の駆動用ＭＩＳＦＥＴと、前記第１および第２の負荷用ＭＩＳＦＥＴとは、半導体基板の主面に形成され、
前記第１および第２の転送用ＭＩＳＦＥＴのソースおよびドレイン領域と、前記第１および第２の駆動用ＭＩＳＦＥＴのソースおよびドレイン領域と、前記第１および第２の負荷用ＭＩＳＦＥＴのソースおよびドレイン領域とは、前記半導体基板内に形成され、
前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜に形成された第１開口部とを有し、
前記第１開口部の側壁および底部には、前記第１開口部の側壁および底部に沿って形成された第１導電性膜を下部電極とし、前記第１導電性膜の上部に形成された第２絶縁膜を容量絶縁膜とし、前記第２絶縁膜の上部に形成された第２導電性膜を上部電極とする第１容量素子が形成され、
前記下部電極は、前記第１の駆動用ＭＩＳＦＥＴのドレイン、前記第１の負荷用ＭＩＳＦＥＴのドレイン、前記第２の駆動用ＭＩＳＦＥＴのゲート電極および前記第２の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第１の蓄積ノードを形成し、前記第２の駆動用ＭＩＳＦＥＴのドレイン、前記第２の負荷用ＭＩＳＦＥＴのドレイン、前記第１の駆動用ＭＩＳＦＥＴのゲート電極および前記第１の負荷用ＭＩＳＦＥＴのゲート電極を電気的に接続して前記メモリセルの第２の蓄積ノードを形成し、
前記第１容量素子は、前記第１の蓄積ノードおよび前記第２の蓄積ノードと電源電圧線との間、前記第１の蓄積ノードおよび前記第２の蓄積ノードと基準電圧線との間、もしくは前記第１の蓄積ノードと前記第２の蓄積ノードとの間に電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１開口部は、前記第１および第２の駆動用ＭＩＳＦＥＴのゲート電極と、前記第１および第２の負荷用ＭＩＳＦＥＴのドレインとに達していることを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【公開番号】特開２００９−３８３９６（Ｐ２００９−３８３９６Ａ）
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願番号】特願２００８−２６８５６５（Ｐ２００８−２６８５６５）
【出願日】平成２０年１０月１７日（２００８．１０．１７）
【分割の表示】特願２００６−３５９９４（Ｐ２００６−３５９９４）の分割
【原出願日】平成１３年１２月２６日（２００１．１２．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願日】平成２０年１０月１７日（２００８．１０．１７）
【分割の表示】特願２００６−３５９９４（Ｐ２００６−３５９９４）の分割
【原出願日】平成１３年１２月２６日（２００１．１２．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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