比較回路

【課題】比較回路の自己発熱を抑制して、自己発熱対策に起因する当該比較回路の動作速
度の低下を防止できるようにする。
【解決手段】差動増幅部１１，１２にスイッチＳ１，Ｓ２をそれぞれ接続させる。スイッ
チＳ１をＯＮにして差動増幅部１１を動作させるときには、スイッチＳ２をＯＦＦにして
差動増幅部１２を停止させ、スイッチＳ２をＯＮにして差動増幅部１２を動作させるとき
には、スイッチＳ１をＯＦＦにして差動増幅部１１を停止させる。この結果、スイッチＳ
１，Ｓ２によって差動増幅部１１，１２が交互に動作するので、差動増幅部１１，１２の
動作による自己発熱を抑制することができ、自己発熱対策に起因する比較回路１の動作速
度の低下を防止できる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を比較する比較回路であって、自己発熱対策による動作速度の低下
を防止することができる比較回路に関するものである。
【背景技術】
【０００２】
比較回路は、入力信号を比較して、その比較結果を出力信号として出力するものである
。近年、比較回路は、他の回路とＩＣ（Integrated Circuit）内に形成されることが多い
。
【０００３】
このようなＩＣ内に形成される比較回路は、自己発熱を発生してオフセット電圧が発生
する。この自己発熱の対策をすると動作速度が低下してしまう。
【０００４】
引用文献１には、極性反転回路を備えた比較回路が開示されている。この比較回路によ
れば、差動比較器の入力側と出力側とに極性反転回路をそれぞれ設け、２つの極性反転回
路の極性反転状態を同じにして、差動比較器の入力部を構成するトランジスタの熱時定数
よりも短い周期でランダムに極性を反転させるものである。
【０００５】
図６は、従来の比較回路４の構成例を示す回路図である。図６に示すように、比較回路
４は、差動増幅部４０、第１の抵抗（以下、抵抗Ｒ１という），第２の抵抗（以下、抵抗
Ｒ２という）、定電流源ＩＥＥで構成される。この比較回路４は、自己発熱対策を行って
いないものである。
【０００６】
抵抗Ｒ１は、その一端が電源の高電位側（以下、電源ＶＣＣという）に接続され、その
他端が第１の出力端子（以下、出力端子Ｏｕｔｎという）に接続される。抵抗Ｒ２は、そ
の一端が電源ＶＣＣに接続され、その他端が第２の出力端子（以下、出力端子Ｏｕｔｐと
いう）に接続される。
【０００７】
差動増幅部４０は、一対のトランジスタＴ１０，Ｔ１１で構成される。トランジスタＴ
１０，Ｔ１１は、そのベースが第１の入力端子（以下、入力端子Ｉｎｐという）及び第２
の入力端子（以下、入力端子Ｉｎｎという）にそれぞれ接続され、そのコレクタが出力端
子Ｏｕｔｎ，Ｏｕｔｐにそれぞれ接続され、そのエミッタがバイアス接点Ｐ１にそれぞれ
共通に接続される。トランジスタＴ１０，Ｔ１１は、入力端子Ｉｎｐ，Ｉｎｎから出力さ
れた入力信号を比較して、その比較結果を出力信号として出力端子Ｏｕｔｎ，Ｏｕｔｐに
出力する。定電流源ＩＥＥは、その一端がバイアス接点Ｐ１に接続され、その他端が電源
低の電位側（以下、電源ＶＥＥという）に接続される。
【０００８】
差動増幅部４０の入力容量Ｃｉｎ０は、トランジスタＴ１０，Ｔ１１のベース−エミッ
タ間容量Ｃπ０と、トランジスタＴ１０，Ｔ１１のベース−コレクタ間容量Ｃμ０と、遮
断周波数ｆＴ０と、比較器のゲインＡｖと、相互コンダクタンスｇｍ０と、定電流源ＩＥ
Ｅに流れる動作電流Ｉと、電荷素量ｑと、ボルツマン定数ｋと、絶対温度Ｔとを用いて下
記の（１）式で表現される。
【０００９】
【数１】

【００１０】
比較回路４を高速に動作させるには、抵抗Ｒ１，Ｒ２を小さくする、若しくは、トラン
ジスタＴ１０，Ｔ１１のサイズを小さくして入力容量を小さくする必要がある。例えば、
抵抗Ｒ１，Ｒ２を小さくすると、ゲインＡｖを所定の値に保つために定電流源ＩＥＥの動
作電流Ｉを大きくしなければならない。動作電流Ｉが大きくなると、トランジスタＴ１０
，Ｔ１１の消費電力が増加して当該トランジスタＴ１０，Ｔ１１の自己発熱による発熱量
が増加してしまう。自己発熱によりトランジスタＴ１０，Ｔ１１のジャンクション温度が
上昇すると、ベース−エミッタ間電圧ＶＢＥが変化する。このベース−エミッタ間電圧Ｖ
ＢＥの変化をオフセット電圧と称し、このオフセット電圧が大きいと、比較回路４の誤動
作の原因となる。
【００１１】
比較回路の自己発熱は、比較回路を構成する差動増幅部を並列に接続することで防止で
きる。その一例を図７より説明する。図７は、従来の比較回路５の構成例を示す回路図で
ある。この比較回路５は、上述の差動増幅部４０と同じサイズを有する差動増幅部を２つ
設けてそれらを並列に接続し、自己発熱対策を行ったものである。比較回路５の自己発熱
は、比較回路４の自己発熱に比べ１／２になる。
【００１２】
図７に示すように、比較回路５は、抵抗Ｒ１，Ｒ２、第１の差動増幅部（以下、差動増
幅部５１という）、第２の差動増幅部（以下、差動増幅部５２という）及び定電流源ＩＥ
Ｅで構成される。
【００１３】
抵抗Ｒ１は、その一端が電源ＶＣＣに接続され、その他端が出力端子Ｏｕｔｎに接続さ
れる。抵抗Ｒ２は、その一端が電源ＶＣＣに接続され、その他端が出力端子Ｏｕｔｐとい
う）に接続される。
【００１４】
差動増幅部５１は、一対のトランジスタＴ１０，Ｔ１１で構成される。トランジスタＴ
１０，Ｔ１１は、そのベースが入力端子Ｉｎｐ，Ｉｎｎにそれぞれ接続され、そのコレク
タが出力端子Ｏｕｔｎ，Ｏｕｔｐにそれぞれ接続され、そのエミッタが第１のバイアス接
点（以下、バイアス接点Ｐ１という）にそれぞれ共通に接続される。トランジスタＴ１０
，Ｔ１１は、入力端子Ｉｎｐ，Ｉｎｎから出力された入力信号を比較して、その比較結果
を出力信号として出力端子Ｏｕｔｎ，Ｏｕｔｐに出力する。
【００１５】
差動増幅部５２は、一対のトランジスタＴ２０，Ｔ２１で構成される。トランジスタＴ
２０，Ｔ２１は、そのベースが入力端子Ｉｎｐ，Ｉｎｎにそれぞれ接続され、そのコレク
タが出力端子Ｏｕｔｎ，Ｏｕｔｐにそれぞれ接続され、そのエミッタが第２のバイアス接
点（以下、バイアス接点Ｐ２という）にそれぞれ共通に接続される。トランジスタＴ２０
，Ｔ２１は、入力端子Ｉｎｐ，Ｉｎｎから出力された入力信号を比較して、その比較結果
を出力信号として出力端子Ｏｕｔｎ，Ｏｕｔｐに出力する。定電流源ＩＥＥは、その一端
がバイアス接点Ｐ１，Ｐ２に接続され、その他端が電源ＶＥＥに接続される。
【００１６】
差動増幅部５１と差動増幅部５２の総入力容量Ｃｉｎ１は、トランジスタＴ１０，Ｔ１
１のベース−エミッタ間容量Ｃπ１と、トランジスタＴ１０，Ｔ１１のベース−コレクタ
間容量Ｃμ１と、遮断周波数ｆＴ１と、比較器のゲインＡｖと、相互コンダクタンスｇｍ
１と、定電流源ＩＥＥに流れる動作電流Ｉと、電荷素量ｑと、ボルツマン定数ｋと、絶対
温度Ｔとを用いて下記の（２）式で表現される。
【００１７】
【数２】

【００１８】
一般に、トランジスタの単位面積における動作電流が小さくなるほど遮断周波数は小さ
くなるため、（２）式の第１項にある遮断周波数ｆＴ１は、（１）式の第１項にある遮断
周波数ｆＴ０より小さい値となる。また、（２）式の第２項の値は、（１）式の第２項の
値に対し２倍となる。これにより、総入力容量Ｃｉｎ１は、入力容量Ｃｉｎ０より大きく
なる。入力容量が大きいと動作速度が低下するので、図７に示した自己発熱対策を実施す
ると比較回路の動作速度が低下する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００７−２６６７９８号公報（第１図）
【発明の概要】
【発明が解決しようとする課題】
【００２０】
ところで、引用文献１は、入力信号の変化速度に起因するオフセット電圧の発生を防止
できるという優れた比較回路であるが、自己発熱に起因するオフセット電圧の発生を防止
することは困難である。また、図７で説明したような差動増幅部を並列に接続した従来の
比較回路では、自己発熱を防止できるが、その自己発熱対策に起因して動作速度が低下し
てしまうという問題がある。
【００２１】
本発明は、このような課題を解決したものであって、比較回路の自己発熱を抑制して、
自己発熱対策に起因する当該比較回路の動作速度の低下を防止できるようにすることを目
的とする。
【課題を解決するための手段】
【００２２】
上述の課題を解決するために、請求項１に係る比較回路は、一端が電源の高電位側（Ｖ
ＣＣ）に接続され、他端が第１の出力端子（Ｏｕｔｎ）に接続される第１の抵抗（Ｒ１）
と、一端が電源の高電位側（ＶＣＣ）に接続され、他端が第２の出力端子（Ｏｕｔｐ）に
接続される第２の抵抗（Ｒ２）と、一端が第１の出力端子（Ｏｕｔｎ）に接続され、制御
端が第１の入力端子（Ｉｎｐ）に接続される第１のトランジスタ（Ｔ１０）と、一端が第
２の出力端子（Ｏｕｔｐ）に接続され、他端が第１のトランジスタ（Ｔ１０）の他端に接
続され、制御端が第２の入力端子（Ｉｎｎ）に接続される第２のトランジスタ（Ｔ１１）
と、一端が第１の出力端子（Ｏｕｔｎ）に接続され、制御端が第１の入力端子（Ｉｎｐ）
に接続される第３のトランジスタ（Ｔ２０）と、一端が第２の出力端子（Ｏｕｔｐ）に接
続され、他端が第３のトランジスタ（Ｔ２０）の他端に接続され、制御端が第２の入力端
子（Ｉｎｎ）に接続される第４のトランジスタ（Ｔ２１）と、一端が第１のトランジスタ
（Ｔ１０）の他端と第２のトランジスタ（Ｔ１１）の他端とに接続される第１のスイッチ
（Ｑ１）と、一端が第３のトランジスタ（Ｔ２０）の他端と第４のトランジスタ（Ｔ２１
）の他端とに接続される第２のスイッチ（Ｑ２）と、一端が第１のスイッチ（Ｑ１）の他
端と第２のスイッチの他端（Ｑ２）に接続され、他端が電源の低電位側（ＶＥＥ）に接続
される定電流源（ＩＥＥ）とを備えることを特徴とするものである。
【００２３】
請求項１に係る比較回路では、第１の抵抗（Ｒ１）は、一端が電源の高電位側（ＶＣＣ
）に接続され、他端が第１の出力端子（Ｏｕｔｎ）に接続される。第２の抵抗（Ｒ２）は
、一端が電源の高電位側（ＶＣＣ）に接続され、他端が第２の出力端子（Ｏｕｔｐ）に接
続される。第１のトランジスタ（Ｔ１０）は、一端が第１の出力端子（Ｏｕｔｎ）に接続
され、制御端が第１の入力端子（Ｉｎｐ）に接続される。第２のトランジスタ（Ｔ１１）
は、一端が第２の出力端子（Ｏｕｔｐ）に接続され、他端が第１のトランジスタ（Ｔ１０
）の他端に接続され、制御端が第２の入力端子（Ｉｎｎ）に接続される。第３のトランジ
スタ（Ｔ２０）は、一端が第１の出力端子（Ｏｕｔｎ）に接続され、制御端が第１の入力
端子（Ｉｎｐ）に接続される。第４のトランジスタ（Ｔ２１）は、一端が第２の出力端子
（Ｏｕｔｐ）に接続され、他端が第３のトランジスタ（Ｔ２０）の他端に接続され、制御
端が第２の入力端子（Ｉｎｎ）に接続される。第１のスイッチ（Ｑ１）は、一端が第１の
トランジスタ（Ｔ１０）の他端と第２のトランジスタ（Ｔ１１）の他端とに接続される。
第２のスイッチ（Ｑ２）は、一端が第３のトランジスタ（Ｔ２０）の他端と第４のトラン
ジスタ（Ｔ２１）の他端とに接続される。定電流源（ＩＥＥ）は、一端が第１のスイッチ
（Ｑ１）の他端と第２のスイッチ（Ｑ２）の他端に接続され、他端が電源の低電位側（Ｖ
ＥＥ）に接続される。
【００２４】
これにより、第１のスイッチ（Ｑ１）をＯＮにして第１のトランジスタ（Ｔ１０）及び
第２のトランジスタ（Ｔ１１）を動作させるときには、第２のスイッチ（Ｑ２）をＯＦＦ
にして第３のトランジスタ（Ｔ２０）及び第４のトランジスタ（Ｔ２１）を停止させる。
また、第２のスイッチ（Ｑ２）をＯＮにして第２のスイッチ（Ｑ２）をＯＦＦにして第３
のトランジスタ（Ｔ２０）及び第４のトランジスタ（Ｔ２１）を動作させるときには、第
１のスイッチ（Ｑ１）をＯＦＦにして第１のトランジスタ（Ｔ１０）及び第２のトランジ
スタ（Ｔ１１）を停止させる。このように、第１のスイッチ（Ｑ１）及び第２のスイッチ
（Ｑ２）によって第１のトランジスタ（Ｔ１０）及び第２のトランジスタ（Ｔ１１）と第
３のトランジスタ（Ｔ２０）及び第４のトランジスタ（Ｔ２１）とが交互に動作するので
、当該比較回路の動作による自己発熱を抑制することができるようになる。
【００２５】
請求項２に係る比較回路は、請求項１の記載において、第１のトランジスタ（Ｔ１０）
、第２のトランジスタ（Ｔ１１）、第３のトランジスタ（Ｔ２０）及び第４のトランジス
タ（Ｔ２１）は、バイポーラトランジスタ及び／又は電界効果トランジスタで構成される
ことを特徴とするものである。
【００２６】
請求項２に係る比較回路では、バイポーラトランジスタ及び／又は電界効果トランジス
タで第１のトランジスタ（Ｔ１０）、第２のトランジスタ（Ｔ１１）、第３のトランジス
タ（Ｔ２０）及び第４のトランジスタ（Ｔ２１）が構成されるので、当該第１及び第２の
差動増幅部を容易に作製することができる。
【００２７】
請求項３に係る比較回路は、請求項１の記載において、第１のスイッチ（Ｑ１）及び第
２のスイッチ（Ｑ２）は、バイポーラトランジスタ及び／又は電界効果トランジスタで構
成されることを特徴とするものである。
【００２８】
請求項３に係る比較回路では、バイポーラトランジスタ及び／又は電界効果トランジス
タで第１のスイッチ（Ｑ１）及び第２のスイッチ（Ｑ２）が構成されるので、第１のトラ
ンジスタ（Ｔ１０）、第２のトランジスタ（Ｔ１１）、第３のトランジスタ（Ｔ２０）及
び第４のトランジスタ（Ｔ２１）と同時に作製でき、当該比較回路の製造コストが低減で
きる。
【００２９】
請求項４に係る比較回路は、請求項３の記載において、第１のスイッチ（Ｑ１）及び第
２のスイッチ（Ｑ２）には、クロック信号が入力されることを特徴とするものである。
【００３０】
請求項４に係る比較回路では、クロック信号が第１のスイッチ（Ｑ１）及び第２のスイ
ッチ（Ｑ２）に入力されるので、他の回路で使用される既存のクロック信号を用いて第１
のスイッチ（Ｑ１）及び第２のスイッチ（Ｑ２）を動作させることができる。これにより
、安価な比較回路を製造できる。
【００３１】
請求項５に係る比較回路は、一端が電源の高電位側（ＶＣＣ）に接続され、他端が第１
の出力端子（Ｏｕｔｎ）に接続される第１の抵抗（Ｒ１）と、一端が電源の高電位側（Ｖ
ＣＣ）に接続され、他端が第２の出力端子（Ｏｕｔｐ）に接続される第２の抵抗（Ｒ２）
と、一端が第１の出力端子（Ｏｕｔｎ）及び第２の出力端子（Ｏｕｔｐ）に接続され、制
御端が第１の入力端子（Ｉｎｐ）及び第２の入力端子（Ｉｎｎ）に接続され、第１の入力
端子（Ｉｎｐ）及び第２の入力端子（Ｉｎｎ）から入力された入力信号を比較して、その
比較結果を出力信号として第１の出力端子（Ｏｕｔｎ）及び第２の出力端子（Ｏｕｔｐ）
に出力するｍ個（ｍ≧２）の差動増幅部（１ｍ）と、一端がｍ個の差動増幅部（１ｍ）の
うち１つの他端に接続されるｍ個のスイッチ（Ｑｍ）と、一端がｍ個のスイッチ（Ｑｍ）
の他端に接続され、他端が電源の低電位側（ＶＥＥ）に接続される定電流源（ＩＥＥ）と
を備えることを特徴とするものである。
【００３２】
請求項５に係る比較回路では、ｍ個のスイッチ（Ｑｍ）によってｍ個の差動増幅部（１
ｍ）をそれぞれ切り替えて当該ｍ個の差動増幅部（１ｍ）を動作させるので、当該比較回
路の動作による発熱をより抑制することができるようになる。
【発明の効果】
【００３３】
本発明に係る比較回路によれば、当該比較回路の動作による自己発熱を抑制でき、自己
発熱対策に起因する当該比較回路の動作速度の低下を防止できる。
【図面の簡単な説明】
【００３４】
【図１】本実施の形態に係る比較回路１の構成例を示す回路図である。
【図２】比較回路１の動作例を示すタイミングチャートである。
【図３】第１の実施例に係る比較回路２の構成例を示す回路図である。
【図４】第２の実施例に係る比較回路３の構成例を示す回路図である。
【図５】比較回路３の動作例を示すタイミングチャートである。
【図６】従来の比較回路４の構成例を示す回路図である。
【図７】従来の比較回路５の構成例を示す回路図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照しながら本発明に係る比較回路について説明する。図１に示すように
、本実施の形態に係る比較回路１は、抵抗Ｒ１，Ｒ２、第１の差動増幅部（以下、差動増
幅部１１という）、第２の差動増幅部（以下、差動増幅部１２という）、第１のスイッチ
（以下、スイッチＳ１という）、第２のスイッチ（以下、スイッチＳ２という）及び定電
流源ＩＥＥで構成される。
【００３６】
抵抗Ｒ１は、その一端が電源の高電位側（以下、電源ＶＣＣという）に接続され、その
他端が第１の出力端子（以下、出力端子Ｏｕｔｎという）に接続される。抵抗Ｒ２は、そ
の一端が電源ＶＣＣに接続され、その他端が第２の出力端子（以下、出力端子Ｏｕｔｐと
いう）に接続される。
【００３７】
差動増幅部１１は、第１のトランジスタ（以下、トランジスタＴ１０という）及び第２
のトランジスタ（以下、トランジスタＴ１１という）で構成される。トランジスタＴ１０
，Ｔ１１は、その制御端であるベースが第１の入力端子（以下、入力端子Ｉｎｐという）
及び第２の入力端子（以下、入力端子Ｉｎｎという）にそれぞれ接続され、そのコレクタ
が出力端子Ｏｕｔｎ，Ｏｕｔｐにそれぞれ接続され、そのエミッタが第１のバイアス接点
（以下、バイアス接点Ｂ１という）にそれぞれ共通に接続される。トランジスタＴ１０，
Ｔ１１は、入力端子Ｉｎｐ，Ｉｎｎから出力された入力信号を比較して、その比較結果を
出力信号として出力端子Ｏｕｔｎ，Ｏｕｔｐに出力する。
【００３８】
差動増幅部１２は、第３のトランジスタ（以下、トランジスタＴ２０という）及び第４
のトランジスタ（以下、トランジスタＴ２１という）で構成される。トランジスタＴ２０
，Ｔ２１は、その制御端であるベースが入力端子Ｉｎｐ，Ｉｎｎにそれぞれ接続され、そ
のコレクタが出力端子Ｏｕｔｎ，Ｏｕｔｐにそれぞれ接続され、そのエミッタが第２のバ
イアス接点（以下、バイアス接点Ｂ２という）にそれぞれ共通に接続される。トランジス
タＴ２０，Ｔ２１は、入力端子Ｉｎｐ，Ｉｎｎから出力された入力信号を比較して、その
比較結果を出力信号として出力端子Ｏｕｔｎ，Ｏｕｔｐに出力する。
【００３９】
スイッチＳ１は、その一端がバイアス接点Ｂ１に接続される。スイッチＳ１には、端子
Ａ１が接続され、当該端子Ａ１からクロック信号φ１が出力される。スイッチＳ１は、ク
ロック信号φ１によってＯＮ／ＯＦＦ動作する。クロック信号φ１は、他の回路で使用さ
れる既存のものである。
【００４０】
スイッチＳ２は、その一端がバイアス接点Ｂ２に接続される。スイッチＳ２には、端子
Ａ２が接続され、当該端子Ａ２からクロック信号φ２が出力される。スイッチＳ２は、ク
ロック信号φ２によってＯＮ／ＯＦＦ動作する。クロック信号φ２は、他の回路で使用さ
れる既存のものである。このように、既存の回路から発生されるクロック信号φ１，２を
用いてスイッチＳ１，Ｓ２をＯＮ／ＯＦＦ動作させることができる。
【００４１】
定電流源ＩＥＥは、その一端がスイッチＳ１，Ｓ２の他端に接続され、その他端が低電
位側の電源（以下、電源ＶＥＥという）に接続される。
【００４２】
このような構成にすることにより、比較回路１は、スイッチＳ１，Ｓ２を交互にＯＮ／
ＯＦＦ動作させることで、差動増幅部１１，１２を交互にＯＮ／ＯＦＦ動作させることが
できる。また他の回路で使用される既存のクロック信号φ１，φ２を用いてスイッチＳ１
，Ｓ２を動作させることができるので、安価な比較回路１が製造できる。
【００４３】
次に、本実施の形態に係る比較回路１が有する差動増幅部１１，１２の総入力容量Ｃｉ
ｎ２と、従来の比較回路５が有する差動増幅部５１，５２の総入力容量Ｃｉｎ１及び比較
回路４が有する差動増幅部４０の入力容量Ｃｉｎ０との比較から、比較回路１と比較回路
４，５との動作速度を比較する。
【００４４】
スイッチＳ１がＯＮになり、差動増幅部１１が動作し、スイッチＳ２がＯＦＦとなり、
差動増幅部１２は動作していないことを前提とし、差動増幅部１１，４０，５１はそれぞ
れ同じトランジスタＴ１０，Ｔ１１を有することを前提とする。
【００４５】
差動増幅部１１の動作電流Ｉは、図６で説明した差動増幅部４０と同じになる。よって
、差動増幅部１１の入力容量ＣＯＮは、（１）式で示したＣｉｎ０と同じになる。また、
差動増幅部１２の入力容量ＣＯＦＦは、差動増幅部４０の動作電流Ｉを０としたものであ
るので、ＡＶ・Ｃμ０となる。以上より、差動増幅部１１と差動増幅部１２の総入力容量
Ｃｉｎ２は、下記の（３）式で表現される。
【００４６】
【数３】

【００４７】
比較回路１と比較回路５を比較すると、トランジスタの単位面積における動作電流が小
さくなるほど遮断周波数は小さくなるため、（２）式の第１項にある遮断周波数ｆＴ１は
、（３）式の第１項にある遮断周波数ｆＴ０より小さい値となる。これにより、総入力容
量Ｃｉｎ２は、総入力容量Ｃｉｎ１より小さくなる。この結果、比較回路１は、従来の比
較回路５よりも入力容量が小さくなり、動作速度の低下が抑制される。
【００４８】
比較回路１と比較回路４を比較すると、動作している差動増幅部１１の消費電力は、差
動増幅部４０の消費電力と同じである。差動増幅部１１の動作時間は、差動増幅部４０の
動作時間に比べ１／２になる。これにより、比較回路１の平均消費電力は、比較回路４の
平均消費電力に比べ１／２になる。比較回路５の自己発熱は、比較回路４の自己発熱に比
べ１／２になるので、比較回路１の自己発熱は、比較回路５の自己発熱と同じになる。こ
のように、比較回路１は、比較回路５と同じ自己発熱の抑制効果を有し、入力容量を低減
できるので、自己発熱対策により生じる動作速度の低下を抑制できる。
【００４９】
次に、比較回路１の動作例について説明する。スイッチＳ１に接続された端子Ａ１から
クロック信号φ１が出力され、スイッチＳ２に接続された端子Ａ２からクロック信号φ２
が出力される。クロック信号φ１及びクロック信号φ２は、交互に発生されるパルス信号
である。例えば、クロック信号φ２は、クロック信号φ１をインバータ回路等に入力する
ことで生成できる。
【００５０】
図２に示すように、時間ｔ０から時間ｔ１では、クロック信号φ１が有する「１」の信
号がスイッチＳ１に入力されて当該スイッチＳ１がＯＮとなる。また、クロック信号φ２
が有する「０」の信号がスイッチＳ２に入力されて当該スイッチＳ２がＯＦＦとなる。す
ると、差動増幅部１１が駆動し、差動増幅部１２が停止する。
【００５１】
時間ｔ１から時間ｔ２では、クロック信号φ２が有する「１」の信号がスイッチＳ２に
入力されて当該スイッチＳ２がＯＮとなる。また、クロック信号φ１が有する「０」の信
号がスイッチＳ１に入力されて当該スイッチＳ１がＯＦＦとなる。すると、差動増幅部１
１が停止し、差動増幅部１２が駆動する。このように、クロック信号φ１，φ２によって
スイッチＳ１，Ｓ２のＯＮ／ＯＦＦを制御することにより、差動増幅部１１，１２のＯＮ
／ＯＦＦを制御することができる。
【００５２】
なお、クロック信号φ１，φ２が「１」のときに、スイッチＳ１，Ｓ２がＯＮになり、
クロック信号φ１，φ２が「０」のときに、スイッチＳ１，Ｓ２がＯＦＦになる構成を説
明したが、クロック信号φ１，φ２が「１」のときに、スイッチＳ１，Ｓ２がＯＦＦにな
り、クロック信号φ１，φ２が「０」のときに、スイッチＳ１，Ｓ２がＯＮになる構成で
も良い。
【００５３】
このように、本実施の形態に係る比較回路１によれば、差動増幅部１１，１２にスイッ
チＳ１，Ｓ２をそれぞれ接続させる。スイッチＳ１をＯＮにして差動増幅部１１を動作さ
せるときには、スイッチＳ２をＯＦＦにして差動増幅部１２を停止させ、スイッチＳ２を
ＯＮにして差動増幅部１２を動作させるときには、スイッチＳ１をＯＦＦにして差動増幅
部１１を停止させる。この結果、スイッチＳ１，Ｓ２によって差動増幅部１１，１２が交
互に動作するので、比較回路１の動作による自己発熱を抑制することができるようになる
。この結果、比較回路１の動作による自己発熱を抑制でき、自己発熱対策に起因する比較
回路１の動作速度の低下を防止できる。
【００５４】
なお、本実施の形態では、差動増幅部１１，１２を構成するトランジスタＴ１０，Ｔ１
１，Ｔ２０，Ｔ２１は、バイポーラトランジスタで説明したが、電界効果トランジスタを
用いても構わない。
【実施例１】
【００５５】
本実施例では、スイッチＳ１，Ｓ２をトランジスタＱ１，Ｑ２に置き換えた比較回路２
について説明する。前述の実施の形態と同じ名称及び符号のものは同じ機能を有するので
、その説明を省略する。
【００５６】
図３に示すように、本実施例に係る比較回路２は、抵抗Ｒ１，Ｒ２、差動増幅部１１，
１２、第１のスイッチ用のトランジスタ（以下、トランジスタＱ１という）、第２のスイ
ッチ用のトランジスタ（以下、トランジスタＱ２という）及び定電流源ＩＥＥで構成され
る。
【００５７】
抵抗Ｒ１，Ｒ２、差動増幅部１１及び差動増幅部１２の接続関係は、前述の実施の形態
と同じである。
【００５８】
トランジスタＱ１は、そのコレクタがバイアス接点Ｂ１に接続される。そのベースには
、端子Ａ１に接続され、端子Ａ１からクロック信号φ１が出力される。トランジスタＱ１
は、クロック信号φ１によってコレクタ−エミッタ間の電流をＯＮ／ＯＦＦする。クロッ
ク信号φ１は、他の回路で使用される既存のものである。
【００５９】
トランジスタＱ２は、そのコレクタがバイアス接点Ｂ２に接続される。そのベースには
、端子Ａ２に接続され、端子Ａ２からクロック信号φ２が出力される。トランジスタＱ２
は、クロック信号φ２によってコレクタ−エミッタ間の電流をＯＮ／ＯＦＦする。クロッ
ク信号φ２は、他の回路で使用される既存のものである。このように、既存の回路から発
生されるクロック信号φ１，２を用いてトランジスタＱ１，Ｑ２を動作させることができ
る。
【００６０】
定電流源ＩＥＥは、その一端がトランジスタＱ１，Ｑ２のエミッタに接続され、その他
端が電源ＶＥＥに接続される。
【００６１】
このような構成にすることにより、比較回路２は、トランジスタＱ１，Ｑ２を交互にＯ
Ｎ／ＯＦＦ動作させることで、差動増幅部１１，１２を交互にＯＮ／ＯＦＦ動作させるこ
とができる。
【００６２】
このように、本実施例に係る比較回路２によれば、差動増幅部１１，１２に、スイッチ
Ｓ１，Ｓ２をトランジスタＱ１，Ｑ２で構成する。トランジスタＱ１，Ｑ２は、スイッチ
Ｓ１，Ｓ２と同様に差動増幅部１１，１２を交互に動作させるので、比較回路２の動作に
よる自己発熱を抑制することができるようになる。
【００６３】
この結果、比較回路２の動作による自己発熱を抑制でき、自己発熱対策に起因する比較
回路２の動作速度の低下を防止できる。また、差動増幅部１１，１２と同時にトランジス
タＱ１，Ｑ２を作製できるので、比較回路２の製造コストが低減できる。
【００６４】
なお、本実施例では、トランジスタＱ１，Ｑ２は、バイポーラトランジスタで説明した
が、電界効果トランジスタを用いても構わない。
【実施例２】
【００６５】
本実施例では、差動増幅部をｍ個（ｍ≧２）並列に接続させた比較回路３について説明
する。前述の実施の形態及び実施例と同じ名称及び符号のものは同じ機能を有するので、
その説明を省略する。
【００６６】
図４に示すように、本実施例に係る比較回路３は、抵抗Ｒ１，Ｒ２、ｍ個の差動増幅部
１１〜１ｍ、ｍ個のトランジスタＱ１〜Ｑｍ及び定電流源ＩＥＥで構成される。
【００６７】
抵抗Ｒ１は、その一端が電源ＶＣＣに接続され、その他端が出力端子Ｏｕｔｎに接続さ
れる。抵抗Ｒ２は、その一端が電源ＶＣＣに接続され、その他端が出力端子Ｏｕｔｐとい
う）に接続される。
【００６８】
差動増幅部１１〜１ｍは、トランジスタＴ１０，Ｔ１１〜Ｔｍ０，Ｔｍ１で構成される
。トランジスタＴ１０，Ｔ１１〜Ｔｍ０，Ｔｍ１は、その制御端であるベースが入力端子
Ｉｎｐ，Ｉｎｎにそれぞれ共通に接続され、そのコレクタが出力端子Ｏｕｔｎ，Ｏｕｔｐ
にそれぞれ共通に接続され、そのエミッタがｍ個のバイアス接点Ｂ１〜Ｂｍにそれぞれ接
続される。トランジスタＴ１０，Ｔ１１〜Ｔｍ０，Ｔｍ１は、入力端子Ｉｎｐ，Ｉｎｎか
ら出力された入力信号を比較して、その比較結果を出力信号として出力端子Ｏｕｔｎ，Ｏ
ｕｔｐに出力する。
【００６９】
トランジスタＱ１〜Ｑｍは、そのコレクタがバイアス接点Ｂ１〜Ｂｍにそれぞれ接続さ
れる。そのベースには、端子Ａ１〜Ａｍがそれぞれ接続され、当該端子Ａ１〜Ａｍからク
ロック信号φ１〜φｍがそれぞれ出力される。トランジスタＱ１〜Ｑｍは、クロック信号
φ１〜φｍによってコレクタ−エミッタ間の電流をＯＮ／ＯＦＦする。クロック信号φ１
〜φｍは、他の回路で使用される既存のものである。
【００７０】
定電流源ＩＥＥは、その一端がトランジスタＱ１〜Ｑｍのエミッタに共通に接続され、
その他端が電源ＶＥＥに接続される。
【００７１】
このような構成にすることにより、比較回路３は、トランジスタＱ１〜Ｑｍを順々に１
つずつＯＮ／ＯＦＦ動作させることで、差動増幅部１１〜１ｍを順々に１つずつＯＮ／Ｏ
ＦＦ動作させることができる。
【００７２】
次に、比較回路３の動作例について説明する。トランジスタＱ１〜Ｑｍに接続された端
子Ａ１〜Ａｍからクロック信号φ１〜φｍが出力される。クロック信号φ１〜φｍは、時
間的に順々に発生されるパルス信号である。例えば、クロック信号φ１〜φｍは、遅延回
路、ラッチ回路、シフトレジスタ等を用いて生成できる。
【００７３】
図５に示すように、時間ｔ０から時間ｔ１では、トランジスタＱ１のベースにクロック
信号φ１が有する「１」の信号が入力されて当該トランジスタＱ１の動作がＯＮとなる。
また、クロック信号φ２〜φｍが有する「０」の信号がトランジスタＱ１以外のトランジ
スタＱ２〜Ｑｍに入力されて当該トランジスタＱ２〜Ｑｍの動作はＯＦＦとなる。すると
、差動増幅部１１が駆動し、差動増幅部１２〜１ｍが停止する。
【００７４】
時間ｔ１から時間ｔ２では、クロック信号φ２が有する「１」の信号がトランジスタＱ
２に入力されて当該トランジスタＱ２の動作はＯＮとなる。また、トランジスタＱ１，Ｑ
３〜Ｑｍのベースにクロック信号φ１，φ３〜φｍが有する「０」の信号が入力されて当
該トランジスタＱ１，Ｑ３〜Ｑｍの動作がＯＦＦとなる。すると、差動増幅部１２が駆動
し、差動増幅部１１，１３〜１ｍが停止する。
【００７５】
時間ｔｍ−１から時間ｔｍでは、クロック信号φｍが有する「１」の信号がトランジス
タＱｍに入力されて当該トランジスタＱｍの動作はＯＮとなる。また、トランジスタＱｍ
以外のトランジスタのベースにクロック信号φｍ以外のクロック信号が有する「０」の信
号が入力されてトランジスタＱｍ以外のトランジスタの動作がＯＦＦとなる。すると、差
動増幅部１ｍが駆動し、差動増幅部１ｍ以外の差動増幅部が停止する。
【００７６】
時間ｔｍから時間ｔｍ＋１では、トランジスタＱ１のベースにクロック信号φ１が有す
る「１」の信号が入力されて当該トランジスタＱ１の動作がＯＮとなる。また、クロック
信号φ２〜φｍが有する「０」の信号がトランジスタＱ１以外のトランジスタＱ２〜Ｑｍ
に入力されて当該トランジスタＱ２〜Ｑｍの動作はＯＦＦとなる。すると、差動増幅部１
１が駆動し、差動増幅部１２〜１ｍが停止する。このように、クロック信号φ１〜φｍに
よってトランジスタＱ１〜ＱｍのＯＮ／ＯＦＦを制御することにより、差動増幅部１１〜
１ｍのＯＮ／ＯＦＦを制御することができる。
【００７７】
このように、本実施例に係る比較回路３によれば、ｍ個の差動増幅部１１〜１ｍにｍ個
のトランジスタＱ１〜Ｑｍをそれぞれ接続させる。トランジスタＱ１〜Ｑｍを順々に１つ
ずつ動作させることで、比較回路３の動作による自己発熱を抑制することができるように
なる。
【００７８】
この結果、比較回路３の動作による自己発熱を抑制でき、自己発熱対策に起因する比較
回路３の動作速度の低下を防止できる。
【符号の説明】
【００７９】
１，２，３，４，５比較回路
１１，５１第１の差動増幅部
１２，５２第２の差動増幅部
４０差動増幅部
ＩＥＥ定電流源
Ｑ１第１のスイッチ用のトランジスタ
Ｑ２第２のスイッチ用のトランジスタ
Ｒ１第１の抵抗
Ｒ２第２の抵抗
Ｓ１第１のスイッチ
Ｓ２第２のスイッチ
Ｔ１０第１のトランジスタ
Ｔ１１第２のトランジスタ
Ｔ２０第３のトランジスタ
Ｔ２１第４のトランジスタ

【特許請求の範囲】
【請求項１】
一端が電源の高電位側（ＶＣＣ）に接続され、他端が第１の出力端子（Ｏｕｔｎ）に接
続される第１の抵抗（Ｒ１）と、
一端が電源の高電位側（ＶＣＣ）に接続され、他端が第２の出力端子（Ｏｕｔｐ）に接
続される第２の抵抗（Ｒ２）と、
一端が前記第１の出力端子（Ｏｕｔｎ）に接続され、制御端が第１の入力端子（Ｉｎｐ
）に接続される第１のトランジスタ（Ｔ１０）と、
一端が前記第２の出力端子（Ｏｕｔｐ）に接続され、他端が前記第１のトランジスタ（
Ｔ１０）の他端に接続され、制御端が第２の入力端子（Ｉｎｎ）に接続される第２のトラ
ンジスタ（Ｔ１１）と、
一端が前記第１の出力端子（Ｏｕｔｎ）に接続され、制御端が前記第１の入力端子（Ｉ
ｎｐ）に接続される第３のトランジスタ（Ｔ２０）と、
一端が前記第２の出力端子（Ｏｕｔｐ）に接続され、他端が前記第３のトランジスタ（
Ｔ２０）の他端に接続され、制御端が前記第２の入力端子（Ｉｎｎ）に接続される第４の
トランジスタ（Ｔ２１）と、
一端が前記第１のトランジスタ（Ｔ１０）の他端と前記第２のトランジスタ（Ｔ１１）
の他端とに接続される第１のスイッチ（Ｑ１）と、
一端が前記第３のトランジスタ（Ｔ２０）の他端と前記第４のトランジスタ（Ｔ２１）
の他端とに接続される第２のスイッチ（Ｑ２）と、
一端が前記第１のスイッチ（Ｑ１）の他端と前記第２のスイッチ（Ｑ２）の他端に接続
され、他端が電源の低電位側（ＶＥＥ）に接続される定電流源（ＩＥＥ）とを備えること
を特徴とする比較回路。
【請求項２】
前記第１のトランジスタ（Ｔ１０）、前記第２のトランジスタ（Ｔ１１）、前記第３の
トランジスタ（Ｔ２０）及び前記第４のトランジスタ（Ｔ２１）は、
バイポーラトランジスタ及び／又は電界効果トランジスタで構成されることを特徴とす
る請求項１に記載の比較回路。
【請求項３】
前記第１のスイッチ（Ｑ１）及び前記第２のスイッチ（Ｑ２）は、
バイポーラトランジスタ及び／又は電界効果トランジスタで構成されることを特徴とす
る請求項１に記載の比較回路。
【請求項４】
前記第１のスイッチ（Ｑ１）及び前記第２のスイッチ（Ｑ２）には、
クロック信号が入力されることを特徴とする請求項３に記載の比較回路。
【請求項５】
一端が電源の高電位側（ＶＣＣ）に接続され、他端が第１の出力端子（Ｏｕｔｎ）に接
続される第１の抵抗（Ｒ１）と、
一端が電源の高電位側（ＶＣＣ）に接続され、他端が第２の出力端子（Ｏｕｔｐ）に接
続される第２の抵抗（Ｒ２）と、
一端が前記第１の出力端子（Ｏｕｔｎ）及び前記第２の出力端子（Ｏｕｔｐ）に接続さ
れ、制御端が第１の入力端子（Ｉｎｐ）及び第２の入力端子（Ｉｎｎ）に接続され、前記
第１の入力端子（Ｉｎｐ）及び第２の入力端子（Ｉｎｎ）から入力された入力信号を比較
して、その比較結果を出力信号として前記第１の出力端子（Ｏｕｔｎ）及び前記第２の出
力端子（Ｏｕｔｐ）に出力するｍ個（ｍ≧２）の差動増幅部（１ｍ）と、
一端が前記ｍ個の差動増幅部（１ｍ）のうち１つの他端に接続されるｍ個のスイッチ（
Ｑｍ）と、
一端が前記ｍ個のスイッチ（Ｑｍ）の他端に接続され、他端が電源の低電位側（ＶＥＥ
）に接続される定電流源（ＩＥＥ）とを備えることを特徴とする比較回路。

【図１】