発振器及び半導体装置
【課題】 低消費電流化の貢献だけではなく、発振安定待ち時間を短縮し、カメラや車載電装部品などで要求されるシステムの起動を早めることを課題とする。
【解決手段】 入力信号を反転増幅して出力する反転増幅器（１０５）と、反転増幅器の入出力端子間に接続される振動子（１０３）と、振動子に並列に接続される帰還抵抗（１０４）と、振動子に接続され、振動子、反転増幅器及び帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力する出力回路（１０６〜１０８）とを有する発振器が提供される。
【解決手段】 入力信号を反転増幅して出力する反転増幅器（１０５）と、反転増幅器の入出力端子間に接続される振動子（１０３）と、振動子に並列に接続される帰還抵抗（１０４）と、振動子に接続され、振動子、反転増幅器及び帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力する出力回路（１０６〜１０８）とを有する発振器が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器及び半導体装置に関する。
【背景技術】
【０００２】
近年、エコロージーを意識した製品或いは、携帯機器などの電子機器に於いては、その低消費電力化が要求されている。これに伴い、これらの電子機器を制御する各要素（発振器及び半導体装置）に対する低消費電流化が要求されている。本要求は、システム動作においても低消費電力化を要求されるが、特に、システムのスタンバイ状態の消費電流をいかに少なくするかが製品の差別化に繋がっている。そのため、上記スタンバイ状態から通常動作状態への状態遷移において、必ず必要となるシステムクロック（発振器）の発振安定待ち時間を、いかに短くし、早く一定処理（時計のカウントなど）を行うことが必要になる。また、スタンバイ状態に遷移することで平均消費電流を低減させる方法が注目されている。
【０００３】
また、下記の特許文献１には、発振器の立ち上がり時の発振周波数のオーバーシュートを軽減して立ち上がり時間を短縮させる水晶振動子が開示されている。
【０００４】
【特許文献１】特開平６−３３８７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、低消費電流化の貢献だけではなく、発振安定待ち時間を短縮し、カメラや車載電装部品などで要求されるシステムの起動を早めることである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、入力信号を反転増幅して出力する反転増幅器と、反転増幅器の入出力端子間に接続される振動子と、振動子に並列に接続される帰還抵抗と、振動子に接続され、振動子、反転増幅器及び帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力する出力回路とを有する発振器が提供される。
【発明の効果】
【０００７】
本発明にかかる発振器、半導体装置にあっては、電源投入又は発振停止（スタンバイ）解除による発振起動時には負荷時並列共振周波数又は並列共振周波数で発振する。負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力することにより、第１のクロック信号を出力するまでの待ち時間を短くすることができる。また、機能ブロックの起動を早くすることができ、アプリケーションの応答性能を向上させることができる。また、発振停止状態からの解除時間短縮により、発振動作の動作トータル時間が短くなり、低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【０００８】
（実施形態の原理）
図３（Ａ）は発振器及び機能ブロック１１１を含む半導体装置の構成例を示す回路図であり、図３（Ｂ）はその動作を説明するためのタイミングチャートである。
【０００９】
図３（Ａ）に於いて、否定論理積（ＮＡＮＤ）回路１０５は、スタンバイ信号ＳＴＢＹ及び入力信号Ｘ０のＮＡＮＤ信号を出力信号Ｘ１として出力する。スタンバイ信号ＳＴＢＹは、発振器の発振を停止させるための信号であり、ローレベルで発振を停止させ、ハイレベルで発振停止を解除させることができる。スタンバイ信号ＳＴＢＹがローレベルであれば、出力信号Ｘ１は常にハイレベルになり、発振は停止する。スタンバイ信号ＳＴＢＹがハイレベルであれば、ＮＡＮＤ回路（反転増幅器）１０５は、インバータとして機能し、入力信号Ｘ０を反転増幅して出力信号Ｘ１を出力する。振動子１０３は、ＮＡＮＤ回路１０５の入出力端子間に接続される。帰還抵抗１０４は、振動子１０３に並列に、ＮＡＮＤ回路１０５の入出力端子間に接続される。振動子１０３の両端と基準電位（グランド）との間にはそれぞれ容量Ｃｉｎ及びＣｏｕｔが存在する。
【００１０】
尚、かかる構成に於いて、前記帰還抵抗１０４は、ＮＡＮＤ回路１０５を含む半導体装置（ＬＳＩチップ）内に、半導体素子製造プロセスにより形成されることが一般的であるが、個別の固定或いは半固定抵抗器として当該半導体装置の外部接続端子へ接続されることも必要に応じて選択される（所謂外付け抵抗）。また、半導体装置内に形成された帰還抵抗素子と、外部接続端子に接続された帰還抵抗素子とが併用されても良い。
【００１１】
一方、前記振動子１０３は、前記半導体装置（ＬＳＩチップ）の外部接続端子に接続されることが一般的であるが、当該ＬＳＩチップの外装封止体（モールド樹脂、或いはセラミック容器など）中に、当該ＬＳＩチップと共に収容・封止されることも必要に応じて選択される。
【００１２】
以下、上記の構成を便宜上、発振回路と呼ぶ。すなわち、発振回路は、ＮＡＮＤ回路１０５、帰還抵抗１０４、振動子１０３及び容量Ｃｉｎ，Ｃｏｕｔを含む。この発振回路により正帰還ループが形成され、発振動作を行う。出力回路は、シュミット型インバータ１０６、インバータ１０７、２分周器１０８、カウンタ３０９及び論理積（ＡＮＤ）回路１１０を有する。発振器は、上記の発振回路及び出力回路よりなる。
【００１３】
シュミット型インバータ１０６の入力端子は、ＮＡＮＤ回路１０５の出力端子に接続される。シュミット型インバータ１０６は、入力電圧と出力電圧がヒステリシスループを描く特性を持つインバータであり、入力電圧が上昇するときの閾値電圧と下降するときの閾値電圧が違う。入力電圧の閾値電圧の近くでノイズが混入した場合、ヒステリシスがないインバータを用いると、出力に余分なパルスが現れてしまうチャタリングが生じる。シュミット型インバータ１０６は、ヒステリシス特性を有するので、チャタリングのない矩形波を得ることができ、安定した発振信号を出力することができる。
【００１４】
シュミット型インバータ１０６の出力端子は、複数のインバータ１０７を介して、２分周器１０８に接続される。インバータ１０６及び１０７は、発振した信号を反転増幅させることができる。２分周器１０８は、発振した信号を２分周し、周期が２倍になった信号Ｄｏｕｔを出力する。カウンタ３０９は、信号Ｄｏｕｔのパルスを２16カウントし、オーバーフローすると、出力信号Ｃｏｕｔをハイレベルにする。すなわち、信号Ｃｏｕｔは、２16カウント前はローレベルであり、２16カウント後はハイレベルである。論理積（ＡＮＤ）回路１１０は、信号Ｃｏｕｔ及び信号ＤｏｕｔのＡＮＤ信号をクロック信号ＣＬＫとして複数の機能ブロック１１１に出力する。信号Ｃｏｕｔがローレベルであれば、クロック信号ＣＬＫはローレベルを維持する。信号Ｃｏｕｔがハイレベルであれば、クロック信号ＣＬＫは信号Ｄｏｕｔと同じになる。カウンタ３０９及びＡＮＤ回路１１０は、発振した信号Ｄｏｕｔを２16カウントした後に、発振信号Ｄｏｕｔをクロック信号ＣＬＫとして機能ブロック１１１へ出力することを許可する。機能ブロック１１１は、例えばメモリ又は論理回路であり、クロック信号ＣＬＫを入力すると動作する。
【００１５】
図３（Ｂ）に於いて、時刻ｔ３１の前は、スタンバイ信号ＳＴＢＹがローレベルであり、スタンバイ状態を示す。時刻ｔ３１において、スタンバイ信号ＳＴＢＹをローレベルからハイレベルに変化させることにより、スタンバイ状態から通常動作状態に遷移させることができる。これにより、発振が開始され、徐々に発振信号Ｘ１の振幅が大きくなっていく。発振信号Ｘ１の振幅がシュミット型インバータ１０６の閾値電圧を越えると、信号Ｄｏｕｔにもパルスが現れるようになる。信号Ｄｏｕｔのパルス数が２16以上になると、時刻ｔ３２において、オーバーフロー信号Ｃｏｕｔがローレベルからハイレベルになり、クロック信号ＣＬＫにパルスが現れる。スタンバイ解除時刻ｔ３１からクロック信号出力開始時刻ｔ３２までの時間Ｔ３が、発振安定待ち時間である。
【００１６】
上記の動作は、電源投入による起動時も同様である。発振器の起動時間Ｔ３は、電源投入により発振器に電気の供給を始めてから、又はスタンバイ機能を解除してから発振器の出力クロック信号ＣＬＫの振幅が定常値に達するまでの時間を表している。この出力クロック信号ＣＬＫの振幅が定常値に達するまでの間の発振信号Ｘ１は利用できない。
【００１７】
電源投入やスタンバイ解除による発振起動時には、振動子１０３の発振信号Ｘ１は徐々に振幅が大きくなってくる。その発振振幅が十分になるまでの時間を見計らって、一定時間カウンタ３０９で時間を待って（システムとしては、動作できず、ウェイト状態）から、機能ブロック１１１にクロック信号ＣＬＫを供給し、機能ブロック１１１の動作を開始させる。
【００１８】
振動子１０３の発振安定待ち時間Ｔ３が長い（例えば、４ＭＨｚの振動子１０３を使用した場合、３０ｍｓ程度の時間）ために、電源投入時又はスタンバイ解除時に早く起動して処理しなければならないシステムの用途には使用できないという問題がある。
【００１９】
また、間欠動作によって必要な時だけ動作させて一定の処理をしてから休止するということを行い、電力消費する時間を短くして超低消費電力化を行うシステムにおいても、発振安定待ちを行っている間は、分周器１０８やカウンタ３０９等の動作で無駄に電力を消費してしまうという問題がある。この発振安定待ち時間Ｔ３は、システム的には、動作出来ずにウェイトさせられている時間であり、システムの消費電流は、この時間も流れているため、システム全体の平均消費電流に本ウェイト時間が大きく影響している。
【００２０】
発振器やその応用製品において、振動子１０３が起動時に出力する信号の周波数の変化が不明であるため、振動子１０３の発振周波数を利用する全ての応用機器では発振信号Ｘ１の振幅が定常値に達した後も、ある程度の待ち時間を設定しなければならない。従って、発振器の出力を利用する応用部品や応用機器自体の動作を開始するまでの時間が長くなる要因を作り出している。
【００２１】
本発明の実施形態では、振動子を用いた発振器の電源投入直後又はスタンバイ解除直後に於ける発振特性を明確にし、従来使用されていなかったところの定常状態（出力振幅の１００％）に達するまでの領域（時間）に於ける発振出力をクロック信号として機能ブロック１１１へ供給し、当該機能ブロック１１１を動作させることにより、当該機能ブロック１１１の起動時間Ｔ３を短縮させる。
【００２２】
図４は、図３（Ａ）のインバータ型発振回路の等価回路図である。インバータ４０５は、図３（Ａ）のスタンバイ信号ＳＴＢＹがハイレベルのときのＮＡＮＤ回路１０５に対応し、入力端子ＩＮ及び出力端子ＯＵＴを有する。
【００２３】
図５は、トランジスタ型発振回路の構成例を示す回路図である。この発振回路は、振動子５０１、ｎｐｎ型バイポーラトランジスタ５０２、抵抗５０３及び容量５０４を用いて構成され、図４の発振回路と同様の発振を行う。
【００２４】
図６は、振動子１０３の記号とその電気的等価回路を示す図である。振動子１０３は、インダクタ（コイル）Ｌ1と容量Ｃ1と抵抗Ｒ1との直列接続に、容量Ｃ0が並列に接続された回路と等価である。
【００２５】
図７は、図４のインバータ型発振回路の負荷容量ＣLを示す回路図である。負荷容量ＣLは、実際の回路基板における発振周波数に影響を与えるリアクタンス成分であり、次式により求められる。容量Ｃｄは、端子ＩＮ及びＯＵＴ間の容量である。容量Ｃｐは、回路基板等が有する浮遊容量である。
【００２６】
CL ＝（Cin×Cout）/（Cin＋Cout）＋ Cp ＋ Cd
【００２７】
図８は、図６の振動子１０３と図７の負荷容量ＣLとを含む図４の発振回路の等価回路図である。負荷容量ＣLは、振動子１０３に並列に接続される。これは、図１５（Ｃ）に対応し、負荷時並列共振周波数ｆLaで発振する。負荷容量ＣLの値によって、振動子１０３の振動周波数が決定される。
【００２８】
図９は、定常発振時の発振回路の等価回路図である。振動子１０３の負荷時共振抵抗ＲL及び発振回路の負性抵抗−Ｒが加わる。負荷容量ＣLは、振動子１０３に直列に接続される。これは、後述する図１１（Ｂ）に対応し、負荷時直列共振周波数ｆLrで発振する。
【００２９】
図１０は、負荷容量ＣLによる共振点付近の周波数変化を示す図である。横軸は周波数を示し、縦軸はインピーダンスを示す。発振器の負荷容量値の大きさによって振動子の諸特性が変化する。ＩＥＣ規格６０１２２−２或いはＪＩＳ規格Ｃ ６７０１では、負荷容量ＣLを振動子１０４に並列接続した場合と直列接続した場合に直列共振周波数ｆr及び並列共振周波数ｆaが負荷時共振周波数ｆLに変化することが記載されているが、両者の負荷時共振周波数ともｆLと表現されている。本明細書では、混同を避けるため独自に負荷容量ＣLによって直列共振周波数ｆrが変化した周波数を負荷時直列共振周波数ｆLrと表し、負荷容量ＣLによって並列共振周波数ｆaが変化した周波数を負荷時並列共振周波数ｆLaと表すことにする。
【００３０】
図１１（Ａ）〜（Ｃ）は、図１０に示した負荷容量ＣLによる共振点付近の周波数変化をより具体的に示した図である。
【００３１】
図１１（Ａ）は、負荷容量ＣLがない振動子１０３の直列共振周波数ｆr及び並列共振周波数ｆaを示す。直列共振周波数ｆrは、規定条件の下で、振動子単体の電気的インピーダンスが抵抗性となる２つの周波数のうちの低い方の周波数である。一方、並列共振周波数ｆaは、規定条件の下で、振動子単体の電気的インピーダンスが抵抗性となる２つの周波数のうちの高い方の周波数である。
【００３２】
図１１（Ｂ）は、負荷容量ＣLが振動子１０３に直列に接続されたときの負荷時直列共振周波数ｆLrを示す。負荷時直列共振周波数ｆLrは、指定条件の下で、振動子１０３に直列に負荷容量ＣLが接続されたとき、その電気的インピーダンスが抵抗性となる２つの周波数のうちの低い方の周波数である。負荷容量ＣLを直列に振動子１０３に接続することにより、共振周波数はｆrからｆLrに変化する。
【００３３】
前記図９に示す定常発振時の発振回路にあっては、負荷時直列共振周波数ｆLrで発振する。
【００３４】
図１１（Ｃ）は、負荷容量ＣLが振動子１０３に並列に接続されたときの負荷時並列共振周波数ｆLaを示す。負荷時並列共振周波数ｆLaは、指定条件の下で、振動子１０３に並列に負荷容量ＣLが接続されたとき、その電気的インピーダンスが抵抗性となる２つの周波数のうちの高い方の周波数である。負荷容量ＣLを並列に振動子１０３に接続することにより、共振周波数はｆaからｆLaに変化する。負荷時並列共振周波数ｆLaは、負荷時直列共振周波数ｆLrよりも高い。
【００３５】
前記図４に示されるインバータ型発振回路にあっては、負荷容量ＣLは、振動子１０３に並列に接続され、負荷時並列共振周波数ｆLaで発振する。かかる負荷容量ＣLの値によって、振動子１０３の振動周波数が決定される。
【００３６】
振動子１０３と反転増幅器４０５が組み合わされた発振回路では、振動子１０３を起動させるための起動条件として、「電源投入時に過渡的に振動子１０３の電極間に直流電圧の電位差が加わる」ように発振回路が設計されている。例えば、図８に示す等価回路では容量Ｃ0に負荷容量ＣLが並列接続されており、発振回路の電源が投入されてこれらに直流電圧が印加されると、入力端子ＩＮの電位Ｖ１と出力端子ＯＵＴの電位Ｖ２との電位差ΔＶによってこれらのリアクタンス成分が充電される。これらに充電された電荷はインダクタＬ1と抵抗Ｒ1を通じて放電される。この時には、容量ＣL、Ｃ0、Ｃ1の合成容量とインダクタＬ1による共振周波数Foscが発生する。この周波数Foscは次式で計算される。
【００３７】
Fosc ＝ 1 / (2π√ (L1・ (CL+C0) ×C1) / (CL+C0+C1) ) ＝ ｆLa
【００３８】
図８に示す等価回路にあっては、起動時における発振周波数Foscは、図１０の負荷時並列共振周波数ｆLaであり負荷時直列共振周波数ｆLrと並列共振周波数ｆaとの中間に位置する。ここで発生する発振周波数ｆLaの振幅は、発振の初期段階では微小な値であるが抵抗Ｒ1で消費される電荷が反転増幅器４０５によって補われるので徐々に振幅は図１２（Ａ）のように大きくなり、やがて定常振幅となる。
【００３９】
図９は定常状態の発振回路の等価回路であり、負荷容量ＣLは次式のように定常状態における発振周波数Foscである負荷時直列共振周波数ｆLrを決定する要素である。
【００４０】
Fosc ＝ ｆr ( C1 /（2（C0＋CL））＋ 1 ) ＝ ｆLr
【００４１】
図１２（Ａ）は、定常発振状態に於ける発振周波数（負荷時直列共振周波数）が１６ＭＨｚの振動子１０３を使用した発振回路における電源投入後の発振出力電圧の変化を表す波形図であり、横軸が電源投入後の時間であり、縦軸が発振出力電圧の例である。一般的に発振回路に電気の供給を開始してから発振出力電圧が定常振幅の８０％の振幅Ａ８０に達する時刻ｔ１１０１までの期間Ｔ１１０２は発振周波数が不安定である。
【００４２】
図１２（Ｂ）は、横軸が図１２（Ａ）とスケールが共通な起動時間を示し、縦軸が周波数偏差を示す周波数発振起動特性の例である。図１２（Ａ）と同一の発振出力を同時に測定したものであるが、時刻ｔ１１０１以降の領域においても、発振振幅レベルが完全に安定する時刻ｔ１１０３までは周波数の変化が継続していることを表している。
【００４３】
発振開始直後では、期間Ｔ１１０４のように周波数が最も高くなる領域が負荷時並列共振周波数ｆLaで発振している領域である。時刻ｔ１１０３以降の期間Ｔ１１０６では、発振周波数が負荷時直列共振周波数ｆLrで発振している領域であり、周波数が一定の定常発振状態になる。期間Ｔ１１０５は、期間Ｔ１１０４及びＴ１１０６の間の遷移期間であり、負荷時並列共振周波数ｆLaから負荷時直列共振周波数ｆLrまで連続して発振周波数が移行する領域である。
【００４４】
上記の図１２（Ａ）及び（Ｂ）は、実測結果である。一方、図１３（Ａ）及び（Ｂ）は、図１２（Ａ）及び（Ｂ）に対応する１６ＭＨｚの振動子のシミュレーション結果である。図１３（Ａ）及び（Ｂ）のシミュレーション結果においても、図１２（Ａ）及び（Ｂ）の実測結果と同様の発振出力電圧の変化、及び周波数変化であることが確認できる。
【００４５】
上述のように、本願発明者によって、発振回路の電源投入直後、又は発振停止からの解除時の発振起動時に示す発振特性の変化が明確にされた。それによって、本願発明者は、従来使用されていなかったところの、図３の「電源投入直後に発振回路の出力電圧の振幅が定常値に達するまでの時間Ｔ３」の範囲内における小振幅領域をも発振出力として使用することにより、発振起動時間を早めることが可能になることを見出した。従って、本実施形態によれば、上記小振幅領域を使用することにより、発振回路から出力される振動出力は、振動子が振動を開始した直後から全てクロック源として使用することが可能になり、それらを利用する機器の待ち時間をほぼ無くすことができる。すなわち、上記の周波数解析により、期間Ｔ１１０４、Ｔ１１０５及びＴ１１０６における発振の状態及び周波数が解明されたので、負荷時直列共振周波数ｆLrで定常発振する期間Ｔ１１０６に至る前の、負荷時並列共振周波数ｆLaで発振する期間Ｔ１１０４及び周波数移行期間Ｔ１１０５においても発振出力を発振クロック信号として使用することができる。従って、この発振出力を発振器から機能ブロックに供給することにより、期間Ｔ１１０４においても、振動子の発振起動時の負荷時並列共振周波数ｆLaにより機能ブロックが動作を開始するので、発振安定待ち時間を大幅に短縮することができる。すなわち、本発明によれば、発振回路の電源投入直後、又は発振停止からの解除に起こる特性を明確にし、従来使用されてなかった定常状態（出力振幅の１００％）に達する前の領域での発振クロックを機能ブロックに供給し、動作させることによって発振起動時間を早めることができる。
【００４６】
図１２（Ａ）及び（Ｂ）において、発振出力電圧が定常振幅の８０％の振幅Ａ８０に達する時刻ｔ１１０１までの期間Ｔ１１０２では発振周波数が不安定であるが、発振の状態及び周波数が解明されたので、振動子の発振振幅が定常発振状態の振幅の８０％（Ａ８０）未満であるときのクロック信号を機能ブロックに出力して使用することができる。
【００４７】
図１３（Ａ）及び（Ｂ）は、発振回路及びその電源投入時の発振周波数の変化を示した図である。電源投入前、電源電圧Ｖｄｄ、スタンバイ信号ＳＴＢＹ及び出力端Ｘ１に於ける電位は０Ｖである。時刻ｔ１３０１に電源を投入すると、電源電圧Ｖｄｄが所定値に上昇し、スタンバイ信号ＳＴＢＹがハイレベルになる。やがて、出力端Ｘ１には、発振信号が現れる。時刻ｔ１３０２以前では、振動子１０３は、負荷時並列共振周波数ｆLaで発振する。時刻ｔ１３０２からｔ１３０３までの間では、振動子１０３は、負荷時並列共振周波数ｆLaから負荷時直列共振周波数ｆLrに向けて周波数が変化するように発振する。時刻ｔ１３０３以降では、振動子１０３は、負荷時直列共振周波数ｆLrで発振する。
【００４８】
電源投入時ｔ１３０１、発振起動後に時間が経過し、発振出力の電圧振幅が十分安定した時刻ｔ１３０３以降の領域では、振動子は通常の発振周波数（負荷時直列共振周波数ｆLr）で発振している。しかしながら、発振直後はその負荷時直列共振周波数ｆLrと異なる負荷時並列共振周波数ｆLaで発振しており、その後、負荷時並列共振周波数ｆLaから負荷時直列共振周波数ｆLrへと緩やかに移行し、その移行期間においては急激な周波数変化は起きない。
【００４９】
上記の説明では、図１１（Ｂ）及び（Ｃ）のように負荷容量ＣLが存在する場合を例に説明したが、所定条件の下でコイルを接続することにより、負荷容量ＣLを打ち消すことができる。その場合は、図１１（Ａ）のような状態になり、時刻ｔ１３０２以前では並列共振周波数ｆaで発振し、時刻ｔ１３０３以降では直列共振周波数ｆrで発振する。すなわち、振動子１０３は、時刻ｔ１３０２以前では負荷時並列共振周波数ｆLa又は並列共振周波数ｆaで発振し、時刻ｔ１３０３以降では負荷時直列共振周波数ｆLr又は直列共振周波数ｆrで発振する。
【００５０】
上記のように、直列共振周波数ｆrは、振動子に於けるインダクタＬ1と容量Ｃ1によって決定され、並列共振周波数ｆaは、振動子のパラメータＣ0、Ｃ1、Ｌ1によって決定される振動子固有の周波数であり、ｆa＞ｆrの関係が成り立つ。これらが負荷容量ＣLの影響によって変化した後の周波数もｆLa＞ｆLrの関係が成り立つ。
【００５１】
図１５（Ａ）及び（Ｂ）は、発振回路及びそのスタンバイ解除時の発振周波数の変化を示した図である。この場合も、図１４（Ａ）及び（Ｂ）の電源投入時と同様である。図１４（Ｂ）の時刻ｔ１３０３の後かつ図１５（Ｂ）の時刻ｔ１４０１の前において、スタンバイ信号ＳＴＢＹをローレベルにすると、スタンバイ状態になり、信号Ｘ１がハイレベルを維持して発振が停止する。これにより、消費電力を小さくすることができる。
【００５２】
その後、時刻ｔ１４０１において、スタンバイ信号ＳＴＢＹをハイレベルにすると、スタンバイ状態が解除され、やがて、出力端Ｘ１には、発振信号が現れる。時刻ｔ１４０２以前では、振動子１０３は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaで発振する。時刻ｔ１４０２からｔ１４０３までの間では、振動子１０３は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaから負荷時直列共振周波数ｆLr又は直列共振周波数ｆrに向けて周波数が変化するように発振する。時刻ｔ１４０３以降では、振動子１０３は、負荷時直列共振周波数ｆLr又は直列共振周波数ｆrで発振する。
【００５３】
（第１の実施形態）
図１（Ａ）は本発明の第１の実施形態による発振器及び機能ブロック１１１を含む半導体装置の構成例を示す回路図であり、図１（Ｂ）はその動作を説明するためのタイミングチャートである。
【００５４】
図１（Ａ）の回路は、図３（Ａ）の回路に対して、２16のカウンタ３０９の代わりに２3のカウンタ１０９を設けた点が異なり、その他の点は図３（Ａ）と同じである。カウンタ１０９は、カウンタ３０９に対してカウント数が少なく、少ないカウントでオーバーフロー信号Ｃｏｕｔをハイレベルにする。カウンタ１０９は、信号Ｄｏｕｔのパルスを２3カウントし、オーバーフローすると、出力信号Ｃｏｕｔをハイレベルにする。すなわち、信号Ｃｏｕｔは、２3カウント前はローレベルであり、２3カウント後はハイレベルである。ＡＮＤ回路１１０は、信号Ｃｏｕｔ及び信号ＤｏｕｔのＡＮＤ信号をクロック信号ＣＬＫとして複数の機能ブロック１１１に出力する。カウンタ１０９及びＡＮＤ回路１１０は、発振した信号Ｄｏｕｔを２3カウントした後に、発振信号Ｄｏｕｔをクロック信号ＣＬＫとして機能ブロック１１１へ出力することを許可する。
【００５５】
時刻ｔ１の前は、スタンバイ信号ＳＴＢＹがローレベルであり、スタンバイ状態を示す。時刻ｔ１において、スタンバイ信号ＳＴＢＹをローレベルからハイレベルに変化させることにより、スタンバイ状態から通常動作状態に遷移させることができる。これにより、発振が開始され、徐々に出力端Ｘ１に現れる発振の振幅が大きくなっていく。時刻ｔ３以前では、振動子１０３は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaで発振する。時刻ｔ３からｔ５までの間では、振動子１０３は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaから負荷時直列共振周波数ｆLr又は直列共振周波数ｆrに向けて周波数が変化するように発振する。時刻ｔ５以降では、振動子１０３は、負荷時直列共振周波数ｆLr又は直列共振周波数ｆrで発振する。なお、時刻ｔ３からｔ５までの間では、出力端Ｘ１の周波数は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaと負荷時直列共振周波数ｆLr又は直列共振周波数ｆrとの間の周波数である。
【００５６】
出力端Ｘ１に於ける振幅がシュミット型インバータ１０６の閾値電圧を越えると、信号Ｄｏｕｔにもパルスが現れるようになる。信号Ｄｏｕｔのパルス数が２3以上になると、時刻ｔ４において、オーバーフロー信号Ｃｏｕｔがローレベルからハイレベルになり、クロック信号ＣＬＫにクロックパルスが現れる。クロック信号出力開始時刻ｔ４は、時刻ｔ３とｔ５の間である。クロック信号ＣＬＫは、時刻ｔ４からｔ５までの間では負荷時並列共振周波数ｆLa又は並列共振周波数ｆaから負荷時直列共振周波数ｆLr又は直列共振周波数ｆrに向けて周波数が変化する振動子１０３に基づく信号であり、時刻ｔ５以降では負荷時直列共振周波数ｆLr又は直列共振周波数ｆrの振動子１０３に基づく信号である。すなわち、クロック信号ＣＬＫは、時刻ｔ５以降は周波数が一定であるが、時刻ｔ４からｔ５までの間では周波数が変化する。機能ブロック１１１は、時刻ｔ５以降の周波数のクロック信号ＣＬＫを基に所望の動作をし、さらに時刻ｔ４からｔ５までの間に変化する周波数のクロック信号ＣＬＫを基に所望の動作をするように設計される。
【００５７】
スタンバイ解除時刻ｔ１からクロック信号出力開始時刻ｔ４までの時間Ｔ１が、発振安定待ち時間である。本実施形態では、カウンタ１０９のカウント数を少なくすることにより、待ち時間Ｔ１を短くすることができる。
【００５８】
図３（Ａ）に示す回路では、カウンタ３０９のカウント数が多く、クロック信号出力開始時刻ｔ３２として振動子１０３が負荷時直列共振周波数ｆLr又は直列共振周波数ｆrで発振するまで十分に待つ必要があった。本発明にかかる図１（Ａ）の回路では、カウンタ１０９のカウント数が少なく、クロック信号出力開始時刻ｔ４は時刻ｔ３からｔ５までの周波数移行期間に設定することができるので、待ち時間Ｔ１を著しく短くすることができる。
【００５９】
即ち、定常発振状態に於ける発振周波数（負荷時直列共振周波数）が４ＭＨｚの振動子１０３の場合、前記図３（Ａ）に示される回路では待ち時間Ｔ３が３２ｍｓであったが、本発明にかかる図１（Ａ）に示す回路では待ち時間Ｔ１を３ｍｓとすることができ、待ち時間Ｔ３が大幅に短縮される。尚、時刻ｔ１から時刻ｔ３までの時間は、２．９９８ｍｓである。一方、定常発振状態に於ける発振周波数（負荷時直列共振周波数）が１６ＭＨｚの振動子１０３の場合には、図３（Ａ）の回路では待ち時間Ｔ３が４ｍｓであったが、本発明にかかる図１（Ａ）の回路では待ち時間Ｔ１を４００μｓとすることができ、待ち時間Ｔ３が大幅に短縮される。尚、時刻ｔ１から時刻ｔ３までの時間は、３９９．５μｓである。
【００６０】
本実施形態では、発振安定待ちをするカウンタ１０９の値を２16から２3へ減らすことによって、振動子１０３が直列共振状態となる以前の並列共振状態から直列共振状態への移行状態から機能ブロック１１１を動作開始させることになる。ここで注意しなければならない点は、ｆLa＞ｆLrであり、並列共振状態での周波数が通常動作時に適用される発振周波数（直列共振周波数）より高い周波数であるということである。即ち、その周波数で機能ブロック１１１が正常動作の範囲外となって誤動作することの無いように、機能ブロック１１１の正常動作の周波数の範囲内にかかる周波数ｆLa及びｆLrが含まれている必要がある。
【００６１】
なお、図１（Ａ）に示す回路ではカウンタ値を２3としたが、このカウンタ値は必要に応じて他の値に設定しても良い。また、発振回路に於いて、反転増幅器としてＮＡＮＤ回路１０５を使用しているが、その代わりに否定論理和（ＮＯＲ）回路などのクロックドゲート回路でも反転増幅器の役割を果たす回路であれば適用することができる。一方、２分周器１０８は、発振波形のハイレベル及びローレベルのデューティ（Duty）比が異なっていても、機能ブロック１１１に与えるクロック信号ＣＬＫの「ハイレベル期間：ローレベル期間」を「１：１」としたいために設けているものであり、必ずしも必要ではない。
【００６２】
（第２の実施形態）
図２（Ａ）は本発明の第２の実施形態による発振器及び機能ブロック１１１を含む半導体装置の構成例を示す回路図であり、図２（Ｂ）はその動作を説明するためのタイミングチャートである。
【００６３】
図２（Ａ）に示す回路は、図３（Ａ）に示す回路に対して、カウンタ３０９及びＡＮＤ回路１１０を具備しない点が異なり、その他の点は図３（Ａ）に示す回路と同じである。２分周器１０８の出力信号は、クロック信号ＣＬＫとして機能ブロック１１１に出力される。本実施形態は、図１（Ａ）に示す第１の実施形態のカウンタ１０９のカウント数を０にしたものと同等であり、２分周器１０８の出力信号Ｄｏｕｔがそのままクロック信号ＣＬＫになる。
【００６４】
図２（Ｂ）に示す回路にあっては、２分周期１０８に信号を供給する機能の部分、及びその周波数は図１（Ｂ）と同じであり、クロック信号ＣＬＫのみ異なる。このクロック信号ＣＬＫは、図１（Ｂ）に示す信号Ｄｏｕｔと同じ信号である。
【００６５】
クロック信号出力開始時刻ｔ２は、時刻ｔ３より前である。クロック信号ＣＬＫは、時刻ｔ３以前では負荷時並列共振周波数ｆLa又は並列共振周波数ｆaの振動子１０３に基づく信号であり、時刻ｔ３からｔ５までの間では負荷時並列共振周波数ｆLa又は並列共振周波数ｆaから負荷時直列共振周波数ｆLr又は直列共振周波数ｆrに向けて周波数が変化する振動子１０３に基づく信号であり、さらに時刻ｔ５以降では負荷時直列共振周波数ｆLr又は直列共振周波数ｆrの振動子１０３に基づく信号である。すなわち、クロック信号ＣＬＫは、時刻ｔ２以降、周波数が変化する。機能ブロック１１１は、それらのクロック信号ＣＬＫの変化するすべての周波数において所望の動作をするように設計される。すなわち、機能ブロック１１１は、第１の実施形態の周波数に加え、さらに負荷時並列共振周波数ｆLa又は並列共振周波数ｆaの振動子１０３に基づくクロック信号ＣＬＫを基に所望の動作をするように設計すればよい。
【００６６】
スタンバイ解除時刻ｔ１からクロック信号出力開始時刻ｔ２までの時間Ｔ２が、発振安定待ち時間である。本実施形態では、カウンタを具備しないようにすることにより、第１の実施形態の待ち時間Ｔ１よりも、さらに待ち時間Ｔ２を短くすることができる。
【００６７】
本実施形態にあっては、図３（Ａ）に示す回路に於けるカウンタ３０９及びＡＮＤ回路１１０を具備しないようにしたものである。発振回路の後段のシュミット型インバータ（ヒステリシスインバータ）１０６の閾値電圧を超えた時点でのクロック信号ＣＬＫが機能ブロック１１１に供給されるため、振動子１０３が並列共振の状態から機能ブロック１１１が動作を開始することになる。なお、本実施形態においても、第１の実施形態と同様に発振回路はＮＡＮＤ回路１０５を必ずしも用いなくても良いし、２分周器１０８は必ずしも必要ではない。
【００６８】
なお、第１及び第２の実施形態の動作を説明するためのタイミングチャート図１（Ｂ）及び図２（Ｂ）にあってはスタンバイ解除時の動作を示したものであるが、電源投入時も同様の動作となる。
【００６９】
以上のように、第１及び第２の実施形態では、電源投入時又はスタンバイ解除時から極めて短時間にクロック信号ＣＬＫを出力することができ、機能ブロック１１１はより早く動作を開始することができる。これにより、発振器及び機能ブロックの応答時間がより高速化され、カメラあるいは車載電装部品等のシステム・電子機器の性能向上に寄与するところが大きい。また、発振停止及びその解除による間欠動作時の動作トータル時間が短くなり、低消費電力化に寄与するところが大きい。
【００７０】
ここで、上述の本発明の実施形態に於ける振動子としては例えば、水晶振動子、或いはセラミック振動子を用いることができ、またこれらの振動子と同一の等価回路で表現可能な様々な振動子を用いることができる。
【００７１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００７２】
【図１】図１（Ａ）は本発明の第１の実施形態による発振器及び機能ブロックを含む半導体装置の構成例を示す回路図であり、図１（Ｂ）はその動作を説明するためのタイミングチャートである。
【図２】図２（Ａ）は本発明の第２の実施形態による発振器及び機能ブロックを含む半導体装置の構成例を示す回路図であり、図２（Ｂ）はその動作を説明するためのタイミングチャートである。
【図３】図３（Ａ）は発振器及び機能ブロックを含む半導体装置の構成例を示す回路図であり、図３（Ｂ）はその動作を説明するためのタイミングチャートである。
【図４】インバータ型発振回路の等価回路図である。
【図５】トランジスタ型発振回路の構成例を示す回路図である。
【図６】振動子の記号とその電気的等価回路を示す図である。
【図７】インバータ型発振回路の負荷容量を示す回路図である。
【図８】発振回路の等価回路図である。
【図９】定常発振時の発振回路の等価回路図である。
【図１０】負荷容量による共振点付近の周波数変化を示す図である。
【図１１】図１１（Ａ）〜（Ｃ）は振動子の共振周波数を示す図である。
【図１２】図１２（Ａ）は発振回路における電源投入後の発振出力電圧の変化を表す実測結果の波形図であり、図１２（Ｂ）は周波数発振起動特性の実測結果の例を表す図である。
【図１３】図１３（Ａ）は発振回路における電源投入後の発振出力電圧の変化を表すシミュレーション結果の波形図であり、図１３（Ｂ）は周波数発振起動特性のシミュレーション結果を表す図である。
【図１４】図１４（Ａ）及び（Ｂ）は発振回路及びその電源投入時の発振周波数の変化を示した図である。
【図１５】図１５（Ａ）及び（Ｂ）は発振回路及びそのスタンバイ解除時の発振周波数の変化を示した図である。
【符号の説明】
【００７３】
１０３ 振動子
１０４ 帰還抵抗
１０５ ＮＡＮＤ回路
１０６ シュミット型インバータ
１０７ インバータ
１０８ ２分周器
１０９ カウンタ
１１０ ＡＮＤ回路
１１１ 機能ブロック
【技術分野】
【０００１】
本発明は、発振器及び半導体装置に関する。
【背景技術】
【０００２】
近年、エコロージーを意識した製品或いは、携帯機器などの電子機器に於いては、その低消費電力化が要求されている。これに伴い、これらの電子機器を制御する各要素（発振器及び半導体装置）に対する低消費電流化が要求されている。本要求は、システム動作においても低消費電力化を要求されるが、特に、システムのスタンバイ状態の消費電流をいかに少なくするかが製品の差別化に繋がっている。そのため、上記スタンバイ状態から通常動作状態への状態遷移において、必ず必要となるシステムクロック（発振器）の発振安定待ち時間を、いかに短くし、早く一定処理（時計のカウントなど）を行うことが必要になる。また、スタンバイ状態に遷移することで平均消費電流を低減させる方法が注目されている。
【０００３】
また、下記の特許文献１には、発振器の立ち上がり時の発振周波数のオーバーシュートを軽減して立ち上がり時間を短縮させる水晶振動子が開示されている。
【０００４】
【特許文献１】特開平６−３３８７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、低消費電流化の貢献だけではなく、発振安定待ち時間を短縮し、カメラや車載電装部品などで要求されるシステムの起動を早めることである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、入力信号を反転増幅して出力する反転増幅器と、反転増幅器の入出力端子間に接続される振動子と、振動子に並列に接続される帰還抵抗と、振動子に接続され、振動子、反転増幅器及び帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力する出力回路とを有する発振器が提供される。
【発明の効果】
【０００７】
本発明にかかる発振器、半導体装置にあっては、電源投入又は発振停止（スタンバイ）解除による発振起動時には負荷時並列共振周波数又は並列共振周波数で発振する。負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力することにより、第１のクロック信号を出力するまでの待ち時間を短くすることができる。また、機能ブロックの起動を早くすることができ、アプリケーションの応答性能を向上させることができる。また、発振停止状態からの解除時間短縮により、発振動作の動作トータル時間が短くなり、低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【０００８】
（実施形態の原理）
図３（Ａ）は発振器及び機能ブロック１１１を含む半導体装置の構成例を示す回路図であり、図３（Ｂ）はその動作を説明するためのタイミングチャートである。
【０００９】
図３（Ａ）に於いて、否定論理積（ＮＡＮＤ）回路１０５は、スタンバイ信号ＳＴＢＹ及び入力信号Ｘ０のＮＡＮＤ信号を出力信号Ｘ１として出力する。スタンバイ信号ＳＴＢＹは、発振器の発振を停止させるための信号であり、ローレベルで発振を停止させ、ハイレベルで発振停止を解除させることができる。スタンバイ信号ＳＴＢＹがローレベルであれば、出力信号Ｘ１は常にハイレベルになり、発振は停止する。スタンバイ信号ＳＴＢＹがハイレベルであれば、ＮＡＮＤ回路（反転増幅器）１０５は、インバータとして機能し、入力信号Ｘ０を反転増幅して出力信号Ｘ１を出力する。振動子１０３は、ＮＡＮＤ回路１０５の入出力端子間に接続される。帰還抵抗１０４は、振動子１０３に並列に、ＮＡＮＤ回路１０５の入出力端子間に接続される。振動子１０３の両端と基準電位（グランド）との間にはそれぞれ容量Ｃｉｎ及びＣｏｕｔが存在する。
【００１０】
尚、かかる構成に於いて、前記帰還抵抗１０４は、ＮＡＮＤ回路１０５を含む半導体装置（ＬＳＩチップ）内に、半導体素子製造プロセスにより形成されることが一般的であるが、個別の固定或いは半固定抵抗器として当該半導体装置の外部接続端子へ接続されることも必要に応じて選択される（所謂外付け抵抗）。また、半導体装置内に形成された帰還抵抗素子と、外部接続端子に接続された帰還抵抗素子とが併用されても良い。
【００１１】
一方、前記振動子１０３は、前記半導体装置（ＬＳＩチップ）の外部接続端子に接続されることが一般的であるが、当該ＬＳＩチップの外装封止体（モールド樹脂、或いはセラミック容器など）中に、当該ＬＳＩチップと共に収容・封止されることも必要に応じて選択される。
【００１２】
以下、上記の構成を便宜上、発振回路と呼ぶ。すなわち、発振回路は、ＮＡＮＤ回路１０５、帰還抵抗１０４、振動子１０３及び容量Ｃｉｎ，Ｃｏｕｔを含む。この発振回路により正帰還ループが形成され、発振動作を行う。出力回路は、シュミット型インバータ１０６、インバータ１０７、２分周器１０８、カウンタ３０９及び論理積（ＡＮＤ）回路１１０を有する。発振器は、上記の発振回路及び出力回路よりなる。
【００１３】
シュミット型インバータ１０６の入力端子は、ＮＡＮＤ回路１０５の出力端子に接続される。シュミット型インバータ１０６は、入力電圧と出力電圧がヒステリシスループを描く特性を持つインバータであり、入力電圧が上昇するときの閾値電圧と下降するときの閾値電圧が違う。入力電圧の閾値電圧の近くでノイズが混入した場合、ヒステリシスがないインバータを用いると、出力に余分なパルスが現れてしまうチャタリングが生じる。シュミット型インバータ１０６は、ヒステリシス特性を有するので、チャタリングのない矩形波を得ることができ、安定した発振信号を出力することができる。
【００１４】
シュミット型インバータ１０６の出力端子は、複数のインバータ１０７を介して、２分周器１０８に接続される。インバータ１０６及び１０７は、発振した信号を反転増幅させることができる。２分周器１０８は、発振した信号を２分周し、周期が２倍になった信号Ｄｏｕｔを出力する。カウンタ３０９は、信号Ｄｏｕｔのパルスを２16カウントし、オーバーフローすると、出力信号Ｃｏｕｔをハイレベルにする。すなわち、信号Ｃｏｕｔは、２16カウント前はローレベルであり、２16カウント後はハイレベルである。論理積（ＡＮＤ）回路１１０は、信号Ｃｏｕｔ及び信号ＤｏｕｔのＡＮＤ信号をクロック信号ＣＬＫとして複数の機能ブロック１１１に出力する。信号Ｃｏｕｔがローレベルであれば、クロック信号ＣＬＫはローレベルを維持する。信号Ｃｏｕｔがハイレベルであれば、クロック信号ＣＬＫは信号Ｄｏｕｔと同じになる。カウンタ３０９及びＡＮＤ回路１１０は、発振した信号Ｄｏｕｔを２16カウントした後に、発振信号Ｄｏｕｔをクロック信号ＣＬＫとして機能ブロック１１１へ出力することを許可する。機能ブロック１１１は、例えばメモリ又は論理回路であり、クロック信号ＣＬＫを入力すると動作する。
【００１５】
図３（Ｂ）に於いて、時刻ｔ３１の前は、スタンバイ信号ＳＴＢＹがローレベルであり、スタンバイ状態を示す。時刻ｔ３１において、スタンバイ信号ＳＴＢＹをローレベルからハイレベルに変化させることにより、スタンバイ状態から通常動作状態に遷移させることができる。これにより、発振が開始され、徐々に発振信号Ｘ１の振幅が大きくなっていく。発振信号Ｘ１の振幅がシュミット型インバータ１０６の閾値電圧を越えると、信号Ｄｏｕｔにもパルスが現れるようになる。信号Ｄｏｕｔのパルス数が２16以上になると、時刻ｔ３２において、オーバーフロー信号Ｃｏｕｔがローレベルからハイレベルになり、クロック信号ＣＬＫにパルスが現れる。スタンバイ解除時刻ｔ３１からクロック信号出力開始時刻ｔ３２までの時間Ｔ３が、発振安定待ち時間である。
【００１６】
上記の動作は、電源投入による起動時も同様である。発振器の起動時間Ｔ３は、電源投入により発振器に電気の供給を始めてから、又はスタンバイ機能を解除してから発振器の出力クロック信号ＣＬＫの振幅が定常値に達するまでの時間を表している。この出力クロック信号ＣＬＫの振幅が定常値に達するまでの間の発振信号Ｘ１は利用できない。
【００１７】
電源投入やスタンバイ解除による発振起動時には、振動子１０３の発振信号Ｘ１は徐々に振幅が大きくなってくる。その発振振幅が十分になるまでの時間を見計らって、一定時間カウンタ３０９で時間を待って（システムとしては、動作できず、ウェイト状態）から、機能ブロック１１１にクロック信号ＣＬＫを供給し、機能ブロック１１１の動作を開始させる。
【００１８】
振動子１０３の発振安定待ち時間Ｔ３が長い（例えば、４ＭＨｚの振動子１０３を使用した場合、３０ｍｓ程度の時間）ために、電源投入時又はスタンバイ解除時に早く起動して処理しなければならないシステムの用途には使用できないという問題がある。
【００１９】
また、間欠動作によって必要な時だけ動作させて一定の処理をしてから休止するということを行い、電力消費する時間を短くして超低消費電力化を行うシステムにおいても、発振安定待ちを行っている間は、分周器１０８やカウンタ３０９等の動作で無駄に電力を消費してしまうという問題がある。この発振安定待ち時間Ｔ３は、システム的には、動作出来ずにウェイトさせられている時間であり、システムの消費電流は、この時間も流れているため、システム全体の平均消費電流に本ウェイト時間が大きく影響している。
【００２０】
発振器やその応用製品において、振動子１０３が起動時に出力する信号の周波数の変化が不明であるため、振動子１０３の発振周波数を利用する全ての応用機器では発振信号Ｘ１の振幅が定常値に達した後も、ある程度の待ち時間を設定しなければならない。従って、発振器の出力を利用する応用部品や応用機器自体の動作を開始するまでの時間が長くなる要因を作り出している。
【００２１】
本発明の実施形態では、振動子を用いた発振器の電源投入直後又はスタンバイ解除直後に於ける発振特性を明確にし、従来使用されていなかったところの定常状態（出力振幅の１００％）に達するまでの領域（時間）に於ける発振出力をクロック信号として機能ブロック１１１へ供給し、当該機能ブロック１１１を動作させることにより、当該機能ブロック１１１の起動時間Ｔ３を短縮させる。
【００２２】
図４は、図３（Ａ）のインバータ型発振回路の等価回路図である。インバータ４０５は、図３（Ａ）のスタンバイ信号ＳＴＢＹがハイレベルのときのＮＡＮＤ回路１０５に対応し、入力端子ＩＮ及び出力端子ＯＵＴを有する。
【００２３】
図５は、トランジスタ型発振回路の構成例を示す回路図である。この発振回路は、振動子５０１、ｎｐｎ型バイポーラトランジスタ５０２、抵抗５０３及び容量５０４を用いて構成され、図４の発振回路と同様の発振を行う。
【００２４】
図６は、振動子１０３の記号とその電気的等価回路を示す図である。振動子１０３は、インダクタ（コイル）Ｌ1と容量Ｃ1と抵抗Ｒ1との直列接続に、容量Ｃ0が並列に接続された回路と等価である。
【００２５】
図７は、図４のインバータ型発振回路の負荷容量ＣLを示す回路図である。負荷容量ＣLは、実際の回路基板における発振周波数に影響を与えるリアクタンス成分であり、次式により求められる。容量Ｃｄは、端子ＩＮ及びＯＵＴ間の容量である。容量Ｃｐは、回路基板等が有する浮遊容量である。
【００２６】
CL ＝（Cin×Cout）/（Cin＋Cout）＋ Cp ＋ Cd
【００２７】
図８は、図６の振動子１０３と図７の負荷容量ＣLとを含む図４の発振回路の等価回路図である。負荷容量ＣLは、振動子１０３に並列に接続される。これは、図１５（Ｃ）に対応し、負荷時並列共振周波数ｆLaで発振する。負荷容量ＣLの値によって、振動子１０３の振動周波数が決定される。
【００２８】
図９は、定常発振時の発振回路の等価回路図である。振動子１０３の負荷時共振抵抗ＲL及び発振回路の負性抵抗−Ｒが加わる。負荷容量ＣLは、振動子１０３に直列に接続される。これは、後述する図１１（Ｂ）に対応し、負荷時直列共振周波数ｆLrで発振する。
【００２９】
図１０は、負荷容量ＣLによる共振点付近の周波数変化を示す図である。横軸は周波数を示し、縦軸はインピーダンスを示す。発振器の負荷容量値の大きさによって振動子の諸特性が変化する。ＩＥＣ規格６０１２２−２或いはＪＩＳ規格Ｃ ６７０１では、負荷容量ＣLを振動子１０４に並列接続した場合と直列接続した場合に直列共振周波数ｆr及び並列共振周波数ｆaが負荷時共振周波数ｆLに変化することが記載されているが、両者の負荷時共振周波数ともｆLと表現されている。本明細書では、混同を避けるため独自に負荷容量ＣLによって直列共振周波数ｆrが変化した周波数を負荷時直列共振周波数ｆLrと表し、負荷容量ＣLによって並列共振周波数ｆaが変化した周波数を負荷時並列共振周波数ｆLaと表すことにする。
【００３０】
図１１（Ａ）〜（Ｃ）は、図１０に示した負荷容量ＣLによる共振点付近の周波数変化をより具体的に示した図である。
【００３１】
図１１（Ａ）は、負荷容量ＣLがない振動子１０３の直列共振周波数ｆr及び並列共振周波数ｆaを示す。直列共振周波数ｆrは、規定条件の下で、振動子単体の電気的インピーダンスが抵抗性となる２つの周波数のうちの低い方の周波数である。一方、並列共振周波数ｆaは、規定条件の下で、振動子単体の電気的インピーダンスが抵抗性となる２つの周波数のうちの高い方の周波数である。
【００３２】
図１１（Ｂ）は、負荷容量ＣLが振動子１０３に直列に接続されたときの負荷時直列共振周波数ｆLrを示す。負荷時直列共振周波数ｆLrは、指定条件の下で、振動子１０３に直列に負荷容量ＣLが接続されたとき、その電気的インピーダンスが抵抗性となる２つの周波数のうちの低い方の周波数である。負荷容量ＣLを直列に振動子１０３に接続することにより、共振周波数はｆrからｆLrに変化する。
【００３３】
前記図９に示す定常発振時の発振回路にあっては、負荷時直列共振周波数ｆLrで発振する。
【００３４】
図１１（Ｃ）は、負荷容量ＣLが振動子１０３に並列に接続されたときの負荷時並列共振周波数ｆLaを示す。負荷時並列共振周波数ｆLaは、指定条件の下で、振動子１０３に並列に負荷容量ＣLが接続されたとき、その電気的インピーダンスが抵抗性となる２つの周波数のうちの高い方の周波数である。負荷容量ＣLを並列に振動子１０３に接続することにより、共振周波数はｆaからｆLaに変化する。負荷時並列共振周波数ｆLaは、負荷時直列共振周波数ｆLrよりも高い。
【００３５】
前記図４に示されるインバータ型発振回路にあっては、負荷容量ＣLは、振動子１０３に並列に接続され、負荷時並列共振周波数ｆLaで発振する。かかる負荷容量ＣLの値によって、振動子１０３の振動周波数が決定される。
【００３６】
振動子１０３と反転増幅器４０５が組み合わされた発振回路では、振動子１０３を起動させるための起動条件として、「電源投入時に過渡的に振動子１０３の電極間に直流電圧の電位差が加わる」ように発振回路が設計されている。例えば、図８に示す等価回路では容量Ｃ0に負荷容量ＣLが並列接続されており、発振回路の電源が投入されてこれらに直流電圧が印加されると、入力端子ＩＮの電位Ｖ１と出力端子ＯＵＴの電位Ｖ２との電位差ΔＶによってこれらのリアクタンス成分が充電される。これらに充電された電荷はインダクタＬ1と抵抗Ｒ1を通じて放電される。この時には、容量ＣL、Ｃ0、Ｃ1の合成容量とインダクタＬ1による共振周波数Foscが発生する。この周波数Foscは次式で計算される。
【００３７】
Fosc ＝ 1 / (2π√ (L1・ (CL+C0) ×C1) / (CL+C0+C1) ) ＝ ｆLa
【００３８】
図８に示す等価回路にあっては、起動時における発振周波数Foscは、図１０の負荷時並列共振周波数ｆLaであり負荷時直列共振周波数ｆLrと並列共振周波数ｆaとの中間に位置する。ここで発生する発振周波数ｆLaの振幅は、発振の初期段階では微小な値であるが抵抗Ｒ1で消費される電荷が反転増幅器４０５によって補われるので徐々に振幅は図１２（Ａ）のように大きくなり、やがて定常振幅となる。
【００３９】
図９は定常状態の発振回路の等価回路であり、負荷容量ＣLは次式のように定常状態における発振周波数Foscである負荷時直列共振周波数ｆLrを決定する要素である。
【００４０】
Fosc ＝ ｆr ( C1 /（2（C0＋CL））＋ 1 ) ＝ ｆLr
【００４１】
図１２（Ａ）は、定常発振状態に於ける発振周波数（負荷時直列共振周波数）が１６ＭＨｚの振動子１０３を使用した発振回路における電源投入後の発振出力電圧の変化を表す波形図であり、横軸が電源投入後の時間であり、縦軸が発振出力電圧の例である。一般的に発振回路に電気の供給を開始してから発振出力電圧が定常振幅の８０％の振幅Ａ８０に達する時刻ｔ１１０１までの期間Ｔ１１０２は発振周波数が不安定である。
【００４２】
図１２（Ｂ）は、横軸が図１２（Ａ）とスケールが共通な起動時間を示し、縦軸が周波数偏差を示す周波数発振起動特性の例である。図１２（Ａ）と同一の発振出力を同時に測定したものであるが、時刻ｔ１１０１以降の領域においても、発振振幅レベルが完全に安定する時刻ｔ１１０３までは周波数の変化が継続していることを表している。
【００４３】
発振開始直後では、期間Ｔ１１０４のように周波数が最も高くなる領域が負荷時並列共振周波数ｆLaで発振している領域である。時刻ｔ１１０３以降の期間Ｔ１１０６では、発振周波数が負荷時直列共振周波数ｆLrで発振している領域であり、周波数が一定の定常発振状態になる。期間Ｔ１１０５は、期間Ｔ１１０４及びＴ１１０６の間の遷移期間であり、負荷時並列共振周波数ｆLaから負荷時直列共振周波数ｆLrまで連続して発振周波数が移行する領域である。
【００４４】
上記の図１２（Ａ）及び（Ｂ）は、実測結果である。一方、図１３（Ａ）及び（Ｂ）は、図１２（Ａ）及び（Ｂ）に対応する１６ＭＨｚの振動子のシミュレーション結果である。図１３（Ａ）及び（Ｂ）のシミュレーション結果においても、図１２（Ａ）及び（Ｂ）の実測結果と同様の発振出力電圧の変化、及び周波数変化であることが確認できる。
【００４５】
上述のように、本願発明者によって、発振回路の電源投入直後、又は発振停止からの解除時の発振起動時に示す発振特性の変化が明確にされた。それによって、本願発明者は、従来使用されていなかったところの、図３の「電源投入直後に発振回路の出力電圧の振幅が定常値に達するまでの時間Ｔ３」の範囲内における小振幅領域をも発振出力として使用することにより、発振起動時間を早めることが可能になることを見出した。従って、本実施形態によれば、上記小振幅領域を使用することにより、発振回路から出力される振動出力は、振動子が振動を開始した直後から全てクロック源として使用することが可能になり、それらを利用する機器の待ち時間をほぼ無くすことができる。すなわち、上記の周波数解析により、期間Ｔ１１０４、Ｔ１１０５及びＴ１１０６における発振の状態及び周波数が解明されたので、負荷時直列共振周波数ｆLrで定常発振する期間Ｔ１１０６に至る前の、負荷時並列共振周波数ｆLaで発振する期間Ｔ１１０４及び周波数移行期間Ｔ１１０５においても発振出力を発振クロック信号として使用することができる。従って、この発振出力を発振器から機能ブロックに供給することにより、期間Ｔ１１０４においても、振動子の発振起動時の負荷時並列共振周波数ｆLaにより機能ブロックが動作を開始するので、発振安定待ち時間を大幅に短縮することができる。すなわち、本発明によれば、発振回路の電源投入直後、又は発振停止からの解除に起こる特性を明確にし、従来使用されてなかった定常状態（出力振幅の１００％）に達する前の領域での発振クロックを機能ブロックに供給し、動作させることによって発振起動時間を早めることができる。
【００４６】
図１２（Ａ）及び（Ｂ）において、発振出力電圧が定常振幅の８０％の振幅Ａ８０に達する時刻ｔ１１０１までの期間Ｔ１１０２では発振周波数が不安定であるが、発振の状態及び周波数が解明されたので、振動子の発振振幅が定常発振状態の振幅の８０％（Ａ８０）未満であるときのクロック信号を機能ブロックに出力して使用することができる。
【００４７】
図１３（Ａ）及び（Ｂ）は、発振回路及びその電源投入時の発振周波数の変化を示した図である。電源投入前、電源電圧Ｖｄｄ、スタンバイ信号ＳＴＢＹ及び出力端Ｘ１に於ける電位は０Ｖである。時刻ｔ１３０１に電源を投入すると、電源電圧Ｖｄｄが所定値に上昇し、スタンバイ信号ＳＴＢＹがハイレベルになる。やがて、出力端Ｘ１には、発振信号が現れる。時刻ｔ１３０２以前では、振動子１０３は、負荷時並列共振周波数ｆLaで発振する。時刻ｔ１３０２からｔ１３０３までの間では、振動子１０３は、負荷時並列共振周波数ｆLaから負荷時直列共振周波数ｆLrに向けて周波数が変化するように発振する。時刻ｔ１３０３以降では、振動子１０３は、負荷時直列共振周波数ｆLrで発振する。
【００４８】
電源投入時ｔ１３０１、発振起動後に時間が経過し、発振出力の電圧振幅が十分安定した時刻ｔ１３０３以降の領域では、振動子は通常の発振周波数（負荷時直列共振周波数ｆLr）で発振している。しかしながら、発振直後はその負荷時直列共振周波数ｆLrと異なる負荷時並列共振周波数ｆLaで発振しており、その後、負荷時並列共振周波数ｆLaから負荷時直列共振周波数ｆLrへと緩やかに移行し、その移行期間においては急激な周波数変化は起きない。
【００４９】
上記の説明では、図１１（Ｂ）及び（Ｃ）のように負荷容量ＣLが存在する場合を例に説明したが、所定条件の下でコイルを接続することにより、負荷容量ＣLを打ち消すことができる。その場合は、図１１（Ａ）のような状態になり、時刻ｔ１３０２以前では並列共振周波数ｆaで発振し、時刻ｔ１３０３以降では直列共振周波数ｆrで発振する。すなわち、振動子１０３は、時刻ｔ１３０２以前では負荷時並列共振周波数ｆLa又は並列共振周波数ｆaで発振し、時刻ｔ１３０３以降では負荷時直列共振周波数ｆLr又は直列共振周波数ｆrで発振する。
【００５０】
上記のように、直列共振周波数ｆrは、振動子に於けるインダクタＬ1と容量Ｃ1によって決定され、並列共振周波数ｆaは、振動子のパラメータＣ0、Ｃ1、Ｌ1によって決定される振動子固有の周波数であり、ｆa＞ｆrの関係が成り立つ。これらが負荷容量ＣLの影響によって変化した後の周波数もｆLa＞ｆLrの関係が成り立つ。
【００５１】
図１５（Ａ）及び（Ｂ）は、発振回路及びそのスタンバイ解除時の発振周波数の変化を示した図である。この場合も、図１４（Ａ）及び（Ｂ）の電源投入時と同様である。図１４（Ｂ）の時刻ｔ１３０３の後かつ図１５（Ｂ）の時刻ｔ１４０１の前において、スタンバイ信号ＳＴＢＹをローレベルにすると、スタンバイ状態になり、信号Ｘ１がハイレベルを維持して発振が停止する。これにより、消費電力を小さくすることができる。
【００５２】
その後、時刻ｔ１４０１において、スタンバイ信号ＳＴＢＹをハイレベルにすると、スタンバイ状態が解除され、やがて、出力端Ｘ１には、発振信号が現れる。時刻ｔ１４０２以前では、振動子１０３は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaで発振する。時刻ｔ１４０２からｔ１４０３までの間では、振動子１０３は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaから負荷時直列共振周波数ｆLr又は直列共振周波数ｆrに向けて周波数が変化するように発振する。時刻ｔ１４０３以降では、振動子１０３は、負荷時直列共振周波数ｆLr又は直列共振周波数ｆrで発振する。
【００５３】
（第１の実施形態）
図１（Ａ）は本発明の第１の実施形態による発振器及び機能ブロック１１１を含む半導体装置の構成例を示す回路図であり、図１（Ｂ）はその動作を説明するためのタイミングチャートである。
【００５４】
図１（Ａ）の回路は、図３（Ａ）の回路に対して、２16のカウンタ３０９の代わりに２3のカウンタ１０９を設けた点が異なり、その他の点は図３（Ａ）と同じである。カウンタ１０９は、カウンタ３０９に対してカウント数が少なく、少ないカウントでオーバーフロー信号Ｃｏｕｔをハイレベルにする。カウンタ１０９は、信号Ｄｏｕｔのパルスを２3カウントし、オーバーフローすると、出力信号Ｃｏｕｔをハイレベルにする。すなわち、信号Ｃｏｕｔは、２3カウント前はローレベルであり、２3カウント後はハイレベルである。ＡＮＤ回路１１０は、信号Ｃｏｕｔ及び信号ＤｏｕｔのＡＮＤ信号をクロック信号ＣＬＫとして複数の機能ブロック１１１に出力する。カウンタ１０９及びＡＮＤ回路１１０は、発振した信号Ｄｏｕｔを２3カウントした後に、発振信号Ｄｏｕｔをクロック信号ＣＬＫとして機能ブロック１１１へ出力することを許可する。
【００５５】
時刻ｔ１の前は、スタンバイ信号ＳＴＢＹがローレベルであり、スタンバイ状態を示す。時刻ｔ１において、スタンバイ信号ＳＴＢＹをローレベルからハイレベルに変化させることにより、スタンバイ状態から通常動作状態に遷移させることができる。これにより、発振が開始され、徐々に出力端Ｘ１に現れる発振の振幅が大きくなっていく。時刻ｔ３以前では、振動子１０３は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaで発振する。時刻ｔ３からｔ５までの間では、振動子１０３は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaから負荷時直列共振周波数ｆLr又は直列共振周波数ｆrに向けて周波数が変化するように発振する。時刻ｔ５以降では、振動子１０３は、負荷時直列共振周波数ｆLr又は直列共振周波数ｆrで発振する。なお、時刻ｔ３からｔ５までの間では、出力端Ｘ１の周波数は、負荷時並列共振周波数ｆLa又は並列共振周波数ｆaと負荷時直列共振周波数ｆLr又は直列共振周波数ｆrとの間の周波数である。
【００５６】
出力端Ｘ１に於ける振幅がシュミット型インバータ１０６の閾値電圧を越えると、信号Ｄｏｕｔにもパルスが現れるようになる。信号Ｄｏｕｔのパルス数が２3以上になると、時刻ｔ４において、オーバーフロー信号Ｃｏｕｔがローレベルからハイレベルになり、クロック信号ＣＬＫにクロックパルスが現れる。クロック信号出力開始時刻ｔ４は、時刻ｔ３とｔ５の間である。クロック信号ＣＬＫは、時刻ｔ４からｔ５までの間では負荷時並列共振周波数ｆLa又は並列共振周波数ｆaから負荷時直列共振周波数ｆLr又は直列共振周波数ｆrに向けて周波数が変化する振動子１０３に基づく信号であり、時刻ｔ５以降では負荷時直列共振周波数ｆLr又は直列共振周波数ｆrの振動子１０３に基づく信号である。すなわち、クロック信号ＣＬＫは、時刻ｔ５以降は周波数が一定であるが、時刻ｔ４からｔ５までの間では周波数が変化する。機能ブロック１１１は、時刻ｔ５以降の周波数のクロック信号ＣＬＫを基に所望の動作をし、さらに時刻ｔ４からｔ５までの間に変化する周波数のクロック信号ＣＬＫを基に所望の動作をするように設計される。
【００５７】
スタンバイ解除時刻ｔ１からクロック信号出力開始時刻ｔ４までの時間Ｔ１が、発振安定待ち時間である。本実施形態では、カウンタ１０９のカウント数を少なくすることにより、待ち時間Ｔ１を短くすることができる。
【００５８】
図３（Ａ）に示す回路では、カウンタ３０９のカウント数が多く、クロック信号出力開始時刻ｔ３２として振動子１０３が負荷時直列共振周波数ｆLr又は直列共振周波数ｆrで発振するまで十分に待つ必要があった。本発明にかかる図１（Ａ）の回路では、カウンタ１０９のカウント数が少なく、クロック信号出力開始時刻ｔ４は時刻ｔ３からｔ５までの周波数移行期間に設定することができるので、待ち時間Ｔ１を著しく短くすることができる。
【００５９】
即ち、定常発振状態に於ける発振周波数（負荷時直列共振周波数）が４ＭＨｚの振動子１０３の場合、前記図３（Ａ）に示される回路では待ち時間Ｔ３が３２ｍｓであったが、本発明にかかる図１（Ａ）に示す回路では待ち時間Ｔ１を３ｍｓとすることができ、待ち時間Ｔ３が大幅に短縮される。尚、時刻ｔ１から時刻ｔ３までの時間は、２．９９８ｍｓである。一方、定常発振状態に於ける発振周波数（負荷時直列共振周波数）が１６ＭＨｚの振動子１０３の場合には、図３（Ａ）の回路では待ち時間Ｔ３が４ｍｓであったが、本発明にかかる図１（Ａ）の回路では待ち時間Ｔ１を４００μｓとすることができ、待ち時間Ｔ３が大幅に短縮される。尚、時刻ｔ１から時刻ｔ３までの時間は、３９９．５μｓである。
【００６０】
本実施形態では、発振安定待ちをするカウンタ１０９の値を２16から２3へ減らすことによって、振動子１０３が直列共振状態となる以前の並列共振状態から直列共振状態への移行状態から機能ブロック１１１を動作開始させることになる。ここで注意しなければならない点は、ｆLa＞ｆLrであり、並列共振状態での周波数が通常動作時に適用される発振周波数（直列共振周波数）より高い周波数であるということである。即ち、その周波数で機能ブロック１１１が正常動作の範囲外となって誤動作することの無いように、機能ブロック１１１の正常動作の周波数の範囲内にかかる周波数ｆLa及びｆLrが含まれている必要がある。
【００６１】
なお、図１（Ａ）に示す回路ではカウンタ値を２3としたが、このカウンタ値は必要に応じて他の値に設定しても良い。また、発振回路に於いて、反転増幅器としてＮＡＮＤ回路１０５を使用しているが、その代わりに否定論理和（ＮＯＲ）回路などのクロックドゲート回路でも反転増幅器の役割を果たす回路であれば適用することができる。一方、２分周器１０８は、発振波形のハイレベル及びローレベルのデューティ（Duty）比が異なっていても、機能ブロック１１１に与えるクロック信号ＣＬＫの「ハイレベル期間：ローレベル期間」を「１：１」としたいために設けているものであり、必ずしも必要ではない。
【００６２】
（第２の実施形態）
図２（Ａ）は本発明の第２の実施形態による発振器及び機能ブロック１１１を含む半導体装置の構成例を示す回路図であり、図２（Ｂ）はその動作を説明するためのタイミングチャートである。
【００６３】
図２（Ａ）に示す回路は、図３（Ａ）に示す回路に対して、カウンタ３０９及びＡＮＤ回路１１０を具備しない点が異なり、その他の点は図３（Ａ）に示す回路と同じである。２分周器１０８の出力信号は、クロック信号ＣＬＫとして機能ブロック１１１に出力される。本実施形態は、図１（Ａ）に示す第１の実施形態のカウンタ１０９のカウント数を０にしたものと同等であり、２分周器１０８の出力信号Ｄｏｕｔがそのままクロック信号ＣＬＫになる。
【００６４】
図２（Ｂ）に示す回路にあっては、２分周期１０８に信号を供給する機能の部分、及びその周波数は図１（Ｂ）と同じであり、クロック信号ＣＬＫのみ異なる。このクロック信号ＣＬＫは、図１（Ｂ）に示す信号Ｄｏｕｔと同じ信号である。
【００６５】
クロック信号出力開始時刻ｔ２は、時刻ｔ３より前である。クロック信号ＣＬＫは、時刻ｔ３以前では負荷時並列共振周波数ｆLa又は並列共振周波数ｆaの振動子１０３に基づく信号であり、時刻ｔ３からｔ５までの間では負荷時並列共振周波数ｆLa又は並列共振周波数ｆaから負荷時直列共振周波数ｆLr又は直列共振周波数ｆrに向けて周波数が変化する振動子１０３に基づく信号であり、さらに時刻ｔ５以降では負荷時直列共振周波数ｆLr又は直列共振周波数ｆrの振動子１０３に基づく信号である。すなわち、クロック信号ＣＬＫは、時刻ｔ２以降、周波数が変化する。機能ブロック１１１は、それらのクロック信号ＣＬＫの変化するすべての周波数において所望の動作をするように設計される。すなわち、機能ブロック１１１は、第１の実施形態の周波数に加え、さらに負荷時並列共振周波数ｆLa又は並列共振周波数ｆaの振動子１０３に基づくクロック信号ＣＬＫを基に所望の動作をするように設計すればよい。
【００６６】
スタンバイ解除時刻ｔ１からクロック信号出力開始時刻ｔ２までの時間Ｔ２が、発振安定待ち時間である。本実施形態では、カウンタを具備しないようにすることにより、第１の実施形態の待ち時間Ｔ１よりも、さらに待ち時間Ｔ２を短くすることができる。
【００６７】
本実施形態にあっては、図３（Ａ）に示す回路に於けるカウンタ３０９及びＡＮＤ回路１１０を具備しないようにしたものである。発振回路の後段のシュミット型インバータ（ヒステリシスインバータ）１０６の閾値電圧を超えた時点でのクロック信号ＣＬＫが機能ブロック１１１に供給されるため、振動子１０３が並列共振の状態から機能ブロック１１１が動作を開始することになる。なお、本実施形態においても、第１の実施形態と同様に発振回路はＮＡＮＤ回路１０５を必ずしも用いなくても良いし、２分周器１０８は必ずしも必要ではない。
【００６８】
なお、第１及び第２の実施形態の動作を説明するためのタイミングチャート図１（Ｂ）及び図２（Ｂ）にあってはスタンバイ解除時の動作を示したものであるが、電源投入時も同様の動作となる。
【００６９】
以上のように、第１及び第２の実施形態では、電源投入時又はスタンバイ解除時から極めて短時間にクロック信号ＣＬＫを出力することができ、機能ブロック１１１はより早く動作を開始することができる。これにより、発振器及び機能ブロックの応答時間がより高速化され、カメラあるいは車載電装部品等のシステム・電子機器の性能向上に寄与するところが大きい。また、発振停止及びその解除による間欠動作時の動作トータル時間が短くなり、低消費電力化に寄与するところが大きい。
【００７０】
ここで、上述の本発明の実施形態に於ける振動子としては例えば、水晶振動子、或いはセラミック振動子を用いることができ、またこれらの振動子と同一の等価回路で表現可能な様々な振動子を用いることができる。
【００７１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００７２】
【図１】図１（Ａ）は本発明の第１の実施形態による発振器及び機能ブロックを含む半導体装置の構成例を示す回路図であり、図１（Ｂ）はその動作を説明するためのタイミングチャートである。
【図２】図２（Ａ）は本発明の第２の実施形態による発振器及び機能ブロックを含む半導体装置の構成例を示す回路図であり、図２（Ｂ）はその動作を説明するためのタイミングチャートである。
【図３】図３（Ａ）は発振器及び機能ブロックを含む半導体装置の構成例を示す回路図であり、図３（Ｂ）はその動作を説明するためのタイミングチャートである。
【図４】インバータ型発振回路の等価回路図である。
【図５】トランジスタ型発振回路の構成例を示す回路図である。
【図６】振動子の記号とその電気的等価回路を示す図である。
【図７】インバータ型発振回路の負荷容量を示す回路図である。
【図８】発振回路の等価回路図である。
【図９】定常発振時の発振回路の等価回路図である。
【図１０】負荷容量による共振点付近の周波数変化を示す図である。
【図１１】図１１（Ａ）〜（Ｃ）は振動子の共振周波数を示す図である。
【図１２】図１２（Ａ）は発振回路における電源投入後の発振出力電圧の変化を表す実測結果の波形図であり、図１２（Ｂ）は周波数発振起動特性の実測結果の例を表す図である。
【図１３】図１３（Ａ）は発振回路における電源投入後の発振出力電圧の変化を表すシミュレーション結果の波形図であり、図１３（Ｂ）は周波数発振起動特性のシミュレーション結果を表す図である。
【図１４】図１４（Ａ）及び（Ｂ）は発振回路及びその電源投入時の発振周波数の変化を示した図である。
【図１５】図１５（Ａ）及び（Ｂ）は発振回路及びそのスタンバイ解除時の発振周波数の変化を示した図である。
【符号の説明】
【００７３】
１０３ 振動子
１０４ 帰還抵抗
１０５ ＮＡＮＤ回路
１０６ シュミット型インバータ
１０７ インバータ
１０８ ２分周器
１０９ カウンタ
１１０ ＡＮＤ回路
１１１ 機能ブロック
【特許請求の範囲】
【請求項１】
入力信号を反転増幅して出力する反転増幅器と、
前記反転増幅器の入出力端子間に接続される振動子と、
前記振動子に並列に接続される帰還抵抗と、
前記振動子に接続され、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力する出力回路と
を有する発振器。
【請求項２】
前記出力回路は、前記第１のクロック信号を前記機能ブロックに出力した後、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時直列共振周波数又は直列共振周波数の信号に基づく第２のクロック信号を前記機能ブロックに出力する請求項１記載の発振器。
【請求項３】
前記出力回路は、前記第１のクロック信号を出力した後かつ前記第２のクロック信号を出力する前に、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数から負荷時直列共振周波数又は直列共振周波数に向けて周波数が変化する信号に基づく第３のクロック信号を前記機能ブロックに出力する請求項２記載の発振器。
【請求項４】
前記第１のクロック信号は、前記第２のクロック信号よりも周波数が高い請求項２記載の発振器。
【請求項５】
前記出力回路は、前記発振した信号を反転増幅させるインバータを含む請求項１記載の発振器。
【請求項６】
前記出力回路は、シュミット型インバータを含む請求項５記載の発振器。
【請求項７】
前記出力回路は、前記発振した信号を分周する分周器を含む請求項１記載の発振器。
【請求項８】
前記出力回路は、前記発振した信号を所定数カウントした後に前記第１のクロック信号を前記機能ブロックへ出力することを許可するためのカウンタを含む請求項１記載の発振器。
【請求項９】
さらに、前記振動子の両端と基準電位との間にそれぞれ接続される容量を有する請求項１記載の発振器。
【請求項１０】
前記第１のクロック信号は、電源投入による発振起動時の負荷時並列共振周波数又は並列共振周波数の信号に基づく信号である請求項１記載の発振器。
【請求項１１】
前記第１のクロック信号は、発振停止解除による発振起動時の負荷時並列共振周波数又は並列共振周波数の信号に基づく信号である請求項１記載の発振器。
【請求項１２】
入力信号を反転増幅して出力する反転増幅器と、
前記反転増幅器の入出力端子間に接続される振動子と、
前記振動子に並列に接続される帰還抵抗と、
前記振動子に接続され、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数と負荷時直列共振周波数又は直列共振周波数との間の周波数の信号に基づく第１のクロック信号を機能ブロックに出力する出力回路と
を有する発振器。
【請求項１３】
前記出力回路は、前記振動子の発振振幅が定常発振状態の振幅の８０％未満であるときの前記第１のクロック信号を前記機能ブロックに出力する請求項１２記載の発振器。
【請求項１４】
前記出力回路は、前記第１のクロック信号を前記機能ブロックに出力した後、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時直列共振周波数又は直列共振周波数の信号に基づく第２のクロック信号を前記機能ブロックに出力する請求項１２記載の発振器。
【請求項１５】
発振回路と機能ブロックとを有する半導体装置であって、
前記発振回路は、
入力信号を反転増幅して出力する反転増幅器と、
前記反転増幅器の出力端子に接続された出力回路とを有し、
前記出力回路は、前記反転増幅器の入出力端子間に接続される振動子、前記反転増幅器及び前記反転増幅器の入出力端子間に配設される帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力し、
前記機能ブロックは、前記負荷時並列共振周波数又は並列共振周波数の発振信号に基づく第１のクロック信号を基に所定の動作を行う半導体装置。
【請求項１６】
前記出力回路は、前記第１のクロック信号を前記機能ブロックに出力した後、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時直列共振周波数又は直列共振周波数の信号に基づく第２のクロック信号を前記機能ブロックに出力し、
前記機能ブロックは、前記負荷時並列共振周波数又は並列共振周波数の発振信号に基づく第１のクロック信号及び前記負荷時直列共振周波数又は直列共振周波数の発振信号に基づく第２のクロック信号を基に所定の動作を行う請求項１５記載の半導体装置。
【請求項１７】
前記出力回路は、前記第１のクロック信号を出力した後かつ前記第２のクロック信号を出力する前に、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数から負荷時直列共振周波数又は直列共振周波数に向けて周波数が変化する信号に基づく第３のクロック信号を前記機能ブロックに出力し、
前記機能ブロックは、前記周波数が変化する第３のクロック信号を基に所定の動作を行う請求項１６記載の半導体装置。
【請求項１８】
前記第１のクロック信号は、前記第２のクロック信号よりも周波数が高い請求項１６記載の半導体装置。
【請求項１９】
前記帰還抵抗は、前記発振回路の内部に設けられる請求項１５記載の半導体装置。
【請求項２０】
前記帰還抵抗及び前記振動子は、前記発振回路の内部に設けられる請求項１５記載の半導体装置。
【請求項２１】
発振回路と機能ブロックとを有する半導体装置であって、
前記発振回路は、
入力信号を反転増幅して出力する反転増幅器と、
前記反転増幅器の出力端子に接続された出力回路とを有し、
前記出力回路は、前記反転増幅器の入出力端子間に接続される振動子、前記反転増幅器及び前記反転増幅器の入出力端子間に接続される帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数と負荷時直列共振周波数又は直列共振周波数との間の周波数の信号に基づく第１のクロック信号を機能ブロックに出力し、
前記機能ブロックは、前記第１のクロック信号を基に所定の動作を行う半導体装置。
【請求項２２】
前記出力回路は、前記振動子の発振振幅が定常発振状態の振幅の８０％未満であるときの前記第１のクロック信号を前記機能ブロックに出力する請求項２１記載の半導体装置。
【請求項２３】
前記出力回路は、前記第１のクロック信号を前記機能ブロックに出力した後、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時直列共振周波数又は直列共振周波数の信号に基づく第２のクロック信号を前記機能ブロックに出力し、
前記機能ブロックは、前記負荷時直列共振周波数又は直列共振周波数の発振信号に基づく第２のクロック信号を基に所定の動作を行う請求項２１記載の半導体装置。
【請求項２４】
前記帰還抵抗は、前記発振回路の内部に設けられる請求項２１記載の半導体装置。
【請求項２５】
前記帰還抵抗及び前記振動子は、前記発振回路の内部に設けられる請求項２１記載の半導体装置。
【請求項１】
入力信号を反転増幅して出力する反転増幅器と、
前記反転増幅器の入出力端子間に接続される振動子と、
前記振動子に並列に接続される帰還抵抗と、
前記振動子に接続され、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力する出力回路と
を有する発振器。
【請求項２】
前記出力回路は、前記第１のクロック信号を前記機能ブロックに出力した後、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時直列共振周波数又は直列共振周波数の信号に基づく第２のクロック信号を前記機能ブロックに出力する請求項１記載の発振器。
【請求項３】
前記出力回路は、前記第１のクロック信号を出力した後かつ前記第２のクロック信号を出力する前に、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数から負荷時直列共振周波数又は直列共振周波数に向けて周波数が変化する信号に基づく第３のクロック信号を前記機能ブロックに出力する請求項２記載の発振器。
【請求項４】
前記第１のクロック信号は、前記第２のクロック信号よりも周波数が高い請求項２記載の発振器。
【請求項５】
前記出力回路は、前記発振した信号を反転増幅させるインバータを含む請求項１記載の発振器。
【請求項６】
前記出力回路は、シュミット型インバータを含む請求項５記載の発振器。
【請求項７】
前記出力回路は、前記発振した信号を分周する分周器を含む請求項１記載の発振器。
【請求項８】
前記出力回路は、前記発振した信号を所定数カウントした後に前記第１のクロック信号を前記機能ブロックへ出力することを許可するためのカウンタを含む請求項１記載の発振器。
【請求項９】
さらに、前記振動子の両端と基準電位との間にそれぞれ接続される容量を有する請求項１記載の発振器。
【請求項１０】
前記第１のクロック信号は、電源投入による発振起動時の負荷時並列共振周波数又は並列共振周波数の信号に基づく信号である請求項１記載の発振器。
【請求項１１】
前記第１のクロック信号は、発振停止解除による発振起動時の負荷時並列共振周波数又は並列共振周波数の信号に基づく信号である請求項１記載の発振器。
【請求項１２】
入力信号を反転増幅して出力する反転増幅器と、
前記反転増幅器の入出力端子間に接続される振動子と、
前記振動子に並列に接続される帰還抵抗と、
前記振動子に接続され、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数と負荷時直列共振周波数又は直列共振周波数との間の周波数の信号に基づく第１のクロック信号を機能ブロックに出力する出力回路と
を有する発振器。
【請求項１３】
前記出力回路は、前記振動子の発振振幅が定常発振状態の振幅の８０％未満であるときの前記第１のクロック信号を前記機能ブロックに出力する請求項１２記載の発振器。
【請求項１４】
前記出力回路は、前記第１のクロック信号を前記機能ブロックに出力した後、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時直列共振周波数又は直列共振周波数の信号に基づく第２のクロック信号を前記機能ブロックに出力する請求項１２記載の発振器。
【請求項１５】
発振回路と機能ブロックとを有する半導体装置であって、
前記発振回路は、
入力信号を反転増幅して出力する反転増幅器と、
前記反転増幅器の出力端子に接続された出力回路とを有し、
前記出力回路は、前記反転増幅器の入出力端子間に接続される振動子、前記反転増幅器及び前記反転増幅器の入出力端子間に配設される帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数の信号に基づく第１のクロック信号を機能ブロックに出力し、
前記機能ブロックは、前記負荷時並列共振周波数又は並列共振周波数の発振信号に基づく第１のクロック信号を基に所定の動作を行う半導体装置。
【請求項１６】
前記出力回路は、前記第１のクロック信号を前記機能ブロックに出力した後、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時直列共振周波数又は直列共振周波数の信号に基づく第２のクロック信号を前記機能ブロックに出力し、
前記機能ブロックは、前記負荷時並列共振周波数又は並列共振周波数の発振信号に基づく第１のクロック信号及び前記負荷時直列共振周波数又は直列共振周波数の発振信号に基づく第２のクロック信号を基に所定の動作を行う請求項１５記載の半導体装置。
【請求項１７】
前記出力回路は、前記第１のクロック信号を出力した後かつ前記第２のクロック信号を出力する前に、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数から負荷時直列共振周波数又は直列共振周波数に向けて周波数が変化する信号に基づく第３のクロック信号を前記機能ブロックに出力し、
前記機能ブロックは、前記周波数が変化する第３のクロック信号を基に所定の動作を行う請求項１６記載の半導体装置。
【請求項１８】
前記第１のクロック信号は、前記第２のクロック信号よりも周波数が高い請求項１６記載の半導体装置。
【請求項１９】
前記帰還抵抗は、前記発振回路の内部に設けられる請求項１５記載の半導体装置。
【請求項２０】
前記帰還抵抗及び前記振動子は、前記発振回路の内部に設けられる請求項１５記載の半導体装置。
【請求項２１】
発振回路と機能ブロックとを有する半導体装置であって、
前記発振回路は、
入力信号を反転増幅して出力する反転増幅器と、
前記反転増幅器の出力端子に接続された出力回路とを有し、
前記出力回路は、前記反転増幅器の入出力端子間に接続される振動子、前記反転増幅器及び前記反転増幅器の入出力端子間に接続される帰還抵抗により発振する負荷時並列共振周波数又は並列共振周波数と負荷時直列共振周波数又は直列共振周波数との間の周波数の信号に基づく第１のクロック信号を機能ブロックに出力し、
前記機能ブロックは、前記第１のクロック信号を基に所定の動作を行う半導体装置。
【請求項２２】
前記出力回路は、前記振動子の発振振幅が定常発振状態の振幅の８０％未満であるときの前記第１のクロック信号を前記機能ブロックに出力する請求項２１記載の半導体装置。
【請求項２３】
前記出力回路は、前記第１のクロック信号を前記機能ブロックに出力した後、前記振動子、前記反転増幅器及び前記帰還抵抗により発振する負荷時直列共振周波数又は直列共振周波数の信号に基づく第２のクロック信号を前記機能ブロックに出力し、
前記機能ブロックは、前記負荷時直列共振周波数又は直列共振周波数の発振信号に基づく第２のクロック信号を基に所定の動作を行う請求項２１記載の半導体装置。
【請求項２４】
前記帰還抵抗は、前記発振回路の内部に設けられる請求項２１記載の半導体装置。
【請求項２５】
前記帰還抵抗及び前記振動子は、前記発振回路の内部に設けられる請求項２１記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００６−１０８９２８（Ｐ２００６−１０８９２８Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−２９０６１４（Ｐ２００４−２９０６１４）
【出願日】平成１６年１０月１日（２００４．１０．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００１０４７２２）京セラキンセキ株式会社 (870)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１６年１０月１日（２００４．１０．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（０００１０４７２２）京セラキンセキ株式会社 (870)
【Ｆターム（参考）】
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