磁性装置を備えた集積回路チップ
【課題】配線密度を増加させるという要求を満たすことができる集積回路チップを提供する。
【解決手段】ロジックゲートアレイを提供する。ロジックゲートは、シリコン基板１０２と、シリコン基板１０２上に配置されている第１のロジックゲート層２０２と、第１のロジックゲート層２０２上に配置されている第２のロジックゲート層２０６と、第１のロジックゲート層２０２と第２のロジックゲート層２０６との間に配置されるとともに、第１および第２のロジックゲート層の磁性ゲートを接続する接続線層２０４とを備え、第１のロジックゲート層２０２、第２のロジックゲート層２０６、および接続線層２０４がいずれもビアホール２１０で電気的に接続されている。
【解決手段】ロジックゲートアレイを提供する。ロジックゲートは、シリコン基板１０２と、シリコン基板１０２上に配置されている第１のロジックゲート層２０２と、第１のロジックゲート層２０２上に配置されている第２のロジックゲート層２０６と、第１のロジックゲート層２０２と第２のロジックゲート層２０６との間に配置されるとともに、第１および第２のロジックゲート層の磁性ゲートを接続する接続線層２０４とを備え、第１のロジックゲート層２０２、第２のロジックゲート層２０６、および接続線層２０４がいずれもビアホール２１０で電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路チップに関し、特に積層された磁性装置を備えたチップに関する。
【背景技術】
【０００２】
磁性装置は磁気抵抗型メモリの製作に用いることができ、不揮発性の形態でデータを記憶するものである。「不揮発性」とは回路に電源が供給されているか否かに関わらず、メモリ内に記憶されているデータが消失しないことを意味する。したがって、磁性装置で製作された不揮発性記憶素子は、フラッシュメモリ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、キャッシュメモリ、ハードディスク等の装置で各方面に広く応用されている。しかも、磁性装置は記憶素子に用いることができるだけでなく、デジタルスイッチとして機能することもできる。磁性デバイスにおける二つの磁性層の磁化方向を変えることにより、当該デバイスの導電率を変化させて、導通状態と非導通状態の二種類の状態を実現することができる。導通状態がこのスイッチの「ＯＮ」状態に対応し、非導通状態が「ＯＦＦ」状態に対応する。
【０００３】
磁性スイッチはトランジスタと同じようにロジックゲートを構築するために用いることができる。従来のトランジスタのロジックゲートは揮発性であるため、例えばトランジスタを用いてシステム化されたフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を構築する場合には、要求する機能を実行するプログラムを記憶するために、システムチップを分割しなければならないうえ、起動に際しては目前の作業に合わせるために、ＦＰＧＡプログラムを書き直さなければならない。したがって、多くの場合に、これらの要求が原因となってＦＰＧＡシステムの機能を向上させることができない。
【０００４】
接続線の取り回しを考慮して、素子を分散して配設しなければならず、トランジスタのロジック回路の密度が制限されてしまう。しかもトランジスタのロジック部分はシリコン基板上に配置されるのみであり、チップ面積を考慮すると、大量の機能ブロックを組み込むことはできなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記理由のために、配線密度を減らしつつ、より多くの機能ブロックを一つのチップ上に組み込むことが可能な、例えば中央処理装置（ＣＰＵ）、メモリ、ロジックゲートアレイといった、新たなロジック設計が必要となる。
【課題を解決するための手段】
【０００６】
本発明は、配線密度を増加させるという要求を満たすことができる集積回路チップを提供するものである。この集積回路チップはメインプロセッサ回路層と、スレーブプロセッサ回路層と、ロジックゲートアレイ層と、磁気抵抗型メモリ層とを備え、シリコン基板上に一層ずつ積層されて、更に複数のビアホールで電気的に接続されている。しかも各層における複数の構成素子はいずれも磁性装置であって、各層はいずれも電子システムにおいて各々に異なる機能を実現している。集積回路チップにおいて、金属層はトランジスタ層の上方に形成されており、各々の機能はいずれも、集積回路チップの金属層上に配置されている磁性装置を用いて設計して実現されているうえに、金属層を一層ずつ積層することで互いに干渉することがなくなる。よって、本発明の好ましい実施形態においては、磁性装置（デバイス）を積層できるという特性を生かして、非常に高密度の集積回路を製作できる。また磁性装置が積層可能であるため、各々に異なる機能を分割された金属層上に組み込むことができ、しかも積層した様々な層同士をビアホールで接続することができる。
【０００７】
本発明の一実施形態では、磁性装置でロジックゲートアレイを構成し、プログラミング可能であって、しかも不揮発性を更に有するので、プログラムを格納するためにシステムチップを別途必要とせず、プログラムを書き換える必要はない。磁性装置をロジックゲートとするだけで、一層または多層の金属層をロジックゲート層として提供でき、プログラミング・ロジックゲートアレイを構成できるとともに、これらゲートの経路を異なる層中に配置して完成させることができるので、このロジックゲート層のデバイス密度をより一層高めることができる。
【発明の効果】
【０００８】
上記から理解できるように、本発明を応用することで、回路の密度を高めるとともに、チップに係る空間の節約が可能であるという長所を有する。そして、上記内容および後述の詳細な説明は本発明を説明するとともに、本発明の保護範囲をより詳しく説明するためのものである。
【０００９】
参照図面は本発明に係る好ましい実施形態の詳細な図示説明であり、しかも記述および図面においては極力同じ符号をもって同一または類似する構成要素を示している。
【発明を実施するための最良の形態】
【００１０】
本発明の第１の好ましい実施形態の側面図を示す図１を参照する。集積回路チップ１００はシリコントランジスタ層１０２（シリコン基板）を備えており、このシリコントランジスタ層１０２上には複数の異なるシステム機能ブロックが順次積層されている。従来の集積回路チップにおいては、これらの異なるシステム機能ブロックは分割された集積回路チップ上に形成されている。基板上方の第１の層はメインプロセッサ回路層１０４であり、このメインプロセッサ回路層１０４は、例えば中央処理装置（ＣＰＵ）といった中心的回路を含み、ＣＰＵは磁性装置によりシリコントランジスタ層１０２上方の金属層中に組み込むことができる。
【００１１】
次に、このメインプロセッサ回路層１０４の上を被覆しているのは磁気抵抗型メモリ層１０６であり、システムにおける任意の形式の記憶機能を提供している。例えば、この磁気抵抗型メモリ層１０６はＳＲＡＭ、ＤＲＡＭ、キャッシュメモリ、ハードディスク、またはフラッシュメモリとして設計することができる。この磁気抵抗型メモリ層１０６は金属層の間に配置されている複数のビアホール１１２でメインプロセッサ回路層１０４に接続されて、各機能ブロックを互いに連絡している。
【００１２】
スレーブプロセッサ回路層１０８も同様に磁気抵抗型メモリ層１０６の上に積層されるとともに、両者は複数のビアホール１１２で互いに接続されており、そしてこのスレーブプロセッサ回路層１０８はデジタル信号処理（ＤＳＰ）のような機能を実現する。
【００１３】
スレーブプロセッサ回路層１０８の上には、システムに付加的な周辺機能を提供するためのロジックゲートアレイ層１１０が更に積層されている。このロジックゲートアレイ層１１０は複数の磁性装置で設計されたロジックゲートから構成されており、これらロジックゲートはＡＮＤ（論理積）ゲート、ＯＲ（論理和）ゲート、ＮＡＮＤ（否定論理積）ゲート、ＮＯＲ（否定論理和）ゲート、ＸＯＲ（排他的論理和）ゲート、およびＸＮＯＲ（排他的論理和の否定）ゲートとすることができる。
【００１４】
次に、本発明の第２の好ましい実施形態に係るロジックゲート機能ブロックの側面図である図２を参照する。第１のロジックゲート層２０２は、その他の機能ブロック上またはシリコントランジスタ層１０２の上に積層されている複数のロジックゲートで構成されており、ロジックゲートアレイ層１１０は単層の第１のロジックゲート層２０２としてもよいし、複数の層に拡張してもよい。これにより、追加の一層２０４をこの第１のロジックゲート層２０２内のユニバーサルゲート（ｕｎｉｖｅｒｓａｌ ｇａｔｅ）としての接続線層とすることができる。この接続線層２０４は第１のロジックゲート層２０２の上に積層できるうえに、複数のビアホール２１０で両者を互いに接続することができる。金属接続線は接続線層２０４内に形成されるので、第１のロジックゲート層２０２はより高い回路密度を有することができる。
【００１５】
第２のロジックゲート層２０６も同様に接続線層２０４の上に積層することができるので、接続線層２０４を共用することで更に多くのユニバーサルゲートを構成できる。
【００１６】
本発明の好ましい実施形態に開示する積層方法に基づいて、この第２のロジックゲート層２０６の上には、例えば図中に示す層２０８等の、追加のメモリまたはその他の機能ブロックを複数層に亘って積層することもできる。本発明の好ましい実施形態において、積層する層の数および積層順序を例示しているが、これは本発明がこの積層数および積層順序に限定されることを意味する訳ではない。
【００１７】
本発明の好ましい実施形態に係る集積回路チップは、大規模な機能ブロックを有する配線を同一のチップ上に結合したものであるため、本発明を適用した回路基板では多数のチップを減らすことで、複雑なシステムの集積回路の価格を低減でき、しかも磁性装置の速度が標準的なメモリよりも速いうえに、この集積回路では複数のシステムを亘って通信する必要がなくなるので、動作速度を高速化できる。
【００１８】
この回路は非常に省電力な設計に用いることができ、しかもシステム全体は、短時間であれば電力供給が断たれて再度電力を供給した後でも、データが保持される。これらのロジックゲートを特定のアプリケーションとして配置構成した後で、この構成は次に構成が変更されるまでの間は変更も消失もなく、電池をとり外しても構成は消失しない。したがって、工場にて予め複数のアプリケーションのプログラミングを完了させれば、その後に電源供給を何度繰り返してもプログラムは保持される。本発明におけるロジックゲートアレイはマグネティック・アダプティブ・プログラマブル・アレイ（ｍａｇｎｅｔｉｃ ａｄａｐｔｉｖｅ ｐｒｏｇｒａｍｍａｂｌｅ ａｒｒａｙ：ＭＡＰＡ）と呼ばれ、例えばビデオ駆動回路または音声駆動回路等を構成し、また特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＡＳＩＣ）として新たな構造を提供することができる。
【００１９】
最後に、磁性装置の消費電力はかなり少ないので、このような高密度の回路であっても、その放熱の問題は顕在化しない。しかも熱は金属層に散逸し、金属は効率的に放熱する。本発明の好ましい実施形態では、集積回路を完全に磁性装置として金属層内に設計することができ、しかも金属の使用温度はシリコンよりも高いので、このチップは比較的高温でも耐えられる。
【００２０】
本発明では好ましい実施形態を上記のように開示したが、これは本発明を限定するためのものではなく、当業者であれば、本発明の技術的思想および範囲から逸脱することなく、各種の変更および修正を行うことができ、本発明の保護範囲は特許請求の範囲により定められる。
【００２１】
本発明の上記目的およびその他の目的、特徴、利点および実施形態を、より明確に理解できるように、添付図面の説明を下記のとおり行う。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の好ましい実施形態に係る集積回路の側面図である。
【図２】本発明の第２の好ましい実施形態に係るロジックゲートアレイ機能ブロックの側面図である。
【符号の説明】
【００２３】
１００ 集積回路チップ
１０２ シリコン基板
１０４ メインプロセッサ回路層
１０６ 磁気抵抗型メモリ層
１０８ スレーブプロセッサ回路層
１１０ ロジックゲートアレイ層
１１２ ビアホール
２０２ 第１のロジックゲート層
２０４ 接続線層
２０６ 第２のロジックゲート層
２０８ その他のメモリまたは機能ブロック層
２１０ ビアホール
【技術分野】
【０００１】
本発明は集積回路チップに関し、特に積層された磁性装置を備えたチップに関する。
【背景技術】
【０００２】
磁性装置は磁気抵抗型メモリの製作に用いることができ、不揮発性の形態でデータを記憶するものである。「不揮発性」とは回路に電源が供給されているか否かに関わらず、メモリ内に記憶されているデータが消失しないことを意味する。したがって、磁性装置で製作された不揮発性記憶素子は、フラッシュメモリ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、キャッシュメモリ、ハードディスク等の装置で各方面に広く応用されている。しかも、磁性装置は記憶素子に用いることができるだけでなく、デジタルスイッチとして機能することもできる。磁性デバイスにおける二つの磁性層の磁化方向を変えることにより、当該デバイスの導電率を変化させて、導通状態と非導通状態の二種類の状態を実現することができる。導通状態がこのスイッチの「ＯＮ」状態に対応し、非導通状態が「ＯＦＦ」状態に対応する。
【０００３】
磁性スイッチはトランジスタと同じようにロジックゲートを構築するために用いることができる。従来のトランジスタのロジックゲートは揮発性であるため、例えばトランジスタを用いてシステム化されたフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を構築する場合には、要求する機能を実行するプログラムを記憶するために、システムチップを分割しなければならないうえ、起動に際しては目前の作業に合わせるために、ＦＰＧＡプログラムを書き直さなければならない。したがって、多くの場合に、これらの要求が原因となってＦＰＧＡシステムの機能を向上させることができない。
【０００４】
接続線の取り回しを考慮して、素子を分散して配設しなければならず、トランジスタのロジック回路の密度が制限されてしまう。しかもトランジスタのロジック部分はシリコン基板上に配置されるのみであり、チップ面積を考慮すると、大量の機能ブロックを組み込むことはできなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記理由のために、配線密度を減らしつつ、より多くの機能ブロックを一つのチップ上に組み込むことが可能な、例えば中央処理装置（ＣＰＵ）、メモリ、ロジックゲートアレイといった、新たなロジック設計が必要となる。
【課題を解決するための手段】
【０００６】
本発明は、配線密度を増加させるという要求を満たすことができる集積回路チップを提供するものである。この集積回路チップはメインプロセッサ回路層と、スレーブプロセッサ回路層と、ロジックゲートアレイ層と、磁気抵抗型メモリ層とを備え、シリコン基板上に一層ずつ積層されて、更に複数のビアホールで電気的に接続されている。しかも各層における複数の構成素子はいずれも磁性装置であって、各層はいずれも電子システムにおいて各々に異なる機能を実現している。集積回路チップにおいて、金属層はトランジスタ層の上方に形成されており、各々の機能はいずれも、集積回路チップの金属層上に配置されている磁性装置を用いて設計して実現されているうえに、金属層を一層ずつ積層することで互いに干渉することがなくなる。よって、本発明の好ましい実施形態においては、磁性装置（デバイス）を積層できるという特性を生かして、非常に高密度の集積回路を製作できる。また磁性装置が積層可能であるため、各々に異なる機能を分割された金属層上に組み込むことができ、しかも積層した様々な層同士をビアホールで接続することができる。
【０００７】
本発明の一実施形態では、磁性装置でロジックゲートアレイを構成し、プログラミング可能であって、しかも不揮発性を更に有するので、プログラムを格納するためにシステムチップを別途必要とせず、プログラムを書き換える必要はない。磁性装置をロジックゲートとするだけで、一層または多層の金属層をロジックゲート層として提供でき、プログラミング・ロジックゲートアレイを構成できるとともに、これらゲートの経路を異なる層中に配置して完成させることができるので、このロジックゲート層のデバイス密度をより一層高めることができる。
【発明の効果】
【０００８】
上記から理解できるように、本発明を応用することで、回路の密度を高めるとともに、チップに係る空間の節約が可能であるという長所を有する。そして、上記内容および後述の詳細な説明は本発明を説明するとともに、本発明の保護範囲をより詳しく説明するためのものである。
【０００９】
参照図面は本発明に係る好ましい実施形態の詳細な図示説明であり、しかも記述および図面においては極力同じ符号をもって同一または類似する構成要素を示している。
【発明を実施するための最良の形態】
【００１０】
本発明の第１の好ましい実施形態の側面図を示す図１を参照する。集積回路チップ１００はシリコントランジスタ層１０２（シリコン基板）を備えており、このシリコントランジスタ層１０２上には複数の異なるシステム機能ブロックが順次積層されている。従来の集積回路チップにおいては、これらの異なるシステム機能ブロックは分割された集積回路チップ上に形成されている。基板上方の第１の層はメインプロセッサ回路層１０４であり、このメインプロセッサ回路層１０４は、例えば中央処理装置（ＣＰＵ）といった中心的回路を含み、ＣＰＵは磁性装置によりシリコントランジスタ層１０２上方の金属層中に組み込むことができる。
【００１１】
次に、このメインプロセッサ回路層１０４の上を被覆しているのは磁気抵抗型メモリ層１０６であり、システムにおける任意の形式の記憶機能を提供している。例えば、この磁気抵抗型メモリ層１０６はＳＲＡＭ、ＤＲＡＭ、キャッシュメモリ、ハードディスク、またはフラッシュメモリとして設計することができる。この磁気抵抗型メモリ層１０６は金属層の間に配置されている複数のビアホール１１２でメインプロセッサ回路層１０４に接続されて、各機能ブロックを互いに連絡している。
【００１２】
スレーブプロセッサ回路層１０８も同様に磁気抵抗型メモリ層１０６の上に積層されるとともに、両者は複数のビアホール１１２で互いに接続されており、そしてこのスレーブプロセッサ回路層１０８はデジタル信号処理（ＤＳＰ）のような機能を実現する。
【００１３】
スレーブプロセッサ回路層１０８の上には、システムに付加的な周辺機能を提供するためのロジックゲートアレイ層１１０が更に積層されている。このロジックゲートアレイ層１１０は複数の磁性装置で設計されたロジックゲートから構成されており、これらロジックゲートはＡＮＤ（論理積）ゲート、ＯＲ（論理和）ゲート、ＮＡＮＤ（否定論理積）ゲート、ＮＯＲ（否定論理和）ゲート、ＸＯＲ（排他的論理和）ゲート、およびＸＮＯＲ（排他的論理和の否定）ゲートとすることができる。
【００１４】
次に、本発明の第２の好ましい実施形態に係るロジックゲート機能ブロックの側面図である図２を参照する。第１のロジックゲート層２０２は、その他の機能ブロック上またはシリコントランジスタ層１０２の上に積層されている複数のロジックゲートで構成されており、ロジックゲートアレイ層１１０は単層の第１のロジックゲート層２０２としてもよいし、複数の層に拡張してもよい。これにより、追加の一層２０４をこの第１のロジックゲート層２０２内のユニバーサルゲート（ｕｎｉｖｅｒｓａｌ ｇａｔｅ）としての接続線層とすることができる。この接続線層２０４は第１のロジックゲート層２０２の上に積層できるうえに、複数のビアホール２１０で両者を互いに接続することができる。金属接続線は接続線層２０４内に形成されるので、第１のロジックゲート層２０２はより高い回路密度を有することができる。
【００１５】
第２のロジックゲート層２０６も同様に接続線層２０４の上に積層することができるので、接続線層２０４を共用することで更に多くのユニバーサルゲートを構成できる。
【００１６】
本発明の好ましい実施形態に開示する積層方法に基づいて、この第２のロジックゲート層２０６の上には、例えば図中に示す層２０８等の、追加のメモリまたはその他の機能ブロックを複数層に亘って積層することもできる。本発明の好ましい実施形態において、積層する層の数および積層順序を例示しているが、これは本発明がこの積層数および積層順序に限定されることを意味する訳ではない。
【００１７】
本発明の好ましい実施形態に係る集積回路チップは、大規模な機能ブロックを有する配線を同一のチップ上に結合したものであるため、本発明を適用した回路基板では多数のチップを減らすことで、複雑なシステムの集積回路の価格を低減でき、しかも磁性装置の速度が標準的なメモリよりも速いうえに、この集積回路では複数のシステムを亘って通信する必要がなくなるので、動作速度を高速化できる。
【００１８】
この回路は非常に省電力な設計に用いることができ、しかもシステム全体は、短時間であれば電力供給が断たれて再度電力を供給した後でも、データが保持される。これらのロジックゲートを特定のアプリケーションとして配置構成した後で、この構成は次に構成が変更されるまでの間は変更も消失もなく、電池をとり外しても構成は消失しない。したがって、工場にて予め複数のアプリケーションのプログラミングを完了させれば、その後に電源供給を何度繰り返してもプログラムは保持される。本発明におけるロジックゲートアレイはマグネティック・アダプティブ・プログラマブル・アレイ（ｍａｇｎｅｔｉｃ ａｄａｐｔｉｖｅ ｐｒｏｇｒａｍｍａｂｌｅ ａｒｒａｙ：ＭＡＰＡ）と呼ばれ、例えばビデオ駆動回路または音声駆動回路等を構成し、また特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＡＳＩＣ）として新たな構造を提供することができる。
【００１９】
最後に、磁性装置の消費電力はかなり少ないので、このような高密度の回路であっても、その放熱の問題は顕在化しない。しかも熱は金属層に散逸し、金属は効率的に放熱する。本発明の好ましい実施形態では、集積回路を完全に磁性装置として金属層内に設計することができ、しかも金属の使用温度はシリコンよりも高いので、このチップは比較的高温でも耐えられる。
【００２０】
本発明では好ましい実施形態を上記のように開示したが、これは本発明を限定するためのものではなく、当業者であれば、本発明の技術的思想および範囲から逸脱することなく、各種の変更および修正を行うことができ、本発明の保護範囲は特許請求の範囲により定められる。
【００２１】
本発明の上記目的およびその他の目的、特徴、利点および実施形態を、より明確に理解できるように、添付図面の説明を下記のとおり行う。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の好ましい実施形態に係る集積回路の側面図である。
【図２】本発明の第２の好ましい実施形態に係るロジックゲートアレイ機能ブロックの側面図である。
【符号の説明】
【００２３】
１００ 集積回路チップ
１０２ シリコン基板
１０４ メインプロセッサ回路層
１０６ 磁気抵抗型メモリ層
１０８ スレーブプロセッサ回路層
１１０ ロジックゲートアレイ層
１１２ ビアホール
２０２ 第１のロジックゲート層
２０４ 接続線層
２０６ 第２のロジックゲート層
２０８ その他のメモリまたは機能ブロック層
２１０ ビアホール
【特許請求の範囲】
【請求項１】
シリコン基板層と、
前記シリコン基板層の上に配置されている第１のロジックゲート層と、
前記第１のロジックゲート層の上に配置されている第２のロジックゲート層と、
前記第１のロジックゲート層と前記第２のロジックゲート層との間に配置されるとともに、前記第１のロジックゲート層および前記第２のロジックゲート層における複数の磁性ゲートの接続線とされる接続線層と、を備えたロジックゲートアレイであって、
前記第１のロジックゲート層、前記第２のロジックゲート層および前記接続線層がいずれも複数のビアホールで電気的に接続されている、ことを特徴とするロジックゲートアレイ。
【請求項２】
前記第１のロジックゲート層および前記第２のロジックゲート層が、複数のＡＮＤゲート、複数のＯＲゲート、複数のＮＡＮＤゲート、複数のＮＯＲゲート、複数のＸＯＲゲートおよび複数のＸＮＯＲゲートを備えた、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項３】
前記複数の磁性ゲートが、前記複数のＡＮＤゲート、前記複数のＯＲゲート、前記複数のＮＡＮＤゲート、前記複数のＮＯＲゲート、前記複数のＸＯＲゲートおよび前記複数のＸＮＯＲゲートを構成したものである、ことを特徴とする請求項２に記載のロジックゲートアレイ。
【請求項４】
前記第２のロジックゲート層の上に配置されるとともに、前記第２のロジックゲート層と電気的に接続されているメモリ層を更に備えた、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項５】
前記メモリ層が複数の磁性装置を備えた、ことを特徴とする請求項４に記載のロジックゲートアレイ。
【請求項６】
前記ロジックゲートアレイが、マグネティック・アダプティブ・プログラマブル・アレイ（ＭＡＰＡ）である、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項７】
前記接続線層は、前記第１のロジックゲート層および前記第２のロジックゲート層が所望の機能を実行できるよう配設されている、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項８】
前記ロジックゲートアレイが不揮発性ゲートアレイである、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項９】
メインプロセッサ回路層と、スレーブプロセッサ回路層と、ロジックゲートアレイ層と、磁気抵抗型メモリ層とを備え、全ての層がシリコン基板層上に積層されている集積回路であって、前記層の全てが複数のビアホールで電気的に接続されるとともに、前記全ての層における複数の構成素子がいずれも磁性装置である、ことを特徴とする集積回路。
【請求項１０】
前記メインプロセッサ回路層が中央処理装置を備えた、ことを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記スレーブプロセッサ回路層がデジタル信号処理（ＤＳＰ）装置である、ことを特徴とする請求項９に記載の集積回路。
【請求項１２】
前記磁気抵抗型メモリ層が、ＳＲＡＭ、ＤＲＡＭ、キャッシュメモリ、ハードディスクまたはフラッシュメモリを備えた、ことを特徴とする請求項９に記載の集積回路。
【請求項１３】
前記ロジックゲートアレイ層が、マグネティック・アダプティブ・プログラマブル・アレイである、ことを特徴とする請求項９に記載の集積回路。
【請求項１４】
前記マグネティック・アダプティブ・プログラマブル・アレイが、ビデオ駆動回路または音声駆動回路を構成している、ことを特徴とする請求項１３に記載の集積回路。
【請求項１】
シリコン基板層と、
前記シリコン基板層の上に配置されている第１のロジックゲート層と、
前記第１のロジックゲート層の上に配置されている第２のロジックゲート層と、
前記第１のロジックゲート層と前記第２のロジックゲート層との間に配置されるとともに、前記第１のロジックゲート層および前記第２のロジックゲート層における複数の磁性ゲートの接続線とされる接続線層と、を備えたロジックゲートアレイであって、
前記第１のロジックゲート層、前記第２のロジックゲート層および前記接続線層がいずれも複数のビアホールで電気的に接続されている、ことを特徴とするロジックゲートアレイ。
【請求項２】
前記第１のロジックゲート層および前記第２のロジックゲート層が、複数のＡＮＤゲート、複数のＯＲゲート、複数のＮＡＮＤゲート、複数のＮＯＲゲート、複数のＸＯＲゲートおよび複数のＸＮＯＲゲートを備えた、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項３】
前記複数の磁性ゲートが、前記複数のＡＮＤゲート、前記複数のＯＲゲート、前記複数のＮＡＮＤゲート、前記複数のＮＯＲゲート、前記複数のＸＯＲゲートおよび前記複数のＸＮＯＲゲートを構成したものである、ことを特徴とする請求項２に記載のロジックゲートアレイ。
【請求項４】
前記第２のロジックゲート層の上に配置されるとともに、前記第２のロジックゲート層と電気的に接続されているメモリ層を更に備えた、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項５】
前記メモリ層が複数の磁性装置を備えた、ことを特徴とする請求項４に記載のロジックゲートアレイ。
【請求項６】
前記ロジックゲートアレイが、マグネティック・アダプティブ・プログラマブル・アレイ（ＭＡＰＡ）である、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項７】
前記接続線層は、前記第１のロジックゲート層および前記第２のロジックゲート層が所望の機能を実行できるよう配設されている、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項８】
前記ロジックゲートアレイが不揮発性ゲートアレイである、ことを特徴とする請求項１に記載のロジックゲートアレイ。
【請求項９】
メインプロセッサ回路層と、スレーブプロセッサ回路層と、ロジックゲートアレイ層と、磁気抵抗型メモリ層とを備え、全ての層がシリコン基板層上に積層されている集積回路であって、前記層の全てが複数のビアホールで電気的に接続されるとともに、前記全ての層における複数の構成素子がいずれも磁性装置である、ことを特徴とする集積回路。
【請求項１０】
前記メインプロセッサ回路層が中央処理装置を備えた、ことを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記スレーブプロセッサ回路層がデジタル信号処理（ＤＳＰ）装置である、ことを特徴とする請求項９に記載の集積回路。
【請求項１２】
前記磁気抵抗型メモリ層が、ＳＲＡＭ、ＤＲＡＭ、キャッシュメモリ、ハードディスクまたはフラッシュメモリを備えた、ことを特徴とする請求項９に記載の集積回路。
【請求項１３】
前記ロジックゲートアレイ層が、マグネティック・アダプティブ・プログラマブル・アレイである、ことを特徴とする請求項９に記載の集積回路。
【請求項１４】
前記マグネティック・アダプティブ・プログラマブル・アレイが、ビデオ駆動回路または音声駆動回路を構成している、ことを特徴とする請求項１３に記載の集積回路。
【図１】
【図２】
【図２】
【公開番号】特開２００９−４９３５４（Ｐ２００９−４９３５４Ａ）
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願番号】特願２００７−３１８１６６（Ｐ２００７−３１８１６６）
【出願日】平成１９年１２月１０日（２００７．１２．１０）
【出願人】（５０７２９１７０７）ノーザン ライツ セミコンダクター コーポレイション (21)
【Ｆターム（参考）】
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願日】平成１９年１２月１０日（２００７．１２．１０）
【出願人】（５０７２９１７０７）ノーザン ライツ セミコンダクター コーポレイション (21)
【Ｆターム（参考）】
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