薄膜トランジスタ及びその製造方法
【課題】 キャパシタの静電容量を増加させて、有機エレクトロルミネセンス素子の開口率を増加させることのできる薄膜トランジスタ及びその製造方法を提供する。
【解決手段】 ゲート電極及びキャパシタの誘電体膜に用いられるゲート絶縁膜の厚さを互いに異ならせて形成することで、静電容量の大きさを減少することなくキャパシタの表面積を減少させて、有機エレクトロルミネセンス素子の開口率を増加させることのできる技術である。
【解決手段】 ゲート電極及びキャパシタの誘電体膜に用いられるゲート絶縁膜の厚さを互いに異ならせて形成することで、静電容量の大きさを減少することなくキャパシタの表面積を減少させて、有機エレクトロルミネセンス素子の開口率を増加させることのできる技術である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、より具体的には、有機エレクトロルミネセンス素子でキャパシタの誘電体膜の厚さを減少させ、静電容量の大きさを減少させることなくキャパシタの表面積を減少させることができ、有機エレクトロルミネセンス表示素子の開口率を増加させることのできる薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
通常的に、アクティブマトリックスの有機エレクトロルミネセンス素子のような平板表示装置は、各単位画素が基本的にゲートライン、データライン及び電源供給ラインに繋がれる薄膜トランジスタ及びキャパシタ並びに有機エレクトロルミネセンス表示素子を具備する。前記キャパシタは、ゲートライン及びゲート電極、データライン、ソース/ドレイン電極及び電源供給層並びにアノード電極などを形成するために多数の導電層が用いられる。このような導電層は、導電層間に形成される絶縁層にコンタクトホールを形成した後、導電層を埋め込んで電気的に接続させる。
【０００３】
図１は、従来の有機エレクトロルミネセンス表示素子の平面図である。
図１を参照すれば、従来のアクティブマトリックスの有機エレクトロルミネセンス表示装置は、多数のゲートライン３１０、多数のデータライン３２０及び多数の電源供給ライン３３０、並びに前記ゲートライン３１０、データライン３２０及び電源供給ライン３３０に連結、構成される多数の画素を具備する。
【０００４】
前記各画素は、多数のゲートライン３１０のうちの該当する一つのゲートラインと多数のデータライン３２０のうちの該当する一つのデータラインとに繋がれるスイッチング用薄膜トランジスタ３７０と、前記電源供給ライン３３０に繋がれる電界発光素子３６０駆動用の薄膜トランジスタ３５０と、前記駆動用の薄膜トランジスタ３５０のゲート−ソース間電圧を維持させるためのキャパシタ３４０と、電界発光素子と、などからなる。
【０００５】
前記駆動用の薄膜トランジスタ３５０は、ソース/ドレイン領域を備えた半導体層３５２と、ゲート電極３５４と、前記ソース/ドレイン領域とコンタクトホール３５５a、３５５bとを通じてそれぞれ繋がれるソース/ドレイン電極３５６a、３５６bと、を具備し、前記スイッチング用薄膜トランジスタ３７０も同じ構造を持つ。
【０００６】
前記キャパシタ３４０は、前記スイッチング用薄膜トランジスタ３７０のソース/ドレイン電極の一つ、例えばソース電極と駆動用の薄膜トランジスタ３５０のゲートとに繋がれる下部電極３４４と、前記駆動用の薄膜トランジスタ３５０のソース/ドレイン電極の一つ、例えばソース電極３５６aと共通電源ライン３３０とに繋がれる上部電極１４６と、を具備する。開口部３６５を具備する電界発光素子のアノード電極である画素電極３６０、３６１は、ビアホール３５８を通じて前記駆動用の薄膜トランジスタ３５０のソース/ドレイン電極３５６a、３５６bの一つ、例えばドレイン電極３５６bに繋がれる。
【０００７】
図２Ａ及び図２Ｂは、従来技術に係る薄膜トランジスタの形成手順を示す断面図である。
【０００８】
まず、第１の領域(A)と第２の領域(B)とに区分される基板１００の全面にプラズマ強化化学気相蒸着(Plasma Enhanced Chemical Vapor Deposition、PECVD)法を実施して、シリコン酸化物からなる所定厚さの緩衝膜１１０を形成する。この時、前記緩衝膜１１０は、後工程で形成される非晶質シリコン層の結晶化工程時に、前記基板１００内の不純物が拡散することを防止する。
【０００９】
次に、前記緩衝膜１１０上部に、所定厚さの非晶質シリコン層(不図示)を蒸着する。続いて、前記非晶質シリコン層をELA(Excimer Laser Annealing)、SLS(Sequential Lateral Solidification)、MIC(Metal Induced Crystallization)又はMILC(Metal Induced Lateral Crystallization)法などを用いて結晶化し、写真エッチング工程でパターニングして、単位画素内の第１の領域(A)と第２の領域(B)とに多結晶シリコン層パターン１２０を形成する。
【００１０】
次に、全表面上部に第１のゲート絶縁膜１３０を形成する。この時、前記第１のゲート絶縁膜１３０は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、４００〜１０００Åの厚さで形成する。
【００１１】
次いで、前記第１のゲート絶縁膜１３０上部に、ゲート電極と、トランジスタのチャンネル領域として予定される部分を保護する感光膜パターン(不図示)とを形成する。そして、前記感光膜パターンをイオン注入マスクとして用いて前記多結晶シリコン層パターン１２０に不純物をイオン注入して、第１の領域(A)にソース/ドレイン領域１２２を形成し、第２の領域(B)に下部キャパシタ(C１)の下部電極として用いられる第１の電極１２４を形成する。その後、前記感光膜パターンを取り除く。
【００１２】
次に、前記第１のゲート絶縁膜１３０上部に、第２のゲート絶縁膜１３２を形成する。前記第２のゲート絶縁膜１３２は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、２００〜８００Åの厚さで形成する。一方、前記第２のゲート絶縁膜１３２は、感光膜パターンをイオン注入マスクとして用いて前記多結晶シリコン層パターン１２０に不純物をイオン注入して、第１の領域(A)にソース/ドレイン領域１２２を形成し、第２の領域(B)に下部キャパシタ(C１)の下部電極として用いられる第１の電極１２４を形成する段階前に形成することができる。
【００１３】
次いで、前記第２のゲート絶縁膜１３２上部に、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、上に言及した金属らの二重層でゲート電極用の金属層(不図示)を形成する。続いて、写真エッチング工程で前記ゲート電極用の金属層をエッチングして、前記第１の領域(A)にはゲート電極１３４を形成し、第２の領域(B)には下部キャパシタ(C１)の上部電極として用いられる第２の電極１３６を形成する。この時、前記第２の電極１３６は、下部キャパシタ(C１)の上部電極として用いられると共に、上部キャパシタ(C２)の下部電極として用いられ、前記第１の電極１２４と第２の電極１３６との間に介在される第１のゲート絶縁膜１３０と第２のゲート絶縁膜１３２との積層構造(d)は、下部キャパシタ(C１)の誘電体膜として用いられる。
【００１４】
次に、全表面上部に所定厚さの層間絶縁膜１４０を形成する。ここで、前記層間絶縁膜１４０は、シリコン酸化膜、シリコン窒化膜、及びその積層構造を用いて、３０００〜５０００Å位の厚さで形成される。
【００１５】
次いで、写真エッチング工程で前記層間絶縁膜１４０、第１のゲート絶縁膜１３０及び第２のゲート絶縁膜１３２をエッチングして、前記ソース/ドレイン領域１２２を露出させるコンタクトホール(不図示)を形成する。
【００１６】
次いで、前記コンタクトホールを含む全表面上部に電極物質を形成し、写真エッチング工程で前記電極物質をエッチングして、前記第１の領域(A)には、前記ソース/ドレイン領域１２２に接続されるソース/ドレイン電極１５０、１５２を形成し、第２の領域(B)には、上部キャパシタ(C２)の上部電極として用いられる第３電極１５４を形成する。この時、前記電極物質には、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、上に言及した金属らの二重層などが用いられる。
【００１７】
その後、全表面上部に、所定厚さのシリコン窒化膜などの無機絶縁膜により保護膜１６０を形成する。
【００１８】
前記したような構造を有する薄膜トランジスタの製造方法は、多結晶シリコン層パターン、ゲート絶縁膜及びゲート電極を下部キャパシタ(C１)として使用し、ゲート電極、層間絶縁膜及びソース/ドレイン電極を上部キャパシタ(C２)として使用している。前記下部キャパシタ(C１)と上部キャパシタ(C２)とは同じ面積内に形成される。前記下部キャパシタ(C１)は、二重ゲート絶縁膜を誘電体膜として使用しており、上部キャパシタ(C２)は、層間絶縁膜を誘電体膜として使用している。単位セル内においてキャパシタは比較的広い面積を占めており、素子の高集積化に伴って、高容量のキャパシタが要求されている。高容量のキャパシタが必要であるほど、単位セル内においてキャパシタの表面積が占める面積が増加し、このため、有機エレクトロルミネセンス素子の開口率の減少が不可避である。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、前記した従来技術の問題点を解決するためのものであって、本発明は、二重ゲート絶縁膜を用いる有機エレクトロルミネセンス素子の製造工程時に、ゲート絶縁膜の厚さを部分的に減少させてキャパシタの静電容量を増加させ、キャパシタの表面積を減少させることができ、有機エレクトロルミネセンス素子の開口率を増加させることのできる薄膜トランジスタ及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２０】
前記したような目的を達成するために、本発明に係る薄膜トランジスタは、
第１の領域と第２の領域とが定義された基板と、
前記基板の第１の領域及び第２の領域にそれぞれ具備される半導体層パターンと、
前記第１の領域の半導体層パターンのチャンネル領域上に具備される第１のゲート絶縁膜パターンと、
全表面上部に具備される第２のゲート絶縁膜と、
前記第１の領域のチャンネル領域の上側及び第２の領域の半導体層パターンの上側にそれぞれ具備される第１の導電層パターンと、
全表面上部に具備される層間絶縁膜と、
前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜を通じて前記半導体層パターンに接続され、第２の領域の第１の導電層パターンの上側に具備される第２の導電層パターンと、を含むことと、
前記半導体層パターンは、多結晶シリコン層パターンであることと、
前記第１の領域の半導体層パターンは、薄膜トランジスタのチャンネル領域及びソース/ドレイン領域であり、前記第２の領域の半導体層パターンは、下部キャパシタの下部電極であることと、
前記第１のゲート絶縁膜パターンは、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第１のゲート絶縁膜パターンは、４００〜１０００Åの厚さで形成されることと、
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることと、
前記第１の領域の第１の導電層パターンは、ゲート電極であり、第２の領域の第１の導電層パターンは、下部キャパシタの上部電極であると共に、上部キャパシタの下部電極であることと、
前記第１の領域の第２の導電層パターンは、ソース/ドレイン電極であり、第２の領域の第２の導電層パターンは、上部キャパシタの上部電極であることと、を特徴とする。
【００２１】
前記したような目的を達成するために、本発明に係る薄膜トランジスタの製造方法は、
基板上部の第１の領域及び第２の領域に多結晶シリコン層パターンをそれぞれ形成する工程と、
全表面上部に第１のゲート絶縁膜を形成する工程と、
前記第１の領域の第１のゲート絶縁膜上部にトランジスタのチャンネル領域を保護する感光膜パターンを形成する工程と、
前記感光膜パターンをイオン注入マスクとして用いて、前記多結晶シリコン層パターンに不純物をイオン注入して、前記第１の領域にソース/ドレイン領域を形成すると共に、前記第２の領域に第１の電極を形成する工程と、
前記感光膜パターンをエッチングマスクとして前記第１のゲート絶縁膜をエッチングして第１のゲート絶縁膜パターンを形成した後、前記感光膜パターンを取り除く工程と、
全表面上部に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜の第１の領域にゲート電極を形成し、前記第２の領域に第２の電極を形成する工程と、
全表面上部に層間絶縁膜を形成する工程と、
写真エッチング工程で前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜をエッチングして、前記ソース/ドレイン領域を露出させるコンタクトホールを形成する工程と、
前記第１の領域のコンタクトホールを通じてソース/ドレイン領域に接続されるソース/ドレイン電極を形成し、前記第２の領域に第３電極を形成する工程と、を含むことと、
前記第１の電極は、下部キャパシタの下部電極として用いられることと、
前記第１のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第１のゲート絶縁膜は、４００〜１０００Åの厚さで形成されることと、
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることと、
前記第２の電極は、下部キャパシタの上部電極として用いられると共に、上部キャパシタの下部電極として用いられることと、
前記第３電極は、上部キャパシタの上部電極であることと、を特徴とする。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施例を添付の図面を参照して説明すると、下記の通りである。
【００２３】
図３Ａ乃至図３Ｇは、本発明に係る薄膜トランジスタの製造方法による工程断面図であって、NMOS 薄膜トランジスタ、PMOS 薄膜トランジスタ又はCMOS 薄膜トランジスタに区分することなく図示する。
【００２４】
先に、第１の領域(A)と第２の領域(B)とに区分される基板２００の全面に、シリコン酸化物をプラズマ-強化化学気相蒸着(Plasma Enhanced Chemical Vapor Deposition、PECVD)法で所定厚さの緩衝膜２１０を形成する。この時、前記緩衝膜２１０は、後工程で形成される非晶質シリコン層の結晶化工程時に、前記基板２００内の不純物が拡散することを防止する。
【００２５】
次に、前記緩衝膜２１０上部に、半導体層である非晶質シリコン層(不図示)を所定厚さで蒸着する。続いて、前記非晶質シリコン層をELA(Excimer Laser Annealing)、SLS(Sequential Lateral Solidification)、MIC(Metal Induced Crystallization)又はMILC(Metal Induced Lateral Crystallization)法などを用いて結晶化し、写真エッチング工程でパターニングして単位画素内の第１の領域(A)と第２の領域(B)とに半導体層パターンである多結晶シリコン層パターン２２０a、２２０bを形成する。
【００２６】
次に、全表面上部に第１のゲート絶縁膜２３０を形成する。この時、前記第１のゲート絶縁膜２３０は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、４００〜１０００Åの厚さ、好ましくは、８００Å位の厚さで形成する。
【００２７】
次いで、前記第１の領域(A)の第１のゲート絶縁膜２３０上部に、ゲート電極と、トランジスタのチャンネル領域として予定される部分を保護する感光膜パターン２３８とを形成する。そして、前記感光膜パターン２３８をイオン注入マスクとして用いて前記多結晶シリコン層パターン２２０に不純物をイオン注入して、ソース/ドレイン領域２２２a及び下部キャパシタ(C１)の下部電極として用いられる第１の電極２２２bを形成する。この時、前記イオン注入工程は、n+又はp+不純物をドーパントとして用いて行われる。前記薄膜トランジスタがCMOS薄膜トランジスタの場合、前記第１の電極２２２bにはn+不純物がイオン注入されることが有利である。
【００２８】
続いて、前記感光膜パターン２３８をエッチングマスクとして前記第１のゲート絶縁膜２３０をエッチングして、トランジスタのチャンネル領域上部に第１のゲート絶縁膜パターン２３１を形成する。
その後、前記感光膜パターン２３８を取り除く。
【００２９】
一方、LDD領域が必要であるNMOS薄膜トランジスタの場合、前記第１のゲート絶縁膜パターン２３１は、チャンネル領域の他、LDD領域まで延長して具備される。
【００３０】
次に、全表面上部に第２のゲート絶縁膜２３２を形成する。前記第２のゲート絶縁膜２３２は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、２００〜８００Åの厚さ、好ましくは、シリコン窒化膜(SiNx)を用いて４００Å位の厚さで形成する。
【００３１】
次いで、前記第２のゲート絶縁膜２３２上部に、第１の導電層として、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、先に言及した金属らの二重層ゲート電極用の金属層(不図示)を形成する。続いて、写真エッチング工程で前記ゲート電極用の金属層をエッチングして、第１の導電層パターンを形成し、前記第１の領域(A)にはゲート電極２３４を形成し、第２の領域(B)には下部キャパシタ(C１)の上部電極として用いられる第２の電極２３６を形成する。この時、前記第２の電極２３６は、下部キャパシタ(C１)の上部電極として用いられると共に、上部キャパシタ(C２)の下部電極として用いられる。前記第１の領域(A)には第１のゲート絶縁膜パターン２３１と第２のゲート絶縁膜２３４とがゲート絶縁膜(d′)として用いられ、６００〜１８００Åの厚さで形成される。そして、前記第２の領域(B)には第２のゲート絶縁膜２３４が下部キャパシタ(C１)の誘電体膜(d″)として用いられ、２００〜８００Åの厚さ、好ましくは、４００Å位の厚さで形成される。
【００３２】
次に、全表面上部に所定厚さの層間絶縁膜２４０を形成する。前記層間絶縁膜２４０は、シリコン酸化膜を用いて３０００〜５０００Å、好ましくは、４０００Å位の厚さで形成される。
【００３３】
次いで、写真エッチング工程で前記層間絶縁膜２４０及び第２のゲート絶縁膜２３２をエッチングして、前記ソース/ドレイン領域２２２を露出させるコンタクトホール(不図示)を形成する。
【００３４】
次に、前記コンタクトホールを含む全表面上部に、第２の導電層として電極物質を形成し、写真エッチング工程で前記電極物質をエッチングして第２の導電層パターンを形成し、前記第１の領域(A)には前記ソース/ドレイン領域２２２に接続されるソース/ドレイン電極２５０、２５２を形成し、第２の領域(B)には上部キャパシタ(C２)の上部電極として用いられる第３電極２５４を形成する。この時、前記電極物質には、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、先に言及した金属らの二重層が用いられる。
【００３５】
その後、全表面上部に、所定厚さのシリコン窒化膜などの無機絶縁膜で保護膜２６０を形成する。
【００３６】
前記したように形成されたキャパシタは、図３Ｇに示されるように、下部キャパシタ(C１)と上部キャパシタ(C２)とが同じ大きさの面積内に垂直に形成される。
例えば、前記第１のゲート絶縁膜２３０の厚さが８００Åであり、第２のゲート絶縁膜２３２の厚さが４００Åであり、層間絶縁膜２４０の厚さが１２００Åである場合、本発明に係るキャパシタの表面積は、下記式(１)のように表現できる。
【００３７】
【数１】
【００３８】
(εは誘電定数、dは誘電体膜の厚さ、Cは静電容量、ILDは層間絶縁膜、GI１は第１のゲート絶縁膜、GI２は第２のゲート絶縁膜)
ここで、下部キャパシタ(C１)が第２のゲート絶縁膜２３２のみを誘電体膜として使用(GI１= ０)するので、キャパシタの表面積は、下記式(２)の通りである。
【００３９】
【数２】
【００４０】
前記のような条件で、当社の５tr+２cap 構造を平板表示装置、例えば、有機エレクトロルミネッセンス表示装置に適用した場合、キャパシタの表面積は、２７％程度減少し、それによる開口率は、１０％以上向上する。
【００４１】
また、当社の２tr+１cap 構造を適用した場合には、キャパシタの面積が２７％程度減少し、それによる開口率は２.７％以上向上する。
【００４２】
［発明の効果］
前記したような本発明の実施例によれば、二重ゲート絶縁膜を用いる有機エレクトロルミネセンス素子の製造時に、薄膜トランジスタ領域とキャパシタ領域とに形成されるゲート絶縁膜の厚さを異なって形成する。これによって、ゲート電極の電気的特性も維持し、キャパシタの静電容量を変化させることなく、表面積を減らすことができる。前記のように、キャパシタの表面積を減らすことで、有機エレクトロルミネセンス素子の開口率を向上させることができ、リーク電流の減少のために静電容量を増加させる場合に、開口率の向上効果は更に増大するという利点がある。
【図面の簡単な説明】
【００４３】
【図１】従来の有機エレクトロルミネセンス表示素子の平面図である。
【図２Ａ】従来技術に係る薄膜トランジスタの形成手順を示す断面図である。
【図２Ｂ】従来技術に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ａ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｂ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｃ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｄ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｅ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｆ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｇ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【符号の説明】
【００４４】
１００、２００ 基板
１１０、２１０ 緩衝膜
１２０、２２０a、２２０b 多結晶シリコン層パターン
１２２、２２２a ソース/ドレイン領域
１２４、２２２b 第１の電極
１３０、２３０ 第１のゲート絶縁膜
１３２、２３２ 第２のゲート絶縁膜
１３４ ゲート電極
１３６、２３６ 第２の電極
１４０、２４０ 層間絶縁膜
１５０、２５０ ソース電極
１５２、２５２ ドレイン電極
１５４、２５４ 第３電極
１６０、２６０ 保護膜
２３１ 第１のゲート絶縁膜パターン
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、より具体的には、有機エレクトロルミネセンス素子でキャパシタの誘電体膜の厚さを減少させ、静電容量の大きさを減少させることなくキャパシタの表面積を減少させることができ、有機エレクトロルミネセンス表示素子の開口率を増加させることのできる薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
通常的に、アクティブマトリックスの有機エレクトロルミネセンス素子のような平板表示装置は、各単位画素が基本的にゲートライン、データライン及び電源供給ラインに繋がれる薄膜トランジスタ及びキャパシタ並びに有機エレクトロルミネセンス表示素子を具備する。前記キャパシタは、ゲートライン及びゲート電極、データライン、ソース/ドレイン電極及び電源供給層並びにアノード電極などを形成するために多数の導電層が用いられる。このような導電層は、導電層間に形成される絶縁層にコンタクトホールを形成した後、導電層を埋め込んで電気的に接続させる。
【０００３】
図１は、従来の有機エレクトロルミネセンス表示素子の平面図である。
図１を参照すれば、従来のアクティブマトリックスの有機エレクトロルミネセンス表示装置は、多数のゲートライン３１０、多数のデータライン３２０及び多数の電源供給ライン３３０、並びに前記ゲートライン３１０、データライン３２０及び電源供給ライン３３０に連結、構成される多数の画素を具備する。
【０００４】
前記各画素は、多数のゲートライン３１０のうちの該当する一つのゲートラインと多数のデータライン３２０のうちの該当する一つのデータラインとに繋がれるスイッチング用薄膜トランジスタ３７０と、前記電源供給ライン３３０に繋がれる電界発光素子３６０駆動用の薄膜トランジスタ３５０と、前記駆動用の薄膜トランジスタ３５０のゲート−ソース間電圧を維持させるためのキャパシタ３４０と、電界発光素子と、などからなる。
【０００５】
前記駆動用の薄膜トランジスタ３５０は、ソース/ドレイン領域を備えた半導体層３５２と、ゲート電極３５４と、前記ソース/ドレイン領域とコンタクトホール３５５a、３５５bとを通じてそれぞれ繋がれるソース/ドレイン電極３５６a、３５６bと、を具備し、前記スイッチング用薄膜トランジスタ３７０も同じ構造を持つ。
【０００６】
前記キャパシタ３４０は、前記スイッチング用薄膜トランジスタ３７０のソース/ドレイン電極の一つ、例えばソース電極と駆動用の薄膜トランジスタ３５０のゲートとに繋がれる下部電極３４４と、前記駆動用の薄膜トランジスタ３５０のソース/ドレイン電極の一つ、例えばソース電極３５６aと共通電源ライン３３０とに繋がれる上部電極１４６と、を具備する。開口部３６５を具備する電界発光素子のアノード電極である画素電極３６０、３６１は、ビアホール３５８を通じて前記駆動用の薄膜トランジスタ３５０のソース/ドレイン電極３５６a、３５６bの一つ、例えばドレイン電極３５６bに繋がれる。
【０００７】
図２Ａ及び図２Ｂは、従来技術に係る薄膜トランジスタの形成手順を示す断面図である。
【０００８】
まず、第１の領域(A)と第２の領域(B)とに区分される基板１００の全面にプラズマ強化化学気相蒸着(Plasma Enhanced Chemical Vapor Deposition、PECVD)法を実施して、シリコン酸化物からなる所定厚さの緩衝膜１１０を形成する。この時、前記緩衝膜１１０は、後工程で形成される非晶質シリコン層の結晶化工程時に、前記基板１００内の不純物が拡散することを防止する。
【０００９】
次に、前記緩衝膜１１０上部に、所定厚さの非晶質シリコン層(不図示)を蒸着する。続いて、前記非晶質シリコン層をELA(Excimer Laser Annealing)、SLS(Sequential Lateral Solidification)、MIC(Metal Induced Crystallization)又はMILC(Metal Induced Lateral Crystallization)法などを用いて結晶化し、写真エッチング工程でパターニングして、単位画素内の第１の領域(A)と第２の領域(B)とに多結晶シリコン層パターン１２０を形成する。
【００１０】
次に、全表面上部に第１のゲート絶縁膜１３０を形成する。この時、前記第１のゲート絶縁膜１３０は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、４００〜１０００Åの厚さで形成する。
【００１１】
次いで、前記第１のゲート絶縁膜１３０上部に、ゲート電極と、トランジスタのチャンネル領域として予定される部分を保護する感光膜パターン(不図示)とを形成する。そして、前記感光膜パターンをイオン注入マスクとして用いて前記多結晶シリコン層パターン１２０に不純物をイオン注入して、第１の領域(A)にソース/ドレイン領域１２２を形成し、第２の領域(B)に下部キャパシタ(C１)の下部電極として用いられる第１の電極１２４を形成する。その後、前記感光膜パターンを取り除く。
【００１２】
次に、前記第１のゲート絶縁膜１３０上部に、第２のゲート絶縁膜１３２を形成する。前記第２のゲート絶縁膜１３２は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、２００〜８００Åの厚さで形成する。一方、前記第２のゲート絶縁膜１３２は、感光膜パターンをイオン注入マスクとして用いて前記多結晶シリコン層パターン１２０に不純物をイオン注入して、第１の領域(A)にソース/ドレイン領域１２２を形成し、第２の領域(B)に下部キャパシタ(C１)の下部電極として用いられる第１の電極１２４を形成する段階前に形成することができる。
【００１３】
次いで、前記第２のゲート絶縁膜１３２上部に、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、上に言及した金属らの二重層でゲート電極用の金属層(不図示)を形成する。続いて、写真エッチング工程で前記ゲート電極用の金属層をエッチングして、前記第１の領域(A)にはゲート電極１３４を形成し、第２の領域(B)には下部キャパシタ(C１)の上部電極として用いられる第２の電極１３６を形成する。この時、前記第２の電極１３６は、下部キャパシタ(C１)の上部電極として用いられると共に、上部キャパシタ(C２)の下部電極として用いられ、前記第１の電極１２４と第２の電極１３６との間に介在される第１のゲート絶縁膜１３０と第２のゲート絶縁膜１３２との積層構造(d)は、下部キャパシタ(C１)の誘電体膜として用いられる。
【００１４】
次に、全表面上部に所定厚さの層間絶縁膜１４０を形成する。ここで、前記層間絶縁膜１４０は、シリコン酸化膜、シリコン窒化膜、及びその積層構造を用いて、３０００〜５０００Å位の厚さで形成される。
【００１５】
次いで、写真エッチング工程で前記層間絶縁膜１４０、第１のゲート絶縁膜１３０及び第２のゲート絶縁膜１３２をエッチングして、前記ソース/ドレイン領域１２２を露出させるコンタクトホール(不図示)を形成する。
【００１６】
次いで、前記コンタクトホールを含む全表面上部に電極物質を形成し、写真エッチング工程で前記電極物質をエッチングして、前記第１の領域(A)には、前記ソース/ドレイン領域１２２に接続されるソース/ドレイン電極１５０、１５２を形成し、第２の領域(B)には、上部キャパシタ(C２)の上部電極として用いられる第３電極１５４を形成する。この時、前記電極物質には、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、上に言及した金属らの二重層などが用いられる。
【００１７】
その後、全表面上部に、所定厚さのシリコン窒化膜などの無機絶縁膜により保護膜１６０を形成する。
【００１８】
前記したような構造を有する薄膜トランジスタの製造方法は、多結晶シリコン層パターン、ゲート絶縁膜及びゲート電極を下部キャパシタ(C１)として使用し、ゲート電極、層間絶縁膜及びソース/ドレイン電極を上部キャパシタ(C２)として使用している。前記下部キャパシタ(C１)と上部キャパシタ(C２)とは同じ面積内に形成される。前記下部キャパシタ(C１)は、二重ゲート絶縁膜を誘電体膜として使用しており、上部キャパシタ(C２)は、層間絶縁膜を誘電体膜として使用している。単位セル内においてキャパシタは比較的広い面積を占めており、素子の高集積化に伴って、高容量のキャパシタが要求されている。高容量のキャパシタが必要であるほど、単位セル内においてキャパシタの表面積が占める面積が増加し、このため、有機エレクトロルミネセンス素子の開口率の減少が不可避である。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、前記した従来技術の問題点を解決するためのものであって、本発明は、二重ゲート絶縁膜を用いる有機エレクトロルミネセンス素子の製造工程時に、ゲート絶縁膜の厚さを部分的に減少させてキャパシタの静電容量を増加させ、キャパシタの表面積を減少させることができ、有機エレクトロルミネセンス素子の開口率を増加させることのできる薄膜トランジスタ及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２０】
前記したような目的を達成するために、本発明に係る薄膜トランジスタは、
第１の領域と第２の領域とが定義された基板と、
前記基板の第１の領域及び第２の領域にそれぞれ具備される半導体層パターンと、
前記第１の領域の半導体層パターンのチャンネル領域上に具備される第１のゲート絶縁膜パターンと、
全表面上部に具備される第２のゲート絶縁膜と、
前記第１の領域のチャンネル領域の上側及び第２の領域の半導体層パターンの上側にそれぞれ具備される第１の導電層パターンと、
全表面上部に具備される層間絶縁膜と、
前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜を通じて前記半導体層パターンに接続され、第２の領域の第１の導電層パターンの上側に具備される第２の導電層パターンと、を含むことと、
前記半導体層パターンは、多結晶シリコン層パターンであることと、
前記第１の領域の半導体層パターンは、薄膜トランジスタのチャンネル領域及びソース/ドレイン領域であり、前記第２の領域の半導体層パターンは、下部キャパシタの下部電極であることと、
前記第１のゲート絶縁膜パターンは、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第１のゲート絶縁膜パターンは、４００〜１０００Åの厚さで形成されることと、
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることと、
前記第１の領域の第１の導電層パターンは、ゲート電極であり、第２の領域の第１の導電層パターンは、下部キャパシタの上部電極であると共に、上部キャパシタの下部電極であることと、
前記第１の領域の第２の導電層パターンは、ソース/ドレイン電極であり、第２の領域の第２の導電層パターンは、上部キャパシタの上部電極であることと、を特徴とする。
【００２１】
前記したような目的を達成するために、本発明に係る薄膜トランジスタの製造方法は、
基板上部の第１の領域及び第２の領域に多結晶シリコン層パターンをそれぞれ形成する工程と、
全表面上部に第１のゲート絶縁膜を形成する工程と、
前記第１の領域の第１のゲート絶縁膜上部にトランジスタのチャンネル領域を保護する感光膜パターンを形成する工程と、
前記感光膜パターンをイオン注入マスクとして用いて、前記多結晶シリコン層パターンに不純物をイオン注入して、前記第１の領域にソース/ドレイン領域を形成すると共に、前記第２の領域に第１の電極を形成する工程と、
前記感光膜パターンをエッチングマスクとして前記第１のゲート絶縁膜をエッチングして第１のゲート絶縁膜パターンを形成した後、前記感光膜パターンを取り除く工程と、
全表面上部に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜の第１の領域にゲート電極を形成し、前記第２の領域に第２の電極を形成する工程と、
全表面上部に層間絶縁膜を形成する工程と、
写真エッチング工程で前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜をエッチングして、前記ソース/ドレイン領域を露出させるコンタクトホールを形成する工程と、
前記第１の領域のコンタクトホールを通じてソース/ドレイン領域に接続されるソース/ドレイン電極を形成し、前記第２の領域に第３電極を形成する工程と、を含むことと、
前記第１の電極は、下部キャパシタの下部電極として用いられることと、
前記第１のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第１のゲート絶縁膜は、４００〜１０００Åの厚さで形成されることと、
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることと、
前記第２の電極は、下部キャパシタの上部電極として用いられると共に、上部キャパシタの下部電極として用いられることと、
前記第３電極は、上部キャパシタの上部電極であることと、を特徴とする。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施例を添付の図面を参照して説明すると、下記の通りである。
【００２３】
図３Ａ乃至図３Ｇは、本発明に係る薄膜トランジスタの製造方法による工程断面図であって、NMOS 薄膜トランジスタ、PMOS 薄膜トランジスタ又はCMOS 薄膜トランジスタに区分することなく図示する。
【００２４】
先に、第１の領域(A)と第２の領域(B)とに区分される基板２００の全面に、シリコン酸化物をプラズマ-強化化学気相蒸着(Plasma Enhanced Chemical Vapor Deposition、PECVD)法で所定厚さの緩衝膜２１０を形成する。この時、前記緩衝膜２１０は、後工程で形成される非晶質シリコン層の結晶化工程時に、前記基板２００内の不純物が拡散することを防止する。
【００２５】
次に、前記緩衝膜２１０上部に、半導体層である非晶質シリコン層(不図示)を所定厚さで蒸着する。続いて、前記非晶質シリコン層をELA(Excimer Laser Annealing)、SLS(Sequential Lateral Solidification)、MIC(Metal Induced Crystallization)又はMILC(Metal Induced Lateral Crystallization)法などを用いて結晶化し、写真エッチング工程でパターニングして単位画素内の第１の領域(A)と第２の領域(B)とに半導体層パターンである多結晶シリコン層パターン２２０a、２２０bを形成する。
【００２６】
次に、全表面上部に第１のゲート絶縁膜２３０を形成する。この時、前記第１のゲート絶縁膜２３０は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、４００〜１０００Åの厚さ、好ましくは、８００Å位の厚さで形成する。
【００２７】
次いで、前記第１の領域(A)の第１のゲート絶縁膜２３０上部に、ゲート電極と、トランジスタのチャンネル領域として予定される部分を保護する感光膜パターン２３８とを形成する。そして、前記感光膜パターン２３８をイオン注入マスクとして用いて前記多結晶シリコン層パターン２２０に不純物をイオン注入して、ソース/ドレイン領域２２２a及び下部キャパシタ(C１)の下部電極として用いられる第１の電極２２２bを形成する。この時、前記イオン注入工程は、n+又はp+不純物をドーパントとして用いて行われる。前記薄膜トランジスタがCMOS薄膜トランジスタの場合、前記第１の電極２２２bにはn+不純物がイオン注入されることが有利である。
【００２８】
続いて、前記感光膜パターン２３８をエッチングマスクとして前記第１のゲート絶縁膜２３０をエッチングして、トランジスタのチャンネル領域上部に第１のゲート絶縁膜パターン２３１を形成する。
その後、前記感光膜パターン２３８を取り除く。
【００２９】
一方、LDD領域が必要であるNMOS薄膜トランジスタの場合、前記第１のゲート絶縁膜パターン２３１は、チャンネル領域の他、LDD領域まで延長して具備される。
【００３０】
次に、全表面上部に第２のゲート絶縁膜２３２を形成する。前記第２のゲート絶縁膜２３２は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、２００〜８００Åの厚さ、好ましくは、シリコン窒化膜(SiNx)を用いて４００Å位の厚さで形成する。
【００３１】
次いで、前記第２のゲート絶縁膜２３２上部に、第１の導電層として、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、先に言及した金属らの二重層ゲート電極用の金属層(不図示)を形成する。続いて、写真エッチング工程で前記ゲート電極用の金属層をエッチングして、第１の導電層パターンを形成し、前記第１の領域(A)にはゲート電極２３４を形成し、第２の領域(B)には下部キャパシタ(C１)の上部電極として用いられる第２の電極２３６を形成する。この時、前記第２の電極２３６は、下部キャパシタ(C１)の上部電極として用いられると共に、上部キャパシタ(C２)の下部電極として用いられる。前記第１の領域(A)には第１のゲート絶縁膜パターン２３１と第２のゲート絶縁膜２３４とがゲート絶縁膜(d′)として用いられ、６００〜１８００Åの厚さで形成される。そして、前記第２の領域(B)には第２のゲート絶縁膜２３４が下部キャパシタ(C１)の誘電体膜(d″)として用いられ、２００〜８００Åの厚さ、好ましくは、４００Å位の厚さで形成される。
【００３２】
次に、全表面上部に所定厚さの層間絶縁膜２４０を形成する。前記層間絶縁膜２４０は、シリコン酸化膜を用いて３０００〜５０００Å、好ましくは、４０００Å位の厚さで形成される。
【００３３】
次いで、写真エッチング工程で前記層間絶縁膜２４０及び第２のゲート絶縁膜２３２をエッチングして、前記ソース/ドレイン領域２２２を露出させるコンタクトホール(不図示)を形成する。
【００３４】
次に、前記コンタクトホールを含む全表面上部に、第２の導電層として電極物質を形成し、写真エッチング工程で前記電極物質をエッチングして第２の導電層パターンを形成し、前記第１の領域(A)には前記ソース/ドレイン領域２２２に接続されるソース/ドレイン電極２５０、２５２を形成し、第２の領域(B)には上部キャパシタ(C２)の上部電極として用いられる第３電極２５４を形成する。この時、前記電極物質には、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、先に言及した金属らの二重層が用いられる。
【００３５】
その後、全表面上部に、所定厚さのシリコン窒化膜などの無機絶縁膜で保護膜２６０を形成する。
【００３６】
前記したように形成されたキャパシタは、図３Ｇに示されるように、下部キャパシタ(C１)と上部キャパシタ(C２)とが同じ大きさの面積内に垂直に形成される。
例えば、前記第１のゲート絶縁膜２３０の厚さが８００Åであり、第２のゲート絶縁膜２３２の厚さが４００Åであり、層間絶縁膜２４０の厚さが１２００Åである場合、本発明に係るキャパシタの表面積は、下記式(１)のように表現できる。
【００３７】
【数１】
【００３８】
(εは誘電定数、dは誘電体膜の厚さ、Cは静電容量、ILDは層間絶縁膜、GI１は第１のゲート絶縁膜、GI２は第２のゲート絶縁膜)
ここで、下部キャパシタ(C１)が第２のゲート絶縁膜２３２のみを誘電体膜として使用(GI１= ０)するので、キャパシタの表面積は、下記式(２)の通りである。
【００３９】
【数２】
【００４０】
前記のような条件で、当社の５tr+２cap 構造を平板表示装置、例えば、有機エレクトロルミネッセンス表示装置に適用した場合、キャパシタの表面積は、２７％程度減少し、それによる開口率は、１０％以上向上する。
【００４１】
また、当社の２tr+１cap 構造を適用した場合には、キャパシタの面積が２７％程度減少し、それによる開口率は２.７％以上向上する。
【００４２】
［発明の効果］
前記したような本発明の実施例によれば、二重ゲート絶縁膜を用いる有機エレクトロルミネセンス素子の製造時に、薄膜トランジスタ領域とキャパシタ領域とに形成されるゲート絶縁膜の厚さを異なって形成する。これによって、ゲート電極の電気的特性も維持し、キャパシタの静電容量を変化させることなく、表面積を減らすことができる。前記のように、キャパシタの表面積を減らすことで、有機エレクトロルミネセンス素子の開口率を向上させることができ、リーク電流の減少のために静電容量を増加させる場合に、開口率の向上効果は更に増大するという利点がある。
【図面の簡単な説明】
【００４３】
【図１】従来の有機エレクトロルミネセンス表示素子の平面図である。
【図２Ａ】従来技術に係る薄膜トランジスタの形成手順を示す断面図である。
【図２Ｂ】従来技術に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ａ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｂ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｃ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｄ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｅ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｆ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【図３Ｇ】本発明に係る薄膜トランジスタの形成手順を示す断面図である。
【符号の説明】
【００４４】
１００、２００ 基板
１１０、２１０ 緩衝膜
１２０、２２０a、２２０b 多結晶シリコン層パターン
１２２、２２２a ソース/ドレイン領域
１２４、２２２b 第１の電極
１３０、２３０ 第１のゲート絶縁膜
１３２、２３２ 第２のゲート絶縁膜
１３４ ゲート電極
１３６、２３６ 第２の電極
１４０、２４０ 層間絶縁膜
１５０、２５０ ソース電極
１５２、２５２ ドレイン電極
１５４、２５４ 第３電極
１６０、２６０ 保護膜
２３１ 第１のゲート絶縁膜パターン
【特許請求の範囲】
【請求項１】
第１の領域と第２の領域とが定義された基板と、
前記基板の第１の領域及び第２の領域にそれぞれ具備される半導体層パターンと、
前記第１の領域の半導体層パターンのチャンネル領域上に具備される第１のゲート絶縁膜パターンと、
全表面上部に具備される第２のゲート絶縁膜と、
前記第１の領域のチャンネル領域の上側及び第２の領域の半導体層パターンの上側にそれぞれ具備される第１の導電層パターンと、
全表面上部に具備される層間絶縁膜と、
前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜を通じて前記半導体層パターンに接続され、第２の領域の第１の導電層パターンの上側に具備される第２の導電層パターンと、
を含むことを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層パターンは、多結晶シリコン層パターンであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１の領域の半導体層パターンは、薄膜トランジスタのチャンネル領域及びソース/ドレイン領域であり、前記第２の領域の半導体層パターンは、下部キャパシタの下部電極であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記第１のゲート絶縁膜パターンは、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
前記第１のゲート絶縁膜パターンは、４００〜１０００Åの厚さで形成されることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることを特徴とする請求項６に記載の薄膜トランジスタ。
【請求項８】
前記第１の領域の第１の導電層パターンは、ゲート電極であり、第２の領域の第１の導電層パターンは、下部キャパシタの上部電極であると共に、上部キャパシタの下部電極であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項９】
前記第１の領域の第２の導電層パターンは、ソース/ドレイン電極であり、第２の領域の第２の導電層パターンは、上部キャパシタの上部電極であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１０】
基板上部の第１の領域及び第２の領域に多結晶シリコン層パターンをそれぞれ形成する工程と、
全表面上部に第１のゲート絶縁膜を形成する工程と、
前記第１の領域の第１のゲート絶縁膜上部にトランジスタのチャンネル領域を保護する感光膜パターンを形成する工程と、
前記感光膜パターンをイオン注入マスクとして用いて、前記多結晶シリコン層パターンに不純物をイオン注入して、前記第１の領域にソース/ドレイン領域を形成すると共に、前記第２の領域に第１の電極を形成する工程と、
前記感光膜パターンをエッチングマスクとして前記第１のゲート絶縁膜をエッチングして第１のゲート絶縁膜パターンを形成した後、前記感光膜パターンを取り除く工程と、
全表面上部に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜の第１の領域にゲート電極を形成し、前記第２の領域に第２の電極を形成する工程と、
全表面上部に層間絶縁膜を形成する工程と、
写真エッチング工程で前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜をエッチングして、前記ソース/ドレイン領域を露出させるコンタクトホールを形成する工程と、
前記第１の領域のコンタクトホールを通じてソース/ドレイン領域に接続されるソース/ドレイン電極を形成し、前記第２の領域に第３電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
前記第１の電極は、下部キャパシタの下部電極として用いられることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記第１のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記第１のゲート絶縁膜は、４００〜１０００Åの厚さで形成されることを特徴とする請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることを特徴とする請求項１４に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記第２の電極は、下部キャパシタの上部電極として用いられると共に、上部キャパシタの下部電極として用いられることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記第３電極は、上部キャパシタの上部電極であることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１】
第１の領域と第２の領域とが定義された基板と、
前記基板の第１の領域及び第２の領域にそれぞれ具備される半導体層パターンと、
前記第１の領域の半導体層パターンのチャンネル領域上に具備される第１のゲート絶縁膜パターンと、
全表面上部に具備される第２のゲート絶縁膜と、
前記第１の領域のチャンネル領域の上側及び第２の領域の半導体層パターンの上側にそれぞれ具備される第１の導電層パターンと、
全表面上部に具備される層間絶縁膜と、
前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜を通じて前記半導体層パターンに接続され、第２の領域の第１の導電層パターンの上側に具備される第２の導電層パターンと、
を含むことを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層パターンは、多結晶シリコン層パターンであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第１の領域の半導体層パターンは、薄膜トランジスタのチャンネル領域及びソース/ドレイン領域であり、前記第２の領域の半導体層パターンは、下部キャパシタの下部電極であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記第１のゲート絶縁膜パターンは、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
前記第１のゲート絶縁膜パターンは、４００〜１０００Åの厚さで形成されることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることを特徴とする請求項６に記載の薄膜トランジスタ。
【請求項８】
前記第１の領域の第１の導電層パターンは、ゲート電極であり、第２の領域の第１の導電層パターンは、下部キャパシタの上部電極であると共に、上部キャパシタの下部電極であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項９】
前記第１の領域の第２の導電層パターンは、ソース/ドレイン電極であり、第２の領域の第２の導電層パターンは、上部キャパシタの上部電極であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１０】
基板上部の第１の領域及び第２の領域に多結晶シリコン層パターンをそれぞれ形成する工程と、
全表面上部に第１のゲート絶縁膜を形成する工程と、
前記第１の領域の第１のゲート絶縁膜上部にトランジスタのチャンネル領域を保護する感光膜パターンを形成する工程と、
前記感光膜パターンをイオン注入マスクとして用いて、前記多結晶シリコン層パターンに不純物をイオン注入して、前記第１の領域にソース/ドレイン領域を形成すると共に、前記第２の領域に第１の電極を形成する工程と、
前記感光膜パターンをエッチングマスクとして前記第１のゲート絶縁膜をエッチングして第１のゲート絶縁膜パターンを形成した後、前記感光膜パターンを取り除く工程と、
全表面上部に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜の第１の領域にゲート電極を形成し、前記第２の領域に第２の電極を形成する工程と、
全表面上部に層間絶縁膜を形成する工程と、
写真エッチング工程で前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜をエッチングして、前記ソース/ドレイン領域を露出させるコンタクトホールを形成する工程と、
前記第１の領域のコンタクトホールを通じてソース/ドレイン領域に接続されるソース/ドレイン電極を形成し、前記第２の領域に第３電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
前記第１の電極は、下部キャパシタの下部電極として用いられることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記第１のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記第１のゲート絶縁膜は、４００〜１０００Åの厚さで形成されることを特徴とする請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることを特徴とする請求項１４に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記第２の電極は、下部キャパシタの上部電極として用いられると共に、上部キャパシタの下部電極として用いられることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記第３電極は、上部キャパシタの上部電極であることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【公開番号】特開２００６−１３４３２（Ｐ２００６−１３４３２Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００５−７２０１２（Ｐ２００５−７２０１２）
【出願日】平成１７年３月１４日（２００５．３．１４）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１７年３月１４日（２００５．３．１４）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
[ Back to top ]