薄膜トランジスタ基板およびその製造方法
【課題】液晶パネルの表示品質を高める。
【解決手段】ＴＦＴ基板を、絶縁性基板１に形成した凹部１ａを含む領域にＴＦＴのゲート電極２ａを形成し、その上に絶縁膜層５を形成して、その凹部１ａの直上の領域にソース電極３ｂが配置されるようにする。これにより、ゲート電極２ａとソース電極３ｂとの間の距離が広がって寄生容量Ｃｇｓが小さく抑えられ、露光時にズレが生じた場合でも画素間の寄生容量Ｃｇｓの差が小さく、ショットムラの程度を軽減することが可能になる。さらに、フィードスルー電圧Ｖを低減して液晶パネル面内での輝度分布を目立たなくすることが可能になる。
【解決手段】ＴＦＴ基板を、絶縁性基板１に形成した凹部１ａを含む領域にＴＦＴのゲート電極２ａを形成し、その上に絶縁膜層５を形成して、その凹部１ａの直上の領域にソース電極３ｂが配置されるようにする。これにより、ゲート電極２ａとソース電極３ｂとの間の距離が広がって寄生容量Ｃｇｓが小さく抑えられ、露光時にズレが生じた場合でも画素間の寄生容量Ｃｇｓの差が小さく、ショットムラの程度を軽減することが可能になる。さらに、フィードスルー電圧Ｖを低減して液晶パネル面内での輝度分布を目立たなくすることが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（Thin Film Transistor，ＴＦＴ）基板およびその製造方法に関し、特に液晶表示装置の液晶パネルに用いられるＴＦＴ基板およびその製造方法に関する。
【背景技術】
【０００２】
一般に液晶表示装置に搭載される液晶パネルには、ガラス基板等の透明絶縁性基板の上に画素電極や画素電極を駆動するＴＦＴ等が形成されたＴＦＴ基板が用いられ、このようなＴＦＴ基板と、同じくガラス基板等の上に共通電極やカラーフィルタ（ＣＦ）等が形成された対向基板との間に液晶層が挟まれ、液晶パネルが構成されている。このような液晶パネルに用いられるＴＦＴ基板には、アクティブマトリクス型をはじめ、これまで種々の形態のものが提案されている。
【０００３】
図６は従来のＴＦＴ基板の一例の要部平面模式図、図７は図６のＣ−Ｃ断面模式図、図８は図６のＤ−Ｄ断面模式図である。
【０００４】
なお、図６〜図８に示すＴＦＴ基板は、アクティブマトリクス型とし、マトリクス状に配列されたＴＦＴのうちの１つのみを図示している。また、図６では、ＴＦＴ基板の構成要素のうち、絶縁性基板、絶縁膜層、活性層、エッチングストッパ層および保護膜層は、便宜上、その図示を省略している。
【０００５】
アクティブマトリクス型のＴＦＴ基板の場合、絶縁性基板１００上には複数のゲートバスライン（スキャンバスライン）１０１とドレインバスライン（信号印加ライン）１０２が直交するように形成され、それらの各交差部にＴＦＴ１０３が配置されている。
【０００６】
ＴＦＴ１０３は、絶縁性基板１００上にゲートバスライン１０１と同時に同じ材料で形成されるゲート電極１０１ａを有し、その上には絶縁膜層１０４を介して動作層１０５が形成され、さらにその上には活性層１０６、およびドレインバスライン１０２と同時に同じ材料で形成されるドレイン電極１０２ａ並びにソース電極１０２ｂが形成されている。なお、動作層１０５は、ＴＦＴ１０３のチャネルとして機能し、その上に形成されているエッチングストッパ層１０７は、活性層１０６を形成するエッチングの際に動作層１０５を保護する役割を果たす。
【０００７】
このようなトランジスタ構造の上には、ほぼ全面に保護膜層１０８が形成されており、そこに設けられたコンタクトホール１０８ａを介して、透明導電膜からなる画素電極１０９がソース電極１０２ｂに接続されている。
【０００８】
なお、ここではゲート電極と画素電極の形成領域が重なっていない、すなわちゲート電極の直上に画素電極が配置されていない構成のＴＦＴ基板を例示したが、従来は、画素面積を増加させるため、両者の形成領域をそれらの間に絶縁膜層を挟んで重ねるようにしたＴＦＴ基板等も提案されている。
【０００９】
さらに、従来は、このようにゲート電極と画素電極の形成領域が絶縁膜層を挟んで重なっているような場合に、そこに生じる寄生容量を低減する目的で、ゲート電極を絶縁性基板に設けた溝内に形成してゲート電極から画素電極までの距離を延ばすようにした提案もなされている（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−８３５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、ＴＦＴ基板内の電極間に生じる寄生容量は、上記のようなゲート電極と画素電極との間に限らず、ＴＦＴ基板の構成によっては、ＴＦＴ基板内のその他の電極間においても同様に生じ得る。
【００１２】
例えば、上記図６〜図８に示したような構成のＴＦＴ基板の場合、ゲート電極１０１ａと画素電極１０９とはその形成領域が互いに重ならないものの、ゲート電極１０１ａの直上にソース電極１０２ｂを配置したことで、そこに寄生容量Ｃｇｓが生じてしまう。この寄生容量Ｃｇｓの値は、ゲート電極１０１ａとソース電極１０２ｂとの重なり面積の大小に比例し、ゲート電極１０１ａとソース電極１０２ｂとの間の距離に反比例する。
【００１３】
寄生容量Ｃｇｓは、ゲートスキャンパルスの立下りによって画素に保持されるデータ電圧が引き下げられる現象、いわゆるフィードスルーに大きく関係してくる。フィードスルー電圧Ｖは、Ｃｓを保持容量、Ｃｌｃを液晶容量、△Ｖｇをゲートパルス振幅電圧とすると、Ｖ＝（Ｃｇｓ／（Ｃｇｓ＋Ｃｓ＋Ｃｌｃ））×△Ｖｇ、と表すことができる。このように、フィードスルー電圧Ｖは、寄生容量Ｃｇｓが大きくなるほど、大きくなる。
【００１４】
ところで、ＴＦＴ基板にマトリクス状に配列される複数のＴＦＴは、製造上、フォトリソグラフィ技術を用いて絶縁性基板上に繰り返しパターンとして形成される。しかし、フォトリソグラフィ工程では、露光時に隣り合う画素のパターン同士が繋がるようにして、すなわち画素間に余分な隙間ができないようにして、所定領域に露光光のショットを行っていく。そのため、露光パターンにズレが発生すると、最終的にはいわゆるショットムラと呼ばれる表示ムラが発生してしまうようになる。
【００１５】
さらに、そのような露光パターンのズレが、上記図６〜図８に示したようなゲート電極１０１ａとソース電極１０２ｂが絶縁膜層１０４を挟んで重なるような構成のＴＦＴ基板の形成時に発生した場合には、画素によって寄生容量Ｃｇｓに差が生じてしまうといったことも起こる。その場合、表示ムラがより顕著に現れやすく、液晶パネルの表示品質を低下させる一因となる。
【００１６】
また、近年では、液晶パネルの大型化、高精細化が進んでいる。しかし、それに伴い、ゲートバスラインの回路遅延によってゲートスキャンパルスの立下りが鈍ってフィードスルー電圧Ｖに分布が生じ、液晶パネル面内に輝度ムラが発生するといった問題も発生する可能性がある。したがって、上記図６〜図８に示したようなゲート電極１０１ａとソース電極１０２ｂが絶縁膜層１０４を挟んで重なるような構成のＴＦＴ基板を用いたときには、その寄生容量Ｃｇｓを小さくすれば、フィードスルー電圧Ｖを小さくしてその分布の発生を抑制することも可能になる。
【００１７】
このように、ＴＦＴ基板内のゲート電極とソース電極との間に生じる寄生容量Ｃｇｓは、そのＴＦＴ基板を液晶パネルに用いたとき、その表示特性に少なからず影響を及ぼすようになる。また、ここに例示したＴＦＴ基板とはソースとドレインが入れ替わっているような構成のＴＦＴ基板についても同様のことが言える。
【００１８】
本発明はこのような点に鑑みてなされたものであり、高い表示品質を得ることのできるＴＦＴ基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明では、上記課題を解決するために、ゲート電極直上にドレイン電極を配置したＴＦＴが絶縁性基板上に形成されたＴＦＴ基板において、凹部が形成された絶縁性基板と、前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に形成された絶縁膜層と、前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたドレイン電極と、を有することを特徴とするＴＦＴ基板が提供される。
【００２０】
このようなＴＦＴ基板によれば、絶縁性基板に凹部が形成され、その凹部を含む領域にＴＦＴのゲート電極が形成され、そのゲート電極が形成された凹部が絶縁膜層で埋め込まれて、その凹部直上の領域を含む領域にドレイン電極が形成されている。それにより、絶縁性基板に凹部を設けなかった場合に比べ、絶縁膜層を挟んだゲート電極とドレイン電極との間の距離が広がるため、その間の寄生容量が小さく抑えられるようになる。
【００２１】
また、本発明では、ゲート電極直上にドレイン電極を配置したＴＦＴが絶縁性基板上に形成されたＴＦＴ基板の製造方法において、絶縁性基板に凹部を形成する工程と、前記絶縁性基板上の前記凹部を含む領域にゲート電極を形成する工程と、前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に絶縁膜層を形成する工程と、前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域にドレイン電極を形成する工程と、を有することを特徴とするＴＦＴ基板の製造方法が提供される。
【００２２】
このようなＴＦＴ基板の製造方法によれば、絶縁性基板に凹部を形成し、その凹部を含む領域にＴＦＴのゲート電極を形成し、そのゲート電極が形成された凹部を絶縁膜層で埋め込み、その凹部直上の領域を含む領域にドレイン電極を形成する。それにより、ゲート電極とドレイン電極との間の寄生容量を小さく抑えたＴＦＴ基板が形成されるようになる。
【発明の効果】
【００２３】
本発明では、ＴＦＴ基板を、絶縁性基板に形成した凹部を含む領域にＴＦＴのゲート電極を形成して、その上に絶縁膜層を形成し、その凹部直上の領域にドレイン電極が配置されるように構成した。これにより、絶縁膜層を挟んで形成されたゲート電極とドレイン電極との間の寄生容量が、絶縁性基板に凹部を設けなかった場合に比べて小さく抑えられるようになる。
【００２４】
そのため、ＴＦＴ基板の形成時に各画素領域の露光パターンにズレが生じてしまったような場合であっても、画素間の寄生容量の差が小さく抑えられるため、ショットムラの程度を軽減することが可能になる。
【００２５】
さらに、ゲート電極とドレイン電極との間の寄生容量を小さく抑えることでフィードスルー電圧を低減することが可能になるため、大型で高精細の液晶パネルにおいても、ゲートバスラインの回路遅延に起因するフィードスルー電圧の分布の発生を抑え、液晶パネル面内での輝度分布を目立たなくすることが可能になる。
【図面の簡単な説明】
【００２６】
【図１】ＴＦＴ基板の一例の要部平面模式図である。
【図２】図１のＡ−Ａ断面模式図である。
【図３】図１のＢ−Ｂ断面模式図である。
【図４】ゲート電極の形成工程の要部斜視模式図である。
【図５】絶縁膜層の形成工程の要部断面模式図である。
【図６】従来のＴＦＴ基板の一例の要部平面模式図である。
【図７】図６のＣ−Ｃ断面模式図である。
【図８】図６のＤ−Ｄ断面模式図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。ここでは本発明が参考とする参考例について、まず説明する。
【００２８】
〔参考例〕
図１はＴＦＴ基板の一例の要部平面模式図、図２は図１のＡ−Ａ断面模式図、図３は図１のＢ−Ｂ断面模式図である。
【００２９】
なお、図１〜図３に示すＴＦＴ基板は、アクティブマトリクス型とし、マトリクス状に配列されたＴＦＴのうちの１つ、すなわち１画素分のみを図示している。また、図１では、ＴＦＴ基板の構成要素のうち、絶縁性基板、絶縁膜層、活性層、エッチングストッパ層および保護膜層は、便宜上、その図示を省略している。
【００３０】
図１〜図３に示すＴＦＴ基板は、ガラス基板等の透明な絶縁性基板１上に、アルミニウム（Ａｌ）やモリブデン（Ｍｏ）等の金属を用いてゲートバスライン２とドレインバスライン３が直交するように形成され、それらの各交差部に、後述する画素電極１０を駆動するためのＴＦＴ４が配置された構造を有している。
【００３１】
絶縁性基板１には、ＴＦＴ４が形成される領域内に所定寸法の凹部１ａが形成されており、このような絶縁性基板１上にゲートバスライン２と同じ材料を用いてゲート電極２ａが形成されている。ゲートバスライン２は、絶縁性基板１上の凹部１ａ外に形成され、一方、ゲート電極２ａは、そのようなゲートバスライン２から連続して凹部１ａ内にまで形成されている。
【００３２】
ゲートバスライン２およびゲート電極２ａが形成された絶縁性基板１上には、全面に窒化シリコン（ＳｉＮ）膜等を用いて絶縁膜層５が形成され、その上には、ＴＦＴ４のチャネルとして機能する動作層６がアモルファスシリコン（ａ−Ｓｉ）等を用いて形成されている。
【００３３】
さらに、この動作層６の上には、所定の不純物をドープしたａ−Ｓｉ等を用いて活性層７が形成され、その活性層７の上には、ドレインバスライン３と同じ材料を用いてドレイン電極３ａおよびソース電極３ｂが形成されている。このうちドレイン電極３ａは、ドレインバスライン３に連続して形成されている。
【００３４】
なお、動作層６の上に形成されているエッチングストッパ層８は、ＳｉＮ膜等を用いて形成され、動作層６と活性層７との間にエッチング選択性がないような場合に、後述のように、ドレイン電極３ａおよびソース電極３ｂの下層に活性層７を形成するエッチングの際に動作層６のチャネル領域を保護する役割を果たす。
【００３５】
このようなトランジスタ構造の上には、ほぼ全面にＳｉＮ膜等を用いて保護膜層９が形成されており、そこに設けられたコンタクトホール９ａを介して、ＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる画素電極１０がソース電極３ｂに接続された状態で形成されている。
【００３６】
このような構造が絶縁性基板１上にマトリクス状に配列され、ＴＦＴ基板が構成されている。上記構成を有するＴＦＴ基板は、例えば次のような手順で形成することができる。ＴＦＴ基板の形成方法を、上記図１〜図３、および次の図４、図５を参照して説明する。ここで、図４および図５はＴＦＴ基板の形成方法の説明図であって、図４はゲート電極の形成工程の要部斜視模式図、図５は絶縁膜層の形成工程の要部断面模式図である。
【００３７】
ＴＦＴ基板を形成する際には、まず、各画素領域について、図４に示すように、ＴＦＴ４を形成する絶縁性基板１上の領域のうち、後に形成するソース電極３ｂの直下にあたる領域に、所定寸法の凹部１ａを形成する。その後、すべての画素領域を含む全面にＡｌやＭｏ等のメタル層を膜厚１５０ｎｍ〜２００ｎｍ程度で形成し、フォトリソグラフィ技術を用いて各画素領域に対して露光を行い、各画素領域にそれぞれゲートバスライン２とゲート電極２ａを同時に形成する。
【００３８】
絶縁性基板１に形成する凹部１ａは、ゲートバスライン２およびゲート電極２ａの形成後にその上にプラズマＣＶＤ（Chemical Vapor Deposition）法等を用いて形成される絶縁膜層５の凹部１ａ以外の領域での膜厚以上の深さで形成する。凹部１ａをそのような深さで形成することにより、ゲート電極２ａとソース電極３ｂとの間に存在する絶縁膜層５の厚みを確保し、凹部１ａを設けなかった場合に比べて寄生容量Ｃｇｓを十分小さくすることが可能になる。
【００３９】
さらに、凹部１ａは、絶縁膜層５の凹部１ａ以外の領域での膜厚以上の幅で形成する。凹部１ａをこのような幅で形成することにより、ゲートバスライン２およびゲート電極２ａの形成後その上にプラズマＣＶＤ法等を用いて絶縁膜層５を形成したときに、凹部１ａ内を絶縁膜層５で確実に埋め、また、絶縁膜層５で埋められた凹部１ａ内に不要な空隙が形成されるのを防ぐことが可能になる。その結果、ゲート電極２ａとソース電極３ｂとの間における空隙に起因した容量変動等を防止し、絶縁性基板１上に各ＴＦＴ４を均質に形成することが可能になる。
【００４０】
さらにまた、この凹部１ａは、図４に示したように、絶縁性基板１の表面から内部に向かってその断面が順テーパ形状となるように形成する。その際、凹部１ａの側壁のテーパ角θは、垂直から４５°までの範囲とすることが望ましい。凹部１ａをこのような形状とすることにより、絶縁膜層５を形成する際、凹部１ａ内に空隙が形成されるのを防ぎ、ＴＦＴ４の均質化を図ることが可能になる。凹部１ａの断面が逆テーパ形状であると、絶縁膜層５の形成時に空隙が形成される可能性が高くなり、均質なＴＦＴ４の形成が難しくなる。また、テーパ角が４５°よりも大きくなると、ＴＦＴ４の形成面積が必要以上に大きくなってしまう。
【００４１】
凹部１ａ、ゲートバスライン２およびゲート電極２ａの形成後は、それらの表面を覆うようすべての画素領域を含む全面にＳｉＮ等の絶縁膜で絶縁膜層５を形成する。この絶縁膜層５の形成の際は、前述のようにプラズマＣＶＤ法等を用い、図５に示すように、まず絶縁膜を膜厚４００ｎｍ程度で堆積し、その後さらにその上に絶縁膜を膜厚４００ｎｍ程度で堆積する。この堆積処理を繰り返して順次絶縁膜を積層していき、最終的に所定膜厚の絶縁膜層５を形成する。
【００４２】
凹部１ａを上記のような寸法あるいは形状とすることに加え、このような方法で絶縁膜層５を形成することにより、一気に所定膜厚まで絶縁膜を堆積していった場合に比べ、凹部１ａの底面や側壁あるいは凹部１ａ内に形成されたゲート電極２ａの表面にも隙間なく絶縁膜が堆積され、画素間の寄生容量Ｃｇｓの変動を抑え、ＴＦＴ４のいっそうの均質化を図ることが可能になる。
【００４３】
絶縁膜層５の形成後は、すべての画素領域を含む全面にａ−Ｓｉ等を形成し、フォトリソグラフィ技術を用いて各画素領域に対して露光を行い、各画素領域にそれぞれ動作層６を形成する。その後、全面にＳｉＮ膜等の絶縁膜を形成し、フォトリソグラフィ技術を用いて各画素領域にそれぞれエッチングストッパ層８を形成する。
【００４４】
次いで、すべての画素領域を含む全面に、不純物をドープしたａ−Ｓｉ等の層およびＡｌ等のメタル層を順に積層形成し、フォトリソグラフィ技術を用いて各画素領域に対して露光を行う。それにより、各画素領域にそれぞれ活性層７を形成すると共に、ドレインバスライン３およびドレイン電極３ａ並びにソース電極３ｂを同時に形成する。
【００４５】
最後に、すべての画素領域に渡って全面に保護膜層９を形成し、各画素領域にコンタクトホール９ａを形成した後、全面にＩＴＯ等の透明導電膜を形成し、フォトリソグラフィ技術を用いて各画素領域に対して露光を行い、各画素領域にそれぞれ、コンタクトホール９ａを介してＴＦＴ４のソース電極３ｂに接続された画素電極１０を形成する。
【００４６】
このように、上記構成のＴＦＴ基板では、絶縁性基板１上にマトリクス状に配列されている各ＴＦＴ４についてそれぞれ、絶縁性基板１に設けた凹部１ａを含む領域にゲート電極２ａを形成し、絶縁膜層５で埋め込まれた凹部１ａの直上にソース電極３ｂを形成するようにしている。そのため、このような凹部１ａが設けられていないような場合（図６〜図８参照）に比べ、ゲート電極２ａとそれに対向するソース電極３ｂとの間隔を広げることができ、寄生容量Ｃｇｓを低減することが可能になる。
【００４７】
このようにしてＴＦＴ基板内に生じる寄生容量Ｃｇｓを低減することにより、たとえＴＦＴ基板形成時に各画素領域の露光パターンにズレが生じた場合であっても、画素間の寄生容量Ｃｇｓの差が小さく抑えられるために、ショットムラの程度を軽減することができるようになる。
【００４８】
さらに、ＴＦＴ基板内に生じる寄生容量Ｃｇｓを低減することにより、フィードスルー電圧Ｖを低減することが可能になる。そのため、上記構成のＴＦＴ基板を例えば大型で高精細の液晶パネルに適用した場合には、ゲートバスライン２の回路遅延によって生じるスキャンパルスの鈍りが引き起こすフィードスルー電圧Ｖの分布の発生を抑えることが可能になる。その結果、液晶パネル面内での輝度分布を目立たなくすることができるようになる。
【実施例】
【００４９】
なお、以上の参考例の説明では、ゲート電極とソース電極が絶縁膜層を挟んで重なるように配置されたＴＦＴについて述べたが、本発明は、ソースとドレインが入れ替わった構成、すなわちゲート電極とドレイン電極が絶縁膜層を挟んで重なるように配置されたＴＦＴを備えるＴＦＴ基板に係るものである。
【００５０】
以上述べたようなＴＦＴ基板を液晶パネルに用いることにより、その表示品質を高めることが可能になる。また、そのような液晶パネルを用いることにより、表示品質の高い液晶表示装置を実現することが可能になる。
【産業上の利用可能性】
【００５１】
本発明の薄膜トランジスタ基板およびその製造方法は、液晶表示装置の液晶パネルおよび液晶パネルの製造方法に用いることができる。
【００５２】
（付記１） 基板上にＴＦＴが形成されたＴＦＴ基板において、
凹部が形成された絶縁性基板と、
前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、
前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に形成された絶縁膜層と、
前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたソース・ドレイン電極と、
を有することを特徴とするＴＦＴ基板。
【００５３】
（付記２） 前記凹部は、深さが前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上であることを特徴とする付記１記載のＴＦＴ基板。
【００５４】
（付記３） 前記凹部は、幅が前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上であることを特徴とする付記１記載のＴＦＴ基板。
【００５５】
（付記４） 前記凹部は、断面が前記絶縁性基板の表面から内部に向かって順テーパ形状であることを特徴とする付記１記載のＴＦＴ基板。
【００５６】
（付記５） 前記凹部は、側壁のテーパ角が垂直から４５°までの範囲であることを特徴とする付記４記載のＴＦＴ基板。
【００５７】
（付記６） 基板上にＴＦＴが形成されたＴＦＴ基板の製造方法において、
絶縁性基板に凹部を形成する工程と、
前記絶縁性基板上の前記凹部を含む領域にゲート電極を形成する工程と、
前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に絶縁膜層を形成する工程と、
前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域にソース・ドレイン電極を形成する工程と、
を有することを特徴とするＴＦＴ基板の製造方法。
【００５８】
（付記７） 前記絶縁性基板に前記凹部を形成する工程においては、
前記凹部を、深さが前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上になるように形成することを特徴とする付記６記載のＴＦＴ基板の製造方法。
【００５９】
（付記８） 前記絶縁性基板に前記凹部を形成する工程においては、
前記凹部を、幅が前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上になるように形成することを特徴とする付記６記載のＴＦＴ基板の製造方法。
【００６０】
（付記９） 前記絶縁性基板に前記凹部を形成する工程においては、
前記凹部を、断面が前記絶縁性基板の表面から内部に向かって順テーパ形状になるように形成することを特徴とする付記６記載のＴＦＴ基板の製造方法。
【００６１】
（付記１０） 前記凹部を、断面が前記絶縁性基板の表面から内部に向かって順テーパ形状になるように形成する際には、
前記凹部を、側壁のテーパ角が垂直から４５°までの範囲になるように形成することを特徴とする付記９記載のＴＦＴ基板の製造方法。
【００６２】
（付記１１） ＴＦＴ基板を用いた液晶パネルにおいて、
前記ＴＦＴ基板は、凹部が形成された絶縁性基板と、前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、前記絶縁性基板上に前記ゲート電極が形成された前記凹部を埋め込むように形成された絶縁膜層と、前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたソース・ドレイン電極と、を有することを特徴とする液晶パネル。
【００６３】
（付記１２） ＴＦＴ基板を用いた液晶表示装置において、
前記ＴＦＴ基板は、凹部が形成された絶縁性基板と、前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、前記絶縁性基板上に前記ゲート電極が形成された前記凹部を埋め込むように形成された絶縁膜層と、前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたソース・ドレイン電極と、を有することを特徴とする液晶表示装置。
【符号の説明】
【００６４】
１ 絶縁性基板
１ａ 凹部
２ ゲートバスライン
２ａ ゲート電極
３ ドレインバスライン
３ａ ドレイン電極
３ｂ ソース電極
４ ＴＦＴ
５ 絶縁膜層
６ 動作層
７ 活性層
８ エッチングストッパ層
９ 保護膜層
９ａ コンタクトホール
１０ 画素電極
【技術分野】
【０００１】
本発明は薄膜トランジスタ（Thin Film Transistor，ＴＦＴ）基板およびその製造方法に関し、特に液晶表示装置の液晶パネルに用いられるＴＦＴ基板およびその製造方法に関する。
【背景技術】
【０００２】
一般に液晶表示装置に搭載される液晶パネルには、ガラス基板等の透明絶縁性基板の上に画素電極や画素電極を駆動するＴＦＴ等が形成されたＴＦＴ基板が用いられ、このようなＴＦＴ基板と、同じくガラス基板等の上に共通電極やカラーフィルタ（ＣＦ）等が形成された対向基板との間に液晶層が挟まれ、液晶パネルが構成されている。このような液晶パネルに用いられるＴＦＴ基板には、アクティブマトリクス型をはじめ、これまで種々の形態のものが提案されている。
【０００３】
図６は従来のＴＦＴ基板の一例の要部平面模式図、図７は図６のＣ−Ｃ断面模式図、図８は図６のＤ−Ｄ断面模式図である。
【０００４】
なお、図６〜図８に示すＴＦＴ基板は、アクティブマトリクス型とし、マトリクス状に配列されたＴＦＴのうちの１つのみを図示している。また、図６では、ＴＦＴ基板の構成要素のうち、絶縁性基板、絶縁膜層、活性層、エッチングストッパ層および保護膜層は、便宜上、その図示を省略している。
【０００５】
アクティブマトリクス型のＴＦＴ基板の場合、絶縁性基板１００上には複数のゲートバスライン（スキャンバスライン）１０１とドレインバスライン（信号印加ライン）１０２が直交するように形成され、それらの各交差部にＴＦＴ１０３が配置されている。
【０００６】
ＴＦＴ１０３は、絶縁性基板１００上にゲートバスライン１０１と同時に同じ材料で形成されるゲート電極１０１ａを有し、その上には絶縁膜層１０４を介して動作層１０５が形成され、さらにその上には活性層１０６、およびドレインバスライン１０２と同時に同じ材料で形成されるドレイン電極１０２ａ並びにソース電極１０２ｂが形成されている。なお、動作層１０５は、ＴＦＴ１０３のチャネルとして機能し、その上に形成されているエッチングストッパ層１０７は、活性層１０６を形成するエッチングの際に動作層１０５を保護する役割を果たす。
【０００７】
このようなトランジスタ構造の上には、ほぼ全面に保護膜層１０８が形成されており、そこに設けられたコンタクトホール１０８ａを介して、透明導電膜からなる画素電極１０９がソース電極１０２ｂに接続されている。
【０００８】
なお、ここではゲート電極と画素電極の形成領域が重なっていない、すなわちゲート電極の直上に画素電極が配置されていない構成のＴＦＴ基板を例示したが、従来は、画素面積を増加させるため、両者の形成領域をそれらの間に絶縁膜層を挟んで重ねるようにしたＴＦＴ基板等も提案されている。
【０００９】
さらに、従来は、このようにゲート電極と画素電極の形成領域が絶縁膜層を挟んで重なっているような場合に、そこに生じる寄生容量を低減する目的で、ゲート電極を絶縁性基板に設けた溝内に形成してゲート電極から画素電極までの距離を延ばすようにした提案もなされている（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−８３５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、ＴＦＴ基板内の電極間に生じる寄生容量は、上記のようなゲート電極と画素電極との間に限らず、ＴＦＴ基板の構成によっては、ＴＦＴ基板内のその他の電極間においても同様に生じ得る。
【００１２】
例えば、上記図６〜図８に示したような構成のＴＦＴ基板の場合、ゲート電極１０１ａと画素電極１０９とはその形成領域が互いに重ならないものの、ゲート電極１０１ａの直上にソース電極１０２ｂを配置したことで、そこに寄生容量Ｃｇｓが生じてしまう。この寄生容量Ｃｇｓの値は、ゲート電極１０１ａとソース電極１０２ｂとの重なり面積の大小に比例し、ゲート電極１０１ａとソース電極１０２ｂとの間の距離に反比例する。
【００１３】
寄生容量Ｃｇｓは、ゲートスキャンパルスの立下りによって画素に保持されるデータ電圧が引き下げられる現象、いわゆるフィードスルーに大きく関係してくる。フィードスルー電圧Ｖは、Ｃｓを保持容量、Ｃｌｃを液晶容量、△Ｖｇをゲートパルス振幅電圧とすると、Ｖ＝（Ｃｇｓ／（Ｃｇｓ＋Ｃｓ＋Ｃｌｃ））×△Ｖｇ、と表すことができる。このように、フィードスルー電圧Ｖは、寄生容量Ｃｇｓが大きくなるほど、大きくなる。
【００１４】
ところで、ＴＦＴ基板にマトリクス状に配列される複数のＴＦＴは、製造上、フォトリソグラフィ技術を用いて絶縁性基板上に繰り返しパターンとして形成される。しかし、フォトリソグラフィ工程では、露光時に隣り合う画素のパターン同士が繋がるようにして、すなわち画素間に余分な隙間ができないようにして、所定領域に露光光のショットを行っていく。そのため、露光パターンにズレが発生すると、最終的にはいわゆるショットムラと呼ばれる表示ムラが発生してしまうようになる。
【００１５】
さらに、そのような露光パターンのズレが、上記図６〜図８に示したようなゲート電極１０１ａとソース電極１０２ｂが絶縁膜層１０４を挟んで重なるような構成のＴＦＴ基板の形成時に発生した場合には、画素によって寄生容量Ｃｇｓに差が生じてしまうといったことも起こる。その場合、表示ムラがより顕著に現れやすく、液晶パネルの表示品質を低下させる一因となる。
【００１６】
また、近年では、液晶パネルの大型化、高精細化が進んでいる。しかし、それに伴い、ゲートバスラインの回路遅延によってゲートスキャンパルスの立下りが鈍ってフィードスルー電圧Ｖに分布が生じ、液晶パネル面内に輝度ムラが発生するといった問題も発生する可能性がある。したがって、上記図６〜図８に示したようなゲート電極１０１ａとソース電極１０２ｂが絶縁膜層１０４を挟んで重なるような構成のＴＦＴ基板を用いたときには、その寄生容量Ｃｇｓを小さくすれば、フィードスルー電圧Ｖを小さくしてその分布の発生を抑制することも可能になる。
【００１７】
このように、ＴＦＴ基板内のゲート電極とソース電極との間に生じる寄生容量Ｃｇｓは、そのＴＦＴ基板を液晶パネルに用いたとき、その表示特性に少なからず影響を及ぼすようになる。また、ここに例示したＴＦＴ基板とはソースとドレインが入れ替わっているような構成のＴＦＴ基板についても同様のことが言える。
【００１８】
本発明はこのような点に鑑みてなされたものであり、高い表示品質を得ることのできるＴＦＴ基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明では、上記課題を解決するために、ゲート電極直上にドレイン電極を配置したＴＦＴが絶縁性基板上に形成されたＴＦＴ基板において、凹部が形成された絶縁性基板と、前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に形成された絶縁膜層と、前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたドレイン電極と、を有することを特徴とするＴＦＴ基板が提供される。
【００２０】
このようなＴＦＴ基板によれば、絶縁性基板に凹部が形成され、その凹部を含む領域にＴＦＴのゲート電極が形成され、そのゲート電極が形成された凹部が絶縁膜層で埋め込まれて、その凹部直上の領域を含む領域にドレイン電極が形成されている。それにより、絶縁性基板に凹部を設けなかった場合に比べ、絶縁膜層を挟んだゲート電極とドレイン電極との間の距離が広がるため、その間の寄生容量が小さく抑えられるようになる。
【００２１】
また、本発明では、ゲート電極直上にドレイン電極を配置したＴＦＴが絶縁性基板上に形成されたＴＦＴ基板の製造方法において、絶縁性基板に凹部を形成する工程と、前記絶縁性基板上の前記凹部を含む領域にゲート電極を形成する工程と、前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に絶縁膜層を形成する工程と、前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域にドレイン電極を形成する工程と、を有することを特徴とするＴＦＴ基板の製造方法が提供される。
【００２２】
このようなＴＦＴ基板の製造方法によれば、絶縁性基板に凹部を形成し、その凹部を含む領域にＴＦＴのゲート電極を形成し、そのゲート電極が形成された凹部を絶縁膜層で埋め込み、その凹部直上の領域を含む領域にドレイン電極を形成する。それにより、ゲート電極とドレイン電極との間の寄生容量を小さく抑えたＴＦＴ基板が形成されるようになる。
【発明の効果】
【００２３】
本発明では、ＴＦＴ基板を、絶縁性基板に形成した凹部を含む領域にＴＦＴのゲート電極を形成して、その上に絶縁膜層を形成し、その凹部直上の領域にドレイン電極が配置されるように構成した。これにより、絶縁膜層を挟んで形成されたゲート電極とドレイン電極との間の寄生容量が、絶縁性基板に凹部を設けなかった場合に比べて小さく抑えられるようになる。
【００２４】
そのため、ＴＦＴ基板の形成時に各画素領域の露光パターンにズレが生じてしまったような場合であっても、画素間の寄生容量の差が小さく抑えられるため、ショットムラの程度を軽減することが可能になる。
【００２５】
さらに、ゲート電極とドレイン電極との間の寄生容量を小さく抑えることでフィードスルー電圧を低減することが可能になるため、大型で高精細の液晶パネルにおいても、ゲートバスラインの回路遅延に起因するフィードスルー電圧の分布の発生を抑え、液晶パネル面内での輝度分布を目立たなくすることが可能になる。
【図面の簡単な説明】
【００２６】
【図１】ＴＦＴ基板の一例の要部平面模式図である。
【図２】図１のＡ−Ａ断面模式図である。
【図３】図１のＢ−Ｂ断面模式図である。
【図４】ゲート電極の形成工程の要部斜視模式図である。
【図５】絶縁膜層の形成工程の要部断面模式図である。
【図６】従来のＴＦＴ基板の一例の要部平面模式図である。
【図７】図６のＣ−Ｃ断面模式図である。
【図８】図６のＤ−Ｄ断面模式図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。ここでは本発明が参考とする参考例について、まず説明する。
【００２８】
〔参考例〕
図１はＴＦＴ基板の一例の要部平面模式図、図２は図１のＡ−Ａ断面模式図、図３は図１のＢ−Ｂ断面模式図である。
【００２９】
なお、図１〜図３に示すＴＦＴ基板は、アクティブマトリクス型とし、マトリクス状に配列されたＴＦＴのうちの１つ、すなわち１画素分のみを図示している。また、図１では、ＴＦＴ基板の構成要素のうち、絶縁性基板、絶縁膜層、活性層、エッチングストッパ層および保護膜層は、便宜上、その図示を省略している。
【００３０】
図１〜図３に示すＴＦＴ基板は、ガラス基板等の透明な絶縁性基板１上に、アルミニウム（Ａｌ）やモリブデン（Ｍｏ）等の金属を用いてゲートバスライン２とドレインバスライン３が直交するように形成され、それらの各交差部に、後述する画素電極１０を駆動するためのＴＦＴ４が配置された構造を有している。
【００３１】
絶縁性基板１には、ＴＦＴ４が形成される領域内に所定寸法の凹部１ａが形成されており、このような絶縁性基板１上にゲートバスライン２と同じ材料を用いてゲート電極２ａが形成されている。ゲートバスライン２は、絶縁性基板１上の凹部１ａ外に形成され、一方、ゲート電極２ａは、そのようなゲートバスライン２から連続して凹部１ａ内にまで形成されている。
【００３２】
ゲートバスライン２およびゲート電極２ａが形成された絶縁性基板１上には、全面に窒化シリコン（ＳｉＮ）膜等を用いて絶縁膜層５が形成され、その上には、ＴＦＴ４のチャネルとして機能する動作層６がアモルファスシリコン（ａ−Ｓｉ）等を用いて形成されている。
【００３３】
さらに、この動作層６の上には、所定の不純物をドープしたａ−Ｓｉ等を用いて活性層７が形成され、その活性層７の上には、ドレインバスライン３と同じ材料を用いてドレイン電極３ａおよびソース電極３ｂが形成されている。このうちドレイン電極３ａは、ドレインバスライン３に連続して形成されている。
【００３４】
なお、動作層６の上に形成されているエッチングストッパ層８は、ＳｉＮ膜等を用いて形成され、動作層６と活性層７との間にエッチング選択性がないような場合に、後述のように、ドレイン電極３ａおよびソース電極３ｂの下層に活性層７を形成するエッチングの際に動作層６のチャネル領域を保護する役割を果たす。
【００３５】
このようなトランジスタ構造の上には、ほぼ全面にＳｉＮ膜等を用いて保護膜層９が形成されており、そこに設けられたコンタクトホール９ａを介して、ＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる画素電極１０がソース電極３ｂに接続された状態で形成されている。
【００３６】
このような構造が絶縁性基板１上にマトリクス状に配列され、ＴＦＴ基板が構成されている。上記構成を有するＴＦＴ基板は、例えば次のような手順で形成することができる。ＴＦＴ基板の形成方法を、上記図１〜図３、および次の図４、図５を参照して説明する。ここで、図４および図５はＴＦＴ基板の形成方法の説明図であって、図４はゲート電極の形成工程の要部斜視模式図、図５は絶縁膜層の形成工程の要部断面模式図である。
【００３７】
ＴＦＴ基板を形成する際には、まず、各画素領域について、図４に示すように、ＴＦＴ４を形成する絶縁性基板１上の領域のうち、後に形成するソース電極３ｂの直下にあたる領域に、所定寸法の凹部１ａを形成する。その後、すべての画素領域を含む全面にＡｌやＭｏ等のメタル層を膜厚１５０ｎｍ〜２００ｎｍ程度で形成し、フォトリソグラフィ技術を用いて各画素領域に対して露光を行い、各画素領域にそれぞれゲートバスライン２とゲート電極２ａを同時に形成する。
【００３８】
絶縁性基板１に形成する凹部１ａは、ゲートバスライン２およびゲート電極２ａの形成後にその上にプラズマＣＶＤ（Chemical Vapor Deposition）法等を用いて形成される絶縁膜層５の凹部１ａ以外の領域での膜厚以上の深さで形成する。凹部１ａをそのような深さで形成することにより、ゲート電極２ａとソース電極３ｂとの間に存在する絶縁膜層５の厚みを確保し、凹部１ａを設けなかった場合に比べて寄生容量Ｃｇｓを十分小さくすることが可能になる。
【００３９】
さらに、凹部１ａは、絶縁膜層５の凹部１ａ以外の領域での膜厚以上の幅で形成する。凹部１ａをこのような幅で形成することにより、ゲートバスライン２およびゲート電極２ａの形成後その上にプラズマＣＶＤ法等を用いて絶縁膜層５を形成したときに、凹部１ａ内を絶縁膜層５で確実に埋め、また、絶縁膜層５で埋められた凹部１ａ内に不要な空隙が形成されるのを防ぐことが可能になる。その結果、ゲート電極２ａとソース電極３ｂとの間における空隙に起因した容量変動等を防止し、絶縁性基板１上に各ＴＦＴ４を均質に形成することが可能になる。
【００４０】
さらにまた、この凹部１ａは、図４に示したように、絶縁性基板１の表面から内部に向かってその断面が順テーパ形状となるように形成する。その際、凹部１ａの側壁のテーパ角θは、垂直から４５°までの範囲とすることが望ましい。凹部１ａをこのような形状とすることにより、絶縁膜層５を形成する際、凹部１ａ内に空隙が形成されるのを防ぎ、ＴＦＴ４の均質化を図ることが可能になる。凹部１ａの断面が逆テーパ形状であると、絶縁膜層５の形成時に空隙が形成される可能性が高くなり、均質なＴＦＴ４の形成が難しくなる。また、テーパ角が４５°よりも大きくなると、ＴＦＴ４の形成面積が必要以上に大きくなってしまう。
【００４１】
凹部１ａ、ゲートバスライン２およびゲート電極２ａの形成後は、それらの表面を覆うようすべての画素領域を含む全面にＳｉＮ等の絶縁膜で絶縁膜層５を形成する。この絶縁膜層５の形成の際は、前述のようにプラズマＣＶＤ法等を用い、図５に示すように、まず絶縁膜を膜厚４００ｎｍ程度で堆積し、その後さらにその上に絶縁膜を膜厚４００ｎｍ程度で堆積する。この堆積処理を繰り返して順次絶縁膜を積層していき、最終的に所定膜厚の絶縁膜層５を形成する。
【００４２】
凹部１ａを上記のような寸法あるいは形状とすることに加え、このような方法で絶縁膜層５を形成することにより、一気に所定膜厚まで絶縁膜を堆積していった場合に比べ、凹部１ａの底面や側壁あるいは凹部１ａ内に形成されたゲート電極２ａの表面にも隙間なく絶縁膜が堆積され、画素間の寄生容量Ｃｇｓの変動を抑え、ＴＦＴ４のいっそうの均質化を図ることが可能になる。
【００４３】
絶縁膜層５の形成後は、すべての画素領域を含む全面にａ−Ｓｉ等を形成し、フォトリソグラフィ技術を用いて各画素領域に対して露光を行い、各画素領域にそれぞれ動作層６を形成する。その後、全面にＳｉＮ膜等の絶縁膜を形成し、フォトリソグラフィ技術を用いて各画素領域にそれぞれエッチングストッパ層８を形成する。
【００４４】
次いで、すべての画素領域を含む全面に、不純物をドープしたａ−Ｓｉ等の層およびＡｌ等のメタル層を順に積層形成し、フォトリソグラフィ技術を用いて各画素領域に対して露光を行う。それにより、各画素領域にそれぞれ活性層７を形成すると共に、ドレインバスライン３およびドレイン電極３ａ並びにソース電極３ｂを同時に形成する。
【００４５】
最後に、すべての画素領域に渡って全面に保護膜層９を形成し、各画素領域にコンタクトホール９ａを形成した後、全面にＩＴＯ等の透明導電膜を形成し、フォトリソグラフィ技術を用いて各画素領域に対して露光を行い、各画素領域にそれぞれ、コンタクトホール９ａを介してＴＦＴ４のソース電極３ｂに接続された画素電極１０を形成する。
【００４６】
このように、上記構成のＴＦＴ基板では、絶縁性基板１上にマトリクス状に配列されている各ＴＦＴ４についてそれぞれ、絶縁性基板１に設けた凹部１ａを含む領域にゲート電極２ａを形成し、絶縁膜層５で埋め込まれた凹部１ａの直上にソース電極３ｂを形成するようにしている。そのため、このような凹部１ａが設けられていないような場合（図６〜図８参照）に比べ、ゲート電極２ａとそれに対向するソース電極３ｂとの間隔を広げることができ、寄生容量Ｃｇｓを低減することが可能になる。
【００４７】
このようにしてＴＦＴ基板内に生じる寄生容量Ｃｇｓを低減することにより、たとえＴＦＴ基板形成時に各画素領域の露光パターンにズレが生じた場合であっても、画素間の寄生容量Ｃｇｓの差が小さく抑えられるために、ショットムラの程度を軽減することができるようになる。
【００４８】
さらに、ＴＦＴ基板内に生じる寄生容量Ｃｇｓを低減することにより、フィードスルー電圧Ｖを低減することが可能になる。そのため、上記構成のＴＦＴ基板を例えば大型で高精細の液晶パネルに適用した場合には、ゲートバスライン２の回路遅延によって生じるスキャンパルスの鈍りが引き起こすフィードスルー電圧Ｖの分布の発生を抑えることが可能になる。その結果、液晶パネル面内での輝度分布を目立たなくすることができるようになる。
【実施例】
【００４９】
なお、以上の参考例の説明では、ゲート電極とソース電極が絶縁膜層を挟んで重なるように配置されたＴＦＴについて述べたが、本発明は、ソースとドレインが入れ替わった構成、すなわちゲート電極とドレイン電極が絶縁膜層を挟んで重なるように配置されたＴＦＴを備えるＴＦＴ基板に係るものである。
【００５０】
以上述べたようなＴＦＴ基板を液晶パネルに用いることにより、その表示品質を高めることが可能になる。また、そのような液晶パネルを用いることにより、表示品質の高い液晶表示装置を実現することが可能になる。
【産業上の利用可能性】
【００５１】
本発明の薄膜トランジスタ基板およびその製造方法は、液晶表示装置の液晶パネルおよび液晶パネルの製造方法に用いることができる。
【００５２】
（付記１） 基板上にＴＦＴが形成されたＴＦＴ基板において、
凹部が形成された絶縁性基板と、
前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、
前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に形成された絶縁膜層と、
前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたソース・ドレイン電極と、
を有することを特徴とするＴＦＴ基板。
【００５３】
（付記２） 前記凹部は、深さが前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上であることを特徴とする付記１記載のＴＦＴ基板。
【００５４】
（付記３） 前記凹部は、幅が前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上であることを特徴とする付記１記載のＴＦＴ基板。
【００５５】
（付記４） 前記凹部は、断面が前記絶縁性基板の表面から内部に向かって順テーパ形状であることを特徴とする付記１記載のＴＦＴ基板。
【００５６】
（付記５） 前記凹部は、側壁のテーパ角が垂直から４５°までの範囲であることを特徴とする付記４記載のＴＦＴ基板。
【００５７】
（付記６） 基板上にＴＦＴが形成されたＴＦＴ基板の製造方法において、
絶縁性基板に凹部を形成する工程と、
前記絶縁性基板上の前記凹部を含む領域にゲート電極を形成する工程と、
前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に絶縁膜層を形成する工程と、
前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域にソース・ドレイン電極を形成する工程と、
を有することを特徴とするＴＦＴ基板の製造方法。
【００５８】
（付記７） 前記絶縁性基板に前記凹部を形成する工程においては、
前記凹部を、深さが前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上になるように形成することを特徴とする付記６記載のＴＦＴ基板の製造方法。
【００５９】
（付記８） 前記絶縁性基板に前記凹部を形成する工程においては、
前記凹部を、幅が前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上になるように形成することを特徴とする付記６記載のＴＦＴ基板の製造方法。
【００６０】
（付記９） 前記絶縁性基板に前記凹部を形成する工程においては、
前記凹部を、断面が前記絶縁性基板の表面から内部に向かって順テーパ形状になるように形成することを特徴とする付記６記載のＴＦＴ基板の製造方法。
【００６１】
（付記１０） 前記凹部を、断面が前記絶縁性基板の表面から内部に向かって順テーパ形状になるように形成する際には、
前記凹部を、側壁のテーパ角が垂直から４５°までの範囲になるように形成することを特徴とする付記９記載のＴＦＴ基板の製造方法。
【００６２】
（付記１１） ＴＦＴ基板を用いた液晶パネルにおいて、
前記ＴＦＴ基板は、凹部が形成された絶縁性基板と、前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、前記絶縁性基板上に前記ゲート電極が形成された前記凹部を埋め込むように形成された絶縁膜層と、前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたソース・ドレイン電極と、を有することを特徴とする液晶パネル。
【００６３】
（付記１２） ＴＦＴ基板を用いた液晶表示装置において、
前記ＴＦＴ基板は、凹部が形成された絶縁性基板と、前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、前記絶縁性基板上に前記ゲート電極が形成された前記凹部を埋め込むように形成された絶縁膜層と、前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたソース・ドレイン電極と、を有することを特徴とする液晶表示装置。
【符号の説明】
【００６４】
１ 絶縁性基板
１ａ 凹部
２ ゲートバスライン
２ａ ゲート電極
３ ドレインバスライン
３ａ ドレイン電極
３ｂ ソース電極
４ ＴＦＴ
５ 絶縁膜層
６ 動作層
７ 活性層
８ エッチングストッパ層
９ 保護膜層
９ａ コンタクトホール
１０ 画素電極
【特許請求の範囲】
【請求項１】
ゲート電極直上にドレイン電極を配置した薄膜トランジスタが絶縁性基板上に形成された薄膜トランジスタ基板において、
凹部が形成された絶縁性基板と、
前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、
前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に形成された絶縁膜層と、
前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたドレイン電極と、
を有することを特徴とする薄膜トランジスタ基板。
【請求項２】
前記凹部は、深さが前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上であることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記凹部は、幅が前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上であることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記凹部は、断面が前記絶縁性基板の表面から内部に向かって順テーパ形状であることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項５】
ゲート電極直上にドレイン電極を配置した薄膜トランジスタが絶縁性基板上に形成された薄膜トランジスタ基板の製造方法において、
絶縁性基板に凹部を形成する工程と、
前記絶縁性基板上の前記凹部を含む領域にゲート電極を形成する工程と、
前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に絶縁膜層を形成する工程と、
前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域にドレイン電極を形成する工程と、
を有することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１】
ゲート電極直上にドレイン電極を配置した薄膜トランジスタが絶縁性基板上に形成された薄膜トランジスタ基板において、
凹部が形成された絶縁性基板と、
前記絶縁性基板上の前記凹部を含む領域に形成されたゲート電極と、
前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に形成された絶縁膜層と、
前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域に形成されたドレイン電極と、
を有することを特徴とする薄膜トランジスタ基板。
【請求項２】
前記凹部は、深さが前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上であることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記凹部は、幅が前記絶縁性基板の前記凹部以外の領域上に形成された前記絶縁膜層の膜厚以上であることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記凹部は、断面が前記絶縁性基板の表面から内部に向かって順テーパ形状であることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項５】
ゲート電極直上にドレイン電極を配置した薄膜トランジスタが絶縁性基板上に形成された薄膜トランジスタ基板の製造方法において、
絶縁性基板に凹部を形成する工程と、
前記絶縁性基板上の前記凹部を含む領域にゲート電極を形成する工程と、
前記ゲート電極が形成された前記凹部を埋め込むように前記絶縁性基板上に絶縁膜層を形成する工程と、
前記絶縁膜層で埋め込まれた前記凹部の直上の領域を含む領域にドレイン電極を形成する工程と、
を有することを特徴とする薄膜トランジスタ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１８２３４５（Ｐ２００９−１８２３４５Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００９−１１７８６９（Ｐ２００９−１１７８６９）
【出願日】平成２１年５月１４日（２００９．５．１４）
【分割の表示】特願２００５−１５６９２４（Ｐ２００５−１５６９２４）の分割
【原出願日】平成１７年５月３０日（２００５．５．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２１年５月１４日（２００９．５．１４）
【分割の表示】特願２００５−１５６９２４（Ｐ２００５−１５６９２４）の分割
【原出願日】平成１７年５月３０日（２００５．５．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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