薄膜トランジスタ
【課題】薄膜トランジスタのオン電流及びオフ電流に係る問題点を解決することを課題の一とする。
【解決手段】薄膜トランジスタにおいて、ゲート絶縁層と、ソース領域及びドレイン領域との間であって、且つ少なくともソース領域及びドレイン領域側に、窒素を有し且つ非晶質構造の中で結晶領域を有する半導体層をバッファ層として有する。非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【解決手段】薄膜トランジスタにおいて、ゲート絶縁層と、ソース領域及びドレイン領域との間であって、且つ少なくともソース領域及びドレイン領域側に、窒素を有し且つ非晶質構造の中で結晶領域を有する半導体層をバッファ層として有する。非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその作製方法、並びに該薄膜トランジスタを用いた半導体装置及び表示装置に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−０５３２８３号公報
【特許文献２】特開平５−１２９６０８号公報
【特許文献３】特開２００５−０４９８３２号公報
【特許文献４】特開平７−１３１０３０号公報
【特許文献５】特開２００５−１９１５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【０００５】
多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。
【０００６】
しかし、多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。
【０００７】
ところで、表示パネルの製造に用いられているガラス基板は、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ガラス基板の大型化はコストミニマム設計の思想に基づいている。
【０００８】
これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。
【０００９】
そこで本発明の一態様は、薄膜トランジスタのオン電流及びオフ電流に係る上記問題点を解決することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、薄膜トランジスタにおいて、ゲート絶縁層と、ソース領域及びドレイン領域との間であって、少なくともソース領域及びドレイン領域側に、非晶質構造の中に結晶領域を有する半導体層をバッファ層として有することを要旨とする。
【００１１】
また、本発明の一態様は、薄膜トランジスタにおいて、ゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層とソース領域及びドレイン領域の間にあるバッファ層とを有し、バッファ層は、非晶質構造の中に結晶領域を有することを要旨とする。
【００１２】
また、本発明の一態様は、薄膜トランジスタにおいて、ゲート絶縁層と、ゲート絶縁層に接するバッファ層と、バッファ層に一部接するソース領域及びドレイン領域とを有し、バッファ層は、非晶質構造の中に少なくとも粒径が１ｎｍ以上１０ｎｍ以下の結晶粒（微小結晶粒ともいう。）を有することを要旨とする。
【００１３】
また、本発明の一態様は、薄膜トランジスタにおいて、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、を有し、半導体層において、ゲート絶縁層側には、微結晶半導体が形成され、半導体層において、不純物半導体層側には、非晶質構造の中に結晶領域が離散していることを要旨とする。
【００１４】
当該バッファ層は、ゲート絶縁層と接する面とは反対側、所謂バックチャネル側に配設される。
【００１５】
非晶質構造の中に結晶領域を有する半導体層において、窒素が含まれる。このときの、二次イオン質量分析法によって計測される窒素濃度は、１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、好ましくは２×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、より好ましくは３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３である。
【００１６】
また、非晶質構造の中に結晶領域を有する半導体層は、低温フォトルミネッセンス分光によるスペクトルのピーク領域は、１．３１ｅＶ以上１．３９ｅＶ以下である。
【００１７】
また、非晶質構造の中に結晶領域を有する半導体層は、非晶質半導体、代表的にはアモルファスシリコンのバンドギャップのバンドテールと比較して、傾斜が急峻である。このため、バンドギャップが広くなり、従来の非晶質半導体層と比較して、トンネル電流が流れにくくなる。
【００１８】
非晶質構造の中に結晶領域を有する半導体層は、微結晶半導体の生成が可能な混合比で半導体材料ガス（例えば、水素化シリコンガス、フッ化シリコンガス、塩化シリコンガス、水素化ゲルマニウムガス、フッ化ゲルマニウムガス、塩化ゲルマニウムガス等）と希釈ガスを反応ガスとして用いて形成される。当該反応ガスが導入された、酸素濃度を低減させた超高真空反応室内において、所定の圧力を維持してグロー放電プラズマを生成する。これにより反応室内に置かれた基板に被膜が堆積されるが、結晶核の生成または成長を妨げる不純物元素を反応室中に含ませて、当該不純物元素の濃度を制御することで、非晶質構造の中に結晶領域として錐形状結晶領域及び／または微小結晶粒を形成する。
【００１９】
基板上に被膜が堆積される際に、結晶核の生成を低減するように不純物元素の濃度を制御して、結晶核を生成し、その結晶核を基に逆錐形状結晶領域を形成する。また、基板上に被膜が堆積される際に、結晶核の生成を抑制するように不純物元素の濃度を制御して、結晶核の生成を抑制して、微小結晶粒を形成する。また、被膜の下地層が結晶性を有する半導体層の場合、結晶成長を低減するように不純物元素の濃度を制御して、結晶成長を低減しつつ非晶質構造を堆積することで、順錐形結晶領域を形成する。
【００２０】
結晶核の生成、及び結晶成長を低減または抑制する不純物元素としては、窒素若しくは窒化物が好ましい。
【００２１】
非晶質構造の中に結晶領域を有する半導体層において、二次イオン質量分析法によって計測される窒素濃度を３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、結晶核の生成を制御して、結晶核を生成しないようにして、微小結晶粒を形成する。
【００２２】
また、非晶質構造の中に結晶領域を有する半導体層において、二次イオン質量分析法によって計測される窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とすることで、錐形状結晶領域の成長端となる結晶核の生成位置と生成密度を制御する。または錐形状結晶領域の結晶成長を制御する。
【００２３】
結晶領域の一形態である錐形状結晶領域には、ボトムゲート型の薄膜トランジスタの場合、ゲート絶縁層からソース領域及びドレイン領域に向かって幅が狭まる錐形状の結晶領域（以下、順錐形ともいう。）がある。また、ゲート絶縁層、またはゲート絶縁層に接する半導体層と、結晶領域を有する半導体層の界面から、ソース領域及びドレイン領域に向けて、略放射状に成長した逆錐形がある。
【００２４】
ここで、順錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面よりソース領域及びドレイン領域側に存在するものをいう。即ち、非晶質構造の中に結晶領域を有する半導体層が堆積される方向に向けて、幅が狭まった形状である。これは、非晶質構造の中に結晶領域を有する半導体層の下地となる半導体層が、微結晶半導体層または結晶性半導体層の場合、半導体層を種結晶として、部分的に結晶成長させる条件で非晶質構造の中に結晶領域を有する半導体層を堆積させることで、結晶領域の幅が狭まるように結晶成長するため形成される。
【００２５】
ここで、逆錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面より基板側に存在するものをいう。即ち、非晶質構造の中に結晶領域を有する半導体層が堆積される方向に向けて、略放射状に成長した形状である。離散的に形成された結晶核のそれぞれが、被膜の堆積と共に結晶の方位に沿って成長することで、結晶領域は、結晶核を起点として非晶質構造の中に結晶領域を有する半導体層が堆積される方向と垂直な面の面内方向に拡がるように成長する。
【００２６】
また、錐形状結晶領域内には単結晶または双晶を含む。また、非晶質構造内において錐形状結晶領域は、離散しているため、結晶粒界が少ない。なお、双晶とは、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることをいう。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する領域は実質的に結晶粒界が存在しないと見なすことができる。
【００２７】
結晶領域の一形態である微小結晶粒は、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の結晶粒である。堆積原料ガスに窒素を含ませることにより、結晶核の生成を妨げるため、結晶核にならない微小結晶粒を形成することができる。また、半導体層中の微小結晶粒の密度を高めることにより、結晶成分比が高くなる。
【００２８】
以上のことから、薄膜トランジスタにおいて、チャネル形成領域と、ソース領域及びドレイン領域との間にバッファ層として、非晶質構造の中に結晶領域を有する半導体層を設けることにより、ソース領域またはドレイン領域に電圧が印加されたときのバッファ層の厚さ方向における抵抗を下げることが可能である。特に、バッファ層としてソース領域及びドレイン領域の直下に非晶質構造の中に結晶領域を有する半導体層を設けることにより、非晶質半導体層をゲート絶縁層と、ソース領域及びドレイン領域との間に設けた薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めることができる。
【００２９】
また、非晶質構造の中に結晶領域を有する半導体層は、非晶質半導体、代表的にはアモルファスシリコンのバンドギャップのバンドテールと比較して、傾斜が急峻となり、バンドギャップが広くなり、トンネル電流が流れにくくなる。このため、オフ電流が流れる領域にバッファ層として非晶質構造の中に結晶領域を有する半導体層を設けることにより、微結晶半導体をゲート絶縁層と、ソース領域及びドレイン領域との間に設けた薄膜トランジスタと比較して、オフ電流を低減することができる。
【００３０】
なお、シリコン中にあって、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素、例えば酸素のような不純物元素の濃度は、低減させる。すなわち、酸素については二次イオン質量分析法によって計測される濃度を５×１０１８ｃｍ−３以下とすることが好ましい。
【００３１】
なお、ここでは、他の計測法が示されていない濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）の測定値によるものである。
【００３２】
なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
【００３３】
また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
【発明の効果】
【００３４】
以上により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一形態に係る薄膜トランジスタの一例を説明する図である。
【図２】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図３】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図４】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図５】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図６】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図７】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図８】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図９】本発明の一形態に係る薄膜トランジスタの一例を説明する図である。
【図１０】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図１１】本発明の一形態に係る薄膜トランジスタの一例を説明する図である。
【図１２】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図１３】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図１４】本発明の一形態に係る薄膜トランジスタの一例を説明する図である。
【図１５】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図１６】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図１７】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図１８】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図１９】本発明の一形態に係る薄膜トランジスタの作製方法に適用可能な装置を説明する図である。
【図２０】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２１】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２２】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２３】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２４】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２５】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２６】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図２７】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図２８】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図２９】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図３０】本発明の一形態に適用可能な多階調マスクを説明する図である。
【図３１】本発明の一形態の薄膜トランジスタを適用可能な表示パネルを説明する図である。
【図３２】本発明の一形態の薄膜トランジスタを適用可能な電子機器等を説明する図である。
【図３３】本発明の一形態の薄膜トランジスタを適用可能な電子機器等を説明する図である。
【図３４】本発明の一形態の薄膜トランジスタを適用可能な電子機器等を説明する図である。
【図３５】実施例１で作製した薄膜トランジスタの断面構造を説明する図である。
【図３６】実施例２で作製した薄膜トランジスタの電気特性を説明する図である。
【図３７】実施例２で作製した薄膜トランジスタの信頼性を説明する図である。
【図３８】実施例３で作製した薄膜トランジスタの電気特性を説明する図である。
【図３９】実施例４で示す断面ＴＥＭ像を説明する図である。
【図４０】実施例４で示す断面ＴＥＭ像を説明する図である。
【図４１】実施例４で示す断面ＴＥＭ像を説明する図である。
【図４２】実施例４で示す断面ＴＥＭ像を説明する図である。
【図４３】半導体層の原子軌道を説明する図である。
【図４４】半導体層の原子軌道を説明する図である。
【図４５】実施例５で作製した薄膜トランジスタの電気特性を説明する図である。
【図４６】比較例で作製した薄膜トランジスタの電気特性を説明する図である。
【図４７】実施例６で作製した薄膜トランジスタの電気特性を説明する図である。
【図４８】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図４９】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図５０】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図５１】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図５２】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【発明を実施するための形態】
【００３６】
実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３７】
（実施の形態１）
本実施の形態では、薄膜トランジスタの形態の一例について、図面を参照して説明する。
【００３８】
図１は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図１（Ａ）に示す薄膜トランジスタは、基板１０１上にゲート電極層１０３を有し、ゲート電極層１０３を覆うゲート絶縁層１０７を有し、ゲート絶縁層１０７上に接するチャネル形成領域として機能する半導体層１１５を有し、半導体層１１５上にバッファ層１３１を有し、バッファ層１３１上の一部に接するソース領域及びドレイン領域１２９を有する。また、ソース領域及びドレイン領域１２９上に接する配線層１２３、１２５を有する。配線層１２３、１２５はソース電極及びドレイン電極を構成する。また、各層は所望の形状にパターン形成されている。ここでは、バッファ層１３１を、非晶質構造の中に結晶領域を有する半導体層で形成することを特徴とする。
【００３９】
図１（Ｂ）に示すように、半導体層１１５において、ゲート電極層１０３と重畳する領域であり、且つゲート絶縁層１０７側の領域１７１が、チャネルとして機能する。また、バッファ層１３１において、ゲート絶縁層１０７と反対側であり、且つソース領域及びドレイン領域１２９に接しない領域１７２がバックチャネルとして機能する。また、バッファ層１３１において、ドレイン領域に接する側の領域１７３が空乏層となる。また、バッファ層１３１と、ソース領域またはドレイン領域とが接する領域１７４が接合領域である。
【００４０】
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。
【００４１】
ゲート電極層１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてもよい。
【００４２】
例えば、ゲート電極層１０３の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層構造、銅層上にモリブデン層が積層された二層構造、銅層上に窒化チタン層若しくは窒化タンタル層が積層された二層構造、または窒化チタン層とモリブデン層とが積層された二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金の層と、窒化チタン層またはチタン層とが積層された積層とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低い層から半導体層への金属元素の拡散を防止することができる。
【００４３】
ゲート絶縁層１０７は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、ゲート絶縁層１０７を酸化窒化シリコン層により形成することで、半導体層１１５に微結晶半導体層を形成した場合、薄膜トランジスタの閾値電圧の変動を低減することができる。
【００４４】
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００４５】
半導体層１１５は、微結晶半導体層、非晶質半導体層、または非晶質構造の中に結晶領域を有する半導体層を用いて形成する。微結晶半導体層、非晶質半導体層、または非晶質構造の中に結晶領域を有する半導体層としては、シリコン、ゲルマニウム、またはシリコンゲルマニウムを用いることができる。なお、半導体層１１５は、ｎ型の導電性を付与するリンまたはｐ型の導電性を付与するボロンが添加されてもよい。また、半導体層１１５は、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、モリブデン、タングステン、コバルト、ニッケル、白金等のシリコンと反応してシリサイドを形成する金属元素が添加されていてもよい。半導体層１１５にｎ型の導電性を付与するリン、ｐ型の導電性を付与するボロン、またはシリコンと反応してシリサイドを形成する金属元素等を添加することにより、半導体層のキャリア移動度を高めることが可能であるため、当該半導体層をチャネル形成領域とする薄膜トランジスタの電界効果移動度を高めることができる。半導体層１１５の厚さを、３〜１００ｎｍ、または５〜５０ｎｍとすることが好ましい。
【００４６】
微結晶半導体層とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む層である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶１１５ａが基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶１１５ａの界面には、結晶粒界１１５ｂが形成される。また、柱状結晶または針状結晶１１５ａの間には、非晶質構造１１５ｃが存在している。（図２（Ａ）参照）。
【００４７】
また、微結晶半導体層に含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、１×１０１８ｃｍ−３未満とすることが好ましい。
【００４８】
また、微結晶半導体層において、ゲート絶縁層１０７との界面において、非晶質層１１５ｄが形成され、その上に柱状結晶または針状結晶１１５ａが形成されても良い（図２（Ｂ）参照）。
【００４９】
また、図２（Ｃ）に示すように、ゲート絶縁層１０７と半導体層１１５との界面において、非晶質構造が無く、ゲート絶縁層１０７の表面から柱状結晶または針状結晶１１５ａが形成されてもよい。このようにゲート絶縁層１０７と半導体層１１５との界面に非晶質構造がないことで、結晶性の高い柱状結晶または針状結晶１１５ａをキャリアが移動するため、薄膜トランジスタのオン電流及び電界効果移動度を上昇させることができる。
【００５０】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませてもよい。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませてもよく、これにより格子歪みをさらに助長させることで、微結晶の構造の安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００５１】
ここで、本実施の形態の主要な特徴の一つであるバッファ層１３１の構造に関し、図３に示す。バッファ層１３１は、非晶質構造の中において、結晶領域を有する。結晶領域とは、錐形状の結晶領域及び／または微小結晶粒である。また、結晶領域は分散している。即ち、結晶領域は離散している。バッファ層１３１の厚さは、５０〜３５０ｎｍ、または１２０〜２５０ｎｍとすることが好ましい。
【００５２】
また、バッファ層１３１は、二次イオン質量分析法によって計測される窒素濃度は、１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、２×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３である。
【００５３】
また、バッファ層１３１は、低温フォトルミネッセンス分光によるスペクトルのピーク領域は、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体層、代表的には微結晶シリコン層を低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、非晶質構造の中に結晶領域を有する半導体層は、微結晶半導体層とは異なる。
【００５４】
錐形状の結晶領域は、半導体層１１５及びバッファ層１３１の界面から、バッファ層１３１が堆積される方向に向けて、略放射状に成長した錐形状（逆錐形）と、半導体層１１５及びバッファ層１３１の界面から、バッファ層１３１が堆積される方向に向けて、幅が狭まる錐形状（順錐形）とがある。
【００５５】
はじめに、逆錐形について図３を用いて示す。
【００５６】
図３（Ａ）に示すように、バッファ層１３１においては、非晶質構造１３１ｂ中で結晶領域１３１ａが分散する。即ち、結晶領域１３１ａが離散している。
【００５７】
図３に示す結晶領域１３１ａの形状は、逆錐形である。ここで、逆錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面より基板１０１側に存在するものをいう。即ち、バッファ層１３１が堆積される方向に向けて、略放射状に成長した形状である。離散的に形成された結晶核のそれぞれが、バッファ層の形成と共に結晶の方位に沿って成長することで、結晶領域は、結晶核を起点としてバッファ層１３１が堆積される方向と垂直な面の面内方向に拡がるように成長する。また、結晶領域１３１ａ内には単結晶または双晶を含む。
【００５８】
バッファ層に含まれる結晶領域の一形態は、図３（Ｂ−１）に示すように、結晶領域１３１ｄの頂点が半導体層１１５と接するように形成し、且つ結晶成長がバッファ層の堆積方向に連続的に成長している。
【００５９】
このような結晶領域は、バッファ層の堆積初期における窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とし、堆積方向に対して徐々に窒素の濃度を低減することにより、形成することができる。バッファ層に上記濃度の窒素を有することで、結晶領域の高さを制御することが可能であり、結晶領域の高さのばらつきを低減することができる。この結果、複数の薄膜トランジスタにおけるトランジスタ特性のばらつきを低減することができる。
【００６０】
バッファ層に含まれる結晶領域の一形態は、図３（Ｂ−２）に示すように、結晶領域１３１ｅの頂点が半導体層１１５と接せず、一定の距離を置いてから頂点が形成され、且つ結晶成長がバッファ層の堆積方向に連続的に成長している。
【００６１】
このような結晶領域は、バッファ層の堆積初期における窒素濃度を３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とし、堆積方向に対して徐々に窒素の濃度を低減することにより、形成される。
【００６２】
バッファ層に含まれる結晶領域の一形態は、図３（Ｂ−３）に示すように、結晶領域１３１ｆの頂点が半導体層１１５と接するように形成し、且つ結晶成長がバッファ層の堆積方向の途中で途切れており、結晶領域１３１ｆ上に非晶質構造が形成される。
【００６３】
このような結晶領域は、バッファ層の堆積初期における窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とし、堆積方向に対して徐々に窒素の濃度を低減して、結晶を成長させた後、窒素濃度を３×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下まで高めることで、形成される。
【００６４】
なお、図３（Ｂ−３）においては、結晶領域の頂点が半導体層１１５に接しているが、図３（Ｂ−２）と同様の条件により、頂点が半導体層１１５に接せず、且つ堆積方向の途中で成長が途切れた結晶領域となりうる。
【００６５】
バッファ層に含まれる結晶領域の一形態は、図３（Ｂ−４）に示すように、堆積方向に対して複数の逆錐形の結晶領域が積み重なった構造１３１ｇとなりうる。
【００６６】
このような結晶領域は、バッファ層の堆積初期における窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とし、堆積方向に対して徐々に窒素の濃度を低減して、結晶を成長させた後、窒素濃度を３×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下まで高める。この後、窒素濃度を低減することで形成される。
【００６７】
なお、図３（Ｂ−４）においては、結晶領域の頂点が半導体層１１５に接しているが、図３（Ｂ−２）と同様の条件により、頂点が半導体層１１５に接しない構造となりうる。
【００６８】
なお、結晶領域１３１ａ、１３１ｄ〜１３１ｇに、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。また、非晶質構造１３１ｂには、窒素が含まれる。ＮＨ基またはＮＨ２基が含まれる場合がある。
【００６９】
また、バッファ層１３１は、図３（Ｃ）に示すように、非晶質構造１３１ｂ中に微小結晶粒１３１ｃが分散する形態がある。微小結晶粒１３１ｃとは上記結晶領域の成長核とならない程度の微小な大きさ、代表的には１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の微小な大きさの結晶粒である。微小結晶粒はバッファ層１３１中の窒素の濃度を制御することで形成することができる。また、微小結晶粒の外側、即ち、非晶質構造１３１ｂと接する側には、多くの窒素が偏析しやすい。このため、窒素、好ましくはＮＨ基またはＮＨ２基が微小結晶粒１３１ｃ及び非晶質構造１３１ｂの界面において多く存在する場合がある。
【００７０】
なお、バッファ層１３１中において、微小結晶粒１３１ｃは、分散していてもよい。または、バッファ層１３１中において微小結晶粒１３１ｃが凝集していてもよい。更には、分散した微小結晶粒１３１ｃ及び凝集した微小結晶粒１３１ｃが存在してもよい。
【００７１】
また、バッファ層１３１は、図３（Ｄ）に示すように、非晶質構造１３１ｂで結晶領域１３１ａ及び微小結晶粒１３１ｃが分散する形態がある。
【００７２】
なお、微小結晶粒１３１ｃに窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。
【００７３】
次に、順錐形の結晶領域について図４を用いて示す。
【００７４】
図４（Ａ）に示すように、半導体層１１５上に、非晶質構造１３１ｂ中に順錐形の結晶領域１３１ｈを有するバッファ層１３１が形成される。バッファ層１３１中では、非晶質構造１３１ｂ中で結晶領域１３１ｈが分散する。即ち、結晶領域１３１ｈが離散している。
【００７５】
図４に示す結晶領域１３１ｈの形状は、順錐形である。ここで、順錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面よりソース領域及びドレイン領域１２９側に存在するものをいう。即ち、バッファ層１３１が堆積される方向に向けて、幅が狭まった形状である。これは、半導体層１１５が微結晶半導体層または結晶性半導体層の場合、半導体層１１５を種結晶として、部分的に結晶成長させる条件でバッファ層１３１を堆積させることで、結晶領域１３１ｈの幅が狭まるように結晶成長するため形成される。ここでは、便宜的に半導体層１１５と、結晶領域１３１ｈが接するように破線で示しているが、半導体層１１５の一部成長した領域が結晶領域１３１ｈとなる。また、結晶領域１３１ｈ内には単結晶または双晶を含む。
【００７６】
バッファ層に含まれる結晶領域の一形態は、図４（Ａ）に示すように、結晶領域１３１ｈの底面が半導体層１１５と接し、頂点が非晶質構造１３１ｂ中にある形状を有する。
【００７７】
このような結晶領域は、バッファ層の堆積中における窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３とすることにより、形成することができる。
【００７８】
バッファ層に含まれる結晶領域の一形態は、図４（Ｂ）に示すように、結晶領域１３１ｉ頂点がソース領域またはドレイン領域１２９と接する形状を有する。なお、このような場合は非晶質構造１３１ｂに対する結晶領域１３１ｉの割合が低いことが好ましい。この結果、薄膜トランジスタのオフ電流を低減することができる。
【００７９】
このような結晶領域は、バッファ層の堆積中における窒素濃度を、好ましくは１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、好ましくは２×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることにより、形成される。
【００８０】
なお、結晶領域１３１ｈ、１３１ｉに、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。また、非晶質構造１３１ｂには、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。
【００８１】
バッファ層に含まれる結晶領域の一形態は、図４（Ｃ）に示すように、非晶質構造１３１ｂにおいて結晶領域１３１ｈまたは結晶領域１３１ｉと、微小結晶粒１３１ｃとが分散する形態がある。
【００８２】
以上の構造により、ソース領域またはドレイン領域に電圧が印加されたときの、バッファ層１３１の縦方向における抵抗、即ち、半導体層と、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。特に、ソース領域及びドレイン領域の直下にバッファ層として非晶質構造の中に結晶領域を有する半導体層を設けることにより、薄膜トランジスタのオン電流を高めることができる。
【００８３】
また、図４（Ａ）乃至（Ｃ）において、半導体層１１５とバッファ層１３１の界面は、結晶領域１３１ｈ及び非晶質構造１３１ｂとなっているが、図４（Ｄ）に示すように、半導体層１１５が微結晶半導体層の場合は、半導体層１１５とバッファ層１３１の界面は、結晶領域である場合もある。これは、バッファ層１３１を形成する際、半導体層１１５である微結晶半導体層が種結晶となり、バッファ層１３１の堆積初期においては、結晶成長するため、半導体層１１５上全面に結晶領域が成長する。その後、徐々に結晶性が抑制され、順錐形となる結晶領域１３１ｊが形成されるためである。
【００８４】
この場合、結晶領域１３１ｊに、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。また、非晶質構造１３１ｂには、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。
【００８５】
なお、図４（Ａ）〜図４（Ｄ）において、ゲート絶縁層１０７と半導体層１１５の界面から、結晶領域１３１ｈ〜１３１ｊの先端までの距離は、３〜４１０ｎｍ、好ましくは、２０〜１００ｎｍであることが好ましい。また、結晶核の生成を低減または抑制する不純物元素として、酸素及び窒素があるが、シリコン中にあって、キャリアトラップを生成しない不純物元素（例えば、窒素）を選択する。一方、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素（例えば酸素）の濃度は低減させる。従って、窒素濃度を低減させず酸素濃度を低減させるとよい。具体的には、酸素については二次イオン質量分析法によって計測される濃度を５×１０１８ｃｍ−３以下とするとよい。
【００８６】
また、窒素の濃度は、バッファ層が半導体性を保つ濃度であり、且つダングリングボンドが低減し、キャリア移動度が上昇する範囲であることが好ましい。窒素の濃度が高すぎると、半導体性が低下し、絶縁性が増してしまい、オン電流が低下する。また、窒素の濃度が低すぎると、従来の非晶質半導体層と同様となり、キャリア移動度が上昇しないと共に、バッファ層の欠陥準位が増加する。
【００８７】
上記説明したように、錐形状の結晶領域は離散的に存在する。結晶領域を離散的に存在させるためには、結晶の核生成密度を制御することが必要である。窒素濃度を制御することで、結晶領域の核生成密度を制御し、結晶領域を離散的に存在せしめることが可能である。また、結晶領域が、バッファ層におけるソース領域及びドレイン領域方向、即ちチャネル長方向において、離散しているため、オフ電流を低減することができる。特に、バッファ層のソース領域及びドレイン領域の間におけるチャネル長方向において、離散しているため、オフ電流を低減することができる。
【００８８】
ソース領域及びドレイン領域１２９は、一導電型を付与する不純物元素が添加された半導体層（以下、不純物半導体層と示す。）を形成すればよい。ｎチャネル型の薄膜トランジスタを形成する場合には、一導電型を付与する不純物元素としてリンを用いればよく、代表的には、リンが含有されたアモルファスシリコンまたは微結晶シリコンを用いて形成する。また、ｐチャネル型の薄膜トランジスタを形成する場合には、一導電型を付与する不純物元素としてとしてボロンを用いればよく、代表的には、ボロンが含有されたアモルファスシリコンまたは微結晶シリコンを用いて形成する。
【００８９】
一導電型を付与する不純物元素の濃度、ここではリンまたはボロンの濃度を１×１０１９〜１×１０２１ｃｍ−３とすることで、配線層１２３、１２５とオーミックコンタクトすることが可能となり、ソース領域及びドレイン領域として機能する。
【００９０】
ソース領域及びドレイン領域１２９は１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下の厚さで形成する。ソース領域及びドレイン領域１２９の厚さを、薄くすることでスループットを向上させることができる。
【００９１】
配線層１２３、１２５は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極層１０３に用いることができるアルミニウム−ネオジム合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、配線層１２３、１２５として、アルミニウム層をモリブデン層で挟んだ三層の積層構造とすることができる。
【００９２】
本実施の形態により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【００９３】
ここで、本発明の主要な特徴の一つである非晶質構造の中に結晶領域を有する半導体層に関し考察する。
【００９４】
非晶質構造の中に結晶領域を有する半導体層において、Ｓｉ原子のダングリングボンドを架橋したＮＨ基を有する場合がある。または、Ｓｉ原子のダングリングボンドを終端したＮＨ２基を有する場合がある。これらについて、以下に述べる。
【００９５】
従来の非晶質半導体は、結晶格子のように構造に一定の繰り返しパターンがない。このため、ダングリングボンドが多く含まれ、当該領域が欠陥となり、キャリアが捕獲される部位となると共に、キャリア移動度の低下が生じる。しかしながら、本実施の形態に示す非晶質構造の中に結晶領域を有する半導体層は、当該ダングリングボンドがＮＨ基で架橋され、またはＳｉ原子のダングリングボンドがＮＨ２基で終端され、非晶質構造の中に結晶領域を有する半導体層においてダングリングボンドの数が低減している場合がある。即ち、欠陥準位が低減している。また、ダングリングボンドをＮＨ基で架橋することにより、当該結合部がキャリアの通路となりうるため、従来の非晶質半導体層と比較して、キャリア移動度が上昇する。この結果、薄膜トランジスタのバッファ層に非晶質構造の中に結晶領域を有する半導体層を用いた場合には、薄膜トランジスタのオン電流及び電界効果移動度を上昇させると共に、オフ電流を低減することができる。
【００９６】
なお、半導体層のＳｉ原子のダングリングボンドをＮＨ基で架橋するとは、ＮＨ基の異なる結合手が、半導体層の異なる半導体元素とそれぞれ結合することをいう。このため、Ｎ原子の第１の結合手はＨ原子と結合し、Ｎ原子の第２の結合手は第１の半導体原子と結合し、Ｎ原子の第３の結合手は第２の半導体原子と結合する。また、半導体層のＳｉ原子のダングリングボンドをＮＨ２基で終端するとは、ＮＨ２基が、半導体層のＳｉ原子と結合することをいう。このため、Ｎ原子の第１の結合手及び第２の結合手は、それぞれ異なるＨ原子と結合し、Ｎ原子の第３の結合手はＳｉ原子と結合する。
【００９７】
また、上記のような錐形状の結晶領域の外側、即ち錐形状の結晶領域における非晶質構造との界面（例えば、図３（Ａ）に示す結晶領域１３１ａと非晶質構造１３１ｂの界面）、微小結晶粒の外側、即ち微小結晶粒と非晶質構造との界面（例えば、図３（Ｃ）に示す微小結晶粒１３１ｃと非晶質構造１３１ｂの界面）、微小結晶粒の粒界（例えば、図３（Ｃ）に示す微小結晶粒１３１ｃ同士の界面）、半導体層とバッファ層の界面（例えば、図３（Ａ）に示す半導体層１１５とバッファ層１３１の界面）、バッファ層に含まれる結晶領域の界面（例えば、図４（Ｄ）に示す結晶粒界１３１ｋ）等において、ＮＨ基が、シリコン原子のダングリングボンドと結合すると、欠陥準位が無くなり、キャリアが流れやすくなるモデルについて、以下に示す。
【００９８】
図５に示すように、Ｓｉ原子のダングリングボンドがＨ原子１９１ａで終端された結晶粒界１９２を有するシリコン層において、ダングリングボンドのペア１組がＯ原子１９３で架橋されたモデル（モデル１）と、図６に示すように、Ｓｉ原子のダングリングボンドがＨ原子１９１ａで終端された結晶粒界１９２を有するシリコン層において、一対のダングリングボンドがＮＨ基１９４で架橋されたモデル（モデル２）とのそれぞれにおいて、ｎ型キャリアの移動する準位（即ち、伝導帯における最低準位）であるシリコン層のＬＵＭＯ（最低非占有軌道）のシミュレーションを行った。シミュレーション用のソフトウェアとしては、密度汎関数理論を用いた第１原理計算ソフトウェアを用いている。なお、図６において、ＮＨ基１９４は窒素原子１９５及び水素原子１９１ｂで示している。また、線の交点はシリコン原子を示し、線はシリコン原子の結合手及びダングリングボンドを示している。さらに、酸素原子及びＮＨ基の有効性を評価するため、酸素原子またはＮＨ基で架橋されたダングリングボンド以外のダングリングボンドは、全て水素原子で終端した。
【００９９】
モデル１を用いて行った計算の結果について図７に示し、モデル２を用いて行った計算の結果について図８に示す。
【０１００】
図７においては、Ｓｉ原子のダングリングボンドをＯ原子で架橋した領域及びその周辺における波動関数の形状を示しており、波動関数１９６及び波動関数１９７は、互いに位相が正または負であり、且つ絶対値が等しい領域を示している。図８においては、Ｓｉ原子のダングリングボンドをＮＨ基で架橋した領域及びその周辺における波動関数の形状を示しており、波動関数１９８及び波動関数１９９は、それぞれは位相が正または負であり、且つ絶対値が等しい領域を示している。
【０１０１】
図７から、Ｓｉ原子のダングリングボンドをＯ原子で架橋した場合は、波動関数の絶対値及び位相が等しい領域（例えば、波動関数１９６ａ、１９６ｂ）が途切れているため、キャリアが流れにくくなっていることが分かる。即ち、シリコン層中に酸素が含まれると、キャリアの移動を妨げる結合ができ、シリコン層のキャリア移動度が低下することが分かる。
【０１０２】
一方、図８から、Ｓｉ原子のダングリングボンドをＮＨ基で架橋した場合は、異なるＳｉ原子間において波動関数１９８の絶対値及び位相が等しい領域が、隣接するダングリングボンドの両方に繋がっているため、キャリアが流れやすくなっていることがわかる。即ち、シリコン層中にＮＨ基が含まれていると、ダングリングボンドにおいてキャリアの移動が容易となる結合ができ、シリコン層のキャリア移動度が上昇することがわかる。薄膜トランジスタの移動度が上昇すると考えられる。なお、微小結晶粒の密度が高くなると、半導体層における結晶性が高まるが、それと共にキャリアの移動を阻害する結晶粒界も増加してしまう。しかしながら、シリコン層にＮＨ基を有し、Ｓｉ原子のダングリングボンドを架橋することにより、当該結合が結晶粒界におけるキャリアの経路となるため、キャリアの移動が阻害されない。
【０１０３】
以上のことから、バッファ層において、窒素濃度を制御することで、更に好ましくはＮＨ基を含有させることによって、結晶領域及び非晶質構造の界面、微小結晶粒と非晶質構造との界面、微小結晶粒同士の界面、半導体層とバッファ層の界面、バッファ層に含まれる結晶領域中の結晶粒等におけるダングリングボンドにおいて、当該ダングリングボンドを窒素、更にはＮＨ基が架橋し、バッファ層の欠陥準位を低減することができる。また、当該架橋により、キャリアが移動可能な結合が形成される。また、窒素の濃度を制御することで、逆錐形の結晶領域の核の密度を制御することできるため、逆錐形の結晶領域が離散した半導体層を形成することができる。また、窒素の濃度を制御することで、結晶成長を制御することできるため、順錐形の結晶領域を有する半導体層を形成することができる。また、微小結晶粒の密度を高めることにより、バッファ層の結晶性を高めることができる。以上のことから、バッファ層のキャリア移動度を高めることができる。
【０１０４】
また、半導体層及びバッファ層の酸素濃度を低減することにより、結晶領域と非晶質構造との界面、微小結晶粒と非晶質構造との界面、微小結晶粒同士の界面、半導体層とバッファ層の界面、バッファ層に含まれる結晶領域中の結晶粒界、または半導体層に含まれる結晶粒界における欠陥において、キャリアの移動を阻害する結合を低減することができる。
【０１０５】
以上のことから、バッファ層において、酸素濃度を低減し、窒素の濃度を制御することで、さらにはＮＨ基を有せしめることで、結晶領域と非晶質構造との界面、微小結晶粒及び非晶質構造の界面、微小結晶粒同士の界面、半導体層とバッファ層の界面、またはバッファ層に含まれる結晶領域中の結晶粒界等のダングリングボンドが低減する。このため、非晶質半導体層をゲート絶縁層と、ソース領域及びドレイン領域との間に設けた薄膜トランジスタと比較して、オン電流及び電界効果移動度を高めると共に、微結晶半導体層をゲート絶縁層と、ソース領域及びドレイン領域との間に設けた薄膜トランジスタと比較して、オフ電流を低減することができる。
【０１０６】
隣接する結晶領域の間には非晶質構造が充填されている。即ち、結晶領域が離散しており、隣の結晶領域と接していない。このような構造により、ソース領域またはドレイン領域に電圧が印加されたときのバッファ層の縦方向における抵抗、即ち、半導体層と、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【０１０７】
また、バッファ層として非晶質構造の中に結晶領域を有する半導体層を形成することで、薄膜トランジスタのドレイン耐圧を緩和するため、薄膜トランジスタの劣化を低減することができる。また、ゲート絶縁層に接する半導体層が微結晶半導体層で形成される場合、バッファ層に非晶質構造の中に結晶領域を有する半導体層を用い、且つ微結晶半導体層及びバッファ層を連続的に形成することで、微結晶半導体層における微結晶半導体と非晶質構造の界面の酸化防止が可能であり、微結晶半導体層のキャリア移動度を高めることができる。
【０１０８】
非晶質構造の中に結晶領域を有する半導体層の別の形態について考察する。ここでは、非晶質構造の中に結晶領域を有する半導体層が、ＮＨ２基を有する場合について示す。
【０１０９】
Ｓｉ原子のダングリングボンドがＮＨ２基で終端されたモデルのオフ電流低減のメカニズムについて考察するため、欠陥準位及び結合エネルギーについて、第一原理計算を用いてシミュレションを行った。シミュレーション用のソフトウェアとしては、ａｃｃｅｌｒｙｓ社製の第一原理計算ソフトＣＡＳＴＥＰを用いた。
【０１１０】
（欠陥準位）
はじめに、欠陥準位に関して示す。ここでは、オフ電流のメカニズムとしてＳｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ電流が支配的であると考えた。Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌメカニズムによると、キャリアの再結合確率Ｕは（１）式で表される。
【０１１１】
【数１】
【０１１２】
ここで、σは電子・正孔の捕獲断面積、ｖｔｈはキャリアの熱速度、Ｎｔはトラップの密度、Ｅｔはトラップ準位、Ｅｉは真性フェルミエネルギー、ｎｉは真性キャリア密度、ｐはｐ型キャリア密度、ｎはｎ型キャリア密度である。−Ｕはキャリアの生成確率になる。
【０１１３】
ｐｎ＞ｎｉ２の場合、Ｕの確率でキャリアの再結合が起こり、ｐｎ＜ｎｉ２の場合、−Ｕの確率でキャリアの生成が起こる。デバイスがオフの時、チャネル領域は空乏層になっているため、−Ｕの確率でキャリアの生成がおこり、オフ電流を引き起こしていると考えられる。（１）式より、Ｎｔが大きい、またはＥｔがＥｉに近い値を取る時、キャリアの生成確率が大きくなる。欠陥準位はトラップ準位として作用するので、欠陥を修復しＮｔを小さくすれば、オフ電流は低減すると考えられる。
【０１１４】
そこで、図４８のような、欠陥４８３のあるＳｉ結晶の欠陥準位とその修復について計算した。具体的には第一原理計算で、欠陥構造、欠陥をＨ原子で終端したＨ終端構造、及び欠陥をＮＨ２基で終端したＮＨ２終端構造、それぞれの原子配置に関して構造最適化を行い、それぞれの電子の状態密度を計算した。汎関数はＧＧＡ−ＰＢＥ、擬ポテンシャルはウルトラソフト型を用いた。
【０１１５】
最適化後の構造それぞれを図４９に示す。図４９（Ａ）は欠陥構造を示し、図４９（Ｂ）はＨ終端構造を示し、図４９（Ｃ）はＮＨ２終端構造を示す。図４９（Ａ）はダングリングボンドがあるため、エネルギー的に安定な構造を求めて、欠陥近傍の原子位置が大きく変化している。
【０１１６】
図５０に、電子の状態密度を示す。破線４９１は欠陥構造の電子の状態密度を示し、細実線４９３はＨ終端構造の電子の状態密度を示し、太実線４９５はＮＨ２終端構造の電子の状態密度を示す。エネルギーの原点をフェルミエネルギーとした。
【０１１７】
図５０より、破線４９１で示すように欠陥構造では、エネルギーが０〜１ｅＶあたりのバンドギャップ中に欠陥準位ができている事が分かる。しかしながら、細実線４９３及び太実線４９５で示すように、Ｈ終端構造及びＮＨ２終端構造では欠陥準位が消失しており、欠陥を修復できているといえる。
【０１１８】
即ち、ＮＨ２終端構造では、欠陥を修復できているため、欠陥に起因するトラップ準位が消失し、（１）式よりオフ電流が低減できるといえる。
【０１１９】
（結合エネルギー）
次に、結合エネルギーについて示す。図５０より、ＮＨ２終端構造では、欠陥準位を低減する事が分かった。しかし、これらが薄膜トランジスタの駆動中においても安定的に欠陥準位を低減し、劣化しないためには、結合が強固である必要がある。そこで、ＮＨ２終端構造の結合エネルギーを計算し、結合の安定性を比較した。
【０１２０】
図４９（Ｂ）に示すＨ終端構造におけるＨ終端の結合エネルギーは（２）式により計算できる。
【０１２１】
（Ｈ終端の結合エネルギー）＝（Ｈ終端構造からＨ原子を１つ切り取り、最適化した構造のエネルギー（図５１（Ａ）参照））＋（Ｓｉ：Ｈｉｎｔのエネルギー（図５１（Ｂ）参照））−（Ｈ終端構造のエネルギー（図５１（Ｃ）参照））−（Ｓｉ結晶のエネルギー（図５１（Ｄ）参照）） （２）
【０１２２】
Ｓｉ：ＨｉｎｔはＳｉ結晶格子間にＨ原子がある状態を示す。また、始状態（図５１（Ａ）及び図５１（Ｂ））の組成の総和と、終状態（図５１（Ｃ）及び図５１（Ｄ））の組成の総和が一致している。
【０１２３】
ＮＨ２終端のＨの結合エネルギー、ＮＨ２終端のＮＨ２の結合エネルギーに関しても、結合が切れた状態としては、Ｓｉ結晶の格子間に入った構造を用いる。
【０１２４】
図４９（Ｃ）に示すＮＨ２終端構造におけるＨ終端の結合エネルギーは（３）式により計算できる。
【０１２５】
（Ｈ終端の結合エネルギー）＝（ＮＨ２終端構造からＨ原子を１つ切り取り、最適化した構造のエネルギー）＋（Ｓｉ：Ｈｉｎｔのエネルギー）−（ＮＨ２終端構造のエネルギー）−（Ｓｉ結晶のエネルギー） （３）
【０１２６】
図４９（Ｃ）に示すＮＨ２終端構造におけるＮＨ２終端の結合エネルギーは（４）式により計算できる。
【０１２７】
（ＮＨ２終端の結合エネルギー）＝（ＮＨ２終端構造からＮＨ２を１つ切り取り、最適化した構造のエネルギー）＋（Ｓｉ：ＮＨ２のエネルギー）−（ＮＨ２終端構造のエネルギー）−（Ｓｉ結晶のエネルギー） （４）
（Ｓｉ：ＮＨ２はＳｉ結晶格子間にＮＨ２基がある状態を示す。）
【０１２８】
上記（２）式乃至（４）式の各項の構造は原子配置に対する構造最適化により決定し、エネルギーを計算した。上記（欠陥準位）のシミュレーションと同様に、汎関数はＧＧＡ−ＰＢＥ、擬ポテンシャルはウルトラソフト型を用いた。
【０１２９】
結合エネルギーの計算結果を、構造の模式図とともに図５２に示す。図５２（Ａ）は、ＳｉのダングリングボンドをＨで終端したＨ終端構造を示し、図５２（Ｂ）は、ＳｉのダングリングボンドをＮＨ２で終端したＮＨ２終端構造を示す。Ｈ終端構造のＳｉ−Ｈ結合エネルギーは２．９０ｅＶである。また、ＮＨ２終端構造のＳｉ−Ｎ結合エネルギーは５．３７ｅＶであり、Ｎ−Ｈ結合エネルギーは３．６９ｅＶである。ＮＨ２基の２つの結合エネルギー（Ｓｉ−Ｎ結合エネルギー、Ｎ−Ｈ結合エネルギー）は、ＳｉのダングリングボンドをＨ原子で終端したＳｉ−Ｈ結合エネルギーよりも大きく、安定な構造であるといえる。このため、シリコン層のダングリングボンドをＮＨ２基で終端すると、Ｓｉに結合したＮＨ２基やＮに結合したＨ原子は解離しにくく、欠陥が生じにくいことが分かる。
【０１３０】
上記（欠陥準位）及び上記（結合エネルギー）から、Ｓｉ原子のダングリングボンドがＮＨ２基で終端されることで、シリコン層中の欠陥準位を低減し、オフ電流を低減することができることがわかる。また、Ｓｉに結合されたＮＨ２基は、Ｓｉに結合されたＨ原子と比較して構造が安定であるため、当該シリコン層を有する薄膜トランジスタは、駆動による劣化が生じにくいことが分かる。即ち、非晶質構造の中に結晶領域を有する半導体層としてＮＨ２基を有する半導体層をバッファ層として用いることで、薄膜トランジスタのオフ電流を低減することができる。
【０１３１】
（実施の形態２）
本実施の形態では実施の形態１に示す薄膜トランジスタにおいて、半導体層１１５に用いることが可能な形態を図９及び図１０を用いて示す。
【０１３２】
本実施の形態に示す薄膜トランジスタは、ゲート絶縁層１０７上に分散された微結晶半導体粒子または網状の微結晶半導体１１８が形成されていることを特徴とする（図９参照）。
【０１３３】
図１０（Ａ）に示す分散された微結晶半導体粒子１１８ａ、または図１０（Ｂ）に示す網状の微結晶半導体１１８ｂは、シリコン、またはゲルマニウムより多くのシリコンを含むシリコンゲルマニウム（ＳｉｘＧｅ１−ｘ、０．５＜ｘ＜１）等で形成することができる。分散された微結晶半導体粒子１１８ａは、図１０（Ａ）に示すように、上面形状が円であり、断面形状が図９に示すように半球状である。分散された微結晶半導体粒子の上面から見た直径を、１〜３０ｎｍとし、密度を１×１０１３ｃｍ−３未満、好ましくは１×１０１０ｃｍ−３未満とすると、堆積のみで、分散された微結晶半導体粒子を形成することができる。
【０１３４】
また、分散された微結晶半導体粒子の直径は上記大きさに限らず、更に大きくてもよい。
【０１３５】
また、網状の微結晶半導体１１８ｂは、微結晶半導体が部分的に連続している形状をいい、微結晶半導体の連続部は規則的（例えば、格子状、ジグザグ状）でも不規則的でもよい。図１０（Ｂ）には、不規則に微結晶半導体が連続している上面形状を示す。
【０１３６】
このような網状の微結晶半導体１１８ｂは、ゲート絶縁層１０７上に非晶質半導体または微結晶半導体を形成した後、非晶質半導体または微結晶半導体が溶融する程度のエネルギーを有するレーザビームを照射して、半導体を溶融した後凝固させることで、部分的に連続している網状の微結晶半導体１１８ｂを形成することができる。
【０１３７】
ゲート絶縁層１０７及びバッファ層１３１の間に分散された微結晶半導体粒子または網状の微結晶半導体１１８を形成することで、バッファ層１３１とゲート絶縁層１０７との密着性を高めることができる。このため、薄膜トランジスタの歩留まりを高めることができる。
【０１３８】
本実施の形態により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。また、ゲート絶縁層上に分散された微結晶半導体粒子または網状の微結晶半導体を形成することでゲート絶縁層及びバッファ層の密着性が向上するため、歩留まりを高めることができる。
【０１３９】
（実施の形態３）
本実施の形態では、実施の形態１において、半導体層１１５を非晶質構造の中に結晶領域を有する半導体層で形成した薄膜トランジスタ、即ちゲート絶縁層とソース領域及びドレイン領域との間に非晶質構造の中に結晶領域を有する半導体層が形成される薄膜トランジスタについて、図１１を参照して説明する。
【０１４０】
図１１は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図１１に示す薄膜トランジスタは、基板１０１上にゲート電極層１０３を有し、ゲート電極層１０３を覆うゲート絶縁層１０７を有し、ゲート絶縁層１０７上に接する半導体層１３２を有し、半導体層１３２上の一部に接するソース領域及びドレイン領域１２９を有する。また、ソース領域及びドレイン領域１２９上に接する配線層１２３、１２５を有する。配線層１２３、１２５はソース電極及びドレイン電極を構成する。また、各層は所望の形状にパターン形成されている。ここでは、ゲート絶縁層１０７とソース領域及びドレイン領域１２９との間に非晶質構造の中に結晶領域を有する半導体層で形成される半導体層１３２が設けられることを特徴とする。
【０１４１】
半導体層１３２、ソース領域及びドレイン領域１２９、並びに配線層１２３、１２５は、それぞれ実施の形態１に示すバッファ層１３１、ソース領域及びドレイン領域１２９、並びに配線層１２３、１２５と同様の材料を適宜用いて形成することができる。
【０１４２】
ここで、本実施の形態の主要な特徴の一つである半導体層１３２について説明する。半導体層１３２は、ゲート絶縁層１０７に接する領域においては、薄膜トランジスタのチャネル形成領域として機能する。ここでは、半導体層１３２を非晶質構造の中に結晶領域を有する半導体層で形成する。ここで、半導体層１３２の構造に関し、図１２に示す。
【０１４３】
半導体層１３２に用いる非晶質構造の中に結晶領域を有する半導体層は、図１２（Ａ）に示すように、ゲート絶縁層１０７上に形成された層であり、非晶質構造１３２ｂ中に結晶領域１３２ａが分散する。
【０１４４】
結晶領域１３２ａの形状は、逆錐形である。また、結晶領域１３２ａ内には単結晶または双晶を含む。
【０１４５】
非晶質構造の中に結晶領域を有する半導体層に含まれる結晶領域の一形態は、図１２（Ｂ−１）に示すように、結晶領域１３２ｄの頂点がゲート絶縁層１０７と接するように形成し、且つ結晶成長が非晶質構造の中に結晶領域を有する半導体層の堆積方向に連続的に成長している。
【０１４６】
このような結晶領域は、図３（Ｂ−１）に示す結晶領域１３１ｄと同様に形成することができる。
【０１４７】
非晶質構造の中に結晶領域を有する半導体層に含まれる結晶領域の一形態は、図１２（Ｂ−２）に示すように、結晶領域１３２ｅの頂点がゲート絶縁層１０７と接せず、且つ結晶成長が非晶質構造の中に結晶領域を有する半導体層の堆積方向に連続的に成長している。
【０１４８】
このような結晶領域は、図３（Ｂ−２）に示す結晶領域１３１ｅと同様に形成することができる。
【０１４９】
非晶質構造の中に結晶領域を有する半導体層に含まれる結晶領域の一形態は、図１２（Ｂ−３）に示すように、結晶領域１３２ｆの頂点がゲート絶縁層１０７と接するように形成し、且つ結晶成長が非晶質構造の中に結晶領域を有する半導体層の堆積方向の途中で途切れており、結晶領域１３２ｆ上に非晶質構造が形成される。
【０１５０】
このような結晶領域は、図３（Ｂ−３）に示す結晶領域１３１ｆと同様に形成することができる。
【０１５１】
なお、図１２（Ｂ−３）においては、結晶領域の頂点がゲート絶縁層１０７に接しているが、図１２（Ｂ−２）と同様の条件により、頂点がゲート絶縁層１０７に接せず、且つ堆積方向の途中で成長が途切れた結晶領域となる。
【０１５２】
非晶質構造の中に結晶領域を有する半導体層に含まれる結晶領域の一形態は、図１２（Ｂ−４）に示すように、堆積方向に対して複数の逆錐形の結晶領域が積み重なった構造１３２ｇとなっている。
【０１５３】
このような結晶領域は、図３（Ｂ−４）に示す構造１３１ｇの結晶領域と同様に形成することができる。
【０１５４】
なお、図１２（Ｂ−４）においては、結晶領域の頂点がゲート絶縁層１０７に接しているが、図１２（Ｂ−２）と同様の条件により、頂点がゲート絶縁層１０７に接せしない構造となりうる。
【０１５５】
隣接する結晶領域１３２ａの間には非晶質構造１３２ｂが充填されている。即ち、結晶領域１３２ａが離散しており、隣の結晶領域と接していない。このような構造により、ソース領域またはドレイン領域に電圧が印加された時の半導体層１３２の縦方向における抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【０１５６】
また、半導体層１３２に用いる非晶質構造の中に結晶領域を有する半導体層は、図１２（Ｃ）に示すように、非晶質構造１３２ｂ中に微小結晶粒１３２ｃが分散する形態がある。微小結晶粒１３２ｃとは上記結晶領域の成長核となれない程度の微小な大きさ、代表的には１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の微小な大きさの結晶粒である。微小結晶粒は半導体層１３２中の窒素の濃度を制御することで形成することができる。また、微小結晶粒の外側、即ち、非晶質構造と接する側には、多くの窒素が偏析しやすい。このため、窒素が微小結晶及び非晶質構造の界面において多く存在する。
【０１５７】
なお、半導体層１３２中において、微小結晶粒１３２ｃは、非晶質構造１３２ｂ中で分散していてもよい。また、半導体層１３２中において微小結晶粒１３２ｃが凝集していてもよい。更には、分散した微小結晶粒１３２ｃ及び凝集した微小結晶粒１３２ｃが存在してもよい。
【０１５８】
また、半導体層１３２に用いる非晶質構造の中に結晶領域を有する半導体層は、図１２（Ｄ）に示すように、非晶質構造１３２ｂ中で結晶領域１３２ａ及び微小結晶粒１３２ｃが分散する。このような構造により、ソース領域またはドレイン領域に電圧が印加された時の半導体層１３２の縦方向における抵抗、即ち、ゲート絶縁層１０７からソース領域またはドレイン領域の間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【０１５９】
なお、ここで酸素または窒素等の結晶核の生成を抑制する不純物元素は、シリコン中にあって、キャリアトラップを生成しない不純物元素（例えば、窒素）を選択する。一方、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素（例えば酸素）の濃度は低減させる。従って、窒素濃度を低減させずして酸素濃度を低減させるとよい。具体的には、酸素については二次イオン質量分析法によって計測される濃度を５×１０１８ｃｍ−３以下とするとよい。
【０１６０】
また、図１１に示す薄膜トランジスタの半導体層１３２は、図１３（Ａ）に示すように、非晶質構造１３１ｂに、四つの角が直角でない四辺形、代表的にはひし形の結晶領域１３２ｈを有する構造とすることができる。このような半導体層１３２は、半導体層１３２を２つの異なる条件を用いて形成することができる。
【０１６１】
代表的には、ゲート絶縁層１０７側に逆錐形の結晶領域を有する半導体層１３２ｉが形成され、その上に順錐形の結晶領域を有する半導体層１３２ｊが形成される。なお、図１３に示す結晶領域１３２ｈは、半導体層１３２の窒素濃度を制御することで形成することができる。
【０１６２】
なお、結晶領域１３２ｈの代わりに、図１３（Ｂ−１）に示すように、半導体層１３２ｉが有する結晶領域の頂点がゲート絶縁層１０７と接する形状とすることができる。
【０１６３】
また、結晶領域１３２ｈの代わりに、図１３（Ｂ−２）に示すように、半導体層１３２ｊが有する結晶領域の頂点がソース領域及びドレイン領域１２９と接する形状とすることができる。
【０１６４】
また、結晶領域１３２ｈの代わりに、図１３（Ｂ−３）に示すように、半導体層１３２ｉが有する結晶領域の頂点がゲート絶縁層１０７と接し、半導体層１３２ｊが有する結晶領域の頂点がソース領域及びドレイン領域１２９と接する形状とすることができる。
【０１６５】
上記説明したように、結晶領域は離散的に存在する。結晶領域を離散的に存在させるためには、結晶の核生成密度を制御することが必要である。窒素濃度を制御することで、結晶領域の核生成密度を制御し、結晶領域を離散的に存在せしめることが可能である。
【０１６６】
本実施の形態により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流及び電界効果移動度を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【０１６７】
（実施の形態４）
本実施の形態では、実施の形態１と異なる薄膜トランジスタの形態について、図１４を参照して説明する。
【０１６８】
本実施の形態にかかる薄膜トランジスタにおいて、図１４（Ｂ）のＡ−Ｂにおける断面図を図１４（Ａ）に示す。図１４（Ａ）に示す薄膜トランジスタは、基板１０１上にゲート電極層１０３を有し、ゲート電極層１０３を覆うゲート絶縁層１０７を有し、ゲート絶縁層１０７上に接する非晶質構造の中に結晶領域を有する半導体層１５９を有し、非晶質構造の中に結晶領域を有する半導体層１５９上の一部に接するソース領域及びドレイン領域１５７を有する。また、ソース領域及びドレイン領域１５７上に接する配線層１５３、１５５を有する。配線層１５３、１５５はソース電極及びドレイン電極を構成する。また、各層は所望の形状にパターン形成されている。
【０１６９】
また、本実施の形態の薄膜トランジスタは、図１４（Ｂ）に示すように上面形状において、配線層１５３、１５５の外縁にソース領域及びドレイン領域１５７が露出していることを特徴とする。このような構造は、多階調マスクを用いたフォトリソグラフィ工程を用いることにより形成される。
【０１７０】
非晶質構造の中に結晶領域を有する半導体層１５９、ソース領域及びドレイン領域１５７、並びに配線層１５３、１５５は、それぞれ実施の形態１に示すバッファ層１３１、ソース領域及びドレイン領域１２９、並びに配線層１２３、１２５と同様の材料を適宜用いて形成することができる。
【０１７１】
本実施の形態では、ソース電極及びドレイン電極の一方は、Ｕ字型（またはコの字型、馬蹄型）の形状で設けられ、これがソース電極及びドレイン電極の他方を囲い込んでいる。ソース電極とドレイン電極との距離はほぼ一定に保たれている（図１４（Ｂ）を参照）。
【０１７２】
ソース電極及びドレイン電極の一方を上記した形状とすることで、該薄膜トランジスタのチャネル幅を大きくすることができ、電流量が増大する。また、電気的特性のばらつきを低減することができる。更には、作製工程におけるマスクパターンのずれによる信頼性の低下を抑制することができる。ただし、本実施の形態はこれに限定されず、ソース電極及びドレイン電極の一方は必ずしもＵ字型でなく、ソース電極及びドレイン電極の対向部が直線状でもよい。また、実施の形態１乃至実施の形態３の薄膜トランジスタの上面形態を、本実施の形態と同様にすることができる。
【０１７３】
なお、本実施の形態では、ゲート絶縁層と、ソース領域及びドレイン領域との間に、非晶質構造の中に結晶領域を有する半導体層を設けたが、実施の形態１及び２と同様に、半導体層及びバッファ層を積層してもよい。
【０１７４】
本実施の形態により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【０１７５】
（実施の形態５）
本実施の形態では、薄膜トランジスタ及び表示装置の画素部の作製方法について、以下に示す。ここでは、表示装置として液晶表示装置を用いて説明する。薄膜トランジスタではｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ導電型に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
【０１７６】
まず、基板１０１上にゲート電極層１０３、及び容量配線１０５を形成する（図１５（Ａ）を参照）。
【０１７７】
基板１０１としては、実施の形態１に示す基板１０１を適宜用いることができる。
【０１７８】
ゲート電極層１０３、及び容量配線１０５は、実施の形態１に示すゲート電極層１０３に示す材料を適宜用いて形成する。ゲート電極層１０３、容量配線１０５は、基板１０１上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、上記の金属材料の窒化物層を、基板１０１と、ゲート電極層１０３、容量配線１０５との間に設けてもよい。ここでは、基板１０１上に導電層を形成し、第１のフォトリソグラフィ工程により形成したレジストマスクにより該導電層をエッチングして、ゲート電極層１０３及び容量配線１０５を形成する。
【０１７９】
なお、ゲート電極層１０３、及び容量配線１０５の側面をテーパー形状とすることで、ゲート電極層１０３、容量配線１０５上に形成する半導体層及び配線層の段差の箇所における配線切れを防止することができる。ゲート電極層１０３、及び容量配線１０５の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストマスクを後退させつつエッチングを行うことが可能である。
【０１８０】
また、ゲート電極層１０３を形成する工程によりゲート配線（走査線）及び容量配線１０５も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極層１０３とは別に設けてもよい。
【０１８１】
次に、ゲート電極層１０３を覆ってゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を形成する。
【０１８２】
ゲート絶縁層１０７は、実施の形態１に示すゲート絶縁層１０７の材料を適宜用いて形成することができる。ゲート絶縁層１０７は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。ゲート絶縁層１０７のＣＶＤ法による形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、ゲート絶縁層１０７は、高周波数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いて高い周波数によりゲート絶縁層１０７を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
【０１８３】
半導体層１０９は、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の厚さで形成するとよい。
【０１８４】
半導体層１０９は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、微結晶半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して微結晶半導体層を形成する。なお、微結晶半導体層は、異なる２以上の条件で形成してもよい。例えば、第１の条件で微結晶半導体層の一部を形成した後、第１の条件より希釈率の低い条件で微結晶半導体層の他部を形成することができる。または、第１の条件で微結晶半導体層の一部を形成した後、第１の条件より希釈率の高い条件で微結晶半導体層の他部を形成することができる。
【０１８５】
また、シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【０１８６】
次に、バッファ層１１１の形成方法について説明する。
【０１８７】
バッファ層１１１は、上記実施の形態で示したように、非晶構造の中に微小結晶粒及び／または錐形状の結晶領域を有する。微小結晶粒及び錐形状の結晶領域は、例えば、バッファ層１１１の酸素濃度を低くし、窒素濃度を酸素濃度よりも高くし、且つ窒素濃度を制御することで、結晶領域の核生成を制御しつつ形成することができる。ここで、窒素濃度は酸素濃度よりも一桁以上高いことが好ましい。より具体的には、二次イオン質量分析法によって計測される酸素の濃度を５×１０１８ｃｍ−３以下とする。また、窒素の濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とする。バッファ層１３１は、５０〜３５０ｎｍ、または１２０〜２５０ｎｍの厚さで形成することが好ましい。
【０１８８】
本実施の形態では、ゲート絶縁層１０７として、窒化シリコン層上に酸化窒化シリコン層を積層した構造とし、半導体層１０９として、微結晶シリコン層を形成し、微結晶半導体層をアンモニアに曝すことで、半導体層１０９表面に窒素を供給し、バッファ層の窒素濃度を制御する。
【０１８９】
ここで、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、並びに不純物半導体層１１３の形成の一例について詳細に説明する。これらの層はＣＶＤ法等を用いて形成する。また、ゲート絶縁層１０７は、窒化シリコン層上に酸化窒化シリコン層を設けた積層構造とする。このような構造とすることで、窒化シリコン層により基板中に含まれる電気的特性に影響を及ぼす元素（基板がガラスである場合にはナトリウム等の元素）が、半導体層１０９等に侵入することを防止することができる。図１９は、これらを形成するに際して用いるＣＶＤ装置の模式図を示す。
【０１９０】
図１９に示すプラズマＣＶＤ装置２６１は、ガス供給手段２５０及び排気手段２５１に接続されている。
【０１９１】
図１９に示すプラズマＣＶＤ装置２６１は、処理室２４１と、ステージ２４２と、ガス供給部２４３と、シャワープレート２４４と、排気口２４５と、上部電極２４６と、下部電極２４７と、交流電源２４８と、温度制御部２４９と、を具備する。
【０１９２】
処理室２４１は剛性のある素材で形成され、内部を真空排気できるように構成されている。処理室２４１には、上部電極２４６と下部電極２４７が備えられている。なお、図１９では、容量結合型（平行平板型）の構成を示しているが、異なる二以上の高周波電力を印加して処理室２４１の内部にプラズマを生成できるものであれば、誘導結合型など他の構成を適用してもよい。
【０１９３】
図１９に示すプラズマＣＶＤ装置により処理を行う際には、所定のガスをガス供給部２４３から処理室２４１に供給する。供給されたガスは、シャワープレート２４４を通って、処理室２４１に導入される。上部電極２４６と下部電極２４７に接続された交流電源２４８により、高周波電力が印加されて処理室２４１内のガスが励起され、プラズマが生成される。また、真空ポンプに接続された排気口２４５によって、処理室２４１内のガスが排気されている。また、温度制御部２４９によって、被処理物を加熱しながらプラズマ処理することができる。
【０１９４】
ガス供給手段２５０は、反応ガスが充填されるシリンダ２５２、圧力調整弁２５３、ストップバルブ２５４、マスフローコントローラ２５５などで構成されている。処理室２４１内において、上部電極２４６と基板１０１との間には板状に加工され、複数の細孔が設けられたシャワープレート２４４を有する。上部電極２４６に供給される反応ガスは、中空構造であるシャワープレート２４４の細孔から処理室２４１内に供給される。
【０１９５】
処理室２４１に接続される排気手段２５１には、真空排気と、反応ガスを流す場合において処理室２４１内を所定の圧力に保持するように制御する機能が含まれている。排気手段２５１の構成としては、バタフライバルブ２５６、コンダクタンスバルブ２５７、ターボ分子ポンプ２５８、ドライポンプ２５９などが含まれる。バタフライバルブ２５６とコンダクタンスバルブ２５７を並列に配置する場合には、バタフライバルブ２５６を閉じてコンダクタンスバルブ２５７を動作させることで、反応ガスの排気速度を制御して処理室２４１の圧力を所定の範囲に保つことができる。また、コンダクタンスの大きいバタフライバルブ２５６を開くことで高真空排気が可能となる。
【０１９６】
なお、処理室２４１を１０−５Ｐａよりも低い圧力まで超高真空排気する場合には、クライオポンプ２６０を併用することが好ましい。その他、到達真空度として超高真空まで排気する場合には、処理室２４１の内壁を鏡面加工し、内壁からのガス放出を低減するためにベーキング用のヒータを設けても良い。
【０１９７】
なお、図１９に示すように、処理室２４１の全体を覆って層が形成（被着）されるようにプレコート処理を行うと、処理室（チャンバー）内壁に付着した不純物元素、または処理室（チャンバー）内壁を構成する不純物元素が素子に混入することを防止することができる。本実施の形態では、プレコート処理はシリコンを主成分とする層を形成すればよく、例えば、非晶質シリコン層等を形成すればよい。ただし、この層には酸素が含まれないことが好ましい。
【０１９８】
ゲート絶縁層１０７の形成から不純物半導体層の形成までについて、図２０を参照して以下に説明する。なお、ゲート絶縁層１０７は、窒化シリコン層上に酸化窒化シリコン層を積層して形成する。
【０１９９】
まず、ゲート電極層１０３が形成された基板をＣＶＤ装置の処理室２４１内にて加熱し、窒化シリコン層を形成するために、窒化シリコン層の堆積に用いる材料ガスを処理室２４１内に導入する（図２０の予備処理２０１）。はじめに、プラズマＣＶＤ法により厚さ１１０ｎｍの窒化シリコン層を形成する。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量５００ｓｃｃｍのＨ２、流量５５０ｓｃｃｍのＮ２、及び流量１４０ｓｃｃｍのＮＨ３とし、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行う。その後、ＳｉＨ４の供給のみを停止して数秒後にプラズマの放電を停止させる（図２０のＳｉＮ形成２０３）。処理室内にＳｉＨ４が存在する状態でプラズマの放電を停止させると、シリコンを主成分とする粒状物または粉状物が形成され、歩留まりを低下させる原因となるためである。
【０２００】
次に、窒化シリコン層の堆積に用いた材料ガスを排気し、酸化窒化シリコン層の堆積に用いる材料ガスを処理室２４１内に導入する（図２０のガス置換２０５）。ここでは、厚さ１１０ｎｍの酸化窒化シリコン層を形成する。このときの堆積条件を以下に示す。原料ガスを、流量３０ｓｃｃｍのＳｉＨ４、及び流量１２００ｓｃｃｍのＮ２Ｏとし、処理室内の圧力を４０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う。その後、窒化シリコン層と同様に、ＳｉＨ４の導入のみを停止し、その数秒後にプラズマの放電を停止させる（図２０のＳｉＯＮ形成２０７）。
【０２０１】
上記の工程により、ゲート絶縁層１０７を形成することができる。ゲート絶縁層１０７の形成後、基板１０１を処理室２４１から搬出する（図２０のｕｎｌｏａｄ２２５）。
【０２０２】
基板１０１を処理室２４１から搬出した後、処理室２４１に、例えばＮＦ３ガスを導入し、処理室２４１内をクリーニングする（図２０のクリーニング処理２２７）。その後、処理室２４１に非晶質シリコン層を形成する処理を行う（図２０のプレコート処理２２９）。後に説明するバッファ層１１１の形成と同様に行うが、破線２３４に示すように水素は処理室２４１内に導入してもよい。または、導入しなくてもよい。この処理により、処理室２４１の内壁に非晶質シリコン層が形成される。その後、基板１０１を処理室２４１内に搬入する（図２０のｌｏａｄ２３１）。
【０２０３】
次に、半導体層１０９の堆積に用いる材料ガスを処理室２４１内に導入する（図２０のガス置換２０９）。次に、ゲート絶縁層１０７上に半導体層１０９を形成する。半導体層１０９は、後の工程でパターン形成されて半導体層１１５となるものである。ここでは、半導体層１０９として、厚さ５０ｎｍの微結晶シリコン層を形成する。このときの堆積条件を以下に示す。材料ガスを、流量１０ｓｃｃｍＳｉＨ４、及び流量１５００ｓｃｃｍのＨ２とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図２０の半導体層形成２１１）。
【０２０４】
次に、半導体層１０９の表面に窒素を供給する。ここでは、半導体層１０９の表面をアンモニアガスに曝すことで窒素を供給する（ここでは、フラッシュ処理という）（図２０のフラッシュ処理２１３）。また、アンモニアガスには、破線２３６ａで示すように水素を含ませてもよい。または、アンモニアガスの代わりに破線２３６ｂで示すように窒素ガス及び破線２３６ａで示すように水素ガスを用いてもよい。または、アンモニアガス及び窒素ガスを用いてもよい。ここでは、一例として、処理室２４１内の圧力は概ね２０Ｐａ〜３０Ｐａ、基板の温度は２８０℃とし、処理時間は６０秒間とするとよい。また、フラッシュ処理の後に、処理室内を減圧または加圧して圧力を制御して、処理室２４１内の窒素の量を制御してもよい。なお、本工程の処理では基板１０１をアンモニアガスに曝すのみであるが、プラズマ処理を行ってもよい。その後、これらのガスを排気し、バッファ層１１１の堆積に用いるガスを導入する（図２０のガス置換２１５）。
【０２０５】
次に、半導体層１０９上にバッファ層１１１を形成する。バッファ層１１１は、後の工程でパターン形成されてバッファ層１３１となるものである。ここでは、バッファ層として、厚さ５５ｎｍの非晶質構造に結晶領域を有する半導体層を用いて形成する。このときの堆積条件を以下に示す。材料ガスを、流量２０ｓｃｃｍのＳｉＨ４、及び流量１５００ｓｃｃｍのＨ２とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗの出力によりプラズマ放電を行う。当該工程において、フラッシュ処理により反応室内に導入されたアンモニアガスがプラズマ放電により分解され、バッファ層１１１に窒素を添加することができる。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図２０のバッファ層形成２１７）。その後、これらのガスを排気し、不純物半導体層１１３の堆積に用いるガスを導入する（図２０のガス置換２１９）。
【０２０６】
なお、フラッシュ処理により反応室内に導入されたアンモニアがプラズマ放電により分解され、ＮＨ基、またはＮＨ２基が生成される。また、バッファ層が堆積される際に、非晶質構造に結晶領域を有する半導体層の異なるダングリングボンドが架橋される場合がある。または、非晶質構造に結晶領域を有する半導体層に含まれるダングリングボンドが終端される場合がある。なお、反応室に窒素を含有するガスとして、窒素ガスを導入した場合は、プラズマ放電により、当該窒素ガスと、非晶質構造に結晶領域を有する半導体層の原料ガスである、水素ガスとが反応しＮＨ基またはＮＨ２基を生成する。また、当該ＮＨ基により非晶質構造に結晶領域を有する半導体層の異なるダングリングボンドが架橋される場合がある。または、非晶質構造に結晶領域を有する半導体層に含まれるダングリングボンドが終端される場合がある。
【０２０７】
上記の例において、バッファ層１１１の形成に用いられる材料ガスでは、ＳｉＨ４の流量に対するＨ２の流量を１５０倍としている。そのため、シリコンは徐々に堆積される。
【０２０８】
本実施の形態における半導体層１０９の表面には窒素が供給されている。上記したように、窒素はシリコンの結晶核の生成を抑制する。そのため、堆積の初期段階ではシリコンの結晶核が生成されにくい。バッファ層１１１の堆積は窒素の濃度を低下させつつ進み、窒素の濃度が一定の値以下となると、結晶核が形成される。その後、その結晶核が成長し、錐形状の結晶領域が形成される。または微小結晶粒が形成される。
【０２０９】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、半導体層１０９との界面でピーク濃度を有し、半導体層１０９が堆積するにつれ、窒素濃度が低減する。
【０２１０】
なお、図２０の破線２３５ａに示すように、バッファ層形成２１７において、アンモニアガスを反応室内に流してもよい。または、アンモニアガスの代わりに破線２３５ｂに示すように窒素ガスを反応室内に流しても良い。または、アンモニアガス及び窒素ガスを反応室に流しても良い。この結果、バッファ層１１１の窒素濃度が高まる。この結果、結晶領域として微小結晶粒または逆錐状の結晶領域が形成される。なお、当該工程において、順錐形の結晶領域が形成される場合もある。
【０２１１】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、半導体層１０９との界面でピーク濃度を有し、半導体層１０９の堆積方向に対して一定な濃度となる。
【０２１２】
次に、バッファ層１１１上に不純物半導体層１１３を形成する。不純物半導体層１１３は、後の工程でパターン形成されてソース領域及びドレイン領域１２９となるものである。ここでは、不純物半導体層１１３として、厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成する。このときの堆積条件を以下に示す。材料ガスを、流量１００ｓｃｃｍのＳｉＨ４、及び流量１７０ｓｃｃｍの０．５％フォスフィン（水素希釈）とし、堆積温度を２８０℃、圧力１７０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行う。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図２０の不純物半導体層形成２２１）。その後、これらのガスを排気する（図２０の排気２２３）。
【０２１３】
以上説明したように、不純物半導体層１１３までを形成することができる（図１５（Ａ）を参照）。
【０２１４】
次に、第２のフォトリソグラフィ工程により形成したレジストマスクを用いて、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７及び不純物半導体層１１９を形成する（図１５（Ｂ）を参照）。その後、レジストマスクを除去する。
【０２１５】
次に、半導体層１１５、バッファ層１１７及び不純物半導体層１１９を覆う導電層１２１を形成する（図１５（Ｃ）を参照）。
【０２１６】
導電層１２１は、実施の形態１に示す配線層１２３、１２５の材料及び積層構造を適宜用いることができる。導電層１２１は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層１２１は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて配置し、焼成することで形成しても良い。その後、導電層１２１上にレジストマスクを形成する。
【０２１７】
次に、第３のフォトリソグラフィ工程により形成したレジストマスクを用いて導電層１２１をエッチングして配線層１２３、１２５、容量電極１２７を形成する（図１６（Ａ）を参照）。配線層１２３、１２５は、ソース電極及びドレイン電極を構成する。導電層１２１のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層が等方的にエッチングされる。その結果、導電層はレジストマスクよりも内側に後退し、配線層１２３、１２５が形成される。従って、配線層１２３、１２５の側面と、エッチングされたソース領域及びドレイン領域１２９の側面は一致せず、配線層１２３、１２５の側面の外側に、ソース領域及びドレイン領域の側面が形成される。配線層１２３、１２５は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線と配線層１２３、１２５とは別に設けてもよい。
【０２１８】
次に、第３のフォトリソグラフィ工程により形成したレジストマスクを用いてエッチングされたバッファ層１１７の一部と、不純物半導体層１１９をエッチングする（図１６（Ｂ）参照）。本工程までで半導体層１１５、バッファ層１３１、並びにソース領域及びドレイン領域１２９が形成される。この後、レジストマスクを除去する。このときの図１６（Ｂ）の上面図を図１８（Ａ）に示す。
【０２１９】
次に、ドライエッチングを行うとよい。ドライエッチングの条件は、露出しているバッファ層１３１にダメージが入らず、且つバッファ層１３１に対するエッチングレートが低い条件を用いる。つまり、露出しているバッファ層１３１表面にほとんどダメージを与えず、且つ露出しているバッファ層１３１の厚さがほとんど減少しない条件を用いる。エッチングガスとしては、塩素系ガスを用い、代表的にはＣｌ２ガスを用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
【０２２０】
ここで、用いることのできるドライエッチング条件の一例として、Ｃｌ２ガスの流量を１００ｓｃｃｍ、チャンバー内の圧力を０．６７Ｐａ、下部電極温度を−１０℃とし、上部電極のコイルに２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板１０１側には電力を投入せず０Ｗ（すなわち、無バイアスとして）として、３０秒間のエッチングを行う。チャンバー内壁の温度は約８０℃とすることが好ましい。
【０２２１】
次に、バッファ層１３１の表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
【０２２２】
水プラズマ処理は、反応空間に水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを導入し、プラズマを生成して、行うことができる。
【０２２３】
上記したように、一対のソース領域及びドレイン領域１２９を形成した後に、バッファ層１３１にダメージを与えない条件で更なるドライエッチングを行うことで、露出したバッファ層１３１上に存在する残渣などの不純物元素を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。水プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、オン電流を向上させ、電気的特性のばらつきを低減することができる。
【０２２４】
なお、プラズマ処理等の工程は上記の順番に限定されず、レジストマスクを除去する前に、無バイアスでのエッチングや、プラズマ処理を行ってもよい。
【０２２５】
以上の工程により本実施の形態に係る薄膜トランジスタを作製することができる。本実施の形態に係る薄膜トランジスタは、実施の形態１にて説明した薄膜トランジスタと同様に、液晶表示装置に代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、絶縁層１３３を形成する。
【０２２６】
次に、絶縁層１３３に開口部１３４、１３６を形成する。この開口部１３４、１３６は、第４のフォトリソグラフィ工程により形成したレジストマスクを用いて絶縁層の一部をエッチングして、形成することができる。なお、絶縁層１３３が感光性樹脂で形成される場合は、第４のフォトリソグラフィ工程により絶縁層１３３を形成することができる。その後、当該開口部１３４、１３６を介して接続されるように、絶縁層１３３上に画素電極層１３５を設ける。このようにして図１７（Ａ）に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。
【０２２７】
なお、絶縁層１３３は、ゲート絶縁層１０７と同様に形成することができる。さらには、絶縁層１３３は、大気中に浮遊する有機物、金属または水蒸気等の汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコン層により設けることが好ましい。
【０２２８】
なお、画素電極層１３５は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。画素電極層１３５は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０２２９】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体等が挙げられる。
【０２３０】
画素電極層１３５は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
【０２３１】
画素電極層１３５は、配線層１２３、１２５等と同様に、第５のフォトリソグラフィ工程により形成したレジストマスクを用いてエッチングを行い、パターン形成すればよい。
【０２３２】
なお、図示していないが、絶縁層１３３と画素電極層１３５との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。また、当該有機樹脂からなる絶縁層を感光性樹脂を用いて形成することで工程数を削減することができる。
【０２３３】
この後、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置において、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式（いわゆるＭＶＡ方式）の場合、画素電極層１３５上に突起物１３７を形成することが好ましい。突起物１３７は、絶縁層で形成する。このときの図１７（Ｂ）の上面図を図１８（Ｂ）に示す。
【０２３４】
ここでは、感光性アクリルを含む組成物を塗布して厚さ０．９〜１．０μｍの組成物層を形成した後、９０℃で１２０秒加熱して組成物層を乾燥させる。次に、フォトマスクを用いて組成物層を露光した後現像して、所定の形状とする。次に、２３０℃で１時間加熱して、アクリル樹脂層で形成される突起物１３７を形成する。
【０２３５】
画素電極層上に突起物１３７が形成されると、画素電極の電圧がオフの時には、液晶が配向膜表面に対して垂直に配向するが、突起部近傍の液晶は基板面に対してわずかに傾斜した配向となる。画素電極層の電圧がオンとなると、まず傾斜配向部の液晶が傾斜する。また、突起部近傍以外の液晶もこれらの液晶の影響を受け、順次同じ方向へと配列する。この結果、画素全体に対して安定した配向が得られる。即ち、突起物を起点として表示部全体の配向が制御される。
【０２３６】
また、画素電極層上に突起物を設ける代わりに、画素電極にスリットを設けてもよい。この場合、電圧を画素電極層に印加すると、スリット近傍には電界の歪が生じ、突起物を画素電極層上に設けた場合と同様の電界分布及び液晶配向の制御が可能である。
【０２３７】
以上の工程により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ液晶表示装置に用いることが可能な素子基板を作製することができる。
【０２３８】
（実施の形態６）
本実施の形態では、実施の形態５に適用可能なバッファ層の形成工程について説明する。
【０２３９】
本実施の形態では、バッファ層１１１の堆積前に処理室内をクリーニングし、その後窒化シリコン層によりチャンバー内壁を覆うことでバッファ層１１１に窒素を含ませて、酸素濃度を低く抑え、バッファ層１１１の窒素濃度を酸素濃度よりも高くする。ゲート絶縁層１０７の形成から半導体層１０９の形成方法は実施の形態５と同様であるため、ここでは、半導体層１０９から不純物半導体層１１３の形成までについて、図２１を参照して以下に説明する。
【０２４０】
ゲート絶縁層１０７上に半導体層１０９を形成する。半導体層１０９は、後の工程でパターン形成されて半導体層１１５となるものである。まず、半導体層１０９の堆積に用いる材料ガスを処理室内に導入する。ここでは、一例として、実施の形態５と同様の方法により、半導体層１０９として約５０ｎｍの微結晶半導体層を形成する。その後、プラズマの放電を停止させる（図２１の半導体層形成２１１）。その後、基板１０１を処理室２４１から搬出する（図２１のｕｎｌｏａｄ２２５）。
【０２４１】
基板１０１を処理室２４１から搬出した後、処理室２４１に、例えばＮＦ３ガスを導入し、処理室２４１内をクリーニングする（図２１のクリーニング処理２２７）。その後、処理室２４１に窒化シリコン層を形成する処理を行う（図２１のプレコート処理２３３）。窒化シリコン層としては、実施の形態５のゲート絶縁層で形成した窒化シリコン層と同様の条件を用いる。この処理により、処理室２４１の内壁に窒化シリコン層が形成される。その後、基板１０１を処理室２４１内に搬入する（図２１のｌｏａｄ２３１）。
【０２４２】
次に、バッファ層１１１の堆積に用いる材料ガスを処理室２４１内に導入する（図２１のガス置換２１５）。次に、半導体層１０９上の全面にバッファ層１１１を形成する。バッファ層１１１は、後の工程でパターン形成されてバッファ層１３１となるものである。ここで、バッファ層は、実施の形態５と同様の方法により、約８０ｎｍの非晶質構造の中に結晶領域を有する半導体層を形成することができる。その後、プラズマの放電を停止させる（図２１のバッファ層形成２１７）。その後、これらのガスを排気し、不純物半導体層１１３の堆積に用いるガスを導入する（図２１のガス置換２１９）。また、実施の形態５と同様に、不純物半導体層１１３を形成する（図２１の不純物半導体層形成２２１）。
【０２４３】
本実施の形態における処理室２４１の表面には窒化シリコン層が形成されている。バッファ層１１１の形成工程において、処理室２４１内に形成された窒化シリコン層がプラズマに曝されると、窒素が解離し、バッファ層１１１の堆積初期に、窒素を混入させることができる。
【０２４４】
なお、バッファ層１１１の形成工程において、処理室２４１内に形成された窒化シリコン層がプラズマに曝されると、窒素、好ましくはＮＨ基またはＮＨ２基が解離し、バッファ層１１１の堆積初期に、窒素、好ましくはＮＨ基またはＮＨ２基を混入させることができる。さらには、非晶質半導体層が堆積される際に非晶質半導体層の異なるダングリングボンドを架橋する場合がある。また、非晶質半導体層が堆積される際に非晶質半導体層のダングリングボンドを終端する場合がある。
【０２４５】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、半導体層１０９との界面でピーク濃度を有し、半導体層１０９が堆積するにつれ、窒素濃度が低減する。
【０２４６】
上記説明したように、少なくとも半導体層を形成する直前に処理室の内壁を窒化シリコン層により覆うことで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることが可能であり、非晶質構造の中に結晶領域を含む半導体層を形成することができる。
【０２４７】
また、処理室の内壁を窒化シリコン層で覆うことで、処理室の内壁を構成する元素等がバッファ層に混入することをも防ぐことができる。
【０２４８】
なお、図２１の破線２３７ａに示すように、バッファ層形成２１７において、アンモニアガスを反応室内に流してもよい。または、アンモニアガスの代わりに破線２３７ｂに示すように窒素ガスを用いてもよい。さらには、アンモニアガス及び窒素ガスを用いてもよい。この結果、バッファ層１１１の窒素濃度が高まる。この結果、結晶領域として微小結晶粒または／及び錐形状の結晶領域が形成される。
【０２４９】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、半導体層１０９との界面でピーク濃度を有し、半導体層１０９の堆積方向に対して一定な濃度となる。
【０２５０】
なお、上記の説明では、半導体層１０９を形成した処理室と同様の処理室でバッファ層１１１を形成したため、半導体層１０９の形成後にクリーニング処理とプレコート処理を行う形態について説明したが、本実施の形態は、実施の形態５と組み合わせて実施してもよい。すなわち、半導体層１０９を堆積し、クリーニング処理２２７、及びプレコート処理２３３をして、処理室２４１に窒化シリコン層を形成した後、フラッシュ処理２１３してもよい。
【０２５１】
以上の工程により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを作製することとができる。
【０２５２】
（実施の形態７）
本実施の形態では、実施の形態５に適用可能なバッファ層の形成工程について説明する。
【０２５３】
本実施の形態では、バッファ層１１１の堆積ガスに窒素を混入させることで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする。ゲート絶縁層１０７の形成から半導体層１０９の形成方法は実施の形態５と同様であるため、ここでは、半導体層１０９から不純物半導体層１１３の形成までについて、図２２を参照して以下に説明する。
【０２５４】
ゲート絶縁層１０７上に半導体層１０９を形成する。半導体層１０９は、後の工程でパターン形成されて半導体層１１５となるものである。まず、半導体層１０９の堆積に用いる材料ガスを処理室内に導入する。ここでは、一例として、実施の形態５と同様の方法により、半導体層１０９として約５０ｎｍの微結晶シリコン層を形成する。その後、プラズマの放電を停止させる（図２２の半導体層形成２１１）。その後、これらのガスを排気し、バッファ層１１１の堆積に用いるガスを導入する（図２２のガス置換２１５）。
【０２５５】
次に、半導体層１０９上にバッファ層１１１を形成する。バッファ層１１１は、後の工程でパターン形成されてバッファ層１３１となるものである。ここでは、バッファ層１１１として、厚さ８０ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成する。このときの堆積条件を以下に示す。材料ガスを、流量２０ｓｃｃｍのＳｉＨ４、流量１４８０ｓｃｃｍのＨ２、及び流量２０ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗ出力によりプラズマ放電を行う。その後、プラズマの放電を停止させる（図２２のバッファ層形成２１７）。その後、これらのガスを排気し、不純物半導体層１１３の堆積に用いるガスを導入する（図２２のガス置換２１９）。また、実施の形態５と同様に、不純物半導体層１１３を形成する（図２２の不純物半導体層形成２２１）。
【０２５６】
上記の例において、半導体層１０９の形成に用いられる材料ガスでは、ＳｉＨ４の流量に対するＨ２の流量を１５０倍としており、シリコンは徐々に堆積される。
【０２５７】
なお、アンモニアガスの代わりに破線２３８で示すように窒素ガスを用いてもよい。
【０２５８】
本実施の形態におけるバッファ層１１１の原料ガスには窒素が含まれている。上記したように、窒素は結晶成長を抑制する。このため、アンモニアガスの流量により、バッファ層１１１が堆積されるにつれ、半導体層１０９を種結晶とする結晶成長が抑制され、順錐形の結晶領域が成長する。また、微小結晶粒が形成される。なお、当該工程において、逆錐形の結晶領域が形成される場合もある。
【０２５９】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、バッファ層１１１において一定の濃度を示す。
【０２６０】
上記説明したように、バッファ層の堆積時のガスに窒素を含ませることで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることが可能であり、結晶領域を含む半導体層を形成することができる。
【０２６１】
（実施の形態８）
実施の形態５乃至実施の形態７と比較して、窒素濃度の分布が異なる非晶質構造の中に結晶領域を有する半導体層の作製方法について、図２３及び図２４を用いて示す。
【０２６２】
本実施の形態では、バッファ層１１１に、窒素を添加する方法として、実施の形態６において、半導体層形成２１１処理の後、フラッシュ処理２１３で窒素を含有するガスを反応室内に導入すると共に、バッファ層１１１を形成している間、実線２３９ｃで示すように窒素を含有するガスを再度反応室内に導入する（図２３参照）。窒素を含有するガスとして、ここではアンモニアガスを用いる。なお、アンモニアガスの代わりに破線２３９ｄに示すように窒素ガスを用いてもよい。さらには、アンモニアガス及び窒素ガスを用いてもよい。この結果、バッファ層１１１の堆積初期及び堆積途中において、窒素濃度が高くなり、結晶成長がしにくくなる。この結果、図３（Ｂ−３）に示すように、結晶領域１３１ｆの成長がバッファ層１３１の途中で止まり、結晶領域１３１ｆの上面には非晶質構造が堆積する。または、結晶領域１３１ｆの上方に微小結晶粒が形成される。
【０２６３】
または、図３（Ｂ−４）に示すように、堆積初期から結晶領域が成長した後、窒素を含有するガスを反応室に導入したときにバッファ層１１１の窒素濃度が高くなり、結晶領域の結晶成長が停止する。この後、バッファ層１１１の窒素の濃度を低減することで、結晶核が形成され、結晶成長し、複数の逆錐形状の結晶領域が積層した構造１３１ｇとすることができる。
【０２６４】
または、バッファ層１１１に、窒素を添加する方法として、実施の形態７において、半導体層を形成した後、反応室に窒化シリコン層を形成すると共に、バッファ層１１１を形成している間、実線２３９ｃで示すように窒素を含有するガスを再度反応室内に導入する（図２４参照）。窒素を含有するガスとして、ここではアンモニアガスを用いる。なお、アンモニアガスの代わりに破線２３９ｄに示すように窒素ガスを用いてもよい。さらには、アンモニアガス及び窒素ガスを用いてもよい。この結果、バッファ層１１１の堆積初期及び堆積途中において、窒素濃度が高くなり、結晶成長がしにくくなる。この結果、図３（Ｂ−３）に示すように、結晶領域１３１ｆの成長がバッファ層１３１の途中で止まり、結晶領域１３１ｆの上面には非晶質構造が堆積する。または、結晶領域１３１ｆの上方に微小結晶粒が形成される。
【０２６５】
または、図３（Ｂ−４）に示すように、堆積初期から結晶領域が成長した後、窒素を含有するガスを反応室に導入したときにバッファ層１１１の窒素濃度が高くなり、結晶領域の結晶成長が停止する。この後、バッファ層１１１の窒素の濃度を低減することで、結晶核が形成され、結晶成長し、複数の逆錐形状の結晶領域が積層した構造１３１ｇとすることができる。
【０２６６】
以上により、バッファ層の上側、即ちソース領域及びドレイン領域側における結晶領域の大きさを窒素濃度で制御することで、結晶領域の割合を低減することが可能であり、薄膜トランジスタのオフ電流を低減することができる。
【０２６７】
（実施の形態９）
本実施の形態では、実施の形態４に示す薄膜トランジスタの作製方法について、説明する。本実施の形態においても、ｎ型の薄膜トランジスタの作製方法について説明する。
【０２６８】
実施の形態５と同様に、第１のフォトリソグラフィ工程を用いて、基板１０１上にゲート電極層１０３及び容量配線１０５を形成する。
【０２６９】
次に、ゲート電極層１０３を覆ってゲート絶縁層１０７、非晶質構造の中に結晶領域を有する半導体層１４１、不純物半導体層１１３、及び導電層１２１を形成する。その後、導電層１２１上に第２のフォトリソグラフィ工程により形成したレジストマスク１４３を形成する（図２６（Ａ）を参照）。
【０２７０】
ゲート絶縁層１０７、非晶質構造の中に結晶領域を有する半導体層１４１、及び不純物半導体層１１３の形成方法としては、実施の形態５において、反応室内のクリーニング処理２２７、プレコート処理２２９、ｌｏａｄ２３１、ガス置換２０９、及び半導体層形成２１１工程を除いた方法で形成すればよい。具体的には、図２０において、ゲート絶縁層１０７の形成方法として、予備処理２０１からＳｉＯＮ形成２０７までの工程を行う。次に、非晶質構造の中に結晶領域を有する半導体層１４１の形成方法として、フラッシュ処理２１３からバッファ層形成２１７までの工程を行う。次に、不純物半導体層１１３の形成方法として、ガス置換２１９から排気２２３までの工程を行う。
【０２７１】
上記形成方法に代えて、実施の形態６の半導体層形成２１１の工程を除いた工程を用いてもよい。具体的には、図２０において、ゲート絶縁層１０７の形成方法として、予備処理２０１からＳｉＯＮ形成２０７までの工程を行う。次に、非晶質構造の中に結晶領域を有する半導体層１４１の形成方法として、図２１において、ｕｎｌｏａｄ２２５からバッファ層形成２１７までの工程を行う。次に、不純物半導体層１１３の形成方法として、ガス置換２１９から排気２２３までの工程を行う。
【０２７２】
また、上記形成方法に代えて、実施の形態７の半導体層形成２１１の工程を除いた工程を用いてもよい。具体的には、図２０において、ゲート絶縁層１０７として、予備処理２０１からＳｉＯＮ形成２０７までの工程を行う。次に、非晶質構造の中に結晶領域を有する半導体層１４１の形成方法として、図２２において、ガス置換２１５及びバッファ層形成２１７までの工程を行う。次に、不純物半導体層１１３の形成方法として、ガス置換２１９から排気２２３までの工程を行う。
【０２７３】
レジストマスク１４３は厚さの異なる二の領域を有し、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数が低減され、作製工程数が減少するため好ましい。本実施の形態において、半導体層のパターンを形成する工程と、ソース領域とドレイン領域を分離する工程とにおいて、多階調マスクを用いることができる。
【０２７４】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【０２７５】
図３０（Ａ−１）及び図３０（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図３０（Ａ−１）にはグレートーンマスク１８０を示し、図３０（Ｂ−１）にはハーフトーンマスク１８５を示す。
【０２７６】
図３０（Ａ−１）に示すグレートーンマスク１８０は、透光性を有する基板１８１上に遮光層により形成された遮光部１８２、及び遮光層のパターンにより設けられた回折格子部１８３で構成されている。
【０２７７】
回折格子部１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１８３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【０２７８】
透光性を有する基板１８１としては、石英等を用いることができる。遮光部１８２及び回折格子部１８３を構成する遮光層は、クロムまたは酸化クロム等により設けられる。
【０２７９】
グレートーンマスク１８０に露光するための光を照射した場合、図３０（Ａ−２）に示すように、遮光部１８２に重畳する領域における透光率は０％となり、遮光部１８２または回折格子部１８３が設けられていない領域における透光率は１００％となる。また、回折格子部１８３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔等により調整可能である。
【０２８０】
図３０（Ｂ−１）に示すハーフトーンマスク１８５は、透光性を有する基板１８６上に半透光層により形成された半透光部１８７、及び遮光層により形成された遮光部１８８で構成されている。
【０２８１】
半透光部１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部１８８は、グレートーンマスクの遮光層と同様、クロムまたは酸化クロム等により設けられる。
【０２８２】
ハーフトーンマスク１８５に露光するための光を照射した場合、図３０（Ｂ−２）に示すように、遮光部１８８に重畳する領域における透光率は０％となり、遮光部１８８または半透光部１８７が設けられていない領域における透光率は１００％となる。また、半透光部１８７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類または形成する厚さ等により、調整可能である。
【０２８３】
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスクを形成することができる。
【０２８４】
次に、レジストマスク１４３を用いて、非晶質構造の中に結晶領域を有する半導体層１４１、不純物半導体層１１３、及び導電層１２１をエッチングする。この工程により、非晶質構造の中に結晶領域を有する半導体層１４１、不純物半導体層１１３及び導電層１２１を素子毎に分離し、非晶質構造の中に結晶領域を有する半導体層１４５、不純物半導体層１４７、及び導電層１４９を形成する（図２６（Ｂ）を参照）。
【０２８５】
次に、レジストマスク１４３を後退させて、レジストマスク１５１を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。ここでは、ゲート電極上で分離するようにレジストマスク１４３をアッシングする。この結果、レジストマスク１５１は分離される（図２７（Ａ）参照）。
【０２８６】
次に、レジストマスク１５１を用いて導電層１４９をエッチングし、配線層１５３、１５５を形成する（図２７（Ｂ）を参照）。配線層１５３、１５５は、ソース電極及びドレイン電極を構成する。導電層１４９のエッチングは、実施の形態５に示す導電層１２１のエッチングと同様に行うことが好ましい。
【０２８７】
次に、レジストマスク１５１が形成された状態で、非晶質構造の中に結晶領域を有する半導体層１４５の一部及び不純物半導体層１４７をエッチングして、非晶質構造の中に結晶領域を有する半導体層１５９、並びにソース領域及びドレイン領域１５７を形成する（図２７（Ｃ）を参照）。この後、レジストマスク１５１を除去する。このときの図２７（Ｃ）の上面図を図２９（Ａ）に示す。
【０２８８】
次に、実施の形態１と同様に、ドライエッチングを行うとよい。更には、非晶質構造の中に結晶領域を有する半導体層１５９の表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
【０２８９】
以上の工程により本実施の形態に係る薄膜トランジスタを作製することができる。本実施の形態に係る薄膜トランジスタは、実施の形態５にて説明した薄膜トランジスタと同様に、液晶表示装置に代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、絶縁層１３３を形成する（図２８（Ａ）参照）。
【０２９０】
次に、絶縁層１３３に開口部１３４、１６０を形成する。この開口部１３４、１６０は、第３のフォトリソグラフィ工程により形成したレジストマスクを用いて形成することができる。その後、当該開口部１３４、１６０を介して接続されるように、絶縁層１３３上に、第４のフォトリソグラフィ工程により画素電極層１３５を設ける。このようにして図２８（Ｂ）に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。
【０２９１】
なお、図示していないが、絶縁層１３３と画素電極層１３５との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。
【０２９２】
この後、実施の形態５と同様に、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置において、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式（いわゆるＭＶＡ方式）の場合、画素電極層１３５上に突起物１３７を形成することが好ましい（図２８（Ｃ）参照）。このときの図２８（Ｃ）の上面図を図２９（Ｂ）に示す。
【０２９３】
以上の工程により、実施の形態５より少ないマスク数で、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ液晶表示装置に用いることが可能な素子基板を作製することができる。
【０２９４】
（実施の形態１０）
本実施の形態では、実施の形態３に示す薄膜トランジスタにおいて、図１１に示す薄膜トランジスタの作製方法について、説明する。ここでは、非晶質構造の中に結晶領域を有する半導体層１４１を異なる２つの条件で形成することを特徴とする。
【０２９５】
ゲート電極層の形成方法は実施の形態５と同様であるため、ここでは、ゲート絶縁層１０７から不純物半導体層１１３の形成までについて、図２５を参照して以下に説明する。
【０２９６】
まず、ゲート電極層１０３が形成された基板をＣＶＤ装置の処理室２４１内にて加熱し、ゲート絶縁層１０７として窒化シリコン層を形成するために、窒化シリコン層の堆積に用いる材料ガスを処理室２４１内に導入する（図２５の予備処理２０１）。
【０２９７】
次に、ゲート絶縁層１０７として、窒化シリコン層を形成する。このときの堆積条件は、実施の形態５に示すＳｉＮ形成２０３の条件を用いることができる。
【０２９８】
次に、非晶質構造の中に結晶領域を有する半導体層１４１の堆積に用いる材料ガスを処理室２４１内に導入する（図２５のガス置換２０９）。次に、ゲート絶縁層１０７上に第１の条件で非晶質構造の中に結晶領域を有する半導体層の一部を形成する（図２５の半導体層形成２１１）。この結果、図１３に示す半導体層１３２ｉのように、逆錐形の結晶領域を形成することができる。
【０２９９】
なお、ゲート絶縁層１０７の最表面が窒化シリコン層でない場合は、実施の形態５に示すように、ゲート絶縁層１０７を形成した後、図２０に示すフラッシュ処理２１３を行って、ゲート絶縁層１０７の表面に窒素を吸着させた後、ガス置換２０９及び半導体層形成２１１を行ってもよい。または、実施の形態６に示すように、ゲート絶縁層１０７を形成した後、図２１に示すプレコート処理２３３を行って、処理室内に窒化シリコン層を形成した後、ガス置換２０９及び半導体層形成２１１を行ってもよい。
【０３００】
上記第１条件により、ゲート絶縁層１０７の表面には窒素が供給されている。上記したように、窒素はシリコンの結晶核の生成を抑制する。そのため、半導体層の堆積の初期段階ではシリコンの結晶核が生成されにくい。半導体層の堆積は窒素の濃度を低下させつつ進み、窒素の濃度が一定の値以下となると、結晶核が形成される。その後、その結晶核が成長し、錐形状の結晶領域が形成される。または微小結晶粒が形成される。
【０３０１】
次に、非晶質構造の中に結晶領域を有する半導体層１４１の堆積に用いるガスを導入する（図２５のガス置換２１５）。ここでは第２の条件で非晶質構造の中に結晶領域を有する半導体層の残部を形成する（図２５の半導体層形成２３０）。ここでは、実施の形態７に示すバッファ層形成２１７と同様に、原料ガスに、窒素を含むガスを用いる。この結果、図１３に示す半導体層１３２ｊのように、順錐形の結晶領域を形成することができる。
【０３０２】
上記第２の条件を用いることで、結晶成長を抑制しながら半導体層１３２ｊを堆積するため、半導体層１３２ｉに含まれる結晶領域を種結晶とする結晶成長が抑制され、結晶領域の幅が狭まる構造、即ち順錐形の結晶領域を形成することができる。
【０３０３】
次に、不純物半導体層１１３の形成方法として、ガス置換２１９から排気２２３までの工程を行う。
【０３０４】
以上の工程により、ゲート絶縁層１０７上に、非晶質構造１３１ｂに、四つの角が直角でない四辺形、代表的にはひし形の結晶領域１３２ｈを有する半導体層を形成することができる。
【０３０５】
非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ液晶表示装置に用いることが可能な素子基板を作製することができる。
【０３０６】
（実施の形態１１）
本実施の形態では、コンタクト抵抗を下げることが可能な薄膜トランジスタの構造について示す。具体的には、実施の形態１乃至実施の形態９に示すソース領域及びドレイン領域を、一導電型を付与する不純物元素と、窒素とを含有する半導体層（以下、窒素を有する不純物半導体層と示す。）で形成する。
【０３０７】
窒素を有する不純物半導体層は、実施の形態５乃至実施の形態７において、不純物半導体層とバッファ層形成工程を組み合わせることで形成される。具体的には、実施の形態５に示す非晶質構造の中に結晶領域を有する半導体層の形成工程と不純物半導体層の形成工程を組み合わせる場合、図２０において、バッファ層形成２１７及びガス置換２１９の間に、フラッシュ処理２１３を行い、バッファ層表面の窒素濃度を高めて、不純物半導体層の窒素濃度を高めればよい。
【０３０８】
また、実施の形態６に示す非晶質構造の中に結晶領域を有する半導体層の形成工程と不純物半導体層の形成工程を組み合わせる場合、図２１において、バッファ層形成２１７及びガス置換２１９の間に、ｕｎｌｏａｄ２２５からｌｏａｄ２３１まで行い、反応室の内側に窒化シリコン層を形成して、反応室内の窒素濃度を高めて、不純物半導体層の窒素濃度を高めればよい。
【０３０９】
また、実施の形態７に示す非晶質構造の中に結晶領域を有する半導体層の形成工程と不純物半導体層の形成工程を組み合わせる場合、図２２において、不純物半導体層形成２２１工程において、アンモニアガスまたは窒素ガスを導入して、不純物半導体層の窒素濃度を高めればよい。
【０３１０】
ソース領域及びドレイン領域に一導電型を付与する不純物元素と共に、窒素を含有させることで、ソース領域及びドレイン領域の欠陥準位を低減することが可能である。また、ソース領域及びドレイン領域に一導電型を付与する不純物元素と共に、ＮＨ基またはＮＨ２基を含有する場合があり、当該構造によりソース領域及びドレイン領域の欠陥準位を低減することが可能である。これらのため、ソース領域及びドレイン領域の間の電気伝導度を向上させることが可能であり、コンタクト抵抗を下げることが可能である。
【０３１１】
（実施の形態１２）
実施の形態１乃至実施の形態４に示す薄膜トランジスタは、発光表示装置や発光装置に用いることができる。発光表示装置や発光装置は、発光素子として代表的には、エレクトロルミネッセンスを利用する発光素子がある。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって大別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０３１２】
また、実施の形態５乃至実施の形態１１に示すような素子基板上に発光素子を形成して発光表示装置や発光装置を作製することができる。
【０３１３】
本実施の形態の発光表示装置及び発光装置は、オン電流が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、画質が良好（例えば、高コントラスト）であり、且つ消費電力の低い発光表示装置及び発光装置を作製することができる。
【０３１４】
（実施の形態１３）
次に、上記実施の形態を適用可能な表示装置である表示パネルの構成の一例について、以下に示す。
【０３１５】
図３１（Ａ）に、信号線駆動回路３０３のみを別途形成し、基板３０１上に形成された画素部３０２と接続している表示パネルの形態を示す。画素部３０２、保護回路３０６、及び走査線駆動回路３０４が形成された素子基板は、実施の形態１乃至実施の形態１２のいずれかに示す薄膜トランジスタを用いて形成する。信号線駆動回路３０３は、単結晶半導体をチャネル形成領域に用いたトランジスタ、多結晶半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）をチャネル形成領域に用いたトランジスタにより構成すれば良い。ＳＯＩをチャネル形成領域に用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層をチャネル形成領域に用いたトランジスタを含む。画素部３０２と、信号線駆動回路３０３と、走査線駆動回路３０４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ３０５を介して供給される。信号線駆動回路３０３とＦＰＣ３０５との間、及び信号線駆動回路３０３と画素部３０２との間の一方または双方に、実施の形態１乃至実施の形態１２のいずれかに示す薄膜トランジスタで形成された保護回路３０６を設けてもよい。保護回路３０６は、その他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つまたは複数の素子を用いてもよい。
【０３１６】
なお、信号線駆動回路及び走査線駆動回路を、画素部の画素トランジスタと同じ基板上に形成しても良い。
【０３１７】
また、駆動回路を別途形成する場合には、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図３１（Ｂ）に、信号線駆動回路３１３のみを別途形成し、基板３１１上に形成された画素部３１２、保護回路３１６、及び走査線駆動回路３１４が形成された素子基板とＦＰＣ３１５が接続している表示パネルの形態を示す。画素部３１２、保護回路３１６及び走査線駆動回路３１４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路３１３は、ＦＰＣ３１５及び保護回路３１６を介して、画素部３１２に接続されている。画素部３１２と、信号線駆動回路３１３と、走査線駆動回路３１４それぞれに、電源の電位及び各種の信号等が、ＦＰＣ３１５を介して供給される。ＦＰＣ３１５と画素部３１２との間に、保護回路３１６を設けてもよい。
【０３１８】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、上記の実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図３１（Ｃ）に、信号線駆動回路が有するアナログスイッチ３２３ａを、画素部３２２、走査線駆動回路３２４と同じ基板３２１上に形成し、信号線駆動回路が有するシフトレジスタ３２３ｂを別途異なる基板に形成して貼り合わせる表示パネルの形態を示す。画素部３２２、保護回路３２６、及び走査線駆動回路３２４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ３２３ｂは、アナログスイッチ３２３ａ及び保護回路３２６を介して画素部３２２と接続されている。画素部３２２と、信号線駆動回路と、走査線駆動回路３２４とそれぞれに、電源の電位、各種信号等が、ＦＰＣ３２５を介して供給される。ＦＰＣ３２５とアナログスイッチ３２３ａとの間に、保護回路３２６を設けてもよい。
【０３１９】
図３１に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。
【０３２０】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方式、ワイヤボンディング方式、或いはＴＡＢ方式などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図３１に示した位置に限定されない。また、コントローラ、ＣＰＵまたはメモリ等を別途形成し、接続するようにしても良い。
【０３２１】
なお、本実施の形態で用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【０３２２】
（実施の形態１４）
上記形態の薄膜トランジスタで構成される素子基板、及びそれを用いた表示装置等は、アクティブマトリクス型の表示パネルに適用することができる。すなわち、それらを表示部に組み込んだ電子機器の全てに上記実施の形態を実施できる。
【０３２３】
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３２に示す。
【０３２４】
図３２（Ａ）はテレビジョン装置である。上記実施の形態を適用した表示パネルを筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面３３３が形成され、その他付属設備としてスピーカ部３３９、操作スイッチなどが備えられている。
【０３２５】
図３２（Ａ）に示すように、筐体３３１に表示素子を利用した表示用パネル３３２が組みこまれ、受信機３３５により一般のテレビ放送の受信をはじめ、モデム３３４を介して有線または無線による通信ネットワークに接続することにより一方方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチまたはリモコン操作機３３６により行うことが可能であり、このリモコン操作機３３６にも出力する情報を表示する表示部３３７が設けられていても良い。また、表示部３３７に、上記実施の形態等の薄膜トランジスタが設けられていてもよい。また、主画面３３３の他にサブ画面３３８を第２の表示パネルで形成し、チャンネルや音量などを表示する構成が付加されていても良い。この構成において、主画面３３３及びサブ画面３３８の一方または双方に実施の形態１乃至実施の形態１２のいずれかに示す薄膜トランジスタを適用することができる。
【０３２６】
図３３はテレビ装置の主要な構成を説明するブロック図を示している。表示パネルには、画素部３７１が形成されている。信号線駆動回路３７２と走査線駆動回路３７３は、表示パネルにＣＯＧ方式により実装されていても良い。
【０３２７】
また、その他の外部回路の構成として、映像信号の入力側では、チューナ３７４で受信した信号のうち、映像信号を増幅する映像信号増幅回路３７５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３７６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路３７７等を有している。コントロール回路３７７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路３７８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０３２８】
チューナ３７４で受信した信号のうち、音声信号は、音声信号増幅回路３７９に送られ、その出力は音声信号処理回路３８０を経てスピーカ３８３に供給される。制御回路３８１は受信局（受信周波数）や音量の制御情報を入力部３８２から受け、チューナ３７４や音声信号処理回路３８０に信号を送出する。
【０３２９】
勿論、本実施の形態はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体に適用してもよい。
【０３３０】
以上説明したように、主画面３３３及びサブ画面３３８の一方または双方に、上記実施の形態で説明した薄膜トランジスタを適用することで、画質が高く、消費電力の低いテレビ装置を作製することができる。
【０３３１】
図３２（Ｂ）は携帯電話機３４１の一例を示している。携帯電話機３４１は、表示部３４２、操作部３４３等により構成されている。表示部３４２に上記実施の形態で説明した薄膜トランジスタを適用することで、画質を向上させ、消費電力を低減させることができる。
【０３３２】
図３２（Ｃ）に示す携帯型のコンピュータは、本体３５１、表示部３５２等を含んでいる。表示部３５２に、実施の形態１等で説明した薄膜トランジスタを適用することで、画質を向上させ、消費電力を低減させることができる。
【０３３３】
図３２（Ｄ）は卓上照明器具であり、照明部３６１、傘３６２、可変アーム３６３、支柱３６４、台３６５、電源３６６を含む。上記実施の形態で説明した発光装置を照明部３６１に用いることにより作製される。照明部３６１に実施の形態１等で説明した薄膜トランジスタを適用することで、画質を向上させ、消費電力を低減させることができる。
【０３３４】
図３４は携帯電話機の構成の一例を示しており、例えば表示部に、上記実施の形態で示した薄膜トランジスタを有する素子基板及びそれを有する表示装置が適用される。図３４（Ａ）が正面図、図３４（Ｂ）が背面図、図３４（Ｃ）が展開図である。図３４に示す携帯電話機は、筐体３９４及び筐体３８５の二つの筐体で構成されている。図３４に示す携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能であり、スマートフォンとも呼ばれる。
【０３３５】
携帯電話機は、筐体３９４及び筐体３８５の二つの筐体で構成されている。筐体３９４は、表示部３８６、スピーカ３８７、マイクロフォン３８８、操作キー３８９、ポインティングディバイス３９０、表面カメラ用レンズ３９１、外部接続端子ジャック３９２、イヤホン端子３９３等を備え、筐体３８５は、キーボード３９５、外部メモリスロット、裏面カメラ３９６、ライト３９８等を備える。また、アンテナは筐体３９４に内蔵されている。
【０３３６】
また、上記の構成に加えて、非接触ＩＣチップまたは小型記録装置等を内蔵していてもよい。
【０３３７】
図３４（Ａ）では筐体３９４と筐体３８５が重なり合っており、図３４（Ａ）の状態から筐体３９４と筐体３８５がスライドし、図３４（Ｃ）のように展開する。表示部３８６には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部３８６と同一面上に表面カメラ用レンズ３９１を備えているため、テレビ電話が可能である。また、表示部３８６をファインダーとして裏面カメラ３９６及びライト３９８で静止画及び動画の撮影が可能である。
【０３３８】
スピーカ３８７及びマイクロフォン３８８は音声通話に限らず、テレビ電話、録音及び再生等の用途に使用できる。操作キー３８９では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール及びカーソル移動等が可能である。
【０３３９】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード３９５を用いると便利である。重なり合った筐体３９４と筐体３８５（図３４（Ａ））はスライドでき、図３４（Ｃ）のように展開して携帯情報端末として使用できる。また、キーボード３９５及びポインティングディバイス３９０を用いることで、円滑な操作が可能である。外部接続端子ジャック３９２はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、これを介して充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロットに記録媒体を挿入して使用することで、大量のデータの保存及び移動が可能である。
【０３４０】
筐体３８５の裏面（図３４（Ｂ））には、裏面カメラ３９６及びライト３９８を備えており、表示部３８６をファインダーとし静止画及び動画の撮影が可能である。
【０３４１】
また、上記構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えていてもよい。
【０３４２】
上記実施の形態で説明した薄膜トランジスタを画素に適用することで、画質を向上させ、消費電力を低減させることができる。
【実施例１】
【０３４３】
本実施例では、実施の形態６を用いて作製した薄膜トランジスタの断面形状をＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）によって観察した像を図３５に示す。
【０３４４】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。
【０３４５】
基板１０１上にゲート電極層１０３を形成した。
【０３４６】
ここでは、基板１０１として、厚さ０．７ｍｍのガラス基板（コーニング製ＥＡＧＬＥ２０００）を用いた。
【０３４７】
基板上に、モリブデンターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０３４８】
次に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。ここでは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置を用い、エッチング条件としては、ＩＣＰパワー８００Ｗ、バイアスパワー１００Ｗ、圧力１．５Ｐａ、流量２５ｓｃｃｍのフッ化炭素、流量２５ｓｃｃｍの塩素、及び流量１０ｓｃｃｍの酸素のエッチングガスを用いた。
【０３４９】
この後、レジストマスクを除去した。
【０３５０】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を大気に開放せず連続して形成した（図１５（Ａ）参照）。
【０３５１】
ここでは、ゲート絶縁層１０７として、窒化シリコン層及び酸化窒化シリコン層を積層した。はじめに、プラズマＣＶＤ法により厚さ１１０ｎｍの窒化シリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量５００ｓｃｃｍのＨ２、流量５５０ｓｃｃｍのＮ２、及び流量１４０ｓｃｃｍのＮＨ３とし、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行った。次に、プラズマＣＶＤ法により厚さ１１０ｎｍの酸化窒化シリコン層を形成した。このときの堆積条件を以下に示す。原料ガスを、流量３０ｓｃｃｍのＳｉＨ４、及び流量１２００ｓｃｃｍのＮ２Ｏとし、処理室内の圧力を４０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０３５２】
次に、基板１０１を処理室から搬出し、処理室内をＮＦ３ガスでクリーニングした後、処理室に保護層の形成に用いる材料ガスを導入し、処理室内に保護層としてアモルファスシリコン層を形成する処理を行った。このときの堆積条件を以下に示す。材料ガスを、流量３００ｓｃｃｍのＳｉＨ４とし、処理室内の圧力を１６０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１２０Ｗとしてプラズマ放電を行った。
【０３５３】
その後、基板１０１を処理室内に搬入し、ゲート絶縁層１０７上に半導体層１０９として、厚さ５ｎｍの微結晶シリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量１０ｓｃｃｍのＳｉＨ４、及び流量１５００ｓｃｃｍのＨ２とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０３５４】
次に、半導体層１０９上にバッファ層１１１として、厚さ５５ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量２０ｓｃｃｍのＳｉＨ４、流量１２５０ｓｃｃｍのＨ２、及び流量２５０ｓｃｃｍの１００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０３５５】
次に、バッファ層１１１上に不純物半導体層１１３として、厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量１００ｓｃｃｍのＳｉＨ４、及び流量１７０ｓｃｃｍの０．５％フォスフィン（水素希釈）とし、堆積温度を２８０℃、圧力１７０Ｐａ、ＲＦ電源の周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行った。
【０３５６】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、及び不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件としては、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を７８秒とした。
【０３５７】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、モリブデンターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ３００ｎｍのモリブデン層を形成した。
【０３５８】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１をウエットエッチングして、図１６（Ａ）に示すように、配線層１２３、１２５を形成した。なお、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０３５９】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件を、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を３３秒とした。このときの、バッファ層１３１の厚さを４０ｎｍとした。この後レジストマスクを除去した。
【０３６０】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、ＩＣＰエッチング装置を用い、エッチング条件は、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用い、エッチング時間を３０秒とした。
【０３６１】
次に、絶縁層１３３として、厚さ３００ｎｍの窒化シリコン層を形成した（図１６（Ｃ）参照）。このときの堆積条件を以下に示す。原料ガスを、流量２０ｓｃｃｍのＳｉＨ４、流量２２０ｓｃｃｍのＮＨ３、流量４５０ｓｃｃｍの窒素、及び流量４５０ｓｃｃｍの水素とし、処理室内の圧力を１６０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１５０Ｗとしてプラズマ放電を行った。
【０３６２】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、ＩＣＰエッチング装置を用い、ＩＣＰパワー４７５Ｗ、バイアスパワー３００Ｗ、圧力５．５Ｐａ、エッチングガスに流量５０ｓｃｃｍのＣＨＦ３、及び流量１００ｓｃｃｍのヘリウムを用いてプラズマを発生させた後、エッチングガスとして、流量７．５ｓｃｃｍのＣＨＦ３、及び流量１４２．５ｓｃｃｍのヘリウムを用いてエッチング処理を行った。この後、レジストマスクを除去した。
【０３６３】
次に、絶縁層上に導電層を形成した。ここでは、スパッタリング法により導電層として厚さ５０ｎｍの酸化シリコンを含むＩＴＯを形成した。
【０３６４】
次に、導電層上にレジストを塗布した後、第５のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層の一部をドライエッチングして、画素電極層１３５を形成した。次に、レジストマスクを除去した後、２５０℃で１時間加熱して、酸化シリコンを含むＩＴＯを焼成した。
【０３６５】
以上の工程により、薄膜トランジスタ及び薄膜トランジスタに接続する画素電極を作製した。
【０３６６】
次に、上記薄膜トランジスタの断面をＳＴＥＭで観察した像を図３５（Ａ）に示し、図３５（Ａ）の模式図を図３５（Ｂ）に示す。
【０３６７】
図３５（Ｂ）において、ゲート絶縁層１０７として形成した窒化シリコン層をＳｉＮと示し、酸化窒化シリコン層をＳｉＯＮと示す。また、半導体層１１５をμｃ−Ｓｉと示し、バッファ層１３１をｂｕｆｆｅｒ ｌａｙｅｒと示す。また、ソース領域及びドレイン領域１２９をｎ＋ａ−Ｓｉと示し、配線層１２３をＭｏと示す。
【０３６８】
図３５（Ａ）及び（Ｂ）に示すように、バッファ層１３１には錐形状の結晶領域が形成されている。また、半導体層１１５からバッファ層へ順錐形状に伸びた結晶領域が形成されていることがわかる。これは、バッファ層１３１の非晶質構造と結晶領域との界面が凹凸状であるともいえる。
【実施例２】
【０３６９】
本実施例では、実施の形態６を用いて作製した薄膜トランジスタの電気特性を示す。
【０３７０】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。
【０３７１】
基板１０１上にゲート電極層１０３を形成した。
【０３７２】
ここでは、基板１０１として、厚さ０．７ｍｍのガラス基板（コーニング製ＥＡＧＬＥ２０００）を用いた。
【０３７３】
基板上に、実施例１と同様に、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０３７４】
次に、実施例１と同様に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。この後、レジストマスクを除去した。
【０３７５】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を連続形成した（図１５（Ａ）参照）。
【０３７６】
ここでは、ゲート絶縁層１０７として、窒化シリコン層及び酸化シリコン層を積層した。はじめに、実施例１と同様の条件により、プラズマＣＶＤ法により厚さ１１０ｎｍの窒化シリコン層を形成した。次に、プラズマＣＶＤ法により厚さ１１０ｎｍの酸化シリコン層を形成した。このときの堆積条件は、オルトケイ酸テトラエチル（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）の流量を１５ｓｃｃｍ、Ｏ２の流量を７５０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、上部電極の温度を３００℃、下部電極の温度を２９７℃とし、ＲＦ電源周波数を２７ＭＨｚ、ＲＦ電源の電力を３００Ｗとしてプラズマ放電を行った。
【０３７７】
次に、ゲート絶縁層１０７上に半導体層１０９として、実施例１と同様の条件により厚さ５ｎｍの微結晶シリコン層を形成した。
【０３７８】
次に、半導体層１０９上にバッファ層１１１として、実施例１と同様の条件により、厚さ７５ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成した。
【０３７９】
次に、バッファ層１１１上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。
【０３８０】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、実施例１と同様のエッチング条件を用いた。
【０３８１】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、実施例１と同様の条件により、厚さ３００ｎｍのモリブデン層を形成した。
【０３８２】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１をウエットエッチングして、図１６（Ａ）に示すように、配線層１２３、１２５を形成した。なお、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０３８３】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。ここでは、実施例１と同様のエッチング条件を用いた。このときの、バッファ層１３１の厚さを４０ｎｍとした。
【０３８４】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、ＩＣＰエッチング装置を用い、ソースパワー１０００Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用い、エッチング時間を３０秒としたエッチング条件を用いた。
【０３８５】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面に、水プラズマを照射した。ここでは、ＩＣＰエッチング装置を用い、電源電力１８００Ｗ、圧力６６．５Ｐａ、流量３００ｓｃｃｍの水蒸気雰囲気においてプラズマを発生させ、当該プラズマを１８０秒照射する条件を用いた。この後、レジストを剥離した。
【０３８６】
次に、絶縁層１３３として、窒化シリコン層を形成した。ここでは、実施例１と同様の条件を用いて、厚さ３００ｎｍの窒化シリコン層を形成した。
【０３８７】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、残存するレジストマスクを除去した。
【０３８８】
以上の工程により、薄膜トランジスタを作製した。
【０３８９】
こののち、薄膜トランジスタの電気特性を測定した結果を図３６に示す。このときのゲート電圧の測定間隔を０．２５Ｖとした。また，測定時の温度を室温とした。なお、本実施例の薄膜トランジスタのチャネル長を３．４μｍ、チャネル幅を２０μｍとして形成した。なお、ここでのチャネル幅Ｗを、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）として電界効果移動度を計算した。また、ドレイン電圧が１Ｖ及び１０Ｖの電流電圧特性を実線で示した。また、図３６（Ａ）にドレイン電圧が１Ｖのときの電界効果移動度を破線で示し、図３６（Ｂ）にドレイン電圧が１０Ｖのときの電界効果移動度を破線で示した。
【０３９０】
表１に、以下の測定結果を示す。なお、ここでは、１６個の薄膜トランジスタを測定したときの平均値を示す。
・オン電流（Ｉｏｎ）（ドレイン電圧；１０Ｖ、ゲート電圧；１５Ｖ）
・最小オフ電流（Ｉｏｆｆ ｍｉｎ）（ドレイン電圧；１０Ｖ）
・オフ電流（Ｉｏｆｆ）（ドレイン電圧；１０Ｖ、ゲート電圧；（最小オフ電流のゲート電圧−１０）Ｖ）
・オン／オフ比
・しきい値電圧（Ｖｔｈ）（ドレイン電圧；１０Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１０Ｖ）
【０３９１】
【表１】
【０３９２】
以上により、ゲート絶縁層として、ＴＥＯＳを原料とする酸化シリコン層を用い、半導体層として、微結晶シリコン層を用い、バッファ層として非晶質構造の中に結晶領域を有するシリコン層を用いることで、電界効果移動度の高い薄膜トランジスタを作製することができる。
【０３９３】
（比較例）
ここで、比較例として、バッファ層を有せず、チャネル形成層として微結晶シリコン層を有する薄膜トランジスタの電気特性を示す。
【０３９４】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。ゲート電極層１０３は、実施例１と同様の条件により形成した。
【０３９５】
ゲート絶縁層１０７として、窒化シリコン層及び酸化シリコン層を実施例１と同様の条件により積層した。
【０３９６】
この後、ＣＶＤ装置の処理室から待機室へ基板を搬出した後、処理室内をフッ化窒素を用いてクリーニングした。次に、処理室内にアモルファスシリコン層を形成した。このときの堆積条件を以下に示す。原料ガスを、流量３００ｓｃｃｍのＳｉＨ４とし、処理室内の圧力を１６０Ｐａ、処理室の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１２０Ｗとしてプラズマ放電を行った。
【０３９７】
次に、処理室内に基板を搬入し、ゲート絶縁層上に半導体層１０９として、実施例１と同様の条件により厚さ８０ｎｍの微結晶シリコン層を形成した。
【０３９８】
次に、半導体層上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加された微結晶シリコン層を形成した（図１５（Ａ）参照、但しバッファ層１１１を除く）。このときの堆積条件を以下に示す。原料ガスを、流量１０ｓｃｃｍのＳｉＨ４、流量３０ｓｃｃｍの０．５ｖｏｌ％ＰＨ３（Ｈ２希釈）、流量１５００ｓｃｃｍのＨ２とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３００Ｗとしてプラズマ放電を行った。
【０３９９】
次に、不純物半導体層上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層、不純物半導体層をエッチングして、半導体層１１５、不純物半導体層１１９を形成した（図１５（Ｂ）参照、但しバッファ層１１７は除く）。ここでは、実施例１と同様のエッチング条件を用いた。
【０４００】
次に、ゲート絶縁層、半導体層、不純物半導体層を覆う導電層を形成した（図１５（Ｃ）参照、但しバッファ層１１７を除く）。ここでは、実施例１と同様の条件により、厚さ３００ｎｍのモリブデン層を形成した。
【０４０１】
次に、導電層上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層をウエットエッチングして、配線層１２３、１２５を形成した（図１６（Ａ）参照、但しバッファ層１１７は除く）。なお、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０４０２】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、半導体層１０９の表面も一部エッチングされた（図１６（Ｂ）参照、但しバッファ層１３１は除く）。ここでは、実施例１と同様のエッチング条件を用いた。
【０４０３】
次に、露出された半導体層、ソース領域及びドレイン領域１２９表面に、実施例１と同様に、フッ化炭素プラズマを照射し、露出された半導体層に残留する不純物を除去した。
【０４０４】
次に、露出された半導体層、ソース領域及びドレイン領域１２９表面に、水プラズマを照射した。
【０４０５】
次に、実施例１と同様に、窒化シリコン層を形成した。
【０４０６】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、残存するレジストマスクを除去した。
【０４０７】
以上の工程により、薄膜トランジスタを作製した。
【０４０８】
こののち、薄膜トランジスタの電気特性を測定した結果を図４６に示す。このときのゲート電圧の測定間隔を０．２５Ｖとした。また、測定時の温度を室温とした。なお、本実施例の薄膜トランジスタのチャネル長を３．４μｍ、チャネル幅を２４μｍとして形成した。なお、ここでのチャネル幅Ｗを、ゲート電極の幅とした。また、半導体層１１５の幅は２６μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）として電界効果移動度を計算した。また、ドレイン電圧が１Ｖ及び１０Ｖの電流電圧特性を実線で示した。また、図４６（Ａ）にドレイン電圧が１Ｖのときの電界効果移動度を破線で示し、図４６（Ｂ）にドレイン電圧が１０Ｖのときの電界効果移動度を破線で示した。
【０４０９】
表２に、以下の測定結果を示す。なお、ここでは、１６個の薄膜トランジスタを測定したときの平均値を示す。
・オン電流（Ｉｏｎ）（ドレイン電圧；１０Ｖ、ゲート電圧；１５Ｖ）
・最小オフ電流（Ｉｏｆｆ ｍｉｎ）（ドレイン電圧；１０Ｖ）
・オフ電流（Ｉｏｆｆ）（ドレイン電圧；１０Ｖ、ゲート電圧；（最小オフ電流のゲート電圧−１０）Ｖ）
・オン／オフ比
・しきい値電圧（Ｖｔｈ）（ドレイン電圧；１０Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１０Ｖ）
【０４１０】
【表２】
【０４１１】
以上により、ゲート絶縁層として、ＴＥＯＳを原料とする酸化シリコン層を用い、半導体層として、微結晶シリコン層を用い、バッファ層として非晶質構造の中に結晶領域を有するシリコン層を用いることで、電界効果移動度の高い薄膜トランジスタを作製することができる。また、比較例の薄膜トランジスタと比較すると、本実施例で示すように、非晶質構造の中に結晶領域を有するシリコン層をバッファ層として設けることで、オフ電流を低減することができる。即ち、オンオフ比の高い薄膜トランジスタを作製することができる。
【０４１２】
次に、本実施例で作製した薄膜トランジスタのＢＴ（バイアス、温度）試験結果を図３７に示す。
【０４１３】
はじめに、薄膜トランジスタの初期特性を測定し、その後にＢＴ試験を行い、特性の劣化を調べた。このときのゲート電圧の測定間隔を０．２５Ｖとした。また，測定時の温度を室温とした。ここでは、ΔＶｔｈを、ＢＴ試験後のしきい値電圧から初期特性のしきい値電圧をひいた値で示す。
【０４１４】
図３７に示す測定結果のＢＴ試験のストレス条件は、基板温度を８５℃、ドレイン電圧ＶＤを０．１Ｖ、ソース電圧ＶＳを０Ｖ、ゲート電圧ＶＧを＋３０Ｖとした。また、測定対象とした薄膜トランジスタのチャネル長Ｌの設計値を１０μｍ、チャネル幅Ｗの設計値を２０μｍとした。なお、ここでのチャネル幅Ｗを、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）とした。
【０４１５】
図３７（Ａ）に、本実施例で作製した薄膜トランジスタのΔＶｔｈを示す。図３７（Ｂ）は、本実施例の薄膜トランジスタの半導体層及びバッファ層の代わりに、厚さ７０ｎｍのアモルファスシリコン層を有する薄膜トランジスタのΔＶｔｈを示す。また、ＢＴ試験結果から、１万秒までのΔＶｔｈの値の近似直線を破線で示す。
【０４１６】
図３７（Ａ）に示すように、破線で示す近似直線から、１０００秒におけるΔＶｔｈは＋０．４３Ｖ、１０年におけるΔＶｔｈは＋７．３Ｖと予想される。また、図３７（Ｂ）に示すように、破線で示す近似曲線から、１０００秒におけるΔＶｔｈは＋２．３Ｖ、１０年におけるΔＶｔｈは＋５６７Ｖと予想される。
【０４１７】
図３７により、アモルファスシリコン層をチャネル形成領域に有する逆スタガ薄膜トランジスタと比較して、本実施例に示す薄膜トランジスタのしきい値電圧の変化は小さい。このことから、本実施例により、信頼性の高い薄膜トランジスタを作製することができる。
【実施例３】
【０４１８】
本実施例では、実施の形態６を用いて作製した薄膜トランジスタの電気特性を示す。
【０４１９】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。
【０４２０】
基板１０１上にゲート電極層１０３を形成した。
【０４２１】
ここでは、基板１０１として、厚さ０．７ｍｍのガラス基板（コーニング製ＥＡＧＬＥ２０００）を用いた。
【０４２２】
基板上に、実施例１と同様に、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０４２３】
次に、実施例１と同様に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。この後、レジストマスクを除去した。
【０４２４】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を連続形成した（図１５（Ａ）参照）。
【０４２５】
ここでは、ゲート絶縁層１０７として、実施例２と同様に窒化シリコン層及び酸化シリコン層を積層形成した。
【０４２６】
次に、ゲート絶縁層１０７上に半導体層１０９として、厚さ７ｎｍの微結晶シリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量１０ｓｃｃｍのＳｉＨ４、流量１５００ｓｃｃｍのＨ２、及び流量２０００ｓｃｃｍのＡｒとし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０４２７】
次に、半導体層１０９上にバッファ層１１１として、厚さ１７５ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量３０ｓｃｃｍのＳｉＨ４、流量１４７５ｓｃｃｍのＨ２、及び流量２５ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０４２８】
次に、バッファ層１１１上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。
【０４２９】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件としては、ＩＣＰパワー１０００Ｗ、バイアスパワー８０Ｗ、圧力１．５１Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を７８秒とした。この後、レジストマスクを除去した。
【０４３０】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、実施例１と同様の条件により、厚さ３００ｎｍのモリブデン層を形成した。
【０４３１】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１をウエットエッチングして、図１６（Ａ）に示すように、配線層１２３、１２５を形成した。なお、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０４３２】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件を、ＩＣＰパワー１０００Ｗ、バイアスパワー５０Ｗ、圧力１．５Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を３５秒とした。このときの、バッファ層１３１の厚さを１６５ｎｍとした。この後レジストマスクを除去した。
【０４３３】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、ＩＣＰエッチング装置を用い、エッチング条件を、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用い、エッチング時間を３０秒とした。
【０４３４】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面に、水プラズマを照射した。電源電力１８００Ｗ、圧力６６．５Ｐａ、流量３００ｓｃｃｍの水蒸気雰囲気においてプラズマを発生させ、当該プラズマを１８０秒照射した。この後、残存するレジストマスクを剥離した。
【０４３５】
次に、絶縁層１３３として、窒化シリコン層を形成した。ここでは、実施例１と同様の条件を用いて、厚さ３００ｎｍの窒化シリコン層を形成した。
【０４３６】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、レジストマスクを除去した。
【０４３７】
以上の工程により、薄膜トランジスタを作製した。
【０４３８】
こののち、薄膜トランジスタの電気特性の測定結果を図３８に示す。なお、本実施例の薄膜トランジスタは、チャネル長Ｌを４μｍ、チャネル幅Ｗを２０μｍとして作製した。なお、実際の長さは、チャネル長Ｌが３．５３μｍ、チャネル幅Ｗが２０μｍであった。なお、ここでのチャネル幅を、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）として電界効果移動度を計算した。また、ドレイン電圧が１Ｖ及び１０Ｖの電流電圧特性を実線で示した。また、図３８（Ａ）にドレイン電圧が１Ｖのときの電界効果移動度を破線で示し、図３８（Ｂ）にドレイン電圧が１０Ｖのときの電界効果移動度を破線で示した。
【０４３９】
表３に、以下の測定結果を示す。なお、ここでは、１６個の薄膜トランジスタを測定したときの平均値を示す。
・オン電流（Ｉｏｎ）（ドレイン電圧；１０Ｖ、ゲート電圧１５Ｖ）
・最小オフ電流（Ｉｏｆｆ ｍｉｎ）（ドレイン電圧；１０Ｖ）
・オフ電流（Ｉｏｆｆ）（ドレイン電圧；１０Ｖ、ゲート電圧；（最小オフ電流のゲート電圧−１０）Ｖ）
・オン／オフ比・しきい値電圧（Ｖｔｈ）（ドレイン電圧；１０Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１０Ｖ）
【０４４０】
【表３】
【０４４１】
以上により、実施例２と比較して、バッファ層１３１の厚さを厚くすることで、ドレイン電圧が１０Ｖのオフ電流を低減することができる。また、グラフから、しきい値電圧付近でドレイン電流の上昇が急峻になっていることがわかる。また、薄膜トランジスタの電気特性のばらつきが低減していることがわかる。
【実施例４】
【０４４２】
次に、図３９は、酸化シリコン層、微結晶シリコン層、及び非晶質構造の中に結晶領域を有するシリコン層の積層構造をイオンミリング加工した断面ＴＥＭ像を示す。ガラス基板上に厚さ１００ｎｍの酸化シリコン層４０１を形成し、該酸化シリコン層４０１上に厚さ５ｎｍの微結晶シリコン層４０２を形成し、該微結晶シリコン層４０２上に厚さ１４５ｎｍのバッファ層４０３を形成し、該バッファ層４０３上に厚さ１００ｎｍの非晶質シリコン層４０４を形成したものである。なお、バッファ層４０３及び非晶質シリコン層４０４の界面はみられない。また、非晶質シリコン層４０４上に保護層４０５を設けた。
【０４４３】
ここでは、酸化シリコン層４０１は実施例２に示す酸化シリコン層と同様の条件により形成した。
【０４４４】
微結晶シリコン層４０２は、実施例１の微結晶シリコン層と同様の条件により形成した。
【０４４５】
バッファ層４０３の堆積条件を以下に示す。材料ガスを、流量３０ｓｃｃｍのＳｉＨ４、流量１４７５ｓｃｃｍのＨ２、及び流量２５ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０４４６】
非晶質シリコン層４０４の堆積条件を以下に示す。材料ガスを、流量２８０ｓｃｃｍのＳｉＨ４、及び流量３００ｓｃｃｍのＨ２とし、処理室内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行った。
【０４４７】
図３９における領域４０６の拡大図を図４０に示す。
【０４４８】
図４０において、酸化シリコン層４０１上に短距離秩序を有する多数の格子縞が観察される。
【０４４９】
図４１（Ａ）は、図４０における、酸化シリコン層４０１、微結晶シリコン層４０２、及びバッファ層４０３の拡大像を示す。また、図４１（Ａ）の＊６近傍の拡大図を図４１（Ｂ）に示し、図４１（Ａ）の＊５近傍の拡大図を図４１（Ｃ）に示し、図４１（Ａ）の＊４近傍の拡大図を図４１（Ｄ）に示し、図４１（Ａ）の＊３近傍の拡大図を図４１（Ｅ）に示し、図４１（Ａ）の＊１及び＊２近傍の拡大図を図４１（Ｇ）に示し、図４１（Ａ）の＊９近傍の拡大図を図４１（Ｈ）に示す。また、図４１（Ｅ）の格子縞を模式的に示したものを図４１（Ｆ）に示す。図４１（Ｅ）、（Ｆ）、（Ｇ）から、＊１、＊２、＊３においては、短距離秩序を有する格子縞が観察される。一方、図４１（Ｂ）、（Ｃ）、（Ｄ）、及び（Ｈ）から、＊４〜＊６、＊９においては、格子縞が観察されず、非晶質構造であることが分かる。
【０４５０】
このことから、図４１（Ａ）の＊４〜６、＊９に示すような非晶質構造の中に、図４１（Ａ）の＊１、＊２、＊３に示すような結晶領域を有することがわかる。
【０４５１】
次に、図４２は、図３９に示すバッファ層４０３における＊７近傍の拡大図を示す。図４２から、＊７においては、格子縞が観察されず、非晶質構造であることが分かる。
【実施例５】
【０４５２】
本実施例では、実施の形態６を用いて作製した薄膜トランジスタの電気特性を示す。
【０４５３】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。
【０４５４】
基板１０１上にゲート電極層１０３を形成した。
【０４５５】
ここでは、基板１０１として、厚さ０．７ｍｍのガラス基板（コーニング製ＥＡＧＬＥ２０００）を用いた。
【０４５６】
基板上に、実施例１と同様に、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０４５７】
次に、実施例１と同様に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。この後、レジストマスクを除去した。
【０４５８】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を連続形成した（図１５（Ａ）参照）。
【０４５９】
ここでは、ゲート絶縁層１０７として、実施例２と同様に窒化シリコン層及び酸化シリコン層を積層形成した。
【０４６０】
次に、ゲート絶縁層１０７上に半導体層１０９として、実施例３と同様の条件により厚さ５０ｎｍの微結晶シリコン層を形成した。
【０４６１】
次に、半導体層１０９上にバッファ層１１１として、厚さ１７５ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量１４７５ｓｃｃｍのＨ２、及び流量２５ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の電力を１００Ｗとしてプラズマ放電を行った。
【０４６２】
次に、バッファ層１１１上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。
【０４６３】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件としては、ＩＣＰパワー１０００Ｗ、バイアスパワー８０Ｗ、圧力１．５１Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用いた。この後、レジストマスクを除去した。
【０４６４】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成した後、アルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ２００ｎｍのアルミニウム層を形成した後、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成した。
【０４６５】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１及び不純物半導体層１１９をドライエッチングして、配線層１２３、１２５及びソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。また、本実施例では、配線層１２３、１２５の平面形状は、直線型である。ここでは、ＩＣＰエッチング装置を用い、エッチング条件としては、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、圧力１．９Ｐａ、エッチングガスに流量６０ｓｃｃｍの塩化ホウ素、及び流量２０ｓｃｃｍの塩素を用いた。なお、このときの半導体層１１５及びバッファ層１３１の合計の厚さを２０５ｎｍとした。この後、レジストマスクを除去した。
【０４６６】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、ＩＣＰエッチング装置を用い、エッチング条件を、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用い、エッチング時間を３０秒とした。
【０４６７】
次に、絶縁層１３３として、窒化シリコン層を形成した。ここでは、実施例１と同様の条件を用いて、厚さ３００ｎｍの窒化シリコン層を形成した。
【０４６８】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、レジストマスクを除去した。
【０４６９】
以上の工程により、薄膜トランジスタを作製した。
【０４７０】
次に、薄膜トランジスタの電気特性の測定結果を図４５に示す。このときのゲート電圧の測定間隔を０．２５Ｖとした。また，測定時の温度を室温とした。なお、本実施例の薄膜トランジスタは、チャネル長Ｌを４μｍ、チャネル幅Ｗを２０μｍとして作製した。なお、ここでのチャネル幅を、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）として電界効果移動度を計算した。また、ドレイン電圧が１Ｖ及び１０Ｖの電流電圧特性を実線で示した。また、図４５（Ａ）にドレイン電圧が１Ｖのときの電界効果移動度を破線で示し、図４５（Ｂ）にドレイン電圧が１０Ｖのときの電界効果移動度を破線で示した。
【０４７１】
表４に、以下の測定結果を示す。なお、ここでは、１６個の薄膜トランジスタを測定したときの平均値を示す。
・オン電流（Ｉｏｎ）（ドレイン電圧；１０Ｖ、ゲート電圧１５Ｖ）
・最小オフ電流（Ｉｏｆｆ ｍｉｎ）（ドレイン電圧；１０Ｖ）
・オフ電流（Ｉｏｆｆ）（ドレイン電圧；１０Ｖ、ゲート電圧；（最小オフ電流のゲート電圧−１０）Ｖ）
・オン／オフ比
・しきい値電圧（Ｖｔｈ）（ドレイン電圧；１０Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１０Ｖ）
【０４７２】
【表４】
【０４７３】
以上により、実施例３と比較して、半導体層１１５の厚さを厚くすることで、キャリアの移動量が増加し、オン電流及び電界効果移動度を上昇させることができる。また、実施例３と比較して、半導体層１１５の厚さを厚くし、オン電流が上昇したにもかかわらず、オフ電流が上昇していないことから、バッファ層として非晶質構造の中に結晶領域を有するシリコン層を用いることで、オフ電流を低減することが可能である。また、不純物半導体層と接する配線をチタン層とすることで、配線がモリブデン層の実施例２及び実施例３と比較して、接触抵抗が低減しているため、オン電流及び電界効果移動度を上昇させることができる。
【実施例６】
【０４７４】
本実施例では、バッファ層と薄膜トランジスタのオフ電流の関係について示す。本実施例は、バッファ層の原料ガスとして、アンモニアを用いた薄膜トランジスタと、アンモニアを用いない薄膜トランジスタを比較する。
【０４７５】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。なお、試料１及び試料２は、バッファ層の堆積条件が異なるのみで、他の条件は同じである。
【０４７６】
基板１０１上にゲート電極層１０３を形成した。
【０４７７】
基板上に、実施例１と同様に、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０４７８】
次に、実施例１と同様に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。この後、レジストマスクを除去した。
【０４７９】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を連続形成した（図１５（Ａ）参照）。
【０４８０】
ここでは、ゲート絶縁層１０７として、実施例２と同様に窒化シリコン層及び酸化シリコン層を積層形成した。
【０４８１】
次に、ゲート絶縁層１０７上に半導体層１０９として、実施例３と同様の条件により厚さ１０ｎｍの微結晶シリコン層を形成した。
【０４８２】
次に、半導体層１０９上にバッファ層１１１として、厚さ１７５ｎｍのバッファ層を形成した。
【０４８３】
試料１では、アンモニアを含む原料ガスでバッファ層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量１４７５ｓｃｃｍのＨ２、流量２５ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）、及び流量２０００ｓｃｃｍのＡｒとし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の電力を１００Ｗとしてプラズマ放電を行った。
【０４８４】
試料２では、アンモニアを含まない原料ガスでバッファ層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量１５００ｓｃｃｍのＨ２、及び流量２０００ｓｃｃｍのＡｒとし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、１００Ｗとしてプラズマ放電を行った。即ち、試料１の原料ガスから、アンモニアを除いた条件とした。
【０４８５】
次に、バッファ層１１１上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。
【０４８６】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、実施例５と同様の条件を用いた。この後、レジストマスクを除去した。
【０４８７】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、実施例１と同様の条件により、厚さ３００ｎｍのモリブデン層を形成した。
【０４８８】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１をウエットエッチングして、図１６（Ａ）に示すように、配線層１２３、１２５を形成した。また、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０４８９】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。ここでは、実施例１と同様のエッチング条件を用いた。このときの、バッファ層１３１の厚さを１５５ｎｍとした。この後、レジストマスクを除去した。
【０４９０】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、実施例５と同様の条件を用いて、バッファ層に残留する不純物を除去した。この後、配線層１２３、１２５、及びバッファ層１３１の表面を洗浄した。
【０４９１】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面に、水プラズマを照射した。ここでは、実施例２と同様の条件を用いた。
【０４９２】
次に、絶縁層１３３として、窒化シリコン層を形成した（図１６（Ｃ）参照）。ここでは、実施例１と同様の条件を用いて、厚さ３００ｎｍの窒化シリコン層を形成した。
【０４９３】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、レジストマスクを除去した。
【０４９４】
以上の工程により、試料１及び試料２の薄膜トランジスタを作製した。
【０４９５】
次に、薄膜トランジスタの電気特性の測定結果を図４７に示す。このときのゲート電圧の測定間隔を０．２５Ｖとした。また，測定時の温度を室温とした。なお、本実施例の試料１及び試料２の薄膜トランジスタは、チャネル長Ｌを４μｍ、チャネル幅Ｗを２０μｍとして作製した。なお、ここでのチャネル幅を、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、横軸をドレイン電圧、縦軸をドレイン電流とし、ゲート電圧を−５Ｖ、−１０Ｖ、−１５Ｖ一定として、ドレイン電圧が１Ｖから３０Ｖのときのドレイン電流（ここでは、オフ電流という。）を測定した。
【０４９６】
図４７において、実線４７１はゲート電圧が−５Ｖ、実線４７３はゲート電圧が−１０Ｖ、実線４７５はゲート電圧が−１５Ｖのときの試料１の薄膜トランジスタのオフ電流を示す。また、破線４７７はゲート電圧が−５Ｖ、破線４７９はゲート電圧が−１０Ｖ、破線４８１はゲート電圧が−１５Ｖのときの試料２の薄膜トランジスタのオフ電流を示す。
【０４９７】
図４７より、試料１及び試料２において、同じゲート電圧のときのオフ電流を比較すると、試料１のほうがオフ電流が低いことがわかる。即ち、原料ガスにアンモニアを用いて形成した、窒素を含み、且つ非晶質構造の中に結晶領域を有するシリコン層をバッファ層として用いることで、オフ電流が低減することが分かる。これは、原料ガスにアンモニアを用いて形成することで、バッファ層に含まれる欠陥が低減しているためである。
【実施例７】
【０４９８】
本実施例では、実施の形態１で示すシミュレーションにおいて、結晶粒界におけるＳｉのダングリングボンドをＮＨ基で架橋した際のＬＵＭＯの状態について、以下に示す。
【０４９９】
図５及び図６それぞれに、Ｓｉの結晶粒界がＯ原子で架橋されたモデル（モデル１）と、Ｓｉの結晶粒界がＮＨ基で架橋されたモデル（モデル２）それぞれのＬＵＭＯ（最低非占有軌道）の様子を示す。ここで、ＬＵＭＯは、励起状態の電子が入る最低エネルギーの分子軌道であり、バンド理論における伝導帯（ＣＢ）下端の軌道に相当する。したがって、キャリア伝導に寄与する電子の波動関数であり、キャリアの移動度を決定する軌道と解釈できる。
【０５００】
次に、モデル１及びモデル２のＬＵＭＯが、どの原子のどの軌道に由来するのか調べた。ＬＵＭＯの波動関数は、膜を構成する原子の原子軌道の線型結合（即ち、スカラー倍の和）で表せる。
【０５０１】
なお、線型結合の係数それぞれの絶対値の２乗からＳｉ原子軌道、Ｈ原子軌道、Ｏ原子軌道、及びＮ原子軌道のそれぞれ存在確率がわかり、符号から各原子軌道同士が結合性（同符号）であるのか、もしくは反結合性（異符号）であるのかがわかる。
【０５０２】
次に、モデル１の結晶粒界付近において、ＬＵＭＯを構成する主な原子軌道の概念図を、図４３（Ａ）に示し、モデル２の結晶粒界付近において、ＬＵＭＯを構成する主な原子軌道の概念図を、図４３（Ｂ）に示す。ここで、ハッチングが異なる領域は、波動関数の符号が互いに逆であることを意味する。ここでは、Ｓｉ原子のｓ軌道４５２、４５６、Ｓｉ原子のｐ軌道４５１、４５３、４５５、４５７、Ｏ原子の２ｓ軌道４５４、Ｎ原子の２ｓ軌道４５８、Ｈ原子の１ｓ軌道４５９を示す。
【０５０３】
図４３（Ａ）に示すように、Ｓｉの結晶粒界がＯ原子で架橋される場合、Ｏ原子の２ｓ軌道４５４に注目すると、結晶粒界両側のＳｉ原子のｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）とは位相が異なる。すなわち、Ｏ原子の２ｓ軌道４５４は、原子間の結合には寄与するが、波動関数の広がりが小さいので、電子雲をつなげることはできない。したがって、導電率の向上には寄与しないと考えられる。
【０５０４】
一方、図４３（Ｂ）に示すように、Ｓｉの結晶粒界がＮＨ基で架橋される場合、Ｎ原子の２ｓ軌道４５８に注目すると、結晶粒界両側のＳｉ原子のｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）とは位相が異なる。すなわち、Ｎ原子の２ｓ軌道４５８では、電子雲をつなげることはできない。しかしながら、Ｈ原子の１ｓ軌道４５９が混合する事によって、同一符号の領域であるＳｉ原子のｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３）、Ｈ原子の１ｓ軌道４５９、及びＳｉのｓｐ３軌道（３ｓ軌道４５６＋３ｐ軌道４５５）が結合性軌道となり、電子雲をつなげることができる。したがって、導電率が向上すると考えられる。
【０５０５】
以上の結果は、次のように解釈することができる。すなわち、ＬＵＭＯは励起状態（エネルギーが高い）のため、一般的に、図４４（Ａ）に示すように、原子軌道の反結合性軌道により構成される。図４３（Ａ）のモデル１に示すＯ原子によるＳｉの結晶粒界の架橋、若しくは図４３（Ｂ）のモデル２に示すＮＨ基によるＳｉの結晶粒界の架橋でも、Ｏ原子およびＮ原子の２ｓ軌道４５４、４５８が、Ｓｉ原子のｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）と反結合（位相が反対）していることがわかる。反結合性軌道の場合、電子雲に節ができることを意味している。したがって、図４３（Ａ）のモデル１に示すＯ原子によるＳｉの結晶粒界の架橋の場合は、電子雲がつながらない。一方、図４３（Ｂ）のモデル２に示すＮＨ基によるＳｉの結晶粒界の架橋の場合、Ｎ原子の２ｓ軌道４５８とＳｉのｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）とが反結合性軌道を形成するものの、Ｈ原子が存在するため、Ｈの１ｓ軌道４５９とＳｉのｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）とが、図４４（Ｂ）に示すように、結合性軌道を形成することができる。つまり、ＮＨ基では、Ｈ原子が存在するために電子雲をつなげることができる。
【０５０６】
なお、ＣＨ２基はＨを有するが、ＣＨ２基中のＣ原子やＨ原子の原子軌道が結合する分子軌道は、より高いエネルギーの分子軌道を構成するため、ＬＵＭＯ（最低非占有軌道）を構成する原子軌道には含まれない。このためＣＨ２基によるＳｉの結晶粒界の架橋でも、電子雲がつながらないと考えられる。
【０５０７】
以上により、ＮＨ基で架橋したＳｉの結晶粒界のＬＵＭＯでは、結晶粒界両端のＳｉ原子のｓｐ３軌道は、Ｎ原子の２ｓ軌道とは逆位相であるが、Ｈ原子の１ｓ軌道とは同位相となる。したがって、Ｈ原子の１ｓ軌道が電子雲の橋渡しをする。この結果、電子雲が繋がり、キャリアの経路が形成されることがわかる。また、Ｓｉの結晶粒界において、電子雲がつながるためには、架橋基中の原子軌道がＬＵＭＯを構成する原子（例えば、Ｏ架橋のＯ原子、ＮＨ基中のＮ原子とＨ原子）を有すると共に、且つＳｉのｓｐ３軌道と同位相となりうる原子（例えば、ＮＨ基のＨ原子）が必要であると推定される。
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその作製方法、並びに該薄膜トランジスタを用いた半導体装置及び表示装置に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層にチャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用いられる半導体層として、非晶質シリコン、微結晶シリコン及び多結晶シリコンを用いる技術が開示されている（特許文献１乃至５参照）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−０５３２８３号公報
【特許文献２】特開平５−１２９６０８号公報
【特許文献３】特開２００５−０４９８３２号公報
【特許文献４】特開平７−１３１０３０号公報
【特許文献５】特開２００５−１９１５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度及びオン電流が低いといった問題がある。一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【０００５】
多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、上記二種類の薄膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチング用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することができる。
【０００６】
しかし、多結晶シリコン層がチャネル形成領域となる薄膜トランジスタは、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のために必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネルを効率良く生産することができないといった問題がある。
【０００７】
ところで、表示パネルの製造に用いられているガラス基板は、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ガラス基板の大型化はコストミニマム設計の思想に基づいている。
【０００８】
これに対して、第１０世代（２９５０ｍｍ×３４００ｍｍ）におけるような大面積のマザーガラス基板に、高速動作が可能な薄膜トランジスタを、生産性良く製造することができる技術は依然として確立されておらず、そのことが産業界の問題となっている。
【０００９】
そこで本発明の一態様は、薄膜トランジスタのオン電流及びオフ電流に係る上記問題点を解決することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、薄膜トランジスタにおいて、ゲート絶縁層と、ソース領域及びドレイン領域との間であって、少なくともソース領域及びドレイン領域側に、非晶質構造の中に結晶領域を有する半導体層をバッファ層として有することを要旨とする。
【００１１】
また、本発明の一態様は、薄膜トランジスタにおいて、ゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層とソース領域及びドレイン領域の間にあるバッファ層とを有し、バッファ層は、非晶質構造の中に結晶領域を有することを要旨とする。
【００１２】
また、本発明の一態様は、薄膜トランジスタにおいて、ゲート絶縁層と、ゲート絶縁層に接するバッファ層と、バッファ層に一部接するソース領域及びドレイン領域とを有し、バッファ層は、非晶質構造の中に少なくとも粒径が１ｎｍ以上１０ｎｍ以下の結晶粒（微小結晶粒ともいう。）を有することを要旨とする。
【００１３】
また、本発明の一態様は、薄膜トランジスタにおいて、ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、を有し、半導体層において、ゲート絶縁層側には、微結晶半導体が形成され、半導体層において、不純物半導体層側には、非晶質構造の中に結晶領域が離散していることを要旨とする。
【００１４】
当該バッファ層は、ゲート絶縁層と接する面とは反対側、所謂バックチャネル側に配設される。
【００１５】
非晶質構造の中に結晶領域を有する半導体層において、窒素が含まれる。このときの、二次イオン質量分析法によって計測される窒素濃度は、１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、好ましくは２×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、より好ましくは３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３である。
【００１６】
また、非晶質構造の中に結晶領域を有する半導体層は、低温フォトルミネッセンス分光によるスペクトルのピーク領域は、１．３１ｅＶ以上１．３９ｅＶ以下である。
【００１７】
また、非晶質構造の中に結晶領域を有する半導体層は、非晶質半導体、代表的にはアモルファスシリコンのバンドギャップのバンドテールと比較して、傾斜が急峻である。このため、バンドギャップが広くなり、従来の非晶質半導体層と比較して、トンネル電流が流れにくくなる。
【００１８】
非晶質構造の中に結晶領域を有する半導体層は、微結晶半導体の生成が可能な混合比で半導体材料ガス（例えば、水素化シリコンガス、フッ化シリコンガス、塩化シリコンガス、水素化ゲルマニウムガス、フッ化ゲルマニウムガス、塩化ゲルマニウムガス等）と希釈ガスを反応ガスとして用いて形成される。当該反応ガスが導入された、酸素濃度を低減させた超高真空反応室内において、所定の圧力を維持してグロー放電プラズマを生成する。これにより反応室内に置かれた基板に被膜が堆積されるが、結晶核の生成または成長を妨げる不純物元素を反応室中に含ませて、当該不純物元素の濃度を制御することで、非晶質構造の中に結晶領域として錐形状結晶領域及び／または微小結晶粒を形成する。
【００１９】
基板上に被膜が堆積される際に、結晶核の生成を低減するように不純物元素の濃度を制御して、結晶核を生成し、その結晶核を基に逆錐形状結晶領域を形成する。また、基板上に被膜が堆積される際に、結晶核の生成を抑制するように不純物元素の濃度を制御して、結晶核の生成を抑制して、微小結晶粒を形成する。また、被膜の下地層が結晶性を有する半導体層の場合、結晶成長を低減するように不純物元素の濃度を制御して、結晶成長を低減しつつ非晶質構造を堆積することで、順錐形結晶領域を形成する。
【００２０】
結晶核の生成、及び結晶成長を低減または抑制する不純物元素としては、窒素若しくは窒化物が好ましい。
【００２１】
非晶質構造の中に結晶領域を有する半導体層において、二次イオン質量分析法によって計測される窒素濃度を３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、結晶核の生成を制御して、結晶核を生成しないようにして、微小結晶粒を形成する。
【００２２】
また、非晶質構造の中に結晶領域を有する半導体層において、二次イオン質量分析法によって計測される窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とすることで、錐形状結晶領域の成長端となる結晶核の生成位置と生成密度を制御する。または錐形状結晶領域の結晶成長を制御する。
【００２３】
結晶領域の一形態である錐形状結晶領域には、ボトムゲート型の薄膜トランジスタの場合、ゲート絶縁層からソース領域及びドレイン領域に向かって幅が狭まる錐形状の結晶領域（以下、順錐形ともいう。）がある。また、ゲート絶縁層、またはゲート絶縁層に接する半導体層と、結晶領域を有する半導体層の界面から、ソース領域及びドレイン領域に向けて、略放射状に成長した逆錐形がある。
【００２４】
ここで、順錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面よりソース領域及びドレイン領域側に存在するものをいう。即ち、非晶質構造の中に結晶領域を有する半導体層が堆積される方向に向けて、幅が狭まった形状である。これは、非晶質構造の中に結晶領域を有する半導体層の下地となる半導体層が、微結晶半導体層または結晶性半導体層の場合、半導体層を種結晶として、部分的に結晶成長させる条件で非晶質構造の中に結晶領域を有する半導体層を堆積させることで、結晶領域の幅が狭まるように結晶成長するため形成される。
【００２５】
ここで、逆錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面より基板側に存在するものをいう。即ち、非晶質構造の中に結晶領域を有する半導体層が堆積される方向に向けて、略放射状に成長した形状である。離散的に形成された結晶核のそれぞれが、被膜の堆積と共に結晶の方位に沿って成長することで、結晶領域は、結晶核を起点として非晶質構造の中に結晶領域を有する半導体層が堆積される方向と垂直な面の面内方向に拡がるように成長する。
【００２６】
また、錐形状結晶領域内には単結晶または双晶を含む。また、非晶質構造内において錐形状結晶領域は、離散しているため、結晶粒界が少ない。なお、双晶とは、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることをいう。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する領域は実質的に結晶粒界が存在しないと見なすことができる。
【００２７】
結晶領域の一形態である微小結晶粒は、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の結晶粒である。堆積原料ガスに窒素を含ませることにより、結晶核の生成を妨げるため、結晶核にならない微小結晶粒を形成することができる。また、半導体層中の微小結晶粒の密度を高めることにより、結晶成分比が高くなる。
【００２８】
以上のことから、薄膜トランジスタにおいて、チャネル形成領域と、ソース領域及びドレイン領域との間にバッファ層として、非晶質構造の中に結晶領域を有する半導体層を設けることにより、ソース領域またはドレイン領域に電圧が印加されたときのバッファ層の厚さ方向における抵抗を下げることが可能である。特に、バッファ層としてソース領域及びドレイン領域の直下に非晶質構造の中に結晶領域を有する半導体層を設けることにより、非晶質半導体層をゲート絶縁層と、ソース領域及びドレイン領域との間に設けた薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めることができる。
【００２９】
また、非晶質構造の中に結晶領域を有する半導体層は、非晶質半導体、代表的にはアモルファスシリコンのバンドギャップのバンドテールと比較して、傾斜が急峻となり、バンドギャップが広くなり、トンネル電流が流れにくくなる。このため、オフ電流が流れる領域にバッファ層として非晶質構造の中に結晶領域を有する半導体層を設けることにより、微結晶半導体をゲート絶縁層と、ソース領域及びドレイン領域との間に設けた薄膜トランジスタと比較して、オフ電流を低減することができる。
【００３０】
なお、シリコン中にあって、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素、例えば酸素のような不純物元素の濃度は、低減させる。すなわち、酸素については二次イオン質量分析法によって計測される濃度を５×１０１８ｃｍ−３以下とすることが好ましい。
【００３１】
なお、ここでは、他の計測法が示されていない濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）の測定値によるものである。
【００３２】
なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
【００３３】
また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
【発明の効果】
【００３４】
以上により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一形態に係る薄膜トランジスタの一例を説明する図である。
【図２】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図３】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図４】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図５】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図６】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図７】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図８】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図９】本発明の一形態に係る薄膜トランジスタの一例を説明する図である。
【図１０】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図１１】本発明の一形態に係る薄膜トランジスタの一例を説明する図である。
【図１２】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図１３】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図１４】本発明の一形態に係る薄膜トランジスタの一例を説明する図である。
【図１５】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図１６】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図１７】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図１８】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図１９】本発明の一形態に係る薄膜トランジスタの作製方法に適用可能な装置を説明する図である。
【図２０】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２１】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２２】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２３】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２４】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２５】本発明の一形態に係る薄膜トランジスタの作製方法のタイムチャートの一例を説明する図である。
【図２６】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図２７】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図２８】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図２９】本発明の一形態に係る薄膜トランジスタの作製方法の一例を説明する図である。
【図３０】本発明の一形態に適用可能な多階調マスクを説明する図である。
【図３１】本発明の一形態の薄膜トランジスタを適用可能な表示パネルを説明する図である。
【図３２】本発明の一形態の薄膜トランジスタを適用可能な電子機器等を説明する図である。
【図３３】本発明の一形態の薄膜トランジスタを適用可能な電子機器等を説明する図である。
【図３４】本発明の一形態の薄膜トランジスタを適用可能な電子機器等を説明する図である。
【図３５】実施例１で作製した薄膜トランジスタの断面構造を説明する図である。
【図３６】実施例２で作製した薄膜トランジスタの電気特性を説明する図である。
【図３７】実施例２で作製した薄膜トランジスタの信頼性を説明する図である。
【図３８】実施例３で作製した薄膜トランジスタの電気特性を説明する図である。
【図３９】実施例４で示す断面ＴＥＭ像を説明する図である。
【図４０】実施例４で示す断面ＴＥＭ像を説明する図である。
【図４１】実施例４で示す断面ＴＥＭ像を説明する図である。
【図４２】実施例４で示す断面ＴＥＭ像を説明する図である。
【図４３】半導体層の原子軌道を説明する図である。
【図４４】半導体層の原子軌道を説明する図である。
【図４５】実施例５で作製した薄膜トランジスタの電気特性を説明する図である。
【図４６】比較例で作製した薄膜トランジスタの電気特性を説明する図である。
【図４７】実施例６で作製した薄膜トランジスタの電気特性を説明する図である。
【図４８】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図４９】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図５０】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図５１】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【図５２】本発明の一形態に係る薄膜トランジスタが有する半導体層を説明する図である。
【発明を実施するための形態】
【００３６】
実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３７】
（実施の形態１）
本実施の形態では、薄膜トランジスタの形態の一例について、図面を参照して説明する。
【００３８】
図１は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図１（Ａ）に示す薄膜トランジスタは、基板１０１上にゲート電極層１０３を有し、ゲート電極層１０３を覆うゲート絶縁層１０７を有し、ゲート絶縁層１０７上に接するチャネル形成領域として機能する半導体層１１５を有し、半導体層１１５上にバッファ層１３１を有し、バッファ層１３１上の一部に接するソース領域及びドレイン領域１２９を有する。また、ソース領域及びドレイン領域１２９上に接する配線層１２３、１２５を有する。配線層１２３、１２５はソース電極及びドレイン電極を構成する。また、各層は所望の形状にパターン形成されている。ここでは、バッファ層１３１を、非晶質構造の中に結晶領域を有する半導体層で形成することを特徴とする。
【００３９】
図１（Ｂ）に示すように、半導体層１１５において、ゲート電極層１０３と重畳する領域であり、且つゲート絶縁層１０７側の領域１７１が、チャネルとして機能する。また、バッファ層１３１において、ゲート絶縁層１０７と反対側であり、且つソース領域及びドレイン領域１２９に接しない領域１７２がバックチャネルとして機能する。また、バッファ層１３１において、ドレイン領域に接する側の領域１７３が空乏層となる。また、バッファ層１３１と、ソース領域またはドレイン領域とが接する領域１７４が接合領域である。
【００４０】
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。
【００４１】
ゲート電極層１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてもよい。
【００４２】
例えば、ゲート電極層１０３の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層構造、銅層上にモリブデン層が積層された二層構造、銅層上に窒化チタン層若しくは窒化タンタル層が積層された二層構造、または窒化チタン層とモリブデン層とが積層された二層構造とすることが好ましい。三層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金の層と、窒化チタン層またはチタン層とが積層された積層とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低い層から半導体層への金属元素の拡散を防止することができる。
【００４３】
ゲート絶縁層１０７は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積層して形成することができる。また、ゲート絶縁層１０７を酸化窒化シリコン層により形成することで、半導体層１１５に微結晶半導体層を形成した場合、薄膜トランジスタの閾値電圧の変動を低減することができる。
【００４４】
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００４５】
半導体層１１５は、微結晶半導体層、非晶質半導体層、または非晶質構造の中に結晶領域を有する半導体層を用いて形成する。微結晶半導体層、非晶質半導体層、または非晶質構造の中に結晶領域を有する半導体層としては、シリコン、ゲルマニウム、またはシリコンゲルマニウムを用いることができる。なお、半導体層１１５は、ｎ型の導電性を付与するリンまたはｐ型の導電性を付与するボロンが添加されてもよい。また、半導体層１１５は、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、モリブデン、タングステン、コバルト、ニッケル、白金等のシリコンと反応してシリサイドを形成する金属元素が添加されていてもよい。半導体層１１５にｎ型の導電性を付与するリン、ｐ型の導電性を付与するボロン、またはシリコンと反応してシリサイドを形成する金属元素等を添加することにより、半導体層のキャリア移動度を高めることが可能であるため、当該半導体層をチャネル形成領域とする薄膜トランジスタの電界効果移動度を高めることができる。半導体層１１５の厚さを、３〜１００ｎｍ、または５〜５０ｎｍとすることが好ましい。
【００４６】
微結晶半導体層とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む層である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶１１５ａが基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶１１５ａの界面には、結晶粒界１１５ｂが形成される。また、柱状結晶または針状結晶１１５ａの間には、非晶質構造１１５ｃが存在している。（図２（Ａ）参照）。
【００４７】
また、微結晶半導体層に含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度は、１×１０１８ｃｍ−３未満とすることが好ましい。
【００４８】
また、微結晶半導体層において、ゲート絶縁層１０７との界面において、非晶質層１１５ｄが形成され、その上に柱状結晶または針状結晶１１５ａが形成されても良い（図２（Ｂ）参照）。
【００４９】
また、図２（Ｃ）に示すように、ゲート絶縁層１０７と半導体層１１５との界面において、非晶質構造が無く、ゲート絶縁層１０７の表面から柱状結晶または針状結晶１１５ａが形成されてもよい。このようにゲート絶縁層１０７と半導体層１１５との界面に非晶質構造がないことで、結晶性の高い柱状結晶または針状結晶１１５ａをキャリアが移動するため、薄膜トランジスタのオン電流及び電界効果移動度を上昇させることができる。
【００５０】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませてもよい。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませてもよく、これにより格子歪みをさらに助長させることで、微結晶の構造の安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００５１】
ここで、本実施の形態の主要な特徴の一つであるバッファ層１３１の構造に関し、図３に示す。バッファ層１３１は、非晶質構造の中において、結晶領域を有する。結晶領域とは、錐形状の結晶領域及び／または微小結晶粒である。また、結晶領域は分散している。即ち、結晶領域は離散している。バッファ層１３１の厚さは、５０〜３５０ｎｍ、または１２０〜２５０ｎｍとすることが好ましい。
【００５２】
また、バッファ層１３１は、二次イオン質量分析法によって計測される窒素濃度は、１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、２×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３である。
【００５３】
また、バッファ層１３１は、低温フォトルミネッセンス分光によるスペクトルのピーク領域は、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体層、代表的には微結晶シリコン層を低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、非晶質構造の中に結晶領域を有する半導体層は、微結晶半導体層とは異なる。
【００５４】
錐形状の結晶領域は、半導体層１１５及びバッファ層１３１の界面から、バッファ層１３１が堆積される方向に向けて、略放射状に成長した錐形状（逆錐形）と、半導体層１１５及びバッファ層１３１の界面から、バッファ層１３１が堆積される方向に向けて、幅が狭まる錐形状（順錐形）とがある。
【００５５】
はじめに、逆錐形について図３を用いて示す。
【００５６】
図３（Ａ）に示すように、バッファ層１３１においては、非晶質構造１３１ｂ中で結晶領域１３１ａが分散する。即ち、結晶領域１３１ａが離散している。
【００５７】
図３に示す結晶領域１３１ａの形状は、逆錐形である。ここで、逆錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面より基板１０１側に存在するものをいう。即ち、バッファ層１３１が堆積される方向に向けて、略放射状に成長した形状である。離散的に形成された結晶核のそれぞれが、バッファ層の形成と共に結晶の方位に沿って成長することで、結晶領域は、結晶核を起点としてバッファ層１３１が堆積される方向と垂直な面の面内方向に拡がるように成長する。また、結晶領域１３１ａ内には単結晶または双晶を含む。
【００５８】
バッファ層に含まれる結晶領域の一形態は、図３（Ｂ−１）に示すように、結晶領域１３１ｄの頂点が半導体層１１５と接するように形成し、且つ結晶成長がバッファ層の堆積方向に連続的に成長している。
【００５９】
このような結晶領域は、バッファ層の堆積初期における窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とし、堆積方向に対して徐々に窒素の濃度を低減することにより、形成することができる。バッファ層に上記濃度の窒素を有することで、結晶領域の高さを制御することが可能であり、結晶領域の高さのばらつきを低減することができる。この結果、複数の薄膜トランジスタにおけるトランジスタ特性のばらつきを低減することができる。
【００６０】
バッファ層に含まれる結晶領域の一形態は、図３（Ｂ−２）に示すように、結晶領域１３１ｅの頂点が半導体層１１５と接せず、一定の距離を置いてから頂点が形成され、且つ結晶成長がバッファ層の堆積方向に連続的に成長している。
【００６１】
このような結晶領域は、バッファ層の堆積初期における窒素濃度を３×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とし、堆積方向に対して徐々に窒素の濃度を低減することにより、形成される。
【００６２】
バッファ層に含まれる結晶領域の一形態は、図３（Ｂ−３）に示すように、結晶領域１３１ｆの頂点が半導体層１１５と接するように形成し、且つ結晶成長がバッファ層の堆積方向の途中で途切れており、結晶領域１３１ｆ上に非晶質構造が形成される。
【００６３】
このような結晶領域は、バッファ層の堆積初期における窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とし、堆積方向に対して徐々に窒素の濃度を低減して、結晶を成長させた後、窒素濃度を３×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下まで高めることで、形成される。
【００６４】
なお、図３（Ｂ−３）においては、結晶領域の頂点が半導体層１１５に接しているが、図３（Ｂ−２）と同様の条件により、頂点が半導体層１１５に接せず、且つ堆積方向の途中で成長が途切れた結晶領域となりうる。
【００６５】
バッファ層に含まれる結晶領域の一形態は、図３（Ｂ−４）に示すように、堆積方向に対して複数の逆錐形の結晶領域が積み重なった構造１３１ｇとなりうる。
【００６６】
このような結晶領域は、バッファ層の堆積初期における窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とし、堆積方向に対して徐々に窒素の濃度を低減して、結晶を成長させた後、窒素濃度を３×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下まで高める。この後、窒素濃度を低減することで形成される。
【００６７】
なお、図３（Ｂ−４）においては、結晶領域の頂点が半導体層１１５に接しているが、図３（Ｂ−２）と同様の条件により、頂点が半導体層１１５に接しない構造となりうる。
【００６８】
なお、結晶領域１３１ａ、１３１ｄ〜１３１ｇに、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。また、非晶質構造１３１ｂには、窒素が含まれる。ＮＨ基またはＮＨ２基が含まれる場合がある。
【００６９】
また、バッファ層１３１は、図３（Ｃ）に示すように、非晶質構造１３１ｂ中に微小結晶粒１３１ｃが分散する形態がある。微小結晶粒１３１ｃとは上記結晶領域の成長核とならない程度の微小な大きさ、代表的には１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の微小な大きさの結晶粒である。微小結晶粒はバッファ層１３１中の窒素の濃度を制御することで形成することができる。また、微小結晶粒の外側、即ち、非晶質構造１３１ｂと接する側には、多くの窒素が偏析しやすい。このため、窒素、好ましくはＮＨ基またはＮＨ２基が微小結晶粒１３１ｃ及び非晶質構造１３１ｂの界面において多く存在する場合がある。
【００７０】
なお、バッファ層１３１中において、微小結晶粒１３１ｃは、分散していてもよい。または、バッファ層１３１中において微小結晶粒１３１ｃが凝集していてもよい。更には、分散した微小結晶粒１３１ｃ及び凝集した微小結晶粒１３１ｃが存在してもよい。
【００７１】
また、バッファ層１３１は、図３（Ｄ）に示すように、非晶質構造１３１ｂで結晶領域１３１ａ及び微小結晶粒１３１ｃが分散する形態がある。
【００７２】
なお、微小結晶粒１３１ｃに窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。
【００７３】
次に、順錐形の結晶領域について図４を用いて示す。
【００７４】
図４（Ａ）に示すように、半導体層１１５上に、非晶質構造１３１ｂ中に順錐形の結晶領域１３１ｈを有するバッファ層１３１が形成される。バッファ層１３１中では、非晶質構造１３１ｂ中で結晶領域１３１ｈが分散する。即ち、結晶領域１３１ｈが離散している。
【００７５】
図４に示す結晶領域１３１ｈの形状は、順錐形である。ここで、順錐形とは、（ｉ）多数の平面から構成される面と、（ｉｉ）前記面の外周と前記面の外に存在する頂点とを結ぶ線の集合によって作られる立体的形状であって、該頂点が多数の平面から構成される面よりソース領域及びドレイン領域１２９側に存在するものをいう。即ち、バッファ層１３１が堆積される方向に向けて、幅が狭まった形状である。これは、半導体層１１５が微結晶半導体層または結晶性半導体層の場合、半導体層１１５を種結晶として、部分的に結晶成長させる条件でバッファ層１３１を堆積させることで、結晶領域１３１ｈの幅が狭まるように結晶成長するため形成される。ここでは、便宜的に半導体層１１５と、結晶領域１３１ｈが接するように破線で示しているが、半導体層１１５の一部成長した領域が結晶領域１３１ｈとなる。また、結晶領域１３１ｈ内には単結晶または双晶を含む。
【００７６】
バッファ層に含まれる結晶領域の一形態は、図４（Ａ）に示すように、結晶領域１３１ｈの底面が半導体層１１５と接し、頂点が非晶質構造１３１ｂ中にある形状を有する。
【００７７】
このような結晶領域は、バッファ層の堆積中における窒素濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３とすることにより、形成することができる。
【００７８】
バッファ層に含まれる結晶領域の一形態は、図４（Ｂ）に示すように、結晶領域１３１ｉ頂点がソース領域またはドレイン領域１２９と接する形状を有する。なお、このような場合は非晶質構造１３１ｂに対する結晶領域１３１ｉの割合が低いことが好ましい。この結果、薄膜トランジスタのオフ電流を低減することができる。
【００７９】
このような結晶領域は、バッファ層の堆積中における窒素濃度を、好ましくは１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３、好ましくは２×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることにより、形成される。
【００８０】
なお、結晶領域１３１ｈ、１３１ｉに、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。また、非晶質構造１３１ｂには、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。
【００８１】
バッファ層に含まれる結晶領域の一形態は、図４（Ｃ）に示すように、非晶質構造１３１ｂにおいて結晶領域１３１ｈまたは結晶領域１３１ｉと、微小結晶粒１３１ｃとが分散する形態がある。
【００８２】
以上の構造により、ソース領域またはドレイン領域に電圧が印加されたときの、バッファ層１３１の縦方向における抵抗、即ち、半導体層と、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。特に、ソース領域及びドレイン領域の直下にバッファ層として非晶質構造の中に結晶領域を有する半導体層を設けることにより、薄膜トランジスタのオン電流を高めることができる。
【００８３】
また、図４（Ａ）乃至（Ｃ）において、半導体層１１５とバッファ層１３１の界面は、結晶領域１３１ｈ及び非晶質構造１３１ｂとなっているが、図４（Ｄ）に示すように、半導体層１１５が微結晶半導体層の場合は、半導体層１１５とバッファ層１３１の界面は、結晶領域である場合もある。これは、バッファ層１３１を形成する際、半導体層１１５である微結晶半導体層が種結晶となり、バッファ層１３１の堆積初期においては、結晶成長するため、半導体層１１５上全面に結晶領域が成長する。その後、徐々に結晶性が抑制され、順錐形となる結晶領域１３１ｊが形成されるためである。
【００８４】
この場合、結晶領域１３１ｊに、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。また、非晶質構造１３１ｂには、窒素が含まれる。また、ＮＨ基またはＮＨ２基が含まれる場合がある。
【００８５】
なお、図４（Ａ）〜図４（Ｄ）において、ゲート絶縁層１０７と半導体層１１５の界面から、結晶領域１３１ｈ〜１３１ｊの先端までの距離は、３〜４１０ｎｍ、好ましくは、２０〜１００ｎｍであることが好ましい。また、結晶核の生成を低減または抑制する不純物元素として、酸素及び窒素があるが、シリコン中にあって、キャリアトラップを生成しない不純物元素（例えば、窒素）を選択する。一方、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素（例えば酸素）の濃度は低減させる。従って、窒素濃度を低減させず酸素濃度を低減させるとよい。具体的には、酸素については二次イオン質量分析法によって計測される濃度を５×１０１８ｃｍ−３以下とするとよい。
【００８６】
また、窒素の濃度は、バッファ層が半導体性を保つ濃度であり、且つダングリングボンドが低減し、キャリア移動度が上昇する範囲であることが好ましい。窒素の濃度が高すぎると、半導体性が低下し、絶縁性が増してしまい、オン電流が低下する。また、窒素の濃度が低すぎると、従来の非晶質半導体層と同様となり、キャリア移動度が上昇しないと共に、バッファ層の欠陥準位が増加する。
【００８７】
上記説明したように、錐形状の結晶領域は離散的に存在する。結晶領域を離散的に存在させるためには、結晶の核生成密度を制御することが必要である。窒素濃度を制御することで、結晶領域の核生成密度を制御し、結晶領域を離散的に存在せしめることが可能である。また、結晶領域が、バッファ層におけるソース領域及びドレイン領域方向、即ちチャネル長方向において、離散しているため、オフ電流を低減することができる。特に、バッファ層のソース領域及びドレイン領域の間におけるチャネル長方向において、離散しているため、オフ電流を低減することができる。
【００８８】
ソース領域及びドレイン領域１２９は、一導電型を付与する不純物元素が添加された半導体層（以下、不純物半導体層と示す。）を形成すればよい。ｎチャネル型の薄膜トランジスタを形成する場合には、一導電型を付与する不純物元素としてリンを用いればよく、代表的には、リンが含有されたアモルファスシリコンまたは微結晶シリコンを用いて形成する。また、ｐチャネル型の薄膜トランジスタを形成する場合には、一導電型を付与する不純物元素としてとしてボロンを用いればよく、代表的には、ボロンが含有されたアモルファスシリコンまたは微結晶シリコンを用いて形成する。
【００８９】
一導電型を付与する不純物元素の濃度、ここではリンまたはボロンの濃度を１×１０１９〜１×１０２１ｃｍ−３とすることで、配線層１２３、１２５とオーミックコンタクトすることが可能となり、ソース領域及びドレイン領域として機能する。
【００９０】
ソース領域及びドレイン領域１２９は１０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上５０ｎｍ以下の厚さで形成する。ソース領域及びドレイン領域１２９の厚さを、薄くすることでスループットを向上させることができる。
【００９１】
配線層１２３、１２５は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極層１０３に用いることができるアルミニウム−ネオジム合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。例えば、配線層１２３、１２５として、アルミニウム層をモリブデン層で挟んだ三層の積層構造とすることができる。
【００９２】
本実施の形態により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【００９３】
ここで、本発明の主要な特徴の一つである非晶質構造の中に結晶領域を有する半導体層に関し考察する。
【００９４】
非晶質構造の中に結晶領域を有する半導体層において、Ｓｉ原子のダングリングボンドを架橋したＮＨ基を有する場合がある。または、Ｓｉ原子のダングリングボンドを終端したＮＨ２基を有する場合がある。これらについて、以下に述べる。
【００９５】
従来の非晶質半導体は、結晶格子のように構造に一定の繰り返しパターンがない。このため、ダングリングボンドが多く含まれ、当該領域が欠陥となり、キャリアが捕獲される部位となると共に、キャリア移動度の低下が生じる。しかしながら、本実施の形態に示す非晶質構造の中に結晶領域を有する半導体層は、当該ダングリングボンドがＮＨ基で架橋され、またはＳｉ原子のダングリングボンドがＮＨ２基で終端され、非晶質構造の中に結晶領域を有する半導体層においてダングリングボンドの数が低減している場合がある。即ち、欠陥準位が低減している。また、ダングリングボンドをＮＨ基で架橋することにより、当該結合部がキャリアの通路となりうるため、従来の非晶質半導体層と比較して、キャリア移動度が上昇する。この結果、薄膜トランジスタのバッファ層に非晶質構造の中に結晶領域を有する半導体層を用いた場合には、薄膜トランジスタのオン電流及び電界効果移動度を上昇させると共に、オフ電流を低減することができる。
【００９６】
なお、半導体層のＳｉ原子のダングリングボンドをＮＨ基で架橋するとは、ＮＨ基の異なる結合手が、半導体層の異なる半導体元素とそれぞれ結合することをいう。このため、Ｎ原子の第１の結合手はＨ原子と結合し、Ｎ原子の第２の結合手は第１の半導体原子と結合し、Ｎ原子の第３の結合手は第２の半導体原子と結合する。また、半導体層のＳｉ原子のダングリングボンドをＮＨ２基で終端するとは、ＮＨ２基が、半導体層のＳｉ原子と結合することをいう。このため、Ｎ原子の第１の結合手及び第２の結合手は、それぞれ異なるＨ原子と結合し、Ｎ原子の第３の結合手はＳｉ原子と結合する。
【００９７】
また、上記のような錐形状の結晶領域の外側、即ち錐形状の結晶領域における非晶質構造との界面（例えば、図３（Ａ）に示す結晶領域１３１ａと非晶質構造１３１ｂの界面）、微小結晶粒の外側、即ち微小結晶粒と非晶質構造との界面（例えば、図３（Ｃ）に示す微小結晶粒１３１ｃと非晶質構造１３１ｂの界面）、微小結晶粒の粒界（例えば、図３（Ｃ）に示す微小結晶粒１３１ｃ同士の界面）、半導体層とバッファ層の界面（例えば、図３（Ａ）に示す半導体層１１５とバッファ層１３１の界面）、バッファ層に含まれる結晶領域の界面（例えば、図４（Ｄ）に示す結晶粒界１３１ｋ）等において、ＮＨ基が、シリコン原子のダングリングボンドと結合すると、欠陥準位が無くなり、キャリアが流れやすくなるモデルについて、以下に示す。
【００９８】
図５に示すように、Ｓｉ原子のダングリングボンドがＨ原子１９１ａで終端された結晶粒界１９２を有するシリコン層において、ダングリングボンドのペア１組がＯ原子１９３で架橋されたモデル（モデル１）と、図６に示すように、Ｓｉ原子のダングリングボンドがＨ原子１９１ａで終端された結晶粒界１９２を有するシリコン層において、一対のダングリングボンドがＮＨ基１９４で架橋されたモデル（モデル２）とのそれぞれにおいて、ｎ型キャリアの移動する準位（即ち、伝導帯における最低準位）であるシリコン層のＬＵＭＯ（最低非占有軌道）のシミュレーションを行った。シミュレーション用のソフトウェアとしては、密度汎関数理論を用いた第１原理計算ソフトウェアを用いている。なお、図６において、ＮＨ基１９４は窒素原子１９５及び水素原子１９１ｂで示している。また、線の交点はシリコン原子を示し、線はシリコン原子の結合手及びダングリングボンドを示している。さらに、酸素原子及びＮＨ基の有効性を評価するため、酸素原子またはＮＨ基で架橋されたダングリングボンド以外のダングリングボンドは、全て水素原子で終端した。
【００９９】
モデル１を用いて行った計算の結果について図７に示し、モデル２を用いて行った計算の結果について図８に示す。
【０１００】
図７においては、Ｓｉ原子のダングリングボンドをＯ原子で架橋した領域及びその周辺における波動関数の形状を示しており、波動関数１９６及び波動関数１９７は、互いに位相が正または負であり、且つ絶対値が等しい領域を示している。図８においては、Ｓｉ原子のダングリングボンドをＮＨ基で架橋した領域及びその周辺における波動関数の形状を示しており、波動関数１９８及び波動関数１９９は、それぞれは位相が正または負であり、且つ絶対値が等しい領域を示している。
【０１０１】
図７から、Ｓｉ原子のダングリングボンドをＯ原子で架橋した場合は、波動関数の絶対値及び位相が等しい領域（例えば、波動関数１９６ａ、１９６ｂ）が途切れているため、キャリアが流れにくくなっていることが分かる。即ち、シリコン層中に酸素が含まれると、キャリアの移動を妨げる結合ができ、シリコン層のキャリア移動度が低下することが分かる。
【０１０２】
一方、図８から、Ｓｉ原子のダングリングボンドをＮＨ基で架橋した場合は、異なるＳｉ原子間において波動関数１９８の絶対値及び位相が等しい領域が、隣接するダングリングボンドの両方に繋がっているため、キャリアが流れやすくなっていることがわかる。即ち、シリコン層中にＮＨ基が含まれていると、ダングリングボンドにおいてキャリアの移動が容易となる結合ができ、シリコン層のキャリア移動度が上昇することがわかる。薄膜トランジスタの移動度が上昇すると考えられる。なお、微小結晶粒の密度が高くなると、半導体層における結晶性が高まるが、それと共にキャリアの移動を阻害する結晶粒界も増加してしまう。しかしながら、シリコン層にＮＨ基を有し、Ｓｉ原子のダングリングボンドを架橋することにより、当該結合が結晶粒界におけるキャリアの経路となるため、キャリアの移動が阻害されない。
【０１０３】
以上のことから、バッファ層において、窒素濃度を制御することで、更に好ましくはＮＨ基を含有させることによって、結晶領域及び非晶質構造の界面、微小結晶粒と非晶質構造との界面、微小結晶粒同士の界面、半導体層とバッファ層の界面、バッファ層に含まれる結晶領域中の結晶粒等におけるダングリングボンドにおいて、当該ダングリングボンドを窒素、更にはＮＨ基が架橋し、バッファ層の欠陥準位を低減することができる。また、当該架橋により、キャリアが移動可能な結合が形成される。また、窒素の濃度を制御することで、逆錐形の結晶領域の核の密度を制御することできるため、逆錐形の結晶領域が離散した半導体層を形成することができる。また、窒素の濃度を制御することで、結晶成長を制御することできるため、順錐形の結晶領域を有する半導体層を形成することができる。また、微小結晶粒の密度を高めることにより、バッファ層の結晶性を高めることができる。以上のことから、バッファ層のキャリア移動度を高めることができる。
【０１０４】
また、半導体層及びバッファ層の酸素濃度を低減することにより、結晶領域と非晶質構造との界面、微小結晶粒と非晶質構造との界面、微小結晶粒同士の界面、半導体層とバッファ層の界面、バッファ層に含まれる結晶領域中の結晶粒界、または半導体層に含まれる結晶粒界における欠陥において、キャリアの移動を阻害する結合を低減することができる。
【０１０５】
以上のことから、バッファ層において、酸素濃度を低減し、窒素の濃度を制御することで、さらにはＮＨ基を有せしめることで、結晶領域と非晶質構造との界面、微小結晶粒及び非晶質構造の界面、微小結晶粒同士の界面、半導体層とバッファ層の界面、またはバッファ層に含まれる結晶領域中の結晶粒界等のダングリングボンドが低減する。このため、非晶質半導体層をゲート絶縁層と、ソース領域及びドレイン領域との間に設けた薄膜トランジスタと比較して、オン電流及び電界効果移動度を高めると共に、微結晶半導体層をゲート絶縁層と、ソース領域及びドレイン領域との間に設けた薄膜トランジスタと比較して、オフ電流を低減することができる。
【０１０６】
隣接する結晶領域の間には非晶質構造が充填されている。即ち、結晶領域が離散しており、隣の結晶領域と接していない。このような構造により、ソース領域またはドレイン領域に電圧が印加されたときのバッファ層の縦方向における抵抗、即ち、半導体層と、ソース領域またはドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【０１０７】
また、バッファ層として非晶質構造の中に結晶領域を有する半導体層を形成することで、薄膜トランジスタのドレイン耐圧を緩和するため、薄膜トランジスタの劣化を低減することができる。また、ゲート絶縁層に接する半導体層が微結晶半導体層で形成される場合、バッファ層に非晶質構造の中に結晶領域を有する半導体層を用い、且つ微結晶半導体層及びバッファ層を連続的に形成することで、微結晶半導体層における微結晶半導体と非晶質構造の界面の酸化防止が可能であり、微結晶半導体層のキャリア移動度を高めることができる。
【０１０８】
非晶質構造の中に結晶領域を有する半導体層の別の形態について考察する。ここでは、非晶質構造の中に結晶領域を有する半導体層が、ＮＨ２基を有する場合について示す。
【０１０９】
Ｓｉ原子のダングリングボンドがＮＨ２基で終端されたモデルのオフ電流低減のメカニズムについて考察するため、欠陥準位及び結合エネルギーについて、第一原理計算を用いてシミュレションを行った。シミュレーション用のソフトウェアとしては、ａｃｃｅｌｒｙｓ社製の第一原理計算ソフトＣＡＳＴＥＰを用いた。
【０１１０】
（欠陥準位）
はじめに、欠陥準位に関して示す。ここでは、オフ電流のメカニズムとしてＳｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ電流が支配的であると考えた。Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌメカニズムによると、キャリアの再結合確率Ｕは（１）式で表される。
【０１１１】
【数１】
【０１１２】
ここで、σは電子・正孔の捕獲断面積、ｖｔｈはキャリアの熱速度、Ｎｔはトラップの密度、Ｅｔはトラップ準位、Ｅｉは真性フェルミエネルギー、ｎｉは真性キャリア密度、ｐはｐ型キャリア密度、ｎはｎ型キャリア密度である。−Ｕはキャリアの生成確率になる。
【０１１３】
ｐｎ＞ｎｉ２の場合、Ｕの確率でキャリアの再結合が起こり、ｐｎ＜ｎｉ２の場合、−Ｕの確率でキャリアの生成が起こる。デバイスがオフの時、チャネル領域は空乏層になっているため、−Ｕの確率でキャリアの生成がおこり、オフ電流を引き起こしていると考えられる。（１）式より、Ｎｔが大きい、またはＥｔがＥｉに近い値を取る時、キャリアの生成確率が大きくなる。欠陥準位はトラップ準位として作用するので、欠陥を修復しＮｔを小さくすれば、オフ電流は低減すると考えられる。
【０１１４】
そこで、図４８のような、欠陥４８３のあるＳｉ結晶の欠陥準位とその修復について計算した。具体的には第一原理計算で、欠陥構造、欠陥をＨ原子で終端したＨ終端構造、及び欠陥をＮＨ２基で終端したＮＨ２終端構造、それぞれの原子配置に関して構造最適化を行い、それぞれの電子の状態密度を計算した。汎関数はＧＧＡ−ＰＢＥ、擬ポテンシャルはウルトラソフト型を用いた。
【０１１５】
最適化後の構造それぞれを図４９に示す。図４９（Ａ）は欠陥構造を示し、図４９（Ｂ）はＨ終端構造を示し、図４９（Ｃ）はＮＨ２終端構造を示す。図４９（Ａ）はダングリングボンドがあるため、エネルギー的に安定な構造を求めて、欠陥近傍の原子位置が大きく変化している。
【０１１６】
図５０に、電子の状態密度を示す。破線４９１は欠陥構造の電子の状態密度を示し、細実線４９３はＨ終端構造の電子の状態密度を示し、太実線４９５はＮＨ２終端構造の電子の状態密度を示す。エネルギーの原点をフェルミエネルギーとした。
【０１１７】
図５０より、破線４９１で示すように欠陥構造では、エネルギーが０〜１ｅＶあたりのバンドギャップ中に欠陥準位ができている事が分かる。しかしながら、細実線４９３及び太実線４９５で示すように、Ｈ終端構造及びＮＨ２終端構造では欠陥準位が消失しており、欠陥を修復できているといえる。
【０１１８】
即ち、ＮＨ２終端構造では、欠陥を修復できているため、欠陥に起因するトラップ準位が消失し、（１）式よりオフ電流が低減できるといえる。
【０１１９】
（結合エネルギー）
次に、結合エネルギーについて示す。図５０より、ＮＨ２終端構造では、欠陥準位を低減する事が分かった。しかし、これらが薄膜トランジスタの駆動中においても安定的に欠陥準位を低減し、劣化しないためには、結合が強固である必要がある。そこで、ＮＨ２終端構造の結合エネルギーを計算し、結合の安定性を比較した。
【０１２０】
図４９（Ｂ）に示すＨ終端構造におけるＨ終端の結合エネルギーは（２）式により計算できる。
【０１２１】
（Ｈ終端の結合エネルギー）＝（Ｈ終端構造からＨ原子を１つ切り取り、最適化した構造のエネルギー（図５１（Ａ）参照））＋（Ｓｉ：Ｈｉｎｔのエネルギー（図５１（Ｂ）参照））−（Ｈ終端構造のエネルギー（図５１（Ｃ）参照））−（Ｓｉ結晶のエネルギー（図５１（Ｄ）参照）） （２）
【０１２２】
Ｓｉ：ＨｉｎｔはＳｉ結晶格子間にＨ原子がある状態を示す。また、始状態（図５１（Ａ）及び図５１（Ｂ））の組成の総和と、終状態（図５１（Ｃ）及び図５１（Ｄ））の組成の総和が一致している。
【０１２３】
ＮＨ２終端のＨの結合エネルギー、ＮＨ２終端のＮＨ２の結合エネルギーに関しても、結合が切れた状態としては、Ｓｉ結晶の格子間に入った構造を用いる。
【０１２４】
図４９（Ｃ）に示すＮＨ２終端構造におけるＨ終端の結合エネルギーは（３）式により計算できる。
【０１２５】
（Ｈ終端の結合エネルギー）＝（ＮＨ２終端構造からＨ原子を１つ切り取り、最適化した構造のエネルギー）＋（Ｓｉ：Ｈｉｎｔのエネルギー）−（ＮＨ２終端構造のエネルギー）−（Ｓｉ結晶のエネルギー） （３）
【０１２６】
図４９（Ｃ）に示すＮＨ２終端構造におけるＮＨ２終端の結合エネルギーは（４）式により計算できる。
【０１２７】
（ＮＨ２終端の結合エネルギー）＝（ＮＨ２終端構造からＮＨ２を１つ切り取り、最適化した構造のエネルギー）＋（Ｓｉ：ＮＨ２のエネルギー）−（ＮＨ２終端構造のエネルギー）−（Ｓｉ結晶のエネルギー） （４）
（Ｓｉ：ＮＨ２はＳｉ結晶格子間にＮＨ２基がある状態を示す。）
【０１２８】
上記（２）式乃至（４）式の各項の構造は原子配置に対する構造最適化により決定し、エネルギーを計算した。上記（欠陥準位）のシミュレーションと同様に、汎関数はＧＧＡ−ＰＢＥ、擬ポテンシャルはウルトラソフト型を用いた。
【０１２９】
結合エネルギーの計算結果を、構造の模式図とともに図５２に示す。図５２（Ａ）は、ＳｉのダングリングボンドをＨで終端したＨ終端構造を示し、図５２（Ｂ）は、ＳｉのダングリングボンドをＮＨ２で終端したＮＨ２終端構造を示す。Ｈ終端構造のＳｉ−Ｈ結合エネルギーは２．９０ｅＶである。また、ＮＨ２終端構造のＳｉ−Ｎ結合エネルギーは５．３７ｅＶであり、Ｎ−Ｈ結合エネルギーは３．６９ｅＶである。ＮＨ２基の２つの結合エネルギー（Ｓｉ−Ｎ結合エネルギー、Ｎ−Ｈ結合エネルギー）は、ＳｉのダングリングボンドをＨ原子で終端したＳｉ−Ｈ結合エネルギーよりも大きく、安定な構造であるといえる。このため、シリコン層のダングリングボンドをＮＨ２基で終端すると、Ｓｉに結合したＮＨ２基やＮに結合したＨ原子は解離しにくく、欠陥が生じにくいことが分かる。
【０１３０】
上記（欠陥準位）及び上記（結合エネルギー）から、Ｓｉ原子のダングリングボンドがＮＨ２基で終端されることで、シリコン層中の欠陥準位を低減し、オフ電流を低減することができることがわかる。また、Ｓｉに結合されたＮＨ２基は、Ｓｉに結合されたＨ原子と比較して構造が安定であるため、当該シリコン層を有する薄膜トランジスタは、駆動による劣化が生じにくいことが分かる。即ち、非晶質構造の中に結晶領域を有する半導体層としてＮＨ２基を有する半導体層をバッファ層として用いることで、薄膜トランジスタのオフ電流を低減することができる。
【０１３１】
（実施の形態２）
本実施の形態では実施の形態１に示す薄膜トランジスタにおいて、半導体層１１５に用いることが可能な形態を図９及び図１０を用いて示す。
【０１３２】
本実施の形態に示す薄膜トランジスタは、ゲート絶縁層１０７上に分散された微結晶半導体粒子または網状の微結晶半導体１１８が形成されていることを特徴とする（図９参照）。
【０１３３】
図１０（Ａ）に示す分散された微結晶半導体粒子１１８ａ、または図１０（Ｂ）に示す網状の微結晶半導体１１８ｂは、シリコン、またはゲルマニウムより多くのシリコンを含むシリコンゲルマニウム（ＳｉｘＧｅ１−ｘ、０．５＜ｘ＜１）等で形成することができる。分散された微結晶半導体粒子１１８ａは、図１０（Ａ）に示すように、上面形状が円であり、断面形状が図９に示すように半球状である。分散された微結晶半導体粒子の上面から見た直径を、１〜３０ｎｍとし、密度を１×１０１３ｃｍ−３未満、好ましくは１×１０１０ｃｍ−３未満とすると、堆積のみで、分散された微結晶半導体粒子を形成することができる。
【０１３４】
また、分散された微結晶半導体粒子の直径は上記大きさに限らず、更に大きくてもよい。
【０１３５】
また、網状の微結晶半導体１１８ｂは、微結晶半導体が部分的に連続している形状をいい、微結晶半導体の連続部は規則的（例えば、格子状、ジグザグ状）でも不規則的でもよい。図１０（Ｂ）には、不規則に微結晶半導体が連続している上面形状を示す。
【０１３６】
このような網状の微結晶半導体１１８ｂは、ゲート絶縁層１０７上に非晶質半導体または微結晶半導体を形成した後、非晶質半導体または微結晶半導体が溶融する程度のエネルギーを有するレーザビームを照射して、半導体を溶融した後凝固させることで、部分的に連続している網状の微結晶半導体１１８ｂを形成することができる。
【０１３７】
ゲート絶縁層１０７及びバッファ層１３１の間に分散された微結晶半導体粒子または網状の微結晶半導体１１８を形成することで、バッファ層１３１とゲート絶縁層１０７との密着性を高めることができる。このため、薄膜トランジスタの歩留まりを高めることができる。
【０１３８】
本実施の形態により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。また、ゲート絶縁層上に分散された微結晶半導体粒子または網状の微結晶半導体を形成することでゲート絶縁層及びバッファ層の密着性が向上するため、歩留まりを高めることができる。
【０１３９】
（実施の形態３）
本実施の形態では、実施の形態１において、半導体層１１５を非晶質構造の中に結晶領域を有する半導体層で形成した薄膜トランジスタ、即ちゲート絶縁層とソース領域及びドレイン領域との間に非晶質構造の中に結晶領域を有する半導体層が形成される薄膜トランジスタについて、図１１を参照して説明する。
【０１４０】
図１１は、本実施の形態にかかる薄膜トランジスタの断面図を示す。図１１に示す薄膜トランジスタは、基板１０１上にゲート電極層１０３を有し、ゲート電極層１０３を覆うゲート絶縁層１０７を有し、ゲート絶縁層１０７上に接する半導体層１３２を有し、半導体層１３２上の一部に接するソース領域及びドレイン領域１２９を有する。また、ソース領域及びドレイン領域１２９上に接する配線層１２３、１２５を有する。配線層１２３、１２５はソース電極及びドレイン電極を構成する。また、各層は所望の形状にパターン形成されている。ここでは、ゲート絶縁層１０７とソース領域及びドレイン領域１２９との間に非晶質構造の中に結晶領域を有する半導体層で形成される半導体層１３２が設けられることを特徴とする。
【０１４１】
半導体層１３２、ソース領域及びドレイン領域１２９、並びに配線層１２３、１２５は、それぞれ実施の形態１に示すバッファ層１３１、ソース領域及びドレイン領域１２９、並びに配線層１２３、１２５と同様の材料を適宜用いて形成することができる。
【０１４２】
ここで、本実施の形態の主要な特徴の一つである半導体層１３２について説明する。半導体層１３２は、ゲート絶縁層１０７に接する領域においては、薄膜トランジスタのチャネル形成領域として機能する。ここでは、半導体層１３２を非晶質構造の中に結晶領域を有する半導体層で形成する。ここで、半導体層１３２の構造に関し、図１２に示す。
【０１４３】
半導体層１３２に用いる非晶質構造の中に結晶領域を有する半導体層は、図１２（Ａ）に示すように、ゲート絶縁層１０７上に形成された層であり、非晶質構造１３２ｂ中に結晶領域１３２ａが分散する。
【０１４４】
結晶領域１３２ａの形状は、逆錐形である。また、結晶領域１３２ａ内には単結晶または双晶を含む。
【０１４５】
非晶質構造の中に結晶領域を有する半導体層に含まれる結晶領域の一形態は、図１２（Ｂ−１）に示すように、結晶領域１３２ｄの頂点がゲート絶縁層１０７と接するように形成し、且つ結晶成長が非晶質構造の中に結晶領域を有する半導体層の堆積方向に連続的に成長している。
【０１４６】
このような結晶領域は、図３（Ｂ−１）に示す結晶領域１３１ｄと同様に形成することができる。
【０１４７】
非晶質構造の中に結晶領域を有する半導体層に含まれる結晶領域の一形態は、図１２（Ｂ−２）に示すように、結晶領域１３２ｅの頂点がゲート絶縁層１０７と接せず、且つ結晶成長が非晶質構造の中に結晶領域を有する半導体層の堆積方向に連続的に成長している。
【０１４８】
このような結晶領域は、図３（Ｂ−２）に示す結晶領域１３１ｅと同様に形成することができる。
【０１４９】
非晶質構造の中に結晶領域を有する半導体層に含まれる結晶領域の一形態は、図１２（Ｂ−３）に示すように、結晶領域１３２ｆの頂点がゲート絶縁層１０７と接するように形成し、且つ結晶成長が非晶質構造の中に結晶領域を有する半導体層の堆積方向の途中で途切れており、結晶領域１３２ｆ上に非晶質構造が形成される。
【０１５０】
このような結晶領域は、図３（Ｂ−３）に示す結晶領域１３１ｆと同様に形成することができる。
【０１５１】
なお、図１２（Ｂ−３）においては、結晶領域の頂点がゲート絶縁層１０７に接しているが、図１２（Ｂ−２）と同様の条件により、頂点がゲート絶縁層１０７に接せず、且つ堆積方向の途中で成長が途切れた結晶領域となる。
【０１５２】
非晶質構造の中に結晶領域を有する半導体層に含まれる結晶領域の一形態は、図１２（Ｂ−４）に示すように、堆積方向に対して複数の逆錐形の結晶領域が積み重なった構造１３２ｇとなっている。
【０１５３】
このような結晶領域は、図３（Ｂ−４）に示す構造１３１ｇの結晶領域と同様に形成することができる。
【０１５４】
なお、図１２（Ｂ−４）においては、結晶領域の頂点がゲート絶縁層１０７に接しているが、図１２（Ｂ−２）と同様の条件により、頂点がゲート絶縁層１０７に接せしない構造となりうる。
【０１５５】
隣接する結晶領域１３２ａの間には非晶質構造１３２ｂが充填されている。即ち、結晶領域１３２ａが離散しており、隣の結晶領域と接していない。このような構造により、ソース領域またはドレイン領域に電圧が印加された時の半導体層１３２の縦方向における抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【０１５６】
また、半導体層１３２に用いる非晶質構造の中に結晶領域を有する半導体層は、図１２（Ｃ）に示すように、非晶質構造１３２ｂ中に微小結晶粒１３２ｃが分散する形態がある。微小結晶粒１３２ｃとは上記結晶領域の成長核となれない程度の微小な大きさ、代表的には１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の微小な大きさの結晶粒である。微小結晶粒は半導体層１３２中の窒素の濃度を制御することで形成することができる。また、微小結晶粒の外側、即ち、非晶質構造と接する側には、多くの窒素が偏析しやすい。このため、窒素が微小結晶及び非晶質構造の界面において多く存在する。
【０１５７】
なお、半導体層１３２中において、微小結晶粒１３２ｃは、非晶質構造１３２ｂ中で分散していてもよい。また、半導体層１３２中において微小結晶粒１３２ｃが凝集していてもよい。更には、分散した微小結晶粒１３２ｃ及び凝集した微小結晶粒１３２ｃが存在してもよい。
【０１５８】
また、半導体層１３２に用いる非晶質構造の中に結晶領域を有する半導体層は、図１２（Ｄ）に示すように、非晶質構造１３２ｂ中で結晶領域１３２ａ及び微小結晶粒１３２ｃが分散する。このような構造により、ソース領域またはドレイン領域に電圧が印加された時の半導体層１３２の縦方向における抵抗、即ち、ゲート絶縁層１０７からソース領域またはドレイン領域の間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【０１５９】
なお、ここで酸素または窒素等の結晶核の生成を抑制する不純物元素は、シリコン中にあって、キャリアトラップを生成しない不純物元素（例えば、窒素）を選択する。一方、シリコンの配位数を減らし、ダングリングボンドを生成する不純物元素（例えば酸素）の濃度は低減させる。従って、窒素濃度を低減させずして酸素濃度を低減させるとよい。具体的には、酸素については二次イオン質量分析法によって計測される濃度を５×１０１８ｃｍ−３以下とするとよい。
【０１６０】
また、図１１に示す薄膜トランジスタの半導体層１３２は、図１３（Ａ）に示すように、非晶質構造１３１ｂに、四つの角が直角でない四辺形、代表的にはひし形の結晶領域１３２ｈを有する構造とすることができる。このような半導体層１３２は、半導体層１３２を２つの異なる条件を用いて形成することができる。
【０１６１】
代表的には、ゲート絶縁層１０７側に逆錐形の結晶領域を有する半導体層１３２ｉが形成され、その上に順錐形の結晶領域を有する半導体層１３２ｊが形成される。なお、図１３に示す結晶領域１３２ｈは、半導体層１３２の窒素濃度を制御することで形成することができる。
【０１６２】
なお、結晶領域１３２ｈの代わりに、図１３（Ｂ−１）に示すように、半導体層１３２ｉが有する結晶領域の頂点がゲート絶縁層１０７と接する形状とすることができる。
【０１６３】
また、結晶領域１３２ｈの代わりに、図１３（Ｂ−２）に示すように、半導体層１３２ｊが有する結晶領域の頂点がソース領域及びドレイン領域１２９と接する形状とすることができる。
【０１６４】
また、結晶領域１３２ｈの代わりに、図１３（Ｂ−３）に示すように、半導体層１３２ｉが有する結晶領域の頂点がゲート絶縁層１０７と接し、半導体層１３２ｊが有する結晶領域の頂点がソース領域及びドレイン領域１２９と接する形状とすることができる。
【０１６５】
上記説明したように、結晶領域は離散的に存在する。結晶領域を離散的に存在させるためには、結晶の核生成密度を制御することが必要である。窒素濃度を制御することで、結晶領域の核生成密度を制御し、結晶領域を離散的に存在せしめることが可能である。
【０１６６】
本実施の形態により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流及び電界効果移動度を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【０１６７】
（実施の形態４）
本実施の形態では、実施の形態１と異なる薄膜トランジスタの形態について、図１４を参照して説明する。
【０１６８】
本実施の形態にかかる薄膜トランジスタにおいて、図１４（Ｂ）のＡ−Ｂにおける断面図を図１４（Ａ）に示す。図１４（Ａ）に示す薄膜トランジスタは、基板１０１上にゲート電極層１０３を有し、ゲート電極層１０３を覆うゲート絶縁層１０７を有し、ゲート絶縁層１０７上に接する非晶質構造の中に結晶領域を有する半導体層１５９を有し、非晶質構造の中に結晶領域を有する半導体層１５９上の一部に接するソース領域及びドレイン領域１５７を有する。また、ソース領域及びドレイン領域１５７上に接する配線層１５３、１５５を有する。配線層１５３、１５５はソース電極及びドレイン電極を構成する。また、各層は所望の形状にパターン形成されている。
【０１６９】
また、本実施の形態の薄膜トランジスタは、図１４（Ｂ）に示すように上面形状において、配線層１５３、１５５の外縁にソース領域及びドレイン領域１５７が露出していることを特徴とする。このような構造は、多階調マスクを用いたフォトリソグラフィ工程を用いることにより形成される。
【０１７０】
非晶質構造の中に結晶領域を有する半導体層１５９、ソース領域及びドレイン領域１５７、並びに配線層１５３、１５５は、それぞれ実施の形態１に示すバッファ層１３１、ソース領域及びドレイン領域１２９、並びに配線層１２３、１２５と同様の材料を適宜用いて形成することができる。
【０１７１】
本実施の形態では、ソース電極及びドレイン電極の一方は、Ｕ字型（またはコの字型、馬蹄型）の形状で設けられ、これがソース電極及びドレイン電極の他方を囲い込んでいる。ソース電極とドレイン電極との距離はほぼ一定に保たれている（図１４（Ｂ）を参照）。
【０１７２】
ソース電極及びドレイン電極の一方を上記した形状とすることで、該薄膜トランジスタのチャネル幅を大きくすることができ、電流量が増大する。また、電気的特性のばらつきを低減することができる。更には、作製工程におけるマスクパターンのずれによる信頼性の低下を抑制することができる。ただし、本実施の形態はこれに限定されず、ソース電極及びドレイン電極の一方は必ずしもＵ字型でなく、ソース電極及びドレイン電極の対向部が直線状でもよい。また、実施の形態１乃至実施の形態３の薄膜トランジスタの上面形態を、本実施の形態と同様にすることができる。
【０１７３】
なお、本実施の形態では、ゲート絶縁層と、ソース領域及びドレイン領域との間に、非晶質構造の中に結晶領域を有する半導体層を設けたが、実施の形態１及び２と同様に、半導体層及びバッファ層を積層してもよい。
【０１７４】
本実施の形態により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【０１７５】
（実施の形態５）
本実施の形態では、薄膜トランジスタ及び表示装置の画素部の作製方法について、以下に示す。ここでは、表示装置として液晶表示装置を用いて説明する。薄膜トランジスタではｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ導電型に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
【０１７６】
まず、基板１０１上にゲート電極層１０３、及び容量配線１０５を形成する（図１５（Ａ）を参照）。
【０１７７】
基板１０１としては、実施の形態１に示す基板１０１を適宜用いることができる。
【０１７８】
ゲート電極層１０３、及び容量配線１０５は、実施の形態１に示すゲート電極層１０３に示す材料を適宜用いて形成する。ゲート電極層１０３、容量配線１０５は、基板１０１上に、スパッタリング法または真空蒸着法を用いて上記した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、上記の金属材料の窒化物層を、基板１０１と、ゲート電極層１０３、容量配線１０５との間に設けてもよい。ここでは、基板１０１上に導電層を形成し、第１のフォトリソグラフィ工程により形成したレジストマスクにより該導電層をエッチングして、ゲート電極層１０３及び容量配線１０５を形成する。
【０１７９】
なお、ゲート電極層１０３、及び容量配線１０５の側面をテーパー形状とすることで、ゲート電極層１０３、容量配線１０５上に形成する半導体層及び配線層の段差の箇所における配線切れを防止することができる。ゲート電極層１０３、及び容量配線１０５の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。例えば、エッチングガスに酸素ガスを含ませることでレジストマスクを後退させつつエッチングを行うことが可能である。
【０１８０】
また、ゲート電極層１０３を形成する工程によりゲート配線（走査線）及び容量配線１０５も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極層１０３とは別に設けてもよい。
【０１８１】
次に、ゲート電極層１０３を覆ってゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を形成する。
【０１８２】
ゲート絶縁層１０７は、実施の形態１に示すゲート絶縁層１０７の材料を適宜用いて形成することができる。ゲート絶縁層１０７は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。ゲート絶縁層１０７のＣＶＤ法による形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、ゲート絶縁層１０７は、高周波数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いて高い周波数によりゲート絶縁層１０７を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
【０１８３】
半導体層１０９は、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の厚さで形成するとよい。
【０１８４】
半導体層１０９は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、微結晶半導体層を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して微結晶半導体層を形成する。なお、微結晶半導体層は、異なる２以上の条件で形成してもよい。例えば、第１の条件で微結晶半導体層の一部を形成した後、第１の条件より希釈率の低い条件で微結晶半導体層の他部を形成することができる。または、第１の条件で微結晶半導体層の一部を形成した後、第１の条件より希釈率の高い条件で微結晶半導体層の他部を形成することができる。
【０１８５】
また、シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【０１８６】
次に、バッファ層１１１の形成方法について説明する。
【０１８７】
バッファ層１１１は、上記実施の形態で示したように、非晶構造の中に微小結晶粒及び／または錐形状の結晶領域を有する。微小結晶粒及び錐形状の結晶領域は、例えば、バッファ層１１１の酸素濃度を低くし、窒素濃度を酸素濃度よりも高くし、且つ窒素濃度を制御することで、結晶領域の核生成を制御しつつ形成することができる。ここで、窒素濃度は酸素濃度よりも一桁以上高いことが好ましい。より具体的には、二次イオン質量分析法によって計測される酸素の濃度を５×１０１８ｃｍ−３以下とする。また、窒素の濃度を１×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下、好ましくは２×１０２０ｃｍ−３以上１×１０２１ｃｍ−３以下とする。バッファ層１３１は、５０〜３５０ｎｍ、または１２０〜２５０ｎｍの厚さで形成することが好ましい。
【０１８８】
本実施の形態では、ゲート絶縁層１０７として、窒化シリコン層上に酸化窒化シリコン層を積層した構造とし、半導体層１０９として、微結晶シリコン層を形成し、微結晶半導体層をアンモニアに曝すことで、半導体層１０９表面に窒素を供給し、バッファ層の窒素濃度を制御する。
【０１８９】
ここで、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、並びに不純物半導体層１１３の形成の一例について詳細に説明する。これらの層はＣＶＤ法等を用いて形成する。また、ゲート絶縁層１０７は、窒化シリコン層上に酸化窒化シリコン層を設けた積層構造とする。このような構造とすることで、窒化シリコン層により基板中に含まれる電気的特性に影響を及ぼす元素（基板がガラスである場合にはナトリウム等の元素）が、半導体層１０９等に侵入することを防止することができる。図１９は、これらを形成するに際して用いるＣＶＤ装置の模式図を示す。
【０１９０】
図１９に示すプラズマＣＶＤ装置２６１は、ガス供給手段２５０及び排気手段２５１に接続されている。
【０１９１】
図１９に示すプラズマＣＶＤ装置２６１は、処理室２４１と、ステージ２４２と、ガス供給部２４３と、シャワープレート２４４と、排気口２４５と、上部電極２４６と、下部電極２４７と、交流電源２４８と、温度制御部２４９と、を具備する。
【０１９２】
処理室２４１は剛性のある素材で形成され、内部を真空排気できるように構成されている。処理室２４１には、上部電極２４６と下部電極２４７が備えられている。なお、図１９では、容量結合型（平行平板型）の構成を示しているが、異なる二以上の高周波電力を印加して処理室２４１の内部にプラズマを生成できるものであれば、誘導結合型など他の構成を適用してもよい。
【０１９３】
図１９に示すプラズマＣＶＤ装置により処理を行う際には、所定のガスをガス供給部２４３から処理室２４１に供給する。供給されたガスは、シャワープレート２４４を通って、処理室２４１に導入される。上部電極２４６と下部電極２４７に接続された交流電源２４８により、高周波電力が印加されて処理室２４１内のガスが励起され、プラズマが生成される。また、真空ポンプに接続された排気口２４５によって、処理室２４１内のガスが排気されている。また、温度制御部２４９によって、被処理物を加熱しながらプラズマ処理することができる。
【０１９４】
ガス供給手段２５０は、反応ガスが充填されるシリンダ２５２、圧力調整弁２５３、ストップバルブ２５４、マスフローコントローラ２５５などで構成されている。処理室２４１内において、上部電極２４６と基板１０１との間には板状に加工され、複数の細孔が設けられたシャワープレート２４４を有する。上部電極２４６に供給される反応ガスは、中空構造であるシャワープレート２４４の細孔から処理室２４１内に供給される。
【０１９５】
処理室２４１に接続される排気手段２５１には、真空排気と、反応ガスを流す場合において処理室２４１内を所定の圧力に保持するように制御する機能が含まれている。排気手段２５１の構成としては、バタフライバルブ２５６、コンダクタンスバルブ２５７、ターボ分子ポンプ２５８、ドライポンプ２５９などが含まれる。バタフライバルブ２５６とコンダクタンスバルブ２５７を並列に配置する場合には、バタフライバルブ２５６を閉じてコンダクタンスバルブ２５７を動作させることで、反応ガスの排気速度を制御して処理室２４１の圧力を所定の範囲に保つことができる。また、コンダクタンスの大きいバタフライバルブ２５６を開くことで高真空排気が可能となる。
【０１９６】
なお、処理室２４１を１０−５Ｐａよりも低い圧力まで超高真空排気する場合には、クライオポンプ２６０を併用することが好ましい。その他、到達真空度として超高真空まで排気する場合には、処理室２４１の内壁を鏡面加工し、内壁からのガス放出を低減するためにベーキング用のヒータを設けても良い。
【０１９７】
なお、図１９に示すように、処理室２４１の全体を覆って層が形成（被着）されるようにプレコート処理を行うと、処理室（チャンバー）内壁に付着した不純物元素、または処理室（チャンバー）内壁を構成する不純物元素が素子に混入することを防止することができる。本実施の形態では、プレコート処理はシリコンを主成分とする層を形成すればよく、例えば、非晶質シリコン層等を形成すればよい。ただし、この層には酸素が含まれないことが好ましい。
【０１９８】
ゲート絶縁層１０７の形成から不純物半導体層の形成までについて、図２０を参照して以下に説明する。なお、ゲート絶縁層１０７は、窒化シリコン層上に酸化窒化シリコン層を積層して形成する。
【０１９９】
まず、ゲート電極層１０３が形成された基板をＣＶＤ装置の処理室２４１内にて加熱し、窒化シリコン層を形成するために、窒化シリコン層の堆積に用いる材料ガスを処理室２４１内に導入する（図２０の予備処理２０１）。はじめに、プラズマＣＶＤ法により厚さ１１０ｎｍの窒化シリコン層を形成する。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量５００ｓｃｃｍのＨ２、流量５５０ｓｃｃｍのＮ２、及び流量１４０ｓｃｃｍのＮＨ３とし、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行う。その後、ＳｉＨ４の供給のみを停止して数秒後にプラズマの放電を停止させる（図２０のＳｉＮ形成２０３）。処理室内にＳｉＨ４が存在する状態でプラズマの放電を停止させると、シリコンを主成分とする粒状物または粉状物が形成され、歩留まりを低下させる原因となるためである。
【０２００】
次に、窒化シリコン層の堆積に用いた材料ガスを排気し、酸化窒化シリコン層の堆積に用いる材料ガスを処理室２４１内に導入する（図２０のガス置換２０５）。ここでは、厚さ１１０ｎｍの酸化窒化シリコン層を形成する。このときの堆積条件を以下に示す。原料ガスを、流量３０ｓｃｃｍのＳｉＨ４、及び流量１２００ｓｃｃｍのＮ２Ｏとし、処理室内の圧力を４０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う。その後、窒化シリコン層と同様に、ＳｉＨ４の導入のみを停止し、その数秒後にプラズマの放電を停止させる（図２０のＳｉＯＮ形成２０７）。
【０２０１】
上記の工程により、ゲート絶縁層１０７を形成することができる。ゲート絶縁層１０７の形成後、基板１０１を処理室２４１から搬出する（図２０のｕｎｌｏａｄ２２５）。
【０２０２】
基板１０１を処理室２４１から搬出した後、処理室２４１に、例えばＮＦ３ガスを導入し、処理室２４１内をクリーニングする（図２０のクリーニング処理２２７）。その後、処理室２４１に非晶質シリコン層を形成する処理を行う（図２０のプレコート処理２２９）。後に説明するバッファ層１１１の形成と同様に行うが、破線２３４に示すように水素は処理室２４１内に導入してもよい。または、導入しなくてもよい。この処理により、処理室２４１の内壁に非晶質シリコン層が形成される。その後、基板１０１を処理室２４１内に搬入する（図２０のｌｏａｄ２３１）。
【０２０３】
次に、半導体層１０９の堆積に用いる材料ガスを処理室２４１内に導入する（図２０のガス置換２０９）。次に、ゲート絶縁層１０７上に半導体層１０９を形成する。半導体層１０９は、後の工程でパターン形成されて半導体層１１５となるものである。ここでは、半導体層１０９として、厚さ５０ｎｍの微結晶シリコン層を形成する。このときの堆積条件を以下に示す。材料ガスを、流量１０ｓｃｃｍＳｉＨ４、及び流量１５００ｓｃｃｍのＨ２とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行う。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図２０の半導体層形成２１１）。
【０２０４】
次に、半導体層１０９の表面に窒素を供給する。ここでは、半導体層１０９の表面をアンモニアガスに曝すことで窒素を供給する（ここでは、フラッシュ処理という）（図２０のフラッシュ処理２１３）。また、アンモニアガスには、破線２３６ａで示すように水素を含ませてもよい。または、アンモニアガスの代わりに破線２３６ｂで示すように窒素ガス及び破線２３６ａで示すように水素ガスを用いてもよい。または、アンモニアガス及び窒素ガスを用いてもよい。ここでは、一例として、処理室２４１内の圧力は概ね２０Ｐａ〜３０Ｐａ、基板の温度は２８０℃とし、処理時間は６０秒間とするとよい。また、フラッシュ処理の後に、処理室内を減圧または加圧して圧力を制御して、処理室２４１内の窒素の量を制御してもよい。なお、本工程の処理では基板１０１をアンモニアガスに曝すのみであるが、プラズマ処理を行ってもよい。その後、これらのガスを排気し、バッファ層１１１の堆積に用いるガスを導入する（図２０のガス置換２１５）。
【０２０５】
次に、半導体層１０９上にバッファ層１１１を形成する。バッファ層１１１は、後の工程でパターン形成されてバッファ層１３１となるものである。ここでは、バッファ層として、厚さ５５ｎｍの非晶質構造に結晶領域を有する半導体層を用いて形成する。このときの堆積条件を以下に示す。材料ガスを、流量２０ｓｃｃｍのＳｉＨ４、及び流量１５００ｓｃｃｍのＨ２とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗの出力によりプラズマ放電を行う。当該工程において、フラッシュ処理により反応室内に導入されたアンモニアガスがプラズマ放電により分解され、バッファ層１１１に窒素を添加することができる。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図２０のバッファ層形成２１７）。その後、これらのガスを排気し、不純物半導体層１１３の堆積に用いるガスを導入する（図２０のガス置換２１９）。
【０２０６】
なお、フラッシュ処理により反応室内に導入されたアンモニアがプラズマ放電により分解され、ＮＨ基、またはＮＨ２基が生成される。また、バッファ層が堆積される際に、非晶質構造に結晶領域を有する半導体層の異なるダングリングボンドが架橋される場合がある。または、非晶質構造に結晶領域を有する半導体層に含まれるダングリングボンドが終端される場合がある。なお、反応室に窒素を含有するガスとして、窒素ガスを導入した場合は、プラズマ放電により、当該窒素ガスと、非晶質構造に結晶領域を有する半導体層の原料ガスである、水素ガスとが反応しＮＨ基またはＮＨ２基を生成する。また、当該ＮＨ基により非晶質構造に結晶領域を有する半導体層の異なるダングリングボンドが架橋される場合がある。または、非晶質構造に結晶領域を有する半導体層に含まれるダングリングボンドが終端される場合がある。
【０２０７】
上記の例において、バッファ層１１１の形成に用いられる材料ガスでは、ＳｉＨ４の流量に対するＨ２の流量を１５０倍としている。そのため、シリコンは徐々に堆積される。
【０２０８】
本実施の形態における半導体層１０９の表面には窒素が供給されている。上記したように、窒素はシリコンの結晶核の生成を抑制する。そのため、堆積の初期段階ではシリコンの結晶核が生成されにくい。バッファ層１１１の堆積は窒素の濃度を低下させつつ進み、窒素の濃度が一定の値以下となると、結晶核が形成される。その後、その結晶核が成長し、錐形状の結晶領域が形成される。または微小結晶粒が形成される。
【０２０９】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、半導体層１０９との界面でピーク濃度を有し、半導体層１０９が堆積するにつれ、窒素濃度が低減する。
【０２１０】
なお、図２０の破線２３５ａに示すように、バッファ層形成２１７において、アンモニアガスを反応室内に流してもよい。または、アンモニアガスの代わりに破線２３５ｂに示すように窒素ガスを反応室内に流しても良い。または、アンモニアガス及び窒素ガスを反応室に流しても良い。この結果、バッファ層１１１の窒素濃度が高まる。この結果、結晶領域として微小結晶粒または逆錐状の結晶領域が形成される。なお、当該工程において、順錐形の結晶領域が形成される場合もある。
【０２１１】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、半導体層１０９との界面でピーク濃度を有し、半導体層１０９の堆積方向に対して一定な濃度となる。
【０２１２】
次に、バッファ層１１１上に不純物半導体層１１３を形成する。不純物半導体層１１３は、後の工程でパターン形成されてソース領域及びドレイン領域１２９となるものである。ここでは、不純物半導体層１１３として、厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成する。このときの堆積条件を以下に示す。材料ガスを、流量１００ｓｃｃｍのＳｉＨ４、及び流量１７０ｓｃｃｍの０．５％フォスフィン（水素希釈）とし、堆積温度を２８０℃、圧力１７０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行う。その後、上記した窒化シリコン層等の形成と同様に、ＳｉＨ４の供給のみを停止し、その数秒後にプラズマの放電を停止させる（図２０の不純物半導体層形成２２１）。その後、これらのガスを排気する（図２０の排気２２３）。
【０２１３】
以上説明したように、不純物半導体層１１３までを形成することができる（図１５（Ａ）を参照）。
【０２１４】
次に、第２のフォトリソグラフィ工程により形成したレジストマスクを用いて、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７及び不純物半導体層１１９を形成する（図１５（Ｂ）を参照）。その後、レジストマスクを除去する。
【０２１５】
次に、半導体層１１５、バッファ層１１７及び不純物半導体層１１９を覆う導電層１２１を形成する（図１５（Ｃ）を参照）。
【０２１６】
導電層１２１は、実施の形態１に示す配線層１２３、１２５の材料及び積層構造を適宜用いることができる。導電層１２１は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層１２１は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて配置し、焼成することで形成しても良い。その後、導電層１２１上にレジストマスクを形成する。
【０２１７】
次に、第３のフォトリソグラフィ工程により形成したレジストマスクを用いて導電層１２１をエッチングして配線層１２３、１２５、容量電極１２７を形成する（図１６（Ａ）を参照）。配線層１２３、１２５は、ソース電極及びドレイン電極を構成する。導電層１２１のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層が等方的にエッチングされる。その結果、導電層はレジストマスクよりも内側に後退し、配線層１２３、１２５が形成される。従って、配線層１２３、１２５の側面と、エッチングされたソース領域及びドレイン領域１２９の側面は一致せず、配線層１２３、１２５の側面の外側に、ソース領域及びドレイン領域の側面が形成される。配線層１２３、１２５は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線と配線層１２３、１２５とは別に設けてもよい。
【０２１８】
次に、第３のフォトリソグラフィ工程により形成したレジストマスクを用いてエッチングされたバッファ層１１７の一部と、不純物半導体層１１９をエッチングする（図１６（Ｂ）参照）。本工程までで半導体層１１５、バッファ層１３１、並びにソース領域及びドレイン領域１２９が形成される。この後、レジストマスクを除去する。このときの図１６（Ｂ）の上面図を図１８（Ａ）に示す。
【０２１９】
次に、ドライエッチングを行うとよい。ドライエッチングの条件は、露出しているバッファ層１３１にダメージが入らず、且つバッファ層１３１に対するエッチングレートが低い条件を用いる。つまり、露出しているバッファ層１３１表面にほとんどダメージを与えず、且つ露出しているバッファ層１３１の厚さがほとんど減少しない条件を用いる。エッチングガスとしては、塩素系ガスを用い、代表的にはＣｌ２ガスを用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
【０２２０】
ここで、用いることのできるドライエッチング条件の一例として、Ｃｌ２ガスの流量を１００ｓｃｃｍ、チャンバー内の圧力を０．６７Ｐａ、下部電極温度を−１０℃とし、上部電極のコイルに２０００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板１０１側には電力を投入せず０Ｗ（すなわち、無バイアスとして）として、３０秒間のエッチングを行う。チャンバー内壁の温度は約８０℃とすることが好ましい。
【０２２１】
次に、バッファ層１３１の表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
【０２２２】
水プラズマ処理は、反応空間に水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを導入し、プラズマを生成して、行うことができる。
【０２２３】
上記したように、一対のソース領域及びドレイン領域１２９を形成した後に、バッファ層１３１にダメージを与えない条件で更なるドライエッチングを行うことで、露出したバッファ層１３１上に存在する残渣などの不純物元素を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。水プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、オン電流を向上させ、電気的特性のばらつきを低減することができる。
【０２２４】
なお、プラズマ処理等の工程は上記の順番に限定されず、レジストマスクを除去する前に、無バイアスでのエッチングや、プラズマ処理を行ってもよい。
【０２２５】
以上の工程により本実施の形態に係る薄膜トランジスタを作製することができる。本実施の形態に係る薄膜トランジスタは、実施の形態１にて説明した薄膜トランジスタと同様に、液晶表示装置に代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、絶縁層１３３を形成する。
【０２２６】
次に、絶縁層１３３に開口部１３４、１３６を形成する。この開口部１３４、１３６は、第４のフォトリソグラフィ工程により形成したレジストマスクを用いて絶縁層の一部をエッチングして、形成することができる。なお、絶縁層１３３が感光性樹脂で形成される場合は、第４のフォトリソグラフィ工程により絶縁層１３３を形成することができる。その後、当該開口部１３４、１３６を介して接続されるように、絶縁層１３３上に画素電極層１３５を設ける。このようにして図１７（Ａ）に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。
【０２２７】
なお、絶縁層１３３は、ゲート絶縁層１０７と同様に形成することができる。さらには、絶縁層１３３は、大気中に浮遊する有機物、金属または水蒸気等の汚染源となりうる不純物元素の侵入を防ぐことができるよう、緻密な窒化シリコン層により設けることが好ましい。
【０２２８】
なお、画素電極層１３５は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。画素電極層１３５は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０２２９】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体等が挙げられる。
【０２３０】
画素電極層１３５は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
【０２３１】
画素電極層１３５は、配線層１２３、１２５等と同様に、第５のフォトリソグラフィ工程により形成したレジストマスクを用いてエッチングを行い、パターン形成すればよい。
【０２３２】
なお、図示していないが、絶縁層１３３と画素電極層１３５との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。また、当該有機樹脂からなる絶縁層を感光性樹脂を用いて形成することで工程数を削減することができる。
【０２３３】
この後、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置において、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式（いわゆるＭＶＡ方式）の場合、画素電極層１３５上に突起物１３７を形成することが好ましい。突起物１３７は、絶縁層で形成する。このときの図１７（Ｂ）の上面図を図１８（Ｂ）に示す。
【０２３４】
ここでは、感光性アクリルを含む組成物を塗布して厚さ０．９〜１．０μｍの組成物層を形成した後、９０℃で１２０秒加熱して組成物層を乾燥させる。次に、フォトマスクを用いて組成物層を露光した後現像して、所定の形状とする。次に、２３０℃で１時間加熱して、アクリル樹脂層で形成される突起物１３７を形成する。
【０２３５】
画素電極層上に突起物１３７が形成されると、画素電極の電圧がオフの時には、液晶が配向膜表面に対して垂直に配向するが、突起部近傍の液晶は基板面に対してわずかに傾斜した配向となる。画素電極層の電圧がオンとなると、まず傾斜配向部の液晶が傾斜する。また、突起部近傍以外の液晶もこれらの液晶の影響を受け、順次同じ方向へと配列する。この結果、画素全体に対して安定した配向が得られる。即ち、突起物を起点として表示部全体の配向が制御される。
【０２３６】
また、画素電極層上に突起物を設ける代わりに、画素電極にスリットを設けてもよい。この場合、電圧を画素電極層に印加すると、スリット近傍には電界の歪が生じ、突起物を画素電極層上に設けた場合と同様の電界分布及び液晶配向の制御が可能である。
【０２３７】
以上の工程により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ液晶表示装置に用いることが可能な素子基板を作製することができる。
【０２３８】
（実施の形態６）
本実施の形態では、実施の形態５に適用可能なバッファ層の形成工程について説明する。
【０２３９】
本実施の形態では、バッファ層１１１の堆積前に処理室内をクリーニングし、その後窒化シリコン層によりチャンバー内壁を覆うことでバッファ層１１１に窒素を含ませて、酸素濃度を低く抑え、バッファ層１１１の窒素濃度を酸素濃度よりも高くする。ゲート絶縁層１０７の形成から半導体層１０９の形成方法は実施の形態５と同様であるため、ここでは、半導体層１０９から不純物半導体層１１３の形成までについて、図２１を参照して以下に説明する。
【０２４０】
ゲート絶縁層１０７上に半導体層１０９を形成する。半導体層１０９は、後の工程でパターン形成されて半導体層１１５となるものである。まず、半導体層１０９の堆積に用いる材料ガスを処理室内に導入する。ここでは、一例として、実施の形態５と同様の方法により、半導体層１０９として約５０ｎｍの微結晶半導体層を形成する。その後、プラズマの放電を停止させる（図２１の半導体層形成２１１）。その後、基板１０１を処理室２４１から搬出する（図２１のｕｎｌｏａｄ２２５）。
【０２４１】
基板１０１を処理室２４１から搬出した後、処理室２４１に、例えばＮＦ３ガスを導入し、処理室２４１内をクリーニングする（図２１のクリーニング処理２２７）。その後、処理室２４１に窒化シリコン層を形成する処理を行う（図２１のプレコート処理２３３）。窒化シリコン層としては、実施の形態５のゲート絶縁層で形成した窒化シリコン層と同様の条件を用いる。この処理により、処理室２４１の内壁に窒化シリコン層が形成される。その後、基板１０１を処理室２４１内に搬入する（図２１のｌｏａｄ２３１）。
【０２４２】
次に、バッファ層１１１の堆積に用いる材料ガスを処理室２４１内に導入する（図２１のガス置換２１５）。次に、半導体層１０９上の全面にバッファ層１１１を形成する。バッファ層１１１は、後の工程でパターン形成されてバッファ層１３１となるものである。ここで、バッファ層は、実施の形態５と同様の方法により、約８０ｎｍの非晶質構造の中に結晶領域を有する半導体層を形成することができる。その後、プラズマの放電を停止させる（図２１のバッファ層形成２１７）。その後、これらのガスを排気し、不純物半導体層１１３の堆積に用いるガスを導入する（図２１のガス置換２１９）。また、実施の形態５と同様に、不純物半導体層１１３を形成する（図２１の不純物半導体層形成２２１）。
【０２４３】
本実施の形態における処理室２４１の表面には窒化シリコン層が形成されている。バッファ層１１１の形成工程において、処理室２４１内に形成された窒化シリコン層がプラズマに曝されると、窒素が解離し、バッファ層１１１の堆積初期に、窒素を混入させることができる。
【０２４４】
なお、バッファ層１１１の形成工程において、処理室２４１内に形成された窒化シリコン層がプラズマに曝されると、窒素、好ましくはＮＨ基またはＮＨ２基が解離し、バッファ層１１１の堆積初期に、窒素、好ましくはＮＨ基またはＮＨ２基を混入させることができる。さらには、非晶質半導体層が堆積される際に非晶質半導体層の異なるダングリングボンドを架橋する場合がある。また、非晶質半導体層が堆積される際に非晶質半導体層のダングリングボンドを終端する場合がある。
【０２４５】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、半導体層１０９との界面でピーク濃度を有し、半導体層１０９が堆積するにつれ、窒素濃度が低減する。
【０２４６】
上記説明したように、少なくとも半導体層を形成する直前に処理室の内壁を窒化シリコン層により覆うことで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることが可能であり、非晶質構造の中に結晶領域を含む半導体層を形成することができる。
【０２４７】
また、処理室の内壁を窒化シリコン層で覆うことで、処理室の内壁を構成する元素等がバッファ層に混入することをも防ぐことができる。
【０２４８】
なお、図２１の破線２３７ａに示すように、バッファ層形成２１７において、アンモニアガスを反応室内に流してもよい。または、アンモニアガスの代わりに破線２３７ｂに示すように窒素ガスを用いてもよい。さらには、アンモニアガス及び窒素ガスを用いてもよい。この結果、バッファ層１１１の窒素濃度が高まる。この結果、結晶領域として微小結晶粒または／及び錐形状の結晶領域が形成される。
【０２４９】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、半導体層１０９との界面でピーク濃度を有し、半導体層１０９の堆積方向に対して一定な濃度となる。
【０２５０】
なお、上記の説明では、半導体層１０９を形成した処理室と同様の処理室でバッファ層１１１を形成したため、半導体層１０９の形成後にクリーニング処理とプレコート処理を行う形態について説明したが、本実施の形態は、実施の形態５と組み合わせて実施してもよい。すなわち、半導体層１０９を堆積し、クリーニング処理２２７、及びプレコート処理２３３をして、処理室２４１に窒化シリコン層を形成した後、フラッシュ処理２１３してもよい。
【０２５１】
以上の工程により、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを作製することとができる。
【０２５２】
（実施の形態７）
本実施の形態では、実施の形態５に適用可能なバッファ層の形成工程について説明する。
【０２５３】
本実施の形態では、バッファ層１１１の堆積ガスに窒素を混入させることで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くする。ゲート絶縁層１０７の形成から半導体層１０９の形成方法は実施の形態５と同様であるため、ここでは、半導体層１０９から不純物半導体層１１３の形成までについて、図２２を参照して以下に説明する。
【０２５４】
ゲート絶縁層１０７上に半導体層１０９を形成する。半導体層１０９は、後の工程でパターン形成されて半導体層１１５となるものである。まず、半導体層１０９の堆積に用いる材料ガスを処理室内に導入する。ここでは、一例として、実施の形態５と同様の方法により、半導体層１０９として約５０ｎｍの微結晶シリコン層を形成する。その後、プラズマの放電を停止させる（図２２の半導体層形成２１１）。その後、これらのガスを排気し、バッファ層１１１の堆積に用いるガスを導入する（図２２のガス置換２１５）。
【０２５５】
次に、半導体層１０９上にバッファ層１１１を形成する。バッファ層１１１は、後の工程でパターン形成されてバッファ層１３１となるものである。ここでは、バッファ層１１１として、厚さ８０ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成する。このときの堆積条件を以下に示す。材料ガスを、流量２０ｓｃｃｍのＳｉＨ４、流量１４８０ｓｃｃｍのＨ２、及び流量２０ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、５０Ｗ出力によりプラズマ放電を行う。その後、プラズマの放電を停止させる（図２２のバッファ層形成２１７）。その後、これらのガスを排気し、不純物半導体層１１３の堆積に用いるガスを導入する（図２２のガス置換２１９）。また、実施の形態５と同様に、不純物半導体層１１３を形成する（図２２の不純物半導体層形成２２１）。
【０２５６】
上記の例において、半導体層１０９の形成に用いられる材料ガスでは、ＳｉＨ４の流量に対するＨ２の流量を１５０倍としており、シリコンは徐々に堆積される。
【０２５７】
なお、アンモニアガスの代わりに破線２３８で示すように窒素ガスを用いてもよい。
【０２５８】
本実施の形態におけるバッファ層１１１の原料ガスには窒素が含まれている。上記したように、窒素は結晶成長を抑制する。このため、アンモニアガスの流量により、バッファ層１１１が堆積されるにつれ、半導体層１０９を種結晶とする結晶成長が抑制され、順錐形の結晶領域が成長する。また、微小結晶粒が形成される。なお、当該工程において、逆錐形の結晶領域が形成される場合もある。
【０２５９】
このような方法により形成したバッファ層１１１において、二次イオン質量分析法によって計測される窒素濃度は、バッファ層１１１において一定の濃度を示す。
【０２６０】
上記説明したように、バッファ層の堆積時のガスに窒素を含ませることで、酸素濃度を低く抑え、窒素濃度を酸素濃度よりも高くすることが可能であり、結晶領域を含む半導体層を形成することができる。
【０２６１】
（実施の形態８）
実施の形態５乃至実施の形態７と比較して、窒素濃度の分布が異なる非晶質構造の中に結晶領域を有する半導体層の作製方法について、図２３及び図２４を用いて示す。
【０２６２】
本実施の形態では、バッファ層１１１に、窒素を添加する方法として、実施の形態６において、半導体層形成２１１処理の後、フラッシュ処理２１３で窒素を含有するガスを反応室内に導入すると共に、バッファ層１１１を形成している間、実線２３９ｃで示すように窒素を含有するガスを再度反応室内に導入する（図２３参照）。窒素を含有するガスとして、ここではアンモニアガスを用いる。なお、アンモニアガスの代わりに破線２３９ｄに示すように窒素ガスを用いてもよい。さらには、アンモニアガス及び窒素ガスを用いてもよい。この結果、バッファ層１１１の堆積初期及び堆積途中において、窒素濃度が高くなり、結晶成長がしにくくなる。この結果、図３（Ｂ−３）に示すように、結晶領域１３１ｆの成長がバッファ層１３１の途中で止まり、結晶領域１３１ｆの上面には非晶質構造が堆積する。または、結晶領域１３１ｆの上方に微小結晶粒が形成される。
【０２６３】
または、図３（Ｂ−４）に示すように、堆積初期から結晶領域が成長した後、窒素を含有するガスを反応室に導入したときにバッファ層１１１の窒素濃度が高くなり、結晶領域の結晶成長が停止する。この後、バッファ層１１１の窒素の濃度を低減することで、結晶核が形成され、結晶成長し、複数の逆錐形状の結晶領域が積層した構造１３１ｇとすることができる。
【０２６４】
または、バッファ層１１１に、窒素を添加する方法として、実施の形態７において、半導体層を形成した後、反応室に窒化シリコン層を形成すると共に、バッファ層１１１を形成している間、実線２３９ｃで示すように窒素を含有するガスを再度反応室内に導入する（図２４参照）。窒素を含有するガスとして、ここではアンモニアガスを用いる。なお、アンモニアガスの代わりに破線２３９ｄに示すように窒素ガスを用いてもよい。さらには、アンモニアガス及び窒素ガスを用いてもよい。この結果、バッファ層１１１の堆積初期及び堆積途中において、窒素濃度が高くなり、結晶成長がしにくくなる。この結果、図３（Ｂ−３）に示すように、結晶領域１３１ｆの成長がバッファ層１３１の途中で止まり、結晶領域１３１ｆの上面には非晶質構造が堆積する。または、結晶領域１３１ｆの上方に微小結晶粒が形成される。
【０２６５】
または、図３（Ｂ−４）に示すように、堆積初期から結晶領域が成長した後、窒素を含有するガスを反応室に導入したときにバッファ層１１１の窒素濃度が高くなり、結晶領域の結晶成長が停止する。この後、バッファ層１１１の窒素の濃度を低減することで、結晶核が形成され、結晶成長し、複数の逆錐形状の結晶領域が積層した構造１３１ｇとすることができる。
【０２６６】
以上により、バッファ層の上側、即ちソース領域及びドレイン領域側における結晶領域の大きさを窒素濃度で制御することで、結晶領域の割合を低減することが可能であり、薄膜トランジスタのオフ電流を低減することができる。
【０２６７】
（実施の形態９）
本実施の形態では、実施の形態４に示す薄膜トランジスタの作製方法について、説明する。本実施の形態においても、ｎ型の薄膜トランジスタの作製方法について説明する。
【０２６８】
実施の形態５と同様に、第１のフォトリソグラフィ工程を用いて、基板１０１上にゲート電極層１０３及び容量配線１０５を形成する。
【０２６９】
次に、ゲート電極層１０３を覆ってゲート絶縁層１０７、非晶質構造の中に結晶領域を有する半導体層１４１、不純物半導体層１１３、及び導電層１２１を形成する。その後、導電層１２１上に第２のフォトリソグラフィ工程により形成したレジストマスク１４３を形成する（図２６（Ａ）を参照）。
【０２７０】
ゲート絶縁層１０７、非晶質構造の中に結晶領域を有する半導体層１４１、及び不純物半導体層１１３の形成方法としては、実施の形態５において、反応室内のクリーニング処理２２７、プレコート処理２２９、ｌｏａｄ２３１、ガス置換２０９、及び半導体層形成２１１工程を除いた方法で形成すればよい。具体的には、図２０において、ゲート絶縁層１０７の形成方法として、予備処理２０１からＳｉＯＮ形成２０７までの工程を行う。次に、非晶質構造の中に結晶領域を有する半導体層１４１の形成方法として、フラッシュ処理２１３からバッファ層形成２１７までの工程を行う。次に、不純物半導体層１１３の形成方法として、ガス置換２１９から排気２２３までの工程を行う。
【０２７１】
上記形成方法に代えて、実施の形態６の半導体層形成２１１の工程を除いた工程を用いてもよい。具体的には、図２０において、ゲート絶縁層１０７の形成方法として、予備処理２０１からＳｉＯＮ形成２０７までの工程を行う。次に、非晶質構造の中に結晶領域を有する半導体層１４１の形成方法として、図２１において、ｕｎｌｏａｄ２２５からバッファ層形成２１７までの工程を行う。次に、不純物半導体層１１３の形成方法として、ガス置換２１９から排気２２３までの工程を行う。
【０２７２】
また、上記形成方法に代えて、実施の形態７の半導体層形成２１１の工程を除いた工程を用いてもよい。具体的には、図２０において、ゲート絶縁層１０７として、予備処理２０１からＳｉＯＮ形成２０７までの工程を行う。次に、非晶質構造の中に結晶領域を有する半導体層１４１の形成方法として、図２２において、ガス置換２１５及びバッファ層形成２１７までの工程を行う。次に、不純物半導体層１１３の形成方法として、ガス置換２１９から排気２２３までの工程を行う。
【０２７３】
レジストマスク１４３は厚さの異なる二の領域を有し、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数が低減され、作製工程数が減少するため好ましい。本実施の形態において、半導体層のパターンを形成する工程と、ソース領域とドレイン領域を分離する工程とにおいて、多階調マスクを用いることができる。
【０２７４】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【０２７５】
図３０（Ａ−１）及び図３０（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図３０（Ａ−１）にはグレートーンマスク１８０を示し、図３０（Ｂ−１）にはハーフトーンマスク１８５を示す。
【０２７６】
図３０（Ａ−１）に示すグレートーンマスク１８０は、透光性を有する基板１８１上に遮光層により形成された遮光部１８２、及び遮光層のパターンにより設けられた回折格子部１８３で構成されている。
【０２７７】
回折格子部１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１８３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【０２７８】
透光性を有する基板１８１としては、石英等を用いることができる。遮光部１８２及び回折格子部１８３を構成する遮光層は、クロムまたは酸化クロム等により設けられる。
【０２７９】
グレートーンマスク１８０に露光するための光を照射した場合、図３０（Ａ−２）に示すように、遮光部１８２に重畳する領域における透光率は０％となり、遮光部１８２または回折格子部１８３が設けられていない領域における透光率は１００％となる。また、回折格子部１８３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔等により調整可能である。
【０２８０】
図３０（Ｂ−１）に示すハーフトーンマスク１８５は、透光性を有する基板１８６上に半透光層により形成された半透光部１８７、及び遮光層により形成された遮光部１８８で構成されている。
【０２８１】
半透光部１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部１８８は、グレートーンマスクの遮光層と同様、クロムまたは酸化クロム等により設けられる。
【０２８２】
ハーフトーンマスク１８５に露光するための光を照射した場合、図３０（Ｂ−２）に示すように、遮光部１８８に重畳する領域における透光率は０％となり、遮光部１８８または半透光部１８７が設けられていない領域における透光率は１００％となる。また、半透光部１８７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類または形成する厚さ等により、調整可能である。
【０２８３】
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスクを形成することができる。
【０２８４】
次に、レジストマスク１４３を用いて、非晶質構造の中に結晶領域を有する半導体層１４１、不純物半導体層１１３、及び導電層１２１をエッチングする。この工程により、非晶質構造の中に結晶領域を有する半導体層１４１、不純物半導体層１１３及び導電層１２１を素子毎に分離し、非晶質構造の中に結晶領域を有する半導体層１４５、不純物半導体層１４７、及び導電層１４９を形成する（図２６（Ｂ）を参照）。
【０２８５】
次に、レジストマスク１４３を後退させて、レジストマスク１５１を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。ここでは、ゲート電極上で分離するようにレジストマスク１４３をアッシングする。この結果、レジストマスク１５１は分離される（図２７（Ａ）参照）。
【０２８６】
次に、レジストマスク１５１を用いて導電層１４９をエッチングし、配線層１５３、１５５を形成する（図２７（Ｂ）を参照）。配線層１５３、１５５は、ソース電極及びドレイン電極を構成する。導電層１４９のエッチングは、実施の形態５に示す導電層１２１のエッチングと同様に行うことが好ましい。
【０２８７】
次に、レジストマスク１５１が形成された状態で、非晶質構造の中に結晶領域を有する半導体層１４５の一部及び不純物半導体層１４７をエッチングして、非晶質構造の中に結晶領域を有する半導体層１５９、並びにソース領域及びドレイン領域１５７を形成する（図２７（Ｃ）を参照）。この後、レジストマスク１５１を除去する。このときの図２７（Ｃ）の上面図を図２９（Ａ）に示す。
【０２８８】
次に、実施の形態１と同様に、ドライエッチングを行うとよい。更には、非晶質構造の中に結晶領域を有する半導体層１５９の表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
【０２８９】
以上の工程により本実施の形態に係る薄膜トランジスタを作製することができる。本実施の形態に係る薄膜トランジスタは、実施の形態５にて説明した薄膜トランジスタと同様に、液晶表示装置に代表される表示装置の画素におけるスイッチングトランジスタに適用することができる。そのため、この薄膜トランジスタを覆って、絶縁層１３３を形成する（図２８（Ａ）参照）。
【０２９０】
次に、絶縁層１３３に開口部１３４、１６０を形成する。この開口部１３４、１６０は、第３のフォトリソグラフィ工程により形成したレジストマスクを用いて形成することができる。その後、当該開口部１３４、１６０を介して接続されるように、絶縁層１３３上に、第４のフォトリソグラフィ工程により画素電極層１３５を設ける。このようにして図２８（Ｂ）に示す表示装置の画素におけるスイッチングトランジスタを作製することができる。
【０２９１】
なお、図示していないが、絶縁層１３３と画素電極層１３５との間に、スピンコーティング法等により形成した有機樹脂からなる絶縁層を有していても良い。
【０２９２】
この後、実施の形態５と同様に、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置において、視野角拡大のために、画素を複数部分に分割し、分割された画素の各部分の液晶の配向を異ならせるマルチドメイン方式（いわゆるＭＶＡ方式）の場合、画素電極層１３５上に突起物１３７を形成することが好ましい（図２８（Ｃ）参照）。このときの図２８（Ｃ）の上面図を図２９（Ｂ）に示す。
【０２９３】
以上の工程により、実施の形態５より少ないマスク数で、非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ液晶表示装置に用いることが可能な素子基板を作製することができる。
【０２９４】
（実施の形態１０）
本実施の形態では、実施の形態３に示す薄膜トランジスタにおいて、図１１に示す薄膜トランジスタの作製方法について、説明する。ここでは、非晶質構造の中に結晶領域を有する半導体層１４１を異なる２つの条件で形成することを特徴とする。
【０２９５】
ゲート電極層の形成方法は実施の形態５と同様であるため、ここでは、ゲート絶縁層１０７から不純物半導体層１１３の形成までについて、図２５を参照して以下に説明する。
【０２９６】
まず、ゲート電極層１０３が形成された基板をＣＶＤ装置の処理室２４１内にて加熱し、ゲート絶縁層１０７として窒化シリコン層を形成するために、窒化シリコン層の堆積に用いる材料ガスを処理室２４１内に導入する（図２５の予備処理２０１）。
【０２９７】
次に、ゲート絶縁層１０７として、窒化シリコン層を形成する。このときの堆積条件は、実施の形態５に示すＳｉＮ形成２０３の条件を用いることができる。
【０２９８】
次に、非晶質構造の中に結晶領域を有する半導体層１４１の堆積に用いる材料ガスを処理室２４１内に導入する（図２５のガス置換２０９）。次に、ゲート絶縁層１０７上に第１の条件で非晶質構造の中に結晶領域を有する半導体層の一部を形成する（図２５の半導体層形成２１１）。この結果、図１３に示す半導体層１３２ｉのように、逆錐形の結晶領域を形成することができる。
【０２９９】
なお、ゲート絶縁層１０７の最表面が窒化シリコン層でない場合は、実施の形態５に示すように、ゲート絶縁層１０７を形成した後、図２０に示すフラッシュ処理２１３を行って、ゲート絶縁層１０７の表面に窒素を吸着させた後、ガス置換２０９及び半導体層形成２１１を行ってもよい。または、実施の形態６に示すように、ゲート絶縁層１０７を形成した後、図２１に示すプレコート処理２３３を行って、処理室内に窒化シリコン層を形成した後、ガス置換２０９及び半導体層形成２１１を行ってもよい。
【０３００】
上記第１条件により、ゲート絶縁層１０７の表面には窒素が供給されている。上記したように、窒素はシリコンの結晶核の生成を抑制する。そのため、半導体層の堆積の初期段階ではシリコンの結晶核が生成されにくい。半導体層の堆積は窒素の濃度を低下させつつ進み、窒素の濃度が一定の値以下となると、結晶核が形成される。その後、その結晶核が成長し、錐形状の結晶領域が形成される。または微小結晶粒が形成される。
【０３０１】
次に、非晶質構造の中に結晶領域を有する半導体層１４１の堆積に用いるガスを導入する（図２５のガス置換２１５）。ここでは第２の条件で非晶質構造の中に結晶領域を有する半導体層の残部を形成する（図２５の半導体層形成２３０）。ここでは、実施の形態７に示すバッファ層形成２１７と同様に、原料ガスに、窒素を含むガスを用いる。この結果、図１３に示す半導体層１３２ｊのように、順錐形の結晶領域を形成することができる。
【０３０２】
上記第２の条件を用いることで、結晶成長を抑制しながら半導体層１３２ｊを堆積するため、半導体層１３２ｉに含まれる結晶領域を種結晶とする結晶成長が抑制され、結晶領域の幅が狭まる構造、即ち順錐形の結晶領域を形成することができる。
【０３０３】
次に、不純物半導体層１１３の形成方法として、ガス置換２１９から排気２２３までの工程を行う。
【０３０４】
以上の工程により、ゲート絶縁層１０７上に、非晶質構造１３１ｂに、四つの角が直角でない四辺形、代表的にはひし形の結晶領域１３２ｈを有する半導体層を形成することができる。
【０３０５】
非晶質半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オン電流が高く、微結晶半導体をチャネル形成領域に有する薄膜トランジスタと比較して、オフ電流の低い薄膜トランジスタを有し、且つ液晶表示装置に用いることが可能な素子基板を作製することができる。
【０３０６】
（実施の形態１１）
本実施の形態では、コンタクト抵抗を下げることが可能な薄膜トランジスタの構造について示す。具体的には、実施の形態１乃至実施の形態９に示すソース領域及びドレイン領域を、一導電型を付与する不純物元素と、窒素とを含有する半導体層（以下、窒素を有する不純物半導体層と示す。）で形成する。
【０３０７】
窒素を有する不純物半導体層は、実施の形態５乃至実施の形態７において、不純物半導体層とバッファ層形成工程を組み合わせることで形成される。具体的には、実施の形態５に示す非晶質構造の中に結晶領域を有する半導体層の形成工程と不純物半導体層の形成工程を組み合わせる場合、図２０において、バッファ層形成２１７及びガス置換２１９の間に、フラッシュ処理２１３を行い、バッファ層表面の窒素濃度を高めて、不純物半導体層の窒素濃度を高めればよい。
【０３０８】
また、実施の形態６に示す非晶質構造の中に結晶領域を有する半導体層の形成工程と不純物半導体層の形成工程を組み合わせる場合、図２１において、バッファ層形成２１７及びガス置換２１９の間に、ｕｎｌｏａｄ２２５からｌｏａｄ２３１まで行い、反応室の内側に窒化シリコン層を形成して、反応室内の窒素濃度を高めて、不純物半導体層の窒素濃度を高めればよい。
【０３０９】
また、実施の形態７に示す非晶質構造の中に結晶領域を有する半導体層の形成工程と不純物半導体層の形成工程を組み合わせる場合、図２２において、不純物半導体層形成２２１工程において、アンモニアガスまたは窒素ガスを導入して、不純物半導体層の窒素濃度を高めればよい。
【０３１０】
ソース領域及びドレイン領域に一導電型を付与する不純物元素と共に、窒素を含有させることで、ソース領域及びドレイン領域の欠陥準位を低減することが可能である。また、ソース領域及びドレイン領域に一導電型を付与する不純物元素と共に、ＮＨ基またはＮＨ２基を含有する場合があり、当該構造によりソース領域及びドレイン領域の欠陥準位を低減することが可能である。これらのため、ソース領域及びドレイン領域の間の電気伝導度を向上させることが可能であり、コンタクト抵抗を下げることが可能である。
【０３１１】
（実施の形態１２）
実施の形態１乃至実施の形態４に示す薄膜トランジスタは、発光表示装置や発光装置に用いることができる。発光表示装置や発光装置は、発光素子として代表的には、エレクトロルミネッセンスを利用する発光素子がある。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって大別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０３１２】
また、実施の形態５乃至実施の形態１１に示すような素子基板上に発光素子を形成して発光表示装置や発光装置を作製することができる。
【０３１３】
本実施の形態の発光表示装置及び発光装置は、オン電流が高くオフ電流が低い薄膜トランジスタを画素トランジスタとして用いているため、画質が良好（例えば、高コントラスト）であり、且つ消費電力の低い発光表示装置及び発光装置を作製することができる。
【０３１４】
（実施の形態１３）
次に、上記実施の形態を適用可能な表示装置である表示パネルの構成の一例について、以下に示す。
【０３１５】
図３１（Ａ）に、信号線駆動回路３０３のみを別途形成し、基板３０１上に形成された画素部３０２と接続している表示パネルの形態を示す。画素部３０２、保護回路３０６、及び走査線駆動回路３０４が形成された素子基板は、実施の形態１乃至実施の形態１２のいずれかに示す薄膜トランジスタを用いて形成する。信号線駆動回路３０３は、単結晶半導体をチャネル形成領域に用いたトランジスタ、多結晶半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）をチャネル形成領域に用いたトランジスタにより構成すれば良い。ＳＯＩをチャネル形成領域に用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層をチャネル形成領域に用いたトランジスタを含む。画素部３０２と、信号線駆動回路３０３と、走査線駆動回路３０４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ３０５を介して供給される。信号線駆動回路３０３とＦＰＣ３０５との間、及び信号線駆動回路３０３と画素部３０２との間の一方または双方に、実施の形態１乃至実施の形態１２のいずれかに示す薄膜トランジスタで形成された保護回路３０６を設けてもよい。保護回路３０６は、その他の構造の薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つまたは複数の素子を用いてもよい。
【０３１６】
なお、信号線駆動回路及び走査線駆動回路を、画素部の画素トランジスタと同じ基板上に形成しても良い。
【０３１７】
また、駆動回路を別途形成する場合には、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図３１（Ｂ）に、信号線駆動回路３１３のみを別途形成し、基板３１１上に形成された画素部３１２、保護回路３１６、及び走査線駆動回路３１４が形成された素子基板とＦＰＣ３１５が接続している表示パネルの形態を示す。画素部３１２、保護回路３１６及び走査線駆動回路３１４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路３１３は、ＦＰＣ３１５及び保護回路３１６を介して、画素部３１２に接続されている。画素部３１２と、信号線駆動回路３１３と、走査線駆動回路３１４それぞれに、電源の電位及び各種の信号等が、ＦＰＣ３１５を介して供給される。ＦＰＣ３１５と画素部３１２との間に、保護回路３１６を設けてもよい。
【０３１８】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、上記の実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図３１（Ｃ）に、信号線駆動回路が有するアナログスイッチ３２３ａを、画素部３２２、走査線駆動回路３２４と同じ基板３２１上に形成し、信号線駆動回路が有するシフトレジスタ３２３ｂを別途異なる基板に形成して貼り合わせる表示パネルの形態を示す。画素部３２２、保護回路３２６、及び走査線駆動回路３２４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ３２３ｂは、アナログスイッチ３２３ａ及び保護回路３２６を介して画素部３２２と接続されている。画素部３２２と、信号線駆動回路と、走査線駆動回路３２４とそれぞれに、電源の電位、各種信号等が、ＦＰＣ３２５を介して供給される。ＦＰＣ３２５とアナログスイッチ３２３ａとの間に、保護回路３２６を設けてもよい。
【０３１９】
図３１に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。
【０３２０】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方式、ワイヤボンディング方式、或いはＴＡＢ方式などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図３１に示した位置に限定されない。また、コントローラ、ＣＰＵまたはメモリ等を別途形成し、接続するようにしても良い。
【０３２１】
なお、本実施の形態で用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【０３２２】
（実施の形態１４）
上記形態の薄膜トランジスタで構成される素子基板、及びそれを用いた表示装置等は、アクティブマトリクス型の表示パネルに適用することができる。すなわち、それらを表示部に組み込んだ電子機器の全てに上記実施の形態を実施できる。
【０３２３】
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３２に示す。
【０３２４】
図３２（Ａ）はテレビジョン装置である。上記実施の形態を適用した表示パネルを筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面３３３が形成され、その他付属設備としてスピーカ部３３９、操作スイッチなどが備えられている。
【０３２５】
図３２（Ａ）に示すように、筐体３３１に表示素子を利用した表示用パネル３３２が組みこまれ、受信機３３５により一般のテレビ放送の受信をはじめ、モデム３３４を介して有線または無線による通信ネットワークに接続することにより一方方向（送信者から受信者）または双方向（送信者と受信者間、または受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチまたはリモコン操作機３３６により行うことが可能であり、このリモコン操作機３３６にも出力する情報を表示する表示部３３７が設けられていても良い。また、表示部３３７に、上記実施の形態等の薄膜トランジスタが設けられていてもよい。また、主画面３３３の他にサブ画面３３８を第２の表示パネルで形成し、チャンネルや音量などを表示する構成が付加されていても良い。この構成において、主画面３３３及びサブ画面３３８の一方または双方に実施の形態１乃至実施の形態１２のいずれかに示す薄膜トランジスタを適用することができる。
【０３２６】
図３３はテレビ装置の主要な構成を説明するブロック図を示している。表示パネルには、画素部３７１が形成されている。信号線駆動回路３７２と走査線駆動回路３７３は、表示パネルにＣＯＧ方式により実装されていても良い。
【０３２７】
また、その他の外部回路の構成として、映像信号の入力側では、チューナ３７４で受信した信号のうち、映像信号を増幅する映像信号増幅回路３７５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３７６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路３７７等を有している。コントロール回路３７７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路３７８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０３２８】
チューナ３７４で受信した信号のうち、音声信号は、音声信号増幅回路３７９に送られ、その出力は音声信号処理回路３８０を経てスピーカ３８３に供給される。制御回路３８１は受信局（受信周波数）や音量の制御情報を入力部３８２から受け、チューナ３７４や音声信号処理回路３８０に信号を送出する。
【０３２９】
勿論、本実施の形態はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体に適用してもよい。
【０３３０】
以上説明したように、主画面３３３及びサブ画面３３８の一方または双方に、上記実施の形態で説明した薄膜トランジスタを適用することで、画質が高く、消費電力の低いテレビ装置を作製することができる。
【０３３１】
図３２（Ｂ）は携帯電話機３４１の一例を示している。携帯電話機３４１は、表示部３４２、操作部３４３等により構成されている。表示部３４２に上記実施の形態で説明した薄膜トランジスタを適用することで、画質を向上させ、消費電力を低減させることができる。
【０３３２】
図３２（Ｃ）に示す携帯型のコンピュータは、本体３５１、表示部３５２等を含んでいる。表示部３５２に、実施の形態１等で説明した薄膜トランジスタを適用することで、画質を向上させ、消費電力を低減させることができる。
【０３３３】
図３２（Ｄ）は卓上照明器具であり、照明部３６１、傘３６２、可変アーム３６３、支柱３６４、台３６５、電源３６６を含む。上記実施の形態で説明した発光装置を照明部３６１に用いることにより作製される。照明部３６１に実施の形態１等で説明した薄膜トランジスタを適用することで、画質を向上させ、消費電力を低減させることができる。
【０３３４】
図３４は携帯電話機の構成の一例を示しており、例えば表示部に、上記実施の形態で示した薄膜トランジスタを有する素子基板及びそれを有する表示装置が適用される。図３４（Ａ）が正面図、図３４（Ｂ）が背面図、図３４（Ｃ）が展開図である。図３４に示す携帯電話機は、筐体３９４及び筐体３８５の二つの筐体で構成されている。図３４に示す携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能であり、スマートフォンとも呼ばれる。
【０３３５】
携帯電話機は、筐体３９４及び筐体３８５の二つの筐体で構成されている。筐体３９４は、表示部３８６、スピーカ３８７、マイクロフォン３８８、操作キー３８９、ポインティングディバイス３９０、表面カメラ用レンズ３９１、外部接続端子ジャック３９２、イヤホン端子３９３等を備え、筐体３８５は、キーボード３９５、外部メモリスロット、裏面カメラ３９６、ライト３９８等を備える。また、アンテナは筐体３９４に内蔵されている。
【０３３６】
また、上記の構成に加えて、非接触ＩＣチップまたは小型記録装置等を内蔵していてもよい。
【０３３７】
図３４（Ａ）では筐体３９４と筐体３８５が重なり合っており、図３４（Ａ）の状態から筐体３９４と筐体３８５がスライドし、図３４（Ｃ）のように展開する。表示部３８６には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部３８６と同一面上に表面カメラ用レンズ３９１を備えているため、テレビ電話が可能である。また、表示部３８６をファインダーとして裏面カメラ３９６及びライト３９８で静止画及び動画の撮影が可能である。
【０３３８】
スピーカ３８７及びマイクロフォン３８８は音声通話に限らず、テレビ電話、録音及び再生等の用途に使用できる。操作キー３８９では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール及びカーソル移動等が可能である。
【０３３９】
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード３９５を用いると便利である。重なり合った筐体３９４と筐体３８５（図３４（Ａ））はスライドでき、図３４（Ｃ）のように展開して携帯情報端末として使用できる。また、キーボード３９５及びポインティングディバイス３９０を用いることで、円滑な操作が可能である。外部接続端子ジャック３９２はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、これを介して充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロットに記録媒体を挿入して使用することで、大量のデータの保存及び移動が可能である。
【０３４０】
筐体３８５の裏面（図３４（Ｂ））には、裏面カメラ３９６及びライト３９８を備えており、表示部３８６をファインダーとし静止画及び動画の撮影が可能である。
【０３４１】
また、上記構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えていてもよい。
【０３４２】
上記実施の形態で説明した薄膜トランジスタを画素に適用することで、画質を向上させ、消費電力を低減させることができる。
【実施例１】
【０３４３】
本実施例では、実施の形態６を用いて作製した薄膜トランジスタの断面形状をＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）によって観察した像を図３５に示す。
【０３４４】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。
【０３４５】
基板１０１上にゲート電極層１０３を形成した。
【０３４６】
ここでは、基板１０１として、厚さ０．７ｍｍのガラス基板（コーニング製ＥＡＧＬＥ２０００）を用いた。
【０３４７】
基板上に、モリブデンターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０３４８】
次に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。ここでは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置を用い、エッチング条件としては、ＩＣＰパワー８００Ｗ、バイアスパワー１００Ｗ、圧力１．５Ｐａ、流量２５ｓｃｃｍのフッ化炭素、流量２５ｓｃｃｍの塩素、及び流量１０ｓｃｃｍの酸素のエッチングガスを用いた。
【０３４９】
この後、レジストマスクを除去した。
【０３５０】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を大気に開放せず連続して形成した（図１５（Ａ）参照）。
【０３５１】
ここでは、ゲート絶縁層１０７として、窒化シリコン層及び酸化窒化シリコン層を積層した。はじめに、プラズマＣＶＤ法により厚さ１１０ｎｍの窒化シリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量５００ｓｃｃｍのＨ２、流量５５０ｓｃｃｍのＮ２、及び流量１４０ｓｃｃｍのＮＨ３とし、処理室内の圧力を１００Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３７０Ｗとしてプラズマ放電を行った。次に、プラズマＣＶＤ法により厚さ１１０ｎｍの酸化窒化シリコン層を形成した。このときの堆積条件を以下に示す。原料ガスを、流量３０ｓｃｃｍのＳｉＨ４、及び流量１２００ｓｃｃｍのＮ２Ｏとし、処理室内の圧力を４０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０３５２】
次に、基板１０１を処理室から搬出し、処理室内をＮＦ３ガスでクリーニングした後、処理室に保護層の形成に用いる材料ガスを導入し、処理室内に保護層としてアモルファスシリコン層を形成する処理を行った。このときの堆積条件を以下に示す。材料ガスを、流量３００ｓｃｃｍのＳｉＨ４とし、処理室内の圧力を１６０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１２０Ｗとしてプラズマ放電を行った。
【０３５３】
その後、基板１０１を処理室内に搬入し、ゲート絶縁層１０７上に半導体層１０９として、厚さ５ｎｍの微結晶シリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量１０ｓｃｃｍのＳｉＨ４、及び流量１５００ｓｃｃｍのＨ２とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０３５４】
次に、半導体層１０９上にバッファ層１１１として、厚さ５５ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量２０ｓｃｃｍのＳｉＨ４、流量１２５０ｓｃｃｍのＨ２、及び流量２５０ｓｃｃｍの１００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０３５５】
次に、バッファ層１１１上に不純物半導体層１１３として、厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量１００ｓｃｃｍのＳｉＨ４、及び流量１７０ｓｃｃｍの０．５％フォスフィン（水素希釈）とし、堆積温度を２８０℃、圧力１７０Ｐａ、ＲＦ電源の周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行った。
【０３５６】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、及び不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件としては、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を７８秒とした。
【０３５７】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、モリブデンターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ３００ｎｍのモリブデン層を形成した。
【０３５８】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１をウエットエッチングして、図１６（Ａ）に示すように、配線層１２３、１２５を形成した。なお、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０３５９】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件を、ＩＣＰパワー１５０Ｗ、バイアスパワー４０Ｗ、圧力１．０Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を３３秒とした。このときの、バッファ層１３１の厚さを４０ｎｍとした。この後レジストマスクを除去した。
【０３６０】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、ＩＣＰエッチング装置を用い、エッチング条件は、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用い、エッチング時間を３０秒とした。
【０３６１】
次に、絶縁層１３３として、厚さ３００ｎｍの窒化シリコン層を形成した（図１６（Ｃ）参照）。このときの堆積条件を以下に示す。原料ガスを、流量２０ｓｃｃｍのＳｉＨ４、流量２２０ｓｃｃｍのＮＨ３、流量４５０ｓｃｃｍの窒素、及び流量４５０ｓｃｃｍの水素とし、処理室内の圧力を１６０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１５０Ｗとしてプラズマ放電を行った。
【０３６２】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、ＩＣＰエッチング装置を用い、ＩＣＰパワー４７５Ｗ、バイアスパワー３００Ｗ、圧力５．５Ｐａ、エッチングガスに流量５０ｓｃｃｍのＣＨＦ３、及び流量１００ｓｃｃｍのヘリウムを用いてプラズマを発生させた後、エッチングガスとして、流量７．５ｓｃｃｍのＣＨＦ３、及び流量１４２．５ｓｃｃｍのヘリウムを用いてエッチング処理を行った。この後、レジストマスクを除去した。
【０３６３】
次に、絶縁層上に導電層を形成した。ここでは、スパッタリング法により導電層として厚さ５０ｎｍの酸化シリコンを含むＩＴＯを形成した。
【０３６４】
次に、導電層上にレジストを塗布した後、第５のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層の一部をドライエッチングして、画素電極層１３５を形成した。次に、レジストマスクを除去した後、２５０℃で１時間加熱して、酸化シリコンを含むＩＴＯを焼成した。
【０３６５】
以上の工程により、薄膜トランジスタ及び薄膜トランジスタに接続する画素電極を作製した。
【０３６６】
次に、上記薄膜トランジスタの断面をＳＴＥＭで観察した像を図３５（Ａ）に示し、図３５（Ａ）の模式図を図３５（Ｂ）に示す。
【０３６７】
図３５（Ｂ）において、ゲート絶縁層１０７として形成した窒化シリコン層をＳｉＮと示し、酸化窒化シリコン層をＳｉＯＮと示す。また、半導体層１１５をμｃ−Ｓｉと示し、バッファ層１３１をｂｕｆｆｅｒ ｌａｙｅｒと示す。また、ソース領域及びドレイン領域１２９をｎ＋ａ−Ｓｉと示し、配線層１２３をＭｏと示す。
【０３６８】
図３５（Ａ）及び（Ｂ）に示すように、バッファ層１３１には錐形状の結晶領域が形成されている。また、半導体層１１５からバッファ層へ順錐形状に伸びた結晶領域が形成されていることがわかる。これは、バッファ層１３１の非晶質構造と結晶領域との界面が凹凸状であるともいえる。
【実施例２】
【０３６９】
本実施例では、実施の形態６を用いて作製した薄膜トランジスタの電気特性を示す。
【０３７０】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。
【０３７１】
基板１０１上にゲート電極層１０３を形成した。
【０３７２】
ここでは、基板１０１として、厚さ０．７ｍｍのガラス基板（コーニング製ＥＡＧＬＥ２０００）を用いた。
【０３７３】
基板上に、実施例１と同様に、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０３７４】
次に、実施例１と同様に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。この後、レジストマスクを除去した。
【０３７５】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を連続形成した（図１５（Ａ）参照）。
【０３７６】
ここでは、ゲート絶縁層１０７として、窒化シリコン層及び酸化シリコン層を積層した。はじめに、実施例１と同様の条件により、プラズマＣＶＤ法により厚さ１１０ｎｍの窒化シリコン層を形成した。次に、プラズマＣＶＤ法により厚さ１１０ｎｍの酸化シリコン層を形成した。このときの堆積条件は、オルトケイ酸テトラエチル（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）の流量を１５ｓｃｃｍ、Ｏ２の流量を７５０ｓｃｃｍとして材料ガスを導入して安定させ、処理室内の圧力を１００Ｐａ、上部電極の温度を３００℃、下部電極の温度を２９７℃とし、ＲＦ電源周波数を２７ＭＨｚ、ＲＦ電源の電力を３００Ｗとしてプラズマ放電を行った。
【０３７７】
次に、ゲート絶縁層１０７上に半導体層１０９として、実施例１と同様の条件により厚さ５ｎｍの微結晶シリコン層を形成した。
【０３７８】
次に、半導体層１０９上にバッファ層１１１として、実施例１と同様の条件により、厚さ７５ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成した。
【０３７９】
次に、バッファ層１１１上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。
【０３８０】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、実施例１と同様のエッチング条件を用いた。
【０３８１】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、実施例１と同様の条件により、厚さ３００ｎｍのモリブデン層を形成した。
【０３８２】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１をウエットエッチングして、図１６（Ａ）に示すように、配線層１２３、１２５を形成した。なお、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０３８３】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。ここでは、実施例１と同様のエッチング条件を用いた。このときの、バッファ層１３１の厚さを４０ｎｍとした。
【０３８４】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、ＩＣＰエッチング装置を用い、ソースパワー１０００Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用い、エッチング時間を３０秒としたエッチング条件を用いた。
【０３８５】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面に、水プラズマを照射した。ここでは、ＩＣＰエッチング装置を用い、電源電力１８００Ｗ、圧力６６．５Ｐａ、流量３００ｓｃｃｍの水蒸気雰囲気においてプラズマを発生させ、当該プラズマを１８０秒照射する条件を用いた。この後、レジストを剥離した。
【０３８６】
次に、絶縁層１３３として、窒化シリコン層を形成した。ここでは、実施例１と同様の条件を用いて、厚さ３００ｎｍの窒化シリコン層を形成した。
【０３８７】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、残存するレジストマスクを除去した。
【０３８８】
以上の工程により、薄膜トランジスタを作製した。
【０３８９】
こののち、薄膜トランジスタの電気特性を測定した結果を図３６に示す。このときのゲート電圧の測定間隔を０．２５Ｖとした。また，測定時の温度を室温とした。なお、本実施例の薄膜トランジスタのチャネル長を３．４μｍ、チャネル幅を２０μｍとして形成した。なお、ここでのチャネル幅Ｗを、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）として電界効果移動度を計算した。また、ドレイン電圧が１Ｖ及び１０Ｖの電流電圧特性を実線で示した。また、図３６（Ａ）にドレイン電圧が１Ｖのときの電界効果移動度を破線で示し、図３６（Ｂ）にドレイン電圧が１０Ｖのときの電界効果移動度を破線で示した。
【０３９０】
表１に、以下の測定結果を示す。なお、ここでは、１６個の薄膜トランジスタを測定したときの平均値を示す。
・オン電流（Ｉｏｎ）（ドレイン電圧；１０Ｖ、ゲート電圧；１５Ｖ）
・最小オフ電流（Ｉｏｆｆ ｍｉｎ）（ドレイン電圧；１０Ｖ）
・オフ電流（Ｉｏｆｆ）（ドレイン電圧；１０Ｖ、ゲート電圧；（最小オフ電流のゲート電圧−１０）Ｖ）
・オン／オフ比
・しきい値電圧（Ｖｔｈ）（ドレイン電圧；１０Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１０Ｖ）
【０３９１】
【表１】
【０３９２】
以上により、ゲート絶縁層として、ＴＥＯＳを原料とする酸化シリコン層を用い、半導体層として、微結晶シリコン層を用い、バッファ層として非晶質構造の中に結晶領域を有するシリコン層を用いることで、電界効果移動度の高い薄膜トランジスタを作製することができる。
【０３９３】
（比較例）
ここで、比較例として、バッファ層を有せず、チャネル形成層として微結晶シリコン層を有する薄膜トランジスタの電気特性を示す。
【０３９４】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。ゲート電極層１０３は、実施例１と同様の条件により形成した。
【０３９５】
ゲート絶縁層１０７として、窒化シリコン層及び酸化シリコン層を実施例１と同様の条件により積層した。
【０３９６】
この後、ＣＶＤ装置の処理室から待機室へ基板を搬出した後、処理室内をフッ化窒素を用いてクリーニングした。次に、処理室内にアモルファスシリコン層を形成した。このときの堆積条件を以下に示す。原料ガスを、流量３００ｓｃｃｍのＳｉＨ４とし、処理室内の圧力を１６０Ｐａ、処理室の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１２０Ｗとしてプラズマ放電を行った。
【０３９７】
次に、処理室内に基板を搬入し、ゲート絶縁層上に半導体層１０９として、実施例１と同様の条件により厚さ８０ｎｍの微結晶シリコン層を形成した。
【０３９８】
次に、半導体層上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加された微結晶シリコン層を形成した（図１５（Ａ）参照、但しバッファ層１１１を除く）。このときの堆積条件を以下に示す。原料ガスを、流量１０ｓｃｃｍのＳｉＨ４、流量３０ｓｃｃｍの０．５ｖｏｌ％ＰＨ３（Ｈ２希釈）、流量１５００ｓｃｃｍのＨ２とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３００Ｗとしてプラズマ放電を行った。
【０３９９】
次に、不純物半導体層上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層、不純物半導体層をエッチングして、半導体層１１５、不純物半導体層１１９を形成した（図１５（Ｂ）参照、但しバッファ層１１７は除く）。ここでは、実施例１と同様のエッチング条件を用いた。
【０４００】
次に、ゲート絶縁層、半導体層、不純物半導体層を覆う導電層を形成した（図１５（Ｃ）参照、但しバッファ層１１７を除く）。ここでは、実施例１と同様の条件により、厚さ３００ｎｍのモリブデン層を形成した。
【０４０１】
次に、導電層上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層をウエットエッチングして、配線層１２３、１２５を形成した（図１６（Ａ）参照、但しバッファ層１１７は除く）。なお、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０４０２】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、半導体層１０９の表面も一部エッチングされた（図１６（Ｂ）参照、但しバッファ層１３１は除く）。ここでは、実施例１と同様のエッチング条件を用いた。
【０４０３】
次に、露出された半導体層、ソース領域及びドレイン領域１２９表面に、実施例１と同様に、フッ化炭素プラズマを照射し、露出された半導体層に残留する不純物を除去した。
【０４０４】
次に、露出された半導体層、ソース領域及びドレイン領域１２９表面に、水プラズマを照射した。
【０４０５】
次に、実施例１と同様に、窒化シリコン層を形成した。
【０４０６】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、残存するレジストマスクを除去した。
【０４０７】
以上の工程により、薄膜トランジスタを作製した。
【０４０８】
こののち、薄膜トランジスタの電気特性を測定した結果を図４６に示す。このときのゲート電圧の測定間隔を０．２５Ｖとした。また、測定時の温度を室温とした。なお、本実施例の薄膜トランジスタのチャネル長を３．４μｍ、チャネル幅を２４μｍとして形成した。なお、ここでのチャネル幅Ｗを、ゲート電極の幅とした。また、半導体層１１５の幅は２６μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）として電界効果移動度を計算した。また、ドレイン電圧が１Ｖ及び１０Ｖの電流電圧特性を実線で示した。また、図４６（Ａ）にドレイン電圧が１Ｖのときの電界効果移動度を破線で示し、図４６（Ｂ）にドレイン電圧が１０Ｖのときの電界効果移動度を破線で示した。
【０４０９】
表２に、以下の測定結果を示す。なお、ここでは、１６個の薄膜トランジスタを測定したときの平均値を示す。
・オン電流（Ｉｏｎ）（ドレイン電圧；１０Ｖ、ゲート電圧；１５Ｖ）
・最小オフ電流（Ｉｏｆｆ ｍｉｎ）（ドレイン電圧；１０Ｖ）
・オフ電流（Ｉｏｆｆ）（ドレイン電圧；１０Ｖ、ゲート電圧；（最小オフ電流のゲート電圧−１０）Ｖ）
・オン／オフ比
・しきい値電圧（Ｖｔｈ）（ドレイン電圧；１０Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１０Ｖ）
【０４１０】
【表２】
【０４１１】
以上により、ゲート絶縁層として、ＴＥＯＳを原料とする酸化シリコン層を用い、半導体層として、微結晶シリコン層を用い、バッファ層として非晶質構造の中に結晶領域を有するシリコン層を用いることで、電界効果移動度の高い薄膜トランジスタを作製することができる。また、比較例の薄膜トランジスタと比較すると、本実施例で示すように、非晶質構造の中に結晶領域を有するシリコン層をバッファ層として設けることで、オフ電流を低減することができる。即ち、オンオフ比の高い薄膜トランジスタを作製することができる。
【０４１２】
次に、本実施例で作製した薄膜トランジスタのＢＴ（バイアス、温度）試験結果を図３７に示す。
【０４１３】
はじめに、薄膜トランジスタの初期特性を測定し、その後にＢＴ試験を行い、特性の劣化を調べた。このときのゲート電圧の測定間隔を０．２５Ｖとした。また，測定時の温度を室温とした。ここでは、ΔＶｔｈを、ＢＴ試験後のしきい値電圧から初期特性のしきい値電圧をひいた値で示す。
【０４１４】
図３７に示す測定結果のＢＴ試験のストレス条件は、基板温度を８５℃、ドレイン電圧ＶＤを０．１Ｖ、ソース電圧ＶＳを０Ｖ、ゲート電圧ＶＧを＋３０Ｖとした。また、測定対象とした薄膜トランジスタのチャネル長Ｌの設計値を１０μｍ、チャネル幅Ｗの設計値を２０μｍとした。なお、ここでのチャネル幅Ｗを、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）とした。
【０４１５】
図３７（Ａ）に、本実施例で作製した薄膜トランジスタのΔＶｔｈを示す。図３７（Ｂ）は、本実施例の薄膜トランジスタの半導体層及びバッファ層の代わりに、厚さ７０ｎｍのアモルファスシリコン層を有する薄膜トランジスタのΔＶｔｈを示す。また、ＢＴ試験結果から、１万秒までのΔＶｔｈの値の近似直線を破線で示す。
【０４１６】
図３７（Ａ）に示すように、破線で示す近似直線から、１０００秒におけるΔＶｔｈは＋０．４３Ｖ、１０年におけるΔＶｔｈは＋７．３Ｖと予想される。また、図３７（Ｂ）に示すように、破線で示す近似曲線から、１０００秒におけるΔＶｔｈは＋２．３Ｖ、１０年におけるΔＶｔｈは＋５６７Ｖと予想される。
【０４１７】
図３７により、アモルファスシリコン層をチャネル形成領域に有する逆スタガ薄膜トランジスタと比較して、本実施例に示す薄膜トランジスタのしきい値電圧の変化は小さい。このことから、本実施例により、信頼性の高い薄膜トランジスタを作製することができる。
【実施例３】
【０４１８】
本実施例では、実施の形態６を用いて作製した薄膜トランジスタの電気特性を示す。
【０４１９】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。
【０４２０】
基板１０１上にゲート電極層１０３を形成した。
【０４２１】
ここでは、基板１０１として、厚さ０．７ｍｍのガラス基板（コーニング製ＥＡＧＬＥ２０００）を用いた。
【０４２２】
基板上に、実施例１と同様に、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０４２３】
次に、実施例１と同様に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。この後、レジストマスクを除去した。
【０４２４】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を連続形成した（図１５（Ａ）参照）。
【０４２５】
ここでは、ゲート絶縁層１０７として、実施例２と同様に窒化シリコン層及び酸化シリコン層を積層形成した。
【０４２６】
次に、ゲート絶縁層１０７上に半導体層１０９として、厚さ７ｎｍの微結晶シリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量１０ｓｃｃｍのＳｉＨ４、流量１５００ｓｃｃｍのＨ２、及び流量２０００ｓｃｃｍのＡｒとし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０４２７】
次に、半導体層１０９上にバッファ層１１１として、厚さ１７５ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量３０ｓｃｃｍのＳｉＨ４、流量１４７５ｓｃｃｍのＨ２、及び流量２５ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０４２８】
次に、バッファ層１１１上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。
【０４２９】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件としては、ＩＣＰパワー１０００Ｗ、バイアスパワー８０Ｗ、圧力１．５１Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を７８秒とした。この後、レジストマスクを除去した。
【０４３０】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、実施例１と同様の条件により、厚さ３００ｎｍのモリブデン層を形成した。
【０４３１】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１をウエットエッチングして、図１６（Ａ）に示すように、配線層１２３、１２５を形成した。なお、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０４３２】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件を、ＩＣＰパワー１０００Ｗ、バイアスパワー５０Ｗ、圧力１．５Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用い、エッチング時間を３５秒とした。このときの、バッファ層１３１の厚さを１６５ｎｍとした。この後レジストマスクを除去した。
【０４３３】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、ＩＣＰエッチング装置を用い、エッチング条件を、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用い、エッチング時間を３０秒とした。
【０４３４】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面に、水プラズマを照射した。電源電力１８００Ｗ、圧力６６．５Ｐａ、流量３００ｓｃｃｍの水蒸気雰囲気においてプラズマを発生させ、当該プラズマを１８０秒照射した。この後、残存するレジストマスクを剥離した。
【０４３５】
次に、絶縁層１３３として、窒化シリコン層を形成した。ここでは、実施例１と同様の条件を用いて、厚さ３００ｎｍの窒化シリコン層を形成した。
【０４３６】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、レジストマスクを除去した。
【０４３７】
以上の工程により、薄膜トランジスタを作製した。
【０４３８】
こののち、薄膜トランジスタの電気特性の測定結果を図３８に示す。なお、本実施例の薄膜トランジスタは、チャネル長Ｌを４μｍ、チャネル幅Ｗを２０μｍとして作製した。なお、実際の長さは、チャネル長Ｌが３．５３μｍ、チャネル幅Ｗが２０μｍであった。なお、ここでのチャネル幅を、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）として電界効果移動度を計算した。また、ドレイン電圧が１Ｖ及び１０Ｖの電流電圧特性を実線で示した。また、図３８（Ａ）にドレイン電圧が１Ｖのときの電界効果移動度を破線で示し、図３８（Ｂ）にドレイン電圧が１０Ｖのときの電界効果移動度を破線で示した。
【０４３９】
表３に、以下の測定結果を示す。なお、ここでは、１６個の薄膜トランジスタを測定したときの平均値を示す。
・オン電流（Ｉｏｎ）（ドレイン電圧；１０Ｖ、ゲート電圧１５Ｖ）
・最小オフ電流（Ｉｏｆｆ ｍｉｎ）（ドレイン電圧；１０Ｖ）
・オフ電流（Ｉｏｆｆ）（ドレイン電圧；１０Ｖ、ゲート電圧；（最小オフ電流のゲート電圧−１０）Ｖ）
・オン／オフ比・しきい値電圧（Ｖｔｈ）（ドレイン電圧；１０Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１０Ｖ）
【０４４０】
【表３】
【０４４１】
以上により、実施例２と比較して、バッファ層１３１の厚さを厚くすることで、ドレイン電圧が１０Ｖのオフ電流を低減することができる。また、グラフから、しきい値電圧付近でドレイン電流の上昇が急峻になっていることがわかる。また、薄膜トランジスタの電気特性のばらつきが低減していることがわかる。
【実施例４】
【０４４２】
次に、図３９は、酸化シリコン層、微結晶シリコン層、及び非晶質構造の中に結晶領域を有するシリコン層の積層構造をイオンミリング加工した断面ＴＥＭ像を示す。ガラス基板上に厚さ１００ｎｍの酸化シリコン層４０１を形成し、該酸化シリコン層４０１上に厚さ５ｎｍの微結晶シリコン層４０２を形成し、該微結晶シリコン層４０２上に厚さ１４５ｎｍのバッファ層４０３を形成し、該バッファ層４０３上に厚さ１００ｎｍの非晶質シリコン層４０４を形成したものである。なお、バッファ層４０３及び非晶質シリコン層４０４の界面はみられない。また、非晶質シリコン層４０４上に保護層４０５を設けた。
【０４４３】
ここでは、酸化シリコン層４０１は実施例２に示す酸化シリコン層と同様の条件により形成した。
【０４４４】
微結晶シリコン層４０２は、実施例１の微結晶シリコン層と同様の条件により形成した。
【０４４５】
バッファ層４０３の堆積条件を以下に示す。材料ガスを、流量３０ｓｃｃｍのＳｉＨ４、流量１４７５ｓｃｃｍのＨ２、及び流量２５ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５０Ｗとしてプラズマ放電を行った。
【０４４６】
非晶質シリコン層４０４の堆積条件を以下に示す。材料ガスを、流量２８０ｓｃｃｍのＳｉＨ４、及び流量３００ｓｃｃｍのＨ２とし、処理室内の圧力を１７０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとしてプラズマ放電を行った。
【０４４７】
図３９における領域４０６の拡大図を図４０に示す。
【０４４８】
図４０において、酸化シリコン層４０１上に短距離秩序を有する多数の格子縞が観察される。
【０４４９】
図４１（Ａ）は、図４０における、酸化シリコン層４０１、微結晶シリコン層４０２、及びバッファ層４０３の拡大像を示す。また、図４１（Ａ）の＊６近傍の拡大図を図４１（Ｂ）に示し、図４１（Ａ）の＊５近傍の拡大図を図４１（Ｃ）に示し、図４１（Ａ）の＊４近傍の拡大図を図４１（Ｄ）に示し、図４１（Ａ）の＊３近傍の拡大図を図４１（Ｅ）に示し、図４１（Ａ）の＊１及び＊２近傍の拡大図を図４１（Ｇ）に示し、図４１（Ａ）の＊９近傍の拡大図を図４１（Ｈ）に示す。また、図４１（Ｅ）の格子縞を模式的に示したものを図４１（Ｆ）に示す。図４１（Ｅ）、（Ｆ）、（Ｇ）から、＊１、＊２、＊３においては、短距離秩序を有する格子縞が観察される。一方、図４１（Ｂ）、（Ｃ）、（Ｄ）、及び（Ｈ）から、＊４〜＊６、＊９においては、格子縞が観察されず、非晶質構造であることが分かる。
【０４５０】
このことから、図４１（Ａ）の＊４〜６、＊９に示すような非晶質構造の中に、図４１（Ａ）の＊１、＊２、＊３に示すような結晶領域を有することがわかる。
【０４５１】
次に、図４２は、図３９に示すバッファ層４０３における＊７近傍の拡大図を示す。図４２から、＊７においては、格子縞が観察されず、非晶質構造であることが分かる。
【実施例５】
【０４５２】
本実施例では、実施の形態６を用いて作製した薄膜トランジスタの電気特性を示す。
【０４５３】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。
【０４５４】
基板１０１上にゲート電極層１０３を形成した。
【０４５５】
ここでは、基板１０１として、厚さ０．７ｍｍのガラス基板（コーニング製ＥＡＧＬＥ２０００）を用いた。
【０４５６】
基板上に、実施例１と同様に、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０４５７】
次に、実施例１と同様に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。この後、レジストマスクを除去した。
【０４５８】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を連続形成した（図１５（Ａ）参照）。
【０４５９】
ここでは、ゲート絶縁層１０７として、実施例２と同様に窒化シリコン層及び酸化シリコン層を積層形成した。
【０４６０】
次に、ゲート絶縁層１０７上に半導体層１０９として、実施例３と同様の条件により厚さ５０ｎｍの微結晶シリコン層を形成した。
【０４６１】
次に、半導体層１０９上にバッファ層１１１として、厚さ１７５ｎｍの非晶質構造の中に結晶領域を有するシリコン層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量１４７５ｓｃｃｍのＨ２、及び流量２５ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）とし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の電力を１００Ｗとしてプラズマ放電を行った。
【０４６２】
次に、バッファ層１１１上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。
【０４６３】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、ＩＣＰエッチング装置を用い、エッチング条件としては、ＩＣＰパワー１０００Ｗ、バイアスパワー８０Ｗ、圧力１．５１Ｐａ、エッチングガスに流量１００ｓｃｃｍの塩素を用いた。この後、レジストマスクを除去した。
【０４６４】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成した後、アルミニウムターゲットを流量５０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ２００ｎｍのアルミニウム層を形成した後、チタンターゲットを流量２０ｓｃｃｍのアルゴンイオンでスパッタリングして、厚さ５０ｎｍのチタン層を形成した。
【０４６５】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１及び不純物半導体層１１９をドライエッチングして、配線層１２３、１２５及びソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。また、本実施例では、配線層１２３、１２５の平面形状は、直線型である。ここでは、ＩＣＰエッチング装置を用い、エッチング条件としては、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、圧力１．９Ｐａ、エッチングガスに流量６０ｓｃｃｍの塩化ホウ素、及び流量２０ｓｃｃｍの塩素を用いた。なお、このときの半導体層１１５及びバッファ層１３１の合計の厚さを２０５ｎｍとした。この後、レジストマスクを除去した。
【０４６６】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、ＩＣＰエッチング装置を用い、エッチング条件を、ソースパワー１０００Ｗ、バイアスパワー０Ｗ、圧力０．６７Ｐａ、エッチングガスに流量１００ｓｃｃｍのフッ化炭素を用い、エッチング時間を３０秒とした。
【０４６７】
次に、絶縁層１３３として、窒化シリコン層を形成した。ここでは、実施例１と同様の条件を用いて、厚さ３００ｎｍの窒化シリコン層を形成した。
【０４６８】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、レジストマスクを除去した。
【０４６９】
以上の工程により、薄膜トランジスタを作製した。
【０４７０】
次に、薄膜トランジスタの電気特性の測定結果を図４５に示す。このときのゲート電圧の測定間隔を０．２５Ｖとした。また，測定時の温度を室温とした。なお、本実施例の薄膜トランジスタは、チャネル長Ｌを４μｍ、チャネル幅Ｗを２０μｍとして作製した。なお、ここでのチャネル幅を、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、薄膜トランジスタのゲート絶縁層の厚さを１１０ｎｍの窒化シリコン層（誘電率７）及び１１０ｎｍの酸化シリコン層（誘電率４．１）として電界効果移動度を計算した。また、ドレイン電圧が１Ｖ及び１０Ｖの電流電圧特性を実線で示した。また、図４５（Ａ）にドレイン電圧が１Ｖのときの電界効果移動度を破線で示し、図４５（Ｂ）にドレイン電圧が１０Ｖのときの電界効果移動度を破線で示した。
【０４７１】
表４に、以下の測定結果を示す。なお、ここでは、１６個の薄膜トランジスタを測定したときの平均値を示す。
・オン電流（Ｉｏｎ）（ドレイン電圧；１０Ｖ、ゲート電圧１５Ｖ）
・最小オフ電流（Ｉｏｆｆ ｍｉｎ）（ドレイン電圧；１０Ｖ）
・オフ電流（Ｉｏｆｆ）（ドレイン電圧；１０Ｖ、ゲート電圧；（最小オフ電流のゲート電圧−１０）Ｖ）
・オン／オフ比
・しきい値電圧（Ｖｔｈ）（ドレイン電圧；１０Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１Ｖ）
・最大電界効果移動度（μＦＥ ｍａｘ）（ドレイン電圧；１０Ｖ）
【０４７２】
【表４】
【０４７３】
以上により、実施例３と比較して、半導体層１１５の厚さを厚くすることで、キャリアの移動量が増加し、オン電流及び電界効果移動度を上昇させることができる。また、実施例３と比較して、半導体層１１５の厚さを厚くし、オン電流が上昇したにもかかわらず、オフ電流が上昇していないことから、バッファ層として非晶質構造の中に結晶領域を有するシリコン層を用いることで、オフ電流を低減することが可能である。また、不純物半導体層と接する配線をチタン層とすることで、配線がモリブデン層の実施例２及び実施例３と比較して、接触抵抗が低減しているため、オン電流及び電界効果移動度を上昇させることができる。
【実施例６】
【０４７４】
本実施例では、バッファ層と薄膜トランジスタのオフ電流の関係について示す。本実施例は、バッファ層の原料ガスとして、アンモニアを用いた薄膜トランジスタと、アンモニアを用いない薄膜トランジスタを比較する。
【０４７５】
はじめに薄膜トランジスタの作製工程を、図１５及び図１６を用いて示す。なお、試料１及び試料２は、バッファ層の堆積条件が異なるのみで、他の条件は同じである。
【０４７６】
基板１０１上にゲート電極層１０３を形成した。
【０４７７】
基板上に、実施例１と同様に、厚さ１５０ｎｍのモリブデン層を形成した。次に、モリブデン層上にレジストを塗布した後、第１のフォトマスクを用いて露光し、現像してレジストマスクを形成した。
【０４７８】
次に、実施例１と同様に、当該レジストマスクを用いてモリブデン層をエッチングして、ゲート電極層１０３を形成した。この後、レジストマスクを除去した。
【０４７９】
次に、ゲート電極層１０３及び基板１０１上に、ゲート絶縁層１０７、半導体層１０９、バッファ層１１１、及び不純物半導体層１１３を連続形成した（図１５（Ａ）参照）。
【０４８０】
ここでは、ゲート絶縁層１０７として、実施例２と同様に窒化シリコン層及び酸化シリコン層を積層形成した。
【０４８１】
次に、ゲート絶縁層１０７上に半導体層１０９として、実施例３と同様の条件により厚さ１０ｎｍの微結晶シリコン層を形成した。
【０４８２】
次に、半導体層１０９上にバッファ層１１１として、厚さ１７５ｎｍのバッファ層を形成した。
【０４８３】
試料１では、アンモニアを含む原料ガスでバッファ層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量１４７５ｓｃｃｍのＨ２、流量２５ｓｃｃｍの１０００ｐｐｍＮＨ３（水素希釈）、及び流量２０００ｓｃｃｍのＡｒとし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、ＲＦ電源の電力を１００Ｗとしてプラズマ放電を行った。
【０４８４】
試料２では、アンモニアを含まない原料ガスでバッファ層を形成した。このときの堆積条件を以下に示す。材料ガスを、流量４０ｓｃｃｍのＳｉＨ４、流量１５００ｓｃｃｍのＨ２、及び流量２０００ｓｃｃｍのＡｒとし、処理室内の圧力を２８０Ｐａ、基板の温度を２８０℃とし、１００Ｗとしてプラズマ放電を行った。即ち、試料１の原料ガスから、アンモニアを除いた条件とした。
【０４８５】
次に、バッファ層１１１上に不純物半導体層１１３として、実施例１と同様の条件により厚さ５０ｎｍのリンが添加されたアモルファスシリコン層を形成した。
【０４８６】
次に、不純物半導体層１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像してレジストマスクを形成した。次に、当該レジストマスクを用いて、半導体層１０９、バッファ層１１１、不純物半導体層１１３をエッチングして、半導体層１１５、バッファ層１１７、不純物半導体層１１９を形成した（図１５（Ｂ）参照）。ここでは、実施例５と同様の条件を用いた。この後、レジストマスクを除去した。
【０４８７】
次に、図１５（Ｃ）に示すように、ゲート絶縁層１０７、半導体層１１５、バッファ層１１７、不純物半導体層１１９を覆う導電層１２１を形成した。ここでは、実施例１と同様の条件により、厚さ３００ｎｍのモリブデン層を形成した。
【０４８８】
次に、導電層１２１上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて導電層１２１をウエットエッチングして、図１６（Ａ）に示すように、配線層１２３、１２５を形成した。また、本実施例では、配線層１２３、１２５の平面形状は、直線型である。
【０４８９】
次に、レジストマスクを用いて不純物半導体層１１９をエッチングして、ソース領域及びドレイン領域１２９を形成した。なお、当該工程において、バッファ層１１７の表面も一部エッチングされ、バッファ層１３１となった（図１６（Ｂ）参照）。ここでは、実施例１と同様のエッチング条件を用いた。このときの、バッファ層１３１の厚さを１５５ｎｍとした。この後、レジストマスクを除去した。
【０４９０】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面にフッ化炭素プラズマを照射し、バッファ層１３１に残留する不純物を除去した。ここでは、実施例５と同様の条件を用いて、バッファ層に残留する不純物を除去した。この後、配線層１２３、１２５、及びバッファ層１３１の表面を洗浄した。
【０４９１】
次に、バッファ層１３１、ソース領域及びドレイン領域１２９表面に、水プラズマを照射した。ここでは、実施例２と同様の条件を用いた。
【０４９２】
次に、絶縁層１３３として、窒化シリコン層を形成した（図１６（Ｃ）参照）。ここでは、実施例１と同様の条件を用いて、厚さ３００ｎｍの窒化シリコン層を形成した。
【０４９３】
次に、絶縁層上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストマスクを形成した。当該レジストマスクを用いて絶縁層の一部をドライエッチングして、配線層１２５を露出した。また、絶縁層及びゲート絶縁層１０７の一部をドライエッチングして、ゲート電極層１０３を露出した。ここでは、実施例１と同様のエッチング条件を用いた。この後、レジストマスクを除去した。
【０４９４】
以上の工程により、試料１及び試料２の薄膜トランジスタを作製した。
【０４９５】
次に、薄膜トランジスタの電気特性の測定結果を図４７に示す。このときのゲート電圧の測定間隔を０．２５Ｖとした。また，測定時の温度を室温とした。なお、本実施例の試料１及び試料２の薄膜トランジスタは、チャネル長Ｌを４μｍ、チャネル幅Ｗを２０μｍとして作製した。なお、ここでのチャネル幅を、ゲート電極の幅とした。また、半導体層１１５の幅は２２μｍであった。また、横軸をドレイン電圧、縦軸をドレイン電流とし、ゲート電圧を−５Ｖ、−１０Ｖ、−１５Ｖ一定として、ドレイン電圧が１Ｖから３０Ｖのときのドレイン電流（ここでは、オフ電流という。）を測定した。
【０４９６】
図４７において、実線４７１はゲート電圧が−５Ｖ、実線４７３はゲート電圧が−１０Ｖ、実線４７５はゲート電圧が−１５Ｖのときの試料１の薄膜トランジスタのオフ電流を示す。また、破線４７７はゲート電圧が−５Ｖ、破線４７９はゲート電圧が−１０Ｖ、破線４８１はゲート電圧が−１５Ｖのときの試料２の薄膜トランジスタのオフ電流を示す。
【０４９７】
図４７より、試料１及び試料２において、同じゲート電圧のときのオフ電流を比較すると、試料１のほうがオフ電流が低いことがわかる。即ち、原料ガスにアンモニアを用いて形成した、窒素を含み、且つ非晶質構造の中に結晶領域を有するシリコン層をバッファ層として用いることで、オフ電流が低減することが分かる。これは、原料ガスにアンモニアを用いて形成することで、バッファ層に含まれる欠陥が低減しているためである。
【実施例７】
【０４９８】
本実施例では、実施の形態１で示すシミュレーションにおいて、結晶粒界におけるＳｉのダングリングボンドをＮＨ基で架橋した際のＬＵＭＯの状態について、以下に示す。
【０４９９】
図５及び図６それぞれに、Ｓｉの結晶粒界がＯ原子で架橋されたモデル（モデル１）と、Ｓｉの結晶粒界がＮＨ基で架橋されたモデル（モデル２）それぞれのＬＵＭＯ（最低非占有軌道）の様子を示す。ここで、ＬＵＭＯは、励起状態の電子が入る最低エネルギーの分子軌道であり、バンド理論における伝導帯（ＣＢ）下端の軌道に相当する。したがって、キャリア伝導に寄与する電子の波動関数であり、キャリアの移動度を決定する軌道と解釈できる。
【０５００】
次に、モデル１及びモデル２のＬＵＭＯが、どの原子のどの軌道に由来するのか調べた。ＬＵＭＯの波動関数は、膜を構成する原子の原子軌道の線型結合（即ち、スカラー倍の和）で表せる。
【０５０１】
なお、線型結合の係数それぞれの絶対値の２乗からＳｉ原子軌道、Ｈ原子軌道、Ｏ原子軌道、及びＮ原子軌道のそれぞれ存在確率がわかり、符号から各原子軌道同士が結合性（同符号）であるのか、もしくは反結合性（異符号）であるのかがわかる。
【０５０２】
次に、モデル１の結晶粒界付近において、ＬＵＭＯを構成する主な原子軌道の概念図を、図４３（Ａ）に示し、モデル２の結晶粒界付近において、ＬＵＭＯを構成する主な原子軌道の概念図を、図４３（Ｂ）に示す。ここで、ハッチングが異なる領域は、波動関数の符号が互いに逆であることを意味する。ここでは、Ｓｉ原子のｓ軌道４５２、４５６、Ｓｉ原子のｐ軌道４５１、４５３、４５５、４５７、Ｏ原子の２ｓ軌道４５４、Ｎ原子の２ｓ軌道４５８、Ｈ原子の１ｓ軌道４５９を示す。
【０５０３】
図４３（Ａ）に示すように、Ｓｉの結晶粒界がＯ原子で架橋される場合、Ｏ原子の２ｓ軌道４５４に注目すると、結晶粒界両側のＳｉ原子のｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）とは位相が異なる。すなわち、Ｏ原子の２ｓ軌道４５４は、原子間の結合には寄与するが、波動関数の広がりが小さいので、電子雲をつなげることはできない。したがって、導電率の向上には寄与しないと考えられる。
【０５０４】
一方、図４３（Ｂ）に示すように、Ｓｉの結晶粒界がＮＨ基で架橋される場合、Ｎ原子の２ｓ軌道４５８に注目すると、結晶粒界両側のＳｉ原子のｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）とは位相が異なる。すなわち、Ｎ原子の２ｓ軌道４５８では、電子雲をつなげることはできない。しかしながら、Ｈ原子の１ｓ軌道４５９が混合する事によって、同一符号の領域であるＳｉ原子のｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３）、Ｈ原子の１ｓ軌道４５９、及びＳｉのｓｐ３軌道（３ｓ軌道４５６＋３ｐ軌道４５５）が結合性軌道となり、電子雲をつなげることができる。したがって、導電率が向上すると考えられる。
【０５０５】
以上の結果は、次のように解釈することができる。すなわち、ＬＵＭＯは励起状態（エネルギーが高い）のため、一般的に、図４４（Ａ）に示すように、原子軌道の反結合性軌道により構成される。図４３（Ａ）のモデル１に示すＯ原子によるＳｉの結晶粒界の架橋、若しくは図４３（Ｂ）のモデル２に示すＮＨ基によるＳｉの結晶粒界の架橋でも、Ｏ原子およびＮ原子の２ｓ軌道４５４、４５８が、Ｓｉ原子のｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）と反結合（位相が反対）していることがわかる。反結合性軌道の場合、電子雲に節ができることを意味している。したがって、図４３（Ａ）のモデル１に示すＯ原子によるＳｉの結晶粒界の架橋の場合は、電子雲がつながらない。一方、図４３（Ｂ）のモデル２に示すＮＨ基によるＳｉの結晶粒界の架橋の場合、Ｎ原子の２ｓ軌道４５８とＳｉのｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）とが反結合性軌道を形成するものの、Ｈ原子が存在するため、Ｈの１ｓ軌道４５９とＳｉのｓｐ３軌道（３ｓ軌道４５２＋３ｐ軌道４５３、３ｓ軌道４５６＋３ｐ軌道４５５）とが、図４４（Ｂ）に示すように、結合性軌道を形成することができる。つまり、ＮＨ基では、Ｈ原子が存在するために電子雲をつなげることができる。
【０５０６】
なお、ＣＨ２基はＨを有するが、ＣＨ２基中のＣ原子やＨ原子の原子軌道が結合する分子軌道は、より高いエネルギーの分子軌道を構成するため、ＬＵＭＯ（最低非占有軌道）を構成する原子軌道には含まれない。このためＣＨ２基によるＳｉの結晶粒界の架橋でも、電子雲がつながらないと考えられる。
【０５０７】
以上により、ＮＨ基で架橋したＳｉの結晶粒界のＬＵＭＯでは、結晶粒界両端のＳｉ原子のｓｐ３軌道は、Ｎ原子の２ｓ軌道とは逆位相であるが、Ｈ原子の１ｓ軌道とは同位相となる。したがって、Ｈ原子の１ｓ軌道が電子雲の橋渡しをする。この結果、電子雲が繋がり、キャリアの経路が形成されることがわかる。また、Ｓｉの結晶粒界において、電子雲がつながるためには、架橋基中の原子軌道がＬＵＭＯを構成する原子（例えば、Ｏ架橋のＯ原子、ＮＨ基中のＮ原子とＨ原子）を有すると共に、且つＳｉのｓｐ３軌道と同位相となりうる原子（例えば、ＮＨ基のＨ原子）が必要であると推定される。
【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に、ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層に接する半導体層と、
前記半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、
を有し、
前記半導体層において、前記ゲート絶縁層側には、微結晶半導体が形成され、前記半導体層において、前記不純物半導体層側には、非晶質構造の中に結晶領域が離散していることを特徴とする薄膜トランジスタ。
【請求項２】
絶縁表面を有する基板上に、ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層に接する第１半導体層と、
前記第１半導体層に積層される第２半導体層と、
前記第２半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、
を有し、
前記第２半導体層は、非晶質構造の中に結晶領域を有する半導体層で形成されることを特徴とする薄膜トランジスタ。
【請求項３】
請求項１または２において、前記結晶領域は、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒であることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１または２において、前記結晶領域は、錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１または２において、前記結晶領域は、錐形状の結晶領域と、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒とを有することを特徴とする薄膜トランジスタ。
【請求項６】
請求項４または５において、前記錐形状の結晶領域は、前記ゲート絶縁層側から前記不純物半導体層側に向けて、略放射状に成長した逆錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項７】
請求項４または５において、前記錐形状の結晶領域は、前記ゲート絶縁層側から前記不純物半導体層側に向けて、幅が狭まる錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項８】
請求項４または５において、前記錐形状の結晶領域は、前記第１半導体層及び前記第２半導体層の界面から前記第２半導体層が堆積される方向に向けて、略放射状に成長した逆錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項９】
請求項４または５において、前記錐形状の結晶領域は、前記第１半導体層に接し、且つ前記第１半導体層から前記ソース領域及びドレイン領域へ向けて、幅が狭まる錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項１０】
請求項２乃至９のいずれか一項において、前記第１半導体層は、分離された微結晶半導体または網状の微結晶半導体であることを特徴とする薄膜トランジスタ。
【請求項１１】
絶縁表面を有する基板上に、ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層に接する半導体層と、
前記半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、
を有し、
前記半導体層は、非晶質構造の中に結晶領域を有することを特徴とする薄膜トランジスタ。
【請求項１２】
請求項１１において、前記結晶領域は、前記ゲート絶縁層及び前記半導体層の界面から、前記半導体層が堆積される方向に向けて、略放射状に成長した逆錐形状の結晶領域を有することを有することを特徴とする薄膜トランジスタ。
【請求項１３】
請求項１１において、前記結晶領域は、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒を有することを有することを特徴とする薄膜トランジスタ。
【請求項１４】
請求項１１において、前記結晶領域は、前記ゲート絶縁層及び前記半導体層の界面から、前記半導体層が堆積される方向に向けて、略放射状に成長した逆錐形状の結晶領域と、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒とを有することを特徴とする薄膜トランジスタ。
【請求項１】
絶縁表面を有する基板上に、ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層に接する半導体層と、
前記半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、
を有し、
前記半導体層において、前記ゲート絶縁層側には、微結晶半導体が形成され、前記半導体層において、前記不純物半導体層側には、非晶質構造の中に結晶領域が離散していることを特徴とする薄膜トランジスタ。
【請求項２】
絶縁表面を有する基板上に、ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層に接する第１半導体層と、
前記第１半導体層に積層される第２半導体層と、
前記第２半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、
を有し、
前記第２半導体層は、非晶質構造の中に結晶領域を有する半導体層で形成されることを特徴とする薄膜トランジスタ。
【請求項３】
請求項１または２において、前記結晶領域は、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒であることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１または２において、前記結晶領域は、錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１または２において、前記結晶領域は、錐形状の結晶領域と、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒とを有することを特徴とする薄膜トランジスタ。
【請求項６】
請求項４または５において、前記錐形状の結晶領域は、前記ゲート絶縁層側から前記不純物半導体層側に向けて、略放射状に成長した逆錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項７】
請求項４または５において、前記錐形状の結晶領域は、前記ゲート絶縁層側から前記不純物半導体層側に向けて、幅が狭まる錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項８】
請求項４または５において、前記錐形状の結晶領域は、前記第１半導体層及び前記第２半導体層の界面から前記第２半導体層が堆積される方向に向けて、略放射状に成長した逆錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項９】
請求項４または５において、前記錐形状の結晶領域は、前記第１半導体層に接し、且つ前記第１半導体層から前記ソース領域及びドレイン領域へ向けて、幅が狭まる錐形状の結晶領域であることを特徴とする薄膜トランジスタ。
【請求項１０】
請求項２乃至９のいずれか一項において、前記第１半導体層は、分離された微結晶半導体または網状の微結晶半導体であることを特徴とする薄膜トランジスタ。
【請求項１１】
絶縁表面を有する基板上に、ゲート電極を覆うゲート絶縁層と、
前記ゲート絶縁層に接する半導体層と、
前記半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、
を有し、
前記半導体層は、非晶質構造の中に結晶領域を有することを特徴とする薄膜トランジスタ。
【請求項１２】
請求項１１において、前記結晶領域は、前記ゲート絶縁層及び前記半導体層の界面から、前記半導体層が堆積される方向に向けて、略放射状に成長した逆錐形状の結晶領域を有することを有することを特徴とする薄膜トランジスタ。
【請求項１３】
請求項１１において、前記結晶領域は、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒を有することを有することを特徴とする薄膜トランジスタ。
【請求項１４】
請求項１１において、前記結晶領域は、前記ゲート絶縁層及び前記半導体層の界面から、前記半導体層が堆積される方向に向けて、略放射状に成長した逆錐形状の結晶領域と、粒径が１ｎｍ以上１０ｎｍ以下の結晶粒とを有することを特徴とする薄膜トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３６】
【図３７】
【図３８】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図５０】
【図５２】
【図３５】
【図３９】
【図４０】
【図４１】
【図４２】
【図４８】
【図４９】
【図５１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３６】
【図３７】
【図３８】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図５０】
【図５２】
【図３５】
【図３９】
【図４０】
【図４１】
【図４２】
【図４８】
【図４９】
【図５１】
【公開番号】特開２０１１−９５０６（Ｐ２０１１−９５０６Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５２１８９（Ｐ２００９−１５２１８９）
【出願日】平成２１年６月２６日（２００９．６．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２６日（２００９．６．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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