集積回路
【課題】従来構造において二酸化シリコンのごく薄い層で起こる問題を回避しながら、特徴サイズを小さくして、集積化／極小化を増加させるような、ゲート誘電体構造とその製造方法を提供する。
【解決手段】基板とゲート電極との間に形成された、誘電体材料層を有するゲートスタック構造と、その製造方法を提供し、この誘電体材料層は、２．５ｎｍ以下の電気的厚さを有し、そして二酸化シリコン以外の、少なくとも１つの層を有する。基板上に誘電体材料層を堆積し、この誘電体材料層の上に直接導電層を堆積することにより形成する。
【解決手段】基板とゲート電極との間に形成された、誘電体材料層を有するゲートスタック構造と、その製造方法を提供し、この誘電体材料層は、２．５ｎｍ以下の電気的厚さを有し、そして二酸化シリコン以外の、少なくとも１つの層を有する。基板上に誘電体材料層を堆積し、この誘電体材料層の上に直接導電層を堆積することにより形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路のゲートスタック構造と、その製造方法に関する。
【背景技術】
【０００２】
リソグラフ技術の進歩と、ゲート酸化物層の厚さを低減することにより、金属、酸化物、半導体技術は、０．２５μｍの特徴サイズにまで縮まっている。電子システムにおける、シリコンベースの集積回路の仕様は、産業の進展とともにギガスケールの集積に発展している。特徴サイズが減少するに連れて、キャパシタンスの密度要件も増加している。当業者には明らかなように、ＭＯＳトランジスタのゲート構造は、平行なプレートキャパシタを近似し、ゲート層と半導体層が電極を構成している。キャパシタンスを増加させるために、キャパシタの電極間のスペースを減少させるか、あるいは高誘電率の材料を使用するかのいずれかが必要である。ところが、例えば、非常に薄い（３．５ｎｍ以下）の二酸化シリコン層のような、従来の誘電体は、電極間のスペースを低減させる障害となっている。例えば、二酸化シリコンの２．５ｎｍのトンネル限界に近づくと、トンネル電流は許容可能値を越えてしまう。二酸化シリコンよりも高い誘電率を有する材料を使用することにより、所望のキャパシタンスを得ることができるが、一方、薄い誘電体層を使用する問題点も減少する。
【０００３】
高い誘電率を有する誘電体による積層ゲート構造の一例は、米国特許出願第０８／９９５４３５号に開示されている。前掲の特許出願に開示された一実施例は、酸化基板上に成長し、高密度化された二酸化シリコン層と、高い誘電率（高ｋ）の材料層と、この高ｋ材料層の上に形成された二酸化シリコンの堆積層とを有する。
【０００４】
この堆積した酸化物層を、この堆積した二酸化シリコン層の上に形成した高ｋの誘電体材料と、ポリシリコン製のゲート電極との間のバッファ層として用いている。例えば、高ｋの層が、五酸化タンタル層の場合には、堆積ＳｉＯ2層は、高ｋ層をポリシリコン製ゲートから緩衝して、五酸化タンタルがポリシリコン層により還元するのを阻止している。これにより、高ｋ層内のタンタル元素が発生するのを阻止し、そして高ｋ層内での短絡を阻止している。前掲の特許出願における積層したゲート誘電体材料を使用したトランジスタは、従来の構造に比較して、インタフェーストラップサイトの濃度が低く、トンネリング電圧を改善し、固定チャージ（Ｑf）が無視可能となり、インタフェースキャリアの移動度が改善し、有効誘電体の厚さが薄くなる特徴がある。
【０００５】
前掲の特許出願の誘電体製のゲート積層体は、キャパシタンス密度を増加させることにより、極小化が可能となるが、さらに現在では特徴サイズを低減する必要がある。前述したように、デバイスの大きさを小さくし、集積化を容易にするために、誘電体の厚さを低減する必要がある。二酸化シリコンのような従来の誘電体材料の誘電体厚さを低減すると、キャパシタンスが増加し、その結果、二酸化シリコン層の厚さの加減に直面することになる。したがって、二酸化シリコンの厚さと、同じキャパシタンスを有するような誘電体材料が必要とされ、そして単純なプロセスで処理でき、二酸化シリコンのごく薄い層の電気的な欠点を受けないようにすることが望まれている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって本発明の目的は、従来構造において二酸化シリコンのごく薄い層で起こる問題を回避しながら、特徴サイズを小さくして、集積化／極小化を増加させるような、ゲート誘電体構造とその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、基板とゲート電極との間に形成された、誘電体材料層を有するゲートスタック構造と、その製造方法を提供し、この誘電体材料層は、２．５ｎｍ以下の等価電気厚さを有し、そして二酸化シリコン以外の、少なくとも１つの層を有する。
【０００８】
本発明の構造体は、基板上に誘電体材料層を堆積し、この誘電体材料層の上に直接導電層を堆積することにより形成する。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施例の断面図。
【図２】成長酸化物層を形成する、代表的なプロセスパラメータを表す表。
【発明を実施するための形態】
【００１０】
図１に示す、本発明の一実施例においては、酸化可能基板１０１は、その上に成長酸化物層を有し、その下に成長した二酸化シリコン層を有する。成長酸化物層とその下の酸化物層とは、１０２で示されている。高い誘電率を有する材料の層は、１０３で示されており、ゲート電極は１０４で示されている。一実施例においては、酸化可能基板１０１は、モノクリスタラインシリコンであるが、ポリシリコン、あるいはシリコンのエピタキシャル成長層のような酸化可能層である。高ｋ誘電率材料層１０３は、リーク電流を押さえ、そしてＴａ2Ｏ5製で、ゲート電極１０４はタングステン等の金属製である。
【００１１】
図１に示した構造においては、層１０２と高ｋ誘電率材料層１０３の積層体の等価電気厚さは、２．５ｎｍ以下である。（本出願においては、等価電気厚さは、二酸化シリコンの特定の値のキャパシタンスを有する、特定の誘電体層の構造を意味する。例えば、五酸化タンタルの６．０ｎｍ厚の単一の層は、二酸化シリコンの単一の１．０ｎｍ厚の層の等価電気厚さを有する。）しかし、高ｋ誘電率材料層１０３は、３．０ｎｍ以上の厚さを有し、これにより、製造プロセスが簡単になり、ごく薄い二酸化シリコン層の処理の問題、および性能の問題を解決できる。上記の実施例は、単なる一実施例で、本発明のゲートスタック構造体は、基板とゲート電極との間に配置された誘電体材料層であり、この誘電体材料層は、２．５ｎｍ以下の等価電気厚さを有し、二酸化シリコン以外の少なくとも１つの層を有する。
【００１２】
薄い酸化物ゲート誘電体層の欠陥の主要なファクタは、成長の際導入される極小孔（micropores）と酸化物層内の本来的なストレスである。二酸化シリコン内に形成された、マイクロポアネットワークは、拡散マス位相とリーク電流に対する短絡パスを引き起こす。さらにまた、二酸化シリコン層内のストレスは、マイクロポアのサイズと密度の両方を増加させる。そのため、低欠陥密度を有する薄い誘電体層を開発する際には、初期欠陥密度を減らすことばかりでなく、ストレス収納層を用いて、シリコンと二酸化シリコンのインタフェース近傍に、局部的ストレス傾斜を減少させることが必要である。このために、誘電体層内にインタフェースを用い、ストレスのクッションと欠陥のシンク（取り込み）として機能することが必要である。本発明の一実施例においては、この層は、インタフェースにおける酸化反応により、第１成長酸化物層の下に成長した二酸化シリコン層（ストレスフリー酸化物層とも称する）である。この酸化物層は、擬似平行状態のもとで成長し、アニールされる（annealed out）トラップとなり、そして、新たに成長したに酸化シリコンにより形成された、ほぼ平面上の、ほとんどストレスフリーのシリコン−二酸化シリコンインタフェースとなる。
【００１３】
Ｓｉ−ＳｉＯ2インタフェースにおける、成長酸化物層の詳細は、次の文献に開示されている。米国特許第４８５１３７０号と米国特許出願第０８／９９５４３５号、Ｓｔａｃｋｅｄ−εｒ， Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ Ｆｏｒ Ｇｉｇａ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ Ｏｆ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ７２， Ｎｏ． ２２， Ｊｕｎｅ １， １９９８（Ｒｏｙ ｅｔ ａｌ 著）と、ＭＯＳ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ｓｔａｃｋｅｄ ＳｉＯ２−Ｔａ２Ｏ５−ＳｉＯ２ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ Ｔｏ Ｇｉｇａ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ Ｏｆ Ｔｈｅ ＭＯＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｌｅｔｔｅｒｓ， Ｖｏｌ． １９， Ｎｏ． １１， Ｎｏｖｅｍｂｅｒ １９９８（Ｋｉｚｉｌｙａｌｌｉ ｅｔ ａｌ 著）の開示である。ゲート誘電体層をスケーリングするために、等価電気的厚さを低減するのと適応しながら、本発明は、上記の文献に議論された、堆積酸化物を省くものである。このため、ポリシリコン以外のゲート材料を選択することにより、ゲート電極を高ｋ材料（例えば、五酸化タンタル）の上に直接形成することができる。
【００１４】
高ｋ材料層の上の、二酸化シリコンの堆積層を省くことにより利点がある。例えば、等価電気的厚さを低減できる。さらにまた、誘電体積層構造体中の二酸化シリコンの上部層を除くことにより、キャパシタンスを増加させることができる。これらはキャパシタ構造中の積層誘電体層は、直列のキャパシタに等価であるという事実から発生する。したがって、堆積酸化物層を省くことにより、キャパシタンスが増加し、より薄い誘電体材料層の堆積が可能となり、かくして、ごく薄いフィルムの処理の危険性、二酸化シリコンのごく薄い層のトンネル現象の問題を回避できる。さらにまた、高ｋ材料の層の上に、金属ゲート誘電体層を直接形成することにより、堆積された二酸化シリコンのバッファ層を省くことができる。
【００１５】
図１に戻って、モノクリスタラインシリコンである酸化可能基板１０１は、その上に成長した、薄い二酸化シリコン層を有する。この層の厚さは、３−８Åのオーダーで、低圧（１Torr以下）で、６５０−８５０℃で熱成長で形成される。この二酸化シリコン層は、誘電体スタックの第１層であり、シリコン製基板のパシベーション層として用いられる。熱成長した二酸化シリコン層は、高速熱酸化により形成されるが、この酸化ステップは、低温プラズマの酸化プロセス、あるいはＵＶ Ｏ3プロセスでも実行することができる。紫外線波長放射を用いて、オゾンを活性化することは公知である。このプラズマ酸化を用いて、成長酸化物層を形成することができる。図２は、低温プラズマプロセスと、ＵＶオゾンプロセスの両方のプロセスパラメータを表す表である。基板は、酸化可能シリコンであるが、他の基板も用いることができる。このような基板の例には、III−Ｖ半導体と、ＳｉＧｅ半導体が含まれる。
【００１６】
二酸化シリコン層が成長した後、高ｋ誘電率材料層１０３を堆積する。一実施例においては、この高ｋ誘電率材料層１０３は、ＭＯＣＶＤ、あるいは他の技術により堆積されたＴａ2Ｏ5製である。
【００１７】
ストレスフリーの二酸化シリコン層を形成する酸化／アニールステップは、６５０℃で０．９Torr 酸化雰囲気（例えばＮ2とＯ2）で行われ、その結果、平面上でストレスフリーのシリコン−二酸化シリコンインタフェース１０５が形成できる。この層の厚さは、３−５Åのオーダーであり、これは、酸化種（この場合酸素）の拡散位相から生成する。さらにまた、ストレスフリーの酸化物層の形成の詳細は、前掲の文献に開示されている。
【００１８】
酸化／アニールプロセスにおいては、周囲の酸素が高ｋ層を横切り、その結果、その下に成長酸化物層を形成する。二酸化シリコンの成長層と、シリコンの酸化可能基板１０１と高ｋ誘電率材料層１０３との間のストレスフリーの酸化物層１０２により、高ｋ誘電体層の相変化温度（phase transformation temperature ）が上昇する。例えば、五酸化タンタルの場合には、結晶相変化温度は、８５０℃のオーダーに上昇し、これは、Ｔａ2Ｏ5の結晶を回避する多くの処理ステップに対し、十分高いものである。別報として、高ｋ誘電体層の結晶相変化をさらに増加させたい場合には、適宜のインプラント、あるいはドーパントを追加することも可能である。本発明の一実施例においては、Ｔａ2Ｏ5製の高ｋ層は、適宜のドーズ量とエネルギーで窒素を注入すること、あるいは適宜の濃度のアルミでドーピングすることもできる。これにより、相変化温度を９５０℃に上げることができ、これは、ソース／ドレイン活性化アニールステップに対し、十分高いものである。
【００１９】
その後、ゲート電極１０４を誘電体材料層の上に堆積する。このゲート電極は、Ｗ、またはＷxＳｉyのような金属を含む。しかし、他の材料も使用することができる。これらは、窒素珪化物（例えばＷＳｉxＮy、ＴａＳｉxＮy、ＭｏＳｉxＮy）と、窒化金属（Ｔａ、Ｔｉ、Ｍｏの窒化物）を含む。本発明は、例えば、ＷxＳｉy／ＷＳｉxＮy／ＷxＳｉyの多層のゲート電極材料の仕様も含む。
【００２０】
本発明の一実施例においては、ゲート電極は、ポリシリコン以外の材料製である。本明細書においては、誘電体材料層は、２．５ｎｍ以下の等価電気圧を有し、二酸化シリコン以外の、少なくとも１つの層を有するゲート誘電体層を意味する。本発明の一実施例においては、この誘電体層は、成長酸化物層であり、その下にストレスフリーの酸化物層が成長し、その上に、高ｋ誘電体材料層を有する。この高ｋ誘電体材料層は、０．５〜１．５ｎｍのオーダーの等価電気圧（二酸化シリコンに対し）を有する。これは、約３．０〜６．０ｎｍの厚さを有するＴａ2Ｏ5製の層に相当する（translates）。これは、厚さの範囲を単に示したもので、１５．０ｎｍ厚のＴａ2Ｏ5の層を有することも可能である。ここで重要なことは、Ｔａ2Ｏ5は、代表的な高ｋの代表例であり、他の材料も用いることもできる点である。特に、ＺｒＯ2、ＴｉＯ2、およびペルボスカイト型の材料を用いて、本発明のごく薄い高ｋの高誘電率のゲート誘電体構造を構成することもできる。最後に、上記の材料および組み合わせ以外に、他の材料および組み合わせも用いることができ、これにより、２５Å、あるいはそれ以下の等価電気厚さを達成する誘電体材料層を形成することができる。しかし、いずれの場合にも、選択されたゲート材料は、誘電体材料層の誘電特性に悪影響を及ぼすものであってはならない。例えば、上記したように、ポリシリコンは、高ｋの材料の上に直接形成してはならない。その理由は、高ｋ層のリーク電流が増加し、誘電特性を劣化させるからである。
【００２１】
本発明の高ｋ誘電体材料の積層構造体は、高性能のアナログ、および混成信号ＣＭＯＳ回路を有する集積回路で使用することができる。シリコン製ＩＣ上に、アナログと混成信号ＣＭＯＳ回路を有することは、ＧａＡｓと、ＳｉＧｅベースのデバイスに対し、製造のコスト、および複雑さの観点から際だった効果がある。等価電気厚さを低減できることは、極小化が可能となり、集積化を改善できる。スケーリングルールは、材料パラメータと構造、物理的寸法の選択に際し、当業者にとってガイドとなる。ＭＯＳデバイス物理学、およびスケーリングルールを解析することは、ポアッソンの方程式と電流密度方程式から得られる。ＭＯＳデバイスにおいては、ゲート長さを低減することは、最小化を達成するために必要なことである。ゲート長さ（ＬG）の低減を達成するためと、特定のアスペクト比を維持するために、酸化物厚さ（ｔox）を減らさなければならない。しかし、上記したように、非常に薄い二酸化シリコン層を形成することは、処理の観点から、複雑となる。さらにまた、トンネリング現象が問題であり、また、チャネルコントロールパラメータは、二酸化シリコン層が薄すぎる場合には、悪影響を及ぼす。
【００２２】
上記したように、堆積により形成されたＳｉＯ2層を削除することにより、様々な利点がある。特に、等価電気厚さを低減でき、デバイスの寸法をスケーリングルールのパラメータ内で小さくできる。さらに、酸化物層の等価電気厚さを小さくできるために、ゲート長さＬGも、それに比例して短くなる。ＬGを短くすることにより、本質的トランスコンダクタンスｇmが増加する。本質的トランスコンダクタンスｇmは、次式で近似できる。
【数１】
ここで、εoxは、ゲート誘電体材料の誘電率で、ｖsatは、飽和速度である。
【００２３】
従って、本発明によれば、ゲート長さが短くなる結果、デバイスのトランスコンダクタンスが増加することになる。さらいまた、ゲート長さを減らすことにより、飽和速度が増加し、次式で与えられるカットオフ周波数ｆtも増加する。
【数２】
ここで、ｆtはカットオフ周波数である。
【００２４】
最後に、Ｌgを低減し、ｖsatを増加させ、ｇmを増加させることにより、有効ｆtは増加し、不可キャパシタンスＣloadの範囲にわたって、ほぼ一定となる。本発明は、ｔoxを２０Åのオーダーに、そしてＬgを０．１８μｍ以下のオーダーに、そしてカットオフ周波数を３０ＧＨｚ以上に、そしてアナログと混声信号ＣＭＯＳ回路にきわめて適したものとなる。
【００２５】
［発明の効果］
本発明は、様々な範囲の集積回路に適応できる。例えば、ＣＲＡＭ、ＦＬＡＳＨ、アナログと混声信号ＣＭＯＳ回路に適応できる。本発明による、高品質のシリコン−二酸化シリコンインタフェースは、インタフェーストラップ密度を低下させ、一方、高誘電率の五酸化タンタル層が、リーク電流を押さえる。最後に、タングステン金属が、ポリシリコン製のゲート電極で発生する、ディプレーションの問題を低減する。本発明は、ゲート誘電体層の信頼性を改善し、ゲートのリークを低減し、しきい値電圧を低くし、サブしきい値特性を改善し、そして低電圧の二重ゲートへの適応性を有する。
【符号の説明】
【００２６】
１０１ 酸化可能基板
１０２ 酸化物層
１０３ 高ｋ誘電率材料層
１０４ ゲート電極
１０５ シリコン−二酸化シリコンインタフェース
【技術分野】
【０００１】
本発明は、集積回路のゲートスタック構造と、その製造方法に関する。
【背景技術】
【０００２】
リソグラフ技術の進歩と、ゲート酸化物層の厚さを低減することにより、金属、酸化物、半導体技術は、０．２５μｍの特徴サイズにまで縮まっている。電子システムにおける、シリコンベースの集積回路の仕様は、産業の進展とともにギガスケールの集積に発展している。特徴サイズが減少するに連れて、キャパシタンスの密度要件も増加している。当業者には明らかなように、ＭＯＳトランジスタのゲート構造は、平行なプレートキャパシタを近似し、ゲート層と半導体層が電極を構成している。キャパシタンスを増加させるために、キャパシタの電極間のスペースを減少させるか、あるいは高誘電率の材料を使用するかのいずれかが必要である。ところが、例えば、非常に薄い（３．５ｎｍ以下）の二酸化シリコン層のような、従来の誘電体は、電極間のスペースを低減させる障害となっている。例えば、二酸化シリコンの２．５ｎｍのトンネル限界に近づくと、トンネル電流は許容可能値を越えてしまう。二酸化シリコンよりも高い誘電率を有する材料を使用することにより、所望のキャパシタンスを得ることができるが、一方、薄い誘電体層を使用する問題点も減少する。
【０００３】
高い誘電率を有する誘電体による積層ゲート構造の一例は、米国特許出願第０８／９９５４３５号に開示されている。前掲の特許出願に開示された一実施例は、酸化基板上に成長し、高密度化された二酸化シリコン層と、高い誘電率（高ｋ）の材料層と、この高ｋ材料層の上に形成された二酸化シリコンの堆積層とを有する。
【０００４】
この堆積した酸化物層を、この堆積した二酸化シリコン層の上に形成した高ｋの誘電体材料と、ポリシリコン製のゲート電極との間のバッファ層として用いている。例えば、高ｋの層が、五酸化タンタル層の場合には、堆積ＳｉＯ2層は、高ｋ層をポリシリコン製ゲートから緩衝して、五酸化タンタルがポリシリコン層により還元するのを阻止している。これにより、高ｋ層内のタンタル元素が発生するのを阻止し、そして高ｋ層内での短絡を阻止している。前掲の特許出願における積層したゲート誘電体材料を使用したトランジスタは、従来の構造に比較して、インタフェーストラップサイトの濃度が低く、トンネリング電圧を改善し、固定チャージ（Ｑf）が無視可能となり、インタフェースキャリアの移動度が改善し、有効誘電体の厚さが薄くなる特徴がある。
【０００５】
前掲の特許出願の誘電体製のゲート積層体は、キャパシタンス密度を増加させることにより、極小化が可能となるが、さらに現在では特徴サイズを低減する必要がある。前述したように、デバイスの大きさを小さくし、集積化を容易にするために、誘電体の厚さを低減する必要がある。二酸化シリコンのような従来の誘電体材料の誘電体厚さを低減すると、キャパシタンスが増加し、その結果、二酸化シリコン層の厚さの加減に直面することになる。したがって、二酸化シリコンの厚さと、同じキャパシタンスを有するような誘電体材料が必要とされ、そして単純なプロセスで処理でき、二酸化シリコンのごく薄い層の電気的な欠点を受けないようにすることが望まれている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって本発明の目的は、従来構造において二酸化シリコンのごく薄い層で起こる問題を回避しながら、特徴サイズを小さくして、集積化／極小化を増加させるような、ゲート誘電体構造とその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、基板とゲート電極との間に形成された、誘電体材料層を有するゲートスタック構造と、その製造方法を提供し、この誘電体材料層は、２．５ｎｍ以下の等価電気厚さを有し、そして二酸化シリコン以外の、少なくとも１つの層を有する。
【０００８】
本発明の構造体は、基板上に誘電体材料層を堆積し、この誘電体材料層の上に直接導電層を堆積することにより形成する。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施例の断面図。
【図２】成長酸化物層を形成する、代表的なプロセスパラメータを表す表。
【発明を実施するための形態】
【００１０】
図１に示す、本発明の一実施例においては、酸化可能基板１０１は、その上に成長酸化物層を有し、その下に成長した二酸化シリコン層を有する。成長酸化物層とその下の酸化物層とは、１０２で示されている。高い誘電率を有する材料の層は、１０３で示されており、ゲート電極は１０４で示されている。一実施例においては、酸化可能基板１０１は、モノクリスタラインシリコンであるが、ポリシリコン、あるいはシリコンのエピタキシャル成長層のような酸化可能層である。高ｋ誘電率材料層１０３は、リーク電流を押さえ、そしてＴａ2Ｏ5製で、ゲート電極１０４はタングステン等の金属製である。
【００１１】
図１に示した構造においては、層１０２と高ｋ誘電率材料層１０３の積層体の等価電気厚さは、２．５ｎｍ以下である。（本出願においては、等価電気厚さは、二酸化シリコンの特定の値のキャパシタンスを有する、特定の誘電体層の構造を意味する。例えば、五酸化タンタルの６．０ｎｍ厚の単一の層は、二酸化シリコンの単一の１．０ｎｍ厚の層の等価電気厚さを有する。）しかし、高ｋ誘電率材料層１０３は、３．０ｎｍ以上の厚さを有し、これにより、製造プロセスが簡単になり、ごく薄い二酸化シリコン層の処理の問題、および性能の問題を解決できる。上記の実施例は、単なる一実施例で、本発明のゲートスタック構造体は、基板とゲート電極との間に配置された誘電体材料層であり、この誘電体材料層は、２．５ｎｍ以下の等価電気厚さを有し、二酸化シリコン以外の少なくとも１つの層を有する。
【００１２】
薄い酸化物ゲート誘電体層の欠陥の主要なファクタは、成長の際導入される極小孔（micropores）と酸化物層内の本来的なストレスである。二酸化シリコン内に形成された、マイクロポアネットワークは、拡散マス位相とリーク電流に対する短絡パスを引き起こす。さらにまた、二酸化シリコン層内のストレスは、マイクロポアのサイズと密度の両方を増加させる。そのため、低欠陥密度を有する薄い誘電体層を開発する際には、初期欠陥密度を減らすことばかりでなく、ストレス収納層を用いて、シリコンと二酸化シリコンのインタフェース近傍に、局部的ストレス傾斜を減少させることが必要である。このために、誘電体層内にインタフェースを用い、ストレスのクッションと欠陥のシンク（取り込み）として機能することが必要である。本発明の一実施例においては、この層は、インタフェースにおける酸化反応により、第１成長酸化物層の下に成長した二酸化シリコン層（ストレスフリー酸化物層とも称する）である。この酸化物層は、擬似平行状態のもとで成長し、アニールされる（annealed out）トラップとなり、そして、新たに成長したに酸化シリコンにより形成された、ほぼ平面上の、ほとんどストレスフリーのシリコン−二酸化シリコンインタフェースとなる。
【００１３】
Ｓｉ−ＳｉＯ2インタフェースにおける、成長酸化物層の詳細は、次の文献に開示されている。米国特許第４８５１３７０号と米国特許出願第０８／９９５４３５号、Ｓｔａｃｋｅｄ−εｒ， Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ Ｆｏｒ Ｇｉｇａ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ Ｏｆ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ７２， Ｎｏ． ２２， Ｊｕｎｅ １， １９９８（Ｒｏｙ ｅｔ ａｌ 著）と、ＭＯＳ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ｓｔａｃｋｅｄ ＳｉＯ２−Ｔａ２Ｏ５−ＳｉＯ２ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ Ｔｏ Ｇｉｇａ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ Ｏｆ Ｔｈｅ ＭＯＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｌｅｔｔｅｒｓ， Ｖｏｌ． １９， Ｎｏ． １１， Ｎｏｖｅｍｂｅｒ １９９８（Ｋｉｚｉｌｙａｌｌｉ ｅｔ ａｌ 著）の開示である。ゲート誘電体層をスケーリングするために、等価電気的厚さを低減するのと適応しながら、本発明は、上記の文献に議論された、堆積酸化物を省くものである。このため、ポリシリコン以外のゲート材料を選択することにより、ゲート電極を高ｋ材料（例えば、五酸化タンタル）の上に直接形成することができる。
【００１４】
高ｋ材料層の上の、二酸化シリコンの堆積層を省くことにより利点がある。例えば、等価電気的厚さを低減できる。さらにまた、誘電体積層構造体中の二酸化シリコンの上部層を除くことにより、キャパシタンスを増加させることができる。これらはキャパシタ構造中の積層誘電体層は、直列のキャパシタに等価であるという事実から発生する。したがって、堆積酸化物層を省くことにより、キャパシタンスが増加し、より薄い誘電体材料層の堆積が可能となり、かくして、ごく薄いフィルムの処理の危険性、二酸化シリコンのごく薄い層のトンネル現象の問題を回避できる。さらにまた、高ｋ材料の層の上に、金属ゲート誘電体層を直接形成することにより、堆積された二酸化シリコンのバッファ層を省くことができる。
【００１５】
図１に戻って、モノクリスタラインシリコンである酸化可能基板１０１は、その上に成長した、薄い二酸化シリコン層を有する。この層の厚さは、３−８Åのオーダーで、低圧（１Torr以下）で、６５０−８５０℃で熱成長で形成される。この二酸化シリコン層は、誘電体スタックの第１層であり、シリコン製基板のパシベーション層として用いられる。熱成長した二酸化シリコン層は、高速熱酸化により形成されるが、この酸化ステップは、低温プラズマの酸化プロセス、あるいはＵＶ Ｏ3プロセスでも実行することができる。紫外線波長放射を用いて、オゾンを活性化することは公知である。このプラズマ酸化を用いて、成長酸化物層を形成することができる。図２は、低温プラズマプロセスと、ＵＶオゾンプロセスの両方のプロセスパラメータを表す表である。基板は、酸化可能シリコンであるが、他の基板も用いることができる。このような基板の例には、III−Ｖ半導体と、ＳｉＧｅ半導体が含まれる。
【００１６】
二酸化シリコン層が成長した後、高ｋ誘電率材料層１０３を堆積する。一実施例においては、この高ｋ誘電率材料層１０３は、ＭＯＣＶＤ、あるいは他の技術により堆積されたＴａ2Ｏ5製である。
【００１７】
ストレスフリーの二酸化シリコン層を形成する酸化／アニールステップは、６５０℃で０．９Torr 酸化雰囲気（例えばＮ2とＯ2）で行われ、その結果、平面上でストレスフリーのシリコン−二酸化シリコンインタフェース１０５が形成できる。この層の厚さは、３−５Åのオーダーであり、これは、酸化種（この場合酸素）の拡散位相から生成する。さらにまた、ストレスフリーの酸化物層の形成の詳細は、前掲の文献に開示されている。
【００１８】
酸化／アニールプロセスにおいては、周囲の酸素が高ｋ層を横切り、その結果、その下に成長酸化物層を形成する。二酸化シリコンの成長層と、シリコンの酸化可能基板１０１と高ｋ誘電率材料層１０３との間のストレスフリーの酸化物層１０２により、高ｋ誘電体層の相変化温度（phase transformation temperature ）が上昇する。例えば、五酸化タンタルの場合には、結晶相変化温度は、８５０℃のオーダーに上昇し、これは、Ｔａ2Ｏ5の結晶を回避する多くの処理ステップに対し、十分高いものである。別報として、高ｋ誘電体層の結晶相変化をさらに増加させたい場合には、適宜のインプラント、あるいはドーパントを追加することも可能である。本発明の一実施例においては、Ｔａ2Ｏ5製の高ｋ層は、適宜のドーズ量とエネルギーで窒素を注入すること、あるいは適宜の濃度のアルミでドーピングすることもできる。これにより、相変化温度を９５０℃に上げることができ、これは、ソース／ドレイン活性化アニールステップに対し、十分高いものである。
【００１９】
その後、ゲート電極１０４を誘電体材料層の上に堆積する。このゲート電極は、Ｗ、またはＷxＳｉyのような金属を含む。しかし、他の材料も使用することができる。これらは、窒素珪化物（例えばＷＳｉxＮy、ＴａＳｉxＮy、ＭｏＳｉxＮy）と、窒化金属（Ｔａ、Ｔｉ、Ｍｏの窒化物）を含む。本発明は、例えば、ＷxＳｉy／ＷＳｉxＮy／ＷxＳｉyの多層のゲート電極材料の仕様も含む。
【００２０】
本発明の一実施例においては、ゲート電極は、ポリシリコン以外の材料製である。本明細書においては、誘電体材料層は、２．５ｎｍ以下の等価電気圧を有し、二酸化シリコン以外の、少なくとも１つの層を有するゲート誘電体層を意味する。本発明の一実施例においては、この誘電体層は、成長酸化物層であり、その下にストレスフリーの酸化物層が成長し、その上に、高ｋ誘電体材料層を有する。この高ｋ誘電体材料層は、０．５〜１．５ｎｍのオーダーの等価電気圧（二酸化シリコンに対し）を有する。これは、約３．０〜６．０ｎｍの厚さを有するＴａ2Ｏ5製の層に相当する（translates）。これは、厚さの範囲を単に示したもので、１５．０ｎｍ厚のＴａ2Ｏ5の層を有することも可能である。ここで重要なことは、Ｔａ2Ｏ5は、代表的な高ｋの代表例であり、他の材料も用いることもできる点である。特に、ＺｒＯ2、ＴｉＯ2、およびペルボスカイト型の材料を用いて、本発明のごく薄い高ｋの高誘電率のゲート誘電体構造を構成することもできる。最後に、上記の材料および組み合わせ以外に、他の材料および組み合わせも用いることができ、これにより、２５Å、あるいはそれ以下の等価電気厚さを達成する誘電体材料層を形成することができる。しかし、いずれの場合にも、選択されたゲート材料は、誘電体材料層の誘電特性に悪影響を及ぼすものであってはならない。例えば、上記したように、ポリシリコンは、高ｋの材料の上に直接形成してはならない。その理由は、高ｋ層のリーク電流が増加し、誘電特性を劣化させるからである。
【００２１】
本発明の高ｋ誘電体材料の積層構造体は、高性能のアナログ、および混成信号ＣＭＯＳ回路を有する集積回路で使用することができる。シリコン製ＩＣ上に、アナログと混成信号ＣＭＯＳ回路を有することは、ＧａＡｓと、ＳｉＧｅベースのデバイスに対し、製造のコスト、および複雑さの観点から際だった効果がある。等価電気厚さを低減できることは、極小化が可能となり、集積化を改善できる。スケーリングルールは、材料パラメータと構造、物理的寸法の選択に際し、当業者にとってガイドとなる。ＭＯＳデバイス物理学、およびスケーリングルールを解析することは、ポアッソンの方程式と電流密度方程式から得られる。ＭＯＳデバイスにおいては、ゲート長さを低減することは、最小化を達成するために必要なことである。ゲート長さ（ＬG）の低減を達成するためと、特定のアスペクト比を維持するために、酸化物厚さ（ｔox）を減らさなければならない。しかし、上記したように、非常に薄い二酸化シリコン層を形成することは、処理の観点から、複雑となる。さらにまた、トンネリング現象が問題であり、また、チャネルコントロールパラメータは、二酸化シリコン層が薄すぎる場合には、悪影響を及ぼす。
【００２２】
上記したように、堆積により形成されたＳｉＯ2層を削除することにより、様々な利点がある。特に、等価電気厚さを低減でき、デバイスの寸法をスケーリングルールのパラメータ内で小さくできる。さらに、酸化物層の等価電気厚さを小さくできるために、ゲート長さＬGも、それに比例して短くなる。ＬGを短くすることにより、本質的トランスコンダクタンスｇmが増加する。本質的トランスコンダクタンスｇmは、次式で近似できる。
【数１】
ここで、εoxは、ゲート誘電体材料の誘電率で、ｖsatは、飽和速度である。
【００２３】
従って、本発明によれば、ゲート長さが短くなる結果、デバイスのトランスコンダクタンスが増加することになる。さらいまた、ゲート長さを減らすことにより、飽和速度が増加し、次式で与えられるカットオフ周波数ｆtも増加する。
【数２】
ここで、ｆtはカットオフ周波数である。
【００２４】
最後に、Ｌgを低減し、ｖsatを増加させ、ｇmを増加させることにより、有効ｆtは増加し、不可キャパシタンスＣloadの範囲にわたって、ほぼ一定となる。本発明は、ｔoxを２０Åのオーダーに、そしてＬgを０．１８μｍ以下のオーダーに、そしてカットオフ周波数を３０ＧＨｚ以上に、そしてアナログと混声信号ＣＭＯＳ回路にきわめて適したものとなる。
【００２５】
［発明の効果］
本発明は、様々な範囲の集積回路に適応できる。例えば、ＣＲＡＭ、ＦＬＡＳＨ、アナログと混声信号ＣＭＯＳ回路に適応できる。本発明による、高品質のシリコン−二酸化シリコンインタフェースは、インタフェーストラップ密度を低下させ、一方、高誘電率の五酸化タンタル層が、リーク電流を押さえる。最後に、タングステン金属が、ポリシリコン製のゲート電極で発生する、ディプレーションの問題を低減する。本発明は、ゲート誘電体層の信頼性を改善し、ゲートのリークを低減し、しきい値電圧を低くし、サブしきい値特性を改善し、そして低電圧の二重ゲートへの適応性を有する。
【符号の説明】
【００２６】
１０１ 酸化可能基板
１０２ 酸化物層
１０３ 高ｋ誘電率材料層
１０４ ゲート電極
１０５ シリコン−二酸化シリコンインタフェース
【特許請求の範囲】
【請求項１】
基板（１０１）と、
前記基板の上に形成された誘電体材料層（１０３）と、
前記誘電体材料層の上に形成された電極（１０４）と、
を有し、
前記誘電体材料層（１０３）は、２．５ｎｍ以下の等価電気厚さを有し、かつ二酸化シリコン以外の少なくとも１つの層を含む
ことを特徴とする集積回路。
【請求項２】
前記電極（１０４）は、Ｗ、ＷxＳｉy、ＷＳｉxＮy、ＴａＳｉxＮy、ＭｏＳｉxＮy、Ｔａ、Ｔｉ、Ｍｏからなるグループから選択された、材料製である
ことを特徴とする請求項１記載の集積回路。
【請求項３】
前記高ｋ誘電体材料層（１０３）は、Ｔａ2Ｏ5、ＺｒＯ2、ＴｉＯ2と、ペロボスカイト型材料からなるグループから選択された材料製である
ことを特徴とする請求項１記載の集積回路。
【請求項４】
前記高ｋ誘電体層は、窒素がドーピングされている
ことを特徴とする請求項１記載の集積回路。
【請求項５】
基板と、
前記基板の上に形成された高ｋ誘電体材料層と、
少なくとも１つの高ｋ誘電体材料層と、
前記高ｋ誘電体材料層の上に直接形成された電極と、
を有することを特徴とする集積回路。
【請求項１】
基板（１０１）と、
前記基板の上に形成された誘電体材料層（１０３）と、
前記誘電体材料層の上に形成された電極（１０４）と、
を有し、
前記誘電体材料層（１０３）は、２．５ｎｍ以下の等価電気厚さを有し、かつ二酸化シリコン以外の少なくとも１つの層を含む
ことを特徴とする集積回路。
【請求項２】
前記電極（１０４）は、Ｗ、ＷxＳｉy、ＷＳｉxＮy、ＴａＳｉxＮy、ＭｏＳｉxＮy、Ｔａ、Ｔｉ、Ｍｏからなるグループから選択された、材料製である
ことを特徴とする請求項１記載の集積回路。
【請求項３】
前記高ｋ誘電体材料層（１０３）は、Ｔａ2Ｏ5、ＺｒＯ2、ＴｉＯ2と、ペロボスカイト型材料からなるグループから選択された材料製である
ことを特徴とする請求項１記載の集積回路。
【請求項４】
前記高ｋ誘電体層は、窒素がドーピングされている
ことを特徴とする請求項１記載の集積回路。
【請求項５】
基板と、
前記基板の上に形成された高ｋ誘電体材料層と、
少なくとも１つの高ｋ誘電体材料層と、
前記高ｋ誘電体材料層の上に直接形成された電極と、
を有することを特徴とする集積回路。
【図１】
【図２】
【図２】
【公開番号】特開２０１０−１１８６７３（Ｐ２０１０−１１８６７３Ａ）
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願番号】特願２０１０−８４３（Ｐ２０１０−８４３）
【出願日】平成２２年１月６日（２０１０．１．６）
【分割の表示】特願２０００−１８９０２６（Ｐ２０００−１８９０２６）の分割
【原出願日】平成１２年６月２３日（２０００．６．２３）
【出願人】（５９６０９２６９８）アルカテル−ルーセント ユーエスエー インコーポレーテッド (965)
【Ｆターム（参考）】
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願日】平成２２年１月６日（２０１０．１．６）
【分割の表示】特願２０００−１８９０２６（Ｐ２０００−１８９０２６）の分割
【原出願日】平成１２年６月２３日（２０００．６．２３）
【出願人】（５９６０９２６９８）アルカテル−ルーセント ユーエスエー インコーポレーテッド (965)
【Ｆターム（参考）】
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