電子回路、および実装基板
【課題】出力信号の電圧レベルの遷移の方向に応じて、電源線や接地線を通らず寄生インダクタンス成分の影響を受けない電流を加算して信号の電圧レベルの遷移をアシストすることにより、ＳＳＯノイズを抑制することが可能な電子回路および実装基板の制御方法を提供すること。
【解決手段】出力回路１は、出力バッファ４と、出力バッファ４から出力される出力信号が伝搬する出力線と、出力バッファ４に電源を供給する電源線ＶｄｅＬあるいは接地線ＶｇＬの少なくとも何れか一方と、出力線と電源線ＶｄｅＬあるいは接地線ＶｇＬとにより囲まれる磁心５０と、磁心５０に巻回される制御コイル５１と、出力信号の遷移を前もって検出し検出結果に応じて制御コイル５１への電流供給を制御するコイル電流制御回路３とを備え、出力信号の遷移方向に応じて、制御コイル５１からの電磁誘導により出力線の信号遷移をアシストするアシスト電流を流す。
【解決手段】出力回路１は、出力バッファ４と、出力バッファ４から出力される出力信号が伝搬する出力線と、出力バッファ４に電源を供給する電源線ＶｄｅＬあるいは接地線ＶｇＬの少なくとも何れか一方と、出力線と電源線ＶｄｅＬあるいは接地線ＶｇＬとにより囲まれる磁心５０と、磁心５０に巻回される制御コイル５１と、出力信号の遷移を前もって検出し検出結果に応じて制御コイル５１への電流供給を制御するコイル電流制御回路３とを備え、出力信号の遷移方向に応じて、制御コイル５１からの電磁誘導により出力線の信号遷移をアシストするアシスト電流を流す。
【発明の詳細な説明】
【技術分野】
【０００１】
本願に開示の技術は、電子回路、および実装基板に関するものである。特に、複数の信号を出力する際に発生する電源電圧の落ち込みや接地電圧の浮き上がりなどのいわゆる同時スイッチング出力ノイズ（以降、ＳＳＯノイズ）を抑制すること電子回路、および実装基板に関する。
【背景技術】
【０００２】
ＳＳＯノイズとは、複数の出力ドライバから出力される信号の電圧レベルが遷移する時、時間と共に増減するドライブ電流が電源電圧あるいは接地電圧の経路に流れることにより発生する。電源電圧あるいは接地電圧の経路には寄生のインダクタ成分が存在するので、時間と共に増減するドライブ電流により誘導電圧が発生する。この誘導電圧はドライブ電流の増減を妨げる方向に発生するので、電源電圧を降下させあるいは接地電圧を上昇させるノイズとなる。このノイズがＳＳＯノイズである。ＳＳＯノイズを検出する方法は従来から知られている。
【０００３】
例えば、供給電圧への集積回路の接続は、パッケージのピン、ボンドワイヤ、ボンドパッド、導体を経ている。また、導体に隣接して位置づけられるコイルを備えている。導体とコイルとの間には誘導結合があるため、導体に流れる電流の変化によりコイルに誘導電圧が生じる。この誘導電圧はコイルから増幅器に供給される。増幅器はピーク検出器に接続され、増幅信号が所定のしきい値を越えたか否かを検出する技術がある（特許文献１など）。
【０００４】
また、インバータ論理回路と、ＬＣ素子であって半導体基板上に２本のインダクタ導体を有し、これら２本のインダクタ導体が磁気結合することによりトランスの機能を有するものがある。ＬＣ素子の一次側のインダクタ導体の一方端がインバータ論理回路の出力端に、他方端が電源ラインに接続されている。また、ＬＣ素子の二次側のインダクタ導体の一方端がキャパシタを介してインバータ論理回路の入力端に、他方端が直接接地されている。これにより正弦波を発生する（特許文献２など）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表平１１−５１０９０６号公報
【特許文献２】特開平７−３３６１３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
出力ドライバが複数備えられ、そのうちの幾つかの出力ドライバが信号の電圧レベルを遷移する場合がある、この時発生するドライブ電流の増減によって、電源電圧あるいは接地電圧の経路に誘導されるＳＳＯノイズの大きさ、ＳＳＯノイズの発生期間が変化する。ＳＳＯノイズを低減させるためには、遷移する信号の数に応じた制御が必要である。
【０００７】
しかしながら、上記の背景技術では、導体ごとにコイルとピーク検出器とを備えることが開示されているに過ぎない。遷移する信号の数に応じたＳＳＯノイズの低減制御を行うことに関しては何ら記載がない。また、ＬＣ素子とにより電流の変化をフィードバックする構成をＳＳＯノイズの低減制御に利用する場合、フィードバックによる位相遅れが生じ、系の発振が生じやすいという課題がある。
【０００８】
本願に開示される技術は上記の課題に鑑み提案されたものであって、複数の信号を出力する際に、信号の電圧レベルの遷移の方向と遷移する信号の個数とに応じて、電源電圧や接地電圧の経路を通らず寄生インダクタンス成分の影響を受けない電流を加算して信号の電圧レベルの遷移をアシストすることにより、ＳＳＯノイズを抑制することが可能な電子回路、および実装基板を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願に開示される技術に係る電子回路は、出力バッファ回路と、出力バッファ回路から出力される出力信号が伝搬する出力線と、出力バッファ回路に電源を供給する電源線あるいは接地線の少なくとも何れか一方と、出力線と電源線あるいは接地線とにより囲まれる磁心と、磁心に巻回される制御コイルと、出力信号の遷移を前もって検出し検出結果に応じて制御コイルへの電流供給を制御する制御部とを備えている。出力信号の遷移方向に応じて、制御コイルからの電磁誘導により出力線の信号遷移をアシストするアシスト電流を流す。
また、本願に開示される技術に係る実装基板は、磁心と、磁心の一部に巻回される制御コイルと、出力バッファ回路と、出力バッファ回路から出力される出力信号の遷移を前もって検出し検出結果に応じて制御コイルへの電流供給を制御する制御部とを備える電子回路が収納された半導体パッケージとを備えている。ここで、半導体パッケージは、出力バッファ回路から出力される出力信号を伝搬する出力線リードと、出力バッファ回路に電源を供給する電源線リードあるいは接地線リードの少なくとも何れか一方とを備える。出力線リードと電源線あるいは接地線リードとは、外方に導かれる線長が異なり、磁心は出力線リードと電源線あるいは接地線リードとに挟まれて実装される。
【発明の効果】
【００１０】
本願に開示される技術に係る電子回路および実装基板によれば、出力信号を出力する際に、出力信号の電圧レベルの遷移の方向に応じて、出力線に誘導されるアシスト電流を発生させることにより信号の電圧レベルが遷移する際の出力電流をアシストすることができる。これにより、電源線あるいは接地線に流れる電流変化に伴う電源電圧あるいは接地電圧の過渡的な変動を軽減することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る出力回路のブロック図である。
【図２】実施形態に係るコイル電流算出器のブロック図である。
【図３】実施形態に係るＤＡＣのブロック図である。
【図４】実施形態に係る出力回路に４ビットのデータ信号が伝搬する場合を例示する図である。
【図５】ＤＡＣの別例を示す回路図である。
【図６】コイル電流算出器の別例を示す回路図である。
【図７】ＤＡＣの第２の別例を示す回路図である。
【図８】出力されるデータ信号の電圧レベルの別に対するアシスト電流の方向による効果を示す図である。
【図９】コイル電流算出器の第２の別例を示す回路図である。
【図１０】実施形態に係る出力回路を備える半導体装置（実装基板）の平面図である。
【図１１】実施形態に係る半導体装置（実装基板）の断面図である。
【図１２】半導体装置（実装基板）の別例を示す平面図である。
【図１３】半導体装置（実装基板）をアウターリードＬｅｖ０側から見た図である。
【発明を実施するための形態】
【００１２】
図１は、本願の実施形態に係る出力回路１のブロック図である。出力回路１は、（ｎ＋１）ビットのビット信号であるデータ信号ＤＱ（０）〜ＤＱ（ｎ）を出力する際に、信号の電圧レベルの遷移の方向と遷移する信号の個数とに応じて、データ信号ＤＱ（０）〜ＤＱ（ｎ）の信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）それぞれに誘導電流を発生させることにより信号の電圧レベルを遷移する際の出力電流をアシストして、ＳＳＯノイズを抑制する装置である。
【００１３】
出力回路１は、出力制御回路２、コイル電流制御回路３、出力バッファ４、および電流アシスト回路５を備える。出力制御回路２は、（ｎ＋１）ビットの信号であるデータ信号Ｄ２（０）〜Ｄ２（ｎ）を出力バッファ４に伝搬する。データ格納フリップフロップ（以降、データＦＦ）２０、２１と、出力段フリップフロップ（以降、出力段ＦＦ）２２とを備える。データＦＦ２０は、データ信号Ｄ２（０）〜Ｄ２（ｎ）が伝搬する信号線Ｄ２Ｌ（０）〜Ｄ２Ｌ（ｎ）を介して図示しない制御回路に接続され、クロック線ＣＬＫＬを伝搬するクロック信号ＣＬＫの立ち上がり時にデータ信号Ｄ２（０）〜Ｄ２（ｎ）を内部に取り込む。データＦＦ２１は、（ｎ＋１）ビット信号であるデータ信号Ｄ１（０）〜Ｄ１（ｎ）が伝搬する信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）を介してデータＦＦ２０に接続され、データ信号Ｄ１（０）〜Ｄ１（ｎ）をクロック信号ＣＬＫの立ち上がり時に内部に取り込む。出力段ＦＦ２２は、複数ビット信号であるデータ信号Ｄ０（０）〜Ｄ０（ｎ）が伝搬する信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）を介してデータＦＦ２１に接続され、データ信号Ｄ０（０）〜Ｄ０（ｎ）をクロック信号ＣＬＫの立ち上がり時に内部に取り込む。出力段ＦＦ２２は、複数ビット信号であるデータ信号Ｄ（０）〜Ｄ（ｎ）が伝搬する信号線ＤＬ（０）〜ＤＬ（ｎ）を介して出力バッファ４に接続される。これにより、出力制御回路２は、データ信号Ｄ２（０）〜Ｄ２（ｎ）を、クロック信号ＣＬＫの３サイクルを経て、データ信号Ｄ（０）〜Ｄ（ｎ）として出力バッファ４に出力する。不図示の制御回路から伝搬するデータ信号Ｄ２（０）〜Ｄ２（ｎ）は、クロック信号ＣＬＫにより、順次、データＦＦ２０、２１、そして出力段ＦＦ２２へと伝搬し、出力段ＦＦ２２からデータ信号Ｄ（０）〜Ｄ（ｎ）として出力バッファ４を介して出力される。
【００１４】
コイル電流制御回路３は、差分検出器３０、３１と、コイル電流算出器３２と、デジタルアナログ変換器（以降、ＤＡＣ）３３とを備える。差分検出器３０は、（ｎ＋１）個のアンド回路３００ないし３０ｎと、加算器３０３とを備える。信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）と信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）とが、ビットごとにアンド回路３００ないし３０ｎの各々に接続される。アンド回路３００ないし３０ｎへは、信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）のデータ信号Ｄ０（０）〜Ｄ０（ｎ）は正論理で入力され、信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）のデータ信号Ｄ１（０）〜Ｄ１（ｎ）は負論理で入力される。データ信号Ｄ０（０）〜Ｄ０（ｎ）のうちハイレベルのビット信号と、データ信号Ｄ１（０）〜Ｄ１（ｎ）のうち対応するビット信号がローレベルである場合に、アンド回路３００ないし３０ｎからハイレベルが出力される。加算器３０３は、アンド回路３００ないし３０ｎの出力信号がハイレベルであるビットの個数を示す差分信号Ｓｈｌを出力する。差分信号Ｓｈｌは信号線ＳｈｌＬを介してコイル電流算出器３２に出力される。差分検出器３０では、データ信号Ｄ０（０）〜Ｄ０（ｎ）と、クロック信号ＣＬＫの次のサイクルで伝搬するデータ信号Ｄ１（０）〜Ｄ１（ｎ）とを比較し、各ビットの信号がハイレベルからローレベルに遷移する数を検出する。
【００１５】
差分検出器３１は、（ｎ＋１）個のアンド回路３１０ないし３１ｎと、加算器３１３とを備える。信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）と信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）とが、ビットごとにアンド回路３１０ないし３１ｎの各々に接続される。アンド回路３１０ないし３１ｎへは、信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）のデータ信号Ｄ０（０）〜Ｄ０（ｎ）は負論理で入力され、信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）のデータ信号Ｄ１（０）〜Ｄ１（ｎ）は正論理で入力される。データ信号Ｄ０（０）〜Ｄ０（ｎ）のうちローレベルのビット信号と、データ信号Ｄ１（０）〜Ｄ１（ｎ）のうち対応するビット信号がハイレベルである場合に、アンド回路３１０ないし３１ｎからハイレベルが出力される。加算器３１３は、アンド回路３１０ないし３１ｎの出力信号がハイレベルであるビットの個数を示す差分信号Ｓｌｈを出力する。差分信号Ｓｌｈは信号線ＳｌｈＬを介してコイル電流算出器３２に出力される。差分検出器３１では、データ信号Ｄ０（０）〜Ｄ０（ｎ）と、クロック信号ＣＬＫの次のサイクルで伝搬するデータ信号Ｄ１（０）〜Ｄ１（ｎ）とを比較し、各ビットの信号がローレベルからハイレベルに遷移する数を検出する。
【００１６】
コイル電流算出器３２は、信号線ＳｈｌＬ、ＳｌｈＬ、クロック線ＣＬＫＬ、ゲイン信号線ＧＬと、しきい値信号線ＴＬ、信号線ＤａｃｉＬとが接続される。データ信号Ｄ０（０）〜Ｄ０（ｎ）からデータ信号Ｄ１（０）〜Ｄ１（ｎ）へのデータ信号の伝搬において、電圧レベルの遷移の方向と遷移する信号の個数とに応じて、制御信号Ｄａｃｉを算出する。具体的には、データ信号ＤＱ（０）〜ＤＱ（ｎ）における、ハイレベルからローレベルに遷移する信号の数を示す差分信号Ｓｈｌと、ローレベルからハイレベルに遷移する信号の数を示す差分信号Ｓｌｈとの差分に応じて、制御信号Ｄａｃｉを算出する。制御信号Ｄａｃｉは、信号線ＤａｃｉＬを介してＤＡＣ３３に入力される。制御信号Ｄａｃｉは、後述する制御用コイル５１に流す電流の向きおよび大きさを制御する制御信号である。制御信号Ｄａｃｉに応じて制御用コイル５１に流れる電流の向きおよび大きさが制御され、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に流す誘導電流によるアシストが制御される。
【００１７】
また、制御信号Ｄａｃｉは、ゲイン信号線ＧＬおよびしきい値信号線ＴＬを介してコイル電流算出器３２に入力されるゲイン信号Ｇおよびしきい値信号Ｔに応じて制御される。すなわち、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分に対してしきい値信号Ｔにより制御信号Ｄａｃｉの出力・非出力が制御される。これにより、制御用コイル５１に電流を流すか否かが制御される。また、ゲイン信号Ｇは、制御信号Ｄａｃｉの大きさを調整する。差分信号Ｓｈｌと差分信号Ｓｌｈとの差分がしきい値Ｔを越える場合に制御用コイル５１に電流を流すが、このときの電流の大きさを調整する。
【００１８】
コイル電流算出器３２は、クロック信号ＣＬＫに同期して制御される。クロック信号ＣＬＫに応じて出力制御回路２に順次データ信号が伝搬されることに応じて制御信号Ｄａｃｉが算出される。
【００１９】
ＤＡＣ３３は、信号線ＤａｃｉＬを介して入力される制御信号Ｄａｃｉをコイル電流Ｄａｃｏに変換し、電流線ＤａｃｏＬを介して電流アシスト回路５に出力する。
【００２０】
出力バッファ４は、（ｎ＋１）個の出力バッファ回路４０ないし４ｎを備える。出力バッファ回路４０ないし４ｎは、電圧線ＶｄｅＬ、接地線ＶｇＬ、信号線ＤＬ（０）〜ＤＬ（ｎ）、および信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）が接続される。出力バッファ回路４０ないし４ｎは、信号線ＤＬ（０）〜ＤＬ（ｎ）を介して入力されるビット信号Ｄ（０）〜Ｄ（ｎ）と同位相の信号を信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）を介してデータ信号ＤＱ（０）〜ＤＱ（ｎ）として出力する。
【００２１】
電流アシスト回路５は、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と、電圧線ＶｄｅＬあるいは接地線ＶｇＬとで囲まれる領域を貫く磁心５０と、磁心５０に巻回される制御用コイル５１とを備える。信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と電圧線ＶｄｅＬ、あるいは信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と接地線ＶｇＬとは、磁心５０を囲むコイルを成す。制御用コイル５１は、磁心５０を介して、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と電圧線ＶｄｅＬ、あるいは信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と接地線ＶｇＬとによるコイルと磁気的に結合される。データ信号ＤＱ（０）〜ＤＱ（ｎ）の何れかがハイレベルに遷移する時、電源線ＶｄｅＬは、出力バッファ回路４０ないし４ｎの何れかを介して信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に接続されるため、電源線ＶｄｅＬから信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に向けて過渡的に電流が流れる。同様に、ローレベルに遷移する時、接地線ＶｇＬは、出力バッファ回路４０ないし４ｎの何れかを介して信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に接続されるため、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）から接地線ＶｇＬに向けて過渡的に電流が流れる。この時、電源線ＶｄｅＬあるいは接地線ＶｇＬは寄生のインダクタンス成分を有するので、電圧レベルの遷移による過渡的な電流変化を妨げるように逆起電力が生ずる。この逆起電力によるＳＳＯノイズに抗して電圧レベルの遷移による電流変化をアシストする電流を誘起するために、制御用コイル５１に電流を流す。
【００２２】
図２は、実施形態に係るコイル電流算出器３２のブロック図である。コイル電流算出器３２は、差分検出器用フリップフロップ（以降、差分検出器用ＦＦ）３２０、３２１、減算器３２２、演算器３２３、演算器用フリップフロップ（以降、演算器用ＦＦ）３２４、遅延回路３２５、およびチョッパー回路３２６を備える。入力線として、信号線ＳｈｌＬ、信号線ＳｌｈＬ、クロック線ＣＬＫＬ、ゲイン信号線ＧＬ、およびしきい値信号線ＴＬが接続される。出力線として、信号線ＤａｃｉＬが接続される。差分検出器用ＦＦ３２０は、信号線ＳｈｌＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで、加算器３０３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｈｌを取り込んで出力する。差分検出器用ＦＦ３２１は、信号線ＳｌｈＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで、加算器３１３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｌｈを取り込んで出力する。差分検出器用ＦＦ３２０、３２１に差分信号Ｓｈｌ、Ｓｌｈが取り込まれると、減算器３２２は、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分を差分信号Ｕｄとして信号線ＵｄＬに出力する。差分信号Ｕｄは、クロック信号ＣＬＫのクロックサイクルに応じて、データ信号Ｄ０（０）〜Ｄ０（ｎ）がデータ信号ＤＱ（０）〜ＤＱ（ｎ）として出力され、次のクロックサイクルでデータ信号Ｄ１（０）〜Ｄ１（ｎ）がデータ信号ＤＱ（０）〜ＤＱ（ｎ）として出力される際の、信号の電圧レベルの遷移の方向と遷移する信号の個数を示す信号である。
【００２３】
演算器３２３は、入力線として、信号線ＵｄＬ、ゲイン信号線ＧＬ、しきい値信号線ＴＬが接続され、出力線として、演算信号線ＮｃＬが接続される。入力される差分信号Ｕｄに対してしきい値信号Ｔの示す値を上回る場合に、ゲイン信号Ｇにより値が調整された演算信号Ｎｃが演算され、演算信号線ＮｃＬを介して演算器用ＦＦ３２４に出力される。尚、差分信号Ｕｄの示す値がしきい値信号Ｔの示す値を下回る場合には演算は行われず、演算信号Ｎｃは出力されない。演算器用ＦＦ３２４は、入力線として、演算信号線ＮｃＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで演算信号Ｎｃを取り込んで出力する。遅延回路３２５は、演算器用ＦＦ３２４から出力される信号に対して遅延を加え（後述する図４の遅延時間Ｔｄ）、演算信号Ｎｃｄとして出力する。チョッパー回路３２６は、２進数表現される演算信号Ｎｃの最大値を表現可能なビット数分のチョッパー回路を備える。各チョッパー回路は、アンド回路Ａｎｄ０、Ａｎｄ１、・・・、およびインバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・を１組ずつ備える。演算信号Ｎｃｄの各ビット値を伝搬する演算信号線ＮｃｄＬの各々に接続される。演算信号Ｎｃｄの各ビット値は、アンド回路Ａｎｄ０、Ａｎｄ１、・・・の各々の一方の入力端子、およびインバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々に入力される。アンド回路Ａｎｄ０、Ａｎｄ１、・・・の各々の他方の入力端子は、インバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々が入力される。演算信号Ｎｃｄの各ビット値が、ローレベルからハイレベルに遷移する場合、アンド回路Ａｎｄ０、Ａｎｄ１、・・・の各々の一方の入力端子はローレベルからハイレベルに遷移し、他方の入力端子はインバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々により遅延のうえ反転されて、ハイレベルからローレベルに遷移する。よって、インバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々遅延時間の間、アンド回路Ａｎｄ０、Ａｎｄ１、・・・の各々の両入力端子はハイレベルとなり、出力もハイレベルとなる。これにより、演算信号Ｎｃｄのうち、ローレベルからハイレベルへと遷移する信号は、遷移のタイミングからインバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々の遅延時間のパルス幅を有するハイレベルのパルスを制御信号Ｄａｃｉとして出力する。このパルス幅の時間が図４において後述するパルス時間Ｔａである。
【００２４】
コイル電流算出器３２では、クロック信号ＣＬＫのクロックサイクルで、差分信号Ｓｈｌ、Ｓｌｈが取り込まれ、減算器３２２で差分信号Ｓｈｌ、Ｓｌｈ間の差分が差分信号Ｕｄとして演算され、更に演算器３２３で演算信号Ｎｃが演算される。これに引き続く第２のクロックサイクルで、遅延回路３２５により演算信号Ｎｃに遅延時間Ｔｄが付加された上で、チョッパー回路３２６からパルス信号の制御信号Ｄａｃｉが出力され、後述のＤＡＣ３３にてデコードの上、コイル電流Ｄａｃｏが出力される。
【００２５】
ここで、第１のクロックサイクルは、データＦＦ２１にデータ信号Ｄ１（０）〜Ｄ１（ｎ）が取り込まれデータ信号Ｄ０（０）〜Ｄ０（ｎ）として出力されるクロックサイクルに対応し、第２のクロックサイクルは、出力段ＦＦ２２にデータ信号Ｄ０（０）〜Ｄ０（ｎ）が取り込まれデータ信号Ｄ（０）〜Ｄ（ｎ）として出力されるクロックサイクルである。第２のクロックサイクルで出力段ＦＦ２２からデータ信号Ｄ（０）〜Ｄ（ｎ）が出力されると、データ信号Ｄ（０）〜Ｄ（ｎ）は、バッファ回路４０ないし４ｎを介してデータ信号ＤＱ（０）〜ＤＱ（ｎ）として出力される。
【００２６】
したがって、データ信号ＤＱ（０）〜ＤＱ（ｎ）が出力され電圧レベルが遷移するタイミングに電流アシスト動作を合わせるためには、第２のクロックサイクルにおいて、データ信号ＤＱ（０）〜ＤＱ（ｎ）が出力されるまでのバッファ回路４０ないし４ｎの信号伝搬遅延時間が、コイル電流算出器３２の演算器用ＦＦ３２４から出力される信号がコイル電流Ｄａｃｏとして出力されるまでの時間に対応していることが必要である。このために、遅延回路３２５により遅延時間Ｔｄが付与される。遅延時間Ｔｄは、バッファ回路４０ないし４ｎによる信号伝搬遅延時間からＤＡＣ３３による遅延時間を減じた時間として設定される。
【００２７】
図３は、実施形態に係るＤＡＣ３３のブロック図である。ＤＡＣ３３は、定電流源Ｉ０ないしＩ３、スイッチＳＷ０ないしＳＷ３、およびデコーダ３３０を備える。定電流源Ｉ０ないしＩ３は、電源電圧ＶｄｅとスイッチＳＷ０ないしＳＷ３との間に介在する。ＤＡＣ３３は、入力線として、信号線ＤａｃｉＬが接続され、出力線として、電流線ＤａｃｏＬが接続される。電流線ＤａｃｏＬは、スイッチＳＷ０ないしＳＷ３を介して定電流源Ｉ０ないしＩ３と接続される電流線Ｄａｃｏ０Ｌと、接地電圧に接続される電流線Ｄａｃｏ１Ｌとを有する。デコーダ３３０は、信号線ＤａｃｉＬを伝搬する制御信号Ｄａｃｉをデコードし、スイッチＳＷ０ないしＳＷ３の各々に対してコイル電流設定信号ｄａｃ０ないしｄａｃ３を出力する。これにより、スイッチＳＷ０ないしＳＷ３の何れか一つあるいは何れかの組合せを選択して導通する。
【００２８】
定電流源Ｉ０ないしＩ３は、電源電圧ＶｄｅからスイッチＳＷ０ないしＳＷ３、電流線Ｄａｃｏ０Ｌを介し、制御用コイル５１に対してコイル電流Ｄａｃｏを供給する。電流能力は、定電流源Ｉ０から２のべき乗の重み付けで大きくなるように設定される。スイッチＳＷ０ないしＳＷ３は、コイル電流設定信号ｄａｃ０ないしｄａｃ３により導通・非導通が制御され、コイル電流設定信号ｄａｃ０ないしｄａｃ３が上位に向かうにしたがい、ＤＡＣ３３から出力される電流量が大きくなるように定電流源Ｉ０ないしＩ３が選択される。制御信号Ｄａｃｉに応じた電流値のコイル電流Ｄａｃｏを制御用コイル５１に供給できる。
【００２９】
次に、実施形態に係る出力回路１のデータ信号ＤＱ（０）〜ＤＱ（ｎ）の読み出し動作と読み出されるデータ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移時に発生するＳＳＯノイズを抑制するために、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に追加的に電流を流す電流アシスト動作とのタイミングについて説明する。図４は、出力回路１に４ビットのデータ信号Ｄ２（０）〜Ｄ２（３）が伝搬する場合を例示する。クロック信号ＣＬＫの立ち上がりエッジに同期して、データＦＦ２０は、データ信号Ｄ２（０）〜Ｄ２（３）を取り込み、データ信号Ｄ１（０）〜Ｄ１（３）として出力する。同時に、データＦＦ２１は、切り替る前のデータ信号Ｄ１（０）〜Ｄ１（３）を取り込み、データ信号Ｄ０（０）〜Ｄ０（３）として出力する。
【００３０】
クロックサイクル（１）におけるクロック信号ＣＬＫの立ち上がりに同期して、データ信号Ｄ１（０）〜Ｄ１（３）のデータパターンとして全ビットがハイレベルである（１１１１）が出力され、データ信号Ｄ０（０）〜Ｄ０（３）のデータパターンとして全ビットがローレベルである（００００）が出力されるとする。データ信号Ｄ１（０）〜Ｄ１（３）、データ信号Ｄ０（０）〜Ｄ０（３）は、コイル電流制御回路３の差分検出器３０、３１に入力され、差分信号Ｓｈｌ、Ｓｌｈが算出される。このとき、データ信号Ｄ１（０）〜Ｄ１（３）が（１１１１）、データ信号Ｄ０（０）〜Ｄ０（３）が（００００）であるので、算出される差分信号Ｓｈｌは０を示し、差分信号Ｓｌｈは４を示す。
【００３１】
次に、クロックサイクル（２）におけるクロック信号ＣＬＫの立ち上がりに同期して、差分信号Ｓｈｌ、Ｓｌｈは、コイル電流算出器３２に取り込まれ、制御信号Ｄａｃｉが算出される。ここでは例えば、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分に対して制御信号Ｄａｃｉを出力するか否かの境界の差分値を決定するしきい値信号Ｔの値を３とする。また、出力される制御信号Ｄａｃｉの値の調整用としてゲイン信号Ｇの値が１に設定される。このとき、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分は４であるから、しきい値信号Ｔの値３を上回っており、電流アシスト動作は行われる。また、ゲイン信号Ｇの値が１であることから、演算信号Ｎｃとして基本の値である１が出力される。
【００３２】
次に、クロックサイクル（３）におけるクロック信号ＣＬＫの立ち上がりに同期して、コイル電流算出器３２の演算器用ＦＦ３２４から演算信号Ｎｃ（値は１）が出力され、制御信号Ｄａｃｉとして値１の正のパルス信号が出力される。制御信号Ｄａｃｉは、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移によるＳＳＯノイズを抑制するタイミングで電流アシスト動作が行われるように、遅延回路３２５で遅延時間Ｔｄが加えられる。遅延期間Ｔｄは、バッファ回路４０ないし４ｎの信号伝搬遅延時間からＤＡＣ３３による遅延時間を減じた時間である。更に、コイル電流算出器３２のチョッパー回路３２６により設定されるパルス時間Ｔａが電流アシスト動作の継続時間である。この間、電源電圧Ｖｄｅの電圧ドロップによるＳＳＯノイズが抑制される。
【００３３】
また、クロックサイクル（３）におけるクロック信号ＣＬＫの立ち上がりに同期して、データ信号Ｄ１（０）〜Ｄ１（３）のデータパターンとして（００１１）が出力され、データ信号Ｄ０（０）〜Ｄ０（３）のデータパターンとして（００００）が出力されるとする。このとき、算出される差分信号Ｓｈｌは０を示し、差分信号Ｓｌｈは２を示す。
【００３４】
この場合も、クロックサイクル（４）におけるクロック信号ＣＬＫの立ち上がりに同時して、差分信号Ｓｈｌ、Ｓｌｈは、コイル電流算出器３２に取り込まれ、制御信号Ｄａｃｉが算出される。ここでは、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分は２であるから、しきい値信号Ｔの値３に満たず、コイル電流算出器３２から出力される演算信号Ｎｃは０となり、電流アシスト動作は行われない。
【００３５】
図５に示すＤＡＣ３３ａは、ＤＡＣ３３の別例を示す回路図である。ＤＡＣ３３ａは、ＤＡＣ３３と同様にデコーダ３３０ａを備え、入力線として信号線ＤａｃｉＬが接続され、電流線ＤａｃｏＬは、スイッチＳＷ０ａないしＳＷ３ａを介して定電流源Ｉ０ａないしＩ３ａと接続される電流線Ｄａｃｏ０Ｌと、スイッチＳＷ０ｂないしＳＷ３ｂを介して定電流源Ｉ０ｂないしＩ３ｂと接続される電流線Ｄａｃｏ１Ｌとを備える。また、電流線Ｄａｃｏ０Ｌ、電流線Ｄａｃｏ１Ｌは、各々、スイッチＳＷｂ、ＳＷａを介して接地電圧に接続される。デコーダ３３０ａは、信号線ＤａｃｉＬを伝搬する制御信号Ｄａｃｉをデコードし、スイッチＳＷ０ａないしＳＷ３ａまたはスイッチＳＷ０ｂないしＳＷ３ｂの一方に対して、コイル電流設定信号ｄａｃ０ａないしｄａｃ３ａまたはコイル電流設定信号ｄａｃ０ｂないしｄａｃ３ｂを出力する。これにより、スイッチＳＷ０ａないしＳＷ３ａの何れか一つあるいは何れかの組合せ、またはスイッチＳＷ０ｂないしＳＷ３ｂの何れか一つあるいは何れかの組合せを選択して導通する。また、スイッチＳＷ０ａないしＳＷ３ａの何れかが選択される場合には、コイル電流設定信号ｄａｃａによりスイッチＳＷａが選択され、スイッチＳＷ０ｂないしＳＷ３ｂの何れかが選択される場合には、コイル電流設定信号ｄａｃｂによりスイッチＳＷｂが選択される。
【００３６】
定電流源Ｉ０ａないしＩ３ａは、電源電圧ＶｄｅからスイッチＳＷ０ａないしＳＷ３ａ、電流線Ｄａｃｏ０Ｌを介してコイル電流Ｄａｃｏを供給する。定電流源Ｉ０ａないしＩ３ａの電流能力は、定電流源Ｉ０ａから２のべき乗単位の重み付けで大きくなるように設定される。スイッチＳＷ０ａないしＳＷ３ａは、コイル電流設定信号ｄａｃ０ａないしｄａｃ３ａにより導通・非導通が制御され、コイル電流設定信号ｄａｃ０ａないしｄａｃ３ａが上位に向かうにしたがい、ＤＡＣ３３ａから出力される電流量が大きくなるように定電流源Ｉ０ａないしＩ３ａが選択される。定電流源Ｉ０ａないしＩ３ａの何れかが選択されるとき、コイル電流設定信号ｄａｃａによって、電流線Ｄａｃｏ１Ｌに接続されるスイッチＳＷａが導通状態となり、電流線Ｄａｃｏ１Ｌは、接地電圧に接続される。定電流源Ｉ０ａないしＩ３ａの何れかから供給されるコイル電流Ｄａｃｏは、電流線Ｄａｃｏ０Ｌから制御用コイル５１に流れ電流線Ｄａｃｏ１Ｌに戻って接地電圧に流れる。
【００３７】
定電流源Ｉ０ｂないしＩ３ｂは、定電流源Ｉ０ａないしＩ３ａと同様に、電源電圧ＶｄｅからスイッチＳＷ０ｂないしＳＷ３ｂ、電流線Ｄａｃｏ１Ｌを介してコイル電流Ｄａｃｏを供給する。定電流源Ｉ０ｂないしＩ３ｂの電流能力は、定電流源Ｉ０ｂから２のべき乗単位の重み付けで大きくなるように設定される。スイッチＳＷ０ｂないしＳＷ３ｂは、コイル電流設定信号ｄａｃ０ｂないしｄａｃ３ｂにより導通・非導通が制御され、コイル電流設定信号ｄａｃ０ｂないしｄａｃ３ｂが上位に向かうにしたがい、ＤＡＣ３３ａから出力される電流量が大きくなるように定電流源Ｉ０ｂないしＩ３ｂが選択される。定電流源Ｉ０ｂないしＩ３ｂの何れかが選択されるとき、コイル電流設定信号ｄａｃｂによって、電流線Ｄａｃｏ０Ｌに接続されるスイッチＳＷｂが導通状態となり、電流線Ｄａｃｏ０Ｌは、接地電圧に接続される。定電流源Ｉ０ｂないしＩ３ｂの何れかから供給されるコイル電流Ｄａｃｏは、電流線Ｄａｃｏ１Ｌから制御用コイル５１に流れ電流線Ｄａｃｏ０Ｌに戻って接地電圧に流れる。
【００３８】
これにより、制御信号Ｄａｃｉのデコードにより、スイッチＳＷ０ａないしＳＷ３ａが選択されるかスイッチＳＷ０ｂないしＳＷ３ｂが選択されるかに応じて、制御用コイル５１に流れるコイル電流Ｄａｃｏの方向を制御することができる。制御信号Ｄａｃｉに応じた電流値の大きさに加えて電流の方向が制御されたコイル電流Ｄａｃｏを制御用コイル５１に供給することができる。制御用コイル５１は信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に誘起させるアシスト電流の大きさと向きを制御することができる。
【００３９】
図６に示すコイル電流算出器３２ａは、コイル電流算出器３２の別例を示す回路図である。コイル電流算出器３２ａは、コイル電流算出器３２と同様に、減算器３２２、演算器３２３、および演算器用ＦＦ３２４を備える。コイル電流算出器３２ａは、コイル電流算出器３２とは異なり、差分検出器用ＦＦ３２０、３２１は備えておらず、減算器３２２は、信号線ＳｈｌＬと信号線ＳｌｈＬとに直接に接続される。また、遅延回路３２５、チョッパー回路３２６を備えていない。
【００４０】
減算器３２２には、加算器３０３、３１３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｈｌ、Ｓｌｈが取り込まれ、これらの差分を差分信号Ｕｄとして信号線ＵｄＬに出力する。演算器３２３は、入力線として、信号線ＵｄＬ、ゲイン信号線ＧＬ、しきい値信号線ＴＬが接続され、出力線として、演算信号線ＮｃＬが接続される。演算器用ＦＦ３２４は、入力線として、演算信号線ＮｃＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで演算信号Ｎｃを取り込み、演算器用ＦＦ３２４の出力信号を信号線ＤａｃｉＬを介して制御信号Ｄａｃｉとして出力する。
【００４１】
コイル電流算出器３２ａでは、差分検出器用ＦＦ３２０、３２１を備えていないので、図４に示したクロックサイクル（１）において、データ信号Ｄ０（０）〜Ｄ０（ｎ）、およびデータ信号Ｄ１（０）〜Ｄ１（ｎ）の切り替わりから演算信号Ｎｃの出力までの処理行われる。コイル電流算出器３２では、クロックサイクル（１）およびクロックサイクル（２）で行なわれる処理である。これにより、コイル電流算出器３２ａでは、クロックサイクル（２）におけるクロック信号ＣＬＫの立ち上がりに同期して、演算信号Ｎｃが演算器用ＦＦ３２４に取り込まれ、図７において後述するデコーダ３３０に向けて出力される。すなわち、クロックサイクル（２）においてデコード処理までが行われる。この点、コイル電流算出器３２およびＤＡＣ３３では、データ信号ＤＱ（０）〜ＤＱ（ｎ）が出力されるクロックサイクル（３）で行われるのに対して、１クロックサイクル先行してデコード処理が行われる。
【００４２】
図７に示すＤＡＣ３３ｂは、ＤＡＣ３３の第２の別例を示す回路図である。ＤＡＣ３３ｂは、ＤＡＣ３３と同様に、定電流源Ｉ０ないしＩ３、スイッチＳＷ０ないしＳＷ３、およびデコーダ３３０を備え、信号線ＤａｃｉＬ、電流線ＤａｃｏＬが接続される。ＤＡＣ３３ｂは、ＤＡＣ３３と異なり、デコーダ３３０とスイッチＳＷ０ないしＳＷ３との間に、ＤＡＣ用フリップフロップ（以降、ＤＡＣ用ＦＦ）３３１、遅延回路３３２、およびチョッパー回路３３３を備える。ＤＡＣ用ＦＦ３３１にはクロック線ＣＬＫＬが接続される。
【００４３】
デコーダ３３０から出力される信号は、ＤＡＣ用ＦＦ３３１において、クロック信号ＣＬＫの立ち上がり時に取り込まれ遅延回路３３２に出力される。遅延回路３３２は、ＤＡＣ用ＦＦ３３１から出力される信号に対して遅延時間Ｔｄｄを加えてチョッパー回路３３３に出力する。チョッパー回路３３３はパルス発生素子Ｐｕ０ないしＰｕ３を備え、遅延された信号の各ビットごとに、ハイレベル遷移に応じてハイレベルのパルス信号であるコイル電流設定信号ｄａｃ０ないしｄａｃ３を出力する。
【００４４】
ＤＡＣ３３ｂの備える定電流源Ｉ０ないしＩ３は、ＤＡＣ３３と同様であるので、ここでの説明は省略する。
【００４５】
ＤＡＣ３３ｂ内部において遅延回路３３２により付与される遅延期間Ｔｄｄは遅延回路３２５により付与される遅延期間Ｔｄとは異なる遅延時間である。データ信号ＤＱ（０）〜ＤＱ（ｎ）が出力されるクロックサイクル（３）に先立つクロックサイクル（２）でデコーダ３３０によりデコードが行われるため、クロックサイクル（３）におけるクロック信号ＣＬＫの立ち上がりに同期して、デコードされた信号がＤＡＣ用ＦＦ３３１に取り込まれて出力される。従って、遅延回路Ｔｄｄは、出力バッファ回路４０ないし４ｎによる信号伝搬遅延時間からＤＡＣ３３ｂのスイッチＳＷ０ないしＳＷ３の導通・非導通が切り替わる時間を減じた時間である。遅延時間Ｔｄとは異なり、遅延時間Ｔｄｄにはデコーダ３３０によるデコード時間は含まれない。これにより、遅延回路３３２によりデコーダ３３０のデコード時間を調整する必要がなくなり、アシスト電流を流すタイミング調整のための時間である遅延時間Ｔｄｄを調整しやすくなる。
【００４６】
図８は、出力されるデータ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの別に対するアシスト電流の方向による効果を示す図である。
【００４７】
データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルがローレベルからハイレベルに遷移する際にアシストするアシスト電流を、図８中、（Ｌ⇒Ｈ）と表記し、ハイレベルからローレベルに遷移する際にアシストするアシスト電流を、図８中、（Ｈ⇒Ｌ）と表記する。
【００４８】
先ず、（Ｌ⇒Ｈ）アシスト電流による影響を示す。データ信号ＤＱ（０）〜ＤＱ（ｎ）のうち、電圧レベルの遷移はせずハイレベルに維持されるデータ信号線では、保持されるハイレベルの電圧レベルは、（Ｌ⇒Ｈ）アシスト電流により悪影響を受けることはない。ハイレベルからローレベルに遷移するデータ信号線では、電圧レベルの遷移方向は、（Ｌ⇒Ｈ）アシスト電流により遷移を妨げる方向に影響を受けるため遅延が増加する。ローレベルからハイレベルに遷移するデータ信号線では、電圧レベルの遷移方向は、（Ｌ⇒Ｈ）アシスト電流によりアシストされるため遅延は減少する。電圧レベルは遷移せずローレベルに維持されるデータ信号線では、保持されるローレベルの電圧レベルは、（Ｌ⇒Ｈ）アシスト電流により電圧レベルが引き上げられる影響を受けるため、ローレベルに戻るための期間を要し遅延が増加する。したがって、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移の方向が、ローレベルからハイレベルに遷移するビット信号の数が優勢である場合、（Ｌ⇒Ｈ）アシスト電流が有効となる。
【００４９】
次に、（Ｈ⇒Ｌ）アシスト電流による影響を示す。データ信号ＤＱ（０）〜ＤＱ（ｎ）のうち、ハイレベルが維持されるデータ信号線では、保持されるハイレベルの電圧レベルは、（Ｈ⇒Ｌ）アシスト電流により電圧レベルが引き下げられる影響を受けるため、ハイレベルに戻るための期間を要し遅延が増加する。ハイレベルからローレベルに遷移するデータ信号線では、電圧レベルの遷移方向は、（Ｈ⇒Ｌ）アシスト電流によりアシストされるため遅延は減少する。電圧レベルは遷移せずローレベルに維持されるデータ信号線では、保持されるローレベルの電圧レベルは、（Ｈ⇒Ｌ）のアシスト電流により悪影響を受けることはない。したがって、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移の方向が、ハイレベルからローレベルに遷移するビット信号の数が優勢である場合、（Ｈ⇒Ｌ）アシスト電流が有効となる。
【００５０】
図９に示すコイル電流制御回路３ａは、コイル電流算出器３２の第２の別例を示すコイル電流算出器３２ｂを備える回路図である。コイル電流制御回路３ａは、コイル電流制御回路３と同様に、差分検出器３０、３１と、ＤＡＣ３３とを備える。加えて、差分検出器３４、３５を備える。また、コイル電流算出器３２に代えてコイル電流算出器３２ｂを備える。
【００５１】
差分検出器３４は、（ｎ＋１）個のノア回路３４０ないし３４ｎと、加算器３４３とを備える。信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）と信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）とが、ビットごとにノア回路３４０ないし３４ｎの各々に接続される。データ信号Ｄ０（０）〜Ｄ０（ｎ）のうちローレベルのビット信号と、データ信号Ｄ１（０）〜Ｄ１（ｎ）のうち対応するビット信号がローレベルである場合に、ノア回路３４０ないし３４ｎからハイレベルが出力される。加算器３４３は、ノア回路３４０ないし３４ｎの出力信号がハイレベルであるビットの個数を示す差分信号Ｓｌｌを出力する。差分信号Ｓｌｌは電圧レベルの遷移はせずローレベルに維持される信号の数を示す。差分信号Ｓｌｌは信号線ＳｌｌＬを介してコイル電流算出器３２ｂに出力される。差分検出器３５は、（ｎ＋１）個のアンド回路３５０ないし３５ｎと、加算器３５３とを備える。信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）と信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）とが、ビットごとにアンド回路３５０ないし３５ｎの各々に接続される。データ信号Ｄ０（０）〜Ｄ０（ｎ）のうちハイレベルのビット信号と、データ信号Ｄ１（０）〜Ｄ１（ｎ）のうち対応するビット信号がハイレベルである場合に、アンド回路３５０ないし３５ｎからハイレベルが出力される。加算器３５３は、アンド回路３５０ないし３５ｎの出力信号がハイレベルであるビットの個数を示す差分信号Ｓｈｈを出力する。差分信号Ｓｈｈは電圧レベルの遷移はせずハイレベルに維持される信号の数を示す。差分信号Ｓｈｈは信号線ＳｈｈＬを介してコイル電流算出器３２ｂに出力される。
【００５２】
コイル電流算出器３２ｂは、コイル電流算出器３２と同様に、差分検出器用ＦＦ３２０、３２１、演算器用ＦＦ３２４、遅延回路３２５、およびチョッパー回路３２６を備える。加えて、差分検出器用ＦＦ３２７、３２８、加算器３２９ａ、３２９ｂ、減算器３２２ａ、３２２ｂ、および演算器３２３ａを備える。入力線として、信号線ＳｈｌＬ、ＳｌｈＬ、ＳｌｌＬ、ＳｈｈＬ、クロック線ＣＬＫＬ、ゲイン信号線ＧＬ、およびしきい値信号線ＴＬが接続される。出力線として、信号線ＤａｃｉＬが接続される。
【００５３】
差分検出器用ＦＦ３２７は、信号線ＳｌｌＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで、加算器３４３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｌｌを取り込んで出力する。差分検出器用ＦＦ３２８は、信号線ＳｈｈＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで、加算器３５３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｈｈを取り込んで出力する。加算器３２９ａは、差分検出器用ＦＦ３２０、３２７に差分信号Ｓｈｌ、Ｓｌｌが取り込まれると、差分信号Ｓｈｌと差分信号Ｓｌｌとを加算し、加算結果に応じた信号を出力する。加算器３２９ｂは、差分検出器用ＦＦ３２１、３２８に差分信号Ｓｌｈ、Ｓｈｈが取り込まれると、差分信号Ｓｌｈと差分信号Ｓｈｈとを加算し、加算結果に応じた信号を出力する。
【００５４】
減算器３２２ａは、差分検出器用ＦＦ３２０に取り込まれた差分信号Ｓｈｌから、加算器３２９ｂによる差分信号Ｓｌｈと差分信号Ｓｈｈとの加算結果を減じた差分を差分信号Ｕｄａとして信号線ＵｄａＬに出力する。差分信号Ｕｄａは、データ信号ＤＱ（０）〜ＤＱ（ｎ）の遷移における、ハイレベルからローレベルに遷移する信号の数から、ローレベルからハイレベルに遷移される信号の数と電圧レベルの遷移はせずハイレベルに維持される信号の数との合計を差引いた数を示す。減算器３２２ｂは、差分検出器用ＦＦ３２１に取り込まれた差分信号Ｓｌｈから、加算器３２９ａによる差分信号Ｓｈｌと差分信号Ｓｌｌとの加算結果を減じた差分を差分信号Ｕｄｂとして信号線ＵｄｂＬに出力する。差分信号Ｕｄｂは、ローレベルからハイレベルに遷移するビット信号の数から、ハイレベルからローレベルに遷移されるビット信号の数と電圧レベルの遷移はせずローレベルに維持されるビット信号の数との合計を差引いた数を示す。
【００５５】
演算器３２３ａは、入力線として、信号線ＵｄａＬ、ＵｄｂＬ、ゲイン信号線ＧＬ、しきい値信号線ＴＬが接続され、出力線として、演算信号線ＮｃＬが接続される。入力される差分信号Ｕｄａの示す値と差分信号Ｕｄｂの示す値とが比較され、どちらの値が大きいか判断される。値が大きい信号がしきい値信号Ｔの示す値を上回る場合に、ゲイン信号Ｇにより値が調整された演算信号Ｎｃが演算され、演算信号線ＮｃＬを介して演算器用ＦＦ３２４に出力される。演算信号Ｎｃは、差分信号Ｕｄａと差分信号Ｕｄｂとの比較により求められるアシスト電流の向きを示すフラグ信号も含む。尚、差分信号Ｕｄａ、Ｕｄｂの示す値の両方が等しい場合や、両方が負の値を示す場合、または差分信号Ｕｄａ、差分信号Ｕｄｂのうち値が大きい信号の示す値がしきい値信号Ｔの示す値を下回る場合などには、演算は行われず、演算信号Ｎｃは出力されないとすることができる。つまり、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移の方向が、ハイレベルからローレベル、若しくはローレベルからハイレベルのどちらにも優勢でない場合には、アシスト電流は出力されないとする設定である。または、電圧レベルの遷移の方向がどちらかに優勢であっても、しきい値に満たない場合にも、アシスト電流は出力されないとする設定である。または、差分信号Ｕｄａ、Ｕｄｂの示す値の両方が等しい場合には、予め定められた電流の向きにアシスト電流を流すようにすることもできる。
【００５６】
コイル電流算出器３２ｂの演算器用ＦＦ３２４、遅延回路３２５、およびチョッパー回路３２６は、コイル電流算出器３２と同様であるため、ここでの説明は省略する。
【００５７】
データ信号ＤＱ（０）〜ＤＱ（ｎ）の出力の際、電圧レベルの遷移に必要な電流が、寄生のインダクタンス成分を有する電圧線ＶｄｅＬまたは接地線ＶｇＬ、および出力バッファ４を介して流れる。電圧線ＶｄｅＬの寄生のインダクタンスをインダクタンスＬｖとし、接地線ＶｇＬの寄生のインダクタンスをインダクタンスＬｇとする。また、電圧レベルの遷移時に出力バッファ４に印加される電源電圧をＶｉｏとする。
【００５８】
データ信号ＤＱ（０）〜ＤＱ（ｎ）の遷移において、ローレベルからハイレベルに遷移する信号の数を個数Ｎｌｈとする。電圧レベルがローレベルからハイレベルに遷移する際に信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）の１本に流れる電流をＩｈとする。電流Ｉｈの時間当たりの電流変化量はｄＩｈ／ｄｔである。インダクタンスＬｖに生じる逆起電力は、ローレベルからハイレベルに遷移する信号の数と信号線１本に生じる電流変化量とインダクタンスＬｖを乗じた値となる。また、データ信号ＤＱ（０）〜ＤＱ（ｎ）の遷移において、ハイレベルからローレベルに遷移する信号の数を個数Ｎｈｌとする。電圧レベルがハイレベルからローレベルに遷移する際に信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）１本に流れる電流をＩｌとする。Ｉｌの時間当たりの電流変化量はｄＩｌ／ｄｔである。インダクタンスＬｇに生じる逆起電力は、ハイレベルからローレベルに遷移する信号の数と信号線１本に生じる電流変化量とインダクタンスＬｇを乗じた値となる。
【００５９】
この場合、電圧Ｖｉｏは、電源電圧Ｖｄｅと接地電圧との差から、インダクタンスＬｖに生じる逆起電力（Ｎｌｈ・Ｌｖ・ｄＩｈ／ｄｔ）と、インダクタンスＬｇに生じる逆起電力（Ｎｈｌ・Ｌｇ・ｄＩｌ／ｄｔ）とを減じた値となる。電圧Ｖｉｏは、以下の式に表すことができる。
Ｖｉｏ＝Ｖｄｅ−Ｎｌｈ・Ｌｖ・ｄＩｈ／ｄｔ−Ｎｈｌ・Ｌｇ・ｄＩｌ／ｄｔ
よって、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルに遷移時には、出力バッファ４に印加される電源電圧は、電圧Ｖｄｅから電圧Ｖｉｏに減少する。
【００６０】
電流アシスト回路５は、制御用コイル５１に電流を流すことにより、電圧レベルの遷移時に信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）にアシスト電流を誘起させ、出力バッファ４の電源電圧の過渡的な減少を緩和するように動作する。信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）の信号線それぞれ１本に誘起される電流をアシスト電流Ｉａとする。データ信号ＤＱ（０）〜ＤＱ（ｎ）のうち、電圧レベルの遷移はせずハイレベルに維持されるデータ信号の個数を個数Ｎｈｈとし、ローレベルに維持されるデータ信号の個数を個数Ｎｌｌとする。
【００６１】
アシスト電流Ｉａが図８における（Ｌ⇒Ｈ）アシスト電流である場合、ローレベルからハイレベルに遷移する信号線を介してインダクタンスＬｖに流れる電流Ｉｈは、アシスト電流Ｉａ分小さくなる。このとき、インダクタンスＬｖに流れる電流はＩｈ−Ｉａである。（Ｌ⇒Ｈ）アシスト電流によるインダクタンスＬｖに流れる電流の減少分ΔＩｈは、個数Ｎｌｈとアシスト電流Ｉａとを乗じた値となる（ΔＩｈ＝Ｎｌｈ・Ｉａ）。
【００６２】
逆に、（Ｌ⇒Ｈ）アシスト電流であるアシスト電流Ｉａは、ハイレベルからローレベルに遷移する信号線およびローレベルに維持される信号線を介してインダクタンスＬｇに流れる電流Ｉｌに流れる電流Ｉｌに加算される。インダクタンスＬｇに流れる電流Ｉｌは、アシスト電流Ｉａ分増加する。このとき、インダクタンスＬｇに流れる電流はＩｌ＋Ｉａである。（Ｌ⇒Ｈ）アシスト電流によるインダクタンスＬｇに流れる電流の増加分ΔＩｌは、個数Ｎｈｌと個数Ｎｌｌとの合計と、アシスト電流Ｉａとを乗じた値となる（ΔＩｌ＝（Ｎｈｌ＋Ｎｌｌ）・Ｉａ）。
【００６３】
信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）の信号線に（Ｌ⇒Ｈ）アシスト電流としてアシスト電流Ｉａが誘起されるときの出力バッファ４の電源電圧を、電圧Ｖｉｏａとする。（Ｌ⇒Ｈ）アシスト電流によりインダクタンスＬｖに生じる逆起電力の低減効果は、インダクタンスＬｖに流れる電流の減少分ΔＩｈ（＝Ｎｌｈ・Ｉａ）による。電流の減少分ΔＩｈに係るインダクタンスＬｖに生じる逆起電力の相殺分（Ｎｌｈ・Ｌｖ・ｄＩａ／ｄｔ）である。
【００６４】
逆に、（Ｌ⇒Ｈ）アシスト電流によりインダクタンスＬｇに生じる逆起電力の増大効果は、インダクタンスＬｇに流れる電流の増加分ΔＩｌ（＝（Ｎｈｌ＋Ｎｌｌ）・Ｉａ）による。インダクタンスＬｇに生じる逆起電力の増大分（（Ｎｈｌ＋Ｎｌｌ）・Ｌｇ・ｄＩａ／ｄｔ）である。
【００６５】
よって、電圧Ｖｉｏａは、以下の式に表すことができる
Ｖｉｏａ＝Ｖｉｏ＋Ｎｌｈ・Ｌｖ・ｄＩａ／ｄｔ−（Ｎｈｌ＋Ｎｌｌ）・Ｌｇ・ｄＩａ／ｄｔ
【００６６】
個数ＮｌｈにインダクタンスＬｖを乗じた値が、個数Ｎｈｌと個数Ｎｌｌとの合計にインダクタンスＬｇを乗じた値以上であるとき、アシスト電流Ｉａによる、インダクタンスＬｖに生じる逆起電力の相殺分がインダクタンスＬｇに生じる逆起電力の増大分を上回る。つまり、アシスト効果が有効に働き、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移時の出力バッファ４の電源電圧の減少は改善される。ここで、インダクタンスＬｖとインダクタンスＬｇとは、略同等の値であるとすることができるので、ローレベルからハイレベルに遷移する信号数（個数Ｎｌｈ）がハイレベルからローレベルに遷移する信号数（個数Ｎｈｌ）およびローレベルに維持される信号の数（個数Ｎｌｌ）の合計より大きい場合が、（Ｌ⇒Ｈ）アシスト電流が有効である場合となる。
【００６７】
一方、アシスト電流Ｉａが図８における（Ｈ⇒Ｌ）アシスト電流である場合、ハイレベルからローレベルに遷移する信号線を介してインダクタンスＬｇに流れる電流Ｉｌは、アシスト電流Ｉａ分小さくなる。このとき、インダクタンスＬｇに流れる電流はＩｌ−Ｉａである。（Ｈ⇒Ｌ）アシスト電流によるインダクタンスＬｇに流れる電流の減少分ΔＩｌは、個数Ｎｈｌとアシスト電流Ｉａとを乗じた値となる（ΔＩｌ＝−Ｎｈｌ・Ｉａ）。
【００６８】
逆に、（Ｈ⇒Ｌ）アシスト電流であるアシスト電流Ｉａは、ローレベルからハイレベルに遷移する信号線およびハイレベルに維持される信号線を介してインダクタンスＬｖに流れる電流Ｉｈに加算される。インダクタンスＬｖに流れる電流Ｉｈは、アシスト電流Ｉａ分増加する。このとき、インダクタンスＬｖに流れる電流はＩｈ＋Ｉａである。（Ｈ⇒Ｌ）アシスト電流によるインダクタンスＬｖに流れる電流の増加分ΔＩｈは、個数Ｎｌｈと個数Ｎｈｈとの合計と、アシスト電流Ｉａとを乗じた値となる（ΔＩｈ＝（Ｎｌｈ＋Ｎｈｈ）・Ｉａ）。
【００６９】
信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）の信号線に（Ｈ⇒Ｌ）アシスト電流としてアシスト電流Ｉａが誘起されるときの出力バッファ４の電源電圧を、電圧Ｖｉｏａとする。（Ｈ⇒Ｌ）アシスト電流によりインダクタンスＬｇに生じる逆起電力の低減効果は、インダクタンスＬｇに流れる電流の減少分ΔＩｌ（＝−Ｎｈｌ・Ｉａ）による。電流の減少分ΔＩｌに係るインダクタンスＬｇに生じる逆起電力の相殺分（Ｎｈｌ・Ｌｇ・ｄＩａ／ｄｔ）である。
【００７０】
逆に、（Ｈ⇒Ｌ）アシスト電流によりインダクタンスＬｖに生じる逆起電力の増大効果は、インダクタンスＬｖに流れる電流の増加分ΔＩｈ（＝（Ｎｌｈ＋Ｎｈｈ）・Ｉａ）による。インダクタンスＬｖに生じる逆起電力の増大分（（Ｎｌｈ＋Ｎｈｈ）・Ｌｖ・ｄＩａ／ｄｔ）である。
【００７１】
よって、電圧Ｖｉｏａは、以下の式に表すことができる
Ｖｉｏａ＝Ｖｉｏ＋Ｎｈｌ・Ｌｇ・ｄＩａ／ｄｔ−（Ｎｌｈ＋Ｎｈｈ）・Ｌｖ・ｄＩａ／ｄｔ
【００７２】
個数ＮｈｌにインダクタンスＬｇを乗じた値が、個数Ｎｌｈと個数Ｎｈｈとの合計にインダクタンスＬｖを乗じた値以上であるとき、アシスト電流Ｉａによる、インダクタンスＬｇに生じる逆起電力の相殺分がインダクタンスＬｖに生じる逆起電力の増大分を上回る。つまり、アシスト効果が有効に働き、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移時の出力バッファ４の電源電圧の減少は改善される。ここで、インダクタンスＬｖとインダクタンスＬｇとは、略同等の値であるとすることができるので、ハイレベルからローレベルに遷移する信号数（個数Ｎｈｌ）がローレベルからハイレベルに遷移する信号数（個数Ｎｌｈ）およびハイレベルに維持される信号の数（個数Ｎｈｈ）の合計より大きい場合が、（Ｈ⇒Ｌ）アシスト電流が有効である場合となる。
【００７３】
図１０は、実施形態に係る出力回路１を備える半導体装置（実装基板）１０の平面図である。半導体装置（実装基板）１０は、ベアチップ１１、およびチップ基板１２を備え、ベアチップ１１を、チップ基板１２に実装したものである。また、図１１は、実施形態に係る半導体装置（実装基板）１０の断面図である。半導体装置（実装基板）１０における制御コイル５１の部分の断面図である。
【００７４】
半導体装置（実装基板）１０において、データ信号ＤＱ（０）〜ＤＱ（ｎ）を出力する出力回路１は、ベアチップ１１、およびチップ基板１２に跨って配置される。出力制御回路２、コイル電流制御回路３、出力バッファ４は、ベアチップ１１に配置され、電流アシスト回路５は、ベアチップ１１、チップ基板１２に跨って配置される。チップ基板１２は、例えばガラスエポキシ樹脂のような汎用樹脂からなる層間絶縁層１２１を挟んで上層配線層１２０と下層配線層１２２との２層の配線層を備える多層配線基板である。上層配線層１２０、下層配線層１２２には、導電経路を設けるため配線パターンが、エッチング処理等により形成される。ベアチップ１１は、上層配線層１２０、層間絶縁層１２１の一部が除去された凹部に収納される。磁心５０は、上層配線層１２０と下層配線層１２２との間に配置される。磁心５０の材質は、一般的には、鉄、フェライト等の磁心材料である。この他にも、上層配線層１２０、下層配線層１２２などの配線パターンに用いられる材料と同じ材料を使用することもできる。磁心５０は、層間絶縁層１２１の形成時に埋め込まれて形成される。または、磁心５０を樹脂等でモールドした部品をベアチップ１１の実装と実装することも考えられる。また、磁心５０の形状は、棒状の他、リング状であってもよい。リング状とすれば、磁束の漏れを抑えることが可能である。
【００７５】
ベアチップ１１は、上面に、電極パッドを有し、下面に、ベアチップ１１を貫くシリコン貫通電極（以降、ＴＳＶ）を有する。ＤＡＣ３３の２つの出力端子の一方に接続される電流線Ｄａｃｏ０Ｌは、図１１に図示しないＴＳＶに接続され、ベアチップ１１の下面に取り出される。更に、バンプを介して、下層配線層１２２にある下層配線Ｗ０に接続される。下層配線Ｗ０は磁心５０の下方を横切り、チップ基板の上面に形成されるランドＬａ１の直下に導かれる。下層配線Ｗ０とランドＬａ１とは、層間絶縁層１２１を垂直に貫通するスルーホール（不図示）を介して接続される。以上の説明のように、電流線Ｄａｃｏ０Ｌと上層配線層１２０にあるランドＬａ１とは、下層配線Ｗ０が磁心５０の下方を磁心５０を横切るように配線されて接続される。更に、ランドＬａ１は、電流線Ｄａｃｏ０Ｌとスルーホール（不図示）との接合部に隣接するパッドＰ１との間で、ボンディングワイヤＢｗ１で接続される。ボンディングワイヤＢｗ１は、磁心５０の上方を横切るように配線される。
【００７６】
パッドＰ１は、ＴＳＶＴｓ１、バンプＢ１を介して、下層配線Ｗ０に隣接する下層配線Ｗ１に接続される。下層配線Ｗ１は、層間絶縁層１２１を垂直に貫通するスルーホールＴｈ２を介してランドＬａ２に接続される。ランドＬａ２は、パッドＰ１に隣接するパッドとの間で、ボンディングワイヤで接続される。ボンディングワイヤは、磁心５０の上方を横切るように配線される。
【００７７】
以下同様に、ランドＬａｎｃを介してパッドＰｎｃに至るまで、磁心５０の下方と上方とを順次横切るように配線がコイル状に接続され、制御用コイル５１が形成される。パッドＰｎｃは、ＤＡＣ３３の２つの出力端子の他方に接続される電流線Ｄａｃｏ１Ｌを介してＤＡＣ３３に接続される。
【００７８】
また、出力バッファ回路４０に接続される信号線ＤＱＬ（０）はパッドＰＤＱ０に接続される。ボンディングワイヤＢＤＱ０は、磁心５０の上方を横切るようにパッドＰＤＱ０と、ランドＬａＤＱ０とを接続する。出力バッファ回路４０に接続される電圧線ＶｄｅＬは、ＴＳＶ、バンプを介して、磁心５０の下方を横切る下層配線Ｗｖ０に接続される。下層配線Ｗｖ０は、磁心５０の下方を横切って、層間絶縁層１２１を垂直に貫通するスルーホールを介して電圧線ＶｄｅＬとランドＬａｖ０とを接続する。同様に、出力バッファ回路４０に接続される接地線ＶｇＬは、ＴＳＶ、バンプを介して、磁心５０の下方を横切る下層配線Ｗｇ０に接続される。下層配線Ｗｇ０は、磁心５０の下方を横切って、層間絶縁層１２１を垂直に貫通するスルーホールを介して接地線ＶｇＬとランドＬａｇ０とを接続する。これにより、ボンディングワイヤＢＤＱ０と、下層配線Ｗｖ０あるいは下層配線Ｗｇ０とは、磁心５０を囲むコイルを成す。制御用コイル５１は、磁心５０を介して、ボンディングワイヤＢＤＱ０と、下層配線Ｗｖ０あるいは下層配線Ｗｇ０とによるコイルと磁気的に結合される。電源電圧Ｖｄｅおよび接地電圧は、ランドＬａｖ０ないしＬａｖｎ、ランドＬａｇ０ないしＬａｇｎに分岐される。また、電源電圧Ｖｄｅおよび接地電圧は、下層配線Ｗｖ０、Ｗｇ０を介して、ベアチップ１１に入力されてから、ベアチップ１１内部で分岐されてもよい。
【００７９】
ここで、チップ基板１２は上層配線層１２０と下層配線層１２２との２層に限られない。配線層が一層である場合において、磁心５０は、部品としてチップ基板１２上に実装される。配線層が一層であるため、層間絶縁層を垂直に貫通するスルーホールは存在しない。この場合、磁心５０を横切る配線のうちスルーホールにより担われていた部分は、ボンディングワイヤにより担われることとなる。磁心５０の下方を横切る配線と、磁心５０を上方を横切るボンディングワイヤとにより、磁心５０に巻回される制御用コイル５１が形成される。
【００８０】
また、電流アシスト回路５を半導体チップ１１に配置してもよい。この場合、半導体チップ１１の多層配線を用い、磁心５０と制御用コイル５１を形成する。磁心５０は、多層配線のうち中間層にある中間配線層により形成される。また、半導体チップ１１内に磁性材料を埋め込む等の製造プロセスがあれば利用することができる。制御用コイル５１は、中間配線層により形成された磁心５０を囲む、上下層の配線層、ビアコンタクトにより形成される。
【００８１】
また、制御用コイル５１は、チップ基板１２に埋め込まれる磁心５０を囲む上層配線、下層配線、スルーホールにより形成されてもよい。
【００８２】
図１２に示す半導体装置（実装基板）１０ａは、半導体装置（実装基板）の別例を示す平面図である。半導体装置（実装基板）１０ａは、コイル部品５３、半導体パッケージ１１ａ、およびプリント基板１２ａを備える。また、図１３は、半導体装置（実装基板）１０ａを後述するアウターリードＬｅｖ０側から見た図である。
【００８３】
半導体装置（実装基板）１０ａにおいて、データ信号ＤＱ（０）〜ＤＱ（ｎ）を出力する出力回路１ａは、半導体パッケージ１１ａ、プリント基板１２ａに跨って配置される。出力制御回路２、コイル電流制御回路３、および出力バッファ４は、半導体パッケージ１１ａに配置され、電流アシスト回路５ａは、プリント基板１２ａに配置される。プリント基板１２ａは、例えばガラスエポキシ樹脂のような汎用樹脂からなる基板表面に配線層１２０ａを備える。配線層１２０ａには、導電経路を設けるため配線パターンが、エッチング処理等により形成される。
【００８４】
半導体パッケージ１１ａは、ベアチップを、モールドしたものであり、ベアチップと外部とを電気的に接続するため側面には外部接続端子であるアウターリードＬｅｖ０ないしＬｅｖｎ、ＬｅＤＱ０ないしＬｅＤＱｎ、Ｌｅｇ０ないしＬｅｇｎ、Ｌｅ０、およびＬｅ１が接続される。半導体パッケージ１１ａは、プリント基板１２ａの表面に実装される。
【００８５】
コイル部品５３は、磁心５０ａの一端に銅線を巻回して形成した制御コイル５１ａと心材となる磁心５０ａとを組み合わせて樹脂等でモールドした部品である。磁心５０ａは、磁性材料であれば特に制限されず、鉄、フェライト等、これら複合材料などが適用可能である。半導体パッケージ１１ａに配置されるＤＡＣ３３は、電流線Ｄａｃｏ０Ｌ、アウターリードＬｅ０を介してコイル部品５３の端子の一方に接続され、電流線Ｄａｃｏ１Ｌ、アウターリードＬｅ１を介してコイル部品５３の端子の他方に接続される。
【００８６】
出力バッファ回路４０に接続される電圧線ＶｄｅＬ、信号線ＤＱＬ（０）、接地線ＶｇＬは、それぞれ半導体パッケージ１１ａのアウターリードＬｅｖ０、ＬｅＤＱ０、Ｌｅｇ０に接続される。アウターリードＬｅｖ０とアウターリードＬｅＤＱ０とは、リードの曲げ位置が異なる（図１３を参照）。アウターリードＬｅｖ０は、磁心５０ａの手前でプリント基板１２ａの表面方向に曲がり、磁心５０ａの下方を横切る配線パターンである配線Ｗｖ０ａに接続される。アウターリードＬｅＤＱ０は、磁心５０ａの上方を横切った先でプリント基板１２ａの表面方向に曲がり、プリント基板１２ａの配線パターンである配線ＷＤＱ０ａに接続される。アウターリードＬｅｇ０は、アウターリードＬｅｖ０と同様である。磁心５０ａの手前でプリント基板１２ａの表面方向に曲がり、磁心５０ａの下方を横切る配線パターンである配線Ｗｇ０ａに接続される。これにより、アウターリードＬｅＤＱ０と、配線Ｗｖ０ａあるいは配線Ｗｇ０ａとは、磁心５０ａを囲むコイルを成す。制御用コイル５１ａは、磁心５０ａを介して、アウターリードＬｅＤＱ０と、配線Ｗｖ０ａあるいは配線Ｗｇ０ａとによるコイルと磁気的に結合される。電源電圧Ｖｄｅおよび接地電圧は、配線Ｗｖ０ａないしＷｖｎａ、および配線Ｗｇ０ａないしＷｇｎａに分岐される。また、電源電圧Ｖｄｅおよび接地電圧は、配線Ｗｖ０ａ、アウターリードＬｅｖ０、および配線Ｗｇ０ａ、アウターリードＬｅｇ０を介して、半導体パッケージ１１ａに入力されてから、半導体パッケージ１１ａの内部で分岐されてもよい。この場合、出力バッファ回路４０ないし４ｎごとに、電源電圧Ｖｄｅおよび接地電圧用のアウターリードを用意する必要がなくなり、半導体パッケージ１１ａのアウターリードを削減することができる。
【００８７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、しきい値信号Ｔ、およびゲイン信号Ｇは、複数の値を与えられてもよい。この場合、しきい値信号Ｔは多段階に設定される。それぞれのしきい値Ｔの示す値に対応するゲインとなるように、ゲイン信号Ｇが設定される。例えば、しきい値Ｔに４つの値が設けられるとき、しきい値Ｔの高い順にしきい値Ｔ０、Ｔ１、Ｔ２、Ｔ３とし、これらに対応するゲイン信号Ｇをゲイン信号Ｇ０、Ｇ１、Ｇ２、Ｇ３とする。差分信号Ｕｄの示す値が、しきい値Ｔ０を上回る場合にはしきい値Ｔ０に対応するゲイン信号Ｇ０により値が調整された演算信号Ｎｃが演算される。しきい値Ｔ１を上回りしきい値Ｔ０を下回る場合には、しきい値Ｔ１に対応するゲイン信号Ｇ１により値を調整された演算信号Ｎｃが演算される。しきい値Ｔ２を上回りしきい値Ｔ１を下回る場合には、ゲイン信号Ｇ２が適用され、しきい値Ｔ３を上回りしきい値Ｔ２を下回る場合には、ゲイン信号Ｇ３が適用される。ゲイン信号Ｇ１と同様に、ゲイン信号Ｇ２またはＧ３により値を調整された演算信号Ｎｃが演算される。しきい値Ｔ３を下回る場合には演算は行われず、演算信号Ｎｃは出力されない。
また、定電流源Ｉ０ないしＩ３は、接地電圧とスイッチＳＷ０ないしＳＷ３との間に介在してもよい。この場合、接地電圧、定電流源Ｉ０ないしＩ３、スイッチＳＷ１ないしＳＷ３、および電流線Ｄａｃｏ０Ｌを介して、制御用コイル５１からコイル電流Ｄａｃｏは、接地電圧に排出される。この場合、電流線Ｄａｃｏ１Ｌは電源電圧Ｖｄｅに接続される。
【００８８】
ここで、コイル電流制御回路３は制御部の一例、出力回路１は電子回路の一例、データＦＦ２１はフリップフロップ回路の一例、アンド回路３００ないし３０ｎはＨＬ検出部の一例、アンド回路３１０ないし３１ｎはＬＨ検出部の一例、ノア回路３４０ないし３４ｎはＬＬ検出部の一例、アンド回路３５０ないし３５ｎはＨＨ検出部の一例、加算器３０３はＨＬ加算器の一例、加算器３１３のＬＨ加算器の一例である。
【符号の説明】
【００８９】
１ 出力回路
２ 出力制御回路
３、３ａ コイル電流制御回路
４ 出力バッファ
５ 電流アシスト回路
２０、２１ データＦＦ
２２ 出力段ＦＦ
３０、３１、３４，３５ 差分検出器
３２、３２ａ、３２ｂ コイル電流算出器
３３、３３ａ、３３ｂ ＤＡＣ
３００〜３０ｎ、３１０〜３１ｎ アンド回路
３０３、３１３ 加算器
【技術分野】
【０００１】
本願に開示の技術は、電子回路、および実装基板に関するものである。特に、複数の信号を出力する際に発生する電源電圧の落ち込みや接地電圧の浮き上がりなどのいわゆる同時スイッチング出力ノイズ（以降、ＳＳＯノイズ）を抑制すること電子回路、および実装基板に関する。
【背景技術】
【０００２】
ＳＳＯノイズとは、複数の出力ドライバから出力される信号の電圧レベルが遷移する時、時間と共に増減するドライブ電流が電源電圧あるいは接地電圧の経路に流れることにより発生する。電源電圧あるいは接地電圧の経路には寄生のインダクタ成分が存在するので、時間と共に増減するドライブ電流により誘導電圧が発生する。この誘導電圧はドライブ電流の増減を妨げる方向に発生するので、電源電圧を降下させあるいは接地電圧を上昇させるノイズとなる。このノイズがＳＳＯノイズである。ＳＳＯノイズを検出する方法は従来から知られている。
【０００３】
例えば、供給電圧への集積回路の接続は、パッケージのピン、ボンドワイヤ、ボンドパッド、導体を経ている。また、導体に隣接して位置づけられるコイルを備えている。導体とコイルとの間には誘導結合があるため、導体に流れる電流の変化によりコイルに誘導電圧が生じる。この誘導電圧はコイルから増幅器に供給される。増幅器はピーク検出器に接続され、増幅信号が所定のしきい値を越えたか否かを検出する技術がある（特許文献１など）。
【０００４】
また、インバータ論理回路と、ＬＣ素子であって半導体基板上に２本のインダクタ導体を有し、これら２本のインダクタ導体が磁気結合することによりトランスの機能を有するものがある。ＬＣ素子の一次側のインダクタ導体の一方端がインバータ論理回路の出力端に、他方端が電源ラインに接続されている。また、ＬＣ素子の二次側のインダクタ導体の一方端がキャパシタを介してインバータ論理回路の入力端に、他方端が直接接地されている。これにより正弦波を発生する（特許文献２など）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表平１１−５１０９０６号公報
【特許文献２】特開平７−３３６１３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
出力ドライバが複数備えられ、そのうちの幾つかの出力ドライバが信号の電圧レベルを遷移する場合がある、この時発生するドライブ電流の増減によって、電源電圧あるいは接地電圧の経路に誘導されるＳＳＯノイズの大きさ、ＳＳＯノイズの発生期間が変化する。ＳＳＯノイズを低減させるためには、遷移する信号の数に応じた制御が必要である。
【０００７】
しかしながら、上記の背景技術では、導体ごとにコイルとピーク検出器とを備えることが開示されているに過ぎない。遷移する信号の数に応じたＳＳＯノイズの低減制御を行うことに関しては何ら記載がない。また、ＬＣ素子とにより電流の変化をフィードバックする構成をＳＳＯノイズの低減制御に利用する場合、フィードバックによる位相遅れが生じ、系の発振が生じやすいという課題がある。
【０００８】
本願に開示される技術は上記の課題に鑑み提案されたものであって、複数の信号を出力する際に、信号の電圧レベルの遷移の方向と遷移する信号の個数とに応じて、電源電圧や接地電圧の経路を通らず寄生インダクタンス成分の影響を受けない電流を加算して信号の電圧レベルの遷移をアシストすることにより、ＳＳＯノイズを抑制することが可能な電子回路、および実装基板を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願に開示される技術に係る電子回路は、出力バッファ回路と、出力バッファ回路から出力される出力信号が伝搬する出力線と、出力バッファ回路に電源を供給する電源線あるいは接地線の少なくとも何れか一方と、出力線と電源線あるいは接地線とにより囲まれる磁心と、磁心に巻回される制御コイルと、出力信号の遷移を前もって検出し検出結果に応じて制御コイルへの電流供給を制御する制御部とを備えている。出力信号の遷移方向に応じて、制御コイルからの電磁誘導により出力線の信号遷移をアシストするアシスト電流を流す。
また、本願に開示される技術に係る実装基板は、磁心と、磁心の一部に巻回される制御コイルと、出力バッファ回路と、出力バッファ回路から出力される出力信号の遷移を前もって検出し検出結果に応じて制御コイルへの電流供給を制御する制御部とを備える電子回路が収納された半導体パッケージとを備えている。ここで、半導体パッケージは、出力バッファ回路から出力される出力信号を伝搬する出力線リードと、出力バッファ回路に電源を供給する電源線リードあるいは接地線リードの少なくとも何れか一方とを備える。出力線リードと電源線あるいは接地線リードとは、外方に導かれる線長が異なり、磁心は出力線リードと電源線あるいは接地線リードとに挟まれて実装される。
【発明の効果】
【００１０】
本願に開示される技術に係る電子回路および実装基板によれば、出力信号を出力する際に、出力信号の電圧レベルの遷移の方向に応じて、出力線に誘導されるアシスト電流を発生させることにより信号の電圧レベルが遷移する際の出力電流をアシストすることができる。これにより、電源線あるいは接地線に流れる電流変化に伴う電源電圧あるいは接地電圧の過渡的な変動を軽減することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る出力回路のブロック図である。
【図２】実施形態に係るコイル電流算出器のブロック図である。
【図３】実施形態に係るＤＡＣのブロック図である。
【図４】実施形態に係る出力回路に４ビットのデータ信号が伝搬する場合を例示する図である。
【図５】ＤＡＣの別例を示す回路図である。
【図６】コイル電流算出器の別例を示す回路図である。
【図７】ＤＡＣの第２の別例を示す回路図である。
【図８】出力されるデータ信号の電圧レベルの別に対するアシスト電流の方向による効果を示す図である。
【図９】コイル電流算出器の第２の別例を示す回路図である。
【図１０】実施形態に係る出力回路を備える半導体装置（実装基板）の平面図である。
【図１１】実施形態に係る半導体装置（実装基板）の断面図である。
【図１２】半導体装置（実装基板）の別例を示す平面図である。
【図１３】半導体装置（実装基板）をアウターリードＬｅｖ０側から見た図である。
【発明を実施するための形態】
【００１２】
図１は、本願の実施形態に係る出力回路１のブロック図である。出力回路１は、（ｎ＋１）ビットのビット信号であるデータ信号ＤＱ（０）〜ＤＱ（ｎ）を出力する際に、信号の電圧レベルの遷移の方向と遷移する信号の個数とに応じて、データ信号ＤＱ（０）〜ＤＱ（ｎ）の信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）それぞれに誘導電流を発生させることにより信号の電圧レベルを遷移する際の出力電流をアシストして、ＳＳＯノイズを抑制する装置である。
【００１３】
出力回路１は、出力制御回路２、コイル電流制御回路３、出力バッファ４、および電流アシスト回路５を備える。出力制御回路２は、（ｎ＋１）ビットの信号であるデータ信号Ｄ２（０）〜Ｄ２（ｎ）を出力バッファ４に伝搬する。データ格納フリップフロップ（以降、データＦＦ）２０、２１と、出力段フリップフロップ（以降、出力段ＦＦ）２２とを備える。データＦＦ２０は、データ信号Ｄ２（０）〜Ｄ２（ｎ）が伝搬する信号線Ｄ２Ｌ（０）〜Ｄ２Ｌ（ｎ）を介して図示しない制御回路に接続され、クロック線ＣＬＫＬを伝搬するクロック信号ＣＬＫの立ち上がり時にデータ信号Ｄ２（０）〜Ｄ２（ｎ）を内部に取り込む。データＦＦ２１は、（ｎ＋１）ビット信号であるデータ信号Ｄ１（０）〜Ｄ１（ｎ）が伝搬する信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）を介してデータＦＦ２０に接続され、データ信号Ｄ１（０）〜Ｄ１（ｎ）をクロック信号ＣＬＫの立ち上がり時に内部に取り込む。出力段ＦＦ２２は、複数ビット信号であるデータ信号Ｄ０（０）〜Ｄ０（ｎ）が伝搬する信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）を介してデータＦＦ２１に接続され、データ信号Ｄ０（０）〜Ｄ０（ｎ）をクロック信号ＣＬＫの立ち上がり時に内部に取り込む。出力段ＦＦ２２は、複数ビット信号であるデータ信号Ｄ（０）〜Ｄ（ｎ）が伝搬する信号線ＤＬ（０）〜ＤＬ（ｎ）を介して出力バッファ４に接続される。これにより、出力制御回路２は、データ信号Ｄ２（０）〜Ｄ２（ｎ）を、クロック信号ＣＬＫの３サイクルを経て、データ信号Ｄ（０）〜Ｄ（ｎ）として出力バッファ４に出力する。不図示の制御回路から伝搬するデータ信号Ｄ２（０）〜Ｄ２（ｎ）は、クロック信号ＣＬＫにより、順次、データＦＦ２０、２１、そして出力段ＦＦ２２へと伝搬し、出力段ＦＦ２２からデータ信号Ｄ（０）〜Ｄ（ｎ）として出力バッファ４を介して出力される。
【００１４】
コイル電流制御回路３は、差分検出器３０、３１と、コイル電流算出器３２と、デジタルアナログ変換器（以降、ＤＡＣ）３３とを備える。差分検出器３０は、（ｎ＋１）個のアンド回路３００ないし３０ｎと、加算器３０３とを備える。信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）と信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）とが、ビットごとにアンド回路３００ないし３０ｎの各々に接続される。アンド回路３００ないし３０ｎへは、信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）のデータ信号Ｄ０（０）〜Ｄ０（ｎ）は正論理で入力され、信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）のデータ信号Ｄ１（０）〜Ｄ１（ｎ）は負論理で入力される。データ信号Ｄ０（０）〜Ｄ０（ｎ）のうちハイレベルのビット信号と、データ信号Ｄ１（０）〜Ｄ１（ｎ）のうち対応するビット信号がローレベルである場合に、アンド回路３００ないし３０ｎからハイレベルが出力される。加算器３０３は、アンド回路３００ないし３０ｎの出力信号がハイレベルであるビットの個数を示す差分信号Ｓｈｌを出力する。差分信号Ｓｈｌは信号線ＳｈｌＬを介してコイル電流算出器３２に出力される。差分検出器３０では、データ信号Ｄ０（０）〜Ｄ０（ｎ）と、クロック信号ＣＬＫの次のサイクルで伝搬するデータ信号Ｄ１（０）〜Ｄ１（ｎ）とを比較し、各ビットの信号がハイレベルからローレベルに遷移する数を検出する。
【００１５】
差分検出器３１は、（ｎ＋１）個のアンド回路３１０ないし３１ｎと、加算器３１３とを備える。信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）と信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）とが、ビットごとにアンド回路３１０ないし３１ｎの各々に接続される。アンド回路３１０ないし３１ｎへは、信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）のデータ信号Ｄ０（０）〜Ｄ０（ｎ）は負論理で入力され、信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）のデータ信号Ｄ１（０）〜Ｄ１（ｎ）は正論理で入力される。データ信号Ｄ０（０）〜Ｄ０（ｎ）のうちローレベルのビット信号と、データ信号Ｄ１（０）〜Ｄ１（ｎ）のうち対応するビット信号がハイレベルである場合に、アンド回路３１０ないし３１ｎからハイレベルが出力される。加算器３１３は、アンド回路３１０ないし３１ｎの出力信号がハイレベルであるビットの個数を示す差分信号Ｓｌｈを出力する。差分信号Ｓｌｈは信号線ＳｌｈＬを介してコイル電流算出器３２に出力される。差分検出器３１では、データ信号Ｄ０（０）〜Ｄ０（ｎ）と、クロック信号ＣＬＫの次のサイクルで伝搬するデータ信号Ｄ１（０）〜Ｄ１（ｎ）とを比較し、各ビットの信号がローレベルからハイレベルに遷移する数を検出する。
【００１６】
コイル電流算出器３２は、信号線ＳｈｌＬ、ＳｌｈＬ、クロック線ＣＬＫＬ、ゲイン信号線ＧＬと、しきい値信号線ＴＬ、信号線ＤａｃｉＬとが接続される。データ信号Ｄ０（０）〜Ｄ０（ｎ）からデータ信号Ｄ１（０）〜Ｄ１（ｎ）へのデータ信号の伝搬において、電圧レベルの遷移の方向と遷移する信号の個数とに応じて、制御信号Ｄａｃｉを算出する。具体的には、データ信号ＤＱ（０）〜ＤＱ（ｎ）における、ハイレベルからローレベルに遷移する信号の数を示す差分信号Ｓｈｌと、ローレベルからハイレベルに遷移する信号の数を示す差分信号Ｓｌｈとの差分に応じて、制御信号Ｄａｃｉを算出する。制御信号Ｄａｃｉは、信号線ＤａｃｉＬを介してＤＡＣ３３に入力される。制御信号Ｄａｃｉは、後述する制御用コイル５１に流す電流の向きおよび大きさを制御する制御信号である。制御信号Ｄａｃｉに応じて制御用コイル５１に流れる電流の向きおよび大きさが制御され、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に流す誘導電流によるアシストが制御される。
【００１７】
また、制御信号Ｄａｃｉは、ゲイン信号線ＧＬおよびしきい値信号線ＴＬを介してコイル電流算出器３２に入力されるゲイン信号Ｇおよびしきい値信号Ｔに応じて制御される。すなわち、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分に対してしきい値信号Ｔにより制御信号Ｄａｃｉの出力・非出力が制御される。これにより、制御用コイル５１に電流を流すか否かが制御される。また、ゲイン信号Ｇは、制御信号Ｄａｃｉの大きさを調整する。差分信号Ｓｈｌと差分信号Ｓｌｈとの差分がしきい値Ｔを越える場合に制御用コイル５１に電流を流すが、このときの電流の大きさを調整する。
【００１８】
コイル電流算出器３２は、クロック信号ＣＬＫに同期して制御される。クロック信号ＣＬＫに応じて出力制御回路２に順次データ信号が伝搬されることに応じて制御信号Ｄａｃｉが算出される。
【００１９】
ＤＡＣ３３は、信号線ＤａｃｉＬを介して入力される制御信号Ｄａｃｉをコイル電流Ｄａｃｏに変換し、電流線ＤａｃｏＬを介して電流アシスト回路５に出力する。
【００２０】
出力バッファ４は、（ｎ＋１）個の出力バッファ回路４０ないし４ｎを備える。出力バッファ回路４０ないし４ｎは、電圧線ＶｄｅＬ、接地線ＶｇＬ、信号線ＤＬ（０）〜ＤＬ（ｎ）、および信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）が接続される。出力バッファ回路４０ないし４ｎは、信号線ＤＬ（０）〜ＤＬ（ｎ）を介して入力されるビット信号Ｄ（０）〜Ｄ（ｎ）と同位相の信号を信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）を介してデータ信号ＤＱ（０）〜ＤＱ（ｎ）として出力する。
【００２１】
電流アシスト回路５は、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と、電圧線ＶｄｅＬあるいは接地線ＶｇＬとで囲まれる領域を貫く磁心５０と、磁心５０に巻回される制御用コイル５１とを備える。信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と電圧線ＶｄｅＬ、あるいは信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と接地線ＶｇＬとは、磁心５０を囲むコイルを成す。制御用コイル５１は、磁心５０を介して、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と電圧線ＶｄｅＬ、あるいは信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）と接地線ＶｇＬとによるコイルと磁気的に結合される。データ信号ＤＱ（０）〜ＤＱ（ｎ）の何れかがハイレベルに遷移する時、電源線ＶｄｅＬは、出力バッファ回路４０ないし４ｎの何れかを介して信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に接続されるため、電源線ＶｄｅＬから信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に向けて過渡的に電流が流れる。同様に、ローレベルに遷移する時、接地線ＶｇＬは、出力バッファ回路４０ないし４ｎの何れかを介して信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に接続されるため、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）から接地線ＶｇＬに向けて過渡的に電流が流れる。この時、電源線ＶｄｅＬあるいは接地線ＶｇＬは寄生のインダクタンス成分を有するので、電圧レベルの遷移による過渡的な電流変化を妨げるように逆起電力が生ずる。この逆起電力によるＳＳＯノイズに抗して電圧レベルの遷移による電流変化をアシストする電流を誘起するために、制御用コイル５１に電流を流す。
【００２２】
図２は、実施形態に係るコイル電流算出器３２のブロック図である。コイル電流算出器３２は、差分検出器用フリップフロップ（以降、差分検出器用ＦＦ）３２０、３２１、減算器３２２、演算器３２３、演算器用フリップフロップ（以降、演算器用ＦＦ）３２４、遅延回路３２５、およびチョッパー回路３２６を備える。入力線として、信号線ＳｈｌＬ、信号線ＳｌｈＬ、クロック線ＣＬＫＬ、ゲイン信号線ＧＬ、およびしきい値信号線ＴＬが接続される。出力線として、信号線ＤａｃｉＬが接続される。差分検出器用ＦＦ３２０は、信号線ＳｈｌＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで、加算器３０３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｈｌを取り込んで出力する。差分検出器用ＦＦ３２１は、信号線ＳｌｈＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで、加算器３１３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｌｈを取り込んで出力する。差分検出器用ＦＦ３２０、３２１に差分信号Ｓｈｌ、Ｓｌｈが取り込まれると、減算器３２２は、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分を差分信号Ｕｄとして信号線ＵｄＬに出力する。差分信号Ｕｄは、クロック信号ＣＬＫのクロックサイクルに応じて、データ信号Ｄ０（０）〜Ｄ０（ｎ）がデータ信号ＤＱ（０）〜ＤＱ（ｎ）として出力され、次のクロックサイクルでデータ信号Ｄ１（０）〜Ｄ１（ｎ）がデータ信号ＤＱ（０）〜ＤＱ（ｎ）として出力される際の、信号の電圧レベルの遷移の方向と遷移する信号の個数を示す信号である。
【００２３】
演算器３２３は、入力線として、信号線ＵｄＬ、ゲイン信号線ＧＬ、しきい値信号線ＴＬが接続され、出力線として、演算信号線ＮｃＬが接続される。入力される差分信号Ｕｄに対してしきい値信号Ｔの示す値を上回る場合に、ゲイン信号Ｇにより値が調整された演算信号Ｎｃが演算され、演算信号線ＮｃＬを介して演算器用ＦＦ３２４に出力される。尚、差分信号Ｕｄの示す値がしきい値信号Ｔの示す値を下回る場合には演算は行われず、演算信号Ｎｃは出力されない。演算器用ＦＦ３２４は、入力線として、演算信号線ＮｃＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで演算信号Ｎｃを取り込んで出力する。遅延回路３２５は、演算器用ＦＦ３２４から出力される信号に対して遅延を加え（後述する図４の遅延時間Ｔｄ）、演算信号Ｎｃｄとして出力する。チョッパー回路３２６は、２進数表現される演算信号Ｎｃの最大値を表現可能なビット数分のチョッパー回路を備える。各チョッパー回路は、アンド回路Ａｎｄ０、Ａｎｄ１、・・・、およびインバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・を１組ずつ備える。演算信号Ｎｃｄの各ビット値を伝搬する演算信号線ＮｃｄＬの各々に接続される。演算信号Ｎｃｄの各ビット値は、アンド回路Ａｎｄ０、Ａｎｄ１、・・・の各々の一方の入力端子、およびインバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々に入力される。アンド回路Ａｎｄ０、Ａｎｄ１、・・・の各々の他方の入力端子は、インバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々が入力される。演算信号Ｎｃｄの各ビット値が、ローレベルからハイレベルに遷移する場合、アンド回路Ａｎｄ０、Ａｎｄ１、・・・の各々の一方の入力端子はローレベルからハイレベルに遷移し、他方の入力端子はインバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々により遅延のうえ反転されて、ハイレベルからローレベルに遷移する。よって、インバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々遅延時間の間、アンド回路Ａｎｄ０、Ａｎｄ１、・・・の各々の両入力端子はハイレベルとなり、出力もハイレベルとなる。これにより、演算信号Ｎｃｄのうち、ローレベルからハイレベルへと遷移する信号は、遷移のタイミングからインバータ回路Ｉｎｖ０、Ｉｎｖ１、・・・の各々の遅延時間のパルス幅を有するハイレベルのパルスを制御信号Ｄａｃｉとして出力する。このパルス幅の時間が図４において後述するパルス時間Ｔａである。
【００２４】
コイル電流算出器３２では、クロック信号ＣＬＫのクロックサイクルで、差分信号Ｓｈｌ、Ｓｌｈが取り込まれ、減算器３２２で差分信号Ｓｈｌ、Ｓｌｈ間の差分が差分信号Ｕｄとして演算され、更に演算器３２３で演算信号Ｎｃが演算される。これに引き続く第２のクロックサイクルで、遅延回路３２５により演算信号Ｎｃに遅延時間Ｔｄが付加された上で、チョッパー回路３２６からパルス信号の制御信号Ｄａｃｉが出力され、後述のＤＡＣ３３にてデコードの上、コイル電流Ｄａｃｏが出力される。
【００２５】
ここで、第１のクロックサイクルは、データＦＦ２１にデータ信号Ｄ１（０）〜Ｄ１（ｎ）が取り込まれデータ信号Ｄ０（０）〜Ｄ０（ｎ）として出力されるクロックサイクルに対応し、第２のクロックサイクルは、出力段ＦＦ２２にデータ信号Ｄ０（０）〜Ｄ０（ｎ）が取り込まれデータ信号Ｄ（０）〜Ｄ（ｎ）として出力されるクロックサイクルである。第２のクロックサイクルで出力段ＦＦ２２からデータ信号Ｄ（０）〜Ｄ（ｎ）が出力されると、データ信号Ｄ（０）〜Ｄ（ｎ）は、バッファ回路４０ないし４ｎを介してデータ信号ＤＱ（０）〜ＤＱ（ｎ）として出力される。
【００２６】
したがって、データ信号ＤＱ（０）〜ＤＱ（ｎ）が出力され電圧レベルが遷移するタイミングに電流アシスト動作を合わせるためには、第２のクロックサイクルにおいて、データ信号ＤＱ（０）〜ＤＱ（ｎ）が出力されるまでのバッファ回路４０ないし４ｎの信号伝搬遅延時間が、コイル電流算出器３２の演算器用ＦＦ３２４から出力される信号がコイル電流Ｄａｃｏとして出力されるまでの時間に対応していることが必要である。このために、遅延回路３２５により遅延時間Ｔｄが付与される。遅延時間Ｔｄは、バッファ回路４０ないし４ｎによる信号伝搬遅延時間からＤＡＣ３３による遅延時間を減じた時間として設定される。
【００２７】
図３は、実施形態に係るＤＡＣ３３のブロック図である。ＤＡＣ３３は、定電流源Ｉ０ないしＩ３、スイッチＳＷ０ないしＳＷ３、およびデコーダ３３０を備える。定電流源Ｉ０ないしＩ３は、電源電圧ＶｄｅとスイッチＳＷ０ないしＳＷ３との間に介在する。ＤＡＣ３３は、入力線として、信号線ＤａｃｉＬが接続され、出力線として、電流線ＤａｃｏＬが接続される。電流線ＤａｃｏＬは、スイッチＳＷ０ないしＳＷ３を介して定電流源Ｉ０ないしＩ３と接続される電流線Ｄａｃｏ０Ｌと、接地電圧に接続される電流線Ｄａｃｏ１Ｌとを有する。デコーダ３３０は、信号線ＤａｃｉＬを伝搬する制御信号Ｄａｃｉをデコードし、スイッチＳＷ０ないしＳＷ３の各々に対してコイル電流設定信号ｄａｃ０ないしｄａｃ３を出力する。これにより、スイッチＳＷ０ないしＳＷ３の何れか一つあるいは何れかの組合せを選択して導通する。
【００２８】
定電流源Ｉ０ないしＩ３は、電源電圧ＶｄｅからスイッチＳＷ０ないしＳＷ３、電流線Ｄａｃｏ０Ｌを介し、制御用コイル５１に対してコイル電流Ｄａｃｏを供給する。電流能力は、定電流源Ｉ０から２のべき乗の重み付けで大きくなるように設定される。スイッチＳＷ０ないしＳＷ３は、コイル電流設定信号ｄａｃ０ないしｄａｃ３により導通・非導通が制御され、コイル電流設定信号ｄａｃ０ないしｄａｃ３が上位に向かうにしたがい、ＤＡＣ３３から出力される電流量が大きくなるように定電流源Ｉ０ないしＩ３が選択される。制御信号Ｄａｃｉに応じた電流値のコイル電流Ｄａｃｏを制御用コイル５１に供給できる。
【００２９】
次に、実施形態に係る出力回路１のデータ信号ＤＱ（０）〜ＤＱ（ｎ）の読み出し動作と読み出されるデータ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移時に発生するＳＳＯノイズを抑制するために、信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に追加的に電流を流す電流アシスト動作とのタイミングについて説明する。図４は、出力回路１に４ビットのデータ信号Ｄ２（０）〜Ｄ２（３）が伝搬する場合を例示する。クロック信号ＣＬＫの立ち上がりエッジに同期して、データＦＦ２０は、データ信号Ｄ２（０）〜Ｄ２（３）を取り込み、データ信号Ｄ１（０）〜Ｄ１（３）として出力する。同時に、データＦＦ２１は、切り替る前のデータ信号Ｄ１（０）〜Ｄ１（３）を取り込み、データ信号Ｄ０（０）〜Ｄ０（３）として出力する。
【００３０】
クロックサイクル（１）におけるクロック信号ＣＬＫの立ち上がりに同期して、データ信号Ｄ１（０）〜Ｄ１（３）のデータパターンとして全ビットがハイレベルである（１１１１）が出力され、データ信号Ｄ０（０）〜Ｄ０（３）のデータパターンとして全ビットがローレベルである（００００）が出力されるとする。データ信号Ｄ１（０）〜Ｄ１（３）、データ信号Ｄ０（０）〜Ｄ０（３）は、コイル電流制御回路３の差分検出器３０、３１に入力され、差分信号Ｓｈｌ、Ｓｌｈが算出される。このとき、データ信号Ｄ１（０）〜Ｄ１（３）が（１１１１）、データ信号Ｄ０（０）〜Ｄ０（３）が（００００）であるので、算出される差分信号Ｓｈｌは０を示し、差分信号Ｓｌｈは４を示す。
【００３１】
次に、クロックサイクル（２）におけるクロック信号ＣＬＫの立ち上がりに同期して、差分信号Ｓｈｌ、Ｓｌｈは、コイル電流算出器３２に取り込まれ、制御信号Ｄａｃｉが算出される。ここでは例えば、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分に対して制御信号Ｄａｃｉを出力するか否かの境界の差分値を決定するしきい値信号Ｔの値を３とする。また、出力される制御信号Ｄａｃｉの値の調整用としてゲイン信号Ｇの値が１に設定される。このとき、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分は４であるから、しきい値信号Ｔの値３を上回っており、電流アシスト動作は行われる。また、ゲイン信号Ｇの値が１であることから、演算信号Ｎｃとして基本の値である１が出力される。
【００３２】
次に、クロックサイクル（３）におけるクロック信号ＣＬＫの立ち上がりに同期して、コイル電流算出器３２の演算器用ＦＦ３２４から演算信号Ｎｃ（値は１）が出力され、制御信号Ｄａｃｉとして値１の正のパルス信号が出力される。制御信号Ｄａｃｉは、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移によるＳＳＯノイズを抑制するタイミングで電流アシスト動作が行われるように、遅延回路３２５で遅延時間Ｔｄが加えられる。遅延期間Ｔｄは、バッファ回路４０ないし４ｎの信号伝搬遅延時間からＤＡＣ３３による遅延時間を減じた時間である。更に、コイル電流算出器３２のチョッパー回路３２６により設定されるパルス時間Ｔａが電流アシスト動作の継続時間である。この間、電源電圧Ｖｄｅの電圧ドロップによるＳＳＯノイズが抑制される。
【００３３】
また、クロックサイクル（３）におけるクロック信号ＣＬＫの立ち上がりに同期して、データ信号Ｄ１（０）〜Ｄ１（３）のデータパターンとして（００１１）が出力され、データ信号Ｄ０（０）〜Ｄ０（３）のデータパターンとして（００００）が出力されるとする。このとき、算出される差分信号Ｓｈｌは０を示し、差分信号Ｓｌｈは２を示す。
【００３４】
この場合も、クロックサイクル（４）におけるクロック信号ＣＬＫの立ち上がりに同時して、差分信号Ｓｈｌ、Ｓｌｈは、コイル電流算出器３２に取り込まれ、制御信号Ｄａｃｉが算出される。ここでは、差分信号Ｓｈｌと差分信号Ｓｌｈとの差分は２であるから、しきい値信号Ｔの値３に満たず、コイル電流算出器３２から出力される演算信号Ｎｃは０となり、電流アシスト動作は行われない。
【００３５】
図５に示すＤＡＣ３３ａは、ＤＡＣ３３の別例を示す回路図である。ＤＡＣ３３ａは、ＤＡＣ３３と同様にデコーダ３３０ａを備え、入力線として信号線ＤａｃｉＬが接続され、電流線ＤａｃｏＬは、スイッチＳＷ０ａないしＳＷ３ａを介して定電流源Ｉ０ａないしＩ３ａと接続される電流線Ｄａｃｏ０Ｌと、スイッチＳＷ０ｂないしＳＷ３ｂを介して定電流源Ｉ０ｂないしＩ３ｂと接続される電流線Ｄａｃｏ１Ｌとを備える。また、電流線Ｄａｃｏ０Ｌ、電流線Ｄａｃｏ１Ｌは、各々、スイッチＳＷｂ、ＳＷａを介して接地電圧に接続される。デコーダ３３０ａは、信号線ＤａｃｉＬを伝搬する制御信号Ｄａｃｉをデコードし、スイッチＳＷ０ａないしＳＷ３ａまたはスイッチＳＷ０ｂないしＳＷ３ｂの一方に対して、コイル電流設定信号ｄａｃ０ａないしｄａｃ３ａまたはコイル電流設定信号ｄａｃ０ｂないしｄａｃ３ｂを出力する。これにより、スイッチＳＷ０ａないしＳＷ３ａの何れか一つあるいは何れかの組合せ、またはスイッチＳＷ０ｂないしＳＷ３ｂの何れか一つあるいは何れかの組合せを選択して導通する。また、スイッチＳＷ０ａないしＳＷ３ａの何れかが選択される場合には、コイル電流設定信号ｄａｃａによりスイッチＳＷａが選択され、スイッチＳＷ０ｂないしＳＷ３ｂの何れかが選択される場合には、コイル電流設定信号ｄａｃｂによりスイッチＳＷｂが選択される。
【００３６】
定電流源Ｉ０ａないしＩ３ａは、電源電圧ＶｄｅからスイッチＳＷ０ａないしＳＷ３ａ、電流線Ｄａｃｏ０Ｌを介してコイル電流Ｄａｃｏを供給する。定電流源Ｉ０ａないしＩ３ａの電流能力は、定電流源Ｉ０ａから２のべき乗単位の重み付けで大きくなるように設定される。スイッチＳＷ０ａないしＳＷ３ａは、コイル電流設定信号ｄａｃ０ａないしｄａｃ３ａにより導通・非導通が制御され、コイル電流設定信号ｄａｃ０ａないしｄａｃ３ａが上位に向かうにしたがい、ＤＡＣ３３ａから出力される電流量が大きくなるように定電流源Ｉ０ａないしＩ３ａが選択される。定電流源Ｉ０ａないしＩ３ａの何れかが選択されるとき、コイル電流設定信号ｄａｃａによって、電流線Ｄａｃｏ１Ｌに接続されるスイッチＳＷａが導通状態となり、電流線Ｄａｃｏ１Ｌは、接地電圧に接続される。定電流源Ｉ０ａないしＩ３ａの何れかから供給されるコイル電流Ｄａｃｏは、電流線Ｄａｃｏ０Ｌから制御用コイル５１に流れ電流線Ｄａｃｏ１Ｌに戻って接地電圧に流れる。
【００３７】
定電流源Ｉ０ｂないしＩ３ｂは、定電流源Ｉ０ａないしＩ３ａと同様に、電源電圧ＶｄｅからスイッチＳＷ０ｂないしＳＷ３ｂ、電流線Ｄａｃｏ１Ｌを介してコイル電流Ｄａｃｏを供給する。定電流源Ｉ０ｂないしＩ３ｂの電流能力は、定電流源Ｉ０ｂから２のべき乗単位の重み付けで大きくなるように設定される。スイッチＳＷ０ｂないしＳＷ３ｂは、コイル電流設定信号ｄａｃ０ｂないしｄａｃ３ｂにより導通・非導通が制御され、コイル電流設定信号ｄａｃ０ｂないしｄａｃ３ｂが上位に向かうにしたがい、ＤＡＣ３３ａから出力される電流量が大きくなるように定電流源Ｉ０ｂないしＩ３ｂが選択される。定電流源Ｉ０ｂないしＩ３ｂの何れかが選択されるとき、コイル電流設定信号ｄａｃｂによって、電流線Ｄａｃｏ０Ｌに接続されるスイッチＳＷｂが導通状態となり、電流線Ｄａｃｏ０Ｌは、接地電圧に接続される。定電流源Ｉ０ｂないしＩ３ｂの何れかから供給されるコイル電流Ｄａｃｏは、電流線Ｄａｃｏ１Ｌから制御用コイル５１に流れ電流線Ｄａｃｏ０Ｌに戻って接地電圧に流れる。
【００３８】
これにより、制御信号Ｄａｃｉのデコードにより、スイッチＳＷ０ａないしＳＷ３ａが選択されるかスイッチＳＷ０ｂないしＳＷ３ｂが選択されるかに応じて、制御用コイル５１に流れるコイル電流Ｄａｃｏの方向を制御することができる。制御信号Ｄａｃｉに応じた電流値の大きさに加えて電流の方向が制御されたコイル電流Ｄａｃｏを制御用コイル５１に供給することができる。制御用コイル５１は信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）に誘起させるアシスト電流の大きさと向きを制御することができる。
【００３９】
図６に示すコイル電流算出器３２ａは、コイル電流算出器３２の別例を示す回路図である。コイル電流算出器３２ａは、コイル電流算出器３２と同様に、減算器３２２、演算器３２３、および演算器用ＦＦ３２４を備える。コイル電流算出器３２ａは、コイル電流算出器３２とは異なり、差分検出器用ＦＦ３２０、３２１は備えておらず、減算器３２２は、信号線ＳｈｌＬと信号線ＳｌｈＬとに直接に接続される。また、遅延回路３２５、チョッパー回路３２６を備えていない。
【００４０】
減算器３２２には、加算器３０３、３１３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｈｌ、Ｓｌｈが取り込まれ、これらの差分を差分信号Ｕｄとして信号線ＵｄＬに出力する。演算器３２３は、入力線として、信号線ＵｄＬ、ゲイン信号線ＧＬ、しきい値信号線ＴＬが接続され、出力線として、演算信号線ＮｃＬが接続される。演算器用ＦＦ３２４は、入力線として、演算信号線ＮｃＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで演算信号Ｎｃを取り込み、演算器用ＦＦ３２４の出力信号を信号線ＤａｃｉＬを介して制御信号Ｄａｃｉとして出力する。
【００４１】
コイル電流算出器３２ａでは、差分検出器用ＦＦ３２０、３２１を備えていないので、図４に示したクロックサイクル（１）において、データ信号Ｄ０（０）〜Ｄ０（ｎ）、およびデータ信号Ｄ１（０）〜Ｄ１（ｎ）の切り替わりから演算信号Ｎｃの出力までの処理行われる。コイル電流算出器３２では、クロックサイクル（１）およびクロックサイクル（２）で行なわれる処理である。これにより、コイル電流算出器３２ａでは、クロックサイクル（２）におけるクロック信号ＣＬＫの立ち上がりに同期して、演算信号Ｎｃが演算器用ＦＦ３２４に取り込まれ、図７において後述するデコーダ３３０に向けて出力される。すなわち、クロックサイクル（２）においてデコード処理までが行われる。この点、コイル電流算出器３２およびＤＡＣ３３では、データ信号ＤＱ（０）〜ＤＱ（ｎ）が出力されるクロックサイクル（３）で行われるのに対して、１クロックサイクル先行してデコード処理が行われる。
【００４２】
図７に示すＤＡＣ３３ｂは、ＤＡＣ３３の第２の別例を示す回路図である。ＤＡＣ３３ｂは、ＤＡＣ３３と同様に、定電流源Ｉ０ないしＩ３、スイッチＳＷ０ないしＳＷ３、およびデコーダ３３０を備え、信号線ＤａｃｉＬ、電流線ＤａｃｏＬが接続される。ＤＡＣ３３ｂは、ＤＡＣ３３と異なり、デコーダ３３０とスイッチＳＷ０ないしＳＷ３との間に、ＤＡＣ用フリップフロップ（以降、ＤＡＣ用ＦＦ）３３１、遅延回路３３２、およびチョッパー回路３３３を備える。ＤＡＣ用ＦＦ３３１にはクロック線ＣＬＫＬが接続される。
【００４３】
デコーダ３３０から出力される信号は、ＤＡＣ用ＦＦ３３１において、クロック信号ＣＬＫの立ち上がり時に取り込まれ遅延回路３３２に出力される。遅延回路３３２は、ＤＡＣ用ＦＦ３３１から出力される信号に対して遅延時間Ｔｄｄを加えてチョッパー回路３３３に出力する。チョッパー回路３３３はパルス発生素子Ｐｕ０ないしＰｕ３を備え、遅延された信号の各ビットごとに、ハイレベル遷移に応じてハイレベルのパルス信号であるコイル電流設定信号ｄａｃ０ないしｄａｃ３を出力する。
【００４４】
ＤＡＣ３３ｂの備える定電流源Ｉ０ないしＩ３は、ＤＡＣ３３と同様であるので、ここでの説明は省略する。
【００４５】
ＤＡＣ３３ｂ内部において遅延回路３３２により付与される遅延期間Ｔｄｄは遅延回路３２５により付与される遅延期間Ｔｄとは異なる遅延時間である。データ信号ＤＱ（０）〜ＤＱ（ｎ）が出力されるクロックサイクル（３）に先立つクロックサイクル（２）でデコーダ３３０によりデコードが行われるため、クロックサイクル（３）におけるクロック信号ＣＬＫの立ち上がりに同期して、デコードされた信号がＤＡＣ用ＦＦ３３１に取り込まれて出力される。従って、遅延回路Ｔｄｄは、出力バッファ回路４０ないし４ｎによる信号伝搬遅延時間からＤＡＣ３３ｂのスイッチＳＷ０ないしＳＷ３の導通・非導通が切り替わる時間を減じた時間である。遅延時間Ｔｄとは異なり、遅延時間Ｔｄｄにはデコーダ３３０によるデコード時間は含まれない。これにより、遅延回路３３２によりデコーダ３３０のデコード時間を調整する必要がなくなり、アシスト電流を流すタイミング調整のための時間である遅延時間Ｔｄｄを調整しやすくなる。
【００４６】
図８は、出力されるデータ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの別に対するアシスト電流の方向による効果を示す図である。
【００４７】
データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルがローレベルからハイレベルに遷移する際にアシストするアシスト電流を、図８中、（Ｌ⇒Ｈ）と表記し、ハイレベルからローレベルに遷移する際にアシストするアシスト電流を、図８中、（Ｈ⇒Ｌ）と表記する。
【００４８】
先ず、（Ｌ⇒Ｈ）アシスト電流による影響を示す。データ信号ＤＱ（０）〜ＤＱ（ｎ）のうち、電圧レベルの遷移はせずハイレベルに維持されるデータ信号線では、保持されるハイレベルの電圧レベルは、（Ｌ⇒Ｈ）アシスト電流により悪影響を受けることはない。ハイレベルからローレベルに遷移するデータ信号線では、電圧レベルの遷移方向は、（Ｌ⇒Ｈ）アシスト電流により遷移を妨げる方向に影響を受けるため遅延が増加する。ローレベルからハイレベルに遷移するデータ信号線では、電圧レベルの遷移方向は、（Ｌ⇒Ｈ）アシスト電流によりアシストされるため遅延は減少する。電圧レベルは遷移せずローレベルに維持されるデータ信号線では、保持されるローレベルの電圧レベルは、（Ｌ⇒Ｈ）アシスト電流により電圧レベルが引き上げられる影響を受けるため、ローレベルに戻るための期間を要し遅延が増加する。したがって、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移の方向が、ローレベルからハイレベルに遷移するビット信号の数が優勢である場合、（Ｌ⇒Ｈ）アシスト電流が有効となる。
【００４９】
次に、（Ｈ⇒Ｌ）アシスト電流による影響を示す。データ信号ＤＱ（０）〜ＤＱ（ｎ）のうち、ハイレベルが維持されるデータ信号線では、保持されるハイレベルの電圧レベルは、（Ｈ⇒Ｌ）アシスト電流により電圧レベルが引き下げられる影響を受けるため、ハイレベルに戻るための期間を要し遅延が増加する。ハイレベルからローレベルに遷移するデータ信号線では、電圧レベルの遷移方向は、（Ｈ⇒Ｌ）アシスト電流によりアシストされるため遅延は減少する。電圧レベルは遷移せずローレベルに維持されるデータ信号線では、保持されるローレベルの電圧レベルは、（Ｈ⇒Ｌ）のアシスト電流により悪影響を受けることはない。したがって、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移の方向が、ハイレベルからローレベルに遷移するビット信号の数が優勢である場合、（Ｈ⇒Ｌ）アシスト電流が有効となる。
【００５０】
図９に示すコイル電流制御回路３ａは、コイル電流算出器３２の第２の別例を示すコイル電流算出器３２ｂを備える回路図である。コイル電流制御回路３ａは、コイル電流制御回路３と同様に、差分検出器３０、３１と、ＤＡＣ３３とを備える。加えて、差分検出器３４、３５を備える。また、コイル電流算出器３２に代えてコイル電流算出器３２ｂを備える。
【００５１】
差分検出器３４は、（ｎ＋１）個のノア回路３４０ないし３４ｎと、加算器３４３とを備える。信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）と信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）とが、ビットごとにノア回路３４０ないし３４ｎの各々に接続される。データ信号Ｄ０（０）〜Ｄ０（ｎ）のうちローレベルのビット信号と、データ信号Ｄ１（０）〜Ｄ１（ｎ）のうち対応するビット信号がローレベルである場合に、ノア回路３４０ないし３４ｎからハイレベルが出力される。加算器３４３は、ノア回路３４０ないし３４ｎの出力信号がハイレベルであるビットの個数を示す差分信号Ｓｌｌを出力する。差分信号Ｓｌｌは電圧レベルの遷移はせずローレベルに維持される信号の数を示す。差分信号Ｓｌｌは信号線ＳｌｌＬを介してコイル電流算出器３２ｂに出力される。差分検出器３５は、（ｎ＋１）個のアンド回路３５０ないし３５ｎと、加算器３５３とを備える。信号線Ｄ０Ｌ（０）〜Ｄ０Ｌ（ｎ）と信号線Ｄ１Ｌ（０）〜Ｄ１Ｌ（ｎ）とが、ビットごとにアンド回路３５０ないし３５ｎの各々に接続される。データ信号Ｄ０（０）〜Ｄ０（ｎ）のうちハイレベルのビット信号と、データ信号Ｄ１（０）〜Ｄ１（ｎ）のうち対応するビット信号がハイレベルである場合に、アンド回路３５０ないし３５ｎからハイレベルが出力される。加算器３５３は、アンド回路３５０ないし３５ｎの出力信号がハイレベルであるビットの個数を示す差分信号Ｓｈｈを出力する。差分信号Ｓｈｈは電圧レベルの遷移はせずハイレベルに維持される信号の数を示す。差分信号Ｓｈｈは信号線ＳｈｈＬを介してコイル電流算出器３２ｂに出力される。
【００５２】
コイル電流算出器３２ｂは、コイル電流算出器３２と同様に、差分検出器用ＦＦ３２０、３２１、演算器用ＦＦ３２４、遅延回路３２５、およびチョッパー回路３２６を備える。加えて、差分検出器用ＦＦ３２７、３２８、加算器３２９ａ、３２９ｂ、減算器３２２ａ、３２２ｂ、および演算器３２３ａを備える。入力線として、信号線ＳｈｌＬ、ＳｌｈＬ、ＳｌｌＬ、ＳｈｈＬ、クロック線ＣＬＫＬ、ゲイン信号線ＧＬ、およびしきい値信号線ＴＬが接続される。出力線として、信号線ＤａｃｉＬが接続される。
【００５３】
差分検出器用ＦＦ３２７は、信号線ＳｌｌＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで、加算器３４３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｌｌを取り込んで出力する。差分検出器用ＦＦ３２８は、信号線ＳｈｈＬとクロック線ＣＬＫＬとが接続され、クロック信号ＣＬＫの立ち上がりエッジで、加算器３５３で加算された数値が２進数表現されたビット列の信号である差分信号Ｓｈｈを取り込んで出力する。加算器３２９ａは、差分検出器用ＦＦ３２０、３２７に差分信号Ｓｈｌ、Ｓｌｌが取り込まれると、差分信号Ｓｈｌと差分信号Ｓｌｌとを加算し、加算結果に応じた信号を出力する。加算器３２９ｂは、差分検出器用ＦＦ３２１、３２８に差分信号Ｓｌｈ、Ｓｈｈが取り込まれると、差分信号Ｓｌｈと差分信号Ｓｈｈとを加算し、加算結果に応じた信号を出力する。
【００５４】
減算器３２２ａは、差分検出器用ＦＦ３２０に取り込まれた差分信号Ｓｈｌから、加算器３２９ｂによる差分信号Ｓｌｈと差分信号Ｓｈｈとの加算結果を減じた差分を差分信号Ｕｄａとして信号線ＵｄａＬに出力する。差分信号Ｕｄａは、データ信号ＤＱ（０）〜ＤＱ（ｎ）の遷移における、ハイレベルからローレベルに遷移する信号の数から、ローレベルからハイレベルに遷移される信号の数と電圧レベルの遷移はせずハイレベルに維持される信号の数との合計を差引いた数を示す。減算器３２２ｂは、差分検出器用ＦＦ３２１に取り込まれた差分信号Ｓｌｈから、加算器３２９ａによる差分信号Ｓｈｌと差分信号Ｓｌｌとの加算結果を減じた差分を差分信号Ｕｄｂとして信号線ＵｄｂＬに出力する。差分信号Ｕｄｂは、ローレベルからハイレベルに遷移するビット信号の数から、ハイレベルからローレベルに遷移されるビット信号の数と電圧レベルの遷移はせずローレベルに維持されるビット信号の数との合計を差引いた数を示す。
【００５５】
演算器３２３ａは、入力線として、信号線ＵｄａＬ、ＵｄｂＬ、ゲイン信号線ＧＬ、しきい値信号線ＴＬが接続され、出力線として、演算信号線ＮｃＬが接続される。入力される差分信号Ｕｄａの示す値と差分信号Ｕｄｂの示す値とが比較され、どちらの値が大きいか判断される。値が大きい信号がしきい値信号Ｔの示す値を上回る場合に、ゲイン信号Ｇにより値が調整された演算信号Ｎｃが演算され、演算信号線ＮｃＬを介して演算器用ＦＦ３２４に出力される。演算信号Ｎｃは、差分信号Ｕｄａと差分信号Ｕｄｂとの比較により求められるアシスト電流の向きを示すフラグ信号も含む。尚、差分信号Ｕｄａ、Ｕｄｂの示す値の両方が等しい場合や、両方が負の値を示す場合、または差分信号Ｕｄａ、差分信号Ｕｄｂのうち値が大きい信号の示す値がしきい値信号Ｔの示す値を下回る場合などには、演算は行われず、演算信号Ｎｃは出力されないとすることができる。つまり、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移の方向が、ハイレベルからローレベル、若しくはローレベルからハイレベルのどちらにも優勢でない場合には、アシスト電流は出力されないとする設定である。または、電圧レベルの遷移の方向がどちらかに優勢であっても、しきい値に満たない場合にも、アシスト電流は出力されないとする設定である。または、差分信号Ｕｄａ、Ｕｄｂの示す値の両方が等しい場合には、予め定められた電流の向きにアシスト電流を流すようにすることもできる。
【００５６】
コイル電流算出器３２ｂの演算器用ＦＦ３２４、遅延回路３２５、およびチョッパー回路３２６は、コイル電流算出器３２と同様であるため、ここでの説明は省略する。
【００５７】
データ信号ＤＱ（０）〜ＤＱ（ｎ）の出力の際、電圧レベルの遷移に必要な電流が、寄生のインダクタンス成分を有する電圧線ＶｄｅＬまたは接地線ＶｇＬ、および出力バッファ４を介して流れる。電圧線ＶｄｅＬの寄生のインダクタンスをインダクタンスＬｖとし、接地線ＶｇＬの寄生のインダクタンスをインダクタンスＬｇとする。また、電圧レベルの遷移時に出力バッファ４に印加される電源電圧をＶｉｏとする。
【００５８】
データ信号ＤＱ（０）〜ＤＱ（ｎ）の遷移において、ローレベルからハイレベルに遷移する信号の数を個数Ｎｌｈとする。電圧レベルがローレベルからハイレベルに遷移する際に信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）の１本に流れる電流をＩｈとする。電流Ｉｈの時間当たりの電流変化量はｄＩｈ／ｄｔである。インダクタンスＬｖに生じる逆起電力は、ローレベルからハイレベルに遷移する信号の数と信号線１本に生じる電流変化量とインダクタンスＬｖを乗じた値となる。また、データ信号ＤＱ（０）〜ＤＱ（ｎ）の遷移において、ハイレベルからローレベルに遷移する信号の数を個数Ｎｈｌとする。電圧レベルがハイレベルからローレベルに遷移する際に信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）１本に流れる電流をＩｌとする。Ｉｌの時間当たりの電流変化量はｄＩｌ／ｄｔである。インダクタンスＬｇに生じる逆起電力は、ハイレベルからローレベルに遷移する信号の数と信号線１本に生じる電流変化量とインダクタンスＬｇを乗じた値となる。
【００５９】
この場合、電圧Ｖｉｏは、電源電圧Ｖｄｅと接地電圧との差から、インダクタンスＬｖに生じる逆起電力（Ｎｌｈ・Ｌｖ・ｄＩｈ／ｄｔ）と、インダクタンスＬｇに生じる逆起電力（Ｎｈｌ・Ｌｇ・ｄＩｌ／ｄｔ）とを減じた値となる。電圧Ｖｉｏは、以下の式に表すことができる。
Ｖｉｏ＝Ｖｄｅ−Ｎｌｈ・Ｌｖ・ｄＩｈ／ｄｔ−Ｎｈｌ・Ｌｇ・ｄＩｌ／ｄｔ
よって、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルに遷移時には、出力バッファ４に印加される電源電圧は、電圧Ｖｄｅから電圧Ｖｉｏに減少する。
【００６０】
電流アシスト回路５は、制御用コイル５１に電流を流すことにより、電圧レベルの遷移時に信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）にアシスト電流を誘起させ、出力バッファ４の電源電圧の過渡的な減少を緩和するように動作する。信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）の信号線それぞれ１本に誘起される電流をアシスト電流Ｉａとする。データ信号ＤＱ（０）〜ＤＱ（ｎ）のうち、電圧レベルの遷移はせずハイレベルに維持されるデータ信号の個数を個数Ｎｈｈとし、ローレベルに維持されるデータ信号の個数を個数Ｎｌｌとする。
【００６１】
アシスト電流Ｉａが図８における（Ｌ⇒Ｈ）アシスト電流である場合、ローレベルからハイレベルに遷移する信号線を介してインダクタンスＬｖに流れる電流Ｉｈは、アシスト電流Ｉａ分小さくなる。このとき、インダクタンスＬｖに流れる電流はＩｈ−Ｉａである。（Ｌ⇒Ｈ）アシスト電流によるインダクタンスＬｖに流れる電流の減少分ΔＩｈは、個数Ｎｌｈとアシスト電流Ｉａとを乗じた値となる（ΔＩｈ＝Ｎｌｈ・Ｉａ）。
【００６２】
逆に、（Ｌ⇒Ｈ）アシスト電流であるアシスト電流Ｉａは、ハイレベルからローレベルに遷移する信号線およびローレベルに維持される信号線を介してインダクタンスＬｇに流れる電流Ｉｌに流れる電流Ｉｌに加算される。インダクタンスＬｇに流れる電流Ｉｌは、アシスト電流Ｉａ分増加する。このとき、インダクタンスＬｇに流れる電流はＩｌ＋Ｉａである。（Ｌ⇒Ｈ）アシスト電流によるインダクタンスＬｇに流れる電流の増加分ΔＩｌは、個数Ｎｈｌと個数Ｎｌｌとの合計と、アシスト電流Ｉａとを乗じた値となる（ΔＩｌ＝（Ｎｈｌ＋Ｎｌｌ）・Ｉａ）。
【００６３】
信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）の信号線に（Ｌ⇒Ｈ）アシスト電流としてアシスト電流Ｉａが誘起されるときの出力バッファ４の電源電圧を、電圧Ｖｉｏａとする。（Ｌ⇒Ｈ）アシスト電流によりインダクタンスＬｖに生じる逆起電力の低減効果は、インダクタンスＬｖに流れる電流の減少分ΔＩｈ（＝Ｎｌｈ・Ｉａ）による。電流の減少分ΔＩｈに係るインダクタンスＬｖに生じる逆起電力の相殺分（Ｎｌｈ・Ｌｖ・ｄＩａ／ｄｔ）である。
【００６４】
逆に、（Ｌ⇒Ｈ）アシスト電流によりインダクタンスＬｇに生じる逆起電力の増大効果は、インダクタンスＬｇに流れる電流の増加分ΔＩｌ（＝（Ｎｈｌ＋Ｎｌｌ）・Ｉａ）による。インダクタンスＬｇに生じる逆起電力の増大分（（Ｎｈｌ＋Ｎｌｌ）・Ｌｇ・ｄＩａ／ｄｔ）である。
【００６５】
よって、電圧Ｖｉｏａは、以下の式に表すことができる
Ｖｉｏａ＝Ｖｉｏ＋Ｎｌｈ・Ｌｖ・ｄＩａ／ｄｔ−（Ｎｈｌ＋Ｎｌｌ）・Ｌｇ・ｄＩａ／ｄｔ
【００６６】
個数ＮｌｈにインダクタンスＬｖを乗じた値が、個数Ｎｈｌと個数Ｎｌｌとの合計にインダクタンスＬｇを乗じた値以上であるとき、アシスト電流Ｉａによる、インダクタンスＬｖに生じる逆起電力の相殺分がインダクタンスＬｇに生じる逆起電力の増大分を上回る。つまり、アシスト効果が有効に働き、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移時の出力バッファ４の電源電圧の減少は改善される。ここで、インダクタンスＬｖとインダクタンスＬｇとは、略同等の値であるとすることができるので、ローレベルからハイレベルに遷移する信号数（個数Ｎｌｈ）がハイレベルからローレベルに遷移する信号数（個数Ｎｈｌ）およびローレベルに維持される信号の数（個数Ｎｌｌ）の合計より大きい場合が、（Ｌ⇒Ｈ）アシスト電流が有効である場合となる。
【００６７】
一方、アシスト電流Ｉａが図８における（Ｈ⇒Ｌ）アシスト電流である場合、ハイレベルからローレベルに遷移する信号線を介してインダクタンスＬｇに流れる電流Ｉｌは、アシスト電流Ｉａ分小さくなる。このとき、インダクタンスＬｇに流れる電流はＩｌ−Ｉａである。（Ｈ⇒Ｌ）アシスト電流によるインダクタンスＬｇに流れる電流の減少分ΔＩｌは、個数Ｎｈｌとアシスト電流Ｉａとを乗じた値となる（ΔＩｌ＝−Ｎｈｌ・Ｉａ）。
【００６８】
逆に、（Ｈ⇒Ｌ）アシスト電流であるアシスト電流Ｉａは、ローレベルからハイレベルに遷移する信号線およびハイレベルに維持される信号線を介してインダクタンスＬｖに流れる電流Ｉｈに加算される。インダクタンスＬｖに流れる電流Ｉｈは、アシスト電流Ｉａ分増加する。このとき、インダクタンスＬｖに流れる電流はＩｈ＋Ｉａである。（Ｈ⇒Ｌ）アシスト電流によるインダクタンスＬｖに流れる電流の増加分ΔＩｈは、個数Ｎｌｈと個数Ｎｈｈとの合計と、アシスト電流Ｉａとを乗じた値となる（ΔＩｈ＝（Ｎｌｈ＋Ｎｈｈ）・Ｉａ）。
【００６９】
信号線ＤＱＬ（０）〜ＤＱＬ（ｎ）の信号線に（Ｈ⇒Ｌ）アシスト電流としてアシスト電流Ｉａが誘起されるときの出力バッファ４の電源電圧を、電圧Ｖｉｏａとする。（Ｈ⇒Ｌ）アシスト電流によりインダクタンスＬｇに生じる逆起電力の低減効果は、インダクタンスＬｇに流れる電流の減少分ΔＩｌ（＝−Ｎｈｌ・Ｉａ）による。電流の減少分ΔＩｌに係るインダクタンスＬｇに生じる逆起電力の相殺分（Ｎｈｌ・Ｌｇ・ｄＩａ／ｄｔ）である。
【００７０】
逆に、（Ｈ⇒Ｌ）アシスト電流によりインダクタンスＬｖに生じる逆起電力の増大効果は、インダクタンスＬｖに流れる電流の増加分ΔＩｈ（＝（Ｎｌｈ＋Ｎｈｈ）・Ｉａ）による。インダクタンスＬｖに生じる逆起電力の増大分（（Ｎｌｈ＋Ｎｈｈ）・Ｌｖ・ｄＩａ／ｄｔ）である。
【００７１】
よって、電圧Ｖｉｏａは、以下の式に表すことができる
Ｖｉｏａ＝Ｖｉｏ＋Ｎｈｌ・Ｌｇ・ｄＩａ／ｄｔ−（Ｎｌｈ＋Ｎｈｈ）・Ｌｖ・ｄＩａ／ｄｔ
【００７２】
個数ＮｈｌにインダクタンスＬｇを乗じた値が、個数Ｎｌｈと個数Ｎｈｈとの合計にインダクタンスＬｖを乗じた値以上であるとき、アシスト電流Ｉａによる、インダクタンスＬｇに生じる逆起電力の相殺分がインダクタンスＬｖに生じる逆起電力の増大分を上回る。つまり、アシスト効果が有効に働き、データ信号ＤＱ（０）〜ＤＱ（ｎ）の電圧レベルの遷移時の出力バッファ４の電源電圧の減少は改善される。ここで、インダクタンスＬｖとインダクタンスＬｇとは、略同等の値であるとすることができるので、ハイレベルからローレベルに遷移する信号数（個数Ｎｈｌ）がローレベルからハイレベルに遷移する信号数（個数Ｎｌｈ）およびハイレベルに維持される信号の数（個数Ｎｈｈ）の合計より大きい場合が、（Ｈ⇒Ｌ）アシスト電流が有効である場合となる。
【００７３】
図１０は、実施形態に係る出力回路１を備える半導体装置（実装基板）１０の平面図である。半導体装置（実装基板）１０は、ベアチップ１１、およびチップ基板１２を備え、ベアチップ１１を、チップ基板１２に実装したものである。また、図１１は、実施形態に係る半導体装置（実装基板）１０の断面図である。半導体装置（実装基板）１０における制御コイル５１の部分の断面図である。
【００７４】
半導体装置（実装基板）１０において、データ信号ＤＱ（０）〜ＤＱ（ｎ）を出力する出力回路１は、ベアチップ１１、およびチップ基板１２に跨って配置される。出力制御回路２、コイル電流制御回路３、出力バッファ４は、ベアチップ１１に配置され、電流アシスト回路５は、ベアチップ１１、チップ基板１２に跨って配置される。チップ基板１２は、例えばガラスエポキシ樹脂のような汎用樹脂からなる層間絶縁層１２１を挟んで上層配線層１２０と下層配線層１２２との２層の配線層を備える多層配線基板である。上層配線層１２０、下層配線層１２２には、導電経路を設けるため配線パターンが、エッチング処理等により形成される。ベアチップ１１は、上層配線層１２０、層間絶縁層１２１の一部が除去された凹部に収納される。磁心５０は、上層配線層１２０と下層配線層１２２との間に配置される。磁心５０の材質は、一般的には、鉄、フェライト等の磁心材料である。この他にも、上層配線層１２０、下層配線層１２２などの配線パターンに用いられる材料と同じ材料を使用することもできる。磁心５０は、層間絶縁層１２１の形成時に埋め込まれて形成される。または、磁心５０を樹脂等でモールドした部品をベアチップ１１の実装と実装することも考えられる。また、磁心５０の形状は、棒状の他、リング状であってもよい。リング状とすれば、磁束の漏れを抑えることが可能である。
【００７５】
ベアチップ１１は、上面に、電極パッドを有し、下面に、ベアチップ１１を貫くシリコン貫通電極（以降、ＴＳＶ）を有する。ＤＡＣ３３の２つの出力端子の一方に接続される電流線Ｄａｃｏ０Ｌは、図１１に図示しないＴＳＶに接続され、ベアチップ１１の下面に取り出される。更に、バンプを介して、下層配線層１２２にある下層配線Ｗ０に接続される。下層配線Ｗ０は磁心５０の下方を横切り、チップ基板の上面に形成されるランドＬａ１の直下に導かれる。下層配線Ｗ０とランドＬａ１とは、層間絶縁層１２１を垂直に貫通するスルーホール（不図示）を介して接続される。以上の説明のように、電流線Ｄａｃｏ０Ｌと上層配線層１２０にあるランドＬａ１とは、下層配線Ｗ０が磁心５０の下方を磁心５０を横切るように配線されて接続される。更に、ランドＬａ１は、電流線Ｄａｃｏ０Ｌとスルーホール（不図示）との接合部に隣接するパッドＰ１との間で、ボンディングワイヤＢｗ１で接続される。ボンディングワイヤＢｗ１は、磁心５０の上方を横切るように配線される。
【００７６】
パッドＰ１は、ＴＳＶＴｓ１、バンプＢ１を介して、下層配線Ｗ０に隣接する下層配線Ｗ１に接続される。下層配線Ｗ１は、層間絶縁層１２１を垂直に貫通するスルーホールＴｈ２を介してランドＬａ２に接続される。ランドＬａ２は、パッドＰ１に隣接するパッドとの間で、ボンディングワイヤで接続される。ボンディングワイヤは、磁心５０の上方を横切るように配線される。
【００７７】
以下同様に、ランドＬａｎｃを介してパッドＰｎｃに至るまで、磁心５０の下方と上方とを順次横切るように配線がコイル状に接続され、制御用コイル５１が形成される。パッドＰｎｃは、ＤＡＣ３３の２つの出力端子の他方に接続される電流線Ｄａｃｏ１Ｌを介してＤＡＣ３３に接続される。
【００７８】
また、出力バッファ回路４０に接続される信号線ＤＱＬ（０）はパッドＰＤＱ０に接続される。ボンディングワイヤＢＤＱ０は、磁心５０の上方を横切るようにパッドＰＤＱ０と、ランドＬａＤＱ０とを接続する。出力バッファ回路４０に接続される電圧線ＶｄｅＬは、ＴＳＶ、バンプを介して、磁心５０の下方を横切る下層配線Ｗｖ０に接続される。下層配線Ｗｖ０は、磁心５０の下方を横切って、層間絶縁層１２１を垂直に貫通するスルーホールを介して電圧線ＶｄｅＬとランドＬａｖ０とを接続する。同様に、出力バッファ回路４０に接続される接地線ＶｇＬは、ＴＳＶ、バンプを介して、磁心５０の下方を横切る下層配線Ｗｇ０に接続される。下層配線Ｗｇ０は、磁心５０の下方を横切って、層間絶縁層１２１を垂直に貫通するスルーホールを介して接地線ＶｇＬとランドＬａｇ０とを接続する。これにより、ボンディングワイヤＢＤＱ０と、下層配線Ｗｖ０あるいは下層配線Ｗｇ０とは、磁心５０を囲むコイルを成す。制御用コイル５１は、磁心５０を介して、ボンディングワイヤＢＤＱ０と、下層配線Ｗｖ０あるいは下層配線Ｗｇ０とによるコイルと磁気的に結合される。電源電圧Ｖｄｅおよび接地電圧は、ランドＬａｖ０ないしＬａｖｎ、ランドＬａｇ０ないしＬａｇｎに分岐される。また、電源電圧Ｖｄｅおよび接地電圧は、下層配線Ｗｖ０、Ｗｇ０を介して、ベアチップ１１に入力されてから、ベアチップ１１内部で分岐されてもよい。
【００７９】
ここで、チップ基板１２は上層配線層１２０と下層配線層１２２との２層に限られない。配線層が一層である場合において、磁心５０は、部品としてチップ基板１２上に実装される。配線層が一層であるため、層間絶縁層を垂直に貫通するスルーホールは存在しない。この場合、磁心５０を横切る配線のうちスルーホールにより担われていた部分は、ボンディングワイヤにより担われることとなる。磁心５０の下方を横切る配線と、磁心５０を上方を横切るボンディングワイヤとにより、磁心５０に巻回される制御用コイル５１が形成される。
【００８０】
また、電流アシスト回路５を半導体チップ１１に配置してもよい。この場合、半導体チップ１１の多層配線を用い、磁心５０と制御用コイル５１を形成する。磁心５０は、多層配線のうち中間層にある中間配線層により形成される。また、半導体チップ１１内に磁性材料を埋め込む等の製造プロセスがあれば利用することができる。制御用コイル５１は、中間配線層により形成された磁心５０を囲む、上下層の配線層、ビアコンタクトにより形成される。
【００８１】
また、制御用コイル５１は、チップ基板１２に埋め込まれる磁心５０を囲む上層配線、下層配線、スルーホールにより形成されてもよい。
【００８２】
図１２に示す半導体装置（実装基板）１０ａは、半導体装置（実装基板）の別例を示す平面図である。半導体装置（実装基板）１０ａは、コイル部品５３、半導体パッケージ１１ａ、およびプリント基板１２ａを備える。また、図１３は、半導体装置（実装基板）１０ａを後述するアウターリードＬｅｖ０側から見た図である。
【００８３】
半導体装置（実装基板）１０ａにおいて、データ信号ＤＱ（０）〜ＤＱ（ｎ）を出力する出力回路１ａは、半導体パッケージ１１ａ、プリント基板１２ａに跨って配置される。出力制御回路２、コイル電流制御回路３、および出力バッファ４は、半導体パッケージ１１ａに配置され、電流アシスト回路５ａは、プリント基板１２ａに配置される。プリント基板１２ａは、例えばガラスエポキシ樹脂のような汎用樹脂からなる基板表面に配線層１２０ａを備える。配線層１２０ａには、導電経路を設けるため配線パターンが、エッチング処理等により形成される。
【００８４】
半導体パッケージ１１ａは、ベアチップを、モールドしたものであり、ベアチップと外部とを電気的に接続するため側面には外部接続端子であるアウターリードＬｅｖ０ないしＬｅｖｎ、ＬｅＤＱ０ないしＬｅＤＱｎ、Ｌｅｇ０ないしＬｅｇｎ、Ｌｅ０、およびＬｅ１が接続される。半導体パッケージ１１ａは、プリント基板１２ａの表面に実装される。
【００８５】
コイル部品５３は、磁心５０ａの一端に銅線を巻回して形成した制御コイル５１ａと心材となる磁心５０ａとを組み合わせて樹脂等でモールドした部品である。磁心５０ａは、磁性材料であれば特に制限されず、鉄、フェライト等、これら複合材料などが適用可能である。半導体パッケージ１１ａに配置されるＤＡＣ３３は、電流線Ｄａｃｏ０Ｌ、アウターリードＬｅ０を介してコイル部品５３の端子の一方に接続され、電流線Ｄａｃｏ１Ｌ、アウターリードＬｅ１を介してコイル部品５３の端子の他方に接続される。
【００８６】
出力バッファ回路４０に接続される電圧線ＶｄｅＬ、信号線ＤＱＬ（０）、接地線ＶｇＬは、それぞれ半導体パッケージ１１ａのアウターリードＬｅｖ０、ＬｅＤＱ０、Ｌｅｇ０に接続される。アウターリードＬｅｖ０とアウターリードＬｅＤＱ０とは、リードの曲げ位置が異なる（図１３を参照）。アウターリードＬｅｖ０は、磁心５０ａの手前でプリント基板１２ａの表面方向に曲がり、磁心５０ａの下方を横切る配線パターンである配線Ｗｖ０ａに接続される。アウターリードＬｅＤＱ０は、磁心５０ａの上方を横切った先でプリント基板１２ａの表面方向に曲がり、プリント基板１２ａの配線パターンである配線ＷＤＱ０ａに接続される。アウターリードＬｅｇ０は、アウターリードＬｅｖ０と同様である。磁心５０ａの手前でプリント基板１２ａの表面方向に曲がり、磁心５０ａの下方を横切る配線パターンである配線Ｗｇ０ａに接続される。これにより、アウターリードＬｅＤＱ０と、配線Ｗｖ０ａあるいは配線Ｗｇ０ａとは、磁心５０ａを囲むコイルを成す。制御用コイル５１ａは、磁心５０ａを介して、アウターリードＬｅＤＱ０と、配線Ｗｖ０ａあるいは配線Ｗｇ０ａとによるコイルと磁気的に結合される。電源電圧Ｖｄｅおよび接地電圧は、配線Ｗｖ０ａないしＷｖｎａ、および配線Ｗｇ０ａないしＷｇｎａに分岐される。また、電源電圧Ｖｄｅおよび接地電圧は、配線Ｗｖ０ａ、アウターリードＬｅｖ０、および配線Ｗｇ０ａ、アウターリードＬｅｇ０を介して、半導体パッケージ１１ａに入力されてから、半導体パッケージ１１ａの内部で分岐されてもよい。この場合、出力バッファ回路４０ないし４ｎごとに、電源電圧Ｖｄｅおよび接地電圧用のアウターリードを用意する必要がなくなり、半導体パッケージ１１ａのアウターリードを削減することができる。
【００８７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、しきい値信号Ｔ、およびゲイン信号Ｇは、複数の値を与えられてもよい。この場合、しきい値信号Ｔは多段階に設定される。それぞれのしきい値Ｔの示す値に対応するゲインとなるように、ゲイン信号Ｇが設定される。例えば、しきい値Ｔに４つの値が設けられるとき、しきい値Ｔの高い順にしきい値Ｔ０、Ｔ１、Ｔ２、Ｔ３とし、これらに対応するゲイン信号Ｇをゲイン信号Ｇ０、Ｇ１、Ｇ２、Ｇ３とする。差分信号Ｕｄの示す値が、しきい値Ｔ０を上回る場合にはしきい値Ｔ０に対応するゲイン信号Ｇ０により値が調整された演算信号Ｎｃが演算される。しきい値Ｔ１を上回りしきい値Ｔ０を下回る場合には、しきい値Ｔ１に対応するゲイン信号Ｇ１により値を調整された演算信号Ｎｃが演算される。しきい値Ｔ２を上回りしきい値Ｔ１を下回る場合には、ゲイン信号Ｇ２が適用され、しきい値Ｔ３を上回りしきい値Ｔ２を下回る場合には、ゲイン信号Ｇ３が適用される。ゲイン信号Ｇ１と同様に、ゲイン信号Ｇ２またはＧ３により値を調整された演算信号Ｎｃが演算される。しきい値Ｔ３を下回る場合には演算は行われず、演算信号Ｎｃは出力されない。
また、定電流源Ｉ０ないしＩ３は、接地電圧とスイッチＳＷ０ないしＳＷ３との間に介在してもよい。この場合、接地電圧、定電流源Ｉ０ないしＩ３、スイッチＳＷ１ないしＳＷ３、および電流線Ｄａｃｏ０Ｌを介して、制御用コイル５１からコイル電流Ｄａｃｏは、接地電圧に排出される。この場合、電流線Ｄａｃｏ１Ｌは電源電圧Ｖｄｅに接続される。
【００８８】
ここで、コイル電流制御回路３は制御部の一例、出力回路１は電子回路の一例、データＦＦ２１はフリップフロップ回路の一例、アンド回路３００ないし３０ｎはＨＬ検出部の一例、アンド回路３１０ないし３１ｎはＬＨ検出部の一例、ノア回路３４０ないし３４ｎはＬＬ検出部の一例、アンド回路３５０ないし３５ｎはＨＨ検出部の一例、加算器３０３はＨＬ加算器の一例、加算器３１３のＬＨ加算器の一例である。
【符号の説明】
【００８９】
１ 出力回路
２ 出力制御回路
３、３ａ コイル電流制御回路
４ 出力バッファ
５ 電流アシスト回路
２０、２１ データＦＦ
２２ 出力段ＦＦ
３０、３１、３４，３５ 差分検出器
３２、３２ａ、３２ｂ コイル電流算出器
３３、３３ａ、３３ｂ ＤＡＣ
３００〜３０ｎ、３１０〜３１ｎ アンド回路
３０３、３１３ 加算器
【特許請求の範囲】
【請求項１】
出力バッファ回路と、
前記出力バッファ回路から出力される出力信号が伝搬する出力線と、
前記出力バッファ回路に電源を供給する電源線あるいは接地線の少なくとも何れか一方と、
前記出力線と前記電源線あるいは前記接地線とにより囲まれる磁心と、
前記磁心に巻回される制御コイルと、
前記出力信号の遷移を前もって検出し検出結果に応じて前記制御コイルへの電流供給を制御する制御部とを備え、
前記出力信号の遷移方向に応じて、前記制御コイルからの電磁誘導により前記出力線の信号遷移をアシストするアシスト電流を流すことを特徴とする電子回路。
【請求項２】
前記出力バッファ回路に至る経路にフリップフロップ回路を備え、
前記制御部は、前記フリップフロップ回路の入出力間の信号の論理レベルの違いを検出する検出部を備えることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記検出部は、
前記フリップフロップ回路から出力される信号の論理レベルがハイレベルであり、前記フリップフロップ回路に入力される信号の論理レベルがローレベルであることを検出するＨＬ検出部と、
前記フリップフロップ回路から出力される信号の論理レベルがローレベルであり、前記フリップフロップ回路に入力される信号の論理レベルがハイレベルであることを検出するＬＨ検出部とを備え、
前記制御部は、前記ＨＬまたはＬＨ検出部による検出に応じて、前記制御コイルへの電流供給の方向を制御する演算部を備え、
前記演算部は前記制御コイルへの電流供給の方向を制御することにより、前記出力線に、前記ＨＬ検出部の検出に応じてシンク電流と同方向に前記アシスト電流を誘起し、前記ＬＨ検出部の検出に応じてソース電流と同方向に前記アシスト電流を誘起することを特徴とする請求項２に記載の電子回路。
【請求項４】
前記出力バッファ回路を複数備え、
前記制御部は、
前記ＨＬ検出部により検出される信号数を計数するＨＬ加算器と、
前記ＬＨ検出部により検出される信号数を計数するＬＨ加算器と、
前記ＨＬ加算器の計数値と前記ＬＨ加算器の計数値との差分値を算出する減算器とを備え、
前記演算部は、前記減算器により算出される前記差分値が基準値を越える場合に、前記制御コイルへの電流供給を行なうことを特徴とする請求項３に記載の電子回路。
【請求項５】
前記検出部は、
前記フリップフロップ回路から出力される信号の論理レベルがハイレベルであり、前記フリップフロップ回路に入力される信号の論理レベルがローレベルであることを検出するＨＬ検出部と、
前記フリップフロップ回路から出力される信号の論理レベルがローレベルであり、前記フリップフロップ回路に入力される信号の論理レベルがハイレベルであることを検出するＬＨ検出部と、
前記フリップフロップ回路から入出力の信号の論理レベルがともにハイレベルであることを検出するＨＨ検出部と、
前記フリップフロップ回路から入出力の信号の論理レベルがともにローレベルであることを検出するＬＬ検出部とを備え、
前記出力バッファ回路を複数備え、
前記制御部は、
前記ＨＬ検出部により検出される信号数を計数するＨＬ加算器と、
前記ＬＨ検出部により検出される信号数を計数するＬＨ加算器と、
前記ＨＨ検出部により検出される信号数を計数するＨＨ加算器と、
前記ＬＬ検出部により検出される信号数を計数するＬＬ加算器と、
前記ＨＬ加算器の計数値から前記ＬＨおよびＨＨ加算器の計数値を減ずる第１減算器と、
前記ＬＨ加算器の計数値から前記ＨＬおよびＬＬ加算器の計数値を減ずる第２減算器と、
前記第１または第２減算器の減算結果が基準値を越える場合に、前記制御コイルへの電流供給の方向を制御する演算部とを備え、
前記演算部は前記制御コイルへの電流供給の方向を制御することにより、前記出力線に、前記第１減算器の減算結果が基準値を越える場合にシンク電流と同方向に前記アシスト電流を誘起し、前記第２減算器の減算結果が基準値を越える場合にソース電流と同方向に前記アシスト電流を誘起することを特徴とする請求項２に記載の電子回路。
【請求項６】
前記制御部は、
前記アシスト電流を流し始めるタイミングを調整する遅延部を備え、
前記遅延部は、前記フリップフロップ回路に入力される信号が前記出力バッファ回路から出力されるまでの時間から、前記制御部による信号の論理レベルの検出から前記制御コイルへの電流供給までの時間との差時間に応じた遅延を付与することを特徴とする請求項２ないし５の何れか１項に記載の電子回路。
【請求項７】
前記磁心は閉ループをなすことを特徴とする請求項１ないし６の何れか１項に記載の電子回路。
【請求項８】
磁心と、
前記磁心の一部に巻回される制御コイルと、
出力バッファ回路と、前記出力バッファ回路から出力される出力信号の遷移を前もって検出し検出結果に応じて前記制御コイルへの電流供給を制御する制御部とを備える電子回路が収納された半導体パッケージとを備え、
前記半導体パッケージは、
前記出力バッファ回路から出力される出力信号を伝搬する出力線リードと、
前記出力バッファ回路に電源を供給する電源線リードあるいは接地線リードの少なくとも何れか一方とを備え、
前記出力線リードと前記電源線あるいは接地線リードとは、外方に導かれる線長が異なり、前記磁心は前記出力線リードと前記電源線あるいは接地線リードとに挟まれて実装されることを特徴とする実装基板。
【請求項１】
出力バッファ回路と、
前記出力バッファ回路から出力される出力信号が伝搬する出力線と、
前記出力バッファ回路に電源を供給する電源線あるいは接地線の少なくとも何れか一方と、
前記出力線と前記電源線あるいは前記接地線とにより囲まれる磁心と、
前記磁心に巻回される制御コイルと、
前記出力信号の遷移を前もって検出し検出結果に応じて前記制御コイルへの電流供給を制御する制御部とを備え、
前記出力信号の遷移方向に応じて、前記制御コイルからの電磁誘導により前記出力線の信号遷移をアシストするアシスト電流を流すことを特徴とする電子回路。
【請求項２】
前記出力バッファ回路に至る経路にフリップフロップ回路を備え、
前記制御部は、前記フリップフロップ回路の入出力間の信号の論理レベルの違いを検出する検出部を備えることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記検出部は、
前記フリップフロップ回路から出力される信号の論理レベルがハイレベルであり、前記フリップフロップ回路に入力される信号の論理レベルがローレベルであることを検出するＨＬ検出部と、
前記フリップフロップ回路から出力される信号の論理レベルがローレベルであり、前記フリップフロップ回路に入力される信号の論理レベルがハイレベルであることを検出するＬＨ検出部とを備え、
前記制御部は、前記ＨＬまたはＬＨ検出部による検出に応じて、前記制御コイルへの電流供給の方向を制御する演算部を備え、
前記演算部は前記制御コイルへの電流供給の方向を制御することにより、前記出力線に、前記ＨＬ検出部の検出に応じてシンク電流と同方向に前記アシスト電流を誘起し、前記ＬＨ検出部の検出に応じてソース電流と同方向に前記アシスト電流を誘起することを特徴とする請求項２に記載の電子回路。
【請求項４】
前記出力バッファ回路を複数備え、
前記制御部は、
前記ＨＬ検出部により検出される信号数を計数するＨＬ加算器と、
前記ＬＨ検出部により検出される信号数を計数するＬＨ加算器と、
前記ＨＬ加算器の計数値と前記ＬＨ加算器の計数値との差分値を算出する減算器とを備え、
前記演算部は、前記減算器により算出される前記差分値が基準値を越える場合に、前記制御コイルへの電流供給を行なうことを特徴とする請求項３に記載の電子回路。
【請求項５】
前記検出部は、
前記フリップフロップ回路から出力される信号の論理レベルがハイレベルであり、前記フリップフロップ回路に入力される信号の論理レベルがローレベルであることを検出するＨＬ検出部と、
前記フリップフロップ回路から出力される信号の論理レベルがローレベルであり、前記フリップフロップ回路に入力される信号の論理レベルがハイレベルであることを検出するＬＨ検出部と、
前記フリップフロップ回路から入出力の信号の論理レベルがともにハイレベルであることを検出するＨＨ検出部と、
前記フリップフロップ回路から入出力の信号の論理レベルがともにローレベルであることを検出するＬＬ検出部とを備え、
前記出力バッファ回路を複数備え、
前記制御部は、
前記ＨＬ検出部により検出される信号数を計数するＨＬ加算器と、
前記ＬＨ検出部により検出される信号数を計数するＬＨ加算器と、
前記ＨＨ検出部により検出される信号数を計数するＨＨ加算器と、
前記ＬＬ検出部により検出される信号数を計数するＬＬ加算器と、
前記ＨＬ加算器の計数値から前記ＬＨおよびＨＨ加算器の計数値を減ずる第１減算器と、
前記ＬＨ加算器の計数値から前記ＨＬおよびＬＬ加算器の計数値を減ずる第２減算器と、
前記第１または第２減算器の減算結果が基準値を越える場合に、前記制御コイルへの電流供給の方向を制御する演算部とを備え、
前記演算部は前記制御コイルへの電流供給の方向を制御することにより、前記出力線に、前記第１減算器の減算結果が基準値を越える場合にシンク電流と同方向に前記アシスト電流を誘起し、前記第２減算器の減算結果が基準値を越える場合にソース電流と同方向に前記アシスト電流を誘起することを特徴とする請求項２に記載の電子回路。
【請求項６】
前記制御部は、
前記アシスト電流を流し始めるタイミングを調整する遅延部を備え、
前記遅延部は、前記フリップフロップ回路に入力される信号が前記出力バッファ回路から出力されるまでの時間から、前記制御部による信号の論理レベルの検出から前記制御コイルへの電流供給までの時間との差時間に応じた遅延を付与することを特徴とする請求項２ないし５の何れか１項に記載の電子回路。
【請求項７】
前記磁心は閉ループをなすことを特徴とする請求項１ないし６の何れか１項に記載の電子回路。
【請求項８】
磁心と、
前記磁心の一部に巻回される制御コイルと、
出力バッファ回路と、前記出力バッファ回路から出力される出力信号の遷移を前もって検出し検出結果に応じて前記制御コイルへの電流供給を制御する制御部とを備える電子回路が収納された半導体パッケージとを備え、
前記半導体パッケージは、
前記出力バッファ回路から出力される出力信号を伝搬する出力線リードと、
前記出力バッファ回路に電源を供給する電源線リードあるいは接地線リードの少なくとも何れか一方とを備え、
前記出力線リードと前記電源線あるいは接地線リードとは、外方に導かれる線長が異なり、前記磁心は前記出力線リードと前記電源線あるいは接地線リードとに挟まれて実装されることを特徴とする実装基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−４２３６８（Ｐ２０１３−４２３６８Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７７９８７（Ｐ２０１１−１７７９８７）
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１６日（２０１１．８．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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