電気光学装置、電気光学装置の駆動方法および電子機器
【課題】シリコン基板にＯＬＥＤのような発光素子を含む画素回路を形成する。
【解決手段】画素回路が配列する表示部１００と、表示部１００から離間して囲むように設けられ、複数の画素回路を駆動する走査線駆動回路１４０、データ線駆動回路１５０とがシリコン基板に形成される。Ｎウェル１０４は、表示部１００にわたって連続的に形成される。複数の画素回路の各々は、それぞれ複数のトランジスターを有し、当該トランジスターはＮウェル１０４に共通に形成されるとともに、基板電位を共通である。表示部１００におけるＮウェル１０４は導電型の異なるＰ型半導体基板領域１０２で囲まれる。
【解決手段】画素回路が配列する表示部１００と、表示部１００から離間して囲むように設けられ、複数の画素回路を駆動する走査線駆動回路１４０、データ線駆動回路１５０とがシリコン基板に形成される。Ｎウェル１０４は、表示部１００にわたって連続的に形成される。複数の画素回路の各々は、それぞれ複数のトランジスターを有し、当該トランジスターはＮウェル１０４に共通に形成されるとともに、基板電位を共通である。表示部１００におけるＮウェル１０４は導電型の異なるＰ型半導体基板領域１０２で囲まれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に画素回路を形成した電気光学装置、電気光学装置の駆動方法および電子機器に関する。
【背景技術】
【０００２】
近年、発光素子や液晶素子などの電気光学素子を用いた電気光学装置が各種提案されている。この電気光学装置では、ガラス基板に、走査線とデータ線との交差に対応して画素回路が形成された構成が一般的である。この画素回路には、上記電気光学素子のほか、トランジスターが含まれる。このトランジスターは、ガラス基板に画素回路が形成される関係上、一般的には薄膜トランジスターで構成される。
一方、近年では、表示サイズの小型化や表示の高精細化などを目的として、電気光学装置をガラス基板ではなく、シリコン基板に代表される半導体基板に形成する技術が提案されている（例えば特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００７／０２３６４４０号明細書
【特許文献２】特開２００９−１５２１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体基板に画素回路を形成する際には、ガラス基板に形成する場合と比較して種々の問題が発生する。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、半導体基板に画素回路を形成する場合の諸問題を考慮した電気光学装置、電気光学装置の駆動方法および電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために本発明に係る電気光学装置は、複数の画素回路が配列された表示部と、前記表示部の外側に前記表示部から離間して配置され、前記複数の画素回路を駆動するための信号を出力する駆動回路と、が半導体基板に形成された電気光学装置であって、前記表示部を構成する複数の画素回路は単一の第１ウェルで形成され、前記複数の画素回路の各々は１または複数のトランジスターを有し、当該トランジスターは前記単一のウェル内に形成されるとともに、共通の基板電位が供給され、前記駆動回路は複数のトランジスターを有し、前記駆動回路を構成する複数のトランジスターのうち少なくとも一つのトランジスターが第２ウェル内に形成され、前記第１ウェルの導電型と前記第２ウェルの導電型とは同じであり、平面視で前記第１ウェルと前記第２ウェルとは互いに分離されていることを特徴とする。
本発明では、表示部における単一のウェルは、これとは異なる極性のウェルによって囲まれる。このため、本発明によれば、駆動回路の動作に伴って発生するノイズが表示部に伝播しにくくなるので、表示に与える影響を小さく抑えることができる。
【０００６】
本発明において、前記画素回路は、スイッチングトランジスターと電気光学素子とを含み、前記スイッチングトランジスターはオンしたときに、前記電気光学素子の目標輝度に応じた電圧を供給する構成としても良い。この構成において、前記画素回路は、駆動トランジスターを含み、前記電気光学素子は、流れる電流に応じた輝度で発光する発光素子であり、前記駆動トランジスターおよび前記発光素子は、第１電源と第２電源との間に直列に接続され、前記駆動トランジスターは、前記スイッチングトランジスターがオンしたときに供給された電圧に応じた電流を前記発光素子に供給する態様が好ましい。この態様によれば、スイッチングトランジスターと駆動トランジスターとは共通の基板電位になるとともに、表示部における単一チャネル型の基板電位が安定化するので、駆動トランジスターが流す電流の安定化が図られる。
ここで、前記基板電位を前記第１電源の電位と等しくすると、別途の給電線を設けなくて済むので、構成の簡易化が図られる。一方、前記基板電位を前記第１電源とは異ならせても良い。
【０００７】
本発明において、前記駆動トランジスターは、ゲートが共通接続された２以上のトランジスターを直列接続したものであって、当該２以上のトランジスターの基板電位を共通とした構成としても良い。この構成によれば、電源電圧を高くしても、トランジスターの耐圧を高めなくて済む。
また、本発明において、平面視で、前記駆動回路が設けられる駆動部のうち、前記表示部と対向する側には、前記表示部と同じ極性のウェルが形成された構成としても良い。この構成によれば、駆動回路の動作に伴って発生するノイズ等が、より表示部に伝播しにくくなる。
なお、本発明は、電気光学装置のほか、電気光学装置の駆動方法や、当該電気光学装置を有する電子機器として概念することも可能である。電子機器は、典型的には、ヘッドマウント・ディスプレイや電子ビューファイダーのなどの表示装置が挙げられる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る電気光学装置を示す斜視図である。
【図２】電気光学装置における各部の配置を示す平面図である。
【図３】電気光学装置の電気的な構成を示すブロック図である。
【図４】電気光学装置におけるウェルの領域を示す図である。
【図５】電気光学装置の要部断面図である。
【図６】電気光学装置における画素回路を示す図である。
【図７】電気光学装置の動作を示す図である。
【図８】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図９】実施形態に係る電気光学装置を用いたＨＭＤを示す斜視図である。
【図１０】ＨＭＤの光学構成を示す図である。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施形態に係る電気光学装置１を示す斜視図である。
この図に示される電気光学装置１は、例えばヘッドマウント・ディスプレイ（ＨＭＤ）に適用されて画像を表示するマイクロ・ディスプレイ１０を含む。マイクロ・ディスプレイ１０は、複数の画素回路や当該画素回路を駆動する駆動回路などがシリコンに代表される半導体基板に形成された有機ＥＬ装置であって、画素回路には、発光素子の一例である有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）が含まれる。なお、以下の記載では、本発明に好適な半導体基板としてシリコン基板を例として説明するが、その他の公知の半導体材料からなる半導体基板も同様に本発明に適用可能である。
マイクロ・ディスプレイ１０は、表示部で開口する枠状のケース１２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板１４の一端が接続されている。ＦＰＣ基板１４の他端には、複数の端子１６が設けられ、図示省略された回路モジュールに接続される。端子１６に接続される回路モジュールは、マイクロ・ディスプレイ１０の電源回路および制御回路を兼ねており、ＦＰＣ基板１４を介して各種の電位を給電するほか、データ信号や制御信号などを供給する。
【００１０】
図２は、マイクロ・ディスプレイ１０において各部の配置を示す平面図であり、図３は、マイクロ・ディスプレイ１０における電気的な構成を示すブロック図である。なお、図２においては、説明の便宜上、図１におけるケース１２を取り外した状態としている。
図２において、表示部１００は、平面視したときに例えば対角で１インチ程度であって、左右方向に横長の長方形の形状となっている。詳細について図３を参照して説明すると、表示部１００には、ｍ行の走査線１１２が図において左右方向に沿って設けられ、ｎ列のデータ線１１４が、上下方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられている。このため、画素回路１１０は、表示部１００において、ｍ行の走査線１１２とｎ列のデータ線１１４との各交差に対応してマトリクス状に配列している。
【００１１】
ｍ、ｎは、いずれも自然数である。また、走査線１１２および画素回路１１０のマトリクスのうち、行を便宜的に区別するために、図３において上から順に１、２、３、…、（ｍ−１）、ｍ行と呼ぶ場合がある。同様にデータ線１１４および画素回路１１０のマトリクスの列を便宜的に区別するために、図３において左から順に１、２、３、…、（ｎ−１）、ｎ列と呼ぶ場合がある。
また、実際には例えば、同一行の走査線１１２と互いに隣り合う３列のデータ線１１４との交差に対応した３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に対応し、これらの３画素が表示すべきカラー画像の１ドットを表現する。換言すれば、本実施形態は、ＲＧＢの３つの画素回路１１０の発光素子による加法混色によって１ドットのカラーを表現する構成になっている。
【００１２】
表示部１００の周辺には、画素回路１１０を駆動するための駆動回路（周辺回路）が設けられる。本実施形態において駆動回路の例は、走査線駆動回路１４０とデータ線駆動回路１５０とであり、このうち、走査線駆動回路１４０が、表示部１００に対して左右の両隣に、それぞれ表示部１００から離間して設けられる。詳細には図３に示されるように、２つの走査線駆動回路１４０は、ｍ行の走査線１１２の各々を両側からそれぞれ駆動する構成となっている。走査線駆動回路１４０の各々は、上記回路モジュールから同じ制御信号Ｃtryが供給されて、１、２、３、…、（ｍ−１）、ｍ行目の走査線１１２にそれぞれ同じ走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)を供給する。
なお、この供給の際に、走査信号の遅延が問題にならないのであれば、走査線駆動回路１４０を片側１個だけの構成でも良い。
【００１３】
図２に示されるように、データ線駆動回路１５０は、ＦＰＣ基板１４の接続箇所と表示部１００との間で、表示部１００から離間して設けられる。図３に示されるように、データ線駆動回路１５０には、上記回路モジュールから画像信号Ｖd、制御信号Ｃtrxが供給される。データ線駆動回路１５０は、制御信号Ｃtrxにしたがって、画像信号Ｖdを、１、２、３、…、（ｎ−１）、ｎ列目のデータ線１１４に、データ信号Ｖd(1)、Ｖd(2)、Ｖd(3)、…、Ｖd(n-1)、Ｖd(n)として供給する。
また、表示部１００には、本実施形態では電位Ｖ1、Ｖ2が、上記回路モジュールからＦＰＣ基板１４を介して各画素回路１１０にわたって供給される。
【００１４】
画素回路１１０、走査線駆動回路１４０およびデータ線駆動回路１５０については、共通のシリコン基板に形成される。このうち、走査線駆動回路１４０が出力する走査信号Ｇwr(1)〜Ｇwr(m)は、ＨまたはＬレベルで規定される論理信号である。このため、走査線駆動回路１４０は、制御信号Ｃtryにしたがって動作するＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路の集合体となっている。また、走査線駆動回路１４０において電源の高位側を電位Ｖddとし、低位側を電位Ｖssとしている。このため、走査信号Ｇwr(1)〜Ｇwr(m)においてＨレベルは電位Ｖddに相当し、Ｌレベルは電位Ｖssに相当する。
【００１５】
また、データ線駆動回路１５０が出力するデータ信号Ｖd(1)〜Ｖd(n)はアナログ信号であるが、データ線駆動回路１５０は、上記回路モジュールから供給されるデータ信号Ｖdを、制御信号Ｃtrxにしたがって１〜ｎ列のデータ線１１４に順番に供給する構成となる。このため、データ線駆動回路１５０についてもＣＭＯＳ論理回路を有する。一方、画素回路１１０は、後述するように複数のトランジスターを有するが、本実施形態にあっては、Ｐチャネル型で統一されている。
このため、シリコン基板で形成されるマイクロ・ディスプレイ１０には、次のようにウェル領域が形成されている。
【００１６】
図４は、マイクロ・ディスプレイ１０におけるウェル領域の概略配置を示す図であり、図５は、マイクロ・ディスプレイ１０における表示部１００と走査線駆動回路１４０との境界部分を含む要部断面図である。
基板として例えばＰ型半導体基板が用いられる場合、次のようにＮ型のウェル領域（以下「Ｎウェル」と略称する）が形成されている。
すなわち図４に示されるように、第１に、表示部１００に対応する領域にわたって、Ｎウェル１０４が連続的に形成されている。第２に、駆動回路に対応した領域である駆動部（周辺部）のうち、走査線駆動回路１４０に対応する領域において、横方向に延在する帯状の開口部分を複数伴うように、かつ、縁辺を囲むように、Ｎウェル１０５、１０６が連続的に形成されている。第３に、駆動部のうち、データ線駆動回路１５０に対応する領域の図４において上側、すなわち、表示部１００に対向する側の上領域にわたって連続的にＮウェル１０８が形成されている。
【００１７】
このため、結果的には図４に示されるように、平面視で駆動回路の内側であって表示部１００を囲むように、駆動回路が表示部１００から離間した部分において、表示部１００のＮウェルとは異なる導電型を備えたＰ型半導体基板領域１０２が残ることになる。
また、走査線駆動回路１４０の領域における開口部分には、それぞれＰ型半導体基板領域１０７が残る。このため、走査線駆動回路１４０の縁辺部分では、Ｎウェル１０５が枠状に配置する一方、縁辺部分の内側でＮウェル１０６とＰ型半導体基板領域１０７とが図において上下方向にわたって交互に配置する。また、データ線駆動回路１５０の領域のうち、図において下領域には、Ｐ型半導体基板領域１０９が残る。
したがって、表示部１００のＮウェル１０４は、駆動部におけるＮウェル１０５、１０６、１０８とは、Ｐ型半導体基板領域１０２によって分離されるほか、駆動部におけるＰ型半導体基板領域１０７についても、Ｐ型半導体基板領域１０２およびＮウェル１０５によって分離されることになる。
Ｎウェル１０４、１０５、１０６、１０８が形成されたことによって残った部分であるＰ型半導体基板領域１０２、１０７、１０９に対してＰ型の不純物を注入してＰウェルを形成するようにしてもよい。
【００１８】
なお、表示部１００に形成されるＰチャネル型のトランジスターは、後述するようにＮウェル１０４に形成される。走査線駆動回路１４０を構成するＣＭＯＳ論理回路のうち、Ｐチャネル型のトランジスターはＮウェル１０５、１０６に形成され、Ｎチャネル型のトランジスターはＰ型半導体基板領域１０７に形成される。データ線駆動回路１５０を構成するＣＭＯＳ論理回路のうち、Ｐチャネル型のトランジスターはＮウェル１０８に形成され、Ｎチャネル型のトランジスターはＰ型半導体基板領域１０９に形成される。
【００１９】
また、図４においては、走査線駆動回路１４０の各領域においてＰ型半導体基板領域１０７が７行配置しているが、本実施形態では、例えば互いに隣接するＮウェル１０６とＰ型半導体基板領域１０７とが１行分に相当するので、実際には、画素回路１１０の行数であるｍ行配置することになる。また、図においてハッチングを施していない空白部分は、シリコン基板にＰ型半導体基板を用いた場合にＰ型半導体基板領域になるが、本発明に関係しない。このため、空白として示している。
【００２０】
図６は、画素回路１１０の回路図である。この図においては、ｉ行目及び当該ｉ行目に対し下側で隣り合う（ｉ＋１）行目の走査線１１２と、ｊ列目及び当該ｊ列目に対し右側で隣り合う（ｊ＋１）列目のデータ線１１４との交差に対応する２×２の計４画素分の画素回路１１０が示されている。ここで、ｉ、（ｉ＋１）は、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。同様に、ｊ、（ｊ＋１）は、画素回路１１０が配列する列を一般的に示す場合の記号であって、１以上ｎ以下の整数である。
【００２１】
図６に示されるように、各画素回路１１０は、ＰチャネルＭＯＳのトランジスター１２２、１２４、１２６と、容量素子１２８と、ＯＬＥＤ１３０とを含む。各画素回路１１０については電気的にみれば互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明する。
【００２２】
ｉ行ｊ列の画素回路１１０のトランジスター１２２は、スイッチングトランジスターとして機能するものである。トランジスター１２２において、ゲートノードはｉ行目の走査線１１２に接続される一方、そのドレインまたはソースノードの一方はｊ列目のデータ線１１４に接続され、そのソースまたはドレインノードの他方は容量素子１２８の一端と、トランジスター１２４、１２６の共通ゲートノードとにそれぞれ接続されている。
【００２３】
トランジスター１２４のソースノードは、容量素子１２８の他端とともに、電源の高位側の電位Ｖ1を給電する給電線１１６に接続され、そのドレインノードは、トランジスター１２６のソースノードに接続されている。また、トランジスター１２６のドレインノードは、ＯＬＥＤ１３０のアノードに接続されている。
トランジスター１２４、１２６は直列に接続されるとともに、ゲートノードを共通としているので、１つの駆動トランジスターとしてみなすことができる。詳細には、駆動トランジスターとしてみたとき、トランジスター１２４、１２６の共通ゲートノードがゲートであり、トランジスター１２４のソースノードがソースであり、トランジスター１２６のドレインノードがドレインとなる。そして、駆動トランジスターは、容量素子１２８による保持電圧、すなわちゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流すことになる。
【００２４】
さて、ＯＬＥＤ１３０のアノードは、画素回路１１０毎に個別に設けられた画素電極である。一方、ＯＬＥＤ１３０のカソードは、画素回路１１０のすべてにわたった共通電極１１７であって、電源の低位側の電位Ｖ2が給電されている。ＯＬＥＤ１３０は、シリコン基板において、互いに対向するアノードと透明性を有するカソードとで有機ＥＬ材料からなる発光層を挟持した素子であり、アノードからカソードに向かって流れる電流に応じた輝度にて発光する。
【００２５】
なお、図６において、Ｇwr(i)、Ｇwr(i+1)は、それぞれｉ、（ｉ＋１）行目の走査線１１２に供給される走査信号を示し、また、Ｖd(j)、Ｖd(j+1)は、それぞれｊ、（ｊ＋１）列目のデータ線１１４に供給されるデータ信号を示している。
また、便宜的に、ｉ行ｊ列の画素回路１１０においてトランジスター１２４、１２６の共通ゲートノードをｇ(i,j)と表記している。
一方、容量素子１２８については、トランジスター１２４、１２６のゲートノードに寄生する容量を用いることができる場合がある。
【００２６】
ここで、図５に示されるようにトランジスター１２２は、Ｎウェル１０４に絶縁膜４１を介して形成されたゲートノード４２と、当該ゲートノード４２をマスクとしてイオンが打ち込まれて形成された２つのＰ型拡散層（Ｐ＋）とを有する構成である。そして、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。
トランジスター１２４は、Ｎウェル１０４に絶縁膜４３を介して形成されたゲートノード４４と、当該ゲートノード４４をマスクとしてイオンが打ち込まれて形成された２つのＰ型拡散層（Ｐ＋）とを有する構成である。図示省略しているが、トランジスター１２６も同様である。
なお、本実施形態においてトランジスター１２２、１２４、１２６に対して共通のＮウェル１０４には、Ｎ型拡散層（Ｎ＋）４６を介して電位Ｖ1が給電されている。このため、トランジスター１２２、１２４、１２６の基板電位は電位Ｖ1となっている。
【００２７】
また、トランジスター１４２は、走査線駆動回路１４０においてＣＭＯＳ論理回路を構成するＰチャネル型のトランジスターである。トランジスター１４２は、走査線駆動回路１４０の領域におけるＮウェル１０６に絶縁膜を介して形成されたゲートノードと、当該ゲートノードをマスクとしてイオンが打ち込まれて形成された２つのＰ型拡散層（Ｐ＋）とを有し、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。Ｎウェル１０６には、Ｎ型拡散層（Ｎ＋）５１を介して電位Ｖddが給電されている。
このため、トランジスター１４２の基板電位は電位Ｖddとなっている。
なお、電位Ｖddは、電位Ｖ1と等しくても良い。また、図５では示されてないが、電位Ｖssと電位Ｖ2と等しくても良い。
【００２８】
図７は、マイクロ・ディスプレイ１０の表示動作を示す図であり、走査信号およびデータ信号の波形の一例を示している。
この図に示されるように、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)は、走査線駆動回路１４０によって各フレームにわたって水平走査期間（Ｈ）毎に順次選択されて排他的にＬレベルとなる。
なお、本説明において、フレームとは、１カット（コマ）分の画像をマイクロ・ディスプレイ１０に表示させるのに要する期間をいい、垂直走査周波数が６０Ｈｚであれば、その１周期分の１６．６７ミリ秒の期間をいう。
【００２９】
さて、ｉ行目の走査線１１２が選択されて走査信号Ｇwr(i)がＨからＬレベルになったとき、ｊ列目のデータ線１１４には、ｉ行ｊ列の目標輝度に応じた電位、換言すればＯＬＥＤ１３０に流すべき電流に応じた電位のデータ信号Ｖd(j)がデータ線駆動回路１５０によって供給される。
【００３０】
ｉ行ｊ列の画素回路１１０において走査信号Ｇwr(i)がＬレベルになると、トランジスター１２２がオンするので、ゲートノードｇ(i,j)がｊ列目のデータ線１１４に電気的に接続された状態になる。このため、ゲートノードｇ(i,j)の電位は、図７において上矢印で示されるように、データ信号Ｖd(j)の電位になる。このとき、トランジスター１２４、１２６は、ゲートノードｇ(i,j)とソースノードとの電位の差、すなわち駆動トランジスターでみたときのゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流す。このとき、容量素子１２８は、当該ゲート・ソース間の電圧を保持する。
【００３１】
ｉ行目の走査線１１２の選択が終了して走査信号Ｇwr(i)がＨレベルになったとき、トランジスター１２２がオンからオフに切り替わる。トランジスター１２２がオフに切り替わっても、当該トランジスター１２２がオンしていたときのトランジスター１２４、１２６の共通ゲートノードの電位は、容量素子１２８によって保持されている。このため、トランジスター１２２がオフしても、トランジスター１２４、１２６は、容量素子１２８による保持電圧に応じた電流を、次回ｉ行目の走査線１１２が再び選択されるまで、ＯＬＥＤ１３０に流し続ける。このため、ｉ行ｊ列の画素回路１１０において、ＯＬＥＤ１３０は、ｉ行目が選択されたときのデータ信号Ｖd（j)の電位に応じた輝度で、１フレームに相当する期間にわたって発光し続けることになる。
【００３２】
なお、ｉ行目においては、ｊ列目以外の画素回路１１０においても、対応するデータ線１１４に供給されたデータ信号の電位に応じた輝度で発光する。また、ここではｉ行目の走査線１１２に対応する画素回路１１０で説明しているが、走査線１１２は、１、２、３、…、（ｍ−１）、ｍ行目という順番で選択される結果、画素回路１１０の各々は、それぞれ目標値に応じた輝度で発光することになる。このような動作は、フレーム毎に繰り返される。
また、図７においては、論理信号である走査信号の電位スケールよりも、データ信号Ｖd(j)、ゲートノードｇ(i,j)の電位スケールを便宜的に拡大している。
【００３３】
本実施形態において、表示部１００におけるＮウェル１０４は、駆動回路におけるＮウェル１０５、１０６、１０８とは、Ｎウェル１０４を囲むＰ型半導体基板領域１０２によって分離している。言い換えれば、走査線駆動回路１４０を構成するトランジスターが形成されるウェルのうち、表示部１００に最も近いウェルであるＮウェル１０５が表示部のＮウェル１０４から分離されている。
また、走査線駆動回路１４０におけるＰ型半導体基板領域１０７は、Ｎウェル１０５、１０６によって囲まれる一方、データ線駆動回路１５０におけるＰ型半導体基板領域１０９は、表示部１００の非対向側に位置している。このため、表示部１００におけるＮウェル１０４は、駆動回路におけるＰ型半導体基板領域１０７、１０９から、Ｐ型半導体基板領域１０２にくわえＮウェル１０５、１０６、１０８によって分離することになる。
【００３４】
駆動回路は、クロックなどによって絶えず論理動作が進行しているので、ノイズ等の発生源であるといえる。これに対して、本実施形態では、平面視したときに図４において表示部１００を囲むようにＰ型半導体基板領域１０２が設けられている。このため、駆動回路で発生したノイズ等はＰ型半導体基板領域１０２によって吸収または阻止されるので、ノイズ等に起因する表示品位の低下が抑えられる。例えば図５に示されるように、走査線駆動回路１４０のＮウェル１０６に形成されたトランジスター１４２でノイズが発生しても、当該ノイズはＰ型半導体基板領域１０２によって吸収または阻止される。
よって、本実施形態によれば、駆動回路からの干渉を受けにくくした状態で表示部１００が動作するので、表示品位の低下を抑えることが可能になる。
【００３５】
トランジスター１２４、１２６からなる駆動トランジスターにおいて、電流を安定して流すという観点からすれば、トランジスター１２４、１２６の基板電位を安定化させることが望ましいといえる。本実施形態においては、表示部１００における画素回路１１０のトランジスター１２２、１２４、１２６がすべてＰチャネル型に統一されて、共通のＮウェル１０４に形成されている。すなわち、共通のＮウェル１０４が表示部１００にわたって連続的に形成されているので、駆動トランジスターは電流を安定して流すことが可能になる。
また、本実施形態において、表示部１００に供給される電源は、基板電位を含めて電位Ｖ1、電位Ｖ2の２つであるので、構成の簡易化を図ることが可能になる。
【００３６】
ところで、ＯＬＥＤ１３０をある程度の輝度で発光させるためには、電位Ｖ1、Ｖ2の差である電源電圧を可能な限り高くする必要がある。一方で、低階調を表示する場合は、ＯＬＥＤ１３０に流す電流が少なくなり、ＯＬＥＤ１３０のアノードと電位Ｖ2との間の電圧が徐々に低くなるので、その分、駆動トランジスターのソース・ドレイン間に印加される電圧が徐々に高くなる。最終的にはＯＬＥＤ１３０の輝度をゼロとする状態において、駆動トランジスターのソース・ドレイン間に印加される電圧が最大となる。
ここで、シリコン基板に形成されるトランジスターのソース・ドレイン間に印加可能な電圧（耐圧）を高めるには、トランジスターのサイズを大きくして電界密度を緩和する必要がある。しかしながら、表示部１００の小サイズ化や、表示の高精細化が要求される場合、必然的に形成されるトランジスターのサイズも小さくなるので、耐圧が低下する。このため、駆動トランジスターが１つである構成において、ＯＬＥＤ１３０を低輝度で発光させるときに、ソース・ドレイン間に印加される電圧がトランジスターの耐圧を超えてしまって、トランジスターの破壊に至る可能性があった。
すなわち、電源電圧を高くしてＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とは、従来はトレードオフの関係にあった、といえる。
【００３７】
これに対して、本実施形態では、駆動トランジスターを２つのトランジスター１２４、１２６によって直列に接続した構成としている。この構成において、ＯＬＥＤ１３０に電流を流さないとき、トランジスター１２４、１２６がオフすることになるから、トランジスター１２４のドレインノードとトランジスター１２６のソースノードとは、フローティング（浮遊）状態になる。このため、トランジスター１２４、１２６のソース・ドレイン間に電圧が印加されない。また、ＯＬＥＤ１３０に流れる電流が少ないとき、トランジスター１２４のソースノードとトランジスター１２６のドレインノードとの間には、比較的高い電圧が印加されることになるが、トランジスター１２４、１２６の単体でみれば、分圧されるので、高い電圧が印加されることがない。
したがって、トランジスター１２４、１２６の各々の単体における耐圧が低くても問題がない。
よって、本実施形態では、ＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とを両立させることが可能になる。
なお、ＯＬＥＤ１３０を高い輝度で発光させること、または、表示サイズの小型化・表示の高精細化のいずれかだけが要求される場合には、駆動トランジスターを１つのトランジスターで構成しても良いことになる。
【００３８】
＜応用・変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の応用・変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
【００３９】
＜基板電位と電源との分離＞
実施形態では、トランジスター１２２、１２４、１２６の基板電位を、電源の高位側と共用するために電位Ｖ1としたが、図８に示されるように、別途設けた給電線１１８を介して給電された電位Ｖ3として、電源から分離した構成にしても良い。電位Ｖ３は電位Ｖ１とは異なる電位にしても良い。
【００４０】
＜トランジスターのチャネル型など＞
実施形態では、トランジスター１２２、１２４、１２６をＰチャネルとしたが、反対にＮチャネルとしても良い。Ｎチャネルとする場合には、各ウェルが反転することになる。
また、駆動トランジスターを直列接続する場合には、３個以上であっても良い。
【００４１】
＜電気光学素子＞
実施形態では、電気光学素子として発光素子であるＯＬＥＤを例示したが、例えば無機発光ダイオードやＬＥＤ（Light Emitting Diode）であっても良い。また、電気光学素子としては、発光素子以外にも、画素電極と共通電極とで液晶層を挟持した液晶素子を用いても良い。
なお、液晶素子は電圧駆動型であるために、駆動トランジスターが不要となる。すなわち、スイッチングトランジスターに画素電極が接続された構成になるので、駆動トランジスターが不要になる。この構成では、データ線を介して供給されたデータ信号の電圧、すなわち目標輝度に応じた電圧が、スイッチングトランジスターがオンしたときに、画素電極に印加されて、保持される。そして、液晶層は、印加・保持された電圧に応じた配向状態となるので、液晶素子でみたときに、当該電圧に応じた透過率（または反射率）となる。
【００４２】
＜電子機器＞
次に、実施形態に係るマイクロ・ディスプレイ１０を適用したヘッドマウント・ディスプレイについて説明する。
【００４３】
図９は、ヘッドマウント・ディスプレイの外観を示す図であり、図１０は、その光学的な構成を示す図である。
まず、図９に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１や、ブリッジ３２、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図１０に示されるように、ブリッジ３２近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用のマイクロ・ディスプレイ１０Ｌと右眼用のマイクロ・ディスプレイ１０Ｒとが設けられる。
マイクロ・ディスプレイ１０Ｌの画像表示面は、図１０において左側となるように配置している。これによってマイクロ・ディスプレイ１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、マイクロ・ディスプレイ１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
マイクロ・ディスプレイ１０Ｒの画像表示面は、マイクロ・ディスプレイ１０Ｌとは反対の右側となるように配置している。これによってマイクロ・ディスプレイ１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、マイクロ・ディスプレイ１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
【００４４】
この構成において、ヘッドマウント・ディスプレイ３００の装着者は、マイクロ・ディスプレイ１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で見ることができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像をマイクロ・ディスプレイ１０Ｌに表示させ、右眼用画像をマイクロ・ディスプレイ１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。
【００４５】
なお、マイクロ・ディスプレイ１０については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラや、レンズ交換式のデジタルカメラなどにおける電子式ビューファインダーとしても適用可能である。
【符号の説明】
【００４６】
１…電気光学装置、１０…マイクロ・ディスプレイ、１００…表示部、１０２、１０７、１０９…Ｐ型半導体基板領域、１０４、１０６、１０８…Ｎウェル、１１０…画素回路、１１２…走査線、１１４…データ線、１１６、１１８…給電線、１１７…共通電極、１２２、１２４、１２６…トランジスター、１２８…容量素子、１３０…ＯＬＥＤ、１４０…走査線駆動回路、１５０…データ線駆動回路、３００…ヘッドマウント・ディスプレイ。
【技術分野】
【０００１】
本発明は、半導体基板に画素回路を形成した電気光学装置、電気光学装置の駆動方法および電子機器に関する。
【背景技術】
【０００２】
近年、発光素子や液晶素子などの電気光学素子を用いた電気光学装置が各種提案されている。この電気光学装置では、ガラス基板に、走査線とデータ線との交差に対応して画素回路が形成された構成が一般的である。この画素回路には、上記電気光学素子のほか、トランジスターが含まれる。このトランジスターは、ガラス基板に画素回路が形成される関係上、一般的には薄膜トランジスターで構成される。
一方、近年では、表示サイズの小型化や表示の高精細化などを目的として、電気光学装置をガラス基板ではなく、シリコン基板に代表される半導体基板に形成する技術が提案されている（例えば特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００７／０２３６４４０号明細書
【特許文献２】特開２００９−１５２１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体基板に画素回路を形成する際には、ガラス基板に形成する場合と比較して種々の問題が発生する。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、半導体基板に画素回路を形成する場合の諸問題を考慮した電気光学装置、電気光学装置の駆動方法および電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために本発明に係る電気光学装置は、複数の画素回路が配列された表示部と、前記表示部の外側に前記表示部から離間して配置され、前記複数の画素回路を駆動するための信号を出力する駆動回路と、が半導体基板に形成された電気光学装置であって、前記表示部を構成する複数の画素回路は単一の第１ウェルで形成され、前記複数の画素回路の各々は１または複数のトランジスターを有し、当該トランジスターは前記単一のウェル内に形成されるとともに、共通の基板電位が供給され、前記駆動回路は複数のトランジスターを有し、前記駆動回路を構成する複数のトランジスターのうち少なくとも一つのトランジスターが第２ウェル内に形成され、前記第１ウェルの導電型と前記第２ウェルの導電型とは同じであり、平面視で前記第１ウェルと前記第２ウェルとは互いに分離されていることを特徴とする。
本発明では、表示部における単一のウェルは、これとは異なる極性のウェルによって囲まれる。このため、本発明によれば、駆動回路の動作に伴って発生するノイズが表示部に伝播しにくくなるので、表示に与える影響を小さく抑えることができる。
【０００６】
本発明において、前記画素回路は、スイッチングトランジスターと電気光学素子とを含み、前記スイッチングトランジスターはオンしたときに、前記電気光学素子の目標輝度に応じた電圧を供給する構成としても良い。この構成において、前記画素回路は、駆動トランジスターを含み、前記電気光学素子は、流れる電流に応じた輝度で発光する発光素子であり、前記駆動トランジスターおよび前記発光素子は、第１電源と第２電源との間に直列に接続され、前記駆動トランジスターは、前記スイッチングトランジスターがオンしたときに供給された電圧に応じた電流を前記発光素子に供給する態様が好ましい。この態様によれば、スイッチングトランジスターと駆動トランジスターとは共通の基板電位になるとともに、表示部における単一チャネル型の基板電位が安定化するので、駆動トランジスターが流す電流の安定化が図られる。
ここで、前記基板電位を前記第１電源の電位と等しくすると、別途の給電線を設けなくて済むので、構成の簡易化が図られる。一方、前記基板電位を前記第１電源とは異ならせても良い。
【０００７】
本発明において、前記駆動トランジスターは、ゲートが共通接続された２以上のトランジスターを直列接続したものであって、当該２以上のトランジスターの基板電位を共通とした構成としても良い。この構成によれば、電源電圧を高くしても、トランジスターの耐圧を高めなくて済む。
また、本発明において、平面視で、前記駆動回路が設けられる駆動部のうち、前記表示部と対向する側には、前記表示部と同じ極性のウェルが形成された構成としても良い。この構成によれば、駆動回路の動作に伴って発生するノイズ等が、より表示部に伝播しにくくなる。
なお、本発明は、電気光学装置のほか、電気光学装置の駆動方法や、当該電気光学装置を有する電子機器として概念することも可能である。電子機器は、典型的には、ヘッドマウント・ディスプレイや電子ビューファイダーのなどの表示装置が挙げられる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る電気光学装置を示す斜視図である。
【図２】電気光学装置における各部の配置を示す平面図である。
【図３】電気光学装置の電気的な構成を示すブロック図である。
【図４】電気光学装置におけるウェルの領域を示す図である。
【図５】電気光学装置の要部断面図である。
【図６】電気光学装置における画素回路を示す図である。
【図７】電気光学装置の動作を示す図である。
【図８】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図９】実施形態に係る電気光学装置を用いたＨＭＤを示す斜視図である。
【図１０】ＨＭＤの光学構成を示す図である。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施形態に係る電気光学装置１を示す斜視図である。
この図に示される電気光学装置１は、例えばヘッドマウント・ディスプレイ（ＨＭＤ）に適用されて画像を表示するマイクロ・ディスプレイ１０を含む。マイクロ・ディスプレイ１０は、複数の画素回路や当該画素回路を駆動する駆動回路などがシリコンに代表される半導体基板に形成された有機ＥＬ装置であって、画素回路には、発光素子の一例である有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）が含まれる。なお、以下の記載では、本発明に好適な半導体基板としてシリコン基板を例として説明するが、その他の公知の半導体材料からなる半導体基板も同様に本発明に適用可能である。
マイクロ・ディスプレイ１０は、表示部で開口する枠状のケース１２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板１４の一端が接続されている。ＦＰＣ基板１４の他端には、複数の端子１６が設けられ、図示省略された回路モジュールに接続される。端子１６に接続される回路モジュールは、マイクロ・ディスプレイ１０の電源回路および制御回路を兼ねており、ＦＰＣ基板１４を介して各種の電位を給電するほか、データ信号や制御信号などを供給する。
【００１０】
図２は、マイクロ・ディスプレイ１０において各部の配置を示す平面図であり、図３は、マイクロ・ディスプレイ１０における電気的な構成を示すブロック図である。なお、図２においては、説明の便宜上、図１におけるケース１２を取り外した状態としている。
図２において、表示部１００は、平面視したときに例えば対角で１インチ程度であって、左右方向に横長の長方形の形状となっている。詳細について図３を参照して説明すると、表示部１００には、ｍ行の走査線１１２が図において左右方向に沿って設けられ、ｎ列のデータ線１１４が、上下方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられている。このため、画素回路１１０は、表示部１００において、ｍ行の走査線１１２とｎ列のデータ線１１４との各交差に対応してマトリクス状に配列している。
【００１１】
ｍ、ｎは、いずれも自然数である。また、走査線１１２および画素回路１１０のマトリクスのうち、行を便宜的に区別するために、図３において上から順に１、２、３、…、（ｍ−１）、ｍ行と呼ぶ場合がある。同様にデータ線１１４および画素回路１１０のマトリクスの列を便宜的に区別するために、図３において左から順に１、２、３、…、（ｎ−１）、ｎ列と呼ぶ場合がある。
また、実際には例えば、同一行の走査線１１２と互いに隣り合う３列のデータ線１１４との交差に対応した３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に対応し、これらの３画素が表示すべきカラー画像の１ドットを表現する。換言すれば、本実施形態は、ＲＧＢの３つの画素回路１１０の発光素子による加法混色によって１ドットのカラーを表現する構成になっている。
【００１２】
表示部１００の周辺には、画素回路１１０を駆動するための駆動回路（周辺回路）が設けられる。本実施形態において駆動回路の例は、走査線駆動回路１４０とデータ線駆動回路１５０とであり、このうち、走査線駆動回路１４０が、表示部１００に対して左右の両隣に、それぞれ表示部１００から離間して設けられる。詳細には図３に示されるように、２つの走査線駆動回路１４０は、ｍ行の走査線１１２の各々を両側からそれぞれ駆動する構成となっている。走査線駆動回路１４０の各々は、上記回路モジュールから同じ制御信号Ｃtryが供給されて、１、２、３、…、（ｍ−１）、ｍ行目の走査線１１２にそれぞれ同じ走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)を供給する。
なお、この供給の際に、走査信号の遅延が問題にならないのであれば、走査線駆動回路１４０を片側１個だけの構成でも良い。
【００１３】
図２に示されるように、データ線駆動回路１５０は、ＦＰＣ基板１４の接続箇所と表示部１００との間で、表示部１００から離間して設けられる。図３に示されるように、データ線駆動回路１５０には、上記回路モジュールから画像信号Ｖd、制御信号Ｃtrxが供給される。データ線駆動回路１５０は、制御信号Ｃtrxにしたがって、画像信号Ｖdを、１、２、３、…、（ｎ−１）、ｎ列目のデータ線１１４に、データ信号Ｖd(1)、Ｖd(2)、Ｖd(3)、…、Ｖd(n-1)、Ｖd(n)として供給する。
また、表示部１００には、本実施形態では電位Ｖ1、Ｖ2が、上記回路モジュールからＦＰＣ基板１４を介して各画素回路１１０にわたって供給される。
【００１４】
画素回路１１０、走査線駆動回路１４０およびデータ線駆動回路１５０については、共通のシリコン基板に形成される。このうち、走査線駆動回路１４０が出力する走査信号Ｇwr(1)〜Ｇwr(m)は、ＨまたはＬレベルで規定される論理信号である。このため、走査線駆動回路１４０は、制御信号Ｃtryにしたがって動作するＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路の集合体となっている。また、走査線駆動回路１４０において電源の高位側を電位Ｖddとし、低位側を電位Ｖssとしている。このため、走査信号Ｇwr(1)〜Ｇwr(m)においてＨレベルは電位Ｖddに相当し、Ｌレベルは電位Ｖssに相当する。
【００１５】
また、データ線駆動回路１５０が出力するデータ信号Ｖd(1)〜Ｖd(n)はアナログ信号であるが、データ線駆動回路１５０は、上記回路モジュールから供給されるデータ信号Ｖdを、制御信号Ｃtrxにしたがって１〜ｎ列のデータ線１１４に順番に供給する構成となる。このため、データ線駆動回路１５０についてもＣＭＯＳ論理回路を有する。一方、画素回路１１０は、後述するように複数のトランジスターを有するが、本実施形態にあっては、Ｐチャネル型で統一されている。
このため、シリコン基板で形成されるマイクロ・ディスプレイ１０には、次のようにウェル領域が形成されている。
【００１６】
図４は、マイクロ・ディスプレイ１０におけるウェル領域の概略配置を示す図であり、図５は、マイクロ・ディスプレイ１０における表示部１００と走査線駆動回路１４０との境界部分を含む要部断面図である。
基板として例えばＰ型半導体基板が用いられる場合、次のようにＮ型のウェル領域（以下「Ｎウェル」と略称する）が形成されている。
すなわち図４に示されるように、第１に、表示部１００に対応する領域にわたって、Ｎウェル１０４が連続的に形成されている。第２に、駆動回路に対応した領域である駆動部（周辺部）のうち、走査線駆動回路１４０に対応する領域において、横方向に延在する帯状の開口部分を複数伴うように、かつ、縁辺を囲むように、Ｎウェル１０５、１０６が連続的に形成されている。第３に、駆動部のうち、データ線駆動回路１５０に対応する領域の図４において上側、すなわち、表示部１００に対向する側の上領域にわたって連続的にＮウェル１０８が形成されている。
【００１７】
このため、結果的には図４に示されるように、平面視で駆動回路の内側であって表示部１００を囲むように、駆動回路が表示部１００から離間した部分において、表示部１００のＮウェルとは異なる導電型を備えたＰ型半導体基板領域１０２が残ることになる。
また、走査線駆動回路１４０の領域における開口部分には、それぞれＰ型半導体基板領域１０７が残る。このため、走査線駆動回路１４０の縁辺部分では、Ｎウェル１０５が枠状に配置する一方、縁辺部分の内側でＮウェル１０６とＰ型半導体基板領域１０７とが図において上下方向にわたって交互に配置する。また、データ線駆動回路１５０の領域のうち、図において下領域には、Ｐ型半導体基板領域１０９が残る。
したがって、表示部１００のＮウェル１０４は、駆動部におけるＮウェル１０５、１０６、１０８とは、Ｐ型半導体基板領域１０２によって分離されるほか、駆動部におけるＰ型半導体基板領域１０７についても、Ｐ型半導体基板領域１０２およびＮウェル１０５によって分離されることになる。
Ｎウェル１０４、１０５、１０６、１０８が形成されたことによって残った部分であるＰ型半導体基板領域１０２、１０７、１０９に対してＰ型の不純物を注入してＰウェルを形成するようにしてもよい。
【００１８】
なお、表示部１００に形成されるＰチャネル型のトランジスターは、後述するようにＮウェル１０４に形成される。走査線駆動回路１４０を構成するＣＭＯＳ論理回路のうち、Ｐチャネル型のトランジスターはＮウェル１０５、１０６に形成され、Ｎチャネル型のトランジスターはＰ型半導体基板領域１０７に形成される。データ線駆動回路１５０を構成するＣＭＯＳ論理回路のうち、Ｐチャネル型のトランジスターはＮウェル１０８に形成され、Ｎチャネル型のトランジスターはＰ型半導体基板領域１０９に形成される。
【００１９】
また、図４においては、走査線駆動回路１４０の各領域においてＰ型半導体基板領域１０７が７行配置しているが、本実施形態では、例えば互いに隣接するＮウェル１０６とＰ型半導体基板領域１０７とが１行分に相当するので、実際には、画素回路１１０の行数であるｍ行配置することになる。また、図においてハッチングを施していない空白部分は、シリコン基板にＰ型半導体基板を用いた場合にＰ型半導体基板領域になるが、本発明に関係しない。このため、空白として示している。
【００２０】
図６は、画素回路１１０の回路図である。この図においては、ｉ行目及び当該ｉ行目に対し下側で隣り合う（ｉ＋１）行目の走査線１１２と、ｊ列目及び当該ｊ列目に対し右側で隣り合う（ｊ＋１）列目のデータ線１１４との交差に対応する２×２の計４画素分の画素回路１１０が示されている。ここで、ｉ、（ｉ＋１）は、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。同様に、ｊ、（ｊ＋１）は、画素回路１１０が配列する列を一般的に示す場合の記号であって、１以上ｎ以下の整数である。
【００２１】
図６に示されるように、各画素回路１１０は、ＰチャネルＭＯＳのトランジスター１２２、１２４、１２６と、容量素子１２８と、ＯＬＥＤ１３０とを含む。各画素回路１１０については電気的にみれば互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明する。
【００２２】
ｉ行ｊ列の画素回路１１０のトランジスター１２２は、スイッチングトランジスターとして機能するものである。トランジスター１２２において、ゲートノードはｉ行目の走査線１１２に接続される一方、そのドレインまたはソースノードの一方はｊ列目のデータ線１１４に接続され、そのソースまたはドレインノードの他方は容量素子１２８の一端と、トランジスター１２４、１２６の共通ゲートノードとにそれぞれ接続されている。
【００２３】
トランジスター１２４のソースノードは、容量素子１２８の他端とともに、電源の高位側の電位Ｖ1を給電する給電線１１６に接続され、そのドレインノードは、トランジスター１２６のソースノードに接続されている。また、トランジスター１２６のドレインノードは、ＯＬＥＤ１３０のアノードに接続されている。
トランジスター１２４、１２６は直列に接続されるとともに、ゲートノードを共通としているので、１つの駆動トランジスターとしてみなすことができる。詳細には、駆動トランジスターとしてみたとき、トランジスター１２４、１２６の共通ゲートノードがゲートであり、トランジスター１２４のソースノードがソースであり、トランジスター１２６のドレインノードがドレインとなる。そして、駆動トランジスターは、容量素子１２８による保持電圧、すなわちゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流すことになる。
【００２４】
さて、ＯＬＥＤ１３０のアノードは、画素回路１１０毎に個別に設けられた画素電極である。一方、ＯＬＥＤ１３０のカソードは、画素回路１１０のすべてにわたった共通電極１１７であって、電源の低位側の電位Ｖ2が給電されている。ＯＬＥＤ１３０は、シリコン基板において、互いに対向するアノードと透明性を有するカソードとで有機ＥＬ材料からなる発光層を挟持した素子であり、アノードからカソードに向かって流れる電流に応じた輝度にて発光する。
【００２５】
なお、図６において、Ｇwr(i)、Ｇwr(i+1)は、それぞれｉ、（ｉ＋１）行目の走査線１１２に供給される走査信号を示し、また、Ｖd(j)、Ｖd(j+1)は、それぞれｊ、（ｊ＋１）列目のデータ線１１４に供給されるデータ信号を示している。
また、便宜的に、ｉ行ｊ列の画素回路１１０においてトランジスター１２４、１２６の共通ゲートノードをｇ(i,j)と表記している。
一方、容量素子１２８については、トランジスター１２４、１２６のゲートノードに寄生する容量を用いることができる場合がある。
【００２６】
ここで、図５に示されるようにトランジスター１２２は、Ｎウェル１０４に絶縁膜４１を介して形成されたゲートノード４２と、当該ゲートノード４２をマスクとしてイオンが打ち込まれて形成された２つのＰ型拡散層（Ｐ＋）とを有する構成である。そして、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。
トランジスター１２４は、Ｎウェル１０４に絶縁膜４３を介して形成されたゲートノード４４と、当該ゲートノード４４をマスクとしてイオンが打ち込まれて形成された２つのＰ型拡散層（Ｐ＋）とを有する構成である。図示省略しているが、トランジスター１２６も同様である。
なお、本実施形態においてトランジスター１２２、１２４、１２６に対して共通のＮウェル１０４には、Ｎ型拡散層（Ｎ＋）４６を介して電位Ｖ1が給電されている。このため、トランジスター１２２、１２４、１２６の基板電位は電位Ｖ1となっている。
【００２７】
また、トランジスター１４２は、走査線駆動回路１４０においてＣＭＯＳ論理回路を構成するＰチャネル型のトランジスターである。トランジスター１４２は、走査線駆動回路１４０の領域におけるＮウェル１０６に絶縁膜を介して形成されたゲートノードと、当該ゲートノードをマスクとしてイオンが打ち込まれて形成された２つのＰ型拡散層（Ｐ＋）とを有し、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。Ｎウェル１０６には、Ｎ型拡散層（Ｎ＋）５１を介して電位Ｖddが給電されている。
このため、トランジスター１４２の基板電位は電位Ｖddとなっている。
なお、電位Ｖddは、電位Ｖ1と等しくても良い。また、図５では示されてないが、電位Ｖssと電位Ｖ2と等しくても良い。
【００２８】
図７は、マイクロ・ディスプレイ１０の表示動作を示す図であり、走査信号およびデータ信号の波形の一例を示している。
この図に示されるように、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)は、走査線駆動回路１４０によって各フレームにわたって水平走査期間（Ｈ）毎に順次選択されて排他的にＬレベルとなる。
なお、本説明において、フレームとは、１カット（コマ）分の画像をマイクロ・ディスプレイ１０に表示させるのに要する期間をいい、垂直走査周波数が６０Ｈｚであれば、その１周期分の１６．６７ミリ秒の期間をいう。
【００２９】
さて、ｉ行目の走査線１１２が選択されて走査信号Ｇwr(i)がＨからＬレベルになったとき、ｊ列目のデータ線１１４には、ｉ行ｊ列の目標輝度に応じた電位、換言すればＯＬＥＤ１３０に流すべき電流に応じた電位のデータ信号Ｖd(j)がデータ線駆動回路１５０によって供給される。
【００３０】
ｉ行ｊ列の画素回路１１０において走査信号Ｇwr(i)がＬレベルになると、トランジスター１２２がオンするので、ゲートノードｇ(i,j)がｊ列目のデータ線１１４に電気的に接続された状態になる。このため、ゲートノードｇ(i,j)の電位は、図７において上矢印で示されるように、データ信号Ｖd(j)の電位になる。このとき、トランジスター１２４、１２６は、ゲートノードｇ(i,j)とソースノードとの電位の差、すなわち駆動トランジスターでみたときのゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流す。このとき、容量素子１２８は、当該ゲート・ソース間の電圧を保持する。
【００３１】
ｉ行目の走査線１１２の選択が終了して走査信号Ｇwr(i)がＨレベルになったとき、トランジスター１２２がオンからオフに切り替わる。トランジスター１２２がオフに切り替わっても、当該トランジスター１２２がオンしていたときのトランジスター１２４、１２６の共通ゲートノードの電位は、容量素子１２８によって保持されている。このため、トランジスター１２２がオフしても、トランジスター１２４、１２６は、容量素子１２８による保持電圧に応じた電流を、次回ｉ行目の走査線１１２が再び選択されるまで、ＯＬＥＤ１３０に流し続ける。このため、ｉ行ｊ列の画素回路１１０において、ＯＬＥＤ１３０は、ｉ行目が選択されたときのデータ信号Ｖd（j)の電位に応じた輝度で、１フレームに相当する期間にわたって発光し続けることになる。
【００３２】
なお、ｉ行目においては、ｊ列目以外の画素回路１１０においても、対応するデータ線１１４に供給されたデータ信号の電位に応じた輝度で発光する。また、ここではｉ行目の走査線１１２に対応する画素回路１１０で説明しているが、走査線１１２は、１、２、３、…、（ｍ−１）、ｍ行目という順番で選択される結果、画素回路１１０の各々は、それぞれ目標値に応じた輝度で発光することになる。このような動作は、フレーム毎に繰り返される。
また、図７においては、論理信号である走査信号の電位スケールよりも、データ信号Ｖd(j)、ゲートノードｇ(i,j)の電位スケールを便宜的に拡大している。
【００３３】
本実施形態において、表示部１００におけるＮウェル１０４は、駆動回路におけるＮウェル１０５、１０６、１０８とは、Ｎウェル１０４を囲むＰ型半導体基板領域１０２によって分離している。言い換えれば、走査線駆動回路１４０を構成するトランジスターが形成されるウェルのうち、表示部１００に最も近いウェルであるＮウェル１０５が表示部のＮウェル１０４から分離されている。
また、走査線駆動回路１４０におけるＰ型半導体基板領域１０７は、Ｎウェル１０５、１０６によって囲まれる一方、データ線駆動回路１５０におけるＰ型半導体基板領域１０９は、表示部１００の非対向側に位置している。このため、表示部１００におけるＮウェル１０４は、駆動回路におけるＰ型半導体基板領域１０７、１０９から、Ｐ型半導体基板領域１０２にくわえＮウェル１０５、１０６、１０８によって分離することになる。
【００３４】
駆動回路は、クロックなどによって絶えず論理動作が進行しているので、ノイズ等の発生源であるといえる。これに対して、本実施形態では、平面視したときに図４において表示部１００を囲むようにＰ型半導体基板領域１０２が設けられている。このため、駆動回路で発生したノイズ等はＰ型半導体基板領域１０２によって吸収または阻止されるので、ノイズ等に起因する表示品位の低下が抑えられる。例えば図５に示されるように、走査線駆動回路１４０のＮウェル１０６に形成されたトランジスター１４２でノイズが発生しても、当該ノイズはＰ型半導体基板領域１０２によって吸収または阻止される。
よって、本実施形態によれば、駆動回路からの干渉を受けにくくした状態で表示部１００が動作するので、表示品位の低下を抑えることが可能になる。
【００３５】
トランジスター１２４、１２６からなる駆動トランジスターにおいて、電流を安定して流すという観点からすれば、トランジスター１２４、１２６の基板電位を安定化させることが望ましいといえる。本実施形態においては、表示部１００における画素回路１１０のトランジスター１２２、１２４、１２６がすべてＰチャネル型に統一されて、共通のＮウェル１０４に形成されている。すなわち、共通のＮウェル１０４が表示部１００にわたって連続的に形成されているので、駆動トランジスターは電流を安定して流すことが可能になる。
また、本実施形態において、表示部１００に供給される電源は、基板電位を含めて電位Ｖ1、電位Ｖ2の２つであるので、構成の簡易化を図ることが可能になる。
【００３６】
ところで、ＯＬＥＤ１３０をある程度の輝度で発光させるためには、電位Ｖ1、Ｖ2の差である電源電圧を可能な限り高くする必要がある。一方で、低階調を表示する場合は、ＯＬＥＤ１３０に流す電流が少なくなり、ＯＬＥＤ１３０のアノードと電位Ｖ2との間の電圧が徐々に低くなるので、その分、駆動トランジスターのソース・ドレイン間に印加される電圧が徐々に高くなる。最終的にはＯＬＥＤ１３０の輝度をゼロとする状態において、駆動トランジスターのソース・ドレイン間に印加される電圧が最大となる。
ここで、シリコン基板に形成されるトランジスターのソース・ドレイン間に印加可能な電圧（耐圧）を高めるには、トランジスターのサイズを大きくして電界密度を緩和する必要がある。しかしながら、表示部１００の小サイズ化や、表示の高精細化が要求される場合、必然的に形成されるトランジスターのサイズも小さくなるので、耐圧が低下する。このため、駆動トランジスターが１つである構成において、ＯＬＥＤ１３０を低輝度で発光させるときに、ソース・ドレイン間に印加される電圧がトランジスターの耐圧を超えてしまって、トランジスターの破壊に至る可能性があった。
すなわち、電源電圧を高くしてＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とは、従来はトレードオフの関係にあった、といえる。
【００３７】
これに対して、本実施形態では、駆動トランジスターを２つのトランジスター１２４、１２６によって直列に接続した構成としている。この構成において、ＯＬＥＤ１３０に電流を流さないとき、トランジスター１２４、１２６がオフすることになるから、トランジスター１２４のドレインノードとトランジスター１２６のソースノードとは、フローティング（浮遊）状態になる。このため、トランジスター１２４、１２６のソース・ドレイン間に電圧が印加されない。また、ＯＬＥＤ１３０に流れる電流が少ないとき、トランジスター１２４のソースノードとトランジスター１２６のドレインノードとの間には、比較的高い電圧が印加されることになるが、トランジスター１２４、１２６の単体でみれば、分圧されるので、高い電圧が印加されることがない。
したがって、トランジスター１２４、１２６の各々の単体における耐圧が低くても問題がない。
よって、本実施形態では、ＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とを両立させることが可能になる。
なお、ＯＬＥＤ１３０を高い輝度で発光させること、または、表示サイズの小型化・表示の高精細化のいずれかだけが要求される場合には、駆動トランジスターを１つのトランジスターで構成しても良いことになる。
【００３８】
＜応用・変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の応用・変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
【００３９】
＜基板電位と電源との分離＞
実施形態では、トランジスター１２２、１２４、１２６の基板電位を、電源の高位側と共用するために電位Ｖ1としたが、図８に示されるように、別途設けた給電線１１８を介して給電された電位Ｖ3として、電源から分離した構成にしても良い。電位Ｖ３は電位Ｖ１とは異なる電位にしても良い。
【００４０】
＜トランジスターのチャネル型など＞
実施形態では、トランジスター１２２、１２４、１２６をＰチャネルとしたが、反対にＮチャネルとしても良い。Ｎチャネルとする場合には、各ウェルが反転することになる。
また、駆動トランジスターを直列接続する場合には、３個以上であっても良い。
【００４１】
＜電気光学素子＞
実施形態では、電気光学素子として発光素子であるＯＬＥＤを例示したが、例えば無機発光ダイオードやＬＥＤ（Light Emitting Diode）であっても良い。また、電気光学素子としては、発光素子以外にも、画素電極と共通電極とで液晶層を挟持した液晶素子を用いても良い。
なお、液晶素子は電圧駆動型であるために、駆動トランジスターが不要となる。すなわち、スイッチングトランジスターに画素電極が接続された構成になるので、駆動トランジスターが不要になる。この構成では、データ線を介して供給されたデータ信号の電圧、すなわち目標輝度に応じた電圧が、スイッチングトランジスターがオンしたときに、画素電極に印加されて、保持される。そして、液晶層は、印加・保持された電圧に応じた配向状態となるので、液晶素子でみたときに、当該電圧に応じた透過率（または反射率）となる。
【００４２】
＜電子機器＞
次に、実施形態に係るマイクロ・ディスプレイ１０を適用したヘッドマウント・ディスプレイについて説明する。
【００４３】
図９は、ヘッドマウント・ディスプレイの外観を示す図であり、図１０は、その光学的な構成を示す図である。
まず、図９に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１や、ブリッジ３２、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図１０に示されるように、ブリッジ３２近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用のマイクロ・ディスプレイ１０Ｌと右眼用のマイクロ・ディスプレイ１０Ｒとが設けられる。
マイクロ・ディスプレイ１０Ｌの画像表示面は、図１０において左側となるように配置している。これによってマイクロ・ディスプレイ１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、マイクロ・ディスプレイ１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
マイクロ・ディスプレイ１０Ｒの画像表示面は、マイクロ・ディスプレイ１０Ｌとは反対の右側となるように配置している。これによってマイクロ・ディスプレイ１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、マイクロ・ディスプレイ１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
【００４４】
この構成において、ヘッドマウント・ディスプレイ３００の装着者は、マイクロ・ディスプレイ１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で見ることができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像をマイクロ・ディスプレイ１０Ｌに表示させ、右眼用画像をマイクロ・ディスプレイ１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。
【００４５】
なお、マイクロ・ディスプレイ１０については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラや、レンズ交換式のデジタルカメラなどにおける電子式ビューファインダーとしても適用可能である。
【符号の説明】
【００４６】
１…電気光学装置、１０…マイクロ・ディスプレイ、１００…表示部、１０２、１０７、１０９…Ｐ型半導体基板領域、１０４、１０６、１０８…Ｎウェル、１１０…画素回路、１１２…走査線、１１４…データ線、１１６、１１８…給電線、１１７…共通電極、１２２、１２４、１２６…トランジスター、１２８…容量素子、１３０…ＯＬＥＤ、１４０…走査線駆動回路、１５０…データ線駆動回路、３００…ヘッドマウント・ディスプレイ。
【特許請求の範囲】
【請求項１】
複数の画素回路が配列された表示部と、
前記表示部の外側に前記表示部から離間して配置され、前記複数の画素回路を駆動するための信号を出力する駆動回路と、
が半導体基板に形成された電気光学装置であって、
前記表示部を構成する複数の画素回路は単一の第１ウェルで形成され、
前記複数の画素回路の各々は１または複数のトランジスターを有し、
当該トランジスターは前記単一のウェル内に形成されるとともに、共通の基板電位が供給され、
前記駆動回路は複数のトランジスターを有し、前記駆動回路を構成する複数のトランジスターのうち少なくとも一つのトランジスターが第２ウェル内に形成され、
前記第１ウェルの導電型と前記第２ウェルの導電型とは同じであり、
平面視で前記第１ウェルと前記第２ウェルとは互いに分離されている
ことを特徴とする電気光学装置。
【請求項２】
前記画素回路は、
スイッチングトランジスターと電気光学素子とを含み、
前記スイッチングトランジスターはオンしたときに、前記電気光学素子の目標輝度に応じた電圧を供給する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記画素回路は、
駆動トランジスターを含み、
前記電気光学素子は、流れる電流に応じた輝度で発光する発光素子であり、
前記駆動トランジスターおよび前記発光素子は、第１電源と第２電源との間に直列に接続され、
前記駆動トランジスターは、前記スイッチングトランジスターがオンしたときに供給された電圧に応じた電流を前記発光素子に供給する
ことを特徴とする請求項２に記載の電気光学装置。
【請求項４】
前記基板電位は、前記第１電源の電位と等しい
ことを特徴とする請求項３に記載の電気光学装置。
【請求項５】
前記基板電位は、前記第１電源とは異なる
ことを特徴とする請求項３に記載の電気光学装置。
【請求項６】
前記駆動トランジスターは、
ゲートが共通接続された２以上のトランジスターを直列接続したものであり、
当該２以上のトランジスターの基板電位を共通としている
ことを特徴とする請求項３乃至５のいずれかに記載の電気光学装置。
【請求項７】
平面視で、前記駆動回路が設けられる駆動部のうち、前記表示部と対向する側には、前記表示部と同じ極性のウェルが形成されている
ことを特徴とする請求項１乃至６のいずれかに記載の電気光学装置。
【請求項８】
複数の画素回路が配列された表示部と、
前記表示部の外側に前記表示部から離間して配置され、前記複数の画素回路を駆動するための信号を出力する駆動回路と、
が半導体基板に形成された電気光学装置の駆動方法であって、
前記表示部が単一のウェルで形成され、
前記複数の画素回路の各々は１または複数のトランジスターを有し、
当該トランジスターが前記単一のウェルに形成されるとともに、基板電位を共通とし、
平面視で前記駆動回路の内側であって前記表示部を囲むように、前記単一のウェルとは異なる極性のウェルを設けた
ことを特徴とする電気光学装置の駆動方法。
【請求項９】
請求項１乃至７のいずれかに記載の電気光学装置を備える
ことを特徴とする電子機器。
【請求項１】
複数の画素回路が配列された表示部と、
前記表示部の外側に前記表示部から離間して配置され、前記複数の画素回路を駆動するための信号を出力する駆動回路と、
が半導体基板に形成された電気光学装置であって、
前記表示部を構成する複数の画素回路は単一の第１ウェルで形成され、
前記複数の画素回路の各々は１または複数のトランジスターを有し、
当該トランジスターは前記単一のウェル内に形成されるとともに、共通の基板電位が供給され、
前記駆動回路は複数のトランジスターを有し、前記駆動回路を構成する複数のトランジスターのうち少なくとも一つのトランジスターが第２ウェル内に形成され、
前記第１ウェルの導電型と前記第２ウェルの導電型とは同じであり、
平面視で前記第１ウェルと前記第２ウェルとは互いに分離されている
ことを特徴とする電気光学装置。
【請求項２】
前記画素回路は、
スイッチングトランジスターと電気光学素子とを含み、
前記スイッチングトランジスターはオンしたときに、前記電気光学素子の目標輝度に応じた電圧を供給する
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記画素回路は、
駆動トランジスターを含み、
前記電気光学素子は、流れる電流に応じた輝度で発光する発光素子であり、
前記駆動トランジスターおよび前記発光素子は、第１電源と第２電源との間に直列に接続され、
前記駆動トランジスターは、前記スイッチングトランジスターがオンしたときに供給された電圧に応じた電流を前記発光素子に供給する
ことを特徴とする請求項２に記載の電気光学装置。
【請求項４】
前記基板電位は、前記第１電源の電位と等しい
ことを特徴とする請求項３に記載の電気光学装置。
【請求項５】
前記基板電位は、前記第１電源とは異なる
ことを特徴とする請求項３に記載の電気光学装置。
【請求項６】
前記駆動トランジスターは、
ゲートが共通接続された２以上のトランジスターを直列接続したものであり、
当該２以上のトランジスターの基板電位を共通としている
ことを特徴とする請求項３乃至５のいずれかに記載の電気光学装置。
【請求項７】
平面視で、前記駆動回路が設けられる駆動部のうち、前記表示部と対向する側には、前記表示部と同じ極性のウェルが形成されている
ことを特徴とする請求項１乃至６のいずれかに記載の電気光学装置。
【請求項８】
複数の画素回路が配列された表示部と、
前記表示部の外側に前記表示部から離間して配置され、前記複数の画素回路を駆動するための信号を出力する駆動回路と、
が半導体基板に形成された電気光学装置の駆動方法であって、
前記表示部が単一のウェルで形成され、
前記複数の画素回路の各々は１または複数のトランジスターを有し、
当該トランジスターが前記単一のウェルに形成されるとともに、基板電位を共通とし、
平面視で前記駆動回路の内側であって前記表示部を囲むように、前記単一のウェルとは異なる極性のウェルを設けた
ことを特徴とする電気光学装置の駆動方法。
【請求項９】
請求項１乃至７のいずれかに記載の電気光学装置を備える
ことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−３７２６１（Ｐ２０１３−３７２６１Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７４６３９（Ｐ２０１１−１７４６３９）
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]