NMOS及びPMOSトランジスタそれぞれのチャネルに同時に引っ張り及び圧縮歪みを与えるための方法
【課題】同一支持体上に第一歪みによる歪みが与えられた少なくとも一つの半導体領域と、第二歪みとは異なる第二歪みによる歪みが与えられた少なくとも一つの半導体領域とを備えたマイクロエレクトロニクス装置の製造方法を提供する。
【解決手段】プレ歪み層上の半導体領域の形成、その後の、プレ歪み層の厚さにわたって延伸するトレンチの形成が含まれ、トレンチのレイアウト及び寸法の関数としての半導体領域の寸法及びレイアウトは、プレ歪み層と同じ種類の歪みを有する半導体領域及びプレ歪み層のものとは異なる種類の歪みを有する半導体領域が得られるようにされる。
【解決手段】プレ歪み層上の半導体領域の形成、その後の、プレ歪み層の厚さにわたって延伸するトレンチの形成が含まれ、トレンチのレイアウト及び寸法の関数としての半導体領域の寸法及びレイアウトは、プレ歪み層と同じ種類の歪みを有する半導体領域及びプレ歪み層のものとは異なる種類の歪みを有する半導体領域が得られるようにされる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路の分野、特にトランジスタの分野に係り、電気性能の改善された複数のトランジスタの提供されたマイクロエレクトロニクス装置、特に同一基板上において、一つ以上のトランジスタに引っ張り歪みが与えられる一方で他の一つ以上のトランジスタに圧縮歪みが与えられるものの製造方法を提案することを目的とする。
【背景技術】
【0002】
MOS(Metal Oxide Semiconductor,金属・酸化物・半導体)トランジスタにおいて、二つの電荷キャリア貯蔵体(ソース及びドレイン)は、チャネルによって形成されるポテンシャル障壁によって分離されている。この障壁は、数ナノメートルから数十ナノメートルにまで変更可能な長さのゲートによって制御される。ゲートはゲート誘電体によってチャネルから分離されている。
【0003】
トランジスタの寸法の減少は永続的な目的である。マイクロエレクトロニクス装置の既存の製造方法において、SOI(Silicon on Insulator,シリコン・オン・インシュレータ)上の歪みシリコン層の実現によって、半導体上の機械的歪みの効果に起因するキャリアの移動度の増大及びトランジスタの電気的絶縁に起因する集積密度の増大の両方が可能になった。伝導チャネル中への機械的歪みの導入によって、キャリアの移動度の顕著な改善、そしてトランジスタの電気性能の顕著な改善が可能になる。
【0004】
二軸性の機械的な引っ張り歪みによって、NMOSトランジスタに対する電子の移動度を顕著に増大させることが可能になる。
【0005】
一方、PMOSトランジスタに対しては、圧縮歪みによって、ホールの移動度の利得を得ることが可能になる。
【0006】
現在、トランジスタのチャネルを歪ませるための多様な方法が存在している。トランジスタの製造中に歪ませたチャネルを備えた標準的な基板が使用可能である。改良されたプレ歪み基板(その上にチャネル領域が形成される)も使用可能である。
【0007】
NMOS及びPMOSトランジスタの両方における電荷キャリアの移動度を改善するため、同一基板上に、一つ以上の引っ張り歪み半導体領域及び一つ以上の圧縮歪み半導体領域を形成することを可能にする方法が現れてきている。
【0008】
特許文献1には、NFET領域に引っ張り歪みが与えられる一方でPFET領域に圧縮歪みが与えられるマイクロエレクトロニクス装置の製造方法が開示されている。そのマイクロエレクトロニクス装置は基板から形成され、その基板の上に、圧縮歪み第一誘電体層を備えた第一積層体が形成され、その第一積層体の上には、第一誘電体層上に配置された第一半導体層が形成される。第一誘電体層によって、第一半導体層上に引っ張り歪みを生じさせることが可能になる。
【0009】
この第一積層体に加えて、第二積層体が形成される。この第二積層体は、基板上に形成された引っ張り歪み第二誘電体層、及び、この引っ張り歪み誘電体層上に配置された第二半導体層から形成される。第二誘電体層は、第二半導体層に圧縮歪みを移す。このような方法は、埋め込み型の引っ張り歪み誘電体領域及び埋め込み型の圧縮歪み誘電体領域の形成を必要とする。
【0010】
一方、特許文献2には、基板上にSiGe又はSi:Cの圧縮歪み層を成長させて、その上に半導体層を堆積させる方法が開示されている。引っ張り歪み半導体パターンを備えたアイランドを画定することを可能にするエッチング段階の後に、SiGeベースの他の層を堆積させて(今度は引っ張り歪み)、その後、半導体層を堆積させる。エッチング段階は、他の半導体アイランド(圧縮歪み)を画定することを可能にする。
【0011】
一方、特許文献3には、電子伝導が促進される半導体パターン及びホール伝導も促進されるパターン半導体パターンを備えた装置の製造が開示されている。このような製造方法は、引っ張り歪みSiGeベースの領域及び圧縮歪みSiGeベースの他の領域を隣同士に成長させることを備える。
【0012】
このような方法は、複数の異なる連続的なエピタキー段階を必要とする限りにおいて、
複雑であり、実施に時間がかかる。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第7262087号明細書
【特許文献2】米国特許第7223994号明細書
【特許文献3】米国特許第7091095号明細書
【特許文献4】米国特許出願公開第2006/214232号明細書
【特許文献5】米国特許出願公開第2005/082531号明細書
【特許文献6】米国特許第6764908号明細書
【特許文献7】米国特許出願公開第2007/254423号明細書
【特許文献8】米国特許出願公開第2004/132267号明細書
【非特許文献】
【0014】
【非特許文献1】Hu外、Appl.Phys.、1979年7月、第50巻、第7号、p.4661
【非特許文献2】Hu外、Appl.Phys.、1991年9月、第70巻、第6号、p.R53
【非特許文献3】Chen−Yu Hsieh外、“Measurement of Channel Stress Using Gate Direct Tunneling Current in Uniaxially Stressed nMOSFETs”、IEEE Electron Device Letters、IEEE Service Center、(米国ニューヨーク州ニューヨーク)、2007年9月1日、第28巻、第9号、p.818−820
【発明の概要】
【発明が解決しようとする課題】
【0015】
上述の欠点を有さない、一つ以上の引っ張り歪み半導体領域及び一つ以上の圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の新規製造方法を見つけ出すという課題が課されている。
【課題を解決するための手段】
【0016】
本発明は、特に、一つ以上の引っ張り歪み半導体領域及び一つ以上の圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の製造方法であって、上述の欠点を有さず、トレンチが、その上に半導体領域が予め形成されているプレ歪み層に形成され、半導体領域に対するトレンチの寸法及びレイアウト並びに半導体領域の臨界寸法が、少なくとも一つの圧縮歪み半導体領域及び少なくとも一つの引っ張り歪み半導体領域を形成するようにされているものに関する。
【0017】
第一側面によると、本発明は、同一の支持体上に、少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の製造方法に関する。本方法は、
a)基板上に存在し、少なくとも一つのプレ歪み層上に位置する少なくとも一つの半導体層を有する積層体から、所定の長さLC未満で選択された第一臨界寸法L8を有する少なくとも一つの第一半導体領域と、所定の長さLCよりも大きく選択された第二臨界寸法L9を有する少なくとも一つの第二半導体領域とを形成する段階と、
b)プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチを形成する段階とを備え、トレンチのうちの少なくとも一つの第一トレンチは、第一半導体領域の少なくとも一つの第一側面に連続的に位置し、限界長LCは、トレンチが形成される積層体の層の厚さの関数として少なくとも決定される。
【0018】
b)段階の後に、第一半導体領域は、プレ歪み層と同じ種類の歪み(例えば、引っ張り歪み)を有する一方、第二半導体領域は、プレ歪み層のものとは逆の種類の歪み(例えば、圧縮歪み)を有する。
【0019】
他の側面によると、本発明は、同一の支持体上に、少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の製造方法に関する。本方法は、
a)基板上に存在し少なくとも一つのプレ歪み層上に位置する少なくとも一つの半導体層を有する積層体から、所定の長さLC未満で与えられる第一臨界寸法L8を有する少なくとも一つの第一半導体領域を形成する段階と、
b)プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチを形成する段階とを備え、トレンチのうちの少なくとも一つの第一トレンチが第一半導体領域の少なくとも一つの第一側面に連続的に位置し、間隔d(d>LC/2となる)が、第二半導体領域とトレンチとの間に提供され、限界長LCは、トレンチが形成された積層体の層の厚さの関数として決められる。
【0020】
b)段階の後に、第一半導体領域は、プレ歪み層と同じ種類の歪みを有し、第二半導体領域は、プレ歪み層のものとは逆の種類の歪みを有する。
【0021】
この他の側面によると、必要であれば、第二半導体領域は、限界長LC以下の臨界寸法を有し得る。トレンチと第二半導体領域との間に提供される間隔dのおかげで、第二半導体領域の晒される歪みの種類は、第一半導体領域の晒されるものとは異なる。
【0022】
トレンチの深さは、半導体領域の略半分の長さで与えられ得る。
【0023】
トレンチの深さは、第二半導体領域の臨界寸法未満で与えられ得る。
【0024】
これらのトレンチのうちの少なくとも一つの他のトレンチは、第一側面とは反対側の第一半導体領域の第二側面に連続的に形成され得る。
【0025】
一つの可能性として、第二半導体領域及び第一半導体領域は、b)段階で積層体にエッチングされた同一のブロック上に存在し得て、これらのトレンチの少なくとも二つは、この同一のエッチングされたブロックの両側に位置する。
【0026】
一つの可能性として、トレンチは、プレ歪み層の厚さの一部に形成され得る。
【0027】
代替例によると、トレンチは、プレ歪み層の厚さ全体に形成され得る。
【0028】
トレンチの深さは、第一半導体領域及び第二半導体領域に適用されるのが望まれる歪みのレベルの関数として与えられ得る。
【0029】
プレ歪み層は、基板の主平面に直交する平面内において二軸性であり得る。
【0030】
一つの可能性として、プレ歪み層は、Si3N4等の誘電体ベースであり得る。
【0031】
積層体は、プレ歪み層と半導体層との間の接着層を備え得る。
【0032】
特定の一実施形態によると、半導体層には、プレ歪みが与えられているか、固有の歪みを有し得る。
【0033】
プレ歪み層は、半導体支持層の上に存在する誘電体層の上に位置し得る。
【0034】
本方法は、絶縁体でトレンチを充填する段階を更に備え得る。
【0035】
また、本方法は、半導体領域の一つ以上又は全ての上に、少なくとも一つのゲート誘電体領域及び該ゲート誘電体領域上の少なくとも一つのゲートを形成する段階を備え得る。
【0036】
従って、MOSトランジスタが第一半導体領域及び第二半導体領域上に形成され得る。
【0037】
誘電体層には引っ張り歪み層であり得て、b)段階の後に、第一半導体領域が引っ張り歪み層となり、第二半導体領域には圧縮歪みが与えられる。
【図面の簡単な説明】
【0038】
【図1A】本発明による、同一基板上の異なる歪みを受ける半導体領域を備えたマイクロエレクトロニクス装置の製造方法の一例を示す。
【図1B】本発明による、同一基板上の異なる歪みを受ける半導体領域を備えたマイクロエレクトロニクス装置の製造方法の一例を示す。
【図1C】本発明による、同一基板上の異なる歪みを受ける半導体領域を備えたマイクロエレクトロニクス装置の製造方法の一例を示す。
【図2】本発明による方法の代替例を示す。
【図3】本発明による方法によって得られるマイクロエレクトロニクス装置の例を示す。
【図4】本発明による方法によって得られるマイクロエレクトロニクス装置の例を示す。
【図5】本発明による方法によって得られるマイクロエレクトロニクス装置の例を示す。
【図6A】本発明による装置の半導体領域上に与えられる歪み場の形態のシミュレーション結果を示す。
【図6B】本発明による装置の半導体領域上に与えられる歪み場の形態のシミュレーション結果を示す。
【図7】本発明による装置の半導体領域上に与えられる歪み場の形態のシミュレーション結果を示す。
【図8A】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図8B】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図8C】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図8D】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図9A】本発明によって実現されるマイクロエレクトロニクス装置の半導体領域の臨界寸法と比較される限界長LCの決定に用いられる、構造の一例を与える。
【図9B】本発明によって実現されるマイクロエレクトロニクス装置の半導体領域の臨界寸法と比較される限界長LCの決定に用いられる、等価構造の一例を与える。
【図10】本発明による方法によって得られる半導体領域上に与えられる歪みの種類の反転(引っ張りから圧縮への)を、この半導体領域に対して選択された臨界寸法の関数として、示す。
【発明を実施するための形態】
【0039】
本発明は、添付図面を参照して、純粋に例示的な方法であって限定的ではない方法によって与えられる実施形態の説明を読むことによって、より良く理解されるものである。
【0040】
以下で説明される多様な図面の同一、同様又は等価な部分は、同一の参照符号を有し、一つの図面から次の図面への移行を容易なものにする。
【0041】
図面を理解し易くするために、図面に表されている多様な部分は、必ずしも同一スケールとはされていない。
【0042】
少なくとも一つの引っ張り歪み半導体領域及び他の少なくとも一つの圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の本発明による製造方法の一例を、図1A〜1C及び2を参照して、これから与える。
【0043】
本方法(図1A)の開始物質又は部材は、第一半導体層101(例えばSiベース)から形成された基板であり得る。
【0044】
第一層101は機械的支持体として機能するために提供されて、厚さe1(好ましくは、装置の他の全ての層の厚さと比較して非常に大きい)を有する。層101は、例えば、十マイクロメートル程度又は数十マイクロメートル付近の厚さを有し得る。
【0045】
支持層101上に、“プレ歪み”として知られる少なくとも一つの層が存在している。この“プレ歪み”層は、第一層101の表面に垂直な平面内において二軸性であり得る固有の歪みを有し得る。
【0046】
このプレ歪み層は、例えばCVD(Chemical Vapour Deposition,化学気相堆積)又はLPCVD(Low Pressure Chemical Vapour Deposition,低圧化学気相堆積)によって形成可能である。このプレ歪み層は、例えば、SiGe等の半導体ベースであり得る。
【0047】
他の可能性としては、このプレ歪み層は、SiXNyやAl2O3等の誘電体ベースであり得る。
【0048】
プレ歪み層がSiXNyベースである場合、歪みは、Siの比率の関数として調整され得る。プレ歪み層によって与えられる歪みは少なくとも100MPa、例えば約1GPaであり得る。
【0049】
絶縁層102は、半導体ベースの第一支持層101の上に形成され得る。この絶縁層102は、複数の層(前記プレ歪み層を含む)から形成され得る。
【0050】
絶縁層102は、第一半導体層101上に存在している誘電体(例えばSiO2)ベースの第一層1021から形成され得る。この誘電体ベースの第一層1021は、例えば数十ナノメートル付近(例えば約10ナノメートル)の厚さを有し得る。
【0051】
第一層1021は、第一半導体層101上の積層体の接着を促進する誘電体ベースで提供され得る。従って、SiO2等の誘電体ベースの第一層1021は、接着又は機械強度層として機能し得て、また、プレ歪み層1022(例えばSi3N4ベース)を半導体支持層101に接着する機能を果たし得る。
【0052】
絶縁層102は、第一半導体層101上に存在している誘電体(例えばSi3N4)ベースの第二層1022からも形成され得る。誘電体ベースの第二層1022は、上述のプレ歪み層であり得る。
誘電体製の第二層1022中の歪みは固有の歪みであり、基板の主平面(基板の主平面は、説明全体にわたってまた図1Aにおいて、直交座標
【数1】
の平面
【数2】
に平行な平面によって定義される)に垂直な平面内において二軸性であり得る。プレ歪み誘電体層1022は、所定の種類の歪み(例えば引っ張り歪み)に晒される。誘電体層1022が晒される歪みは、例えば約1.5GPaであり得る。
【0053】
絶縁層102は、第一半導体層101の上に存在している誘電体(例えばSiO2)ベースの第三層1023も備え得る。この第三層1023は、その電気絶縁性質に対して選択され、十ナノメートル程度付近(例えば約16ナノメートル)の厚さを有し得る。
【0054】
プレ歪み誘電体製の第二層1022の厚さe2は、誘電体製の第一層1021及び第三層1023の厚さよりも大きくされることが好ましい。誘電体製の第二層1022は、誘電体製の第一層1021及び第三層1023の厚さよりも少なくとも10倍大きい厚さe2を有し得る。プレ歪み層1022は、例えば、50ナノメートルから200ナノメートルの範囲(例えば約120ナノメートル)の厚さを有し得る。
【0055】
絶縁層102上には、半導体薄層103(例えば厚さ約10ナノメートル)が存在し、そこに複数の活性領域が形成されることになる。プレ歪み層1022は、この半導体薄層103の厚さの5から10倍の厚さを有し得る。
【0056】
そうして、半導体支持層と半導体層(そこに活性領域が形成されることになる)との間に複数の誘電体層を備えたSOIM(Silicon on Insulating Multiple layer)型基板が形成され得る(図1A)。
【0057】
支持層101の厚さは、エッチング以外の手段によるプレ歪み層1022の緩和を制限するのに十分な機械的剛性を確実なものにするようにされる。
【0058】
高歪み状態を維持するために、プレ歪み層1022の厚さe2は、基板層101の厚さe1と比較して小さいことが好ましく、例えば、基板層101の厚さよりも少なくとも20倍小さい。
【0059】
その後(図1B)、半導体層103から分離された複数の半導体アイランド又は半導体領域1081、1082、1091、1092を形成するために、半導体層103のエッチングが実施される。半導体領域1081、1082、1091、1092は、トランジスタの活性領域を形成するためのものである。形成される半導体領域1081、1082、1091、1092の中で、第一領域1081及び第二領域1082は第一臨界寸法L8で形成され、第三領域1091及び第四領域1092は第一臨界寸法L8とは異なる第二臨界寸法L9で形成される。
【0060】
第一臨界寸法L8は、所定の“限界長”LCとして知られる距離未満で選択される。
【0061】
第一臨界寸法L8は、例えば、十又は数十ナノメートルから半導体層103の厚さの十倍程度までである。第一臨界寸法L8は、例えば40から200ナノメートルの範囲に及び得て、また、例えば約70ナノメートルであり得る。
【0062】
一方、この実施形態において、第二臨界寸法L9は所定の限界長LCよりも大きく選択される。
【0063】
第二臨界寸法L9は、例えば、半導体層103の厚さの十倍程度からプレ歪み層1022の厚さe2の数十倍までである。第二臨界寸法L9は、例えば50から300ナノメートルの範囲に及び得て、また、例えば約100ナノメートルであり得る。
【0064】
本願の説明全体にわたって、“臨界寸法”とは、薄膜又は薄膜の積層体の厚さは別として、この薄膜又はこの薄膜の積層体中に形成される最小の寸法を示すものとする。
【0065】
第三半導体領域1091及び第四半導体領域1092は、例えば数ナノメートルから数百ナノメートルの範囲に及び得る距離で分離される。
【0066】
層103のエッチングは、選択エッチング(例えばSiO2に対するシリコン)によって実施され得る。
【0067】
その後(図1C)、プレ歪み層1022のエッチングが、その表面に対して垂直に実施される。特に、トレンチ110、120、130、140が絶縁層102に形成される。トレンチ110、120、130、140は、基板の主平面及びプレ歪み層1022の主平面に直交する垂直トレンチである。
【0068】
これらのトレンチ110、120、130、140を形成することによって、ブロックB1、B2、B3が画定される。トレンチ110、120、130、140は、誘電体製の第一層1021にわたって延伸し、また、プレ歪み層1022の少なくとも一部の厚さに延伸し、必要であれば、プレ歪み層1022の厚さ全体にわたって延伸する。
【0069】
トレンチ110、120、130、140は、一以上の段階の異方性エッチングによって形成され得る。この実施形態において、トレンチ110、120、130、140は、臨界寸法L8の半導体領域1081及び1082の両側に形成される。トレンチ110、120、130、140は特に、第一臨界寸法L8を有する半導体領域1081及び1082の側面に連続的に形成される。
【0070】
トレンチ110、120、130、140の形成によって、プレ歪み層1022をその上面において緩和させることが可能になる。
【0071】
図1Cの装置において、第一トレンチ110は、第一半導体領域1081の第一側面に連続的に形成される一方、第二トレンチ120は、第一側面の反対側の第一半導体領域1081の第二側面に連続的に形成される。従って、第一半導体領域1081で覆われた第一ブロックB1が、誘電体層1022、1023中に形成される。
【0072】
半導体領域1081、1082の臨界寸法L8は、少なくともトレンチ110、120、130、140の深さ未満とされる。第三トレンチ130は、第二半導体領域1082の第一側面に連続的に形成され、第四トレンチ140は、第二半導体領域1082の第二側面に連続的に形成される。
【0073】
従って、半導体領域1091、1092で覆われた第二ブロックB2並びに半導体領域1082で覆われた第三ブロックB3が、誘電体層1022、1023中に形成される。
【0074】
第一ブロックB1及び第三ブロックB3は、半導体領域1081及び1082の臨界寸法L8に等しいか又は実質的に等しく、トレンチの深さ未満である臨界寸法D1及びD3を有する。
【0075】
一方、第二ブロックB2は、トレンチの深さより大きな臨界寸法(例えば、約300ナノメートルの臨界寸法D2)とされ得る。プレ歪み層の厚さの約二倍の寸法D2によって、半導体領域1091、1092における優れたレベルの圧縮を得ることが可能になる。
【0076】
一方、寸法D2は、少なくともトレンチ110、120、130、140の深さよりも大きくされ得る。
【0077】
層1022の歪みの半導体領域1081、1082への転移が行われる。プレ歪み層1022の厚さ全体に行われるエッチングによって、領域1081及び1082への歪み状態のより大きな転移が可能になる。
【0078】
半導体領域1081及び1082の臨界寸法L8(L8は所定の限界長LC未満で選択される)の選択、及び、これらの半導体領域1081及び1082との関係におけるトレンチ110、120、130、140のレイアウトによって、これらの半導体領域1081及び1081に与えられる歪みの種類は、プレ歪み層1022のものと同一となる。
【0079】
言い換えると、半導体領域1081及び1082の変形は、プレ歪み層1022のものと同符号のものである。例えば、プレ歪み層1022の歪みが引っ張り歪みである場合、引っ張り歪みが半導体領域1081及び1082にも与えられる。
【0080】
半導体領域1081又は1082に与えられる歪みに関しては、この半導体領域1081又は1082に与えられる全ての歪みに起因する平均歪みを意味するものとする。
【0081】
半導体領域1081及び1082へのこのような歪みの転移は、エッジ効果(半導体領が所定の限界長LC未満に選択される十分に小さな臨界寸法で形成される場合に現れる)によるものである。この限界長LCは、特に半導体層103及びトレンチの形成される下部層の厚さの関数として、特に、絶縁層1023及びプレ歪み層1022の厚さの関数として、決定される。
【0082】
半導体領域1091及び1092に生じる歪みの種類は、プレ歪み層1022のものとは異なる。言い換えると、半導体領域1091及び1092の変形は、プレ歪み層1022のものとは逆符号のものである。例えば、プレ歪み層1022の歪みが引っ張り歪みである場合、圧縮歪みが半導体領域1091及び1092に与えられる。
【0083】
半導体領域1091又は1092に与えられる歪みに関しては、この半導体領域1091又は1092に与えられる全ての歪みに起因する平均歪みを意味するものとする。
【0084】
従って、異なる歪み転移が半導体領域1091及び1092に与えられる。
【0085】
従って、トレンチ110、120、130、140によって、ブロックB1〜B3における第二誘電体層1022の歪みを緩和させることが可能になり、また、ブロックB1及びB3の頂上部(つまり、半導体領域1081、1082)にこの引っ張り歪みを移すことが可能になる。
【0086】
引っ張りプレ歪み層1022を備えたこの例において、半導体領域1081及び1082は引っ張り歪みを受ける一方、半導体領域1091及び1092は圧縮歪みを受ける。
【0087】
第一半導体領域1081には、引っ張り歪みが与えられ、例えば百MPa程度付近の歪みを受け得る。半導体領域1091には、圧縮歪みが与えられ、例えば数百MPa付近の歪みを受け得る。
【0088】
必要であれば、半導体領域1091、1092における上述のエッジ効果を回避するため、少なくとも一つの所定の値dの間隔が、トレンチ120、130の口と半導体領域1091、1092との間に形成可能である。この例において、半導体領域1091及び1092はLCよりも大きく選択された臨界寸法L9を有しており、この間隔dは任意のものであり得て、また、小さいかゼロであり得る。
【0089】
トレンチ110、120、130、140の深さは、半導体領域1081、1082、1091、1092に与えられることが望ましい歪みのレベルの関数として与えられ、調整され得る。
【0090】
その後、トレンチ110、120、130、140は、例えば絶縁体145で充填され得る。必要であれば、トレンチ充填用の絶縁体145自体が歪み状態を有し得る。
【0091】
その後、各半導体領域1081、1082、1091、1092上に、ゲート誘電体領域160が形成され、その誘電体領域160上にゲートが形成され得る。
【0092】
その後、ゲート160の側面にスペーサ163、164が形成され得る。
【0093】
その後、ソース171及びドレイン172領域の形成を完成させるために、拡散及び/又は注入によるドーピングの一以上の段階が実施され得る。
【0094】
従って、引っ張り歪み半導体領域1081、1082のそれぞれから形成されたチャネル領域が提供されたトランジスタT1及びT4、並びに、圧縮歪み半導体領域1091、1092のそれぞれから成るチャネル領域を備えたトランジスタT2及びT3を有する装置が形成された(図3)。
【0095】
上述の多様な段階の後に得られる各半導体領域1081、1082、1091、1092の歪み状態は、シミュレーションツール(例えばANSYS社製のANSYS‐v10ツール等)で実施される数値計算によって、予測可能である。
【0096】
図6A及び6Bには、転移方向の軸
【数3】
に沿った場の歪みが与えられている。図6Aは、歪み場C1によって、所定の厚さの上面(例えば約3から4ナノメートル)において、半導体領域1081、1082が、全体として平均が正の歪みを有し、従って、引っ張り歪みが与えられていることを示す。
【0097】
図6Bでは、歪み場C2及びC3は、所定の厚さの上面(例えば約3から4ナノメートル)において、半導体領域1091、1092は全体として平均が負の歪みを有し、従って、圧縮歪みが与えられていることを示す。
【0098】
本方法を実行する代替例(図2)によると、垂直トレンチ210、220、230、240が、プレ歪み層1022の基板の主平面に垂直に形成され、第三誘電体層1023にわたって、及び、プレ歪み層1022の厚さ全体にわたって延伸しており、第一誘電体層1021が露出されるようになっている。これによって、半導体領域上により高い歪み状態を得ることが可能になる。
【0099】
想定可能な他の実施形態によると、絶縁層102上に存在している半導体層103もプレ歪み層が与えられる、つまり、固有の歪みを有するものとされ得る。例えば、半導体層103は、基板の主平面に垂直な平面内に二軸性歪みを有し得る。この場合、半導体層103のプレ変形が、例えばヘテロエピタキシーや分子結合によって得られ得る。
【0100】
限界長LCを定める方法の二つの例をこれから与える。これら2つの方法の組み合わせも必要であれば使用可能である。
【0101】
図8A〜8Dにおいて、異なるシミュレーション結果が示されており、図2を参照して上述した装置の領域1081のものと同様のレイアウトを有する約3nmの厚さの或る半導体領域508に対する平均歪み状態σmoyが示されている。
【0102】
半導体領域508は、絶縁領域502(例えばSiO2ベース)上に存在し、絶縁領域502はプレ歪み領域5022(例えばSi3N4ベース)上に存在し、プレ歪み領域5022は、絶縁層5021(例えばSiO2ベース)上に存在している。この半導体領域508は、トランジスタのチャネルを含み、電荷移動が行われる領域に対応するものである。トレンチ510、520は、領域508、5023、5022の両側に、絶縁層5021まで形成される(図9A)。
【0103】
ANSYSツールを用いて、半導体領域508の複数の寸法LZAに対して、この半導体領域508の様々な厚さeSi及びSiO2ベースの絶縁層5023の様々な厚さeSiO2に対してシミュレーションを行った。一方、このシミュレーションに対して、プレ歪み層5022の厚さは固定した。この厚さは、半導体領域508及び領域5021の厚さと比較して大きいものとされ、窒素ベースのプレ歪み層5022に対しては、200nmに固定された厚さである。
【0104】
図8Aにおいて、曲線C10、C12、C14はそれぞれ、eSi=20nm、eSi=30nm、eSi=40nmに対する、eSiO2=0nmでの半導体領域508の平均歪み状態σmoyを、その長さLZAの関数として表す。
【0105】
図8Bにおいて、曲線C20、C22、C24はそれぞれ、eSi=10nm、eSi=15nm、eSi=20nmに対する、eSiO2=5nmでの半導体パターンの平均歪み状態σmoyを、その長さLZAの関数として表す。
【0106】
図8Cにおいて、曲線C30、C32、C34はそれぞれ、eSi=10nm、eSi=15nm、eSi=20nmに対する、eSiO2=10nmでの半導体パターンの平均歪み状態σmoyを、その長さLZAの関数として表す。
【0107】
図8Dにおいて、曲線C40、C42、C44、C46はそれぞれ、eSi=5nm、eSi=10nm、eSi=15nm、eSi=20nmに対する、eSiO2=16nmでの半導体パターンの平均歪み状態σmoyを、その長さLZAの関数として表す。
【0108】
これら全ての図面において、限界長LCは、半導体領域508の平均歪みσmoyが符号を変え、引っ張りから圧縮に移る限界値に対応する。
【0109】
LC()で示される異なる厚さに対して得られる限界値は、図8Aから8Dにおける垂直破線によって表されている。
【0110】
従って、第一方法は、層5021、5022、5023の厚さ及び組成を与え、LCを決めるようなシミュレーションを用いることに存する。所定の厚さの層5022に対して、この限界長LCは、半導体領域508の厚さと共に増大する。所定の厚さのこの領域508に対しても同様に、限界長LCは絶縁層5023の厚さと共に増大する。
【0111】
第二方法によると、非特許文献1や非特許文献2等の解析モデルによって、プレ歪み層5022及び絶縁層5023の厚さが用いられるように、限界長LCと構造の他の寸法との間に確立される経験的関係が用いられる。
【0112】
必要であれば、この関係は、基板の厚さと比較して小さい厚さの半導体領域508を仮定して、その歪みσ0がこの領域の主平面内において一様であり、その厚さ方向に対してゼロであるとする近似を用いて、確立される。
【0113】
平均歪みσmoy及び歪みσ0の間の比:(σmoy/σ0)と減少パラメータ(KL/h)との間の関係を用いてもよい。ここで、
【数4】
E膜: 半導体領域508のヤング率
E基板: 基板のヤング率
ν膜: 半導体領域508のポアソン係数
ν基板: 基板のポアソン係数
である。
【0114】
非特許文献1及び非特許文献2に記載されているモデルのものと同様のケースに帰着させるため、絶縁層5023及びSiベースの半導体領域508によって形成される二重層を、等価な厚さeeqのSiO2製の単一層513に置換する近似を用いてもよく、eeq=eSiO2+eSi≡SiO2となり、ここで、eSi≡SiO2は、半導体領域508の層のSiO2の機械的観点から等価な厚さを表す(図9B)。
【0115】
これら二つの層(eSi≡SiO2及びeSi)の曲げ剛性は好ましくは一定である。
【0116】
以下の関係式が得られる:
【数5】
ここで、Iiは、層iの慣性モーメントを表す。
【0117】
図10には、(K・LZA/eeq)の関数として比(σmoy/σ0)・(eNit/eeq)の発展曲線C100の一例が与えられている。ここで、
【数6】
であり、eNitはプレ歪み層5022の厚さである。
【0118】
この曲線C100によって表される結果は二つの実施形態と関係する。第一のものは、酸化物の厚さeSiO2が約16nmでありシリコンの厚さeSiが約15ナノメートルの場合であり、第二のものは、厚さeSiO2が約16nmであり厚さeSiが約20ナノメートルの場合である。
【0119】
両方の場合において、減少パラメータ(K・LZA/eeq)の関数としての平均歪みの発展は、ほぼ同一のものであり、図10の曲線C100によって表されるものであり、5次の多項式補正によって、更に近づいたものとなり得る。
【0120】
この曲線C100は、
(K・LZA/eeq)c≒8.77
の値に対してキャンセルされる。
【0121】
従って、LCの値を、絶縁層5023及び半導体領域508のあらゆる厚さに対して、曲線がキャンセルされる点に対応して得ることができる。
【0122】
必要であれば、上述の2つの方法の組み合わせを用いることができる。限界長の値LCは、図8A〜8Bに示されるような曲線を外挿することによって、多様な対(eSiO2;eSi)に対して導出可能であり、これらの値を、上述の経験式によって計算されたものと比較することができる。
【0123】
例として、この比較の結果を以下の表に与える。
【0124】
【表1】
【0125】
上述の二例の方法よって得られた限界長LCは互いに非常に近い。
【0126】
図4は、図2を参照して上述したマイクロエレクトロニクス装置の代替例である。この例において、装置は、同一の絶縁ブロックB10上に分散した活性領域を形成するための半導体領域3081、3082、3091、3092を備える。
【0127】
第一半導体領域3081及び第二半導体領域3082は、所定の限界長LC/2未満とされる臨界寸法L8を有し、その決定方法は上述のものであり、特に層1023及び1022の半導体領域の厚さの関数として決められる。
【0128】
第三半導体領域3091及び第四半導体領域3092は、所定の限界長LC以下であり得る臨界寸法を有する。
【0129】
半導体領域3081、3091、3082、3092は、歪みが与えられており、プレ歪み領域1022を有する薄膜の積層体に形成されたエッチングされたブロックB10上に存在している。トレンチ310、320は、エッチングされたブロックB10の両側において、プレ歪み層1022の厚さの一部に対して形成される。トレンチ310、320は、半導体領域3081及び3082の臨界寸法L8よりも大きな深さを有する。トレンチ320は、半導体領域3082の一側に連続的に形成される。一方、他のトレンチ310は、半導体領域3081の一側に連続的に形成される。プレ歪み層1022から、ブロックB10の頂上部への歪みの転移は、半導体領域3081及び3082において行われる。
【0130】
例えば、プレ歪み層1022に引っ張り歪みが与えられている場合、半導体領域3081及び3082にも引っ張り歪みが与えられる。
【0131】
一方、半導体領域3082に並列されている半導体領域3092は、トレンチ320の少なくともLC/2の距離dに配置される。
【0132】
このようなレイアウトにおいて、例えば、プレ歪み層1022に引っ張り歪みが与えられている場合、半導体領域1091及び1092には、圧縮歪みが与えられて、圧縮歪みに対応する平均歪みを有する。
【0133】
図5には、本発明による方法によって得られるマイクロエレクトロニクス装置の他の例が与えられている。
【0134】
この装置は、第一種類の歪み(例えば、引っ張り歪み)による歪みが与えられている半導体領域4081、4082と、第二種類の歪み(例えば、圧縮歪み)による歪みが与えられている半導体領域4091、4092とを備える。
【0135】
半導体領域4081、4091は、プレ歪み半導体層から形成され得て、誘電体層1021、1022、1023(少なくとも一つのプレ歪み層1022(例えば引っ張りプレ歪み)を含む)の積層体から形成される第一ブロックB100上に存在している。
【0136】
半導体領域4082、4092は、このプレ歪み半導体層から形成され得て、誘電体層1021、1022、1023の積層体に形成される第二ブロックB200上に存在している。
【0137】
半導体領域4081、4082には、臨界寸法L8<LC/2が与えれれており(LCは限界長)、その決定方法は上述のとおりであり、層1022及び1023の個々の厚さ及び半導体領域の厚さの関数である。
【0138】
トレンチ410は、第一ブロックB100を第二ブロックB200から分離する。このトレンチは、半導体領域4081の一側及び半導体領域4082の一側に連続的に形成される。一方、半導体領域4091及び4092は、トレンチ410の少なくともLC/2の距離dに位置し、これらの半導体領域4091及び4092上に、プレ歪み層の歪み及び半導体領域4081、4082の歪みとは逆符号の歪みを与えることが可能にされる。
【0139】
図7には、転移方向の軸
【数7】
に沿った歪み場が与えられている。この図は、歪み場C3によって、半導体領域4082には引っ張り歪みが与えられていることを示し、一方、歪み場C4は、半導体領域4092に圧縮歪みが与えられていることを示す。
【符号の説明】
【0140】
101 第一半導体層
1021 第一層(接着層)
1022 第二層(プレ歪み層)
1023 第三層
103 半導体層
1081、1082、1091、1092 半導体領域
110、120、130、140 トレンチ
【技術分野】
【0001】
本発明は、集積回路の分野、特にトランジスタの分野に係り、電気性能の改善された複数のトランジスタの提供されたマイクロエレクトロニクス装置、特に同一基板上において、一つ以上のトランジスタに引っ張り歪みが与えられる一方で他の一つ以上のトランジスタに圧縮歪みが与えられるものの製造方法を提案することを目的とする。
【背景技術】
【0002】
MOS(Metal Oxide Semiconductor,金属・酸化物・半導体)トランジスタにおいて、二つの電荷キャリア貯蔵体(ソース及びドレイン)は、チャネルによって形成されるポテンシャル障壁によって分離されている。この障壁は、数ナノメートルから数十ナノメートルにまで変更可能な長さのゲートによって制御される。ゲートはゲート誘電体によってチャネルから分離されている。
【0003】
トランジスタの寸法の減少は永続的な目的である。マイクロエレクトロニクス装置の既存の製造方法において、SOI(Silicon on Insulator,シリコン・オン・インシュレータ)上の歪みシリコン層の実現によって、半導体上の機械的歪みの効果に起因するキャリアの移動度の増大及びトランジスタの電気的絶縁に起因する集積密度の増大の両方が可能になった。伝導チャネル中への機械的歪みの導入によって、キャリアの移動度の顕著な改善、そしてトランジスタの電気性能の顕著な改善が可能になる。
【0004】
二軸性の機械的な引っ張り歪みによって、NMOSトランジスタに対する電子の移動度を顕著に増大させることが可能になる。
【0005】
一方、PMOSトランジスタに対しては、圧縮歪みによって、ホールの移動度の利得を得ることが可能になる。
【0006】
現在、トランジスタのチャネルを歪ませるための多様な方法が存在している。トランジスタの製造中に歪ませたチャネルを備えた標準的な基板が使用可能である。改良されたプレ歪み基板(その上にチャネル領域が形成される)も使用可能である。
【0007】
NMOS及びPMOSトランジスタの両方における電荷キャリアの移動度を改善するため、同一基板上に、一つ以上の引っ張り歪み半導体領域及び一つ以上の圧縮歪み半導体領域を形成することを可能にする方法が現れてきている。
【0008】
特許文献1には、NFET領域に引っ張り歪みが与えられる一方でPFET領域に圧縮歪みが与えられるマイクロエレクトロニクス装置の製造方法が開示されている。そのマイクロエレクトロニクス装置は基板から形成され、その基板の上に、圧縮歪み第一誘電体層を備えた第一積層体が形成され、その第一積層体の上には、第一誘電体層上に配置された第一半導体層が形成される。第一誘電体層によって、第一半導体層上に引っ張り歪みを生じさせることが可能になる。
【0009】
この第一積層体に加えて、第二積層体が形成される。この第二積層体は、基板上に形成された引っ張り歪み第二誘電体層、及び、この引っ張り歪み誘電体層上に配置された第二半導体層から形成される。第二誘電体層は、第二半導体層に圧縮歪みを移す。このような方法は、埋め込み型の引っ張り歪み誘電体領域及び埋め込み型の圧縮歪み誘電体領域の形成を必要とする。
【0010】
一方、特許文献2には、基板上にSiGe又はSi:Cの圧縮歪み層を成長させて、その上に半導体層を堆積させる方法が開示されている。引っ張り歪み半導体パターンを備えたアイランドを画定することを可能にするエッチング段階の後に、SiGeベースの他の層を堆積させて(今度は引っ張り歪み)、その後、半導体層を堆積させる。エッチング段階は、他の半導体アイランド(圧縮歪み)を画定することを可能にする。
【0011】
一方、特許文献3には、電子伝導が促進される半導体パターン及びホール伝導も促進されるパターン半導体パターンを備えた装置の製造が開示されている。このような製造方法は、引っ張り歪みSiGeベースの領域及び圧縮歪みSiGeベースの他の領域を隣同士に成長させることを備える。
【0012】
このような方法は、複数の異なる連続的なエピタキー段階を必要とする限りにおいて、
複雑であり、実施に時間がかかる。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第7262087号明細書
【特許文献2】米国特許第7223994号明細書
【特許文献3】米国特許第7091095号明細書
【特許文献4】米国特許出願公開第2006/214232号明細書
【特許文献5】米国特許出願公開第2005/082531号明細書
【特許文献6】米国特許第6764908号明細書
【特許文献7】米国特許出願公開第2007/254423号明細書
【特許文献8】米国特許出願公開第2004/132267号明細書
【非特許文献】
【0014】
【非特許文献1】Hu外、Appl.Phys.、1979年7月、第50巻、第7号、p.4661
【非特許文献2】Hu外、Appl.Phys.、1991年9月、第70巻、第6号、p.R53
【非特許文献3】Chen−Yu Hsieh外、“Measurement of Channel Stress Using Gate Direct Tunneling Current in Uniaxially Stressed nMOSFETs”、IEEE Electron Device Letters、IEEE Service Center、(米国ニューヨーク州ニューヨーク)、2007年9月1日、第28巻、第9号、p.818−820
【発明の概要】
【発明が解決しようとする課題】
【0015】
上述の欠点を有さない、一つ以上の引っ張り歪み半導体領域及び一つ以上の圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の新規製造方法を見つけ出すという課題が課されている。
【課題を解決するための手段】
【0016】
本発明は、特に、一つ以上の引っ張り歪み半導体領域及び一つ以上の圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の製造方法であって、上述の欠点を有さず、トレンチが、その上に半導体領域が予め形成されているプレ歪み層に形成され、半導体領域に対するトレンチの寸法及びレイアウト並びに半導体領域の臨界寸法が、少なくとも一つの圧縮歪み半導体領域及び少なくとも一つの引っ張り歪み半導体領域を形成するようにされているものに関する。
【0017】
第一側面によると、本発明は、同一の支持体上に、少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の製造方法に関する。本方法は、
a)基板上に存在し、少なくとも一つのプレ歪み層上に位置する少なくとも一つの半導体層を有する積層体から、所定の長さLC未満で選択された第一臨界寸法L8を有する少なくとも一つの第一半導体領域と、所定の長さLCよりも大きく選択された第二臨界寸法L9を有する少なくとも一つの第二半導体領域とを形成する段階と、
b)プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチを形成する段階とを備え、トレンチのうちの少なくとも一つの第一トレンチは、第一半導体領域の少なくとも一つの第一側面に連続的に位置し、限界長LCは、トレンチが形成される積層体の層の厚さの関数として少なくとも決定される。
【0018】
b)段階の後に、第一半導体領域は、プレ歪み層と同じ種類の歪み(例えば、引っ張り歪み)を有する一方、第二半導体領域は、プレ歪み層のものとは逆の種類の歪み(例えば、圧縮歪み)を有する。
【0019】
他の側面によると、本発明は、同一の支持体上に、少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の製造方法に関する。本方法は、
a)基板上に存在し少なくとも一つのプレ歪み層上に位置する少なくとも一つの半導体層を有する積層体から、所定の長さLC未満で与えられる第一臨界寸法L8を有する少なくとも一つの第一半導体領域を形成する段階と、
b)プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチを形成する段階とを備え、トレンチのうちの少なくとも一つの第一トレンチが第一半導体領域の少なくとも一つの第一側面に連続的に位置し、間隔d(d>LC/2となる)が、第二半導体領域とトレンチとの間に提供され、限界長LCは、トレンチが形成された積層体の層の厚さの関数として決められる。
【0020】
b)段階の後に、第一半導体領域は、プレ歪み層と同じ種類の歪みを有し、第二半導体領域は、プレ歪み層のものとは逆の種類の歪みを有する。
【0021】
この他の側面によると、必要であれば、第二半導体領域は、限界長LC以下の臨界寸法を有し得る。トレンチと第二半導体領域との間に提供される間隔dのおかげで、第二半導体領域の晒される歪みの種類は、第一半導体領域の晒されるものとは異なる。
【0022】
トレンチの深さは、半導体領域の略半分の長さで与えられ得る。
【0023】
トレンチの深さは、第二半導体領域の臨界寸法未満で与えられ得る。
【0024】
これらのトレンチのうちの少なくとも一つの他のトレンチは、第一側面とは反対側の第一半導体領域の第二側面に連続的に形成され得る。
【0025】
一つの可能性として、第二半導体領域及び第一半導体領域は、b)段階で積層体にエッチングされた同一のブロック上に存在し得て、これらのトレンチの少なくとも二つは、この同一のエッチングされたブロックの両側に位置する。
【0026】
一つの可能性として、トレンチは、プレ歪み層の厚さの一部に形成され得る。
【0027】
代替例によると、トレンチは、プレ歪み層の厚さ全体に形成され得る。
【0028】
トレンチの深さは、第一半導体領域及び第二半導体領域に適用されるのが望まれる歪みのレベルの関数として与えられ得る。
【0029】
プレ歪み層は、基板の主平面に直交する平面内において二軸性であり得る。
【0030】
一つの可能性として、プレ歪み層は、Si3N4等の誘電体ベースであり得る。
【0031】
積層体は、プレ歪み層と半導体層との間の接着層を備え得る。
【0032】
特定の一実施形態によると、半導体層には、プレ歪みが与えられているか、固有の歪みを有し得る。
【0033】
プレ歪み層は、半導体支持層の上に存在する誘電体層の上に位置し得る。
【0034】
本方法は、絶縁体でトレンチを充填する段階を更に備え得る。
【0035】
また、本方法は、半導体領域の一つ以上又は全ての上に、少なくとも一つのゲート誘電体領域及び該ゲート誘電体領域上の少なくとも一つのゲートを形成する段階を備え得る。
【0036】
従って、MOSトランジスタが第一半導体領域及び第二半導体領域上に形成され得る。
【0037】
誘電体層には引っ張り歪み層であり得て、b)段階の後に、第一半導体領域が引っ張り歪み層となり、第二半導体領域には圧縮歪みが与えられる。
【図面の簡単な説明】
【0038】
【図1A】本発明による、同一基板上の異なる歪みを受ける半導体領域を備えたマイクロエレクトロニクス装置の製造方法の一例を示す。
【図1B】本発明による、同一基板上の異なる歪みを受ける半導体領域を備えたマイクロエレクトロニクス装置の製造方法の一例を示す。
【図1C】本発明による、同一基板上の異なる歪みを受ける半導体領域を備えたマイクロエレクトロニクス装置の製造方法の一例を示す。
【図2】本発明による方法の代替例を示す。
【図3】本発明による方法によって得られるマイクロエレクトロニクス装置の例を示す。
【図4】本発明による方法によって得られるマイクロエレクトロニクス装置の例を示す。
【図5】本発明による方法によって得られるマイクロエレクトロニクス装置の例を示す。
【図6A】本発明による装置の半導体領域上に与えられる歪み場の形態のシミュレーション結果を示す。
【図6B】本発明による装置の半導体領域上に与えられる歪み場の形態のシミュレーション結果を示す。
【図7】本発明による装置の半導体領域上に与えられる歪み場の形態のシミュレーション結果を示す。
【図8A】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図8B】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図8C】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図8D】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図9A】本発明によって実現されるマイクロエレクトロニクス装置の半導体領域の臨界寸法と比較される限界長LCの決定に用いられる、構造の一例を与える。
【図9B】本発明によって実現されるマイクロエレクトロニクス装置の半導体領域の臨界寸法と比較される限界長LCの決定に用いられる、等価構造の一例を与える。
【図10】本発明による方法によって得られる半導体領域上に与えられる歪みの種類の反転(引っ張りから圧縮への)を、この半導体領域に対して選択された臨界寸法の関数として、示す。
【発明を実施するための形態】
【0039】
本発明は、添付図面を参照して、純粋に例示的な方法であって限定的ではない方法によって与えられる実施形態の説明を読むことによって、より良く理解されるものである。
【0040】
以下で説明される多様な図面の同一、同様又は等価な部分は、同一の参照符号を有し、一つの図面から次の図面への移行を容易なものにする。
【0041】
図面を理解し易くするために、図面に表されている多様な部分は、必ずしも同一スケールとはされていない。
【0042】
少なくとも一つの引っ張り歪み半導体領域及び他の少なくとも一つの圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の本発明による製造方法の一例を、図1A〜1C及び2を参照して、これから与える。
【0043】
本方法(図1A)の開始物質又は部材は、第一半導体層101(例えばSiベース)から形成された基板であり得る。
【0044】
第一層101は機械的支持体として機能するために提供されて、厚さe1(好ましくは、装置の他の全ての層の厚さと比較して非常に大きい)を有する。層101は、例えば、十マイクロメートル程度又は数十マイクロメートル付近の厚さを有し得る。
【0045】
支持層101上に、“プレ歪み”として知られる少なくとも一つの層が存在している。この“プレ歪み”層は、第一層101の表面に垂直な平面内において二軸性であり得る固有の歪みを有し得る。
【0046】
このプレ歪み層は、例えばCVD(Chemical Vapour Deposition,化学気相堆積)又はLPCVD(Low Pressure Chemical Vapour Deposition,低圧化学気相堆積)によって形成可能である。このプレ歪み層は、例えば、SiGe等の半導体ベースであり得る。
【0047】
他の可能性としては、このプレ歪み層は、SiXNyやAl2O3等の誘電体ベースであり得る。
【0048】
プレ歪み層がSiXNyベースである場合、歪みは、Siの比率の関数として調整され得る。プレ歪み層によって与えられる歪みは少なくとも100MPa、例えば約1GPaであり得る。
【0049】
絶縁層102は、半導体ベースの第一支持層101の上に形成され得る。この絶縁層102は、複数の層(前記プレ歪み層を含む)から形成され得る。
【0050】
絶縁層102は、第一半導体層101上に存在している誘電体(例えばSiO2)ベースの第一層1021から形成され得る。この誘電体ベースの第一層1021は、例えば数十ナノメートル付近(例えば約10ナノメートル)の厚さを有し得る。
【0051】
第一層1021は、第一半導体層101上の積層体の接着を促進する誘電体ベースで提供され得る。従って、SiO2等の誘電体ベースの第一層1021は、接着又は機械強度層として機能し得て、また、プレ歪み層1022(例えばSi3N4ベース)を半導体支持層101に接着する機能を果たし得る。
【0052】
絶縁層102は、第一半導体層101上に存在している誘電体(例えばSi3N4)ベースの第二層1022からも形成され得る。誘電体ベースの第二層1022は、上述のプレ歪み層であり得る。
誘電体製の第二層1022中の歪みは固有の歪みであり、基板の主平面(基板の主平面は、説明全体にわたってまた図1Aにおいて、直交座標
【数1】
の平面
【数2】
に平行な平面によって定義される)に垂直な平面内において二軸性であり得る。プレ歪み誘電体層1022は、所定の種類の歪み(例えば引っ張り歪み)に晒される。誘電体層1022が晒される歪みは、例えば約1.5GPaであり得る。
【0053】
絶縁層102は、第一半導体層101の上に存在している誘電体(例えばSiO2)ベースの第三層1023も備え得る。この第三層1023は、その電気絶縁性質に対して選択され、十ナノメートル程度付近(例えば約16ナノメートル)の厚さを有し得る。
【0054】
プレ歪み誘電体製の第二層1022の厚さe2は、誘電体製の第一層1021及び第三層1023の厚さよりも大きくされることが好ましい。誘電体製の第二層1022は、誘電体製の第一層1021及び第三層1023の厚さよりも少なくとも10倍大きい厚さe2を有し得る。プレ歪み層1022は、例えば、50ナノメートルから200ナノメートルの範囲(例えば約120ナノメートル)の厚さを有し得る。
【0055】
絶縁層102上には、半導体薄層103(例えば厚さ約10ナノメートル)が存在し、そこに複数の活性領域が形成されることになる。プレ歪み層1022は、この半導体薄層103の厚さの5から10倍の厚さを有し得る。
【0056】
そうして、半導体支持層と半導体層(そこに活性領域が形成されることになる)との間に複数の誘電体層を備えたSOIM(Silicon on Insulating Multiple layer)型基板が形成され得る(図1A)。
【0057】
支持層101の厚さは、エッチング以外の手段によるプレ歪み層1022の緩和を制限するのに十分な機械的剛性を確実なものにするようにされる。
【0058】
高歪み状態を維持するために、プレ歪み層1022の厚さe2は、基板層101の厚さe1と比較して小さいことが好ましく、例えば、基板層101の厚さよりも少なくとも20倍小さい。
【0059】
その後(図1B)、半導体層103から分離された複数の半導体アイランド又は半導体領域1081、1082、1091、1092を形成するために、半導体層103のエッチングが実施される。半導体領域1081、1082、1091、1092は、トランジスタの活性領域を形成するためのものである。形成される半導体領域1081、1082、1091、1092の中で、第一領域1081及び第二領域1082は第一臨界寸法L8で形成され、第三領域1091及び第四領域1092は第一臨界寸法L8とは異なる第二臨界寸法L9で形成される。
【0060】
第一臨界寸法L8は、所定の“限界長”LCとして知られる距離未満で選択される。
【0061】
第一臨界寸法L8は、例えば、十又は数十ナノメートルから半導体層103の厚さの十倍程度までである。第一臨界寸法L8は、例えば40から200ナノメートルの範囲に及び得て、また、例えば約70ナノメートルであり得る。
【0062】
一方、この実施形態において、第二臨界寸法L9は所定の限界長LCよりも大きく選択される。
【0063】
第二臨界寸法L9は、例えば、半導体層103の厚さの十倍程度からプレ歪み層1022の厚さe2の数十倍までである。第二臨界寸法L9は、例えば50から300ナノメートルの範囲に及び得て、また、例えば約100ナノメートルであり得る。
【0064】
本願の説明全体にわたって、“臨界寸法”とは、薄膜又は薄膜の積層体の厚さは別として、この薄膜又はこの薄膜の積層体中に形成される最小の寸法を示すものとする。
【0065】
第三半導体領域1091及び第四半導体領域1092は、例えば数ナノメートルから数百ナノメートルの範囲に及び得る距離で分離される。
【0066】
層103のエッチングは、選択エッチング(例えばSiO2に対するシリコン)によって実施され得る。
【0067】
その後(図1C)、プレ歪み層1022のエッチングが、その表面に対して垂直に実施される。特に、トレンチ110、120、130、140が絶縁層102に形成される。トレンチ110、120、130、140は、基板の主平面及びプレ歪み層1022の主平面に直交する垂直トレンチである。
【0068】
これらのトレンチ110、120、130、140を形成することによって、ブロックB1、B2、B3が画定される。トレンチ110、120、130、140は、誘電体製の第一層1021にわたって延伸し、また、プレ歪み層1022の少なくとも一部の厚さに延伸し、必要であれば、プレ歪み層1022の厚さ全体にわたって延伸する。
【0069】
トレンチ110、120、130、140は、一以上の段階の異方性エッチングによって形成され得る。この実施形態において、トレンチ110、120、130、140は、臨界寸法L8の半導体領域1081及び1082の両側に形成される。トレンチ110、120、130、140は特に、第一臨界寸法L8を有する半導体領域1081及び1082の側面に連続的に形成される。
【0070】
トレンチ110、120、130、140の形成によって、プレ歪み層1022をその上面において緩和させることが可能になる。
【0071】
図1Cの装置において、第一トレンチ110は、第一半導体領域1081の第一側面に連続的に形成される一方、第二トレンチ120は、第一側面の反対側の第一半導体領域1081の第二側面に連続的に形成される。従って、第一半導体領域1081で覆われた第一ブロックB1が、誘電体層1022、1023中に形成される。
【0072】
半導体領域1081、1082の臨界寸法L8は、少なくともトレンチ110、120、130、140の深さ未満とされる。第三トレンチ130は、第二半導体領域1082の第一側面に連続的に形成され、第四トレンチ140は、第二半導体領域1082の第二側面に連続的に形成される。
【0073】
従って、半導体領域1091、1092で覆われた第二ブロックB2並びに半導体領域1082で覆われた第三ブロックB3が、誘電体層1022、1023中に形成される。
【0074】
第一ブロックB1及び第三ブロックB3は、半導体領域1081及び1082の臨界寸法L8に等しいか又は実質的に等しく、トレンチの深さ未満である臨界寸法D1及びD3を有する。
【0075】
一方、第二ブロックB2は、トレンチの深さより大きな臨界寸法(例えば、約300ナノメートルの臨界寸法D2)とされ得る。プレ歪み層の厚さの約二倍の寸法D2によって、半導体領域1091、1092における優れたレベルの圧縮を得ることが可能になる。
【0076】
一方、寸法D2は、少なくともトレンチ110、120、130、140の深さよりも大きくされ得る。
【0077】
層1022の歪みの半導体領域1081、1082への転移が行われる。プレ歪み層1022の厚さ全体に行われるエッチングによって、領域1081及び1082への歪み状態のより大きな転移が可能になる。
【0078】
半導体領域1081及び1082の臨界寸法L8(L8は所定の限界長LC未満で選択される)の選択、及び、これらの半導体領域1081及び1082との関係におけるトレンチ110、120、130、140のレイアウトによって、これらの半導体領域1081及び1081に与えられる歪みの種類は、プレ歪み層1022のものと同一となる。
【0079】
言い換えると、半導体領域1081及び1082の変形は、プレ歪み層1022のものと同符号のものである。例えば、プレ歪み層1022の歪みが引っ張り歪みである場合、引っ張り歪みが半導体領域1081及び1082にも与えられる。
【0080】
半導体領域1081又は1082に与えられる歪みに関しては、この半導体領域1081又は1082に与えられる全ての歪みに起因する平均歪みを意味するものとする。
【0081】
半導体領域1081及び1082へのこのような歪みの転移は、エッジ効果(半導体領が所定の限界長LC未満に選択される十分に小さな臨界寸法で形成される場合に現れる)によるものである。この限界長LCは、特に半導体層103及びトレンチの形成される下部層の厚さの関数として、特に、絶縁層1023及びプレ歪み層1022の厚さの関数として、決定される。
【0082】
半導体領域1091及び1092に生じる歪みの種類は、プレ歪み層1022のものとは異なる。言い換えると、半導体領域1091及び1092の変形は、プレ歪み層1022のものとは逆符号のものである。例えば、プレ歪み層1022の歪みが引っ張り歪みである場合、圧縮歪みが半導体領域1091及び1092に与えられる。
【0083】
半導体領域1091又は1092に与えられる歪みに関しては、この半導体領域1091又は1092に与えられる全ての歪みに起因する平均歪みを意味するものとする。
【0084】
従って、異なる歪み転移が半導体領域1091及び1092に与えられる。
【0085】
従って、トレンチ110、120、130、140によって、ブロックB1〜B3における第二誘電体層1022の歪みを緩和させることが可能になり、また、ブロックB1及びB3の頂上部(つまり、半導体領域1081、1082)にこの引っ張り歪みを移すことが可能になる。
【0086】
引っ張りプレ歪み層1022を備えたこの例において、半導体領域1081及び1082は引っ張り歪みを受ける一方、半導体領域1091及び1092は圧縮歪みを受ける。
【0087】
第一半導体領域1081には、引っ張り歪みが与えられ、例えば百MPa程度付近の歪みを受け得る。半導体領域1091には、圧縮歪みが与えられ、例えば数百MPa付近の歪みを受け得る。
【0088】
必要であれば、半導体領域1091、1092における上述のエッジ効果を回避するため、少なくとも一つの所定の値dの間隔が、トレンチ120、130の口と半導体領域1091、1092との間に形成可能である。この例において、半導体領域1091及び1092はLCよりも大きく選択された臨界寸法L9を有しており、この間隔dは任意のものであり得て、また、小さいかゼロであり得る。
【0089】
トレンチ110、120、130、140の深さは、半導体領域1081、1082、1091、1092に与えられることが望ましい歪みのレベルの関数として与えられ、調整され得る。
【0090】
その後、トレンチ110、120、130、140は、例えば絶縁体145で充填され得る。必要であれば、トレンチ充填用の絶縁体145自体が歪み状態を有し得る。
【0091】
その後、各半導体領域1081、1082、1091、1092上に、ゲート誘電体領域160が形成され、その誘電体領域160上にゲートが形成され得る。
【0092】
その後、ゲート160の側面にスペーサ163、164が形成され得る。
【0093】
その後、ソース171及びドレイン172領域の形成を完成させるために、拡散及び/又は注入によるドーピングの一以上の段階が実施され得る。
【0094】
従って、引っ張り歪み半導体領域1081、1082のそれぞれから形成されたチャネル領域が提供されたトランジスタT1及びT4、並びに、圧縮歪み半導体領域1091、1092のそれぞれから成るチャネル領域を備えたトランジスタT2及びT3を有する装置が形成された(図3)。
【0095】
上述の多様な段階の後に得られる各半導体領域1081、1082、1091、1092の歪み状態は、シミュレーションツール(例えばANSYS社製のANSYS‐v10ツール等)で実施される数値計算によって、予測可能である。
【0096】
図6A及び6Bには、転移方向の軸
【数3】
に沿った場の歪みが与えられている。図6Aは、歪み場C1によって、所定の厚さの上面(例えば約3から4ナノメートル)において、半導体領域1081、1082が、全体として平均が正の歪みを有し、従って、引っ張り歪みが与えられていることを示す。
【0097】
図6Bでは、歪み場C2及びC3は、所定の厚さの上面(例えば約3から4ナノメートル)において、半導体領域1091、1092は全体として平均が負の歪みを有し、従って、圧縮歪みが与えられていることを示す。
【0098】
本方法を実行する代替例(図2)によると、垂直トレンチ210、220、230、240が、プレ歪み層1022の基板の主平面に垂直に形成され、第三誘電体層1023にわたって、及び、プレ歪み層1022の厚さ全体にわたって延伸しており、第一誘電体層1021が露出されるようになっている。これによって、半導体領域上により高い歪み状態を得ることが可能になる。
【0099】
想定可能な他の実施形態によると、絶縁層102上に存在している半導体層103もプレ歪み層が与えられる、つまり、固有の歪みを有するものとされ得る。例えば、半導体層103は、基板の主平面に垂直な平面内に二軸性歪みを有し得る。この場合、半導体層103のプレ変形が、例えばヘテロエピタキシーや分子結合によって得られ得る。
【0100】
限界長LCを定める方法の二つの例をこれから与える。これら2つの方法の組み合わせも必要であれば使用可能である。
【0101】
図8A〜8Dにおいて、異なるシミュレーション結果が示されており、図2を参照して上述した装置の領域1081のものと同様のレイアウトを有する約3nmの厚さの或る半導体領域508に対する平均歪み状態σmoyが示されている。
【0102】
半導体領域508は、絶縁領域502(例えばSiO2ベース)上に存在し、絶縁領域502はプレ歪み領域5022(例えばSi3N4ベース)上に存在し、プレ歪み領域5022は、絶縁層5021(例えばSiO2ベース)上に存在している。この半導体領域508は、トランジスタのチャネルを含み、電荷移動が行われる領域に対応するものである。トレンチ510、520は、領域508、5023、5022の両側に、絶縁層5021まで形成される(図9A)。
【0103】
ANSYSツールを用いて、半導体領域508の複数の寸法LZAに対して、この半導体領域508の様々な厚さeSi及びSiO2ベースの絶縁層5023の様々な厚さeSiO2に対してシミュレーションを行った。一方、このシミュレーションに対して、プレ歪み層5022の厚さは固定した。この厚さは、半導体領域508及び領域5021の厚さと比較して大きいものとされ、窒素ベースのプレ歪み層5022に対しては、200nmに固定された厚さである。
【0104】
図8Aにおいて、曲線C10、C12、C14はそれぞれ、eSi=20nm、eSi=30nm、eSi=40nmに対する、eSiO2=0nmでの半導体領域508の平均歪み状態σmoyを、その長さLZAの関数として表す。
【0105】
図8Bにおいて、曲線C20、C22、C24はそれぞれ、eSi=10nm、eSi=15nm、eSi=20nmに対する、eSiO2=5nmでの半導体パターンの平均歪み状態σmoyを、その長さLZAの関数として表す。
【0106】
図8Cにおいて、曲線C30、C32、C34はそれぞれ、eSi=10nm、eSi=15nm、eSi=20nmに対する、eSiO2=10nmでの半導体パターンの平均歪み状態σmoyを、その長さLZAの関数として表す。
【0107】
図8Dにおいて、曲線C40、C42、C44、C46はそれぞれ、eSi=5nm、eSi=10nm、eSi=15nm、eSi=20nmに対する、eSiO2=16nmでの半導体パターンの平均歪み状態σmoyを、その長さLZAの関数として表す。
【0108】
これら全ての図面において、限界長LCは、半導体領域508の平均歪みσmoyが符号を変え、引っ張りから圧縮に移る限界値に対応する。
【0109】
LC()で示される異なる厚さに対して得られる限界値は、図8Aから8Dにおける垂直破線によって表されている。
【0110】
従って、第一方法は、層5021、5022、5023の厚さ及び組成を与え、LCを決めるようなシミュレーションを用いることに存する。所定の厚さの層5022に対して、この限界長LCは、半導体領域508の厚さと共に増大する。所定の厚さのこの領域508に対しても同様に、限界長LCは絶縁層5023の厚さと共に増大する。
【0111】
第二方法によると、非特許文献1や非特許文献2等の解析モデルによって、プレ歪み層5022及び絶縁層5023の厚さが用いられるように、限界長LCと構造の他の寸法との間に確立される経験的関係が用いられる。
【0112】
必要であれば、この関係は、基板の厚さと比較して小さい厚さの半導体領域508を仮定して、その歪みσ0がこの領域の主平面内において一様であり、その厚さ方向に対してゼロであるとする近似を用いて、確立される。
【0113】
平均歪みσmoy及び歪みσ0の間の比:(σmoy/σ0)と減少パラメータ(KL/h)との間の関係を用いてもよい。ここで、
【数4】
E膜: 半導体領域508のヤング率
E基板: 基板のヤング率
ν膜: 半導体領域508のポアソン係数
ν基板: 基板のポアソン係数
である。
【0114】
非特許文献1及び非特許文献2に記載されているモデルのものと同様のケースに帰着させるため、絶縁層5023及びSiベースの半導体領域508によって形成される二重層を、等価な厚さeeqのSiO2製の単一層513に置換する近似を用いてもよく、eeq=eSiO2+eSi≡SiO2となり、ここで、eSi≡SiO2は、半導体領域508の層のSiO2の機械的観点から等価な厚さを表す(図9B)。
【0115】
これら二つの層(eSi≡SiO2及びeSi)の曲げ剛性は好ましくは一定である。
【0116】
以下の関係式が得られる:
【数5】
ここで、Iiは、層iの慣性モーメントを表す。
【0117】
図10には、(K・LZA/eeq)の関数として比(σmoy/σ0)・(eNit/eeq)の発展曲線C100の一例が与えられている。ここで、
【数6】
であり、eNitはプレ歪み層5022の厚さである。
【0118】
この曲線C100によって表される結果は二つの実施形態と関係する。第一のものは、酸化物の厚さeSiO2が約16nmでありシリコンの厚さeSiが約15ナノメートルの場合であり、第二のものは、厚さeSiO2が約16nmであり厚さeSiが約20ナノメートルの場合である。
【0119】
両方の場合において、減少パラメータ(K・LZA/eeq)の関数としての平均歪みの発展は、ほぼ同一のものであり、図10の曲線C100によって表されるものであり、5次の多項式補正によって、更に近づいたものとなり得る。
【0120】
この曲線C100は、
(K・LZA/eeq)c≒8.77
の値に対してキャンセルされる。
【0121】
従って、LCの値を、絶縁層5023及び半導体領域508のあらゆる厚さに対して、曲線がキャンセルされる点に対応して得ることができる。
【0122】
必要であれば、上述の2つの方法の組み合わせを用いることができる。限界長の値LCは、図8A〜8Bに示されるような曲線を外挿することによって、多様な対(eSiO2;eSi)に対して導出可能であり、これらの値を、上述の経験式によって計算されたものと比較することができる。
【0123】
例として、この比較の結果を以下の表に与える。
【0124】
【表1】
【0125】
上述の二例の方法よって得られた限界長LCは互いに非常に近い。
【0126】
図4は、図2を参照して上述したマイクロエレクトロニクス装置の代替例である。この例において、装置は、同一の絶縁ブロックB10上に分散した活性領域を形成するための半導体領域3081、3082、3091、3092を備える。
【0127】
第一半導体領域3081及び第二半導体領域3082は、所定の限界長LC/2未満とされる臨界寸法L8を有し、その決定方法は上述のものであり、特に層1023及び1022の半導体領域の厚さの関数として決められる。
【0128】
第三半導体領域3091及び第四半導体領域3092は、所定の限界長LC以下であり得る臨界寸法を有する。
【0129】
半導体領域3081、3091、3082、3092は、歪みが与えられており、プレ歪み領域1022を有する薄膜の積層体に形成されたエッチングされたブロックB10上に存在している。トレンチ310、320は、エッチングされたブロックB10の両側において、プレ歪み層1022の厚さの一部に対して形成される。トレンチ310、320は、半導体領域3081及び3082の臨界寸法L8よりも大きな深さを有する。トレンチ320は、半導体領域3082の一側に連続的に形成される。一方、他のトレンチ310は、半導体領域3081の一側に連続的に形成される。プレ歪み層1022から、ブロックB10の頂上部への歪みの転移は、半導体領域3081及び3082において行われる。
【0130】
例えば、プレ歪み層1022に引っ張り歪みが与えられている場合、半導体領域3081及び3082にも引っ張り歪みが与えられる。
【0131】
一方、半導体領域3082に並列されている半導体領域3092は、トレンチ320の少なくともLC/2の距離dに配置される。
【0132】
このようなレイアウトにおいて、例えば、プレ歪み層1022に引っ張り歪みが与えられている場合、半導体領域1091及び1092には、圧縮歪みが与えられて、圧縮歪みに対応する平均歪みを有する。
【0133】
図5には、本発明による方法によって得られるマイクロエレクトロニクス装置の他の例が与えられている。
【0134】
この装置は、第一種類の歪み(例えば、引っ張り歪み)による歪みが与えられている半導体領域4081、4082と、第二種類の歪み(例えば、圧縮歪み)による歪みが与えられている半導体領域4091、4092とを備える。
【0135】
半導体領域4081、4091は、プレ歪み半導体層から形成され得て、誘電体層1021、1022、1023(少なくとも一つのプレ歪み層1022(例えば引っ張りプレ歪み)を含む)の積層体から形成される第一ブロックB100上に存在している。
【0136】
半導体領域4082、4092は、このプレ歪み半導体層から形成され得て、誘電体層1021、1022、1023の積層体に形成される第二ブロックB200上に存在している。
【0137】
半導体領域4081、4082には、臨界寸法L8<LC/2が与えれれており(LCは限界長)、その決定方法は上述のとおりであり、層1022及び1023の個々の厚さ及び半導体領域の厚さの関数である。
【0138】
トレンチ410は、第一ブロックB100を第二ブロックB200から分離する。このトレンチは、半導体領域4081の一側及び半導体領域4082の一側に連続的に形成される。一方、半導体領域4091及び4092は、トレンチ410の少なくともLC/2の距離dに位置し、これらの半導体領域4091及び4092上に、プレ歪み層の歪み及び半導体領域4081、4082の歪みとは逆符号の歪みを与えることが可能にされる。
【0139】
図7には、転移方向の軸
【数7】
に沿った歪み場が与えられている。この図は、歪み場C3によって、半導体領域4082には引っ張り歪みが与えられていることを示し、一方、歪み場C4は、半導体領域4092に圧縮歪みが与えられていることを示す。
【符号の説明】
【0140】
101 第一半導体層
1021 第一層(接着層)
1022 第二層(プレ歪み層)
1023 第三層
103 半導体層
1081、1082、1091、1092 半導体領域
110、120、130、140 トレンチ
【特許請求の範囲】
【請求項1】
同一の支持体上に少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えるマイクロエレクトロニクス装置の製造方法であって、
a)基板上に存在し少なくとも一つのプレ歪み層(1022)上に位置する少なくとも一つの半導体層(103)を有する積層体から、所定の長さ(LC)未満の第一臨界寸法(L8)を有する少なくとも一つの第一半導体領域(1081、3081、4081)と、前記所定の長さ(LC)よりも大きい第二臨界寸法(L9)を有する少なくとも一つの第二半導体領域(1091)とを形成する段階と、
b)前記プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチ(110、120、130、140、210、220、230、240、310、410)を形成する段階とを備え、
前記トレンチのうちの少なくとも一つの第一トレンチ(110)が前記第一半導体領域(1081)の少なくとも一つの第一側面に連続的に位置し、限界長(LC)が、前記トレンチの形成される積層体の層の厚さの関数として決定され、前記b)段階の後に、前記第一半導体領域が前記プレ歪み層と同じ種類の歪みを有し、前記第二半導体領域が前記プレ歪み層の歪みとは逆の種類の歪みを有するようになる、製造方法。
【請求項2】
同一の支持体上に少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えるマイクロエレクトロニクス装置の製造方法であって、
a)基板上に存在し少なくとも一つのプレ歪み層(1022)上に位置する少なくとも一つの半導体層(103)を有する積層体から、所定の長さ(LC)未満の第一臨界寸法(L8)を有する少なくとも一つの第一半導体領域(1081)と、少なくとも一つの第二半導体領域(1091)とを形成する段階と、
b)前記プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチ(110、120、130、140、210、220、230、240、310、410)を形成する段階とを備え、
前記トレンチのうちの少なくとも一つの第一トレンチ(110)が前記第一半導体領域(1081)の少なくとも一つの第一側面に連続的に位置し、d>LC/2となる間隔(d)が前記第二半導体領域(1091)と前記トレンチとの間に与えられ、限界長(LC)が、前記トレンチの形成される積層体の層の厚さの関数として決定され、前記b)段階の後に、前記第一半導体領域が前記プレ歪み層と同じ種類の歪みを有し、前記第二半導体領域が前記プレ歪み層の歪みとは逆の種類の歪みを有するようになる、製造方法。
【請求項3】
前記第二半導体領域(1082)が、前記第一臨界寸法(L8)以下の臨界寸法(L9)を有する、請求項2に記載の製造方法。
【請求項4】
前記トレンチのうちの少なくとも一つの他のトレンチ(120)が、前記第一側面とは反対側の前記第一半導体領域(1081)の第二側面に連続的に形成される、請求項1から3のいずれか一項に記載の製造方法。
【請求項5】
前記第二半導体領域(1091、3091、4091)が、前記b)段階において前記積層体にエッチングされたブロック(B2、B10、B200)上に存在し、前記トレンチの少なくとも二つが前記エッチングされたブロックの両側に位置する、請求項1から4のいずれか一項に記載の製造方法。
【請求項6】
前記エッチングされたブロック(B2、B10、B200)が、前記トレンチの深さよりも大きな臨界寸法(D2)を有する、請求項5に記載の製造方法。
【請求項7】
前記トレンチが前記プレ歪み層の厚さの一部又は前記プレ歪み層の厚さ全体に形成される、請求項1から6のいずれか一項に記載の製造方法。
【請求項8】
前記プレ歪み層(1022)がSi3N4等の誘電体ベースである、請求項1から7のいずれか一項に記載の製造方法。
【請求項9】
前記積層体が、前記プレ歪み層(1022)と前記半導体層(103)との間の接着層(1023)を備える、請求項1から8のいずれか一項に記載の製造方法。
【請求項10】
前記プレ歪み層(1022)が、半導体支持層(101)上に存在している誘電体層(1021)上に位置する、請求項1から9のいずれか一項に記載の製造方法。
【請求項11】
絶縁体(145)で前記トレンチを充填する段階を更に備えた請求項1から10のいずれか一項に記載の製造方法。
【請求項12】
前記半導体領域の一つ以上又は全ての上に、少なくとも一つのゲート誘電体領域及び該ゲート誘電体領域上の少なくとも一つのゲートを形成する段階を更に備えた請求項1から11のいずれか一項に記載の製造方法。
【請求項13】
前記プレ歪み層には引っ張り歪みが与えられ、前記第一半導体領域には引っ張り歪みが与えられ、前記第二半導体領域には圧縮歪みが与えられる、請求項1から12のいずれか一項に記載の製造方法。
【請求項14】
前記トレンチの深さが、前記第一半導体領域の臨界寸法(L8)の半分に等しい、請求項1から13のいずれか一項に記載の製造方法。
【請求項1】
同一の支持体上に少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えるマイクロエレクトロニクス装置の製造方法であって、
a)基板上に存在し少なくとも一つのプレ歪み層(1022)上に位置する少なくとも一つの半導体層(103)を有する積層体から、所定の長さ(LC)未満の第一臨界寸法(L8)を有する少なくとも一つの第一半導体領域(1081、3081、4081)と、前記所定の長さ(LC)よりも大きい第二臨界寸法(L9)を有する少なくとも一つの第二半導体領域(1091)とを形成する段階と、
b)前記プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチ(110、120、130、140、210、220、230、240、310、410)を形成する段階とを備え、
前記トレンチのうちの少なくとも一つの第一トレンチ(110)が前記第一半導体領域(1081)の少なくとも一つの第一側面に連続的に位置し、限界長(LC)が、前記トレンチの形成される積層体の層の厚さの関数として決定され、前記b)段階の後に、前記第一半導体領域が前記プレ歪み層と同じ種類の歪みを有し、前記第二半導体領域が前記プレ歪み層の歪みとは逆の種類の歪みを有するようになる、製造方法。
【請求項2】
同一の支持体上に少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えるマイクロエレクトロニクス装置の製造方法であって、
a)基板上に存在し少なくとも一つのプレ歪み層(1022)上に位置する少なくとも一つの半導体層(103)を有する積層体から、所定の長さ(LC)未満の第一臨界寸法(L8)を有する少なくとも一つの第一半導体領域(1081)と、少なくとも一つの第二半導体領域(1091)とを形成する段階と、
b)前記プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチ(110、120、130、140、210、220、230、240、310、410)を形成する段階とを備え、
前記トレンチのうちの少なくとも一つの第一トレンチ(110)が前記第一半導体領域(1081)の少なくとも一つの第一側面に連続的に位置し、d>LC/2となる間隔(d)が前記第二半導体領域(1091)と前記トレンチとの間に与えられ、限界長(LC)が、前記トレンチの形成される積層体の層の厚さの関数として決定され、前記b)段階の後に、前記第一半導体領域が前記プレ歪み層と同じ種類の歪みを有し、前記第二半導体領域が前記プレ歪み層の歪みとは逆の種類の歪みを有するようになる、製造方法。
【請求項3】
前記第二半導体領域(1082)が、前記第一臨界寸法(L8)以下の臨界寸法(L9)を有する、請求項2に記載の製造方法。
【請求項4】
前記トレンチのうちの少なくとも一つの他のトレンチ(120)が、前記第一側面とは反対側の前記第一半導体領域(1081)の第二側面に連続的に形成される、請求項1から3のいずれか一項に記載の製造方法。
【請求項5】
前記第二半導体領域(1091、3091、4091)が、前記b)段階において前記積層体にエッチングされたブロック(B2、B10、B200)上に存在し、前記トレンチの少なくとも二つが前記エッチングされたブロックの両側に位置する、請求項1から4のいずれか一項に記載の製造方法。
【請求項6】
前記エッチングされたブロック(B2、B10、B200)が、前記トレンチの深さよりも大きな臨界寸法(D2)を有する、請求項5に記載の製造方法。
【請求項7】
前記トレンチが前記プレ歪み層の厚さの一部又は前記プレ歪み層の厚さ全体に形成される、請求項1から6のいずれか一項に記載の製造方法。
【請求項8】
前記プレ歪み層(1022)がSi3N4等の誘電体ベースである、請求項1から7のいずれか一項に記載の製造方法。
【請求項9】
前記積層体が、前記プレ歪み層(1022)と前記半導体層(103)との間の接着層(1023)を備える、請求項1から8のいずれか一項に記載の製造方法。
【請求項10】
前記プレ歪み層(1022)が、半導体支持層(101)上に存在している誘電体層(1021)上に位置する、請求項1から9のいずれか一項に記載の製造方法。
【請求項11】
絶縁体(145)で前記トレンチを充填する段階を更に備えた請求項1から10のいずれか一項に記載の製造方法。
【請求項12】
前記半導体領域の一つ以上又は全ての上に、少なくとも一つのゲート誘電体領域及び該ゲート誘電体領域上の少なくとも一つのゲートを形成する段階を更に備えた請求項1から11のいずれか一項に記載の製造方法。
【請求項13】
前記プレ歪み層には引っ張り歪みが与えられ、前記第一半導体領域には引っ張り歪みが与えられ、前記第二半導体領域には圧縮歪みが与えられる、請求項1から12のいずれか一項に記載の製造方法。
【請求項14】
前記トレンチの深さが、前記第一半導体領域の臨界寸法(L8)の半分に等しい、請求項1から13のいずれか一項に記載の製造方法。
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図10】
【図6A】
【図6B】
【図7】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図10】
【図6A】
【図6B】
【図7】
【公開番号】特開2010−28121(P2010−28121A)
【公開日】平成22年2月4日(2010.2.4)
【国際特許分類】
【外国語出願】
【出願番号】特願2009−169396(P2009−169396)
【出願日】平成21年7月17日(2009.7.17)
【出願人】(590000514)コミツサリア タ レネルジー アトミーク (429)
【Fターム(参考)】
【公開日】平成22年2月4日(2010.2.4)
【国際特許分類】
【出願番号】特願2009−169396(P2009−169396)
【出願日】平成21年7月17日(2009.7.17)
【出願人】(590000514)コミツサリア タ レネルジー アトミーク (429)
【Fターム(参考)】
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