【課題】ポイント拡散クロックの分配ネットワーク及びクロックの分配方法を提供する。
【解決手段】マスタクロックに応答して動作する複数のロードを備えるクロックシステムを複数の領域に分割し、分割された領域にマスタクロックを分配するために、複数の分割領域のそれぞれに配置されて、複数の分配ポイントまたはロードにマスタクロックを供給する複数のクロックポイントと、複数のクロックポイントの間に少なくとも一つずつ配置され、複数のクロックポイントにマスタクロックを伝達する複数の分配ポイントと、を備えるポイント拡散クロックの分配ネットワークである。これにより、高速で動作しつつも、消費電力が減少する。 （もっと読む）

【課題】 初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬ（Phase Looked Loop）を提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供すること。
【解決手段】 デュアルループＰＬＬは、位相を比較する位相比較器１を有する位相比較ループと、周波数を比較する周波数比較器７を有する周波数比較ループとを有するデュアルループＰＬＬを備え、周波数比較器７は、位相比較器１に用いる、外部基準クロックラインＣＬｅｘ１１から入力される基準クロック信号と異なる、キャリブレーションクロックラインＣＬｃａｌ１８から入力される入力信号を用いて周波数比較を行う。また、上記デュアルループＰＬＬを用いて、逓倍クロック発生装置を構成する。
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【課題】 微小遅延部で発生させる遅延量を精密に制御することができるタイミング発生回路を得る。
【解決手段】 直列接続した粗遅延部及び微小遅延部と、粗遅延部に電源電圧を供給する第１のＤＬＬと、微小遅延部に電源電圧を供給する第２のＤＬＬとを設ける。そして、第１のＤＬＬ内のモニタ回路として用いる遅延部を粗遅延部と同じ回路形式とする。また、第２のＤＬＬ内のモニタ回路として用いる遅延部を微小遅延部と同じ回路形式とする。 （もっと読む）

【課題】小面積で計算速度が速い比較器を提供する。
【解決手段】比較器は、各々の入力端にクロック信号が共通して入力される第１及び第２遅延回路と各々の第１入力端に第１遅延回路の出力信号及び第２遅延端の出力信号が各々入力される第１及び第２論理ゲートを含む第１ラッチ回路、及び第１論理ゲートの出力端から出力される信号及び前記第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路を備える。第１遅延回路の遅延時間は外部から入力される第１デジタル信号により制御される可変の遅延時間であり、前記第２遅延回路の遅延時間は外部から入力される第２デジタル信号により制御される可変の遅延時間である。 （もっと読む）

データ信号とクロック信号の位相差を示す位相差信号を出力する位相比較回路であり、異なる複数の識別レベルを用いてデータ信号の位相を検出し、位相を示す複数の信号を出力する検出部と、検出部から出力される複数の識別レベルに対応する複数の出力信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、位相比較部から出力される複数の位相差信号の全部又は一部を用いて、複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成する。
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【課題】ゼロクロス付近で変化率の大きい台形歪波形のような入力波形においても、正常にゼロクロス信号を検出する。
【解決手段】交流電源１１に接続され交流電圧の正側の半波を検出し、当該半波に対応する矩形波を出力する第１のフォトカプラ１２と、交流電源に接続され交流電圧の負側の半波を検出し、当該半波に対応する矩形波を出力する第２のフォトカプラ１３と、第１のフォトカプラ１２から出力される矩形波の後エッジを検出する第１の後エッジ検出回路１４と、第２のフォトカプラ１３から出力される矩形波の後エッジを検出する第２の後エッジ検出回路１５と、第１および第２の後エッジ検出回路の２出力を受けてその論理和出力を生成する論理和回路１６とを備え、論理和回路１６の出力をゼロクロス信号として用いる。 （もっと読む）

【課題】
オシレータから出力されるクロックに発振異常が発生した場合、その異常に対応してマイクロコンピュータの動作を適切に停止させる。
【解決手段】
発振器と、発振異常検出部とを具備する半導体装置を構成する。発振異常検出部は、その発振器から出力されるクロックを計測して得られたカウント値に基づいてその発振器の周波数を特定する。そして、その周波数が所定の周波数範囲外のときに、発振異常信号を生成する。 （もっと読む）

【課題】不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現する。
【解決手段】 第１の入力信号処理回路と第１の出力端子との間に第１の遮断回路を設けるとともに、第２の入力信号処理回路と第２の出力端子との間に第２の遮断回路を設け、これら第１および第２の遮断回路で、比較動作時に信号レベル判定回路から第１および第２の入力信号処理回路を遮断する。 （もっと読む）

【課題】回路構成が単純で、廉価な部品のみにより構成される、簡易的な絶縁型電圧検出回路を提供する。
【解決手段】レジスタ１に設定されたデータに比例したパルス幅の第１のＰＷＭ信号を出力するパルス幅変調回路２と、その出力を絶縁して第２のＰＷＭ信号として出力する第１の絶縁手段３と、第２のＰＷＭ信号をアナログ電圧信号ａに変換する変換回路４と、アナログ電圧信号ａと検出対象であるアナログ電圧信号ｂを比較し、２つの極性をもつ比較信号を出力する比較器５と、その比較信号を絶縁して２つの極性を有する第２の比較信号ｃとして出力する第２の絶縁手段６とを備え、第２の絶縁手段６から出力される第２の比較信号ｃの結果を所定の周期で検出し、アナログ電圧信号ａと検出対象であるアナログ電圧信号ｂが等しくなるように、レジスタ１に設定するデータをＣＰＵ７により増減させるようにした絶縁型電圧検出回路。 （もっと読む）

【課題】トリガ信号を出力する条件を多様に設定し得るトリガ生成回路を提供する。
【解決手段】記録対象データＤｉの電気的パラメータが所定条件を満たしたときにトリガ検出信号Ｓｄを出力する複数のトリガ検出器２３ａ〜２３ｈと、各トリガ検出器２３ａ〜２３ｈからそれぞれ出力された各トリガ検出信号Ｓｄに対して論理処理を実行してトリガ信号Ｓｔを出力する論理処理回路２４とを備えたトリガ信号生成回路１１であって、入力した記録対象データＤｉを指定されたトリガ検出器２３に出力するセレクタ回路２２を備えている。 （もっと読む）

第１の制御電位設定手段（１）は入力信号（ＩＮ）が論理閾値の近傍に達したときに第２の制御電位（Ｎ３）との大小関係が逆転する第１の制御電位（Ｎ２）を生成する。第２の制御電位設定手段（２）は、入力信号（ＩＮ）の変化に応じて入力信号（ＩＮ）と同方向に変化する第２の制御電位（Ｎ３）を生成する。出力手段（３）は、トランジスタ（Ｑ５，Ｑ６）からなり、第１の制御電位（Ｎ２）と第２の制御電位（Ｎ３）とリセット信号（ＲＳＥＴ）とに基づいて所定の電位の出力信号（ＯＵＴ）を生成する。リセット手段（４）は、波形整形回路の動作時にトランジスタ（Ｑ６）をオフにする。
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【課題】 送信信号を伝送する場合、できるだけ信号周波数を低くして他の回路への影響を防止し、またノイズ除去して信号の伝送をなす。
【解決手段】 信号送信側において、信号波形変換回路として機能する分周回路２０を用いて、送信すべき信号を分周して互いに位相が異なる一対の信号Ｑ１，Ｑ２に変換して伝送路を介して送信する。受信側では、信号波形復元回路２１を用いて、当該一対の信号のレベルの組み合わせに応じたレベルを生成して元の信号を復元する。伝送路では、信号の周波数が分周処理により半分に低下するので、他の回路などへの影響が少なくなり、また受信側回路が複数存在する場合にも、送信側から一対の信号を全ての受信側回路へ伝送すればよいので、送信側の出力ピンも大幅に低減する。さらに、分周回路２０内において、ノイズ除去の機能である保護回路２２を付加すれば、ノイズ低減も可能となる。 （もっと読む）

【課題】 簡単な構成で、短いＰＷＭ信号周期でも高い分解能のＰＷＭ信号であって、加えて、スイッチング周波数のスペクトル強度を低減するＰＷＭ信号を出力するディジタルＰＷＭ手段を実現すること。
【解決手段】
２値以上を持つ信号を出力する手段であって、そのうちの１つの値が継続する時間と該値の繰り返す周期の比率が、入力信号に応じて変化するディジタルＰＷＭ手段であって、該値の繰り返す周期を固定しないで変化させることによって、簡単な構成で、短いＰＷＭ信号周期でも高い分解能のＰＷＭ信号であって、加えて、スイッチング周波数のスペクトル強度を低減するＰＷＭ信号を出力するディジタルＰＷＭ手段を実現できる。 （もっと読む）

【課題】 内部回路が逓倍クロック信号に基づいて動作することによる電源変動の影響が、クロック信号出力回路に及ぶことを極力回避できる集積回路を提供する。
【解決手段】 電源配線１４がデジタル回路群１７を経由してクロック信号出力回路１１に電源供給を行う経路中にローパスフィルタ２２を配置し、電源配線１４を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去する。そして、クロック信号出力回路１１による逓倍クロック信号ｆｍの発振精度を向上させ、その逓倍クロック信号ｆｍに同期して動作するデジタル回路群１７における通信ブロック１６の通信精度等を向上させる。 （もっと読む）

【課題】
本発明の目的は、感度調整回路を備えたコンパレータおよびこのコンパレータ有
したデータ通信装置を提供することである。
【解決手段】
本発明においては、ＣＭＯＳトランジスタで構成され、マイクロコンピュータに
よりオフセット（感度）制御可能なコンパレータ（差動増幅アンプ）が実現される
。この感度調整回路を備えたコンパレータを備えることにより、コストおよび回路
面積を増やすことなく感度の高いデータ通信装置が実現できる。そして、このデー
タ通信装置を使用することにより、より遠距離に位置する電波源からの電波受信をすることができる。また、アンプ感度調整回路を任意の感度に調整することによっ
て、特定の通信距離範囲に渡って配置される電波源との間で常に安定した通信が確
保されると共に、無用なノイズに対する感度を落として良質な通信を維持できる。 （もっと読む）

【課題】基準信号と内部クロック信号とが同期しているか否かを瞬時に判断することによって検査効率を向上させることができる遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路を提供する。
【解決手段】遅延同期ループ回路に、各タップ信号をクロック信号とする複数のフリップフロップを直列に接続することによってシフトレジスタを形成し、複数のフリップフロップにクロック信号として基準信号からの遅延時間の長いタップ信号から順に入力した場合に、このシフトレジスタから出力される第1の検査信号と、複数のフリップフロップの全てにクロック信号として基準信号を入力した場合に、このシフトレジスタから出力される第2の検査信号とを検出し、これらの第1の検査信号と第2の検査信号との差に基づいて良否を判定することとした。 （もっと読む）

位相周波数検出器（ＰＦＤ）と、チャージポンプと、電圧制御発振器とを含むシグマデルタベースのフェーズロックループ・デバイスが提供される。ＰＤＦは、基準信号とフィードバック信号とを受信し、基準信号とフィードバック信号との比較に基づく信号を出力する。チャージポンプは、ＰＦＤからの出力信号に基づくチャージを出力する。チャージポンプは、固定量の電流を流す第１の電流源と、可変量の電流を流す第２の電流源とを含む。電源制御発振器は、チャージポンプからの受け取ったチャージに基づくクロック信号を出力する。
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【課題】 回路評価において、集積回路に入力するクロックのＯＮ／ＯＦＦ制御を不要とし、その集積回路における他の回路部に影響を与えることなく、複数のクロック断検出回路の動作確認を同時に行うことを可能とする。
【解決手段】 入力されるクロックを停止することなく、クロック断を検出する集積回路１０であって、クロック断を検出するクロック断検出部２０と、クロック断検出部２０に入力されるクロックを、クロック断検出部２０に入力される前に入力し、マスク設定がＯＮ状態である場合はマスクして、マスク設定がＯＦＦ状態である場合はそのままで、クロック断検出部２０へ出力するクロックマスク制御部２１とを備えた集積回路。 （もっと読む）

【課題】パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送装置、および、パラレルデータを、シリアルデータに正確に変換して所定のデータ伝送路に出力するデータ伝送方法を提供する。
【解決手段】伝送されてくるパラレルデータが同期している第１の基準クロックとは別の第２の基準クロックを生成するクロック生成部１３１１と、上記パラレルデータを、上記第２の基準クロックに基づく第２のパラレルデータに変換するＡＳＩＣ１３１３と、このＡＳＩＣ１３１３から出力された第２のパラレルデータを、上記第２の基準クロックに基づくシリアルデータに変換するシリアライザ１３１５とを、全て同一基板上に備えた。 （もっと読む）

【課題】 低消費電力を図り、かつ周波数の変動を生じない精度の良い出力波を得ることのできる位相合成装置および位相合成方法を提供する。
【解決手段】
クロックに同期した位相データと所定電圧値とのクロス点前後の位相データの差分をサンプルホールドした後アナログ値に変換するＤ／Ａ変換器２と、Ｄ／Ａ変換器により変換されたアナログ値を電流に変換する電流源３および該電流を時間的に積分するコンデンサ４からなる積分器５と、積分器の電荷を放電するリセット回路６とを備える直線補間回路を有する位相合成装置およびそれを用いた位相合成方法により、コンデンサのゲイン変化やＤ／Ａ変換におけるＤＣオフセット誤差に影響されることなく、ジッタの小さい精度の良い出力波を合成することができる。 （もっと読む）