【課題】 外部に高価なフレームメモリーを設けることなく雑音抑制を行うことができるノイズ低減回路を提供する。
【解決手段】 ノイズ低減回路は、複数の電荷蓄積手段２ａ〜２ｎと複数のスイッチ手段１ａ〜１ｎとを備えている。ノイズ成分を含む信号に応じた電荷量を複数の電荷蓄積手段２ａ〜２ｎに蓄積した後に、複数のスイッチ手段１ａ〜１ｎを導通させることによって複数の電荷蓄積手段２ａ〜２ｎを互いに並列に接続し、それによって、複数の電荷蓄積手段２ａ〜２ｎに蓄積されている電荷量を平均した電荷量と対応する信号を出力する。 （もっと読む）

【課題】 高速動作メモリを用いる場合であっても拡散スペクトル・クロック信号を用いて、ＥＭＩを効果的に低減することができるクロック発生装置及び半導体集積回路装置を提供する。
【解決手段】 拡散スペクトル・クロック発生器２１０は、ＤＤＲ ＳＤＲＡＭ１１２Ａの連続アクセスを判定し、ＤＤＲ ＳＤＲＡＭ１１２Ａのデータ読み出し時の連続アクセスでは拡散ＯＦＦにする状態判定器２２０を備える。 （もっと読む）

【課題】 簡単な構成で高逓倍能力を持ち、高速応答を実現したクロック生成回路を備えた半導体集積回路装置を提供する。
【解決手段】 遅延回路の各段遅延信号をゲート手段で選択し初段側に帰還してリングオシレータを構成する。デコーダにより１つのゲート手段の選択信号を形成して上記ゲート手段を制御する。基準周波数信号の１周期間での上記リングオシレータの発振出力のカウンタ出力とＸ倍指定値との比較結果により第１レジスタで上記デコーダの入力信号を形成する。第１動作モードで上記制御回路の代表比較結果に対応してバイナリスキャンにより上記入力信号を形成する。第２動作モードでは、上記比較結果により上記入力信号に対して＋１又は−１とする。 （もっと読む）

【課題】 低電圧で動作し、かつ低電圧のクロックを検出することが可能なクロック検出回路を提供すること。
【解決手段】 出力端子とＧＮＤの間に並列に接続した第１の容量と抵抗でクロック信号入力端子に入力されるクロックを検出するクロック検出回路において、任意の電位を接続する入力端子と出力端子の間に整流素子を２個直列に接続し、整流素子の接続点とクロック信号入力端子の間に第２の容量を設けた。 （もっと読む）

【課題】
ソフトウェア上の処理が簡略化され、コストの低減を図ることが可能なクロック補正回路を提供すること。
【解決手段】
本発明に係るクロック補正回路は、メインクロックＡと、メインクロックＡよりも周波数が低いサブクロックＢとが入力され、メインクロックＡの周波数の誤差を補正して出力するクロック補正回路であって、サブクロックＢの１周期に含まれるメインクロックＡのパルス数をカウントするパルス数カウンタ２０１と、パルス数カウンタ２０１がカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部２０３と、補正情報に基づいてクロック補正信号を出力する休止信号カウンタ２０４と、クロック補正信号に基づいてメインクロックＡの出力を補正するゲート２０５とを有する。 （もっと読む）

【課題】サンプリング終了直前にパルス性の雑音が入ったとしても、その出力が全て１や全て０のデータを出力してしまうのを回避することが可能なＡＤ変換器を提供すること。
【解決手段】本発明にかかる逐次比較型のＡＤ変換器は、電圧比較器１と、逐次比較レジスタ２と、ＤＡ変換器３を備えている。電圧比較器１は、容量対を介して直列に接続された２以上の差動増幅器１１、１２を備えている。入力されたアナログ信号をサンプリングする場合には、サンプリング容量Ｃ１と差動増幅器１１の間に設けられたスイッチ２１、Ｓ２２をオフ状態にすることにより、パルス性の雑音が伝わるのを防止している。 （もっと読む）

【課題】 ピーク検出に必要なキャパシタを用いることなく時定数を大幅に小さくできる振幅検出回路を実現する。
【解決手段】 ａに示す入力信号（入力ｉｎ）を折り返してｂに示す折り返し信号を得る。この折り返し信号波形は、入力ｉｎのハイからロウ、ロウからハイへの遷移点で入力の立ち上がり・立下り時間のためへこみｑが生じており、検出した振幅値に誤差が生じる。一方、入力ｉｎを微分してｃに示す微分波形を得、さらにこれを折り返してｄに示す折り返し信号を得る。次に、ｂとｄとを加算することにより、へこみｑがｄにより補正され、ピーク値Ｐに示すような入力ｉｎのピーク値に対応する平坦な出力を得ることができる。即ち、キャパシタを用いないで入力ｉｎの振幅を検出することができる。 （もっと読む）

【課題】 クロックスキューを低減し、動作マージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】 遅延回路８による遅延時間ＤＬ１とクロックツリー１１による遅延時間ＤＬ１１との和が、遅延回路９による遅延時間ＤＬ２とクロックツリー１２による遅延時間ＤＬ１２との和と等しくなるように、遅延回路８，９の遅延時間ＤＬ１，ＤＬ２が調整される。このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けたことによって、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きい場合でも、機能ブロック３，４間のクロックスキューを低減することができる。したがって、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。 （もっと読む）

【課題】制御電圧の電圧変化に誤動作なく速やかに応答して正帰還（ラッチ）動作を開始ができ、且つ入力電圧の差動増幅動作への復帰が速く高速動作を行なえるようにする。
【解決手段】電圧比較器は、外部から入力される差動入力電圧Ｖｉｎｐ、Ｖｉｎｎを差動電流に変換して出力する差動入力回路１０１と、出力電圧Ｖｏｕｔｎ、Ｖｏｕｔｐを正帰還増幅するラッチ回路１０３と、差動入力回路１０１とラッチ回路１０３との間に接続され、第１の制御電圧Ｖｃを各ゲートに受けるＭＯＳトランジスタ１０、１１を含む第２のスイッチ回路１０５と、該第２のスイッチ回路１０５とラッチ回路１０３との間に接続され、第１の制御電圧Ｖｃ１と逆極性の第２の制御電圧Ｖｃ２をゲートに受けるＰＭＯＳトランジスタ１２を含む第３のスイッチ回路１０６とを有している。 （もっと読む）

【課題】回路構成が簡単であって、しかも高い信頼性を有し、低電圧で動作可能なチョッパ増幅回路を提供する。
【解決手段】チョッパ変調器１は入力信号を所定の制御信号に従ってチョッパ変調してチョッパ変調信号を出力する。スイッチドオペアンプ３の増幅回路はチョッパ変調器１から出力されるチョッパ変調信号を増幅して増幅されたチョッパ変調信号を出力する。スイッチドオペアンプ３のチョッパ復調器４は増幅回路から出力される増幅されたチョッパ変調信号を、制御信号に従ってチョッパ復調して復調された出力信号を出力端子からチョッパ増幅された出力信号として出力する。チョッパ変調器５はチョッパ復調器４から出力される復調された信号を、制御信号に従ってチョッパ変調してチョッパ変調信号を増幅手段の入力端子に出力する。 （もっと読む）

【課題】温度が変化する環境下において、ＣＲ発振回路の発振出力に基づいて行われる所定の処理時間が一定となるように補正する構成を、より簡単に実現するマイクロコンピュータを提供する。
【解決手段】マイクロコンピュータのＥＥＰＲＯＭに、温度により変動するＣＲ発振回路の発振出力特性に基づき、通信回路により管理される１フレームのデータ送信時間を一定とするための通信レートＣＭＲを決定するデータを記憶しておく。ＣＰＵは、温度検出回路によって検出される温度（ステップＳ２）に応じてＥＥＰＲＯＭに記憶されているデータを読み出し（ステップＳ３）、決定した通信レートＣＭＲ（ステップＳ４）を通信回路に設定する（ステップＳ５）。 （もっと読む）

【課題】 チャージポンプ回路の出力電圧変動を抑制する。
【解決手段】 ＰＬＬ回路１は、位相比較器２、チャージポンプ回路・ＬＰＦ部３、ＶＣＯ４、及び分周器５から構成され、チャージポンプ回路・ＬＰＦ部３には、チャージポンプ回路６の充電電流及び放電電流を同一にするための補正チャージポンプ電流をチャージポンプ回路６に供給するチャージポンプ電流補正回路９が設けられている。 （もっと読む）

線形位相検出器は、クロック抽出器およびデータ再生器内で使用するために、第１および第２クロック信号（ＣＬＫＯＯ，ＣＬＫ９０）を受信して第１および第２制御信号（ＵＰ，ＤＯＷＮ）を生成する回路（１，２）を備え、これらの回路は、入力および出力との間の長い経路の長さと多くの動作により大きな遅延を有する（洞察）。これらは、それぞれの回路（１，２）に２つの並列のラッチ（１０，１１，２０，２１）と、これらのラッチの出力信号を多重送信するマルチプレクサ（１２，２２）を与えることにより、より速くさせることが可能である（基本概念）。データ信号は第１回路（１）に供給され、第１回路出力信号は第２回路（２）に供給される。それぞれがまた２つのラッチとマルチプレクサを備える第３および第４回路（３，４）を導入することにより、高速線形位相検出器は、多数のトランジスタから独立した、データ信号におけるゲインを有するように構成されており、これは長所である。それぞれの回路（１，２，３，４）の論理回路（１３，２３）は、加算器／減算器（５）に結合される。
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【課題】
商用電源の交流電圧に対する重畳ノイズ及び波形歪みに対して、ゼロクロスを定周期にかつ安定に検出することができるゼロクロス検出回路を実現する。
【解決手段】
交流電圧がゼロ電位をクロスするタイミングに同期したパルス信号を生成するゼロクロス検出回路において、前記交流電圧の正の半サイクル又は負の半サイクルの少なくともいずれかに同期した矩形波信号を生成する矩形波変換手段と、前記矩形波信号によりトリガされるモノステイブルマルチバイブレータ手段とを備える。 （もっと読む）

【課題】 復調信号に直流電位オフセットが生じても、ベースバンド信号を正しく再生できるディジタル信号受信回路を提供する。
【解決手段】 遅延ピーク検出部１３によって、ピーク検出部１１よりも遅れたタイミングで入力信号ＩＮのピークレベルを検出し、遅延ピークレベルＤＰＬとピークレベルＰＬとのピーク差ＰＬＤをピーク差分検出部１５で検出する。リセット部１７では、ピークレベルＰＬとボトムレベルＢＬのレベル差が入力信号ＩＮの振幅に対応する所定値を越え、かつピーク差ＰＬＤが許容ピーク差ＰＬＭを越えたときに、ボトム検出部１２に対するリセット信号ＢＲＳを出力する。これにより、ボトム検出部１２から出力されるボトムレベルＢＬは、最新の入力信号ＩＮに基づいたボトムレベルに置き換えられる。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】
半導体集積回路は、位相周波数比較回路とループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する電圧を電流に変換し、変換後の電流をこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】 チャージポンプ回路に用いるスイッチング素子を低耐圧素子で構成可能とする。
【解決手段】 モードＡにおいて、第１及び第２のクロックＣＫａ，ＣＫｂを接地電圧（ＧＮＤ）に設定すると共に、第１のスイッチング素子ＳＷ１をオンし、第２及び第３のスイッチング素子ＳＷ２，ＳＷ３をオフする。モードＢにおいて、第２のクロックＣＫｂをＧＮＤに維持し、第１のクロックＣＫａを高レベル（ＶＤＤ）に変化させると共に、第２のスイッチング素子ＳＷ２をオンし、第１及び第３のスイッチング素子ＳＷ１，ＳＷ３をオフする。モードＣにおいて、第１のクロックＣＫａをＶＤＤに維持し、第２のクロックＣＫｂをＧＮＤから高レベル（ＶＤＤ）に変化させると共に、第３のスイッチング素子ＳＷ３をオンし、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２をオフする。 （もっと読む）

【課題】 簡単な構成でしきい値を容易に収束させることができるコンパレータを提供し、またそのコンパレータを用いる信号処理装置および方法を提供する。
【解決手段】 センサ入力が時刻ｔ１０でしきい値のハイレベル側からローレベル側に変化すると、しきい値はハイレベル側に遷移する。センサ入力がしきい値をローレベル側に越えた瞬間に、しきい値を反転しにくい方であるハイレベル側へずらすので、時刻ｔ１０の直後にノイズが重畳されても、誤反転しにくくすることができる。センサ入力がローレベル側からハイレベル側に変化の方向を逆転する前に、しきい値が漸次設定値に近付くように、しきい値を段階的に変化させる。しきい値の有効ビット数を少なくするような場合、しきい値が設定値に達しなくても、変化量が０になってしまう。そこで、強制的にしきい値を設定値に収束させる。 （もっと読む）

【課題】基準パルス列のパルス毎のエッジを所望位置に変更したパルス列を生成する。
【解決手段】パターン生成回路１０は、エッジを変更するための基準電圧を生成する基準電圧データと、基準パルス列を生成するパターン・データを記憶し、同期して端子Ｂ及びＡから夫々出力する。ＤＡＣ１４は、基準電圧データをデジタル・アナログ変換し、基準電圧を生成する。ＬＰＦ１２は、パターン・データから生成された基準パルス列のエッジをなまらせ傾斜させる。比較器１６は、基準電圧とＬＰＦ１２の出力を比較し、基準パルス列に比較してエッジ位置が変更されたパルス列を生成する。 （もっと読む）

【課題】 シュミットトリガ回路のノイズ除去特性を安定的に維持する。
【解決手段】 入力信号のスレッシュホールドレベルを定めるＶｐ／Ｖｎ設定部１１とＲＳラッチ部１２とからなるシュミットトリガ回路１０と、シュミットトリガ回路１０から出力される所定の幅以上のパルス信号を通過させるローパス・フィルタ機能を含むドライバ部１３と、ローパス・フィルタ機能を含むインバータＩＮＶ４に対して通過させるパルス幅を変更するように電源電圧を変更して供給する動作電流設定・センサ部１４を備える。動作電流設定・センサ部１４は、電源電圧を設定するための直列接続されるＰｃｈトランジスタＭＰ２、ＮｃｈトランジスタＭＰ２を含むセンサ回路１６を備え、インバータＩＮＶ４は、ＰｃｈトランジスタＭＰ２、ＮｃｈトランジスタＭＰ２とそれぞれ同一形状のＰｃｈトランジスタＭＰ１、ＮｃｈトランジスタＭＰ１で構成される。 （もっと読む）