システムは、メモリコントローラおよび直列接続されている複数の半導体デバイスを備える。各デバイスはデータを格納する。コントローラは、デバイスの動作を同期させるクロックを供給する。各デバイスは、イネーブル信号によって選択的にイネーブルまたはディセーブルされるPLLを備える。選択デバイスのPLLはイネーブル信号によってイネーブルされ、他のデバイスはディセーブルされる。イネーブルされたPLLは、90°の倍数の位相シフトで複数の再生クロックを供給する。データ転送は、再生クロックのうちの1つのクロックと同期する。ディセーブルされたPLLのデバイス内で、データ転送は入力クロックと同期する。イネーブルおよびディセーブルされたPLLにより、各デバイスはソース同期クロッキングおよび共通同期クロッキングを行う。最後のデバイスのデバイス識別子の最下位ビットがクロック整列を決定する。
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【課題】本発明は、外部環境の影響にも安定的に動作し、より向上した電力及び面積効率を具現するデータセンタートラッキング回路及びこれを含む半導体集積回路を提供する。
【解決手段】本発明は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；クロックに基づき、出力信号の位相の変化を感知して感知信号を出力する感知部；及び、感知信号に応じて、クロックツリーに供給される電流を調節し、出力信号の位相を調節するディレイ補償部を含む。 （もっと読む）

【課題】電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上する。
【解決手段】２つの等価な鋸波発生回路１８Ａおよび１８Ｂと、その２つの鋸波発生回路１８Ａおよび１８Ｂを交互に切り替えるスイッチ回路１９と、を含む電圧制御型発振器２４を有する、電圧−周波数変換回路を備える。好ましくは、第１の周期の周期信号を出力する第１の電圧制御型発振器と、第１の周期と異なり、かつ第１の周期と一定の比を保つ第２の周期の周期信号を出力する第２の電圧制御型発振器とを備え、サンプリング周期内に含まれる第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出し、サンプリング信号の活性化時点から第１および第２の周期信号の位相が一致する時点までの間に含まれる周期信号の波数に基づいて、デジタル信号の下位ビットを算出する。 （もっと読む）

【課題】発振回路により作成される動作クロックによる不要な電磁輻射ノイズを低減する。
【解決手段】乱数発生回路１０から出力された乱数データは、周波数可変データレジスタ１２に格納される。周波数可変データレジスタ１２に格納されるデータは、乱数発生回路１０から順次発生される乱数データによって更新される。発振回路１３はクロックを発生する回路であり、クロックは不図示の動作クロック作成回路を通して動作クロックとして、内部回路１４に供給される。発振回路１３のクロックの周波数は、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御されるようになっている。また、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御される周波数の幅を制御するための制御データが格納される周波数可変幅制御レジスタ１５が設けられている。 （もっと読む）

【課題】出力信号のステップパルスに伴う、不要な電磁輻射ノイズを低減する。
【解決手段】乱数制御レジスタ１１は、乱数発生回路からの乱数データの出力のスタート（開始）、スタンバイ（待機）、ストップ（停止）、出力のタイミング等を制御するためのレジスタである。乱数発生回路１０から出力された乱数データは、立上り／立下り時間可変データレジスタ１２に格納される。立上り／立下り時間可変データレジスタ１２に格納されるデータは、乱数発生回路１０から順次発生される乱数データによって更新される。出力回路１３は、マイクロコンピュータの内部回路１４からの信号φを外部機器に出力するための回路であり、出力回路１３の出力信号の立上り／立下り時間は、立上り／立下り時間可変データレジスタ１２に格納された乱数データに応じて、可変制御されるようになっている。 （もっと読む）

【課題】ＣＲ発振回路に温度変化や経年変化が生じても正確な周波数を持つクロック信号を生成する。
【解決手段】ＣＲ発振器１２の温度を示すＡ／Ｄ変換値とＣＲ発振回路８の逓倍数を決める逓倍数設定値ＦＭＵＬＲとを対応付けてＥＥＰＲＯＭ３に記憶し、Ａ／Ｄ変換値（検出温度Ｔ）に応じた逓倍数設定値ＦＭＵＬＲを読み出してＣＲ発振回路８のレジスタに設定する。通信回路７が同期信号を受信するごとにクロック信号ＣＬＫを計数して１ビット長を計測し、その計数値ＸＡと正規の１ビット時間に対する基準周期に基づく基準計数値ＸＢとに基づいて逓倍数設定値ＦＭＵＬＲを補正し、補正後の逓倍数設定値ＦＭＵＬＲを検出温度Ｔに対応させてＥＥＰＲＯＭ３に書き込む。 （もっと読む）

【課題】閾値ばらつきが大きなトランジスタを用いても正確に比較動作ができる半導体装置およびこれを備えた電子機器を提供する。
【解決手段】トランジスタ１０４，１０５を用いて入力信号ＶＩＮ１，ＶＩＮ２を比較する。昇圧回路１００は、トランジスタ１０４の第１入出力端子に接続された第１入力端子ＣＩＮ１と、トランジスタ１０５の第１入出力端子に接続された第２入力端子ＣＩＮ２と、トランジスタ１０４のゲート端子に接続された第１出力端子ＣＯＵＴ１と、トランジスタ１０５のゲート端子に接続された第２出力端子ＣＯＵＴ２に接続とを有して、トランジスタ１０５のゲート端子の電圧を昇圧または降圧する。 （もっと読む）

【課題】入力データとデータストローブクロックのタイミングにより自動的にデータ入力ストローブ信号の発生タイミングをチューニングする半導体記憶装置を提供する。
【解決手段】入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段と、前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプとを含む。 （もっと読む）

【課題】選択した所望のビットにのみジッタ又はノイズを付加した波形データを発生させる。
【解決手段】信号発生装置の表示装置の画面上に、ジッタ／ノイズ設定領域１８とビット選択領域２０が表示される。ビット選択領域２０で選択されたビットに限定して、ジッタ／ノイズ設定領域１８で設定されたジッタ又はノイズが設定される。ビットの選択方法としては、ユーザが直接選択するビット・パターンを入力するもの、ビットに対応した箱型オブジェクトを表示し、箱型オブジェクトを個別に選択することでビットを選択するもの、「０１又は１０」などいくつかの所定ビット・パターンをメニューから選択するもの、選択する上位の連続ビット数又は下位の連続ビット数を指定するものなどがある。 （もっと読む）

【課題】ＲＦ電力増幅器と関連する高パルス繰返し数の制限を解決する高電圧、高速、および高繰返し数パルス発生器（３０）を提供する。
【解決手段】パルス発生器（３０）は共振技術を利用して、短絡および開回路の双方の負荷状態中に、パルス発生器（３０）の機能障害なしに、パルス発生器（３０）の継続的な高電圧、高速、および高繰返しパルス数動作を可能にする電流制限特徴をもたらす。本発明の好適な実施例において、パルス発生器（３０）は、ＤＣ電圧を高周波ＡＣ電圧に変換するように構成されているインバータ（４０）と、前記ＡＣ電圧に応答して、ＡＣ電流源として動作するように構成されているコンバータ（５０）と、前記ＡＣ電流源によって発生するＡＣ入力電流に応答して、高電圧、高速、高繰返し数電圧パルスを発生させるように構成されているパルス整形部分（６０）とを備える。 （もっと読む）

【課題】電源電圧が低下した場合でも、制御対象とする半導体素子を適切に制御することができる半導体素子制御装置を提供する。
【解決手段】電圧付与回路１８は、電源電圧Ｖccを所定の閾値電圧Ｖthと比較して、Ｖcc≦Ｖthであれば、プリドライブ回路２のグランド側端子にグランドレベル近傍の電圧である仮想グランド電圧Ｖcpを付与し、Ｖcc＞Ｖthであれば、前記グランド側端子に電源電圧Ｖccとクランプ制御用電圧Ｖgsとの差電圧を付与する。 （もっと読む）

【課題】 第１のパルス信号が第２の値に反転する時刻と、第２のパルス信号が第２の値に反転する時刻との間の時間が短い場合であっても、正確にロータリースイッチの回転方向を判別すること。
【解決手段】 パルス信号Ａ及びパルス信号Ｂの一方がローレベルに反転してから、他方のパルス信号がローレベルに反転するまでの時間が所定時間未満である場合、パルス信号Ａ及びパルス信号Ｂのうち、どちらのパルス信号が先にハイレベルからローレベルに反転したかによって回転方向を判別せずに、どちらのパルス信号が先にハイレベルからローレベルに反転したかによって回転方向を判別する。従って、回転方向を正確に判別することができる。 （もっと読む）

【課題】サンプリングクロックに同期して順次入力されるデジタルデータに連続したサンプリング周期にわたって混入したノイズをも除去するノイズ除去回路および方法を提供。
【解決手段】ノイズ除去回路1は、3つの遅延された入力データ（21、22、23）のうちのそれぞれ2つの平均（24、25、26）を算出し、これらの平均値のいずれが前回選択された出力データ（31）の値に対して最小の差（27、28、29）を有するかを判定し、最小の差を有する減算器データ（32）に対応する加算器（5、6、7）が出力する平均値（24、25、26）をフィルタ済出力信号値31として出力することにより、入力信号20に連続したサンプリング周期にわたり混入したノイズを除去する。 （もっと読む）

【課題】信号入力端子に静電気ノイズが印加された場合に、そのノイズの内部回路への伝達を未然に、かつ確実に防止することができる入力インタフェース回路を提供すること。
【解決手段】ノイズを検出するノイズ検出回路（２００）と、ノイズが検出されたときに第１のスイッチ回路（ＳＷ１）をオフしてノイズ伝達を遮断する機能をもつノイズキャンセラ（３００）と、を設ける。第１のスイッチ回路（ＳＷ１）がオフしているときは、第２のスイッチ回路（ＳＷ２）がオンして、直前の電圧をラッチする。ノイズ検出回路２００に含まれるノイズ検出用トランジスタは、Ｎウエルの電位を適応的に最適化することができるフローティングＮウエルトランジスタによって構成される。 （もっと読む）

【課題】復調信号の最初のパルスから確実にデータを復元することが可能なデータスライ
ス回路を提供する。
【解決手段】データスライス回路３は、レベルシフト回路５と基準電圧生成回路６とコン
パレータ７とにより構成されている。レベルシフト回路５は、入力信号ＳＩの電圧レベル
を一定電圧レベルだけシフトしたレベルシフト電圧ＳＬを生成し、基準電圧生成回路６は
、入力信号のピーク電圧及びボトム電圧を分圧した基準電圧ＳＢを生成する。コンパレー
タ７は、レベルシフト電圧ＳＬと基準電圧ＳＢとを比較した結果を出力する。 （もっと読む）

【課題】ＬＳＩ化に適し且つ従来のＰＬＬを用いたのと同等の特性を設定できるシリアルデータインターフェースのＣＤＲ回路を提供する。
【解決手段】本発明のＣＤＲ回路は、所定周波数のクロックの周期Ｔ１をＮ分割したＴ２時間ずつずらしたＮ相のクロックを出力する手段、シリアル転送されたデータをＴ２時間毎にサンプリングする手段、サンプリングしたデータを周期Ｔ１毎に第１のＮビットパラレルデータに変換する手段、サンプリングしたデータのデータ変化点を示す第２のＮビットパラレルデータに変換する手段、及び、第２のＮビットパラレルデータを位相情報入力としてシリアルデータのデータ変化点の略中間位置を示す第３のＮビットパラレルデータを出力する手段を有し、第３のＮビットパラレルデータが示したビット位置と同じ、第１のＮビットパラレルデータのビット位置データを復元データとすることを特徴とする。 （もっと読む）

【課題】製造プロセスにおけるばらつきが原因による同期期間や同期期間終了後の自走期間において、周波数が変動することがなく、安定した動作を実現し、また安価な半導体装置を提供する。
【解決手段】第１の基準クロック信号を生成する基準クロック信号生成回路と、第１基準クロックの信号及び同期信号を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第１のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号の立ち上がりのエッジ数を計数する第２のカウンタ回路と、第１のカウンタ回路の計数値を用いて第１の基準クロック信号を分周し、第２の基準クロック信号を生成する第１の分周回路と、第２の基準クロック信号を分周し、クロック信号を生成する第２の分周回路と、を有するクロック生成回路を半導体装置に搭載する。 （もっと読む）

【課題】クロックスキューを補償することができるコントローラを備える集積回路を提供する。
【解決手段】第１クロックマッシュに入力される第１クロックと第２クロックマッシュに入力される第２クロックとの間のスキューを調節するためのクロックスキューコントローラを備える。クロックスキューコントローラは、第１出力クロックと第２出力クロックとの間の遅延時間に対応するパルス信号を発生するパルス発生器と、パルス信号のパルス幅に対応するデジタル信号を出力するパルス幅検出器と、デジタル信号に対応する時間だけ、第１及び第２クロックのうちのいずれか一つを遅延させるクロック遅延調節器と、を備えて、クロックマッシュの間のクロックスキューを検出し、該検出されたスキューに対応する遅延時間だけクロックマッシュに供給されるクロック等の遅延時間を調節することができる。 （もっと読む）

【課題】動作が誤発振状態または準安定状態となったことを検出し、誤発振状態または準安定状態から抜け出して正常な発振状態にとすることができるＶＣＯをを提供する。
【解決手段】本発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、差動遅延素子毎に設けられ、検出信号が入力されると、差動出力対間の電位差を増幅するクロスカップル回路とを有している。 （もっと読む）

【課題】ＩＲのような素子性能の限界に及ぶ超高周波域で良好に動作し消費電力が少なく安価で信頼性が高く且つ通常のＣＭＯＳ半導体プロセスで製造可能な新たなルス検出回路、包絡線検出回路および電子装置ならびにパルス検出方法を提供することを目的とする。
【解決手段】ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路２０ａ（２０ｂ）と、増幅回路の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサ１０５（１１０）とを含み、信号入力端に供給される被検出信号（Ｖｓ）の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、信号波形変換部１０ａ（１０ｂ）の出力信号から被検出信号が担うパルスを検出するパルス検出部とを備える。 （もっと読む）