へテロ接合電界効果型トランジスタ及びその製造方法
【課題】本発明は、電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果型トランジスタとその製造方法の提供を目的とする。
【解決手段】本発明のヘテロ接合電界効果型トランジスタは、バリア層４及びバリア層４上に形成されたキャップ層５を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして窒化物半導体層上に設けられたゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたドレイン電極８及びソース電極９とを備える。ゲート電極１０のドレイン電極８側端面とソース電極９側端面のうち少なくともドレイン電極８側端面は、キャップ層５と少なくとも部分的に乖離しており、当該乖離部分が空隙である。
【解決手段】本発明のヘテロ接合電界効果型トランジスタは、バリア層４及びバリア層４上に形成されたキャップ層５を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして窒化物半導体層上に設けられたゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたドレイン電極８及びソース電極９とを備える。ゲート電極１０のドレイン電極８側端面とソース電極９側端面のうち少なくともドレイン電極８側端面は、キャップ層５と少なくとも部分的に乖離しており、当該乖離部分が空隙である。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの作製方法、及びその方法により作製されるトランジスタの構造に関するものである。
【背景技術】
【０００２】
従来の窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタ（ヘテロ接合ＦＥＴ：Field Effect Transistor）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、それによって、実際に高周波動作させた際にＤＣ特性から予測できる出力や効率に比べて大きく減少してしまう。
【０００３】
この電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、電流コラプスを抑制するためには最も強く電界がかかるゲート電極／半導体界面を半導体表面から遠ざけることが効果的である。そのため、半導体表面のゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。そして、リセスが深ければ深いほどゲート電極／半導体界面を半導体表面から遠ざけるため、電流コラプスを抑制する効果が大きい。
【０００４】
しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のリセス深さを制御性よくエッチングする必要があり、エッチングレートのみで制御することは難しい。
【０００５】
そこで、例えばＡｌＧａＮ／ＧａＮ系ヘテロ構造を用いたヘテロ接合ＦＥＴの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が多く用いられている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ＩＥＥＥ ＥＤＬ，ＶＯＬ．２９，ＮＯ．４，ＡＰＲＩＬ ２００８，ｐ３０３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡｌＧａＮやＧａＮの層中の特に表面側には、エピタキシャル成長やトランジスタを作製するプロセス中に多くのｎ型不純物が混入する。ＡｌＧａＮによる分極の効果が有効に働く領域は空乏層になるため、この領域にｎ型不純物が混入したとしても活性化されず、電流のリークパスにはならない。しかし、ＡｌＧａＮから遠く離れた分極の効果が及ばない領域に混入したｎ型不純物は、活性化されてキャリアとなり電流のリークパスとなり得る。
【０００８】
その結果、ＡｌＧａＮの分極の効果が及ばないほど最表面のＧａＮキャップ層が厚い場合には、ゲート電極とドレイン電極の間に高電圧を印加してトランジスタを動作させた際にゲート電極からドレイン電極に大きなリーク電流が発生し、出力や効率の低下に繋がる耐圧の低下やノイズ特性の劣化、信頼性の低下などが生じる。
【０００９】
そこで、本発明は上述の問題点に鑑み、電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果型トランジスタとその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明のヘテロ接合電界効果型トランジスタは、バリア層及び前記バリア層上に形成されたキャップ層を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極と、前記ゲート電極の両側に離間して夫々設けられたドレイン電極及びソース電極とを備え、前記ゲート電極の前記ドレイン電極側端面と前記ソース電極側端面のうち少なくとも前記ドレイン電極側端面は、前記キャップ層と少なくとも部分的に乖離しており、当該乖離部分が空隙である。
【発明の効果】
【００１１】
本発明のヘテロ接合電界効果型トランジスタにおいて、ゲート電極は窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられるので、電流コラプスを抑制する。また、ゲート電極のドレイン電極側端面とソース電極側端面のうち少なくとも前記ドレイン電極側端面はキャップ層と少なくとも部分的に乖離しており、当該乖離部分が空隙であるので、ゲートリーク電流を低減する。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図２】キャップ層の厚さとリーク電流及びゲート端電界強度との関係を示した図である。
【図３】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図４】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図５】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図６】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図７】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図８】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図９】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１０】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１１】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１２】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１３】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１４】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１５】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１６】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１７】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１８】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１９】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２０】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２１】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２２】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
（実施の形態１）
＜構成＞
図１は、本実施の形態に係るヘテロ接合電界効果型トランジスタ（ヘテロ接合ＦＥＴ）の構成を示す断面図である。
【００１４】
実施の形態１に係るヘテロ接合ＦＥＴは、ＳｉＣからなる半絶縁性基板１と、半絶縁性基板１上に形成されたバッファ層２と、バッファ層２上に形成されたＧａＮからなるチャネル層３と、チャネル層３上に形成されたＡｌ0.28Ｇａ0.72Ｎからなるバリア層４と、バリア層４上に形成されたＮｉ／Ａｕからなるゲート電極１０及びＧａＮからなる望ましくは厚さが２８ｎｍ以上の（後述するように本発明によってこれが可能となる）キャップ層５とを備えている。チャネル層３のバリア層４側に２次元電子ガス１２が発生する。なお、以下の説明において、チャネル層３、バリア層４、キャップ層５を「窒化物半導体層」と呼ぶ場合がある。
【００１５】
半絶縁性基板１にはＳｉＣの他、Ｓｉ、サファイア、ＧａＮ，ＡｌＮ等を用いることが可能である。ＧａＮを用いた場合には、半絶縁性基板１上にバッファ層２を介さずチャネル層３等を形成することが出来るため、バッファ層２はなくても良い。
【００１６】
また、窒化物半導体層には例えばＳｉなどのｎ型不純物がドーピングされた高濃度不純物領域６，７が形成され、高濃度不純物領域６，７の上にはＴｉ／Ｎｂ／Ｐｔからなるドレイン電極８、ソース電極９が夫々形成される。高濃度不純物領域６，７は、ドレイン電極８、ソース電極９と２次元電子ガス１２とのオーミックコンタクトを得るためのものである。また、窒化物半導体層の表面は絶縁膜１１で覆われている。
【００１７】
ゲート電極１０は窒化物半導体層に下部を埋没するようにして形成される。図１では、ゲート電極１０の底面がバリア層４の上面と接する場合を例示している。
【００１８】
本実施の形態のヘテロ接合ＦＥＴは、キャップ層５のうち、ゲート電極１０に隣接する面が夫々ドレイン電極８及びソース電極９の方向に後退して空隙が形成され、ゲート電極１０と直接接触しないようになっていることを特徴とする。
【００１９】
このような構造により、キャップ層５中を伝達すると考えられるゲートリーク電流の経路に対してゲート電極１０から電子が注入されることが無いため、キャップ層５の膜厚を大きく、すなわち深いリセスゲート構造とした場合であってもゲートリーク電流を低減することが出来る。その結果、ゲートリーク電流を増大させることなく、すなわち耐圧を劣化させることなく電流コラプスを抑制することができる。
【００２０】
図１はヘテロ接合ＦＥＴの断面の一例であるが、ゲート電極１０からドレイン電極８、ソース電極９へのゲートリーク電流の経路を、キャップ層５を後退させて形成した空隙によって遮断するということを考慮すれば、図１で示したものと同様の断面が奥行き方向に連続した構造であることが望ましい。すなわち、ドレイン電極８、ソース電極９の奥行き方向の長さと同等の長さに亘ってゲート電極１０に隣接するキャップ層５が後退した構造である。しかし、ドレイン電極８、ソース電極９の奥行き方向の長さよりも長くキャップ層５が後退した構造が形成されていても、本発明の効果はなんら制限されない。
【００２１】
上記では、チャネル層３をＧａＮ、バリア層４をＡｌ0.28Ｇａ0.72Ｎ、キャップ層５をＧａＮとしたが、他の材料であっても良い。チャネル層３、バリア層４、キャップ層５のバンドギャップをそれぞれＥ3，Ｅ4，Ｅ5としたときに、これらがＥ3＜Ｅ4かつＢ5＜Ｂ4という関係を満足すればヘテロ接合ＦＥＴを動作させることが出来る。よって、窒化物半導体層の各層は、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素からなる化合物半導体で構成されていて上述のバンドギャップの条件を満たしていれば良い。
【００２２】
例えば、チャネル層３、バリア層４、キャップ層５を構成する化合物半導体をそれぞれＡｌxＧａ1-xＮ、ＡｌyＧａ1-yＮ、ＡｌzＧａ1-zＮとすると、０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、ｘ＜ｙ、ｚ＜ｙという関係を満足する化合物半導体で構成されていれば良い。さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類からなる化合物半導体で構成されていても良い。
【００２３】
但し、チャネル層３、バリア層４、キャップ層５は、これらがＡｌとＧａとＮのうちＮを含む少なくとも２元素からなる化合物で構成される場合、バリア層４に大きな分極効果が発生するため、チャネル層３のバリア層４側に高濃度の２次元電子ガス１２を発生させることができる。従って、トランジスタの大電流化や高出力化に有利である。
【００２４】
又、ヘテロ接合ＦＥＴは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌxＧａ1-xＮはＡｌ組成が高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３をＡｌxＧａ1-xＮで構成する場合、よりＡｌ組成が高い（ｘが１に近い）方が好ましい。又、バリア層４に用いる半導体材料のバンドギャップが大きいほど、バリア層４を介してゲート電極１０からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４として用いるＡｌyＧａ1-yＮも同様に、よりＡｌ組成が高いほうが好ましい。
【００２５】
又、チャネル層３、バリア層４、キャップ層５は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいて、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。
【００２６】
ドレイン電極８、ソース電極９は、必ずしもＴｉ／Ｎｂ／Ｐｔである必要はなく、オーミック特性が得られる限りにおいて、Ｔｉ，Ａｌ，Ｎｂ、Ｈｇ，Ｚｒ，Ｓｅ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属や、もしくはこれらから構成される多層膜で形成されていても良い。
【００２７】
図１では、ゲート電極１０の断面形状をＴ型で示したが、これに限らず、長方形や台形、Ｙ型であっても良い。また、材料はＮｉ／Ａｕに限らず、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄなどの金属や、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ２などのシリサイド、あるいはＴｉＮ，ＷＮなどの窒化物金属、もしくはこれらから構成される多層膜であっても良い。
【００２８】
＜キャップ層＞
本実施の形態のヘテロ接合ＦＥＴでは、キャップ層５の膜厚を２８ｎｍ以上とすることが望ましい理由について説明する。
【００２９】
図２は、図１に示す構造のヘテロ接合ＦＥＴにおいて、ゲート電極１０とキャップ層５との間に空隙を設けない場合に、キャップ層５の膜厚の変化に対するゲートリーク電流の大きさと、ゲート電極１０のドレイン側端部に印加される電界の強さをそれぞれ示している。
【００３０】
まず、ゲートリーク電流の大きさに関しては、キャップ層５の膜厚を０，２０，５０，１００ｎｍと変化させて、以下に記述する論理計算によりフィッティングを実施して求めている。
【００３１】
すなわち、（１）ポアソン方程式を解いて、半導体表面側のキャリア濃度を求める。（２）（１）にて求めた濃度の電子により形成される空乏層をトンネルする確率を、ショットキーポテンシャルに対するＷＫＢ（Ｗｅｎｔｚｅｌ−Ｋｒａｍｅｒｓ−Ｂｒｉｌｌｏｕｉｎ）近似により求める。（３）ゲート金属の自由電子濃度に（２）で求めたトンネル確率を掛け合わせ、半導体中にトンネルする電流値を求める。（４）キャップ層を形成していない場合のゲートリーク電流値を、トンネル以外の要因による電流値と仮定して、実測値より求める。（５）（４）で得られた電流値に（３）で得られたトンネル電流値を重畳してゲートリーク電流の総和を得る。
【００３２】
次に、電流コラプスについてであるが、トランジスタ動作時にはゲート電極１０のドレイン側尖端部に最も電界が集中し、その電界の大きさにより電流コラプスは増減するため、その大きさの指標としてゲート電極１０のドレイン側尖端部における電界を用いる。ゲート電極１０のドレイン側尖端部における電界は、ポアソン方程式を解いて求めたものを図２に示している。その結果、キャップ層５の膜厚が大きくなるに従って、ゲート電極１０のドレイン側尖端部における電界は指数関数的に減少していくことが判った。
【００３３】
上記２種類の素子特性に関して、キャップ層５の膜厚に対する依存性を見ると、電流コラプスに関してはキャップ層５の膜厚が大きいほど改善効果も大きく、一方で、ゲートリーク電流に関してはキャップ層５の膜厚が２７ｎｍまではほぼ流れず、２８ｎｍ〜３５ｎｍの間で約２桁の増大が確認できる。これは、バリア層４から２８ｎｍ未満の領域に分極効果が及ぶためである。その後３６ｎｍ以上の膜厚ではゲートリーク電流も飽和して、それ以上増大することはない。
【００３４】
従って、本実施の形態のヘテロ接合ＦＥＴでは、キャップ層５を２８ｎｍ以上としたうえで、図１に示すとおりゲート電極１０との間に空隙を設けることにより、電流コラプスの低減とゲートリーク電流の抑制とを両立することが可能である。
【００３５】
＜変形例＞
キャップ層５の底から２８ｎｍ未満の領域には、バリア層４を構成するＡｌＧａＮの分極効果が及んでいるため、この領域でキャップ層５がゲート電極１０と接触しても、電子の誘起は生じずゲートリーク電流は増大しない。
【００３６】
従って、図１のように、ゲート電極１０との界面の全てからキャップ層５を後退させる必要はなく、図３に示すように、キャップ層５は底から２８ｎｍ未満の領域でゲート電極１０と接触し、それ以降の領域ではゲート電極１０との界面から後退して両者の間に空隙があるようにしても良い。また、電流コラプスを抑制する観点からはこのような構成のほうが好ましい。
【００３７】
また、当該空隙は必ずしもキャップ層５の表面から連続して存在している必要はなく、図１０に示すようにキャップ層５の中間のみに部分的に存在しても発明の効果は得られる。さらに、バリア層４から２８ｎｍ以上離れてさえいればリーク電流の経路となり得る事を考慮すれば、ゲート電極１０とキャップ層５の界面のうちバリア層４から２８ｎｍ以上離れている面内の一部でも空隙が存在していれば、リーク電流の面密度を低減する事が可能である。そこで、深さ方向、奥行き方向ともに空隙が連続した構造である必要はなく、空隙が点在するような構造であっても本発明の効果を奏する。
【００３８】
また、図１ではゲート電極１０のドレイン電極８側とソース電極９側の両方において、キャップ層５との間に空隙が形成されたが、必ずしもその必要はない。トランジスタ動作時には、ゲート電極１０のドレイン電極８側に、より大きな電圧が印加されるため、図４に示すように、当該空隙はドレイン電極８側にのみ形成されていればゲートリーク電流を低減する効果が得られる。
【００３９】
この場合においても、ゲート電極１０との界面の全てからキャップ層５を後退させる必要はなく、図５に示すように、キャップ層５の底から２８ｎｍ未満の領域でゲート電極１０と接触した構造でも構わない。
【００４０】
また、図１ではドレイン電極８、ソース電極９下部の窒化物半導体層に高濃度不純物領域６，７を設けているが、ドレイン電極８及びソース電極９が２次元電子ガス１２に対してオーミックコンタクトを形成する限りにおいて、高濃度不純物領域６，７を設ける必要はない。例えば、図６に示すように、ドレイン電極８、ソース電極９の底面がバリア層４の上面と接触した構造であっても良いし、図７に示すように、ドレイン電極８、ソース電極９の底面がチャネル層３の上面と接触した構造であってもよい。
【００４１】
ただし、高濃度不純物領域６，７が形成されていた方が、２次元電子ガス１２とドレイン／ソース電極８，９間の抵抗を低減することができるため、トランジスタの大電流化および高出力化の観点からより好ましい構造である。なお、高濃度不純物領域６，７ではｎ型不純物が高濃度にドーピングされていることが条件であるため、必ずしもＳｉを注入する必要はなく、窒化物半導体中でｎ型の不純物準位を形成する他の材料（Ｏ、Ｃ、Ｎ空孔など）をドーピングしても良い。
【００４２】
また、図１では窒化物半導体の表面全面に絶縁膜１１を形成しているが、絶縁膜１１はゲート電極１０の傘下に設けられることで、高電圧動作時においてゲート電極１０のドレイン電極８側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることができる。
【００４３】
そこで、図８に示すように絶縁膜１１をゲート電極１０の傘下のみに形成することによって、上記効果に加え、ソース電極９とゲート電極１０の間や、ゲート電極１０とドレイン電極８の間に発生する容量を低減し、高周波動作時の利得や効率を向上する。また、図９に示すように絶縁膜１１を設けない場合には前述の容量を更に低減する事が可能であるが、一方で電界緩和の効果が得られなくなるため耐圧は低下する。このように高周波特性と高出力特性の間にはトレードオフの関係があり、絶縁膜１１の加工具合を調整することにより、用途に応じたヘテロ接合ＦＥＴを作成できる。
【００４４】
＜製造工程＞
図１１〜図１７に沿って、本実施の形態のヘテロ接合ＦＥＴの製造工程を説明する。これらの図において、同一又は対応する構成要素には図１、図３〜図１０と同一の符号を付している。
【００４５】
まず、半絶縁性基板１上に、ＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル成長法を適用し、バッファ層２、ＧａＮからなるチャネル層３、Ａｌ0.28Ｇａ0.72Ｎからなるバリア層４、ＧａＮからなる厚さが２８ｎｍ以上のキャップ層５を、それぞれ下から順にエピタキシャル成長させる（図１１）。チャネル層３のバリア層４側に２次元電子ガス１２が発生する。
【００４６】
なお、チャネル層３、バリア層４、キャップ層５を成長する際に、窒化物半導体の原料ガスであるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは、ｎ型ドーパントの原料ガスであるシラン等の圧力や流量、温度、導入時間を調整することで、チャネル層３、バリア層４、キャップ層５が所望の組成、膜厚、ドーピング濃度となるように形成することができる。
【００４７】
次に、レジストパターン等をマスク１３として、ドレイン電極８およびソース電極９の直下に当たる領域にイオン注入法等によって窒化物半導体においてｎ型の不純物となるＳｉ等を導入することにより、高濃度不純物領域６，７を形成する（図１２）。条件は、注入ドーズ量１×１０13〜１×１０17 （ｃｍ-2）、注入エネルギー１０〜１０００（ｋｅＶ）とする。
【００４８】
マスク１３を除去した後、Ｔｉ／Ｎｂ／Ｐｔからなるソース／ドレイン電極７０，８０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図１３）。また、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属や、これらから構成される多層膜からなるソース電極／ドレイン電極７０，８０を形成しても良い。
【００４９】
次に、プラズマＣＶＤ法やｃａｔ−ＣＶＤ法などを用いて、例えばＳｉ、Ａｌなどの窒化膜、あるいは酸化膜、もしくはこれらから構成される多層膜を堆積し、スペーサ層としての絶縁膜１１を窒化物半導体層の表面に形成する（図１４）。
【００５０】
その後、レジストパターン等をマスク１４として、Ｃｌ2等を用いたドライエッチング法などにてゲート電極１０を形成する領域のキャップ層５を絶縁膜１１と共に除去してトレンチを形成する。キャップ層５とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加えて、例えば酸素やＳＦ6等のフッ素系のガスを用いることによって、選択的にキャップ層５のみをエッチングすることが可能となり、トレンチの深さの制御性が向上する（図１５）。
【００５１】
次に、絶縁膜１１をマスクとし、ＫＯＨやＮａＯＨ等の強アルカリを用いたウェットエッチング法などにてキャップ層５をドレイン電極８、ソース電極９の方向に後退させる（図１６）。ここで、キャップ層５もバリア層４も窒化物半導体からなり、エッチャントに対する選択比が確保できない可能性があるので、図１５のエッチング工程でキャップ層５をバリア層４が露出するまで開口してしまうと、ウェットエッチング時にバリア層４まで削れてしまう事が考えられる。これを回避するためには、キャップ層５をエッチングする際にウェットエッチングで後退させるのと同等の厚さを残して加工する必要がある。
【００５２】
その後、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いはＴｉＮ、ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極１０を蒸着法により堆積し、リフトオフ法などによりパターン形成する（図１７）。スパッタリング法の場合は、スパッタ粒子が成膜雰囲気による散乱を受けてターゲットから直接見えない部位にも回りこんで付着する現象が起こるため、後退させたキャップ層５にゲート電極１０が接触するのを防ぐためにも、スパッタリング法は避けるべきである。逆に回りこみが生じにくい手法であればどのような形成方法を採ってもよく、蒸着法に限定するものではない。
【００５３】
なお、エッチングした領域と同じ幅の開口を持つマスクを利用することで、断面が長方形のゲート電極１０を形成することが出来る。また、露光と現像のパラメータを調整してレジストパターンにテーパーを持たせることによって、台形やＹ型のゲート電極１０を形成することが出来る。
【００５４】
以上の方法により、図１に示す構造のヘテロ接合ＦＥＴが作製できる。通常のリセスゲート構造を有するヘテロ接合電界効果型トランジスタを作製する工程と比較すると図１６に示すウェットエッチング工程が追加されただけであり、溶液に浸漬するだけの簡便なプロセスなので、安価かつ簡単に作製できるという利点を有する。
【００５５】
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。
【００５６】
＜変形例の製造工程＞
なお、図１２に示す工程でイオン注入を実施せず、マスク１３を用いたドライエッチングによってキャップ層５を除去した後、図１３で示した工程を実施することにより、高濃度不純物領域６，７がなくドレイン電極８、ソース電極９の底部がバリア層４の上面と接触した、図６に示す構造のヘテロ接合ＦＥＴを作製することが出来る。また、マスク１３を用いたドライエッチングによってキャップ層５とバリア層４を除去した後、図１３で示した工程を実施することにより、図７に示す構造のヘテロ接合ＦＥＴを作成することが出来る。
【００５７】
また、図１５に示すエッチング工程において、エッチング時間やガス流量を調整して所望のトレンチ深さで加工を一旦停止し、その後、図１６に示すウェットエッチング工程でキャップ層５を後退させ、その後、さらにエッチング工程でトレンチを深くすることにより、キャップ層５の底から２８ｎｍ未満の領域がゲート電極１０と接触した、図３や図５に示す構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００５８】
なお、図１６の工程でウェットエッチングを採用すると、キャップ層５の後退は通常ドレイン電極８側、ソース電極９側を問わず等方的に進行するため、図４，５に示すヘテロ接合ＦＥＴのようにドレイン電極８側とソース電極９側で非対称な構造を形成するためには、片方をマスクする必要がある。
【００５９】
以上、様々な変形例の製造工程について説明したが、上述したプロセスはすべて個々に採用する必要はなく、それぞれを組み合わせたプロセスとしてもよい。
【００６０】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴは、バリア層４及びバリア層４上に形成されたキャップ層５を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたドレイン電極８及びソース電極９とを備え、ゲート電極１０のドレイン電極８側端面とソース電極９側端面のうち少なくともドレイン電極８側端面は、キャップ層５と少なくとも部分的に乖離しており、当該乖離部分が空隙であるので、キャップ層５に生じるリークパスへゲート電極１０から電子が注入されることを抑制する。そのため、深いリセスゲート構造とした場合であってもゲートリーク電流を低減することができ、ゲートリーク電流を増大させることなく電流コラプスを抑制することができる。
【００６１】
また、本実施の形態のヘテロ接合ＦＥＴにおいて、キャップ層５の膜厚を２８ｎｍ以上とすることにより、電流コラプスを抑制することが出来る。
【００６２】
また、本実施の形態のヘテロ接合ＦＥＴにおいて、ゲート電極１０のドレイン電極８側端面又は／及びソース電極９側端面はキャップ層５と接触した領域を有し、当該接触領域はキャップ層５の底から２８ｎｍ未満の領域とすることにより、キャップ層５の底から２８ｎｍ以上離れた領域で活性化した不純物によりゲートリーク電流が発生することを抑制し、電流コラプスをより抑制することが出来る。
【００６３】
本実施の形態のヘテロ接合ＦＥＴの製造方法は、（ａ）チャネル層３、バリア層４、キャップ層５が順に積層された積層体を備える窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層上にドレイン電極８及びソース電極９を形成する工程と、（ｃ）ドレイン電極８とソース電極９で挟まれた前記窒化物半導体層上に絶縁膜１１を形成する工程と、（ｄ）絶縁膜１１から前記窒化物半導体層にかけて所定の深さのトレンチを形成する工程と、（ｅ）ウェットエッチングにより、前記トレンチのドレイン電極８側端面とソース電極９側端面のうち、少なくともドレイン電極８側端面からキャップ層５を後退させる工程と、（ｆ）工程（ｃ）の後、絶縁膜１１の開口で規定されるゲート長のゲート電極１０を前記トレンチに形成する工程とを備えるので、キャップ層５に生じるリークパスへゲート電極１０から電子が注入されることを抑制する。そのため、深いリセスゲート構造とした場合であってもゲートリーク電流を低減することができ、ゲートリーク電流を増大させることなく電流コラプスを抑制することができる。
【００６４】
また、本実施の形態のヘテロ接合ＦＥＴの製造方法において、前記工程（ｅ）と前記工程（ｆ）の間に、前記窒化物半導体層において前記トレンチをさらに深くする工程をさらに備えるので、キャップ層５がゲート電極１０と接触する領域が形成され、電流コラプスをより抑制することが出来る。
【００６５】
また、本実施の形態のヘテロ接合ＦＥＴの製造方法において、前記工程（ａ）は、２８ｎｍ以上の厚みのキャップ層５を含む積層体を備える工程であるので、電流コラプスを抑制することが出来る。
【００６６】
（実施の形態２）
＜製造工程＞
図１８〜図２２を用いて、実施の形態２に係るヘテロ接合ＦＥＴの製造工程を説明する。
【００６７】
図１１〜図１４までは、実施の形態１と同様の工程を経て絶縁膜１１を形成した後、図１５のエッチング工程において、マスク１４の開口を大きくしてトレンチの幅を大きくする（図１８）。そして、再び図１４に示す工程を繰り返してトレンチの側面と底面にも絶縁膜１１を形成する（図１９）。既にキャップ層５の表面に形成されていた絶縁膜１１は厚みが増す。
【００６８】
さらに、レジストパターン等をマスクとして、Ｃｌ2等を用いたドライエッチング法などにてトレンチの底に形成された絶縁膜１１を除去してバリア層４を露出させ、トレンチの側面に絶縁膜１１を残す（図２０）。
【００６９】
その後、リセス内にゲート電極１０を蒸着法等により堆積し、リフトオフ法などにより形成する（図２１）。最後に、フッ酸などを用いたウェットエッチングによって絶縁膜１１のみを除去する事により、ゲート電極１０とキャップ層５の間に空隙を有する構造を作製することができる（図２２）。
【００７０】
なお、図１８では、実施の形態１の製造工程と同じゲート長のゲート電極１０を形成するためにトレンチ幅を広げたが、必ずしもトレンチ幅を広げる必要はなく、広げなかった場合には積み増しした絶縁膜１１の厚さ等に応じてゲート長が短縮されることになる。この効果を利用して、より高周波で動作する短ゲートトランジスタを作製することも可能である。
【００７１】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴの製造工程は、（ａ）チャネル層３、バリア層４、キャップ層５が順に積層された積層体を備える窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層上にドレイン電極８及びソース電極９を形成する工程と、（ｃ）ドレイン電極８とソース電極９で挟まれた前記窒化物半導体層上に絶縁膜１１を形成する工程と、（ｄ）絶縁膜１１から前記窒化物半導体層にかけて所定の深さのトレンチを形成する工程と、（ｅ）前記トレンチの側面に絶縁膜１１を形成する工程と、（ｆ）工程（ｅ）の後、前記トレンチ内にゲート電極１０を形成する工程と、（ｇ）前記トレンチの側面及び前記窒化物半導体層上から絶縁膜１１を除去する工程とを備えるので、ゲート電極１０とキャップ層５が接触しないヘテロ接合ＦＥＴを作成でき、電流コラプスを抑制すると共にゲートリーク電流を低減できる。
【符号の説明】
【００７２】
１ 半絶縁性基板、２ バッファ層、３ チャネル層、４ バリア層、５ キャップ層、６，７ 高濃度不純物注入領域、８ ドレイン電極、９ ソース電極、１０ ゲート電極、１１ 絶縁膜、１２ ２次元電子ガス（２ＤＥＧ）、１３，１４ マスク。
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの作製方法、及びその方法により作製されるトランジスタの構造に関するものである。
【背景技術】
【０００２】
従来の窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタ（ヘテロ接合ＦＥＴ：Field Effect Transistor）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、それによって、実際に高周波動作させた際にＤＣ特性から予測できる出力や効率に比べて大きく減少してしまう。
【０００３】
この電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、電流コラプスを抑制するためには最も強く電界がかかるゲート電極／半導体界面を半導体表面から遠ざけることが効果的である。そのため、半導体表面のゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。そして、リセスが深ければ深いほどゲート電極／半導体界面を半導体表面から遠ざけるため、電流コラプスを抑制する効果が大きい。
【０００４】
しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のリセス深さを制御性よくエッチングする必要があり、エッチングレートのみで制御することは難しい。
【０００５】
そこで、例えばＡｌＧａＮ／ＧａＮ系ヘテロ構造を用いたヘテロ接合ＦＥＴの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が多く用いられている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ＩＥＥＥ ＥＤＬ，ＶＯＬ．２９，ＮＯ．４，ＡＰＲＩＬ ２００８，ｐ３０３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＡｌＧａＮやＧａＮの層中の特に表面側には、エピタキシャル成長やトランジスタを作製するプロセス中に多くのｎ型不純物が混入する。ＡｌＧａＮによる分極の効果が有効に働く領域は空乏層になるため、この領域にｎ型不純物が混入したとしても活性化されず、電流のリークパスにはならない。しかし、ＡｌＧａＮから遠く離れた分極の効果が及ばない領域に混入したｎ型不純物は、活性化されてキャリアとなり電流のリークパスとなり得る。
【０００８】
その結果、ＡｌＧａＮの分極の効果が及ばないほど最表面のＧａＮキャップ層が厚い場合には、ゲート電極とドレイン電極の間に高電圧を印加してトランジスタを動作させた際にゲート電極からドレイン電極に大きなリーク電流が発生し、出力や効率の低下に繋がる耐圧の低下やノイズ特性の劣化、信頼性の低下などが生じる。
【０００９】
そこで、本発明は上述の問題点に鑑み、電流コラプスを抑制し、且つゲートリーク電流を低減するヘテロ接合電界効果型トランジスタとその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明のヘテロ接合電界効果型トランジスタは、バリア層及び前記バリア層上に形成されたキャップ層を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極と、前記ゲート電極の両側に離間して夫々設けられたドレイン電極及びソース電極とを備え、前記ゲート電極の前記ドレイン電極側端面と前記ソース電極側端面のうち少なくとも前記ドレイン電極側端面は、前記キャップ層と少なくとも部分的に乖離しており、当該乖離部分が空隙である。
【発明の効果】
【００１１】
本発明のヘテロ接合電界効果型トランジスタにおいて、ゲート電極は窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられるので、電流コラプスを抑制する。また、ゲート電極のドレイン電極側端面とソース電極側端面のうち少なくとも前記ドレイン電極側端面はキャップ層と少なくとも部分的に乖離しており、当該乖離部分が空隙であるので、ゲートリーク電流を低減する。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図２】キャップ層の厚さとリーク電流及びゲート端電界強度との関係を示した図である。
【図３】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図４】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図５】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図６】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図７】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図８】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図９】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１０】実施の形態１の変形例に係るヘテロ接合ＦＥＴの構成を示す断面図である。
【図１１】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１２】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１３】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１４】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１５】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１６】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１７】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１８】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１９】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２０】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２１】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図２２】実施の形態２に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
（実施の形態１）
＜構成＞
図１は、本実施の形態に係るヘテロ接合電界効果型トランジスタ（ヘテロ接合ＦＥＴ）の構成を示す断面図である。
【００１４】
実施の形態１に係るヘテロ接合ＦＥＴは、ＳｉＣからなる半絶縁性基板１と、半絶縁性基板１上に形成されたバッファ層２と、バッファ層２上に形成されたＧａＮからなるチャネル層３と、チャネル層３上に形成されたＡｌ0.28Ｇａ0.72Ｎからなるバリア層４と、バリア層４上に形成されたＮｉ／Ａｕからなるゲート電極１０及びＧａＮからなる望ましくは厚さが２８ｎｍ以上の（後述するように本発明によってこれが可能となる）キャップ層５とを備えている。チャネル層３のバリア層４側に２次元電子ガス１２が発生する。なお、以下の説明において、チャネル層３、バリア層４、キャップ層５を「窒化物半導体層」と呼ぶ場合がある。
【００１５】
半絶縁性基板１にはＳｉＣの他、Ｓｉ、サファイア、ＧａＮ，ＡｌＮ等を用いることが可能である。ＧａＮを用いた場合には、半絶縁性基板１上にバッファ層２を介さずチャネル層３等を形成することが出来るため、バッファ層２はなくても良い。
【００１６】
また、窒化物半導体層には例えばＳｉなどのｎ型不純物がドーピングされた高濃度不純物領域６，７が形成され、高濃度不純物領域６，７の上にはＴｉ／Ｎｂ／Ｐｔからなるドレイン電極８、ソース電極９が夫々形成される。高濃度不純物領域６，７は、ドレイン電極８、ソース電極９と２次元電子ガス１２とのオーミックコンタクトを得るためのものである。また、窒化物半導体層の表面は絶縁膜１１で覆われている。
【００１７】
ゲート電極１０は窒化物半導体層に下部を埋没するようにして形成される。図１では、ゲート電極１０の底面がバリア層４の上面と接する場合を例示している。
【００１８】
本実施の形態のヘテロ接合ＦＥＴは、キャップ層５のうち、ゲート電極１０に隣接する面が夫々ドレイン電極８及びソース電極９の方向に後退して空隙が形成され、ゲート電極１０と直接接触しないようになっていることを特徴とする。
【００１９】
このような構造により、キャップ層５中を伝達すると考えられるゲートリーク電流の経路に対してゲート電極１０から電子が注入されることが無いため、キャップ層５の膜厚を大きく、すなわち深いリセスゲート構造とした場合であってもゲートリーク電流を低減することが出来る。その結果、ゲートリーク電流を増大させることなく、すなわち耐圧を劣化させることなく電流コラプスを抑制することができる。
【００２０】
図１はヘテロ接合ＦＥＴの断面の一例であるが、ゲート電極１０からドレイン電極８、ソース電極９へのゲートリーク電流の経路を、キャップ層５を後退させて形成した空隙によって遮断するということを考慮すれば、図１で示したものと同様の断面が奥行き方向に連続した構造であることが望ましい。すなわち、ドレイン電極８、ソース電極９の奥行き方向の長さと同等の長さに亘ってゲート電極１０に隣接するキャップ層５が後退した構造である。しかし、ドレイン電極８、ソース電極９の奥行き方向の長さよりも長くキャップ層５が後退した構造が形成されていても、本発明の効果はなんら制限されない。
【００２１】
上記では、チャネル層３をＧａＮ、バリア層４をＡｌ0.28Ｇａ0.72Ｎ、キャップ層５をＧａＮとしたが、他の材料であっても良い。チャネル層３、バリア層４、キャップ層５のバンドギャップをそれぞれＥ3，Ｅ4，Ｅ5としたときに、これらがＥ3＜Ｅ4かつＢ5＜Ｂ4という関係を満足すればヘテロ接合ＦＥＴを動作させることが出来る。よって、窒化物半導体層の各層は、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素からなる化合物半導体で構成されていて上述のバンドギャップの条件を満たしていれば良い。
【００２２】
例えば、チャネル層３、バリア層４、キャップ層５を構成する化合物半導体をそれぞれＡｌxＧａ1-xＮ、ＡｌyＧａ1-yＮ、ＡｌzＧａ1-zＮとすると、０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１、ｘ＜ｙ、ｚ＜ｙという関係を満足する化合物半導体で構成されていれば良い。さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類からなる化合物半導体で構成されていても良い。
【００２３】
但し、チャネル層３、バリア層４、キャップ層５は、これらがＡｌとＧａとＮのうちＮを含む少なくとも２元素からなる化合物で構成される場合、バリア層４に大きな分極効果が発生するため、チャネル層３のバリア層４側に高濃度の２次元電子ガス１２を発生させることができる。従って、トランジスタの大電流化や高出力化に有利である。
【００２４】
又、ヘテロ接合ＦＥＴは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌxＧａ1-xＮはＡｌ組成が高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３をＡｌxＧａ1-xＮで構成する場合、よりＡｌ組成が高い（ｘが１に近い）方が好ましい。又、バリア層４に用いる半導体材料のバンドギャップが大きいほど、バリア層４を介してゲート電極１０からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４として用いるＡｌyＧａ1-yＮも同様に、よりＡｌ組成が高いほうが好ましい。
【００２５】
又、チャネル層３、バリア層４、キャップ層５は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいて、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。
【００２６】
ドレイン電極８、ソース電極９は、必ずしもＴｉ／Ｎｂ／Ｐｔである必要はなく、オーミック特性が得られる限りにおいて、Ｔｉ，Ａｌ，Ｎｂ、Ｈｇ，Ｚｒ，Ｓｅ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属や、もしくはこれらから構成される多層膜で形成されていても良い。
【００２７】
図１では、ゲート電極１０の断面形状をＴ型で示したが、これに限らず、長方形や台形、Ｙ型であっても良い。また、材料はＮｉ／Ａｕに限らず、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄなどの金属や、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ２などのシリサイド、あるいはＴｉＮ，ＷＮなどの窒化物金属、もしくはこれらから構成される多層膜であっても良い。
【００２８】
＜キャップ層＞
本実施の形態のヘテロ接合ＦＥＴでは、キャップ層５の膜厚を２８ｎｍ以上とすることが望ましい理由について説明する。
【００２９】
図２は、図１に示す構造のヘテロ接合ＦＥＴにおいて、ゲート電極１０とキャップ層５との間に空隙を設けない場合に、キャップ層５の膜厚の変化に対するゲートリーク電流の大きさと、ゲート電極１０のドレイン側端部に印加される電界の強さをそれぞれ示している。
【００３０】
まず、ゲートリーク電流の大きさに関しては、キャップ層５の膜厚を０，２０，５０，１００ｎｍと変化させて、以下に記述する論理計算によりフィッティングを実施して求めている。
【００３１】
すなわち、（１）ポアソン方程式を解いて、半導体表面側のキャリア濃度を求める。（２）（１）にて求めた濃度の電子により形成される空乏層をトンネルする確率を、ショットキーポテンシャルに対するＷＫＢ（Ｗｅｎｔｚｅｌ−Ｋｒａｍｅｒｓ−Ｂｒｉｌｌｏｕｉｎ）近似により求める。（３）ゲート金属の自由電子濃度に（２）で求めたトンネル確率を掛け合わせ、半導体中にトンネルする電流値を求める。（４）キャップ層を形成していない場合のゲートリーク電流値を、トンネル以外の要因による電流値と仮定して、実測値より求める。（５）（４）で得られた電流値に（３）で得られたトンネル電流値を重畳してゲートリーク電流の総和を得る。
【００３２】
次に、電流コラプスについてであるが、トランジスタ動作時にはゲート電極１０のドレイン側尖端部に最も電界が集中し、その電界の大きさにより電流コラプスは増減するため、その大きさの指標としてゲート電極１０のドレイン側尖端部における電界を用いる。ゲート電極１０のドレイン側尖端部における電界は、ポアソン方程式を解いて求めたものを図２に示している。その結果、キャップ層５の膜厚が大きくなるに従って、ゲート電極１０のドレイン側尖端部における電界は指数関数的に減少していくことが判った。
【００３３】
上記２種類の素子特性に関して、キャップ層５の膜厚に対する依存性を見ると、電流コラプスに関してはキャップ層５の膜厚が大きいほど改善効果も大きく、一方で、ゲートリーク電流に関してはキャップ層５の膜厚が２７ｎｍまではほぼ流れず、２８ｎｍ〜３５ｎｍの間で約２桁の増大が確認できる。これは、バリア層４から２８ｎｍ未満の領域に分極効果が及ぶためである。その後３６ｎｍ以上の膜厚ではゲートリーク電流も飽和して、それ以上増大することはない。
【００３４】
従って、本実施の形態のヘテロ接合ＦＥＴでは、キャップ層５を２８ｎｍ以上としたうえで、図１に示すとおりゲート電極１０との間に空隙を設けることにより、電流コラプスの低減とゲートリーク電流の抑制とを両立することが可能である。
【００３５】
＜変形例＞
キャップ層５の底から２８ｎｍ未満の領域には、バリア層４を構成するＡｌＧａＮの分極効果が及んでいるため、この領域でキャップ層５がゲート電極１０と接触しても、電子の誘起は生じずゲートリーク電流は増大しない。
【００３６】
従って、図１のように、ゲート電極１０との界面の全てからキャップ層５を後退させる必要はなく、図３に示すように、キャップ層５は底から２８ｎｍ未満の領域でゲート電極１０と接触し、それ以降の領域ではゲート電極１０との界面から後退して両者の間に空隙があるようにしても良い。また、電流コラプスを抑制する観点からはこのような構成のほうが好ましい。
【００３７】
また、当該空隙は必ずしもキャップ層５の表面から連続して存在している必要はなく、図１０に示すようにキャップ層５の中間のみに部分的に存在しても発明の効果は得られる。さらに、バリア層４から２８ｎｍ以上離れてさえいればリーク電流の経路となり得る事を考慮すれば、ゲート電極１０とキャップ層５の界面のうちバリア層４から２８ｎｍ以上離れている面内の一部でも空隙が存在していれば、リーク電流の面密度を低減する事が可能である。そこで、深さ方向、奥行き方向ともに空隙が連続した構造である必要はなく、空隙が点在するような構造であっても本発明の効果を奏する。
【００３８】
また、図１ではゲート電極１０のドレイン電極８側とソース電極９側の両方において、キャップ層５との間に空隙が形成されたが、必ずしもその必要はない。トランジスタ動作時には、ゲート電極１０のドレイン電極８側に、より大きな電圧が印加されるため、図４に示すように、当該空隙はドレイン電極８側にのみ形成されていればゲートリーク電流を低減する効果が得られる。
【００３９】
この場合においても、ゲート電極１０との界面の全てからキャップ層５を後退させる必要はなく、図５に示すように、キャップ層５の底から２８ｎｍ未満の領域でゲート電極１０と接触した構造でも構わない。
【００４０】
また、図１ではドレイン電極８、ソース電極９下部の窒化物半導体層に高濃度不純物領域６，７を設けているが、ドレイン電極８及びソース電極９が２次元電子ガス１２に対してオーミックコンタクトを形成する限りにおいて、高濃度不純物領域６，７を設ける必要はない。例えば、図６に示すように、ドレイン電極８、ソース電極９の底面がバリア層４の上面と接触した構造であっても良いし、図７に示すように、ドレイン電極８、ソース電極９の底面がチャネル層３の上面と接触した構造であってもよい。
【００４１】
ただし、高濃度不純物領域６，７が形成されていた方が、２次元電子ガス１２とドレイン／ソース電極８，９間の抵抗を低減することができるため、トランジスタの大電流化および高出力化の観点からより好ましい構造である。なお、高濃度不純物領域６，７ではｎ型不純物が高濃度にドーピングされていることが条件であるため、必ずしもＳｉを注入する必要はなく、窒化物半導体中でｎ型の不純物準位を形成する他の材料（Ｏ、Ｃ、Ｎ空孔など）をドーピングしても良い。
【００４２】
また、図１では窒化物半導体の表面全面に絶縁膜１１を形成しているが、絶縁膜１１はゲート電極１０の傘下に設けられることで、高電圧動作時においてゲート電極１０のドレイン電極８側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることができる。
【００４３】
そこで、図８に示すように絶縁膜１１をゲート電極１０の傘下のみに形成することによって、上記効果に加え、ソース電極９とゲート電極１０の間や、ゲート電極１０とドレイン電極８の間に発生する容量を低減し、高周波動作時の利得や効率を向上する。また、図９に示すように絶縁膜１１を設けない場合には前述の容量を更に低減する事が可能であるが、一方で電界緩和の効果が得られなくなるため耐圧は低下する。このように高周波特性と高出力特性の間にはトレードオフの関係があり、絶縁膜１１の加工具合を調整することにより、用途に応じたヘテロ接合ＦＥＴを作成できる。
【００４４】
＜製造工程＞
図１１〜図１７に沿って、本実施の形態のヘテロ接合ＦＥＴの製造工程を説明する。これらの図において、同一又は対応する構成要素には図１、図３〜図１０と同一の符号を付している。
【００４５】
まず、半絶縁性基板１上に、ＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル成長法を適用し、バッファ層２、ＧａＮからなるチャネル層３、Ａｌ0.28Ｇａ0.72Ｎからなるバリア層４、ＧａＮからなる厚さが２８ｎｍ以上のキャップ層５を、それぞれ下から順にエピタキシャル成長させる（図１１）。チャネル層３のバリア層４側に２次元電子ガス１２が発生する。
【００４６】
なお、チャネル層３、バリア層４、キャップ層５を成長する際に、窒化物半導体の原料ガスであるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは、ｎ型ドーパントの原料ガスであるシラン等の圧力や流量、温度、導入時間を調整することで、チャネル層３、バリア層４、キャップ層５が所望の組成、膜厚、ドーピング濃度となるように形成することができる。
【００４７】
次に、レジストパターン等をマスク１３として、ドレイン電極８およびソース電極９の直下に当たる領域にイオン注入法等によって窒化物半導体においてｎ型の不純物となるＳｉ等を導入することにより、高濃度不純物領域６，７を形成する（図１２）。条件は、注入ドーズ量１×１０13〜１×１０17 （ｃｍ-2）、注入エネルギー１０〜１０００（ｋｅＶ）とする。
【００４８】
マスク１３を除去した後、Ｔｉ／Ｎｂ／Ｐｔからなるソース／ドレイン電極７０，８０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図１３）。また、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属や、これらから構成される多層膜からなるソース電極／ドレイン電極７０，８０を形成しても良い。
【００４９】
次に、プラズマＣＶＤ法やｃａｔ−ＣＶＤ法などを用いて、例えばＳｉ、Ａｌなどの窒化膜、あるいは酸化膜、もしくはこれらから構成される多層膜を堆積し、スペーサ層としての絶縁膜１１を窒化物半導体層の表面に形成する（図１４）。
【００５０】
その後、レジストパターン等をマスク１４として、Ｃｌ2等を用いたドライエッチング法などにてゲート電極１０を形成する領域のキャップ層５を絶縁膜１１と共に除去してトレンチを形成する。キャップ層５とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加えて、例えば酸素やＳＦ6等のフッ素系のガスを用いることによって、選択的にキャップ層５のみをエッチングすることが可能となり、トレンチの深さの制御性が向上する（図１５）。
【００５１】
次に、絶縁膜１１をマスクとし、ＫＯＨやＮａＯＨ等の強アルカリを用いたウェットエッチング法などにてキャップ層５をドレイン電極８、ソース電極９の方向に後退させる（図１６）。ここで、キャップ層５もバリア層４も窒化物半導体からなり、エッチャントに対する選択比が確保できない可能性があるので、図１５のエッチング工程でキャップ層５をバリア層４が露出するまで開口してしまうと、ウェットエッチング時にバリア層４まで削れてしまう事が考えられる。これを回避するためには、キャップ層５をエッチングする際にウェットエッチングで後退させるのと同等の厚さを残して加工する必要がある。
【００５２】
その後、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いはＴｉＮ、ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極１０を蒸着法により堆積し、リフトオフ法などによりパターン形成する（図１７）。スパッタリング法の場合は、スパッタ粒子が成膜雰囲気による散乱を受けてターゲットから直接見えない部位にも回りこんで付着する現象が起こるため、後退させたキャップ層５にゲート電極１０が接触するのを防ぐためにも、スパッタリング法は避けるべきである。逆に回りこみが生じにくい手法であればどのような形成方法を採ってもよく、蒸着法に限定するものではない。
【００５３】
なお、エッチングした領域と同じ幅の開口を持つマスクを利用することで、断面が長方形のゲート電極１０を形成することが出来る。また、露光と現像のパラメータを調整してレジストパターンにテーパーを持たせることによって、台形やＹ型のゲート電極１０を形成することが出来る。
【００５４】
以上の方法により、図１に示す構造のヘテロ接合ＦＥＴが作製できる。通常のリセスゲート構造を有するヘテロ接合電界効果型トランジスタを作製する工程と比較すると図１６に示すウェットエッチング工程が追加されただけであり、溶液に浸漬するだけの簡便なプロセスなので、安価かつ簡単に作製できるという利点を有する。
【００５５】
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。
【００５６】
＜変形例の製造工程＞
なお、図１２に示す工程でイオン注入を実施せず、マスク１３を用いたドライエッチングによってキャップ層５を除去した後、図１３で示した工程を実施することにより、高濃度不純物領域６，７がなくドレイン電極８、ソース電極９の底部がバリア層４の上面と接触した、図６に示す構造のヘテロ接合ＦＥＴを作製することが出来る。また、マスク１３を用いたドライエッチングによってキャップ層５とバリア層４を除去した後、図１３で示した工程を実施することにより、図７に示す構造のヘテロ接合ＦＥＴを作成することが出来る。
【００５７】
また、図１５に示すエッチング工程において、エッチング時間やガス流量を調整して所望のトレンチ深さで加工を一旦停止し、その後、図１６に示すウェットエッチング工程でキャップ層５を後退させ、その後、さらにエッチング工程でトレンチを深くすることにより、キャップ層５の底から２８ｎｍ未満の領域がゲート電極１０と接触した、図３や図５に示す構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００５８】
なお、図１６の工程でウェットエッチングを採用すると、キャップ層５の後退は通常ドレイン電極８側、ソース電極９側を問わず等方的に進行するため、図４，５に示すヘテロ接合ＦＥＴのようにドレイン電極８側とソース電極９側で非対称な構造を形成するためには、片方をマスクする必要がある。
【００５９】
以上、様々な変形例の製造工程について説明したが、上述したプロセスはすべて個々に採用する必要はなく、それぞれを組み合わせたプロセスとしてもよい。
【００６０】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴは、バリア層４及びバリア層４上に形成されたキャップ層５を含む窒化物半導体層と、前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたドレイン電極８及びソース電極９とを備え、ゲート電極１０のドレイン電極８側端面とソース電極９側端面のうち少なくともドレイン電極８側端面は、キャップ層５と少なくとも部分的に乖離しており、当該乖離部分が空隙であるので、キャップ層５に生じるリークパスへゲート電極１０から電子が注入されることを抑制する。そのため、深いリセスゲート構造とした場合であってもゲートリーク電流を低減することができ、ゲートリーク電流を増大させることなく電流コラプスを抑制することができる。
【００６１】
また、本実施の形態のヘテロ接合ＦＥＴにおいて、キャップ層５の膜厚を２８ｎｍ以上とすることにより、電流コラプスを抑制することが出来る。
【００６２】
また、本実施の形態のヘテロ接合ＦＥＴにおいて、ゲート電極１０のドレイン電極８側端面又は／及びソース電極９側端面はキャップ層５と接触した領域を有し、当該接触領域はキャップ層５の底から２８ｎｍ未満の領域とすることにより、キャップ層５の底から２８ｎｍ以上離れた領域で活性化した不純物によりゲートリーク電流が発生することを抑制し、電流コラプスをより抑制することが出来る。
【００６３】
本実施の形態のヘテロ接合ＦＥＴの製造方法は、（ａ）チャネル層３、バリア層４、キャップ層５が順に積層された積層体を備える窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層上にドレイン電極８及びソース電極９を形成する工程と、（ｃ）ドレイン電極８とソース電極９で挟まれた前記窒化物半導体層上に絶縁膜１１を形成する工程と、（ｄ）絶縁膜１１から前記窒化物半導体層にかけて所定の深さのトレンチを形成する工程と、（ｅ）ウェットエッチングにより、前記トレンチのドレイン電極８側端面とソース電極９側端面のうち、少なくともドレイン電極８側端面からキャップ層５を後退させる工程と、（ｆ）工程（ｃ）の後、絶縁膜１１の開口で規定されるゲート長のゲート電極１０を前記トレンチに形成する工程とを備えるので、キャップ層５に生じるリークパスへゲート電極１０から電子が注入されることを抑制する。そのため、深いリセスゲート構造とした場合であってもゲートリーク電流を低減することができ、ゲートリーク電流を増大させることなく電流コラプスを抑制することができる。
【００６４】
また、本実施の形態のヘテロ接合ＦＥＴの製造方法において、前記工程（ｅ）と前記工程（ｆ）の間に、前記窒化物半導体層において前記トレンチをさらに深くする工程をさらに備えるので、キャップ層５がゲート電極１０と接触する領域が形成され、電流コラプスをより抑制することが出来る。
【００６５】
また、本実施の形態のヘテロ接合ＦＥＴの製造方法において、前記工程（ａ）は、２８ｎｍ以上の厚みのキャップ層５を含む積層体を備える工程であるので、電流コラプスを抑制することが出来る。
【００６６】
（実施の形態２）
＜製造工程＞
図１８〜図２２を用いて、実施の形態２に係るヘテロ接合ＦＥＴの製造工程を説明する。
【００６７】
図１１〜図１４までは、実施の形態１と同様の工程を経て絶縁膜１１を形成した後、図１５のエッチング工程において、マスク１４の開口を大きくしてトレンチの幅を大きくする（図１８）。そして、再び図１４に示す工程を繰り返してトレンチの側面と底面にも絶縁膜１１を形成する（図１９）。既にキャップ層５の表面に形成されていた絶縁膜１１は厚みが増す。
【００６８】
さらに、レジストパターン等をマスクとして、Ｃｌ2等を用いたドライエッチング法などにてトレンチの底に形成された絶縁膜１１を除去してバリア層４を露出させ、トレンチの側面に絶縁膜１１を残す（図２０）。
【００６９】
その後、リセス内にゲート電極１０を蒸着法等により堆積し、リフトオフ法などにより形成する（図２１）。最後に、フッ酸などを用いたウェットエッチングによって絶縁膜１１のみを除去する事により、ゲート電極１０とキャップ層５の間に空隙を有する構造を作製することができる（図２２）。
【００７０】
なお、図１８では、実施の形態１の製造工程と同じゲート長のゲート電極１０を形成するためにトレンチ幅を広げたが、必ずしもトレンチ幅を広げる必要はなく、広げなかった場合には積み増しした絶縁膜１１の厚さ等に応じてゲート長が短縮されることになる。この効果を利用して、より高周波で動作する短ゲートトランジスタを作製することも可能である。
【００７１】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴの製造工程は、（ａ）チャネル層３、バリア層４、キャップ層５が順に積層された積層体を備える窒化物半導体層を準備する工程と、（ｂ）前記窒化物半導体層上にドレイン電極８及びソース電極９を形成する工程と、（ｃ）ドレイン電極８とソース電極９で挟まれた前記窒化物半導体層上に絶縁膜１１を形成する工程と、（ｄ）絶縁膜１１から前記窒化物半導体層にかけて所定の深さのトレンチを形成する工程と、（ｅ）前記トレンチの側面に絶縁膜１１を形成する工程と、（ｆ）工程（ｅ）の後、前記トレンチ内にゲート電極１０を形成する工程と、（ｇ）前記トレンチの側面及び前記窒化物半導体層上から絶縁膜１１を除去する工程とを備えるので、ゲート電極１０とキャップ層５が接触しないヘテロ接合ＦＥＴを作成でき、電流コラプスを抑制すると共にゲートリーク電流を低減できる。
【符号の説明】
【００７２】
１ 半絶縁性基板、２ バッファ層、３ チャネル層、４ バリア層、５ キャップ層、６，７ 高濃度不純物注入領域、８ ドレイン電極、９ ソース電極、１０ ゲート電極、１１ 絶縁膜、１２ ２次元電子ガス（２ＤＥＧ）、１３，１４ マスク。
【特許請求の範囲】
【請求項１】
バリア層及び前記バリア層上に形成されたキャップ層を含む窒化物半導体層と、
前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極と、
前記ゲート電極の両側に離間して夫々設けられたドレイン電極及びソース電極とを備え、
前記ゲート電極の前記ドレイン電極側端面と前記ソース電極側端面のうち少なくとも前記ドレイン電極側端面は、前記キャップ層と少なくとも部分的に乖離しており、当該乖離部分が空隙である、ヘテロ接合電界効果型トランジスタ。
【請求項２】
前記キャップ層は２８ｎｍ以上の厚さである、請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記ゲート電極の前記ドレイン電極側端面又は／及び前記ソース電極側端面は、前記キャップ層と接触した領域を有し、
前記接触領域は前記キャップ層の底から２８ｎｍ未満の領域である、請求項２に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
（ａ）チャネル層、バリア層、キャップ層が順に積層された積層体を備える窒化物半導体層を準備する工程と、
（ｂ）前記窒化物半導体層上にドレイン電極及びソース電極を形成する工程と、
（ｃ）前記ドレイン電極と前記ソース電極で挟まれた前記窒化物半導体層上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜から前記窒化物半導体層にかけて所定の深さのトレンチを形成する工程と、
（ｅ）ウェットエッチングにより、前記トレンチの前記ドレイン電極側端面と前記ソース電極側端面のうち、少なくとも前記ドレイン電極側端面から前記キャップ層を後退させる工程と、
（ｆ）前記工程（ｃ）の後、前記絶縁膜の開口で規定されるゲート長のゲート電極を前記トレンチに形成する工程と
を備える、ヘテロ接合電界効果型トランジスタの製造方法。
【請求項５】
（ｇ）前記工程（ｅ）と前記工程（ｆ）の間に、前記窒化物半導体層において前記トレンチをさらに深くする工程をさらに備える、
請求項４に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項６】
（ａ）チャネル層、バリア層、キャップ層が順に積層された積層体を備える窒化物半導体層を準備する工程と、
（ｂ）前記窒化物半導体層上にドレイン電極及びソース電極を形成する工程と、
（ｃ）前記ドレイン電極と前記ソース電極で挟まれた前記窒化物半導体層上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜から前記窒化物半導体層にかけて所定の深さのトレンチを形成する工程と、
（ｅ）前記トレンチの側面に絶縁膜を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記トレンチ内にゲート電極を形成する工程と、
（ｇ）前記トレンチの側面及び前記窒化物半導体層上から前記絶縁膜を除去する工程と
を備える、ヘテロ接合電界効果型トランジスタの製造方法。
【請求項７】
前記工程（ａ）は、２８ｎｍ以上の厚みの前記キャップ層を含む前記積層体を備える工程である、請求項４〜６のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１】
バリア層及び前記バリア層上に形成されたキャップ層を含む窒化物半導体層と、
前記窒化物半導体層に下部を埋没するようにして前記窒化物半導体層上に設けられたゲート電極と、
前記ゲート電極の両側に離間して夫々設けられたドレイン電極及びソース電極とを備え、
前記ゲート電極の前記ドレイン電極側端面と前記ソース電極側端面のうち少なくとも前記ドレイン電極側端面は、前記キャップ層と少なくとも部分的に乖離しており、当該乖離部分が空隙である、ヘテロ接合電界効果型トランジスタ。
【請求項２】
前記キャップ層は２８ｎｍ以上の厚さである、請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記ゲート電極の前記ドレイン電極側端面又は／及び前記ソース電極側端面は、前記キャップ層と接触した領域を有し、
前記接触領域は前記キャップ層の底から２８ｎｍ未満の領域である、請求項２に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
（ａ）チャネル層、バリア層、キャップ層が順に積層された積層体を備える窒化物半導体層を準備する工程と、
（ｂ）前記窒化物半導体層上にドレイン電極及びソース電極を形成する工程と、
（ｃ）前記ドレイン電極と前記ソース電極で挟まれた前記窒化物半導体層上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜から前記窒化物半導体層にかけて所定の深さのトレンチを形成する工程と、
（ｅ）ウェットエッチングにより、前記トレンチの前記ドレイン電極側端面と前記ソース電極側端面のうち、少なくとも前記ドレイン電極側端面から前記キャップ層を後退させる工程と、
（ｆ）前記工程（ｃ）の後、前記絶縁膜の開口で規定されるゲート長のゲート電極を前記トレンチに形成する工程と
を備える、ヘテロ接合電界効果型トランジスタの製造方法。
【請求項５】
（ｇ）前記工程（ｅ）と前記工程（ｆ）の間に、前記窒化物半導体層において前記トレンチをさらに深くする工程をさらに備える、
請求項４に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項６】
（ａ）チャネル層、バリア層、キャップ層が順に積層された積層体を備える窒化物半導体層を準備する工程と、
（ｂ）前記窒化物半導体層上にドレイン電極及びソース電極を形成する工程と、
（ｃ）前記ドレイン電極と前記ソース電極で挟まれた前記窒化物半導体層上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜から前記窒化物半導体層にかけて所定の深さのトレンチを形成する工程と、
（ｅ）前記トレンチの側面に絶縁膜を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記トレンチ内にゲート電極を形成する工程と、
（ｇ）前記トレンチの側面及び前記窒化物半導体層上から前記絶縁膜を除去する工程と
を備える、ヘテロ接合電界効果型トランジスタの製造方法。
【請求項７】
前記工程（ａ）は、２８ｎｍ以上の厚みの前記キャップ層を含む前記積層体を備える工程である、請求項４〜６のいずれかに記載のヘテロ接合電界効果型トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−１１４２４２（Ｐ２０１２−１１４２４２Ａ）
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１０−２６２０００（Ｐ２０１０−２６２０００）
【出願日】平成２２年１１月２５日（２０１０．１１．２５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願日】平成２２年１１月２５日（２０１０．１１．２５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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