ゲート駆動回路
【課題】 チップサイズを小さく抑えつつも、スイッチング素子の破壊、スイッチング素子の誤オン及びスイッチングノイズの問題を同時に解決する。
【解決手段】 本発明の一態様としてのゲート駆動回路は、電源端子と基準電位端子との間に直列に接続された第1及び第2のスイッチング素子とを有し、前記第1及び第2のスイッチング素子の接続点における電圧を駆動スイッチング素子に供給する。駆動スイッチング素子のオン/オフ信号と、駆動スイッチング素子に過電流が流れている否かを示す過電流監視信号と、前記電圧が前記駆動スイッチング素子の閾値電圧よりも大きいか否かを示す電圧監視信号とに基づき、前記第2のスイッチング素子のインピーダンスを制御する制御電圧を生成し、前記第2のスイッチング素子に前記制御電圧を供給する。
【解決手段】 本発明の一態様としてのゲート駆動回路は、電源端子と基準電位端子との間に直列に接続された第1及び第2のスイッチング素子とを有し、前記第1及び第2のスイッチング素子の接続点における電圧を駆動スイッチング素子に供給する。駆動スイッチング素子のオン/オフ信号と、駆動スイッチング素子に過電流が流れている否かを示す過電流監視信号と、前記電圧が前記駆動スイッチング素子の閾値電圧よりも大きいか否かを示す電圧監視信号とに基づき、前記第2のスイッチング素子のインピーダンスを制御する制御電圧を生成し、前記第2のスイッチング素子に前記制御電圧を供給する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、IGBT等のスイッチング素子を駆動するゲート駆動回路に関する。
【背景技術】
【0002】
インバータ等に用いられるスイッチング素子を駆動するため、外部の制御システムから入力されるオン/オフ信号に基づいて上記スイッチング素子を駆動する駆動回路が用いられる。
【0003】
一般に、このような駆動回路には、負荷短絡などの事故によりスイッチング素子に過大な電流が流れてスイッチング素子が破壊されることを防ぐため、過電流発生時にスイッチング素子を遮断してスイッチング素子や負荷回路を保護する手段が設けられている。しかし、過電流発生時において、通常の方法でスイッチング素子を遮断すると、大きなdi/dtが生じ、配線などの持つインダクタンスLによりLdi/dtのサージ電圧が発生し、スイッチング素子の耐圧を超えて素子が破壊されることがある。そこで、負荷短絡などの過電流時に、大きなdi/dtに基づくサージ電圧により素子が破壊されることを防ぐ機能が望まれる。
【0004】
また、スイッチング素子をオフにするためのオフ動作時やスイッチング素子のオフ状態時においては、スイッチング素子(例えばIGBT)におけるコレクタ−ゲート間容量等に蓄積される電荷によってゲート電圧が上昇し、スイッチング素子が誤オンする恐れがある。そこで、このような誤オンを防止するための機能も駆動回路には要求される。
【0005】
また、スイッチング素子をオフ等にする際には、スイッチング素子のゲート電圧の変化が大きいとスイッチングノイズの問題が発生する。このようなスイッチングノイズの問題を低減するため、オフ時においてゲート電圧を緩やかに低下させる機能も駆動回路には要求される。
【0006】
上述したサージ電圧によるスイッチング素子の破壊を防ぐ機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズの問題を低減する機能を同時に駆動回路に備えさせることが望まれるが、これらの機能を全て駆動回路に備えさせると、チップサイズが増大し、コストアップとなる問題があった。
【特許文献1】特開2000−295838公報
【特許文献2】特開平08−18423号公報
【特許文献3】特開2004−48959号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、チップサイズを小さく抑えつつも、スイッチング素子の破壊を防ぐ機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズの問題を低減する機能を同時に備えたゲート駆動回路を提供する。
【課題を解決するための手段】
【0008】
本発明の一態様としてのゲート駆動回路は、電源端子に一端が接続された第1のスイッチング素子と、前記第1のスイッチング素子の他端に一端が接続され、他端が基準電位端子に接続された第2のスイッチング素子と、前記第1のスイッチング素子と前記第2のスイッチング素子との接続点における電圧に相関する電圧を出力ゲート電圧として駆動スイッチング素子に供給するゲート電圧出力端子と、前記出力ゲート電圧を監視し、前記出力ゲート電圧が前記駆動スイッチング素子の閾値電圧よりも大きいか否かを示す電圧監視信号を生成する出力ゲート電圧監視回路と、前記駆動スイッチング素子の素子電流を監視し、前記駆動スイッチング素子に過電流が流れている否かを示す過電流監視信号を生成する過電流検出回路と、前記駆動スイッチング素子のオン/オフを指示するオン/オフ信号、前記電圧監視信号及び前記過電流監視信号に基づき、前記第2のスイッチング素子のインピーダンスを制御する制御電圧を生成し、前記第2のスイッチング素子に前記制御電圧を供給する、スイッチング素子制御回路と、を備える。
【発明の効果】
【0009】
本発明により、チップサイズを小さく抑えつつも、スイッチング素子の破壊を防ぐ機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズの問題を低減する機能を同時に実現できる。
【発明を実施するための最良の形態】
【0010】
図1は、本発明の実施の形態としてのゲート駆動回路を含む半導体モジュールの構成を示すブロック図である。
【0011】
電源電圧端子VC1と接地電位端子GND1との間に、スイッチング素子11、12が直列に接続されている。スイッチング素子11、12は例えばIGBTである。IGBT11、12はハーフブリッジ構成を有する。IGBT11のコレクタが電源電圧端子VC1に接続され、IGBT11のエミッタが、IGBT12のコレクタに接続されている。IGBT12のエミッタは、抵抗等のインピーダンス回路R1の一端に接続され、インピーダンス回路R1の他端は接地電位端子GND1に接続されている。
【0012】
IGBT11、12の接続点には、出力端子13が接続され、出力端子13にはモータ等の負荷14が接続される。
【0013】
IGBT11のゲートにはハイサイドのゲート駆動回路(図示せず)が接続され、IGBT12のゲートにはローサイドのゲート駆動回路10が接続される。より詳細には、ハイサイドのゲート駆動回路はその出力端子15においてIGBT11のゲートと接続される。また、ローサイドのゲート駆動回路10はその出力端子16において、IGBT12のゲートと接続される。
【0014】
これらのゲート駆動回路がそれぞれIGBT11、12のオン/オフを制御することで、IGBT11、12間における出力端子13の電圧が変化し、出力端子13に接続された負荷14が駆動される。
【0015】
以下、ローサイドのゲート駆動回路10について詳細に説明する。
【0016】
ゲート駆動回路10における入力端子18には、図示されない外部の制御システムからIGBT12のオン/オフを指示するオン/オフ入力信号Aが入力される。オンを指示するオン/オフ入力信号Aはハイレベルであり、オフを指示するオン/オフ入力信号Aはローレベルである。
【0017】
入力端子18に入力されたオン/オフ入力信号Aは、出力ゲート電圧制御回路19に入力される。出力ゲート電圧制御回路19は、入力端子18から入力されたオン/オフ入力信号Aを、例えばそのまま、オン/オフ信号Iとして出力する。
【0018】
出力ゲート電圧制御回路19には、ゲート駆動回路10に供給される電圧の減少や駆動回路10の過熱等に起因する回路破壊を防ぐ保護回路17が接続されている。保護回路17は、上述の電圧の減少や過熱等の回路異常を検知した場合は、動作停止信号を出力ゲート電圧制御回路19に出力する。出力ゲート電圧制御回路19は、保護回路17から動作停止信号が入力された場合は、入力端子18からのオン/オフ入力信号Aの内容に拘わらず、オン/オフ信号Iとして、オフ信号(ローレベル)を出力する。
【0019】
出力ゲート電圧制御回路19から出力されたオン/オフ信号Iは、オン用スイッチ制御回路20、オフ用スイッチ制御回路21及びラッチ22のリセット端子32に入力される。
【0020】
オン用スイッチ制御回路20は、出力ゲート電圧制御回路19から入力されたオン/オフ信号Iを反転して出力する。即ち、ハイレベルが入力された場合はローレベルを出力し、ローレベルが入力された場合はハイレベルを出力する。但し、オン用スイッチ制御回路20は、後述するラッチ22からのハイレベルの保護信号Hが入力された場合は、オン/オフ信号Iの内容に拘わらず、ハイレベルを出力する。オン用スイッチ制御回路20から出力された信号は、バッファ段23を介して、オン用ゲート電圧Jとしてオン用スイッチング素子24におけるPMOSトランジスタ28のゲートに供給される。
【0021】
オフ用スイッチ制御回路21は、出力ゲート電圧制御回路19から入力されたオン/オフ信号Iに基づいて、オフ用ゲート電圧Kを生成して、オフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに供給する。より詳細には、オフ用スイッチ制御回路21は、入力されたオン/オフ信号I、後述するゲート電圧監視回路26から入力されるゲート電圧監視信号F及びラッチ22から入力される保護信号Hに応じて、4段階(レベル0〜レベル3)の電圧のいずれかをオフ用ゲート電圧Kとして生成する。レベル0がローレベル、レベル3がハイレベル、レベル1,2は、ローレベルとハイレベルとの間に位置する中間電圧で、レベル0、1、2、3の順序で電圧が高くなる。これら4段階のレベルの電圧がNMOSトランジスタ29のゲートに選択的に入力されることで、NMOSトランジスタ29のインピーダンスが制御される。つまり、NMOSトランジスタ29はインピーダンス可変素子として機能し、オフ用スイッチ制御回路21は、インピーダンス制御回路として機能する。レベル0のオフ用ゲート電圧Kによって設定されるインピーダンスが最も高く、レベル3のオフ用ゲート電圧Kによって設定されるインピーダンスが最も低く、レベル0、1、2、3の順序で、NMOSトランジスタ29に設定されるインピーダンスが低くなる。
【0022】
オン用スイッチング素子24とオフ用スイッチング素子25とは、電源電圧端子VC2と接地電位端子GND2との間に直列に接続されている。
【0023】
オン用スイッチング素子24は、互いに直列に接続されたPMOSトランジスタ28とインピーダンス回路R2とを有する。インピーダンス回路R2は例えば抵抗である。PMOSトランジスタ28のソース側は電源電圧端子VC2に接続され、ドレイン側はインピーダンス回路R2の一端に接続されている。
【0024】
オフ用スイッチング素子24は、NMOSトランジスタ29を有する。NMOSトランジスタ29におけるソース側は接地電位端子GND2に接続され、ドレイン側は、オン用スイッチング素子24におけるインピーダンス回路R2の他端に接続されている。
【0025】
オン用スイッチング素子24及びオフ用スイッチング素子25のオン/オフ等が制御されることで、IGBT12のオン/オフが制御される。
【0026】
より詳しくは、スイッチング素子24がオンし、スイッチング素子25がオフ(レベル0)する場合は、インピーダンス回路R2とNMOSトランジスタ29との接続点にハイレベルの出力ゲート電圧Bが生成される。生成された出力ゲート電圧Bは、出力端子16から出力されて、IGBT12のゲートに入力され、IGBT12はオンする。
【0027】
一方、オン用スイッチング素子24がオフし、オフ用スイッチング素子25がオン(レベル3)する場合は、当該接続点にローレベルの出力ゲート電圧Bが生成される。但し、後に詳しく述べるように、オフ用スイッチング素子25は、レベル1又は2を経て、レベル3(オン)になるように制御される。生成されたローレベルの出力ゲート電圧Bが出力端子16を介してIGBT12のゲートに入力され、IGBT12はオフする。
【0028】
IGBT11のエミッタ及びIGBT12のコレクタに接続された出力端子13における出力電圧は、IGBT11、12のオン/オフによって決定され、負荷14に与えられる。
【0029】
オン用スイッチング素子24及びオフ用スイッチング素子25の接続点には、出力ゲート電圧Bを監視し、当該監視に基づいて、出力ゲート電圧BがIGBT12の閾値より大きいか否かを検出するゲート電圧監視回路26が接続される。ゲート電圧監視回路26は、当該接続点から出力ゲート電圧Bが入力され、入力された出力ゲート電圧BがIGBT12の閾値より大きいか否かを検出し、検出結果をゲート電圧監視信号Fとして出力する。
【0030】
より詳細には、ゲート電圧監視回路26は、出力ゲート電圧Bが閾値より大きい場合はローレベルの信号を、閾値以下である場合はハイレベルの信号を、ゲート電圧監視信号Fとして出力する。出力されたゲート電圧監視信号Fはオフ用スイッチ制御回路21に入力される。即ち、ゲート電圧監視回路26の出力はオフ用スイッチ制御回路21の入力に接続されている。
【0031】
IGBT12のエミッタと、インピーダンス回路R1との接続点には、IGBT12の過電流を検出するための過電流検出回路30が接続されている。本実施の形態において、過電流検出回路30は、例えばコンパレータである。過電流検出回路30は、IGBT12のエミッタとインピーダンス回路R1との接続点における電圧と、所定の過電流検出基準電圧Vrefとを入力し、これらの電圧を比較することによって、IGBT12において過電流が流れているか否かを検出する。過電流検出回路30は、検出結果を、過電流監視信号Gとして出力する。
【0032】
より詳細には、過電流検出回路30は、IGBT12に過電流が流れていることを検出した場合は、ハイレベルの信号を、過電流が流れていないことを検出した場合は、ローレベルの信号を、過電流監視信号Gとして出力する。過電流検出回路30から出力された過電流監視信号Gは、ラッチ22におけるセット端子31に入力される。
【0033】
ラッチ22は、過電流を示すハイレベルの過電流監視信号Gが入力された場合は、ハイレベルの保護信号H(保護開始信号)を出力し、その出力を保持する。ラッチ22は、この状態において、リセット端子32に出力ゲート電圧制御回路19からオフ信号(ローレベルのオン/オフ信号)が入力された場合は、出力をハイレベルからローレベルの信号(保護解除信号)に切り換える。この後、ラッチ22は、過電流検出回路30からハイレベルの過電流監視信号Gが入力されるまでローレベルの保護信号Hを保持する。ラッチ22から出力された保護信号Hは、オン用スイッチ制御回路20及びオフ用スイッチ制御回路21に入力される。即ち、ラッチ22の出力は、オン用スイッチ制御回路20及びオフ用スイッチ制御回路21の入力に接続されている。
【0034】
図2は、図1に示すゲート駆動回路10の動作例を説明するタイミングチャートである。
【0035】
より詳細には、図2は、
A:外部オン/オフ入力信号
B:出力ゲート電圧
C:IGBT12のコレクタ−エミッタ間を流れる素子電流Ice
D:IGBT12のコレクタ−エミッタ間における素子電圧Vce
E:IGBT12のエミッタ−ゲート間に形成される寄生容量Cgcを介してオフ用スイッチング素子25へ流れる寄生電流
F:ゲート電圧監視信号
G:過電流監視信号
H:保護信号
I:オン/オフ信号
J:オン用ゲート電圧
K:オフ用ゲート電圧
の経時変化を示す。
【0036】
(1)IGBT12のオン動作
時刻t1において、外部の制御システムから入力端子18を介して、出力ゲート電圧制御回路19に、ハイレベルの外部オン/オフ入力信号Aが入力される。出力ゲート電圧制御回路19は、入力されたハイレベルの外部オン/オフ入力信号Aに基づき、ハイレベルのオン/オフ信号Iを出力する。出力ゲート電圧制御回路19から出力されたハイレベルのオン/オフ信号Iは、オン用スイッチ制御回路20、オフ用スイッチ制御回路21、及びラッチ22のリセット端子32に入力される。
【0037】
オン用スイッチ制御回路20は、出力ゲート電圧制御回路19から入力されたハイレベルのオン/オフ信号Iをローレベルに反転して出力する。出力されたローレベルの信号は、バッファ段23を介して、オン用ゲート電圧Jとして、オン用スイッチング素子24におけるPMOSトランジスタ28のゲートに入力される。この結果、PMOSトランジスタ28はオンする。
【0038】
一方、オフ用スイッチ制御回路21は、出力ゲート電圧制御回路19から入力されたハイレベルのオン/オフ信号Iに基づいてローレベル(レベル0)の電圧(第2の制御電圧)をオフ用ゲート電圧Kとして生成する。生成されたローレベルのオフ用ゲート電圧Kはオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。この結果、NMOSトランジスタ29はオフする。
【0039】
以上のようにオン用スイッチング素子24がオンし、オフ用スイッチング素子25がオフすると(4段階のインピーダンスのうち最も高いインピーダンス(第2のインピーダンス)に設定される)、抵抗R2の作用によって、時刻t1を始点として、出力ゲート電圧Bが緩やかに上昇する。上昇した出力ゲート電圧Bは、時刻t2において一定レベルになる。
【0040】
なお、ラッチ22には、そのリセット端子32において、上述のようにハイレベルのオン/オフ信号Iが入力され、ローレベルの保護信号Hをその出力として維持する。
【0041】
(2−1)IGBT12のオフ動作(出力ゲート電圧BがIGBT12の閾値まで低下する前まで)
時刻t3において、入力端子18を介して、外部の制御システムから、出力ゲート電圧制御回路19に、ローレベルの外部オン/オフ入力信号Aが入力される。出力ゲート電圧制御回路19は、入力されたローレベルの外部オン/オフ入力信号Aに基づき、ローレベルのオン/オフ信号Iを出力する。出力ゲート電圧制御回路19から出力されたローレベルのオン/オフ信号Iは、オン用スイッチ制御回路20、オフ用スイッチ制御回路21及びラッチ22のリセット端子32に入力される。
【0042】
オン用スイッチ制御回路20は、出力ゲート電圧制御回路19から入力されたローレベルのオン/オフ信号Iをハイレベルに反転して出力する。出力されたハイレベルの信号は、バッファ段23を介して、オン用ゲート電圧Jとして、オン用スイッチング素子24におけるPMOSトランジスタ28のゲートに入力される。これにより、オン用スイッチング素子24はオフにされる。
【0043】
一方、オフ用スイッチ制御回路21は、出力ゲート電圧制御回路19から入力されたローレベルのオン/オフ信号Iに基づいて、レベル0〜3のうちレベル2のゲート電圧(第3の制御電圧)を、オフ用ゲート電圧Kとして生成する。つまり、オフ用スイッチ制御回路21は、ローレベルの保護信号H(過電流無し)及びローレベルのゲート電圧監視信号F(ゲート電圧が閾値より大)の場合にローレベルのオン/オフ信号Iが入力された場合は、レベル2の電圧を生成する。生成されたレベル2のゲート電圧はオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。これにより、NMOSトランジスタ29のインピーダンスは、上述した4段階のインピーダンスのうち最も低いレベルから2番目のもの(第3のインピーダンス)に設定される。
【0044】
この結果、出力ゲート電圧Bは、時刻t3においてローレベルの外部オン/オフ入力信号Aが入力された後、低ノイズ、低損失及び高伝達効率を保って適正に減少する。
【0045】
即ち、NMOSトランジスタ29のインピーダンスが低すぎると、出力ゲート電圧Bが急激に減少するため大きなノイズが発生し、また損失が大きくなる。一方、NMOSトランジスタ29のインピーダンスが高すぎると、ローレベルの外部オン/オフ入力信号Aが入力されてからIGBT12がオフになるまでの時間が長くなり、伝達特性が悪くなる。この点、本実施の形態では、NMOSトランジスタ29のインピーダンスが適正な値に制御されるため、ノイズ低減、損失低減及び伝達時間短縮を図ることができる。
【0046】
(2−2)IGBT12のオフ動作(IGBT12のゲート電圧が閾値以下になった後)
時刻t3から出力ゲート電圧Bが徐々に低下し、時刻t4において出力ゲート電圧BはIGBT12の閾値になる。出力ゲート電圧BがIGBT12の閾値以下になると、ゲート電圧監視回路26が、出力ゲート電圧Bが閾値以下であることを示すハイレベルのゲート電圧監視信号Fを出力し、このハイレベルのゲート電圧監視信号Fがオフ用スイッチ制御回路21に入力される。オフ用スイッチ制御回路21は、ハイレベルのゲート電圧監視信号Fが入力されると、その出力電圧をレベル2の電圧(第3の制御電圧)からレベル3(ハイレベル)の電圧(第1の制御電圧)へ切り換える。即ち、オフ用スイッチ制御回路21はレベル3(ハイレベル)のオフ用ゲート電圧Kを生成する。
【0047】
オフ用スイッチ制御回路21によって生成されたレベル3(ハイレベル)のオフ用ゲート電圧Kがオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。これにより、NMOSトランジスタ29のインピーダンスは、上述した4段階のインピーダンスのうち最も低いレベル(第1のインピーダンス)に設定される(NMOSトランジスタ29がオンする)。この結果、出力ゲート電圧Bは、IGBT12の閾値に達する前まで(時刻t3〜t4)よりも、急速に低下する。即ち、時刻t4〜t5における出力ゲート電圧Bの傾きの大きさX1は、時刻t3〜t4における出力ゲート電圧の傾きの大きさX2よりも大きい。このようにして急速に低下した出力ゲート電圧Bは、時刻t5においてローレベルになる。
【0048】
以上のように、出力ゲート電圧Bが閾値まで低下した時点で、NMOSトランジスタ29のインピーダンスを最も低いレベルに設定することで、仮にオフ時に出力端子13における電位が上昇するなどして、寄生L及び寄生容量Cgcを介して寄生電流Eが流れたとしても、ゲート電位の上昇は十分低く抑えられるため(閾値より低く抑えられるため)、IGBT12の誤オンは可及的に低減される。図2における時刻t11〜t12は、例えば時刻t4〜t5に相当する期間(出力ゲート電圧Bが閾値以下になった期間)において、寄生電流Eが発生したものの、出力ゲート電圧Bの上昇が閾値より低く抑えられた場合を示す。
【0049】
(3)過電流の検出に基づくIGBT12のオフ動作
まず時刻t6において通常のオン動作が開始される。
【0050】
即ち、ハイレベルの外部オン/オフ入力信号Aが入力端子18を介して出力ゲート電圧制御回路19に入力され、このハイレベルの外部オン/オフ入力信号Aに基づきハイレベルのオン/オフ信号Iが出力ゲート電圧制御回路19から出力される。このハイレベルのオン/オフ信号Iがオン用スイッチ制御回路20に入力され、このハイレベルのオン/オフ信号Iに基づきオン用スイッチ制御回路20からローレベルの信号が出力される。このローレベルの信号がバッファ段23を介してオン用スイッチング素子24におけるPMOSトランジスタ28のゲートに、ローレベルのオン用ゲート電圧J(オン信号)として入力される。
【0051】
一方、ゲート電圧制御回路19から出力されたハイレベルの外部オン/オフ入力信号Aはオフ用スイッチ制御回路21に入力され、このハイレベルの外部オン/オフ入力信号Aに基づきローレベル(0レベル)のオフ用ゲート電圧K(オフ信号)がオフ用スイッチ制御回路21から出力される。このローレベル(0レベル)のオフ用ゲート電圧Kはオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。
【0052】
以上によりオン用スイッチング素子24がオンし、オフ用スイッチング素子25がオフする。この結果、抵抗R2の作用によって、時刻t6を始点として、出力ゲート電圧Bが緩やかに上昇する。上昇した出力ゲート電圧Bは、時刻t7において一定レベルになる。
【0053】
ここで、時刻t7の後、ハイサイドのIGBT11がオンしあるいは出力端子13が上昇する等の異常が発生して、IGBT12に、貫通電流等の過電流が流れるとする(時刻t7〜t8における素子電流Cを参照)。
【0054】
IGBT12に過電流が流れたことが時刻t8において過電流検出回路30によって検出され、過電流検出回路30からハイレベルの過過電流監視信号Gが出力される。
【0055】
過電流検出回路30から出力されたハイレベルの過電流監視信号Gがラッチ22のセット端子31に入力され、ラッチ22からハイレベルの保護信号Hが出力される。
【0056】
ラッチ22から出力されたハイレベルの保護信号Hが、オン用スイッチ制御回路20及びオフ用スイッチ制御回路21に入力される。
【0057】
オン用スイッチ制御回路20は、ハイレベルの保護信号Hが入力されると、ハイレベルのオン/オフ信号Iの入力に拘わらず、ハイレベルの信号(オフ信号)を出力する。このハイレベルの信号(オフ信号)がバッファ段23を介してオン用ゲート電圧Jとしてオン用スイッチング素子24におけるPMOSトランジスタ28のゲートに入力され、この結果、オン用スイッチング素子24はオフになる。
【0058】
一方、オフ用スイッチ制御回路21は、ラッチ22からハイレベルの保護信号Hが入力されると、その出力電圧をレベル0からレベル1の電圧(第4の制御電圧)へ切り換える。即ち、オフ用スイッチ制御回路21はレベル1のオフ用ゲート電圧Kを生成する。
【0059】
オフ用スイッチ制御回路21によって生成されたレベル1のオフ用ゲート電圧Kがオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。この結果、NMOSトランジスタ29のインピーダンスは、上述した4段階のインピーダンスのうち最も低いレベルから3番目のもの(第4のインピーダンス)に設定される。
【0060】
以上のようにオン用スイッチング素子24がオフにされ、NMOSトランジスタ29のインピーダンスが最も低いレベルから3番目のものに設定されたことで、時刻t8において過電流が検出された以降、IGBT12における素子電流Cは緩やかに減少する。即ち、di/dtの値Y1は小さく抑えられ、この結果、di/dtに起因してIGBT12において発生するサージ電圧Vsgは可及的に低く抑えられる(時刻t8〜t9における素子電圧Dを参照)。
【0061】
即ち、図1に示すように、IGBT11、12の接続点と、IGBT12のコレクタとの間には寄生のインダクタンスLが存在する。例えば過電流のように通常のオン時よりも電流が大きい状態でオフ用スイッチング素子25をオン(インピーダンスが最も低い)すると、電流の変化di/dtが大きくなるため、インダクタンスLの作用によりIGBT12に大きなサージ電圧が発生する。しかし、本実施の形態では、NMOSトランジスタ29のインピーダンスを適正な値(最も低いレベルから3番目のもの)に設定するため、素子電流Cの変化を緩やかにでき、この結果、サージ電圧は可及的に小さくされ、IGBTの破壊は防止される。サージ電圧の低減の観点からはNMOSトランジスタ29のインピーダンスを上記値より大きくすることが好ましいけれども、インピーダンスが大きすぎると、例えば出力ゲート電圧Bの低下が遅くなりすぎ、伝達特性が悪くなる問題が生じ得る。そこで、本実施の形態では、サージ電圧の低減及び出力ゲート電圧Bの低下遅延防止のため、NMOSトランジスタ29のインピーダンスを、最も低いレベルから3番目のものとしている。
【0062】
次に、時刻t9において出力ゲート電圧Bが閾値以下になると、ゲート電圧監視回路26からハイレベルのゲート電圧監視信号Fが出力されて、このハイレベルのゲート電圧監視信号Fがオフ用スイッチ制御回路21に入力される。オフ用スイッチ制御回路21は、ハイレベルのゲート電圧監視信号Fが入力されると、その出力電圧をレベル1からレベル3の電圧(第1の制御電圧)に切り換える。即ち、オフ用スイッチ制御回路21は、レベル3のオフ用ゲート電圧Kを生成する。レベル3のオフ用ゲート電圧Kがオフ用スイッチ制御回路21からオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力され、これによりNMOSトランジスタ29はオンになる。即ち、NMOSトランジスタ29は上述した4段階のインピーダンスのうち最も低いレベルのもの(第1のインピーダンス)に設定される。この結果、出力ゲート電圧Bは急速に低下する。
【0063】
この後、時刻t10において、ローレベルの外部オン/オフ入力信号Aが外部の制御システムから入力端子18を介して出力ゲート電圧制御回路19に入力され、このローレベルの外部オン/オフ入力信号Aに基づき出力ゲート電圧制御回路19からローレベルのオン/オフ信号Iが出力される。出力ゲート電圧制御回路19から出力されたローレベルのオン/オフ信号Iがラッチ22におけるリセット端子32等に入力され、ラッチ22は、その出力としての保護信号Hをハイレベルからローレベルに切り換え、ローレベルを保持する。
【0064】
以下、オフ用スイッチ制御回路21の具体例として3つの構成を説明する。
【0065】
図3は、オフ用スイッチ制御回路21の第1の構成例を概略的に示すブロック図である。
【0066】
この第1の構成例は、制御ロジック回路33と、電源回路35とを有する。
【0067】
電源回路35は、基準電圧源Vs、インピーダンスR11〜R13、スイッチSW11〜SW13、電源バッファ段34及び接地電位端子GND3〜GND5を有する。
【0068】
電源回路35において、基準電圧源VsにインピーダンスR11〜R13が直列に接続されている。
【0069】
インピーダンスR13の一端とインピーダンスR12の一端との接続点と、接地電位端子GND3との間にはスイッチSW11が接続されている。
【0070】
また、インピーダンスR13の他端と接地電位端子GND4との間にはスイッチSW12が接続されている。
【0071】
また、インピーダンスR12とインピーダンスR11との接続点と、接地電位端子GND5との間にはスイッチSW13が接続され、当該接続点には、スイッチSW13と並列に電源バッファ段34が接続されている。電源バッファ段34の出力は上述のNMOSトランジスタ29のゲートに接続されている。
【0072】
スイッチSW11〜SW13のオン/オフを制御する制御ロジック回路33がスイッチSW11〜SW13に接続されている。
【0073】
制御ロジック回路33には、上述のオン/オフ信号I、保護信号H及びゲート電圧監視信号Fが入力される。制御ロジック回路33は、入力されたこれらの信号に基づき、スイッチSW11〜SW13のオン/オフを制御することで、4通りのレベル0〜3のオフ用ゲート電圧Kを生成する。
【0074】
より詳しくは、スイッチSW11、SW12がオフで、スイッチSW13がオンの場合は、レベル0(ローレベル)のオフ用ゲート電圧Kが生成される。
【0075】
スイッチSW11がオンで、スイッチSW12、SW13がオフの場合は、レベル1のオフ用ゲート電圧Kが生成される。
【0076】
スイッチSW11、SW13がオフで、スイッチSW12がオンの場合は、レベル2のオフ用ゲート電圧Kが生成される。
【0077】
スイッチSW11〜SW13の全てがオフの場合は、レベル3(ハイレベル)のオフ用ゲート電圧Kが生成される。
【0078】
以上のように、基準電圧源Vsによる電圧をスイッチSW11〜SW13とインピーダンスR11〜R13とを用いて適正に分圧することで、レベル0〜3のオフ用ゲート電圧Kを生成できる。
【0079】
図4は、オフ用スイッチ制御回路21の第2の構成例を概略的に示すブロック図である。
【0080】
この第2の構成例は、制御ロジック回路38と、電源回路40と、バッファ段41と、接地電位端子GND8とを有する。
【0081】
電源回路40において、基準電圧源VsにインピーダンスR21〜R23が直列に接続されている。
【0082】
インピーダンスR22の一端とインピーダンスR23の一端との接続点と、接地電位端子GND6との間には、スイッチSW21が接続されている。
【0083】
また、インピーダンスR23の他端と接地電位端子GND7との間にはスイッチSW22が接続されている。
【0084】
また、インピーダンスR22とインピーダンスR21との接続点には、電源バッファ段39が接続されている。電源バッファ段39の出力電圧は、バッファ段41へその動作電圧として供給される。
【0085】
スイッチSW21、SW22のオン/オフを制御する制御ロジック回路38がスイッチSW21、SW22に接続されている。
【0086】
制御ロジック回路38には、上述のオン/オフ信号I、保護信号H及びゲート電圧監視信号Fが入力される。制御ロジック回路33は、これらの信号に基づき、スイッチSW21、SW23のオン/オフを制御することで、バッファ段41へ3通りの動作電圧を供給する。一方、制御ロジック回路38は、これらの信号に基づき、ハイレベル又はローレベルの信号を生成し、生成した信号をバッファ段41の入力に供給する。
【0087】
図5は、バッファ段41の構成を詳細に示すブロック図である。
【0088】
バッファ段41は、直列に接続された2つのインバータIN1、IN2を有する。すなわち、バッファ段41はロジック回路として構成される。
【0089】
制御ロジック回路38の出力が、インバータIN1におけるPMOSトランジスタ42及びNMOSトランジスタ43のゲートに共通に接続されている。PMOSトランジスタ42のドレインとNMOSトランジスタ43のドレインとが接続され、PMOSトランジスタ42のソースが電源バッファ段39の出力に接続され、NMOSトランジスタ43のソースが接地電位端子GND8aに接続されている。
【0090】
インバータIN1の出力が、インバータIN2におけるPMOSトランジスタ44及びNMOSトランジスタ45のゲートに共通に接続されている。PMOSトランジスタ44のドレインとNMOSトランジスタ45のドレインとが接続され、PMOSトランジスタ44のソースが電源バッファ段39の出力に接続され、NMOSトランジスタ45のソースが接地電位端子GND8bに接続されている。
【0091】
インバータIN2の出力が、NMOSトランジスタ29のゲートに接続される。
【0092】
図4におけるスイッチSW21、SW22がオフの場合、電源バッファ39から、3段階の電源電圧のうち最も高い電源電圧が出力されて、バッファ段41に供給される。この状態において、制御ロジック回路38からバッファ段41にハイレベルが入力されると、レベル3(ハイレベル)のオフ用ゲート電圧Kがバッファ段41から出力される。一方、上記状態において、制御ロジック回路38からバッファ段41にローレベルが入力されると、レベル0(ローレベル)のオフ用ゲート電圧Kがバッファ段41から出力される。
【0093】
スイッチSW21がオフで、スイッチSW22がオンの場合、電源バッファ39から、3段階の電源電圧のうち2番目に高い電源電圧が出力されて、バッファ段41に供給される。この状態において、制御ロジック回路38からバッファ段41にハイレベルが入力されると、レベル2のオフ用ゲート電圧Kがバッファ段41から出力される。
【0094】
スイッチSW21がオンで、スイッチS22がオフの場合、電源バッファ39から、3段階の電源電圧のうち最も低い電源電圧が出力されて、バッファ段41に供給される。この状態において、制御ロジック回路38からバッファ段41にハイレベルが入力されると、レベル1のオフ用ゲート電圧がバッファ段41から出力される。
【0095】
以上のように、NMOSトランジスタ29のゲートにバッファ段41(ロジック回路)を接続し、ロジック回路41へ供給する動作電圧レベルと、ロジック回路41への入力信号(オン又はオフ)とを制御することで、レベル0〜3のオフ用ゲート電圧Kを生成できる。
【0096】
図6は、オフ用スイッチ制御回路21の第3の構成例を示すブロック図である。
【0097】
上述したオフ用スイッチング素子25におけるNMOSトランジスタ29との間でカレントミラー回路53を構成するNMOSトランジスタ52が設けられている。NMOSトランジスタ52のソース側は接地電位端子GND9に接続され、ゲートはドレインと、NMOSトランジスタ29のゲートとに接続されている。
【0098】
NMOSトランジスタ52のドレインには、第1の電流源CS1〜第3の電流源CS3が並列に接続されている。説明を簡単にするため、これら第1の電流源CS1〜第3の電流源CS3の構成は全て同じであるとする。第1の電流源CS1〜第3の電流源CSはスイッチSW31〜SW33を介して各々の電源電圧端子に接続されている。
【0099】
スイッチSW31〜SW33のオン/オフを制御する制御ロジック回路51が、スイッチSW31〜SW33に接続されている。
【0100】
制御ロジック回路51には、オン/オフ信号I、保護信号H及びゲート電圧監視信号Fが入力され、制御ロジック回路51は、これらの信号に基づき、スイッチSW31〜SW33のオン/オフを制御する。制御ロジック回路51は、スイッチSW31〜SW33のオン/オフを制御することで、4通りの大きさの電流を生成して、生成した電流をNMOSトランジスタ52に供給する。
【0101】
より詳細には、スイッチSW31〜SW33の全てがオンの場合、4通りの大きさの電流のうち、最も大きな電流が生成されて、NMOSトランジスタ52を流れる。この電流に対応したNMOSトランジスタ52のゲート電圧が、レベル3(ハイレベル)のオフ用ゲート電圧K(ハイレベル)としてNMOSトランジスタ29のゲートに入力される。
【0102】
スイッチSW31、SW32がオンで、スイッチSW33がオフの場合、4通りの大きさの電流のうち、2番目に大きい電流が生成されて、NMOSトランジスタ52を流れる。この電流に対応するNMOSトランジスタ52のゲート電圧が、レベル2のオフ用ゲート電圧KとしてNMOSトランジスタ29のゲートに入力される。
【0103】
スイッチSW31がオンで、スイッチSW32、SW33がオフの場合、4通りの大きさの電流のうち、3番目に大きい電流が生成されて、NMOSトランジスタ52を流れる。この電流に対応するNMOSトランジスタ52のゲート電圧が、レベル1のオフ用ゲート電圧KとしてNMOSトランジスタ29のゲートに入力される。
【0104】
スイッチSW31〜SW33の全てのオフの場合、4通りの大きさの電流のうち、最も小さい電流が生成される。つまり、大きさ0の電流が生成される。この結果、NMOSトランジスタ52のゲート電圧はローレベル(レベル0)となり、このローレベルがオフ用ゲート電圧KとしてNMOSトランジスタ29のゲートに入力される。
【0105】
図6において、3つの電流源が示されるが、本実施の形態においては、4通りの大きさの電流を生成できればよく、従って、電流源の数は3つに限定されない。
【0106】
以上のように、NMOSトランジスタ29との間でカレントミラーを構成するNMOSトランジスタ52を設け、互いに並列接続された複数の電流源のオン/オフを制御してNMOSトランジスタ52への入力電流を生成することで、レベル0〜3のオフ用ゲート電圧Kを生成できる。
【0107】
以上のように、本実施の形態によれば、出力ゲート電圧制御回路、ゲート電圧監視回路及び過電流検出回路の出力信号に基づき、オフ用スイッチング素子のインピーダンスを制御するようにしたため、チップサイズを小さく抑えつつ、スイッチング素子の破壊を防止する機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズを低減する機能を同時に実現できる。
【0108】
ところで、上述した本実施の形態では、過電流の検出は、図1に示したように、IGBT12のエミッタに直列に接続されたインピーダンスR1の一端の電圧を検出することで行ったが、この他、以下のようにしてもよい。
【0109】
例えば、半導体モジュールの他の構成例を示す図7のように、出力端子13及びIGBT11のエミッタ間にインピーダンスR41を接続し、このインピーダンスR41の両端間の電圧を過電流検出回路61が検出することにより過電流の検出を行ってもよい。過電流検出回路61はローサイドゲート駆動回路62に含まれても良い。
【0110】
また、半導体モジュールのさらに他の構成例を示す図8のように、IGBT111のエミッタと、IGBT111のセンス端子との間にセンス抵抗R42を接続し、このセンス抵抗R42の両端間の電圧を過電流検出回路63が検出することにより過電流の検出を行ってもよい。より詳細には次の通りである。図中の点線部分Hは、図9に示す構成として、すなわち、メインIGBT111aと、センスIGBT111bとセンス抵抗R42との直列接続とが、並列接続されたものとして表現できる。メインIGBT111aの電流が増加するとセンス抵抗R42に流れる電流も増加し、センス抵抗R42間の電圧が増加する。よって、図8の過電流検出回路63は、この電圧が基準を上回った場合は、過電流が発生していると判断できる。過電流検出回路63はローサイドゲート駆動回路64に含まれても良い。
【0111】
また、半導体モジュールのさらに他の構成例を示す図9のように、IGBT121のエミッタと、IGBT121のセンス端子との間にセンス抵抗R43を設け、このセンス抵抗R43の両端間の電圧を、過電流検出回路66が検出することにより過電流の検出を行ってもよい。過電流検出回路66はローサイドゲート駆動回路67に含まれても良い。
【0112】
以上に説明した本実施の形態では、ローサイドのゲート駆動回路について説明したが、ハイサイドのゲート駆動回路も同様にして構成できる。なお、本実施の形態をハイサイドのゲート駆動回路に適用する場合はレベルシフト回路の配置等、設計上の変更を加えることが必要なのは当業者であれば当然に理解される。
【0113】
また、本実施の形態では、駆動素子としてIGBTを例として説明したが、本発明は、例えば互いに直列に接続されてハーフブリッジ構成をなす2つのNMOSトランジスタの各ゲート駆動回路としても実施可能である。
【0114】
また、本実施の形態ではオン用スイッチング素子24及びオフ用スイッチング素子25を構成するトランジスタとしてMOSトランジスタを用いたがバイポーラトランジスタを用いることもできる。この場合は、PMOSトランジスタ28の代わりにPNPバイポーラトランジスタを、NMOSトランジスタ29の代わりにNPNバイポーラトランジスタを用いれば良い。
【0115】
また、本発明は、ハーフブリッジ構成の他、プッシュプル構成をなす素子のうち、ローサイド側における素子のゲート駆動回路としても実施可能である。以下これについて説明する。
【0116】
図10は、プッシュプル構成におけるローサイド側の素子のゲート駆動回路として本発明を実施した例を示す回路図である。
【0117】
ハイサイドにおけるPMOSトランジスタ55と、ローサイドにおけるNPMOSトランジスタ56とが直列に接続されている。PMOSトランジスタ55のソース側は電源電圧端子に接続され、ドレイン側はNMOSトランジスタ56のドレインに接続されている。NMOSトランジスタのソース側はインピーダンスR31を介して接地電位端子に接続されている。PMOSトランジスタ55とNMOSトランジスタ56との接続点には図1と同様にモータ等の負荷57が接続される。NMOSトランジスタ56のゲートには本発明の一実施形態としてのゲート駆動回路58が接続されている。符号59はハイサイド側のゲート駆動回路の出力端子である。
【0118】
以上からも理解されるように本発明は、プッシュプル構成をなすローサイド側の素子のゲート駆動回路としても実施でき、この場合も、前述した図1の構成により得られる効果と同等の効果を得ることができる。
【図面の簡単な説明】
【0119】
【図1】本発明の実施の形態としてのゲート駆動回路を含む半導体モジュールの構成を示すブロック図である。
【図2】図1のゲート駆動回路の動作を説明するためのタイミングチャートである。
【図3】オフ用スイッチ制御回路の第1の構成例を概略的に示すブロック図である。
【図4】オフ用スイッチ制御回路21の第2の構成例を概略的に示すブロック図である。
【図5】第2の構成例におけるバッファの構成を示すブロック図である。
【図6】オフ用スイッチ制御回路21の第3の構成例を概略的に示すブロック図である。
【図7】半導体モジュールの他の構成例を示すブロック図である。
【図8】半導体モジュールの他の構成例を示すブロック図である。
【図9】図8における点線部分に示される回路の等価回路図である。
【図10】半導体モジュールの他の構成例を示すブロック図である。
【図11】プッシュプル構成におけるローサイド側の素子のゲート駆動回路として本発明を実施した例を示す回路図である。
【符号の説明】
【0120】
10:ゲート駆動回路
11、12:スイッチング素子
13、15、16:出力端子
14:負荷
17:保護回路
18:入力端子
19:出力ゲート電圧制御回路
20:オン用スイッチ制御回路
21:オフ用スイッチ制御回路
22:ラッチ
23:バッファ段
24:オン用スイッチング素子
25:オフ用スイッチング素子
26:ゲート電圧監視回路
28:PMOSトランジスタ
29:NMOSトランジスタ
30:過電流検出回路
31:セット端子
32:リセット端子
【技術分野】
【0001】
本発明は、IGBT等のスイッチング素子を駆動するゲート駆動回路に関する。
【背景技術】
【0002】
インバータ等に用いられるスイッチング素子を駆動するため、外部の制御システムから入力されるオン/オフ信号に基づいて上記スイッチング素子を駆動する駆動回路が用いられる。
【0003】
一般に、このような駆動回路には、負荷短絡などの事故によりスイッチング素子に過大な電流が流れてスイッチング素子が破壊されることを防ぐため、過電流発生時にスイッチング素子を遮断してスイッチング素子や負荷回路を保護する手段が設けられている。しかし、過電流発生時において、通常の方法でスイッチング素子を遮断すると、大きなdi/dtが生じ、配線などの持つインダクタンスLによりLdi/dtのサージ電圧が発生し、スイッチング素子の耐圧を超えて素子が破壊されることがある。そこで、負荷短絡などの過電流時に、大きなdi/dtに基づくサージ電圧により素子が破壊されることを防ぐ機能が望まれる。
【0004】
また、スイッチング素子をオフにするためのオフ動作時やスイッチング素子のオフ状態時においては、スイッチング素子(例えばIGBT)におけるコレクタ−ゲート間容量等に蓄積される電荷によってゲート電圧が上昇し、スイッチング素子が誤オンする恐れがある。そこで、このような誤オンを防止するための機能も駆動回路には要求される。
【0005】
また、スイッチング素子をオフ等にする際には、スイッチング素子のゲート電圧の変化が大きいとスイッチングノイズの問題が発生する。このようなスイッチングノイズの問題を低減するため、オフ時においてゲート電圧を緩やかに低下させる機能も駆動回路には要求される。
【0006】
上述したサージ電圧によるスイッチング素子の破壊を防ぐ機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズの問題を低減する機能を同時に駆動回路に備えさせることが望まれるが、これらの機能を全て駆動回路に備えさせると、チップサイズが増大し、コストアップとなる問題があった。
【特許文献1】特開2000−295838公報
【特許文献2】特開平08−18423号公報
【特許文献3】特開2004−48959号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、チップサイズを小さく抑えつつも、スイッチング素子の破壊を防ぐ機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズの問題を低減する機能を同時に備えたゲート駆動回路を提供する。
【課題を解決するための手段】
【0008】
本発明の一態様としてのゲート駆動回路は、電源端子に一端が接続された第1のスイッチング素子と、前記第1のスイッチング素子の他端に一端が接続され、他端が基準電位端子に接続された第2のスイッチング素子と、前記第1のスイッチング素子と前記第2のスイッチング素子との接続点における電圧に相関する電圧を出力ゲート電圧として駆動スイッチング素子に供給するゲート電圧出力端子と、前記出力ゲート電圧を監視し、前記出力ゲート電圧が前記駆動スイッチング素子の閾値電圧よりも大きいか否かを示す電圧監視信号を生成する出力ゲート電圧監視回路と、前記駆動スイッチング素子の素子電流を監視し、前記駆動スイッチング素子に過電流が流れている否かを示す過電流監視信号を生成する過電流検出回路と、前記駆動スイッチング素子のオン/オフを指示するオン/オフ信号、前記電圧監視信号及び前記過電流監視信号に基づき、前記第2のスイッチング素子のインピーダンスを制御する制御電圧を生成し、前記第2のスイッチング素子に前記制御電圧を供給する、スイッチング素子制御回路と、を備える。
【発明の効果】
【0009】
本発明により、チップサイズを小さく抑えつつも、スイッチング素子の破壊を防ぐ機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズの問題を低減する機能を同時に実現できる。
【発明を実施するための最良の形態】
【0010】
図1は、本発明の実施の形態としてのゲート駆動回路を含む半導体モジュールの構成を示すブロック図である。
【0011】
電源電圧端子VC1と接地電位端子GND1との間に、スイッチング素子11、12が直列に接続されている。スイッチング素子11、12は例えばIGBTである。IGBT11、12はハーフブリッジ構成を有する。IGBT11のコレクタが電源電圧端子VC1に接続され、IGBT11のエミッタが、IGBT12のコレクタに接続されている。IGBT12のエミッタは、抵抗等のインピーダンス回路R1の一端に接続され、インピーダンス回路R1の他端は接地電位端子GND1に接続されている。
【0012】
IGBT11、12の接続点には、出力端子13が接続され、出力端子13にはモータ等の負荷14が接続される。
【0013】
IGBT11のゲートにはハイサイドのゲート駆動回路(図示せず)が接続され、IGBT12のゲートにはローサイドのゲート駆動回路10が接続される。より詳細には、ハイサイドのゲート駆動回路はその出力端子15においてIGBT11のゲートと接続される。また、ローサイドのゲート駆動回路10はその出力端子16において、IGBT12のゲートと接続される。
【0014】
これらのゲート駆動回路がそれぞれIGBT11、12のオン/オフを制御することで、IGBT11、12間における出力端子13の電圧が変化し、出力端子13に接続された負荷14が駆動される。
【0015】
以下、ローサイドのゲート駆動回路10について詳細に説明する。
【0016】
ゲート駆動回路10における入力端子18には、図示されない外部の制御システムからIGBT12のオン/オフを指示するオン/オフ入力信号Aが入力される。オンを指示するオン/オフ入力信号Aはハイレベルであり、オフを指示するオン/オフ入力信号Aはローレベルである。
【0017】
入力端子18に入力されたオン/オフ入力信号Aは、出力ゲート電圧制御回路19に入力される。出力ゲート電圧制御回路19は、入力端子18から入力されたオン/オフ入力信号Aを、例えばそのまま、オン/オフ信号Iとして出力する。
【0018】
出力ゲート電圧制御回路19には、ゲート駆動回路10に供給される電圧の減少や駆動回路10の過熱等に起因する回路破壊を防ぐ保護回路17が接続されている。保護回路17は、上述の電圧の減少や過熱等の回路異常を検知した場合は、動作停止信号を出力ゲート電圧制御回路19に出力する。出力ゲート電圧制御回路19は、保護回路17から動作停止信号が入力された場合は、入力端子18からのオン/オフ入力信号Aの内容に拘わらず、オン/オフ信号Iとして、オフ信号(ローレベル)を出力する。
【0019】
出力ゲート電圧制御回路19から出力されたオン/オフ信号Iは、オン用スイッチ制御回路20、オフ用スイッチ制御回路21及びラッチ22のリセット端子32に入力される。
【0020】
オン用スイッチ制御回路20は、出力ゲート電圧制御回路19から入力されたオン/オフ信号Iを反転して出力する。即ち、ハイレベルが入力された場合はローレベルを出力し、ローレベルが入力された場合はハイレベルを出力する。但し、オン用スイッチ制御回路20は、後述するラッチ22からのハイレベルの保護信号Hが入力された場合は、オン/オフ信号Iの内容に拘わらず、ハイレベルを出力する。オン用スイッチ制御回路20から出力された信号は、バッファ段23を介して、オン用ゲート電圧Jとしてオン用スイッチング素子24におけるPMOSトランジスタ28のゲートに供給される。
【0021】
オフ用スイッチ制御回路21は、出力ゲート電圧制御回路19から入力されたオン/オフ信号Iに基づいて、オフ用ゲート電圧Kを生成して、オフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに供給する。より詳細には、オフ用スイッチ制御回路21は、入力されたオン/オフ信号I、後述するゲート電圧監視回路26から入力されるゲート電圧監視信号F及びラッチ22から入力される保護信号Hに応じて、4段階(レベル0〜レベル3)の電圧のいずれかをオフ用ゲート電圧Kとして生成する。レベル0がローレベル、レベル3がハイレベル、レベル1,2は、ローレベルとハイレベルとの間に位置する中間電圧で、レベル0、1、2、3の順序で電圧が高くなる。これら4段階のレベルの電圧がNMOSトランジスタ29のゲートに選択的に入力されることで、NMOSトランジスタ29のインピーダンスが制御される。つまり、NMOSトランジスタ29はインピーダンス可変素子として機能し、オフ用スイッチ制御回路21は、インピーダンス制御回路として機能する。レベル0のオフ用ゲート電圧Kによって設定されるインピーダンスが最も高く、レベル3のオフ用ゲート電圧Kによって設定されるインピーダンスが最も低く、レベル0、1、2、3の順序で、NMOSトランジスタ29に設定されるインピーダンスが低くなる。
【0022】
オン用スイッチング素子24とオフ用スイッチング素子25とは、電源電圧端子VC2と接地電位端子GND2との間に直列に接続されている。
【0023】
オン用スイッチング素子24は、互いに直列に接続されたPMOSトランジスタ28とインピーダンス回路R2とを有する。インピーダンス回路R2は例えば抵抗である。PMOSトランジスタ28のソース側は電源電圧端子VC2に接続され、ドレイン側はインピーダンス回路R2の一端に接続されている。
【0024】
オフ用スイッチング素子24は、NMOSトランジスタ29を有する。NMOSトランジスタ29におけるソース側は接地電位端子GND2に接続され、ドレイン側は、オン用スイッチング素子24におけるインピーダンス回路R2の他端に接続されている。
【0025】
オン用スイッチング素子24及びオフ用スイッチング素子25のオン/オフ等が制御されることで、IGBT12のオン/オフが制御される。
【0026】
より詳しくは、スイッチング素子24がオンし、スイッチング素子25がオフ(レベル0)する場合は、インピーダンス回路R2とNMOSトランジスタ29との接続点にハイレベルの出力ゲート電圧Bが生成される。生成された出力ゲート電圧Bは、出力端子16から出力されて、IGBT12のゲートに入力され、IGBT12はオンする。
【0027】
一方、オン用スイッチング素子24がオフし、オフ用スイッチング素子25がオン(レベル3)する場合は、当該接続点にローレベルの出力ゲート電圧Bが生成される。但し、後に詳しく述べるように、オフ用スイッチング素子25は、レベル1又は2を経て、レベル3(オン)になるように制御される。生成されたローレベルの出力ゲート電圧Bが出力端子16を介してIGBT12のゲートに入力され、IGBT12はオフする。
【0028】
IGBT11のエミッタ及びIGBT12のコレクタに接続された出力端子13における出力電圧は、IGBT11、12のオン/オフによって決定され、負荷14に与えられる。
【0029】
オン用スイッチング素子24及びオフ用スイッチング素子25の接続点には、出力ゲート電圧Bを監視し、当該監視に基づいて、出力ゲート電圧BがIGBT12の閾値より大きいか否かを検出するゲート電圧監視回路26が接続される。ゲート電圧監視回路26は、当該接続点から出力ゲート電圧Bが入力され、入力された出力ゲート電圧BがIGBT12の閾値より大きいか否かを検出し、検出結果をゲート電圧監視信号Fとして出力する。
【0030】
より詳細には、ゲート電圧監視回路26は、出力ゲート電圧Bが閾値より大きい場合はローレベルの信号を、閾値以下である場合はハイレベルの信号を、ゲート電圧監視信号Fとして出力する。出力されたゲート電圧監視信号Fはオフ用スイッチ制御回路21に入力される。即ち、ゲート電圧監視回路26の出力はオフ用スイッチ制御回路21の入力に接続されている。
【0031】
IGBT12のエミッタと、インピーダンス回路R1との接続点には、IGBT12の過電流を検出するための過電流検出回路30が接続されている。本実施の形態において、過電流検出回路30は、例えばコンパレータである。過電流検出回路30は、IGBT12のエミッタとインピーダンス回路R1との接続点における電圧と、所定の過電流検出基準電圧Vrefとを入力し、これらの電圧を比較することによって、IGBT12において過電流が流れているか否かを検出する。過電流検出回路30は、検出結果を、過電流監視信号Gとして出力する。
【0032】
より詳細には、過電流検出回路30は、IGBT12に過電流が流れていることを検出した場合は、ハイレベルの信号を、過電流が流れていないことを検出した場合は、ローレベルの信号を、過電流監視信号Gとして出力する。過電流検出回路30から出力された過電流監視信号Gは、ラッチ22におけるセット端子31に入力される。
【0033】
ラッチ22は、過電流を示すハイレベルの過電流監視信号Gが入力された場合は、ハイレベルの保護信号H(保護開始信号)を出力し、その出力を保持する。ラッチ22は、この状態において、リセット端子32に出力ゲート電圧制御回路19からオフ信号(ローレベルのオン/オフ信号)が入力された場合は、出力をハイレベルからローレベルの信号(保護解除信号)に切り換える。この後、ラッチ22は、過電流検出回路30からハイレベルの過電流監視信号Gが入力されるまでローレベルの保護信号Hを保持する。ラッチ22から出力された保護信号Hは、オン用スイッチ制御回路20及びオフ用スイッチ制御回路21に入力される。即ち、ラッチ22の出力は、オン用スイッチ制御回路20及びオフ用スイッチ制御回路21の入力に接続されている。
【0034】
図2は、図1に示すゲート駆動回路10の動作例を説明するタイミングチャートである。
【0035】
より詳細には、図2は、
A:外部オン/オフ入力信号
B:出力ゲート電圧
C:IGBT12のコレクタ−エミッタ間を流れる素子電流Ice
D:IGBT12のコレクタ−エミッタ間における素子電圧Vce
E:IGBT12のエミッタ−ゲート間に形成される寄生容量Cgcを介してオフ用スイッチング素子25へ流れる寄生電流
F:ゲート電圧監視信号
G:過電流監視信号
H:保護信号
I:オン/オフ信号
J:オン用ゲート電圧
K:オフ用ゲート電圧
の経時変化を示す。
【0036】
(1)IGBT12のオン動作
時刻t1において、外部の制御システムから入力端子18を介して、出力ゲート電圧制御回路19に、ハイレベルの外部オン/オフ入力信号Aが入力される。出力ゲート電圧制御回路19は、入力されたハイレベルの外部オン/オフ入力信号Aに基づき、ハイレベルのオン/オフ信号Iを出力する。出力ゲート電圧制御回路19から出力されたハイレベルのオン/オフ信号Iは、オン用スイッチ制御回路20、オフ用スイッチ制御回路21、及びラッチ22のリセット端子32に入力される。
【0037】
オン用スイッチ制御回路20は、出力ゲート電圧制御回路19から入力されたハイレベルのオン/オフ信号Iをローレベルに反転して出力する。出力されたローレベルの信号は、バッファ段23を介して、オン用ゲート電圧Jとして、オン用スイッチング素子24におけるPMOSトランジスタ28のゲートに入力される。この結果、PMOSトランジスタ28はオンする。
【0038】
一方、オフ用スイッチ制御回路21は、出力ゲート電圧制御回路19から入力されたハイレベルのオン/オフ信号Iに基づいてローレベル(レベル0)の電圧(第2の制御電圧)をオフ用ゲート電圧Kとして生成する。生成されたローレベルのオフ用ゲート電圧Kはオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。この結果、NMOSトランジスタ29はオフする。
【0039】
以上のようにオン用スイッチング素子24がオンし、オフ用スイッチング素子25がオフすると(4段階のインピーダンスのうち最も高いインピーダンス(第2のインピーダンス)に設定される)、抵抗R2の作用によって、時刻t1を始点として、出力ゲート電圧Bが緩やかに上昇する。上昇した出力ゲート電圧Bは、時刻t2において一定レベルになる。
【0040】
なお、ラッチ22には、そのリセット端子32において、上述のようにハイレベルのオン/オフ信号Iが入力され、ローレベルの保護信号Hをその出力として維持する。
【0041】
(2−1)IGBT12のオフ動作(出力ゲート電圧BがIGBT12の閾値まで低下する前まで)
時刻t3において、入力端子18を介して、外部の制御システムから、出力ゲート電圧制御回路19に、ローレベルの外部オン/オフ入力信号Aが入力される。出力ゲート電圧制御回路19は、入力されたローレベルの外部オン/オフ入力信号Aに基づき、ローレベルのオン/オフ信号Iを出力する。出力ゲート電圧制御回路19から出力されたローレベルのオン/オフ信号Iは、オン用スイッチ制御回路20、オフ用スイッチ制御回路21及びラッチ22のリセット端子32に入力される。
【0042】
オン用スイッチ制御回路20は、出力ゲート電圧制御回路19から入力されたローレベルのオン/オフ信号Iをハイレベルに反転して出力する。出力されたハイレベルの信号は、バッファ段23を介して、オン用ゲート電圧Jとして、オン用スイッチング素子24におけるPMOSトランジスタ28のゲートに入力される。これにより、オン用スイッチング素子24はオフにされる。
【0043】
一方、オフ用スイッチ制御回路21は、出力ゲート電圧制御回路19から入力されたローレベルのオン/オフ信号Iに基づいて、レベル0〜3のうちレベル2のゲート電圧(第3の制御電圧)を、オフ用ゲート電圧Kとして生成する。つまり、オフ用スイッチ制御回路21は、ローレベルの保護信号H(過電流無し)及びローレベルのゲート電圧監視信号F(ゲート電圧が閾値より大)の場合にローレベルのオン/オフ信号Iが入力された場合は、レベル2の電圧を生成する。生成されたレベル2のゲート電圧はオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。これにより、NMOSトランジスタ29のインピーダンスは、上述した4段階のインピーダンスのうち最も低いレベルから2番目のもの(第3のインピーダンス)に設定される。
【0044】
この結果、出力ゲート電圧Bは、時刻t3においてローレベルの外部オン/オフ入力信号Aが入力された後、低ノイズ、低損失及び高伝達効率を保って適正に減少する。
【0045】
即ち、NMOSトランジスタ29のインピーダンスが低すぎると、出力ゲート電圧Bが急激に減少するため大きなノイズが発生し、また損失が大きくなる。一方、NMOSトランジスタ29のインピーダンスが高すぎると、ローレベルの外部オン/オフ入力信号Aが入力されてからIGBT12がオフになるまでの時間が長くなり、伝達特性が悪くなる。この点、本実施の形態では、NMOSトランジスタ29のインピーダンスが適正な値に制御されるため、ノイズ低減、損失低減及び伝達時間短縮を図ることができる。
【0046】
(2−2)IGBT12のオフ動作(IGBT12のゲート電圧が閾値以下になった後)
時刻t3から出力ゲート電圧Bが徐々に低下し、時刻t4において出力ゲート電圧BはIGBT12の閾値になる。出力ゲート電圧BがIGBT12の閾値以下になると、ゲート電圧監視回路26が、出力ゲート電圧Bが閾値以下であることを示すハイレベルのゲート電圧監視信号Fを出力し、このハイレベルのゲート電圧監視信号Fがオフ用スイッチ制御回路21に入力される。オフ用スイッチ制御回路21は、ハイレベルのゲート電圧監視信号Fが入力されると、その出力電圧をレベル2の電圧(第3の制御電圧)からレベル3(ハイレベル)の電圧(第1の制御電圧)へ切り換える。即ち、オフ用スイッチ制御回路21はレベル3(ハイレベル)のオフ用ゲート電圧Kを生成する。
【0047】
オフ用スイッチ制御回路21によって生成されたレベル3(ハイレベル)のオフ用ゲート電圧Kがオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。これにより、NMOSトランジスタ29のインピーダンスは、上述した4段階のインピーダンスのうち最も低いレベル(第1のインピーダンス)に設定される(NMOSトランジスタ29がオンする)。この結果、出力ゲート電圧Bは、IGBT12の閾値に達する前まで(時刻t3〜t4)よりも、急速に低下する。即ち、時刻t4〜t5における出力ゲート電圧Bの傾きの大きさX1は、時刻t3〜t4における出力ゲート電圧の傾きの大きさX2よりも大きい。このようにして急速に低下した出力ゲート電圧Bは、時刻t5においてローレベルになる。
【0048】
以上のように、出力ゲート電圧Bが閾値まで低下した時点で、NMOSトランジスタ29のインピーダンスを最も低いレベルに設定することで、仮にオフ時に出力端子13における電位が上昇するなどして、寄生L及び寄生容量Cgcを介して寄生電流Eが流れたとしても、ゲート電位の上昇は十分低く抑えられるため(閾値より低く抑えられるため)、IGBT12の誤オンは可及的に低減される。図2における時刻t11〜t12は、例えば時刻t4〜t5に相当する期間(出力ゲート電圧Bが閾値以下になった期間)において、寄生電流Eが発生したものの、出力ゲート電圧Bの上昇が閾値より低く抑えられた場合を示す。
【0049】
(3)過電流の検出に基づくIGBT12のオフ動作
まず時刻t6において通常のオン動作が開始される。
【0050】
即ち、ハイレベルの外部オン/オフ入力信号Aが入力端子18を介して出力ゲート電圧制御回路19に入力され、このハイレベルの外部オン/オフ入力信号Aに基づきハイレベルのオン/オフ信号Iが出力ゲート電圧制御回路19から出力される。このハイレベルのオン/オフ信号Iがオン用スイッチ制御回路20に入力され、このハイレベルのオン/オフ信号Iに基づきオン用スイッチ制御回路20からローレベルの信号が出力される。このローレベルの信号がバッファ段23を介してオン用スイッチング素子24におけるPMOSトランジスタ28のゲートに、ローレベルのオン用ゲート電圧J(オン信号)として入力される。
【0051】
一方、ゲート電圧制御回路19から出力されたハイレベルの外部オン/オフ入力信号Aはオフ用スイッチ制御回路21に入力され、このハイレベルの外部オン/オフ入力信号Aに基づきローレベル(0レベル)のオフ用ゲート電圧K(オフ信号)がオフ用スイッチ制御回路21から出力される。このローレベル(0レベル)のオフ用ゲート電圧Kはオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。
【0052】
以上によりオン用スイッチング素子24がオンし、オフ用スイッチング素子25がオフする。この結果、抵抗R2の作用によって、時刻t6を始点として、出力ゲート電圧Bが緩やかに上昇する。上昇した出力ゲート電圧Bは、時刻t7において一定レベルになる。
【0053】
ここで、時刻t7の後、ハイサイドのIGBT11がオンしあるいは出力端子13が上昇する等の異常が発生して、IGBT12に、貫通電流等の過電流が流れるとする(時刻t7〜t8における素子電流Cを参照)。
【0054】
IGBT12に過電流が流れたことが時刻t8において過電流検出回路30によって検出され、過電流検出回路30からハイレベルの過過電流監視信号Gが出力される。
【0055】
過電流検出回路30から出力されたハイレベルの過電流監視信号Gがラッチ22のセット端子31に入力され、ラッチ22からハイレベルの保護信号Hが出力される。
【0056】
ラッチ22から出力されたハイレベルの保護信号Hが、オン用スイッチ制御回路20及びオフ用スイッチ制御回路21に入力される。
【0057】
オン用スイッチ制御回路20は、ハイレベルの保護信号Hが入力されると、ハイレベルのオン/オフ信号Iの入力に拘わらず、ハイレベルの信号(オフ信号)を出力する。このハイレベルの信号(オフ信号)がバッファ段23を介してオン用ゲート電圧Jとしてオン用スイッチング素子24におけるPMOSトランジスタ28のゲートに入力され、この結果、オン用スイッチング素子24はオフになる。
【0058】
一方、オフ用スイッチ制御回路21は、ラッチ22からハイレベルの保護信号Hが入力されると、その出力電圧をレベル0からレベル1の電圧(第4の制御電圧)へ切り換える。即ち、オフ用スイッチ制御回路21はレベル1のオフ用ゲート電圧Kを生成する。
【0059】
オフ用スイッチ制御回路21によって生成されたレベル1のオフ用ゲート電圧Kがオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力される。この結果、NMOSトランジスタ29のインピーダンスは、上述した4段階のインピーダンスのうち最も低いレベルから3番目のもの(第4のインピーダンス)に設定される。
【0060】
以上のようにオン用スイッチング素子24がオフにされ、NMOSトランジスタ29のインピーダンスが最も低いレベルから3番目のものに設定されたことで、時刻t8において過電流が検出された以降、IGBT12における素子電流Cは緩やかに減少する。即ち、di/dtの値Y1は小さく抑えられ、この結果、di/dtに起因してIGBT12において発生するサージ電圧Vsgは可及的に低く抑えられる(時刻t8〜t9における素子電圧Dを参照)。
【0061】
即ち、図1に示すように、IGBT11、12の接続点と、IGBT12のコレクタとの間には寄生のインダクタンスLが存在する。例えば過電流のように通常のオン時よりも電流が大きい状態でオフ用スイッチング素子25をオン(インピーダンスが最も低い)すると、電流の変化di/dtが大きくなるため、インダクタンスLの作用によりIGBT12に大きなサージ電圧が発生する。しかし、本実施の形態では、NMOSトランジスタ29のインピーダンスを適正な値(最も低いレベルから3番目のもの)に設定するため、素子電流Cの変化を緩やかにでき、この結果、サージ電圧は可及的に小さくされ、IGBTの破壊は防止される。サージ電圧の低減の観点からはNMOSトランジスタ29のインピーダンスを上記値より大きくすることが好ましいけれども、インピーダンスが大きすぎると、例えば出力ゲート電圧Bの低下が遅くなりすぎ、伝達特性が悪くなる問題が生じ得る。そこで、本実施の形態では、サージ電圧の低減及び出力ゲート電圧Bの低下遅延防止のため、NMOSトランジスタ29のインピーダンスを、最も低いレベルから3番目のものとしている。
【0062】
次に、時刻t9において出力ゲート電圧Bが閾値以下になると、ゲート電圧監視回路26からハイレベルのゲート電圧監視信号Fが出力されて、このハイレベルのゲート電圧監視信号Fがオフ用スイッチ制御回路21に入力される。オフ用スイッチ制御回路21は、ハイレベルのゲート電圧監視信号Fが入力されると、その出力電圧をレベル1からレベル3の電圧(第1の制御電圧)に切り換える。即ち、オフ用スイッチ制御回路21は、レベル3のオフ用ゲート電圧Kを生成する。レベル3のオフ用ゲート電圧Kがオフ用スイッチ制御回路21からオフ用スイッチング素子25におけるNMOSトランジスタ29のゲートに入力され、これによりNMOSトランジスタ29はオンになる。即ち、NMOSトランジスタ29は上述した4段階のインピーダンスのうち最も低いレベルのもの(第1のインピーダンス)に設定される。この結果、出力ゲート電圧Bは急速に低下する。
【0063】
この後、時刻t10において、ローレベルの外部オン/オフ入力信号Aが外部の制御システムから入力端子18を介して出力ゲート電圧制御回路19に入力され、このローレベルの外部オン/オフ入力信号Aに基づき出力ゲート電圧制御回路19からローレベルのオン/オフ信号Iが出力される。出力ゲート電圧制御回路19から出力されたローレベルのオン/オフ信号Iがラッチ22におけるリセット端子32等に入力され、ラッチ22は、その出力としての保護信号Hをハイレベルからローレベルに切り換え、ローレベルを保持する。
【0064】
以下、オフ用スイッチ制御回路21の具体例として3つの構成を説明する。
【0065】
図3は、オフ用スイッチ制御回路21の第1の構成例を概略的に示すブロック図である。
【0066】
この第1の構成例は、制御ロジック回路33と、電源回路35とを有する。
【0067】
電源回路35は、基準電圧源Vs、インピーダンスR11〜R13、スイッチSW11〜SW13、電源バッファ段34及び接地電位端子GND3〜GND5を有する。
【0068】
電源回路35において、基準電圧源VsにインピーダンスR11〜R13が直列に接続されている。
【0069】
インピーダンスR13の一端とインピーダンスR12の一端との接続点と、接地電位端子GND3との間にはスイッチSW11が接続されている。
【0070】
また、インピーダンスR13の他端と接地電位端子GND4との間にはスイッチSW12が接続されている。
【0071】
また、インピーダンスR12とインピーダンスR11との接続点と、接地電位端子GND5との間にはスイッチSW13が接続され、当該接続点には、スイッチSW13と並列に電源バッファ段34が接続されている。電源バッファ段34の出力は上述のNMOSトランジスタ29のゲートに接続されている。
【0072】
スイッチSW11〜SW13のオン/オフを制御する制御ロジック回路33がスイッチSW11〜SW13に接続されている。
【0073】
制御ロジック回路33には、上述のオン/オフ信号I、保護信号H及びゲート電圧監視信号Fが入力される。制御ロジック回路33は、入力されたこれらの信号に基づき、スイッチSW11〜SW13のオン/オフを制御することで、4通りのレベル0〜3のオフ用ゲート電圧Kを生成する。
【0074】
より詳しくは、スイッチSW11、SW12がオフで、スイッチSW13がオンの場合は、レベル0(ローレベル)のオフ用ゲート電圧Kが生成される。
【0075】
スイッチSW11がオンで、スイッチSW12、SW13がオフの場合は、レベル1のオフ用ゲート電圧Kが生成される。
【0076】
スイッチSW11、SW13がオフで、スイッチSW12がオンの場合は、レベル2のオフ用ゲート電圧Kが生成される。
【0077】
スイッチSW11〜SW13の全てがオフの場合は、レベル3(ハイレベル)のオフ用ゲート電圧Kが生成される。
【0078】
以上のように、基準電圧源Vsによる電圧をスイッチSW11〜SW13とインピーダンスR11〜R13とを用いて適正に分圧することで、レベル0〜3のオフ用ゲート電圧Kを生成できる。
【0079】
図4は、オフ用スイッチ制御回路21の第2の構成例を概略的に示すブロック図である。
【0080】
この第2の構成例は、制御ロジック回路38と、電源回路40と、バッファ段41と、接地電位端子GND8とを有する。
【0081】
電源回路40において、基準電圧源VsにインピーダンスR21〜R23が直列に接続されている。
【0082】
インピーダンスR22の一端とインピーダンスR23の一端との接続点と、接地電位端子GND6との間には、スイッチSW21が接続されている。
【0083】
また、インピーダンスR23の他端と接地電位端子GND7との間にはスイッチSW22が接続されている。
【0084】
また、インピーダンスR22とインピーダンスR21との接続点には、電源バッファ段39が接続されている。電源バッファ段39の出力電圧は、バッファ段41へその動作電圧として供給される。
【0085】
スイッチSW21、SW22のオン/オフを制御する制御ロジック回路38がスイッチSW21、SW22に接続されている。
【0086】
制御ロジック回路38には、上述のオン/オフ信号I、保護信号H及びゲート電圧監視信号Fが入力される。制御ロジック回路33は、これらの信号に基づき、スイッチSW21、SW23のオン/オフを制御することで、バッファ段41へ3通りの動作電圧を供給する。一方、制御ロジック回路38は、これらの信号に基づき、ハイレベル又はローレベルの信号を生成し、生成した信号をバッファ段41の入力に供給する。
【0087】
図5は、バッファ段41の構成を詳細に示すブロック図である。
【0088】
バッファ段41は、直列に接続された2つのインバータIN1、IN2を有する。すなわち、バッファ段41はロジック回路として構成される。
【0089】
制御ロジック回路38の出力が、インバータIN1におけるPMOSトランジスタ42及びNMOSトランジスタ43のゲートに共通に接続されている。PMOSトランジスタ42のドレインとNMOSトランジスタ43のドレインとが接続され、PMOSトランジスタ42のソースが電源バッファ段39の出力に接続され、NMOSトランジスタ43のソースが接地電位端子GND8aに接続されている。
【0090】
インバータIN1の出力が、インバータIN2におけるPMOSトランジスタ44及びNMOSトランジスタ45のゲートに共通に接続されている。PMOSトランジスタ44のドレインとNMOSトランジスタ45のドレインとが接続され、PMOSトランジスタ44のソースが電源バッファ段39の出力に接続され、NMOSトランジスタ45のソースが接地電位端子GND8bに接続されている。
【0091】
インバータIN2の出力が、NMOSトランジスタ29のゲートに接続される。
【0092】
図4におけるスイッチSW21、SW22がオフの場合、電源バッファ39から、3段階の電源電圧のうち最も高い電源電圧が出力されて、バッファ段41に供給される。この状態において、制御ロジック回路38からバッファ段41にハイレベルが入力されると、レベル3(ハイレベル)のオフ用ゲート電圧Kがバッファ段41から出力される。一方、上記状態において、制御ロジック回路38からバッファ段41にローレベルが入力されると、レベル0(ローレベル)のオフ用ゲート電圧Kがバッファ段41から出力される。
【0093】
スイッチSW21がオフで、スイッチSW22がオンの場合、電源バッファ39から、3段階の電源電圧のうち2番目に高い電源電圧が出力されて、バッファ段41に供給される。この状態において、制御ロジック回路38からバッファ段41にハイレベルが入力されると、レベル2のオフ用ゲート電圧Kがバッファ段41から出力される。
【0094】
スイッチSW21がオンで、スイッチS22がオフの場合、電源バッファ39から、3段階の電源電圧のうち最も低い電源電圧が出力されて、バッファ段41に供給される。この状態において、制御ロジック回路38からバッファ段41にハイレベルが入力されると、レベル1のオフ用ゲート電圧がバッファ段41から出力される。
【0095】
以上のように、NMOSトランジスタ29のゲートにバッファ段41(ロジック回路)を接続し、ロジック回路41へ供給する動作電圧レベルと、ロジック回路41への入力信号(オン又はオフ)とを制御することで、レベル0〜3のオフ用ゲート電圧Kを生成できる。
【0096】
図6は、オフ用スイッチ制御回路21の第3の構成例を示すブロック図である。
【0097】
上述したオフ用スイッチング素子25におけるNMOSトランジスタ29との間でカレントミラー回路53を構成するNMOSトランジスタ52が設けられている。NMOSトランジスタ52のソース側は接地電位端子GND9に接続され、ゲートはドレインと、NMOSトランジスタ29のゲートとに接続されている。
【0098】
NMOSトランジスタ52のドレインには、第1の電流源CS1〜第3の電流源CS3が並列に接続されている。説明を簡単にするため、これら第1の電流源CS1〜第3の電流源CS3の構成は全て同じであるとする。第1の電流源CS1〜第3の電流源CSはスイッチSW31〜SW33を介して各々の電源電圧端子に接続されている。
【0099】
スイッチSW31〜SW33のオン/オフを制御する制御ロジック回路51が、スイッチSW31〜SW33に接続されている。
【0100】
制御ロジック回路51には、オン/オフ信号I、保護信号H及びゲート電圧監視信号Fが入力され、制御ロジック回路51は、これらの信号に基づき、スイッチSW31〜SW33のオン/オフを制御する。制御ロジック回路51は、スイッチSW31〜SW33のオン/オフを制御することで、4通りの大きさの電流を生成して、生成した電流をNMOSトランジスタ52に供給する。
【0101】
より詳細には、スイッチSW31〜SW33の全てがオンの場合、4通りの大きさの電流のうち、最も大きな電流が生成されて、NMOSトランジスタ52を流れる。この電流に対応したNMOSトランジスタ52のゲート電圧が、レベル3(ハイレベル)のオフ用ゲート電圧K(ハイレベル)としてNMOSトランジスタ29のゲートに入力される。
【0102】
スイッチSW31、SW32がオンで、スイッチSW33がオフの場合、4通りの大きさの電流のうち、2番目に大きい電流が生成されて、NMOSトランジスタ52を流れる。この電流に対応するNMOSトランジスタ52のゲート電圧が、レベル2のオフ用ゲート電圧KとしてNMOSトランジスタ29のゲートに入力される。
【0103】
スイッチSW31がオンで、スイッチSW32、SW33がオフの場合、4通りの大きさの電流のうち、3番目に大きい電流が生成されて、NMOSトランジスタ52を流れる。この電流に対応するNMOSトランジスタ52のゲート電圧が、レベル1のオフ用ゲート電圧KとしてNMOSトランジスタ29のゲートに入力される。
【0104】
スイッチSW31〜SW33の全てのオフの場合、4通りの大きさの電流のうち、最も小さい電流が生成される。つまり、大きさ0の電流が生成される。この結果、NMOSトランジスタ52のゲート電圧はローレベル(レベル0)となり、このローレベルがオフ用ゲート電圧KとしてNMOSトランジスタ29のゲートに入力される。
【0105】
図6において、3つの電流源が示されるが、本実施の形態においては、4通りの大きさの電流を生成できればよく、従って、電流源の数は3つに限定されない。
【0106】
以上のように、NMOSトランジスタ29との間でカレントミラーを構成するNMOSトランジスタ52を設け、互いに並列接続された複数の電流源のオン/オフを制御してNMOSトランジスタ52への入力電流を生成することで、レベル0〜3のオフ用ゲート電圧Kを生成できる。
【0107】
以上のように、本実施の形態によれば、出力ゲート電圧制御回路、ゲート電圧監視回路及び過電流検出回路の出力信号に基づき、オフ用スイッチング素子のインピーダンスを制御するようにしたため、チップサイズを小さく抑えつつ、スイッチング素子の破壊を防止する機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズを低減する機能を同時に実現できる。
【0108】
ところで、上述した本実施の形態では、過電流の検出は、図1に示したように、IGBT12のエミッタに直列に接続されたインピーダンスR1の一端の電圧を検出することで行ったが、この他、以下のようにしてもよい。
【0109】
例えば、半導体モジュールの他の構成例を示す図7のように、出力端子13及びIGBT11のエミッタ間にインピーダンスR41を接続し、このインピーダンスR41の両端間の電圧を過電流検出回路61が検出することにより過電流の検出を行ってもよい。過電流検出回路61はローサイドゲート駆動回路62に含まれても良い。
【0110】
また、半導体モジュールのさらに他の構成例を示す図8のように、IGBT111のエミッタと、IGBT111のセンス端子との間にセンス抵抗R42を接続し、このセンス抵抗R42の両端間の電圧を過電流検出回路63が検出することにより過電流の検出を行ってもよい。より詳細には次の通りである。図中の点線部分Hは、図9に示す構成として、すなわち、メインIGBT111aと、センスIGBT111bとセンス抵抗R42との直列接続とが、並列接続されたものとして表現できる。メインIGBT111aの電流が増加するとセンス抵抗R42に流れる電流も増加し、センス抵抗R42間の電圧が増加する。よって、図8の過電流検出回路63は、この電圧が基準を上回った場合は、過電流が発生していると判断できる。過電流検出回路63はローサイドゲート駆動回路64に含まれても良い。
【0111】
また、半導体モジュールのさらに他の構成例を示す図9のように、IGBT121のエミッタと、IGBT121のセンス端子との間にセンス抵抗R43を設け、このセンス抵抗R43の両端間の電圧を、過電流検出回路66が検出することにより過電流の検出を行ってもよい。過電流検出回路66はローサイドゲート駆動回路67に含まれても良い。
【0112】
以上に説明した本実施の形態では、ローサイドのゲート駆動回路について説明したが、ハイサイドのゲート駆動回路も同様にして構成できる。なお、本実施の形態をハイサイドのゲート駆動回路に適用する場合はレベルシフト回路の配置等、設計上の変更を加えることが必要なのは当業者であれば当然に理解される。
【0113】
また、本実施の形態では、駆動素子としてIGBTを例として説明したが、本発明は、例えば互いに直列に接続されてハーフブリッジ構成をなす2つのNMOSトランジスタの各ゲート駆動回路としても実施可能である。
【0114】
また、本実施の形態ではオン用スイッチング素子24及びオフ用スイッチング素子25を構成するトランジスタとしてMOSトランジスタを用いたがバイポーラトランジスタを用いることもできる。この場合は、PMOSトランジスタ28の代わりにPNPバイポーラトランジスタを、NMOSトランジスタ29の代わりにNPNバイポーラトランジスタを用いれば良い。
【0115】
また、本発明は、ハーフブリッジ構成の他、プッシュプル構成をなす素子のうち、ローサイド側における素子のゲート駆動回路としても実施可能である。以下これについて説明する。
【0116】
図10は、プッシュプル構成におけるローサイド側の素子のゲート駆動回路として本発明を実施した例を示す回路図である。
【0117】
ハイサイドにおけるPMOSトランジスタ55と、ローサイドにおけるNPMOSトランジスタ56とが直列に接続されている。PMOSトランジスタ55のソース側は電源電圧端子に接続され、ドレイン側はNMOSトランジスタ56のドレインに接続されている。NMOSトランジスタのソース側はインピーダンスR31を介して接地電位端子に接続されている。PMOSトランジスタ55とNMOSトランジスタ56との接続点には図1と同様にモータ等の負荷57が接続される。NMOSトランジスタ56のゲートには本発明の一実施形態としてのゲート駆動回路58が接続されている。符号59はハイサイド側のゲート駆動回路の出力端子である。
【0118】
以上からも理解されるように本発明は、プッシュプル構成をなすローサイド側の素子のゲート駆動回路としても実施でき、この場合も、前述した図1の構成により得られる効果と同等の効果を得ることができる。
【図面の簡単な説明】
【0119】
【図1】本発明の実施の形態としてのゲート駆動回路を含む半導体モジュールの構成を示すブロック図である。
【図2】図1のゲート駆動回路の動作を説明するためのタイミングチャートである。
【図3】オフ用スイッチ制御回路の第1の構成例を概略的に示すブロック図である。
【図4】オフ用スイッチ制御回路21の第2の構成例を概略的に示すブロック図である。
【図5】第2の構成例におけるバッファの構成を示すブロック図である。
【図6】オフ用スイッチ制御回路21の第3の構成例を概略的に示すブロック図である。
【図7】半導体モジュールの他の構成例を示すブロック図である。
【図8】半導体モジュールの他の構成例を示すブロック図である。
【図9】図8における点線部分に示される回路の等価回路図である。
【図10】半導体モジュールの他の構成例を示すブロック図である。
【図11】プッシュプル構成におけるローサイド側の素子のゲート駆動回路として本発明を実施した例を示す回路図である。
【符号の説明】
【0120】
10:ゲート駆動回路
11、12:スイッチング素子
13、15、16:出力端子
14:負荷
17:保護回路
18:入力端子
19:出力ゲート電圧制御回路
20:オン用スイッチ制御回路
21:オフ用スイッチ制御回路
22:ラッチ
23:バッファ段
24:オン用スイッチング素子
25:オフ用スイッチング素子
26:ゲート電圧監視回路
28:PMOSトランジスタ
29:NMOSトランジスタ
30:過電流検出回路
31:セット端子
32:リセット端子
【特許請求の範囲】
【請求項1】
電源端子に一端が接続された第1のスイッチング素子と、
前記第1のスイッチング素子の他端に一端が接続され、他端が基準電位端子に接続された第2のスイッチング素子と、
前記第1のスイッチング素子と前記第2のスイッチング素子との接続点における電圧に相関する電圧を出力ゲート電圧として駆動スイッチング素子に供給するゲート電圧出力端子と、
前記出力ゲート電圧を監視し、前記出力ゲート電圧が前記駆動スイッチング素子の閾値電圧よりも大きいか否かを示す電圧監視信号を生成する出力ゲート電圧監視回路と、
前記駆動スイッチング素子の素子電流を監視し、前記駆動スイッチング素子に過電流が流れている否かを示す過電流監視信号を生成する過電流検出回路と、
前記駆動スイッチング素子のオン/オフを指示するオン/オフ信号、前記電圧監視信号及び前記過電流監視信号に基づき、前記第2のスイッチング素子のインピーダンスを制御する制御電圧を生成し、前記第2のスイッチング素子に前記制御電圧を供給する、スイッチング素子制御回路と、
を備えたゲート駆動回路。
【請求項2】
前記スイッチング素子制御回路は、
前記オン/オフ信号がオフを示し且つ前記過電流監視信号が前記過電流が流れていないことを示し且つ前記電圧監視信号が前記出力ゲート電圧が前記閾値以下であることを示す場合は、前記第2のスイッチング素子をオン状態に対応する第1のインピーダンスに設定する第1の制御電圧を前記第2のスイッチング素子に供給し、
前記オン/オフ信号がオンを示す場合は、前記第2のスイッチング素子をオフ状態に対応する第2のインピーダンスに設定する第2の制御電圧を前記第2のスイッチング素子に供給し、
オンからオフへ前記オン/オフ信号が遷移した場合は、前記第2のスイッチング素子を、前記第1のインピーダンスよりも高く前記第2のインピーダンスよりも低い第3のインピーダンスに設定する第3の制御電圧を前記第2のスイッチング素子に供給する
ことを特徴とする請求項1に記載のゲート駆動回路。
【請求項3】
前記スイッチング素子制御回路は、
前記第3の制御電圧を供給している間に、前記電圧監視信号が、前記出力ゲート電圧が前記閾値より大きいことから前記閾値以下であることを示すものに遷移した場合は、前記第2のスイッチング素子に供給する制御電圧を、前記第3の制御電圧から前記第1の制御電圧に切り換える、
ことを特徴とする請求項2に記載のゲート駆動回路。
【請求項4】
前記スイッチング素子制御回路は、
前記第2の制御電圧を供給している間に、前記過電流が流れていないことから前記過電流が流れていることを示すものに前記過電流監視信号が遷移した場合は、前記第2のスイッチング素子に供給する制御電圧を、前記第2の制御電圧から、前記第1のインピーダンスよりも高く前記第2のインピーダンスよりも低い第4のインピーダンスに前記第2のスイッチング素子を設定する第4の制御電圧に切り換える
ことを特徴とする請求項2又は請求項3に記載のゲート駆動回路。
【請求項5】
前記スイッチング素子制御回路は、
前記第4の制御電圧を供給している間に、前記電圧監視信号が、前記出力ゲート電圧が前記閾値より大きいことから前記閾値以下であることを示すものに遷移した場合は、前記第2のスイッチング素子に供給する制御電圧を、前記第4の制御電圧から前記第1の制御電圧に切り換える
ことを特徴とする請求項4に記載のゲート駆動回路。
【請求項1】
電源端子に一端が接続された第1のスイッチング素子と、
前記第1のスイッチング素子の他端に一端が接続され、他端が基準電位端子に接続された第2のスイッチング素子と、
前記第1のスイッチング素子と前記第2のスイッチング素子との接続点における電圧に相関する電圧を出力ゲート電圧として駆動スイッチング素子に供給するゲート電圧出力端子と、
前記出力ゲート電圧を監視し、前記出力ゲート電圧が前記駆動スイッチング素子の閾値電圧よりも大きいか否かを示す電圧監視信号を生成する出力ゲート電圧監視回路と、
前記駆動スイッチング素子の素子電流を監視し、前記駆動スイッチング素子に過電流が流れている否かを示す過電流監視信号を生成する過電流検出回路と、
前記駆動スイッチング素子のオン/オフを指示するオン/オフ信号、前記電圧監視信号及び前記過電流監視信号に基づき、前記第2のスイッチング素子のインピーダンスを制御する制御電圧を生成し、前記第2のスイッチング素子に前記制御電圧を供給する、スイッチング素子制御回路と、
を備えたゲート駆動回路。
【請求項2】
前記スイッチング素子制御回路は、
前記オン/オフ信号がオフを示し且つ前記過電流監視信号が前記過電流が流れていないことを示し且つ前記電圧監視信号が前記出力ゲート電圧が前記閾値以下であることを示す場合は、前記第2のスイッチング素子をオン状態に対応する第1のインピーダンスに設定する第1の制御電圧を前記第2のスイッチング素子に供給し、
前記オン/オフ信号がオンを示す場合は、前記第2のスイッチング素子をオフ状態に対応する第2のインピーダンスに設定する第2の制御電圧を前記第2のスイッチング素子に供給し、
オンからオフへ前記オン/オフ信号が遷移した場合は、前記第2のスイッチング素子を、前記第1のインピーダンスよりも高く前記第2のインピーダンスよりも低い第3のインピーダンスに設定する第3の制御電圧を前記第2のスイッチング素子に供給する
ことを特徴とする請求項1に記載のゲート駆動回路。
【請求項3】
前記スイッチング素子制御回路は、
前記第3の制御電圧を供給している間に、前記電圧監視信号が、前記出力ゲート電圧が前記閾値より大きいことから前記閾値以下であることを示すものに遷移した場合は、前記第2のスイッチング素子に供給する制御電圧を、前記第3の制御電圧から前記第1の制御電圧に切り換える、
ことを特徴とする請求項2に記載のゲート駆動回路。
【請求項4】
前記スイッチング素子制御回路は、
前記第2の制御電圧を供給している間に、前記過電流が流れていないことから前記過電流が流れていることを示すものに前記過電流監視信号が遷移した場合は、前記第2のスイッチング素子に供給する制御電圧を、前記第2の制御電圧から、前記第1のインピーダンスよりも高く前記第2のインピーダンスよりも低い第4のインピーダンスに前記第2のスイッチング素子を設定する第4の制御電圧に切り換える
ことを特徴とする請求項2又は請求項3に記載のゲート駆動回路。
【請求項5】
前記スイッチング素子制御回路は、
前記第4の制御電圧を供給している間に、前記電圧監視信号が、前記出力ゲート電圧が前記閾値より大きいことから前記閾値以下であることを示すものに遷移した場合は、前記第2のスイッチング素子に供給する制御電圧を、前記第4の制御電圧から前記第1の制御電圧に切り換える
ことを特徴とする請求項4に記載のゲート駆動回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2006−229454(P2006−229454A)
【公開日】平成18年8月31日(2006.8.31)
【国際特許分類】
【出願番号】特願2005−39320(P2005−39320)
【出願日】平成17年2月16日(2005.2.16)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年8月31日(2006.8.31)
【国際特許分類】
【出願日】平成17年2月16日(2005.2.16)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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