サンプルホールド回路、ドライバ、電気光学装置、及び電子機器
【課題】回路の大規模化を抑えながら適正な位相補償を実現する。
【解決手段】演算増幅器ＯＰ１と、サンプルホールド回路の入力ノードＮＩと、接続ノードＮＳとの間に設けられたサンプリング用スイッチ素子ＳＳと、接続ノードと、演算増幅器の第１の入力端子のノードであるサミングノードＮＥＧとの間に設けられたサンプリング用キャパシタＣＳと、演算増幅器の出力端子とサミングノードとの間に設けられた帰還用スイッチ素子ＳＦと、接続ノードと、演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子ＳＡと、サンプリング用キャパシタのサミングノード側の端子ＮＣと演算増幅器の出力端子との間に設けられた位相補償用抵抗素子ＲＰと、を含む。
【解決手段】演算増幅器ＯＰ１と、サンプルホールド回路の入力ノードＮＩと、接続ノードＮＳとの間に設けられたサンプリング用スイッチ素子ＳＳと、接続ノードと、演算増幅器の第１の入力端子のノードであるサミングノードＮＥＧとの間に設けられたサンプリング用キャパシタＣＳと、演算増幅器の出力端子とサミングノードとの間に設けられた帰還用スイッチ素子ＳＦと、接続ノードと、演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子ＳＡと、サンプリング用キャパシタのサミングノード側の端子ＮＣと演算増幅器の出力端子との間に設けられた位相補償用抵抗素子ＲＰと、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプルホールド回路、ドライバ、電気光学装置、及び電子機器等に関する。
【背景技術】
【０００２】
従来より、携帯電話機、テレビ、プロジェクタ（投写型表示装置）などの電子機器に用いられる電気光学パネルでは、アナログの入力信号をサンプリングしてホールドするサンプルホールド回路が使用されている。このサンプルホールド回路では、演算増幅器の出力端子と入力端子（例えば反転入力端子）との間に設けられた帰還用スイッチ素子を、サンプリング期間においてオンにし、入力信号の電圧に対応する電荷をサンプリング用キャパシタに蓄積する。そして、ホールド期間において、帰還用スイッチ素子をオフにし、サンプリング用キャパシタに蓄積された電荷に対応する電圧を演算増幅器の出力端子に出力する。
【０００３】
サンプルホールド回路の従来例として、複数の動作状態を有するサンプルホールド回路等において用いられる演算増幅回路において、それぞれの動作状態において安定して高速に動作できるサンプルホールド回路が特許文献１に開示されている。当該サンプルホールド回路は、スイッチ手段を介して、演算増幅器の出力端子に負荷としてインピーダンス回路を接続し、複数の動作状態を有する演算増幅回路の個々の動作状態に応じて、適宜スイッチ手段の開閉を制御することにより、演算増幅回路の個々の動作状態ごとに最適な負荷が演算増幅器の出力端子に接続される構成となっている。
【特許文献１】特開２００２−３０９５０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のサンプルホールド回路では、演算増幅器の出力端子に負荷として接続されるインピーダンス回路として位相補償用のキャパシタを接続しているが、これは回路の大面積化を招いてしまうという問題があった。
【０００５】
本発明に係る幾つかの態様によれば、回路の大規模化を抑えながら適正な位相補償を実現できるサンプルホールド回路、ドライバ、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００６】
本発明は、演算増幅器と、サンプルホールド回路の入力ノードと、接続ノードとの間に設けられたサンプリング用スイッチ素子と、前記接続ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられたサンプリング用キャパシタと、前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子と、前記サンプリング用キャパシタの前記サミングノード側の端子と前記演算増幅器の前記出力端子との間に設けられた位相補償用抵抗素子と、を含むことを特徴とするサンプルホールド回路に関係する。
【０００７】
本発明のサンプルホールド回路によれば、サンプリング期間中は、位相補償用抵抗素子とサンプリング用キャパシタにより位相補償が行われるので、演算増幅器の出力の発振が防止されるようになる。
【０００８】
また、本発明では、前記サミングノードと第１の電源との間に設けられる補助キャパシタを含むこととしてもよい。
【０００９】
このようにすれば、サミングノードの電位変動を安定化させることができる。
【００１０】
このとき、本発明では、前記位相補償用抵抗素子は、前記サンプリング用キャパシタの前記サミングノード側の端子と前記サミングノードとの間に設けられることとしてもよい。
【００１１】
このようにすれば、位相補償用抵抗素子とサンプリング用キャパシタにより位相補償が行われるので、演算増幅器の出力の発振が防止されるようになる。
【００１２】
また、本発明では、前記サンプリング用キャパシタの前記サミングノード側端子と第１の電源との間に設けられる補助キャパシタを含むこととしてもよい。
【００１３】
このようにすれば、サミングノードの電位変動を安定化させることができる。
【００１４】
また、本発明では、前記演算増幅器の出力端子とサンプルホールド回路の出力ノードとの間に設けられ、その抵抗値が可変に設定される可変抵抗回路を含むこととしてもよい。
【００１５】
このようにすれば、サンプルホールド回路のホールド期間における演算増幅器の発振を防止することができる。
【００１６】
また、本発明では、前記サンプルホールド回路は電気光学パネルを駆動するドライバに設けられ、前記可変抵抗回路は、前記サンプルホールド回路が駆動する前記電気光学パネルのデータ線の容量に応じて、前記抵抗値が可変に設定されることとしてもよい。
【００１７】
このようにすれば、様々なサイズの電気光学パネルに応じて、可変抵抗回路の抵抗値を可変にすることで、演算増幅器の発振を防止できるようになる。
【００１８】
このとき、本発明では、前記可変抵抗回路は、前記サンプルホールド回路の前記出力ノードと前記演算増幅器の前記出力端子との間に設けられた複数のトランジスタを含み、前記複数のトランジスタのオン・オフを設定することで、前記抵抗値が可変に設定されることとしてもよい。
【００１９】
このようにすれば、電気光学パネルのサイズに応じて、各トランジスタのオン・オフを設定することによって、可変抵抗回路の抵抗値を可変にすることができるようになる。
【００２０】
このとき、本発明では、前記演算増幅器はＡＢ級の演算増幅器であることとしてもよい。
【００２１】
このようにすれば、ホールド期間における演算増幅器の出力をフルスイングさせることができる。
【００２２】
また、本発明では、第１の方向に直交する方向を第２の方向とした場合に、前記演算増幅器が設けられる演算増幅器領域と、前記サンプリング用スイッチ素子、前記帰還用スイッチ素子、及び前記フリップアラウンド用スイッチ素子が設けられるスイッチ素子領域と、前記サンプリング用キャパシタが設けられるキャパシタ領域とが、前記第２の方向に沿って配置されることとしてもよい。
【００２３】
このようにすれば、サンプルホールド回路の大規模化を抑制しながら、適正なサンプルホールド動作を実現できるようになる。
【００２４】
また、本発明では、前記スイッチ素子領域と前記演算増幅器領域との間に前記位相補償用抵抗素子が設けられていることとしてもよい。
【００２５】
このようにすれば、回路のコンパクト化を図りながら、位相補償用抵抗素子による演算増幅器の発振防止を実現できる。
【００２６】
また、本発明では、前記帰還用スイッチ素子は、前記サミングノードのラインであるサミングノードラインがそのドレインに電気的に接続される帰還用Ｐ型トランジスタと、前記サミングノードラインがそのドレインに電気的に接続される帰還用Ｎ型トランジスタを含み、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのドレインコンタクトと、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのソースコンタクトとの間の領域に、シールドパターンが形成されることとしてもよい。
【００２７】
このようにすれば、シールドパターンによってサミングノードのラインの保護をすることができる。
【００２８】
また、本発明は、上記のいずれかに記載のサンプルホールド回路を含み、電気光学パネルを駆動するドライバに関係する。
【００２９】
また、本発明は、上記に記載のドライバを含む電気光学装置に関係する。
【００３０】
また、本発明は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３２】
１．サンプルホールド回路
まず、本実施形態のサンプルホールド回路の構成について説明する。本実施形態のサンプルホールド回路は、電気光学パネルを駆動するドライバ等に設けられ、例えば、サンプリング期間において、入力信号のサンプリングを行い、ホールド期間において、サンプリングされた信号をホールドする回路である。このサンプルホールド回路としては、いわゆるフリップアラウンド型のサンプルホールド回路を用いることができる。ここでフリップアラウンド型のサンプルホールド回路は、例えば、サンプリング期間において、入力電圧（入力信号）に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。このフリップアラウンド型のサンプルホールド回路は、例えばデータ線駆動回路に含まれる階調生成アンプや駆動アンプなどに用いることができる。
【００３３】
図１（Ａ）、図１（Ｂ）を用いてフリップアラウンド型のサンプルホールド回路について更に詳細に説明する。
【００３４】
図１（Ａ）、図１（Ｂ）において、サンプルホールド回路は、演算増幅器ＯＰ１と、サンプリング用キャパシタＣＳを含む。サンプリング用キャパシタＣＳは、演算増幅器ＯＰ１の反転入力端子（広義には第１の入力端子）のノードであるサミングノードＮＥＧ（ネガティブノード、基準ノード）と、サンプルホールド回路の入力ノードＮＩとの間に設けられる。そして図１（Ａ）に示すようにキャパシタＣＳには、サンプリング期間において入力ノードＮＩの入力電圧ＶＩに応じた電荷が蓄積される。
【００３５】
なお図１（Ａ）に示すようにサンプリング期間では、演算増幅器ＯＰ１の出力がＯＰ１の反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰ１の非反転入力端子（広義には第２の入力端子）には、アナログ基準電源電圧であるＡＧＮＤが供給される。従って、演算増幅器ＯＰ１のイマジナリーショート機能により、キャパシタＣＳの一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＳには、入力電圧ＶＩに応じた電荷が蓄積されるようになる。
【００３６】
ここでＡＧＮＤは、演算増幅器ＯＰ１の高電位側電源電圧ＶＤＤと低電位側電源電圧ＶＳＳの間（中間）の電圧に設定（調整）される。具体的には、例えばＡＧＮＤ＝ＶＳＳ＋（ＶＤＤ＋ＶＳＳ）／ＭＬに設定される。そしてＶＳＳ＝０Ｖ、ＭＬ＝２とすると、ＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２になる。なお、係数ＭＬは必ずしもＭＬ＝２である必要はなく、表示特性等に応じて適宜調整することができ、少なくともＭＬ＞１であればよい。
【００３７】
また電源電圧ＶＤＤは、例えば演算増幅器ＯＰ１が有する高電位側のＰ型トランジスタのソースに供給される電圧であり、電源電圧ＶＳＳは、低電位側のＮ型トランジスタのソースに供給される電圧である。演算増幅器ＯＰ１は、これらのＶＤＤ、ＶＳＳを動作電源電圧として動作する。
【００３８】
図１（Ｂ）に示すようにホールド期間においては、サンプルホールド回路は、サンプリング期間においてサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱを、その出力ノードＮＱに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳの他端を、演算増幅器ＯＰ１の出力端子に接続するフリップアラウンド動作を行うことで、ＣＳに蓄積された電荷に応じた出力電圧ＶＱを出力する。
【００３９】
以上のようなフリップアラウンド型のサンプルホールド回路を用いれば、後に詳述するように、いわゆるオフセットフリーを実現できる。従って、例えば本実施形態のサンプルホールド回路をデータ線駆動回路に適用した場合には、データ線間での出力電圧のバラツキを最小限に抑えることができる。これにより、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、Ｄ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動が不要になるため、高速駆動や制御の簡素化を実現できる。
【００４０】
図２に本実施形態のサンプルホールド回路の詳細な構成例を示す。このサンプルホールド回路は、演算増幅器ＯＰ１と、サンプリング用スイッチ素子ＳＳと、サンプリング用キャパシタＣＳと、帰還用スイッチ素子ＳＦと、フリップアラウンド用スイッチ素子ＳＡと、位相補償用抵抗素子ＲＰと、補助キャパシタＣＡを含む。なお、これらの一部の構成要素（例えば補助キャパシタＣＡ）を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子ＳＳ、ＳＡ、ＳＦは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。
【００４１】
演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）には、アナログ基準電源電圧ＡＧＮＤが設定される。
【００４２】
サンプリング用スイッチ素子ＳＳは、サンプルホールド回路の入力ノードＮＩと、接続ノードＮＳとの間に設けられる。サンプリング用キャパシタＣＳは、接続ノードＮＳとサミングノードＮＥＧとの間に設けられる。帰還用スイッチ素子ＳＦは、演算増幅器ＯＰ１の出力端子のノードＮＱとサミングノードＮＥＧとの間に設けられる。フリップアラウンド用スイッチ素子ＳＡは、接続ノードＮＳと、演算増幅器ＯＰ１の出力端子のノードＮＱとの間に設けられる。
【００４３】
そしてサンプリング期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオンになると共に、フリップアラウンド用スイッチ素子ＳＡがオフになる。これにより、図１（Ａ）で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。
【００４４】
一方、ホールド期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオフになると共に、フリップアラウンド用スイッチ素子ＳＡがオンになる。これにより、図１（Ｂ）で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。
【００４５】
フリップアラウンド型のサンプルホールド回路では、サンプリング期間に帰還用スイッチＳＦがオンになり、演算増幅器ＯＰ１に負帰還がかかる。その際に、演算増幅器ＯＰ１の出力側に十分な容量と抵抗が付加されて所定の大きさの時定数ＣＲが確保されていれば、演算増幅器ＯＰ１は発振しないが、容量が十分に付加されていないと発振してしまうおそれがある。特に、サンプリング期間には、サンプルホールド回路の出力ノード側に有する出力スイッチ（可変抵抗回路７０、図８参照）がオフになり、サンプルホールド回路の出力電圧ＶＱが供給され容量素子として機能するＬＣＤパネル（電気光学パネル）に接続されない。このため、演算増幅器ＯＰ１の出力に付加される容量が足りない場合に、負帰還の演算増幅器ＯＰ１が発振してしまうおそれがある。
【００４６】
このように、演算増幅器ＯＰ１に負帰還がかかった際に、演算増幅器ＯＰ１が発振しないようにするために、本実施形態では、サンプリング用キャパシタＣＳのサミングノード側の端子ＮＣとサミングノードＮＥＧとの間に位相補償を行うための位相補償用抵抗素子ＲＰが設けられている。すなわち、サンプリング期間中に位相補償用抵抗素子ＲＰの抵抗値とサンプリング用キャパシタＣＳや補助キャパシタＣＡの容量値により決まる時定数ＣＲにより位相補償を行うことにより、演算増幅器ＯＰ１に負帰還がかかった際に、演算増幅器ＯＰ１の発振を防止できる。
【００４７】
なお、位相補償用抵抗素子ＲＰの設置場所は、サンプリング用キャパシタＣＳのサミングノード側の端子ＮＣとサミングノードＮＥＧとの間に限定されない。すなわち、位相補償用抵抗素子ＲＰは、サンプリング用キャパシタＣＳのサミングノード側の端子ＮＣと演算増幅器ＯＰ１の出力端子のノードＮＱとの間に設けられていればよく、例えば帰還用スイッチ素子ＳＦと演算増幅器ＯＰ１の出力端子のノードＮＱとの間に設けたり、帰還用スイッチ素子ＳＦとサミングノードＮＥＧとの間に設ける構成としてもよい。
【００４８】
また、サミングノードＮＥＧの電位変動を安定化させて、帰還用スイッチ素子ＳＦのチャージインジェクションの悪影響を軽減するために、本実施形態では、サミングノードＮＥＧとＶＳＳ（第１の電源）との間に補助キャパシタＣＡが設けられている。このように本実施形態では、位相補償用抵抗素子ＲＰとサンプリング用キャパシタＣＳ、補助キャパシタＣＡにより位相補償が行われて演算増幅器ＯＰ１の発振が防止される。即ち補助キャパシタＣＡに、チャージインジェクションの悪影響を軽減するための安定化用キャパシタの機能と、位相補償用のキャパシタの機能の両方を持たせている。
【００４９】
なお、演算増幅器ＯＰ１の出力を演算増幅器ＯＰ１の反転入力に帰還した場合には、出力と入力の位相差が１８０度になると発振してしまう。
【００５０】
このように、演算増幅器ＯＰ１に負帰還がかかった際に、演算増幅器ＯＰ１が発振しないようにするために、図３の比較例では、サンプリング時に演算増幅器ＯＰ１の出力にキャパシタＣＱを接続し、演算増幅器ＯＰ１の出力インピーダンスのＲとキャパシタの容量Ｃで決まる時定数ＣＲによって、位相補償を行っている。
【００５１】
しかしながら、このような余分なキャパシタＣＱを別途設けるのは、回路のレイアウト面積も大きくなり好ましくない。
【００５２】
このため、本実施形態では、元来フリップアラウンド型のサンプルホールド回路に含まれるサンプリング用キャパシタＣＳや、チャージインジェクションの悪影響の軽減用の補助キャパシタＣＡを有効利用して、サンプリング期間中の演算増幅器ＯＰ１の位相補償を行っている。
【００５３】
図４（Ａ）に本実施形態のサンプルホールド回路に含まれる演算増幅器の構成例を示す。本実施形態のサンプルホールド回路の演算増幅器については、演算増幅器の出力をフルスイングさせるために、ＡＢ級増幅動作が可能な増幅器により構成する。
【００５４】
本実施形態の演算増幅器ＯＰ１は、トランジスタＴＡ１〜ＴＡ５を含む差動部ＤＩＦ（差動段）とトランジスタＴＡ６〜ＴＡ１１を含む出力部ＱＱ（出力段）から構成される。
【００５５】
演算増幅器ＯＰ１の差動部ＤＩＦの高電位側には、バイアス電圧ＢＳ５がゲートに入力されて電流源として機能するＰ型のトランジスタＴＡ１が設けられている。また、差動部ＤＩＦには、演算増幅器ＯＰ１の一方の入力端子ＩＮ１がゲートに接続されるＰ型のトランジスタＴＡ２と、演算増幅器ＯＰ１の他方の入力端子ＩＮ２がゲートに接続されるＰ型のトランジスタＴＡ３が設けられている。一方、差動部ＤＩＦの低電位側には、カレントミラー回路を構成するＮ型のトランジスタＴＡ４、ＴＡ５が設けられ、トランジスタＴＡ４、ＴＡ５のゲートがノードＮＡ２に共通接続される。
【００５６】
演算増幅器ＯＰ１の出力部ＱＱには、バイアス電圧ＢＳ３がゲートに入力されて電流源として機能するＰ型のトランジスタＴＡ６が高電位側に設けられ、バイアス電圧ＢＳ４がゲートに入力されて電流源として機能するＮ型のトランジスタＴＡ９が低電位側に設けられる。また、トランジスタＴＡ６、ＴＡ９との間には、バイアス電圧ＢＳ１がゲートに入力されてノードＮＡ３、ＮＡ４間の電位差を一定にするための抵抗として機能するＰ型のトランジスタＴＡ７と、バイアス電圧ＢＳ２がゲートに入力されてノードＮＡ３、ＮＡ４間の電位差を一定にするための抵抗として機能するＮ型のトランジスタＴＡ８が設けられている。
【００５７】
そして、そのドレインが演算増幅器ＯＰ１の出力ノードＮＯＰＱに接続されるＰ型のトランジスタＴＡ１０のゲートには、トランジスタＴＡ６のドレインノードであるノードＮＡ３が接続される。また、そのドレインが演算増幅器ＯＰ１の出力ノードＮＯＰＱに接続されるＮ型トランジスタＴＡ１１のゲートには、トランジスタＴＡ９のドレインノードであるノードＮＡ４が接続される。
【００５８】
図４（Ｂ）に示すように、出力部ＱＱにバイアス電圧ＢＳ１を供給するバイアス電圧生成回路は、直列接続されたダイオード接続のＰ型のトランジスタＴＢ１、ＴＢ２と、電流源ＩＳＢを含み、トランジスタＴＢ２のドレインノードＮＢ１にバイアス電圧ＢＳ１を出力する。
【００５９】
図４（Ｃ）に示すように、出力部ＱＱにバイアス電圧ＢＳ２を供給するバイアス電圧生成回路は、電流源ＩＳＣと、直列接続されたダイオード接続のＮ型のトランジスタＴＣ１、ＴＣ２を含み、トランジスタＴＣ１のドレインノードＮＣ１にバイアス電圧ＢＳ２を出力する。
【００６０】
図４（Ｄ）に示すように、出力部ＱＱにバイアス電圧ＢＳ３、ＢＳ４を供給するバイアス電圧生成回路は、ダイオード接続されたＰ型のトランジスタＴＤ１と、ダイオード接続されたＮ型のトランジスタＴＤ４と、トランジスタＴＤ１、ＴＤ４の間に設けられ、そのゲートにバイアス電圧ＢＳ１、ＢＳ２が各々入力されるトランジスタＴＤ２、ＴＤ３を含む。そしてトランジスタＴＤ１のドレインノードＮＤ１にバイス電圧ＢＳ３を出力し、トランジスタＴＤ４のドレインノードＮＤ２にバイアス電圧ＢＳ４を出力する。
【００６１】
図４（Ａ）のＡＢ級の演算増幅器ＯＰ１では、出力段のＰ型及びＮ型トランジスタＴＡ１０、ＴＡ１１のゲート電圧を最適に制御することでＡＢ級動作を実現している。
【００６２】
また、一般的には、演算増幅器の発振を防止するためには、演算増幅器中に位相補償用のキャパシタを設けるが、本実施形態では、演算増幅器ＯＰ１は、このようなキャパシタを含まない構成となっている。このため、本実施形態のフリップアラウンド型のサンプルホールド回路では、サンプリング用キャパシタＣＳと、補助キャパシタＣＡが存在すると共に、サンプリング時に帰還用スイッチ素子ＳＦがオンになることに着目して、サンプリング期間中では、位相補償用抵抗素子ＲＰと、帰還用スイッチ素子ＳＦを介して接続されるサンプリング用キャパシタＣＳと補助用キャパシタＣＡとを用いて位相補償を実現している。
【００６３】
なお、演算増幅器ＯＰ１は図４（Ａ）の構成に限定されず、例えばサンプリング期間においてはＡ級動作を行い、ホールド期間においてはＡＢ級動作を行うような増幅器であってもよい。
【００６４】
２．帰還スイッチ素子のレイアウト配置
図５に、本実施形態のサンプルホールド回路のスイッチ素子の詳細な構成例を示す。図５に示すようにサンプリング用スイッチ素子ＳＳは、サンプリング用のＰ型のトランジスタＴＳＰとサンプリング用のＮ型のトランジスタＴＳＮとからなるトランスファーゲートにより構成される。フリップアラウンド用スイッチ素子ＳＡは、フリップアラウンド用のＰ型のトランジスタＴＡＰとフリップアラウンド用のＮ型のトランジスタＴＡＮとからなるトランスファーゲートにより構成される。帰還用スイッチ素子ＳＦは、帰還用のＰ型のトランジスタＴＦＰと帰還用のＮ型のトランジスタＴＦＮとからなるトランスファーゲートにより構成される。
【００６５】
図５に示すように、サンプリング用のＰ型トランジスタＴＳＰのゲート、Ｎ型トランジスタＴＳＮのゲートと、接続ノードＮＳとの間には、各々、寄生容量（ゲート・ドレイン間容量）ＣＰ１、ＣＰ２が存在する。またフリップアラウンド用のＰ型トランジスタＴＡＰのゲート、Ｎ型トランジスタＴＡＮのゲートと、接続ノードＮＳとの間には、各々、寄生容量ＣＰ３、ＣＰ４が存在する。また帰還用のＰ型トランジスタＴＦＰのゲート、Ｎ型トランジスタＴＦＮのゲートと、サミングノードＮＥＧとの間には、各々、寄生容量ＣＰ５、ＣＰ６が存在する。
【００６６】
例えば、サンプリング用のＰ型のトランジスタＴＳＰのゲートには、負論理のサンプリング用制御信号が入力され、Ｎ型のトランジスタＴＳＮのゲートには、正論理のサンプリング用制御信号が入力される。従って、ＣＰ１とＣＰ２の間に寄生容量値差ＣＰ１−ＣＰ２が存在すると、サンプリング用制御信号の電圧レベルが変化した時に、クロックフィードスルー等を原因として、蓄積電荷の誤差（アンバランス）が生じ、正しいサンプルホールド動作を実現できなくなる。ＣＰ３とＣＰ４の間に寄生容量値差ＣＰ３−ＣＰ４が存在したり、ＣＰ５とＣＰ６の間に寄生容量値差ＣＰ５−ＣＰ６が存在する場合も同様である。従って、これらの寄生容量値差を所定値よりも小さくなるように、トランジスタＴＳＰ、ＴＳＮ、ＴＡＰ、ＴＡＮ等のレイアウト配置を行うことが望ましい。また出力ノードＮＱとサミングノードＮＥＧの間の寄生容量ＣＰ７の容量値が大きい場合にも、正しいサンプルホールド動作を実現できなくなるおそれがある。従って、この寄生容量値を所定値よりも小さくするようにレイアウト配置を行うことが望ましい。
【００６７】
即ち帰還用のＰ型のトランジスタＴＦＰのゲートには、ホールド期間においてＬレベルになる負論理のホールド用制御信号が入力され、帰還用のＮ型のトランジスタＴＦＮのゲートには、ホールド期間においてＨレベルになる正論理のホールド用制御信号が入力される。従って、ＣＰ５とＣＰ６の間に寄生容量値差ＣＰ５−ＣＰ６が存在すると、ホールド用制御信号の電圧レベルが変化した時に、クロックフィードスルー、チャージインジェクションを原因として、蓄積電荷の誤差（アンバランス）が生じ、正しいサンプルホールド動作を実現できなくなるという問題がある。
【００６８】
このような問題を、例えば回路的な工夫により解決する手法も考えられる。しかしながら、この手法によると、新たな付加回路等が必要になり、回路が大規模化する。特に、サンプルホールド回路をデータ線駆動回路等に用いた場合には、集積回路装置内に多数のサンプルホールド回路を設ける必要があるため、回路規模の増大は深刻な問題となる。
【００６９】
そこで本実施形態では、以下に説明するようなレイアウト配置手法を採用して、上記の問題を解決している。
【００７０】
例えば図６に、帰還用スイッチ素子ＳＦのレイアウト配置例を示す。この帰還用スイッチ素子ＳＦは、Ｐ型トランジスタＴＦＰとＮ型トランジスタＴＦＮにより構成される。そしてＰ型トランジスタＴＦＰのドレインＤＰと、Ｎ型トランジスタＴＦＮのドレインＤＮは、サミングノードＮＥＧのラインであるサミングノードラインＬＮＥＧに電気的に接続される。Ｐ型トランジスタＴＦＰのソースＳＰと、Ｎ型トランジスタＴＦＮのソースＳＮは、サンプルホールド回路の出力ノードＮＱのラインに電気的に接続される。Ｐ型トランジスタＴＦＰのゲートＧＰは、負論理のホールド用制御信号ラインに電気的に接続され、Ｎ型トランジスタＴＦＮのゲートＧＮは、正論理のホールド用制御信号ラインに電気的に接続される。
【００７１】
そして図６では、シールドパターンＳＬＡ１が形成されている。具体的には、Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのドレインコンタクトＣＤＰ、ＣＤＮと、Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのソースコンタクトＣＳＰ、ＣＳＮとの間の領域に、シールドパターンＳＬＡ１（シールドライン）が形成（配線）されている。
【００７２】
なお以下に説明する本実施形態のシールドパターン（シールド線）は、例えば低電位側電源電圧（ＶＳＳ）に設定される。
【００７３】
例えば図６において、Ｐ型トランジスタＴＦＰのソースＳＰからドレインＤＰへと向かう方向（ＴＦＮのソースＳＮからドレインＤＮへと向かう方向）を、Ｄ１方向（第１の方向）とし、Ｄ１方向に直交する方向をＤ２方向（第２の方向）としたとする。またＤ１方向の反対方向をＤ３方向（第３の方向）とし、Ｄ２方向の反対方向をＤ４方向（第４の方向）としたとする。
【００７４】
この場合に図６では、帰還用のＰ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのドレインコンタクトＣＤＰ、ＣＤＮに接続されるドレイン接続ラインＬＤＡ１が、Ｄ２方向に沿って配線される。即ちＬＤＡ１の長手方向がＤ２方向に沿うように配線される。またＰ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのソースコンタクトＣＳＰ、ＣＳＮに接続されるソース接続ラインＬＳＡ１が、Ｄ２方向に沿って配線される。即ちＬＳＡ１の長手方向がＤ２方向に沿うように配線される。
【００７５】
そして、これらのドレイン接続ラインＬＤＡ１とソース接続ラインＬＳＡ１との間の領域において、シールパターンＳＬＡ１であるシールドラインが、Ｄ２方向に沿って配線される。即ち、ドレイン接続ラインＬＤＡ１やソース接続ラインＬＳＡ１と、少なくともデザインルール上の最小間隔以上の距離を離して、ＬＤＡ１、ＬＳＡ１と平行に、その長手方向がＤ２方向に沿うように、シールパターンＳＬＡ１が配線される。このようにシールドパターンＳＬＡ１を配線することで、ＳＬＡ１によるシールドを、より確実なものにすることができる。
【００７６】
なお、ドレイン接続ラインＬＤＡ１、ソース接続ラインＬＳＡ１、シールパターンＳＬＡ１は、必ずしも直線のラインである必要はなく、その一部が屈曲していてもよい。
【００７７】
また図６では、サミングノードラインＬＮＥＧの両サイドにおいて、ＬＮＥＧを囲むようにシールドパターンＳＬＡ２、ＳＬＡ３が配線されている。このようにすれば、シールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３により、サミングノードラインＬＮＥＧを、その周囲を囲むようにシールドすることが可能になる。
【００７８】
また図６では、シールドパターンＳＬＡ１は、ドレイン接続ラインＬＤＡ１と同層の金属層により形成される。更に具体的には、シールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３は、第１の金属層Ｍ１により形成され、ドレイン接続ラインＬＤＡ１やソース接続ラインＬＳＡ１も第１の金属層Ｍ１により形成される。このように同層の金属層で形成することで、平面方向でのシールドを、より確実なものにすることができる。なお、これらのラインを、第１の金属層Ｍ１よりも上層の金属層で形成してもよい。
【００７９】
また図６では、シールドパターンＳＬＡ１が、Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのゲートＧＰ、ＧＮにオーバーラップするように形成される。例えばゲートＧＰ、ＧＮは、その長手方向がＤ２方向に沿うように配線される。そして、これらのゲートＧＰ、ＧＮの少なくとも一部に、平面視においてオーバーラップするように、ゲートＧＰ、ＧＮのポリシリコン層よりも上層の第１の金属層Ｍ１で形成されるシールドパターンＳＬＡ１が配線される。
【００８０】
図７に、第１の金属層Ｍ１よりも上層の金属層Ｍ２、Ｍ３、Ｍ４の配線パターン例を示す。図７では、シールドパターンＳＬＡ１等を形成する金属層Ｍ１よりも上層の金属層Ｍ２で形成されるシールドパターンＳＬＡ４（第２のシールドパターン）が、配線されている。具体的には、このシールドパターンＳＬＡ４は、シールドパターンＳＬＡ１やドレイン接続ラインＬＤＡ１にオーバーラップするように形成される。即ちシールドパターンＳＬＡ１やドレイン接続ラインＬＤＡ１に対して平面視においてオーバーラップするように、ＳＬＡ１、ＬＤＡ１よりも上層の第２の金属層Ｍ２で形成されるシールドパターンＳＬＡ４が配線される。なおシールドパターンＳＬＡ４は、サミングノードラインＬＮＥＧや、ＬＮＥＧの両サイドに形成される第１の金属層のＭ１のシールドパターンＳＬＡ２、ＳＬＡ３に対しても、平面視においてオーバーラップするように形成されている。
【００８１】
以上の本実施形態のレイアウト手法によれば、サミングノードラインＬＮＥＧに対する平面方向（水平方向）での効果的なシールドが可能になる。即ち、図６に示すようにサミングノードラインＬＮＥＧの周囲にシールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３が形成されるため、他の信号線とＬＮＥＧとの間の寄生容量を最小限に抑えることができる。
【００８２】
例えばトランジスタＴＦＰ、ＴＦＮのゲートＧＰ、ＧＮに接続されるゲート接続ラインＬＧＰ、ＬＧＮは、サミングノードラインＬＮＥＧと同層の金属層Ｍ１で形成される。従って、シールドパターンＳＬＡ１が存在しないと、これらのゲート接続ラインＬＧＰ、ＬＧＮとサミングノードラインＬＮＥＧの間の寄生容量を無視できなくなる。従って、図５の寄生容量値差ＣＰ５−ＣＰ６に配線パターン依存性が生じてしまう。この結果、ゲート接続ラインＬＧＰ、ＬＧＮに供給されるホールド用制御信号の電圧レベルが変化した時に、クロックフィードスルー、チャージインジェクションを原因として、蓄積電荷の誤差が生じ、正しいサンプルホールド動作を実現できなくなる。
【００８３】
この点、本実施形態のレイアウト手法によれば、ドレインコンタクトＣＤＰ、ＣＤＮとソースコンタクトＣＳＰ、ＣＳＮの間にシールドパターンＳＬＡ１が形成されるため、サミングノードラインＬＮＥＧとゲート接続ラインＬＧＰ、ＬＧＮとの間の寄生容量を最小限に抑えることができ、寄生容量の絶対値を小さくできる。従って、図５の寄生容量値差ＣＰ５−ＣＰ６を小さくでき、寄生容量値差ＣＰ５−ＣＰ６の配線パターン依存性を無くすことができる。これにより、蓄積電荷の誤差の発生を防止でき、正しいサンプルホールド動作を実現できる。更に図７では、シールドパターンＳＬＡ４がトランジスタＴＦＰ、ＴＦＮのゲートＧＰ、ＧＮにオーバーラップするように形成されるため、これらのゲートＧＰ、ＧＮとサミングノードラインＬＮＥＧとの間の寄生容量の低減も図れる。
【００８４】
また本実施形態のレイアウト手法によれば、ゲートＧＰ、ＧＮとドレインコンタクトＣＤＰ、ＣＤＮとの間の距離を少しだけ離し、これにより生じたスペースにシールドパターンＳＬＡ１を配線するだけで良い。従って、例えば付加回路を設けて回路的工夫によりクロックフィードスルー等を防止する手法に比べて、回路の大規模化を最小限に抑えながら、適正なサンプルホールド動作を実現できるという利点がある。
【００８５】
また図７に示すように、シールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３やドレイン接続ラインＬＤＡ１やサミングノードラインＬＮＥＧの上層に更にシールドパターンＳＬＡ４を形成することで、ＬＮＥＧに対する上方向での効果的なシールドが可能になる。即ちサミングノードラインＬＮＥＧを、平面方向のみならず上方向においてもシールドすることができ、他の信号線とＬＮＥＧとの間の寄生容量を最小限に抑えることが可能になる。
【００８６】
３．可変抵抗回路
図８に本実施形態の可変抵抗回路の構成例を示す。可変抵抗回路７０は、サンプルホールド回路の出力段側に設けられ、具体的には演算増幅器ＯＰ１の出力端子（ノードＮＱ）とサンプルホールド回路の出力ノードＮＳＱとの間に設けられる。すなわち、図８に示すように、演算増幅器ＯＰ１の出力端子（ノードＮＱ）と電気光学パネル１２との間に設けられている。
【００８７】
可変抵抗回路７０は、スイッチとなるトランジスタを複数並列に接続して構成され、具体的には、サンプルホールド回路の出力ノードＮＳＱと演算増幅器ＯＰ１の出力端子との間に設けられた複数のトランジスタＴＥ１、ＴＥ２、ＴＥ３を含む。これらのトランジスタＴＥ１、ＴＥ２、ＴＥ３は、図８に示すように、それぞれが並列に接続されており、当該トランジスタＴＥ１、ＴＥ２、ＴＥ３のオン抵抗が可変抵抗となる。すなわち、これらのトランジスタＴＥ１、ＴＥ２、ＴＥ３のオン・オフを設定することで、可変抵抗回路７０の抵抗値が可変に設定される。
【００８８】
可変抵抗回路７０の各トランジスタＴＥ１、ＴＥ２、ＴＥ３は、サンプリング期間中では、図９（Ａ）に示すようにオフになる。これにより、サンプリング期間中の不安定な電圧が電気光学パネル１２に伝わるのが防止される。そして、ホールド期間中では、図９（Ｂ）に示すように、トランジスタＴＥ１、ＴＥ２、ＴＥ３はオンになって、サンプリング期間中にサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱを、サンプルホールド回路の出力ノードＮＳＱに出力する。すなわち、可変抵抗回路７０は、トランジスタＴＥ１、ＴＥ２、ＴＥ３のオン・オフを設定することで、サンプリング期間においてサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱを、ホールド期間においてサンプルホールド回路の出力ノードＮＳＱに出力する出力スイッチとして機能する。そして、当該出力電圧ＶＱを電気光学パネル１２のデータ線に供給する。
【００８９】
また、本実施形態では、前述したようにスイッチ素子となるトランジスタＴＥ１〜ＴＥ３を並列に設けている。ＬＣＤ等の電気光学パネル１２の容量は、パネルサイズが大きくなるにつれて大きくなり、パネルサイズに応じて変化する。
【００９０】
このため、図１０（Ａ）のように、パネルサイズ即ちデータ線の容量が小さい電気光学パネル１２ａが接続される場合には、オンになるトランジスタＴＥ１〜ＴＥ３の個数を減らして、可変抵抗回路７０の全体のオン抵抗を高くする。これにより、容量が小さな電気光学パネル１２ａが接続された場合にも、演算増幅器ＯＰ１が発振してしまう事態を防止できる。
【００９１】
一方、図１０（Ｂ）のように、パネルサイズ即ちデータ線の容量が大きい電気光学パネル１２ｂが接続される場合には、オンになるトランジスタＴＥ１〜ＴＥ３の個数を増やして、可変抵抗回路７０の全体のオン抵抗を低くする。これにより演算増幅器ＯＰ１の最適な位相補償を実現できる。
【００９２】
すなわち、可変抵抗回路７０は、サンプルホールド回路が駆動する電気光学パネル１２のデータ線の容量に応じて、抵抗値が可変に設定されるので、電気光学パネル１２のパネルサイズに応じて、可変抵抗回路７０のスイッチをオン・オフしてオン抵抗を変化させて、ホールド時における演算増幅器ＯＰ１の位相補償を行う。
【００９３】
このように本実施形態では、サンプリング期間の位相補償は位相補償用抵抗素子ＲＰとサンプリング用キャパシタＣＳで行い、ホールド期間の位相補償は可変抵抗回路７０と電気光学パネル１２のデータ線の容量で行うことで、サンプリング期間とホールド期間の両方の期間において演算増幅器ＯＰ１の発振を防止することに成功している。
【００９４】
４．サンプルホールド回路の動作
次に、本実施形態のサンプルホールド回路の位相補償についてシミュレーション波形図を用いて説明する。図１１（Ａ）、（Ｂ）は、サンプルホールド回路のサンプリング期間のシミュレーション波形図であり、図１２（Ａ）、（Ｂ）は、サンプルホールド回路のホールド期間のシミュレーション波形図である。
【００９５】
図１１（Ａ）の太線グラフＡ１は、位相補償用抵抗素子が設けられていない従来のサンプルホールド回路における周波数−ゲイン特性のシミュレーション波形であり、点線グラフＡ２は、従来のサンプルホールド回路における周波数−位相特性のシミュレーション波形である。
【００９６】
一方、図１１（Ｂ）の太線グラフＢ１は、位相補償用抵抗素子を設けた本実施形態のサンプルホールド回路における周波数−ゲイン特性のシミュレーション波形であり、点線グラフＢ２は、本実施形態のサンプルホールド回路における周波数−位相特性のシミュレーション波形である。
【００９７】
演算増幅器ＯＰ１の出力を演算増幅器ＯＰ１のマイナス側入力端子（第１の入力端子）に帰還する負帰還では、入力と出力の間の位相差が１８０°になると発振する。サンプリング期間中では、図１１（Ａ）のＡ３に示すように、従来におけるサンプルホールド回路では、演算増幅器ＯＰ１の出力電圧ＶＱのゲインが０の場合に、Ａ４に示すように、出力電圧ＶＱの位相が略１８０°回っていること、すなわち演算増幅器ＯＰ１の出力電圧ＶＱが発振していることが分かる。
【００９８】
これに対して、図１１（Ｂ）のＢ３に示すように、本実施形態におけるサンプルホールド回路では、演算増幅器ＯＰ１の出力電圧ＶＱのゲインが０の場合に、Ｂ４に示すように、出力電圧ＶＱの位相が略（１８０°−４５°）である。すなわち、位相が１８０°回っておらず、位相余裕が十分ある状態なので、演算増幅器ＯＰ１の出力電圧ＶＱを発振しないことが保証される。
【００９９】
図１２（Ａ）の太線グラフＣ１は、位相補償用抵抗素子が設けられていない従来のサンプルホールド回路における周波数−ゲイン特性のシミュレーション波形であり、点線グラフＣ２は、従来のサンプルホールド回路における周波数−位相特性のシミュレーション波形である。
【０１００】
一方、図１２（Ｂ）の太線グラフＥ１は、位相補償用抵抗素子を設けた本実施形態のサンプルホールド回路における周波数−ゲイン特性のシミュレーション波形であり、点線グラフＥ２は、本実施形態のサンプルホールド回路における周波数−位相特性のシミュレーション波形である。
【０１０１】
演算増幅器ＯＰ１の出力を演算増幅器ＯＰ１のマイナス側入力端子（第１の入力端子）に帰還する負帰還では、入力と出力の間の位相差が１８０°になると発振する。サンプリング期間中では、図１２（Ａ）のＣ３に示すように、従来におけるサンプルホールド回路では、演算増幅器ＯＰ１の出力電圧ＶＱのゲインが０の場合に、Ｃ４に示すように、出力電圧ＶＱの位相が略１８０°回っていること、すなわち演算増幅器ＯＰ１の出力電圧ＶＱが発振していることが分かる。
【０１０２】
これに対して、図１２（Ｂ）のＥ３に示すように、本実施形態におけるサンプルホールド回路では、演算増幅器ＯＰ１の出力電圧ＶＱのゲインが０の場合に、Ｅ４に示すように、出力電圧ＶＱの位相が略（１８０°−４５°）である。すなわち、位相が１８０°回っておらず、位相余裕が十分ある状態なので、演算増幅器ＯＰ１の出力電圧ＶＱを発振しないことが保証される。
【０１０３】
５．ドライバのレイアウト配置
図１３に本実施形態のサンプルホールド回路を含むドライバのレイアウト配置例を示す。本実施形態では、電気光学パネル１２を駆動するデータ線を駆動するデータドライバに含まれるサンプルホールド回路は、図１３に示すように、演算増幅器ＯＰ１が設けられる演算増幅器領域ＯＰＲのうち、出力部ＱＱが設けられる出力部領域ＯＰＱＲのＤ２方向（第２の方向）に可変抵抗回路領域ＶＲＲが形成される。一方、演算増幅器領域ＯＰＲの差動部ＤＩＦが設けられる差動部領域ＯＰＤＲのＤ４方向には、位相補償用抵抗素子ＲＰが設けられる位相補償用抵抗回路領域ＲＰＲが形成される。
【０１０４】
位相補償用抵抗回路領域ＲＰＲのＤ４方向には、サンプリング用スイッチ素子ＳＳ、帰還用スイッチ素子ＳＦ、及びフリップアラウンド用スイッチ素子ＳＡが設けられるスイッチ素子領域ＳＷＲが配置される。すなわち、スイッチ素子領域ＳＷＲと演算増幅器領域ＯＰＲとの間に位相補償用抵抗素子ＲＰが設けられる。そして、スイッチ素子領域ＳＷＲのＤ４方向には、サンプリング用キャパシタＣＳ、及び補助キャパシタＣＡが設けられるキャパシタ領域ＣＣＲが配置される。このため、サンプリング用キャパシタＣＳと演算増幅器ＯＰ１の第１の入力端子との間のＮＥＧを最短距離で結べるようになり、ＮＥＧに対して負荷となる寄生容量を低減できる。
【０１０５】
キャパシタ領域ＣＣＲのＤ４方向には、Ｄ／Ａ変換回路が設けられるＤＡＣ領域ＤＡＣＲが配置され、ＤＡＣ領域ＤＡＣＲのＤ４方向には、論理回路が設けられる論理回路領域ＬＯＧＲが配置される。このようにして、電気光学パネル１２を駆動する各データ線に対応するデータドライバがＤ１方向（第１の方向）にそれぞれ配置されている。本実施形態のサンプルホールド回路を含むドライバを構成する各領域を、このように配置することによって、ドライバのレイアウトのコンパクト化が図れるようになる。
【０１０６】
６．電気光学装置
図１４に、本実施形態における電気光学装置の構成の概要を示す。
電気光学装置１０（液晶装置。広義には表示装置）は、電気光学パネル１２（狭義には液晶パネル、ＬＣＤ（Liquid Crystal Display）パネル）、ソースドライバ２０（広義にはデータ線駆動回路）、ゲートドライバ３８（広義には走査線駆動回路）、表示コントローラ４０、電源回路５０を含む。なお、電気光学装置１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【０１０７】
ここで電気光学パネル１２（広義には電気光学装置）は、複数のゲート線（広義には走査線）と、複数のソース線（広義にはデータ線）と、ゲート線及びソース線により特定される画素電極を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【０１０８】
より具体的には、電気光学パネル１２は、アクティブマトリクス基板（例えばガラス基板）上に形成された液晶パネルである。アクティブマトリクス基板には、図１４のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線ＳＲ１、ＳＧ１、ＳＢ１、ＳＲ２、ＳＧ２、ＳＢ２、・・・、ＳＲＮ、ＳＧＮ、ＳＢＮ（Ｎは２以上の自然数）とが配置されている。また、アクティブマトリクス基板には、ソース電圧供給線Ｓ１〜ＳＮが設けられている。更に、このアクティブマトリクス基板には、各ソース電圧供給線に対応してデマルチプレクサが設けられている。
【０１０９】
また、ゲート線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線ＳＲＬ（ソース線ＳＧＬ、ＳＢＬ）（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ−Ｒ（薄膜トランジスタＴＦＴＫＬ−Ｇ、ＴＦＴＫＬ−Ｂ）（広義にはスイッチング素子）が設けられている。
【０１１０】
例えば、ＴＦＴＫＬ−Ｒのゲート電極はゲート線ＧＫに接続され、ＴＦＴＫＬ−Ｒのソース電極はソース線ＳＲＬに接続され、ＴＦＴＫＬ−Ｒのドレイン電極は画素電極ＰＥＫＬ−Ｒに接続されている。この画素電極ＰＥＫＬ−Ｒと、画素電極ＰＥＫＬ−Ｒと液晶（広義には電気光学物質）を挟んで対向する対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬＫＬ−Ｒ（液晶素子）及び補助容量ＣＳＫＬ−Ｒが形成されている。そして、ＴＦＴＫＬ−Ｒ、画素電極ＰＥＫＬ−Ｒ等が形成されるアクティブマトリクス基板と対向電極ＣＥが形成される対向基板との間に液晶が封入されるように形成され、画素電極ＰＥＫＬ−Ｒと対向電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。
【０１１１】
デマルチプレクサＤＭＵＸＬは、ソース電圧供給線ＳＬに時分割で供給された階調電圧を、ソース線ＳＲＬ、ＳＧＬ、ＳＢＬに分割して供給する。デマルチプレクサＤＭＵＸＬは、ソースドライバ２０からのマルチプレクス制御信号に基づいて、ソース電圧供給線ＳＬの階調電圧を各ソース線に分離する。
【０１１２】
なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベル（高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬ）は、電源回路５０に含まれる対向電極電圧生成回路により生成される。例えば、対向電極ＣＥは、対向基板上に一面に形成される。
【０１１３】
ソースドライバ２０は、階調データに基づいて電気光学パネル１２のソース電圧供給線Ｓ１〜ＳＮを駆動する。ソースドライバ２０がソース電圧供給線Ｓ１〜ＳＮを駆動するとき、上述のようにデマルチプレクサＤＭＵＸ１〜ＤＭＵＸＮにより分離制御されるため、ソースドライバ２０は、ソース線ＳＲ１、ＳＧ１、ＳＢ１、ＳＲ２、ＳＧ２、ＳＢ２、・・・、ＳＲＮ、ＳＧＮ、ＳＢＮを駆動できる。一方、ゲートドライバ３８は、電気光学パネル１２のゲート線Ｇ１〜ＧＭを走査（順次駆動）する。
【０１１４】
表示コントローラ４０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソースドライバ２０、ゲートドライバ３８及び電源回路５０を制御する。より具体的には、表示コントローラ４０は、ソースドライバ２０及びゲートドライバ３８に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５０に対しては、対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。
【０１１５】
電源回路５０は、外部から供給される基準電圧に基づいて、電気光学パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
【０１１６】
このような構成の電気光学装置１０は、表示コントローラ４０の制御の下、外部から供給される階調データに基づいて、ソースドライバ２０、ゲートドライバ３８及び電源回路５０が協調して電気光学パネル１２を駆動する。
【０１１７】
図１４では、ＲＧＢの各色成分を表示するために１画素が３ドットで構成され、各色成分毎にソース線が設けられているものとして説明したが、１画素が２ドット、４ドット以上のドット数で構成されていてもよい。
【０１１８】
なお、図１４では、電気光学装置１０が表示コントローラ４０を含む構成になっているが、表示コントローラ４０を電気光学装置１０の外部に設けてもよい。或いは、表示コントローラ４０と共にホストを電気光学装置１０に含めるようにしてもよい。また、ソースドライバ２０、ゲートドライバ３８、表示コントローラ４０、電源回路５０の一部又は全部を電気光学パネル１２上に形成してもよい。
【０１１９】
また図１４において、ソースドライバ２０、ゲートドライバ３８及び電源回路５０を集積化して、半導体装置（集積回路、ＩＣ）として表示ドライバ６０を構成してもよい。
【０１２０】
７．電子機器
次に、上述の電気光学装置（ソースドライバ、電源回路等）が適用される電子機器について説明する。
【０１２１】
７．１．投写型表示装置
上述の電気光学装置を用いて構成される電子機器として、投写型表示装置がある。図１５に、上述の実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図を示す。
【０１２２】
投写型表示装置７００は、表示情報出力源７１０、表示情報処理回路７２０、表示駆動回路７３０（表示ドライバ）、液晶パネル７４０（広義には電気光学パネル）、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路７３０は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。
【０１２３】
７．２．携帯電話機
また上述の電気光学装置を用いて構成される電子機器として、携帯電話機がある。図１６に、上述の実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図を示す。図１６において、図１４又は図１５と同一部分には同一符号を付し、適宜説明を省略する。
【０１２４】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ４０に供給する。
【０１２５】
携帯電話機９００は、電気光学パネル１２を含む。電気光学パネル１２は、ソースドライバ２０及びゲートドライバ３８によって駆動される。電気光学パネル１２は、複数のゲート線、複数のソース線、複数の画素を含む。
【０１２６】
表示コントローラ４０は、ソースドライバ２０及びゲートドライバ３８に接続され、ソースドライバ２０に対してＲＧＢフォーマットの階調データを供給する。
【０１２７】
電源回路５０は、ソースドライバ２０及びゲートドライバ３８に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また電気光学パネル１２の対向電極に、対向電極電圧ＶＣＯＭを供給する。
【０１２８】
ホスト９４０は、表示コントローラ４０に接続される。ホスト９４０は、表示コントローラ４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ４０に供給できる。表示コントローラ４０は、この階調データに基づき、ソースドライバ２０及びゲートドライバ３８により電気光学パネル１２に表示させる。
【０１２９】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１３０】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、電気光学パネル１２の表示処理を行う。
【０１３１】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【０１３２】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語（第１の入力端子、第２の入力端子、アナログ基準電源電圧、第１の電源、第２の電源等）と共に記載された用語（反転入力端子、非反転入力端子、ＡＧＮＤ、ＶＳＳ、ＶＤＤ等）は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、サンプルホールド回路、演算増幅器、可変抵抗回路、電気光学蔵置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。さらに、本発明は上述の液晶の電気光学パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動にも適用可能である。
【図面の簡単な説明】
【０１３３】
【図１】図１（Ａ）、図１（Ｂ）は本実施形態のサンプルホールド回路の説明図。
【図２】本実施形態のサンプルホールド回路の構成例。
【図３】サンプルホールド回路の比較例。
【図４】図４（Ａ）〜図４（Ｄ）は演算増幅器の構成例。
【図５】サンプルホールド回路のスイッチ素子の詳細な構成例。
【図６】帰還用スイッチ素子のレイアウト配置例。
【図７】帰還用スイッチ素子のレイアウト配置例。
【図８】可変抵抗回路の構成例。
【図９】図９（Ａ）、図９（Ｂ）は本実施形態の可変抵抗回路の説明図。
【図１０】図１０（Ａ）、図１０（Ｂ）は本実施形態の可変抵抗回路の説明図。
【図１１】図１１（Ａ）、図１１（Ｂ）は本実施形態のサンプルホールド回路のシミュレーション波形図。
【図１２】図１２（Ａ）、図１２（Ｂ）は本実施形態のサンプルホールド回路のシミュレーション波形図。
【図１３】ドライバのレイアウト配置例。
【図１４】本実施形態における電気光学装置の構成の概要を示す図。
【図１５】本実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図。
【図１６】本実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図。
【符号の説明】
【０１３４】
１０ 電気光学装置、１２ 電気光学パネル、２０ ソースドライバ、
３８ ゲートドライバ、４０ 表示コントローラ、 ５０ 電源回路、
６０ 表示ドライバ、７０ 可変抵抗回路、
ＲＰ 位相補償用抵抗素子、ＯＰ１ 演算増幅器、ＤＩＦ 差動部、ＱＱ 出力部、
ＯＰＲ 演算増幅器領域、ＣＣＲ キャパシタ領域、ＳＷＲ スイッチ素子領域、
ＲＰＲ 位相補償用抵抗回路領域、ＶＲＲ 可変抵抗回路領域、
ＮＥＧ サミングノード、ＬＮＥＧ サミングノードライン、
ＣＳ サンプリング用キャパシタ、ＣＡ 補助キャパシタ、ＣＰ 位相補償用キャパシタ
【技術分野】
【０００１】
本発明は、サンプルホールド回路、ドライバ、電気光学装置、及び電子機器等に関する。
【背景技術】
【０００２】
従来より、携帯電話機、テレビ、プロジェクタ（投写型表示装置）などの電子機器に用いられる電気光学パネルでは、アナログの入力信号をサンプリングしてホールドするサンプルホールド回路が使用されている。このサンプルホールド回路では、演算増幅器の出力端子と入力端子（例えば反転入力端子）との間に設けられた帰還用スイッチ素子を、サンプリング期間においてオンにし、入力信号の電圧に対応する電荷をサンプリング用キャパシタに蓄積する。そして、ホールド期間において、帰還用スイッチ素子をオフにし、サンプリング用キャパシタに蓄積された電荷に対応する電圧を演算増幅器の出力端子に出力する。
【０００３】
サンプルホールド回路の従来例として、複数の動作状態を有するサンプルホールド回路等において用いられる演算増幅回路において、それぞれの動作状態において安定して高速に動作できるサンプルホールド回路が特許文献１に開示されている。当該サンプルホールド回路は、スイッチ手段を介して、演算増幅器の出力端子に負荷としてインピーダンス回路を接続し、複数の動作状態を有する演算増幅回路の個々の動作状態に応じて、適宜スイッチ手段の開閉を制御することにより、演算増幅回路の個々の動作状態ごとに最適な負荷が演算増幅器の出力端子に接続される構成となっている。
【特許文献１】特開２００２−３０９５０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のサンプルホールド回路では、演算増幅器の出力端子に負荷として接続されるインピーダンス回路として位相補償用のキャパシタを接続しているが、これは回路の大面積化を招いてしまうという問題があった。
【０００５】
本発明に係る幾つかの態様によれば、回路の大規模化を抑えながら適正な位相補償を実現できるサンプルホールド回路、ドライバ、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００６】
本発明は、演算増幅器と、サンプルホールド回路の入力ノードと、接続ノードとの間に設けられたサンプリング用スイッチ素子と、前記接続ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられたサンプリング用キャパシタと、前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子と、前記サンプリング用キャパシタの前記サミングノード側の端子と前記演算増幅器の前記出力端子との間に設けられた位相補償用抵抗素子と、を含むことを特徴とするサンプルホールド回路に関係する。
【０００７】
本発明のサンプルホールド回路によれば、サンプリング期間中は、位相補償用抵抗素子とサンプリング用キャパシタにより位相補償が行われるので、演算増幅器の出力の発振が防止されるようになる。
【０００８】
また、本発明では、前記サミングノードと第１の電源との間に設けられる補助キャパシタを含むこととしてもよい。
【０００９】
このようにすれば、サミングノードの電位変動を安定化させることができる。
【００１０】
このとき、本発明では、前記位相補償用抵抗素子は、前記サンプリング用キャパシタの前記サミングノード側の端子と前記サミングノードとの間に設けられることとしてもよい。
【００１１】
このようにすれば、位相補償用抵抗素子とサンプリング用キャパシタにより位相補償が行われるので、演算増幅器の出力の発振が防止されるようになる。
【００１２】
また、本発明では、前記サンプリング用キャパシタの前記サミングノード側端子と第１の電源との間に設けられる補助キャパシタを含むこととしてもよい。
【００１３】
このようにすれば、サミングノードの電位変動を安定化させることができる。
【００１４】
また、本発明では、前記演算増幅器の出力端子とサンプルホールド回路の出力ノードとの間に設けられ、その抵抗値が可変に設定される可変抵抗回路を含むこととしてもよい。
【００１５】
このようにすれば、サンプルホールド回路のホールド期間における演算増幅器の発振を防止することができる。
【００１６】
また、本発明では、前記サンプルホールド回路は電気光学パネルを駆動するドライバに設けられ、前記可変抵抗回路は、前記サンプルホールド回路が駆動する前記電気光学パネルのデータ線の容量に応じて、前記抵抗値が可変に設定されることとしてもよい。
【００１７】
このようにすれば、様々なサイズの電気光学パネルに応じて、可変抵抗回路の抵抗値を可変にすることで、演算増幅器の発振を防止できるようになる。
【００１８】
このとき、本発明では、前記可変抵抗回路は、前記サンプルホールド回路の前記出力ノードと前記演算増幅器の前記出力端子との間に設けられた複数のトランジスタを含み、前記複数のトランジスタのオン・オフを設定することで、前記抵抗値が可変に設定されることとしてもよい。
【００１９】
このようにすれば、電気光学パネルのサイズに応じて、各トランジスタのオン・オフを設定することによって、可変抵抗回路の抵抗値を可変にすることができるようになる。
【００２０】
このとき、本発明では、前記演算増幅器はＡＢ級の演算増幅器であることとしてもよい。
【００２１】
このようにすれば、ホールド期間における演算増幅器の出力をフルスイングさせることができる。
【００２２】
また、本発明では、第１の方向に直交する方向を第２の方向とした場合に、前記演算増幅器が設けられる演算増幅器領域と、前記サンプリング用スイッチ素子、前記帰還用スイッチ素子、及び前記フリップアラウンド用スイッチ素子が設けられるスイッチ素子領域と、前記サンプリング用キャパシタが設けられるキャパシタ領域とが、前記第２の方向に沿って配置されることとしてもよい。
【００２３】
このようにすれば、サンプルホールド回路の大規模化を抑制しながら、適正なサンプルホールド動作を実現できるようになる。
【００２４】
また、本発明では、前記スイッチ素子領域と前記演算増幅器領域との間に前記位相補償用抵抗素子が設けられていることとしてもよい。
【００２５】
このようにすれば、回路のコンパクト化を図りながら、位相補償用抵抗素子による演算増幅器の発振防止を実現できる。
【００２６】
また、本発明では、前記帰還用スイッチ素子は、前記サミングノードのラインであるサミングノードラインがそのドレインに電気的に接続される帰還用Ｐ型トランジスタと、前記サミングノードラインがそのドレインに電気的に接続される帰還用Ｎ型トランジスタを含み、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのドレインコンタクトと、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのソースコンタクトとの間の領域に、シールドパターンが形成されることとしてもよい。
【００２７】
このようにすれば、シールドパターンによってサミングノードのラインの保護をすることができる。
【００２８】
また、本発明は、上記のいずれかに記載のサンプルホールド回路を含み、電気光学パネルを駆動するドライバに関係する。
【００２９】
また、本発明は、上記に記載のドライバを含む電気光学装置に関係する。
【００３０】
また、本発明は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３２】
１．サンプルホールド回路
まず、本実施形態のサンプルホールド回路の構成について説明する。本実施形態のサンプルホールド回路は、電気光学パネルを駆動するドライバ等に設けられ、例えば、サンプリング期間において、入力信号のサンプリングを行い、ホールド期間において、サンプリングされた信号をホールドする回路である。このサンプルホールド回路としては、いわゆるフリップアラウンド型のサンプルホールド回路を用いることができる。ここでフリップアラウンド型のサンプルホールド回路は、例えば、サンプリング期間において、入力電圧（入力信号）に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。このフリップアラウンド型のサンプルホールド回路は、例えばデータ線駆動回路に含まれる階調生成アンプや駆動アンプなどに用いることができる。
【００３３】
図１（Ａ）、図１（Ｂ）を用いてフリップアラウンド型のサンプルホールド回路について更に詳細に説明する。
【００３４】
図１（Ａ）、図１（Ｂ）において、サンプルホールド回路は、演算増幅器ＯＰ１と、サンプリング用キャパシタＣＳを含む。サンプリング用キャパシタＣＳは、演算増幅器ＯＰ１の反転入力端子（広義には第１の入力端子）のノードであるサミングノードＮＥＧ（ネガティブノード、基準ノード）と、サンプルホールド回路の入力ノードＮＩとの間に設けられる。そして図１（Ａ）に示すようにキャパシタＣＳには、サンプリング期間において入力ノードＮＩの入力電圧ＶＩに応じた電荷が蓄積される。
【００３５】
なお図１（Ａ）に示すようにサンプリング期間では、演算増幅器ＯＰ１の出力がＯＰ１の反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰ１の非反転入力端子（広義には第２の入力端子）には、アナログ基準電源電圧であるＡＧＮＤが供給される。従って、演算増幅器ＯＰ１のイマジナリーショート機能により、キャパシタＣＳの一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＳには、入力電圧ＶＩに応じた電荷が蓄積されるようになる。
【００３６】
ここでＡＧＮＤは、演算増幅器ＯＰ１の高電位側電源電圧ＶＤＤと低電位側電源電圧ＶＳＳの間（中間）の電圧に設定（調整）される。具体的には、例えばＡＧＮＤ＝ＶＳＳ＋（ＶＤＤ＋ＶＳＳ）／ＭＬに設定される。そしてＶＳＳ＝０Ｖ、ＭＬ＝２とすると、ＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２になる。なお、係数ＭＬは必ずしもＭＬ＝２である必要はなく、表示特性等に応じて適宜調整することができ、少なくともＭＬ＞１であればよい。
【００３７】
また電源電圧ＶＤＤは、例えば演算増幅器ＯＰ１が有する高電位側のＰ型トランジスタのソースに供給される電圧であり、電源電圧ＶＳＳは、低電位側のＮ型トランジスタのソースに供給される電圧である。演算増幅器ＯＰ１は、これらのＶＤＤ、ＶＳＳを動作電源電圧として動作する。
【００３８】
図１（Ｂ）に示すようにホールド期間においては、サンプルホールド回路は、サンプリング期間においてサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱを、その出力ノードＮＱに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳの他端を、演算増幅器ＯＰ１の出力端子に接続するフリップアラウンド動作を行うことで、ＣＳに蓄積された電荷に応じた出力電圧ＶＱを出力する。
【００３９】
以上のようなフリップアラウンド型のサンプルホールド回路を用いれば、後に詳述するように、いわゆるオフセットフリーを実現できる。従って、例えば本実施形態のサンプルホールド回路をデータ線駆動回路に適用した場合には、データ線間での出力電圧のバラツキを最小限に抑えることができる。これにより、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、Ｄ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動が不要になるため、高速駆動や制御の簡素化を実現できる。
【００４０】
図２に本実施形態のサンプルホールド回路の詳細な構成例を示す。このサンプルホールド回路は、演算増幅器ＯＰ１と、サンプリング用スイッチ素子ＳＳと、サンプリング用キャパシタＣＳと、帰還用スイッチ素子ＳＦと、フリップアラウンド用スイッチ素子ＳＡと、位相補償用抵抗素子ＲＰと、補助キャパシタＣＡを含む。なお、これらの一部の構成要素（例えば補助キャパシタＣＡ）を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子ＳＳ、ＳＡ、ＳＦは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。
【００４１】
演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）には、アナログ基準電源電圧ＡＧＮＤが設定される。
【００４２】
サンプリング用スイッチ素子ＳＳは、サンプルホールド回路の入力ノードＮＩと、接続ノードＮＳとの間に設けられる。サンプリング用キャパシタＣＳは、接続ノードＮＳとサミングノードＮＥＧとの間に設けられる。帰還用スイッチ素子ＳＦは、演算増幅器ＯＰ１の出力端子のノードＮＱとサミングノードＮＥＧとの間に設けられる。フリップアラウンド用スイッチ素子ＳＡは、接続ノードＮＳと、演算増幅器ＯＰ１の出力端子のノードＮＱとの間に設けられる。
【００４３】
そしてサンプリング期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオンになると共に、フリップアラウンド用スイッチ素子ＳＡがオフになる。これにより、図１（Ａ）で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。
【００４４】
一方、ホールド期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオフになると共に、フリップアラウンド用スイッチ素子ＳＡがオンになる。これにより、図１（Ｂ）で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。
【００４５】
フリップアラウンド型のサンプルホールド回路では、サンプリング期間に帰還用スイッチＳＦがオンになり、演算増幅器ＯＰ１に負帰還がかかる。その際に、演算増幅器ＯＰ１の出力側に十分な容量と抵抗が付加されて所定の大きさの時定数ＣＲが確保されていれば、演算増幅器ＯＰ１は発振しないが、容量が十分に付加されていないと発振してしまうおそれがある。特に、サンプリング期間には、サンプルホールド回路の出力ノード側に有する出力スイッチ（可変抵抗回路７０、図８参照）がオフになり、サンプルホールド回路の出力電圧ＶＱが供給され容量素子として機能するＬＣＤパネル（電気光学パネル）に接続されない。このため、演算増幅器ＯＰ１の出力に付加される容量が足りない場合に、負帰還の演算増幅器ＯＰ１が発振してしまうおそれがある。
【００４６】
このように、演算増幅器ＯＰ１に負帰還がかかった際に、演算増幅器ＯＰ１が発振しないようにするために、本実施形態では、サンプリング用キャパシタＣＳのサミングノード側の端子ＮＣとサミングノードＮＥＧとの間に位相補償を行うための位相補償用抵抗素子ＲＰが設けられている。すなわち、サンプリング期間中に位相補償用抵抗素子ＲＰの抵抗値とサンプリング用キャパシタＣＳや補助キャパシタＣＡの容量値により決まる時定数ＣＲにより位相補償を行うことにより、演算増幅器ＯＰ１に負帰還がかかった際に、演算増幅器ＯＰ１の発振を防止できる。
【００４７】
なお、位相補償用抵抗素子ＲＰの設置場所は、サンプリング用キャパシタＣＳのサミングノード側の端子ＮＣとサミングノードＮＥＧとの間に限定されない。すなわち、位相補償用抵抗素子ＲＰは、サンプリング用キャパシタＣＳのサミングノード側の端子ＮＣと演算増幅器ＯＰ１の出力端子のノードＮＱとの間に設けられていればよく、例えば帰還用スイッチ素子ＳＦと演算増幅器ＯＰ１の出力端子のノードＮＱとの間に設けたり、帰還用スイッチ素子ＳＦとサミングノードＮＥＧとの間に設ける構成としてもよい。
【００４８】
また、サミングノードＮＥＧの電位変動を安定化させて、帰還用スイッチ素子ＳＦのチャージインジェクションの悪影響を軽減するために、本実施形態では、サミングノードＮＥＧとＶＳＳ（第１の電源）との間に補助キャパシタＣＡが設けられている。このように本実施形態では、位相補償用抵抗素子ＲＰとサンプリング用キャパシタＣＳ、補助キャパシタＣＡにより位相補償が行われて演算増幅器ＯＰ１の発振が防止される。即ち補助キャパシタＣＡに、チャージインジェクションの悪影響を軽減するための安定化用キャパシタの機能と、位相補償用のキャパシタの機能の両方を持たせている。
【００４９】
なお、演算増幅器ＯＰ１の出力を演算増幅器ＯＰ１の反転入力に帰還した場合には、出力と入力の位相差が１８０度になると発振してしまう。
【００５０】
このように、演算増幅器ＯＰ１に負帰還がかかった際に、演算増幅器ＯＰ１が発振しないようにするために、図３の比較例では、サンプリング時に演算増幅器ＯＰ１の出力にキャパシタＣＱを接続し、演算増幅器ＯＰ１の出力インピーダンスのＲとキャパシタの容量Ｃで決まる時定数ＣＲによって、位相補償を行っている。
【００５１】
しかしながら、このような余分なキャパシタＣＱを別途設けるのは、回路のレイアウト面積も大きくなり好ましくない。
【００５２】
このため、本実施形態では、元来フリップアラウンド型のサンプルホールド回路に含まれるサンプリング用キャパシタＣＳや、チャージインジェクションの悪影響の軽減用の補助キャパシタＣＡを有効利用して、サンプリング期間中の演算増幅器ＯＰ１の位相補償を行っている。
【００５３】
図４（Ａ）に本実施形態のサンプルホールド回路に含まれる演算増幅器の構成例を示す。本実施形態のサンプルホールド回路の演算増幅器については、演算増幅器の出力をフルスイングさせるために、ＡＢ級増幅動作が可能な増幅器により構成する。
【００５４】
本実施形態の演算増幅器ＯＰ１は、トランジスタＴＡ１〜ＴＡ５を含む差動部ＤＩＦ（差動段）とトランジスタＴＡ６〜ＴＡ１１を含む出力部ＱＱ（出力段）から構成される。
【００５５】
演算増幅器ＯＰ１の差動部ＤＩＦの高電位側には、バイアス電圧ＢＳ５がゲートに入力されて電流源として機能するＰ型のトランジスタＴＡ１が設けられている。また、差動部ＤＩＦには、演算増幅器ＯＰ１の一方の入力端子ＩＮ１がゲートに接続されるＰ型のトランジスタＴＡ２と、演算増幅器ＯＰ１の他方の入力端子ＩＮ２がゲートに接続されるＰ型のトランジスタＴＡ３が設けられている。一方、差動部ＤＩＦの低電位側には、カレントミラー回路を構成するＮ型のトランジスタＴＡ４、ＴＡ５が設けられ、トランジスタＴＡ４、ＴＡ５のゲートがノードＮＡ２に共通接続される。
【００５６】
演算増幅器ＯＰ１の出力部ＱＱには、バイアス電圧ＢＳ３がゲートに入力されて電流源として機能するＰ型のトランジスタＴＡ６が高電位側に設けられ、バイアス電圧ＢＳ４がゲートに入力されて電流源として機能するＮ型のトランジスタＴＡ９が低電位側に設けられる。また、トランジスタＴＡ６、ＴＡ９との間には、バイアス電圧ＢＳ１がゲートに入力されてノードＮＡ３、ＮＡ４間の電位差を一定にするための抵抗として機能するＰ型のトランジスタＴＡ７と、バイアス電圧ＢＳ２がゲートに入力されてノードＮＡ３、ＮＡ４間の電位差を一定にするための抵抗として機能するＮ型のトランジスタＴＡ８が設けられている。
【００５７】
そして、そのドレインが演算増幅器ＯＰ１の出力ノードＮＯＰＱに接続されるＰ型のトランジスタＴＡ１０のゲートには、トランジスタＴＡ６のドレインノードであるノードＮＡ３が接続される。また、そのドレインが演算増幅器ＯＰ１の出力ノードＮＯＰＱに接続されるＮ型トランジスタＴＡ１１のゲートには、トランジスタＴＡ９のドレインノードであるノードＮＡ４が接続される。
【００５８】
図４（Ｂ）に示すように、出力部ＱＱにバイアス電圧ＢＳ１を供給するバイアス電圧生成回路は、直列接続されたダイオード接続のＰ型のトランジスタＴＢ１、ＴＢ２と、電流源ＩＳＢを含み、トランジスタＴＢ２のドレインノードＮＢ１にバイアス電圧ＢＳ１を出力する。
【００５９】
図４（Ｃ）に示すように、出力部ＱＱにバイアス電圧ＢＳ２を供給するバイアス電圧生成回路は、電流源ＩＳＣと、直列接続されたダイオード接続のＮ型のトランジスタＴＣ１、ＴＣ２を含み、トランジスタＴＣ１のドレインノードＮＣ１にバイアス電圧ＢＳ２を出力する。
【００６０】
図４（Ｄ）に示すように、出力部ＱＱにバイアス電圧ＢＳ３、ＢＳ４を供給するバイアス電圧生成回路は、ダイオード接続されたＰ型のトランジスタＴＤ１と、ダイオード接続されたＮ型のトランジスタＴＤ４と、トランジスタＴＤ１、ＴＤ４の間に設けられ、そのゲートにバイアス電圧ＢＳ１、ＢＳ２が各々入力されるトランジスタＴＤ２、ＴＤ３を含む。そしてトランジスタＴＤ１のドレインノードＮＤ１にバイス電圧ＢＳ３を出力し、トランジスタＴＤ４のドレインノードＮＤ２にバイアス電圧ＢＳ４を出力する。
【００６１】
図４（Ａ）のＡＢ級の演算増幅器ＯＰ１では、出力段のＰ型及びＮ型トランジスタＴＡ１０、ＴＡ１１のゲート電圧を最適に制御することでＡＢ級動作を実現している。
【００６２】
また、一般的には、演算増幅器の発振を防止するためには、演算増幅器中に位相補償用のキャパシタを設けるが、本実施形態では、演算増幅器ＯＰ１は、このようなキャパシタを含まない構成となっている。このため、本実施形態のフリップアラウンド型のサンプルホールド回路では、サンプリング用キャパシタＣＳと、補助キャパシタＣＡが存在すると共に、サンプリング時に帰還用スイッチ素子ＳＦがオンになることに着目して、サンプリング期間中では、位相補償用抵抗素子ＲＰと、帰還用スイッチ素子ＳＦを介して接続されるサンプリング用キャパシタＣＳと補助用キャパシタＣＡとを用いて位相補償を実現している。
【００６３】
なお、演算増幅器ＯＰ１は図４（Ａ）の構成に限定されず、例えばサンプリング期間においてはＡ級動作を行い、ホールド期間においてはＡＢ級動作を行うような増幅器であってもよい。
【００６４】
２．帰還スイッチ素子のレイアウト配置
図５に、本実施形態のサンプルホールド回路のスイッチ素子の詳細な構成例を示す。図５に示すようにサンプリング用スイッチ素子ＳＳは、サンプリング用のＰ型のトランジスタＴＳＰとサンプリング用のＮ型のトランジスタＴＳＮとからなるトランスファーゲートにより構成される。フリップアラウンド用スイッチ素子ＳＡは、フリップアラウンド用のＰ型のトランジスタＴＡＰとフリップアラウンド用のＮ型のトランジスタＴＡＮとからなるトランスファーゲートにより構成される。帰還用スイッチ素子ＳＦは、帰還用のＰ型のトランジスタＴＦＰと帰還用のＮ型のトランジスタＴＦＮとからなるトランスファーゲートにより構成される。
【００６５】
図５に示すように、サンプリング用のＰ型トランジスタＴＳＰのゲート、Ｎ型トランジスタＴＳＮのゲートと、接続ノードＮＳとの間には、各々、寄生容量（ゲート・ドレイン間容量）ＣＰ１、ＣＰ２が存在する。またフリップアラウンド用のＰ型トランジスタＴＡＰのゲート、Ｎ型トランジスタＴＡＮのゲートと、接続ノードＮＳとの間には、各々、寄生容量ＣＰ３、ＣＰ４が存在する。また帰還用のＰ型トランジスタＴＦＰのゲート、Ｎ型トランジスタＴＦＮのゲートと、サミングノードＮＥＧとの間には、各々、寄生容量ＣＰ５、ＣＰ６が存在する。
【００６６】
例えば、サンプリング用のＰ型のトランジスタＴＳＰのゲートには、負論理のサンプリング用制御信号が入力され、Ｎ型のトランジスタＴＳＮのゲートには、正論理のサンプリング用制御信号が入力される。従って、ＣＰ１とＣＰ２の間に寄生容量値差ＣＰ１−ＣＰ２が存在すると、サンプリング用制御信号の電圧レベルが変化した時に、クロックフィードスルー等を原因として、蓄積電荷の誤差（アンバランス）が生じ、正しいサンプルホールド動作を実現できなくなる。ＣＰ３とＣＰ４の間に寄生容量値差ＣＰ３−ＣＰ４が存在したり、ＣＰ５とＣＰ６の間に寄生容量値差ＣＰ５−ＣＰ６が存在する場合も同様である。従って、これらの寄生容量値差を所定値よりも小さくなるように、トランジスタＴＳＰ、ＴＳＮ、ＴＡＰ、ＴＡＮ等のレイアウト配置を行うことが望ましい。また出力ノードＮＱとサミングノードＮＥＧの間の寄生容量ＣＰ７の容量値が大きい場合にも、正しいサンプルホールド動作を実現できなくなるおそれがある。従って、この寄生容量値を所定値よりも小さくするようにレイアウト配置を行うことが望ましい。
【００６７】
即ち帰還用のＰ型のトランジスタＴＦＰのゲートには、ホールド期間においてＬレベルになる負論理のホールド用制御信号が入力され、帰還用のＮ型のトランジスタＴＦＮのゲートには、ホールド期間においてＨレベルになる正論理のホールド用制御信号が入力される。従って、ＣＰ５とＣＰ６の間に寄生容量値差ＣＰ５−ＣＰ６が存在すると、ホールド用制御信号の電圧レベルが変化した時に、クロックフィードスルー、チャージインジェクションを原因として、蓄積電荷の誤差（アンバランス）が生じ、正しいサンプルホールド動作を実現できなくなるという問題がある。
【００６８】
このような問題を、例えば回路的な工夫により解決する手法も考えられる。しかしながら、この手法によると、新たな付加回路等が必要になり、回路が大規模化する。特に、サンプルホールド回路をデータ線駆動回路等に用いた場合には、集積回路装置内に多数のサンプルホールド回路を設ける必要があるため、回路規模の増大は深刻な問題となる。
【００６９】
そこで本実施形態では、以下に説明するようなレイアウト配置手法を採用して、上記の問題を解決している。
【００７０】
例えば図６に、帰還用スイッチ素子ＳＦのレイアウト配置例を示す。この帰還用スイッチ素子ＳＦは、Ｐ型トランジスタＴＦＰとＮ型トランジスタＴＦＮにより構成される。そしてＰ型トランジスタＴＦＰのドレインＤＰと、Ｎ型トランジスタＴＦＮのドレインＤＮは、サミングノードＮＥＧのラインであるサミングノードラインＬＮＥＧに電気的に接続される。Ｐ型トランジスタＴＦＰのソースＳＰと、Ｎ型トランジスタＴＦＮのソースＳＮは、サンプルホールド回路の出力ノードＮＱのラインに電気的に接続される。Ｐ型トランジスタＴＦＰのゲートＧＰは、負論理のホールド用制御信号ラインに電気的に接続され、Ｎ型トランジスタＴＦＮのゲートＧＮは、正論理のホールド用制御信号ラインに電気的に接続される。
【００７１】
そして図６では、シールドパターンＳＬＡ１が形成されている。具体的には、Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのドレインコンタクトＣＤＰ、ＣＤＮと、Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのソースコンタクトＣＳＰ、ＣＳＮとの間の領域に、シールドパターンＳＬＡ１（シールドライン）が形成（配線）されている。
【００７２】
なお以下に説明する本実施形態のシールドパターン（シールド線）は、例えば低電位側電源電圧（ＶＳＳ）に設定される。
【００７３】
例えば図６において、Ｐ型トランジスタＴＦＰのソースＳＰからドレインＤＰへと向かう方向（ＴＦＮのソースＳＮからドレインＤＮへと向かう方向）を、Ｄ１方向（第１の方向）とし、Ｄ１方向に直交する方向をＤ２方向（第２の方向）としたとする。またＤ１方向の反対方向をＤ３方向（第３の方向）とし、Ｄ２方向の反対方向をＤ４方向（第４の方向）としたとする。
【００７４】
この場合に図６では、帰還用のＰ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのドレインコンタクトＣＤＰ、ＣＤＮに接続されるドレイン接続ラインＬＤＡ１が、Ｄ２方向に沿って配線される。即ちＬＤＡ１の長手方向がＤ２方向に沿うように配線される。またＰ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのソースコンタクトＣＳＰ、ＣＳＮに接続されるソース接続ラインＬＳＡ１が、Ｄ２方向に沿って配線される。即ちＬＳＡ１の長手方向がＤ２方向に沿うように配線される。
【００７５】
そして、これらのドレイン接続ラインＬＤＡ１とソース接続ラインＬＳＡ１との間の領域において、シールパターンＳＬＡ１であるシールドラインが、Ｄ２方向に沿って配線される。即ち、ドレイン接続ラインＬＤＡ１やソース接続ラインＬＳＡ１と、少なくともデザインルール上の最小間隔以上の距離を離して、ＬＤＡ１、ＬＳＡ１と平行に、その長手方向がＤ２方向に沿うように、シールパターンＳＬＡ１が配線される。このようにシールドパターンＳＬＡ１を配線することで、ＳＬＡ１によるシールドを、より確実なものにすることができる。
【００７６】
なお、ドレイン接続ラインＬＤＡ１、ソース接続ラインＬＳＡ１、シールパターンＳＬＡ１は、必ずしも直線のラインである必要はなく、その一部が屈曲していてもよい。
【００７７】
また図６では、サミングノードラインＬＮＥＧの両サイドにおいて、ＬＮＥＧを囲むようにシールドパターンＳＬＡ２、ＳＬＡ３が配線されている。このようにすれば、シールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３により、サミングノードラインＬＮＥＧを、その周囲を囲むようにシールドすることが可能になる。
【００７８】
また図６では、シールドパターンＳＬＡ１は、ドレイン接続ラインＬＤＡ１と同層の金属層により形成される。更に具体的には、シールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３は、第１の金属層Ｍ１により形成され、ドレイン接続ラインＬＤＡ１やソース接続ラインＬＳＡ１も第１の金属層Ｍ１により形成される。このように同層の金属層で形成することで、平面方向でのシールドを、より確実なものにすることができる。なお、これらのラインを、第１の金属層Ｍ１よりも上層の金属層で形成してもよい。
【００７９】
また図６では、シールドパターンＳＬＡ１が、Ｐ型トランジスタＴＦＰ、Ｎ型トランジスタＴＦＮのゲートＧＰ、ＧＮにオーバーラップするように形成される。例えばゲートＧＰ、ＧＮは、その長手方向がＤ２方向に沿うように配線される。そして、これらのゲートＧＰ、ＧＮの少なくとも一部に、平面視においてオーバーラップするように、ゲートＧＰ、ＧＮのポリシリコン層よりも上層の第１の金属層Ｍ１で形成されるシールドパターンＳＬＡ１が配線される。
【００８０】
図７に、第１の金属層Ｍ１よりも上層の金属層Ｍ２、Ｍ３、Ｍ４の配線パターン例を示す。図７では、シールドパターンＳＬＡ１等を形成する金属層Ｍ１よりも上層の金属層Ｍ２で形成されるシールドパターンＳＬＡ４（第２のシールドパターン）が、配線されている。具体的には、このシールドパターンＳＬＡ４は、シールドパターンＳＬＡ１やドレイン接続ラインＬＤＡ１にオーバーラップするように形成される。即ちシールドパターンＳＬＡ１やドレイン接続ラインＬＤＡ１に対して平面視においてオーバーラップするように、ＳＬＡ１、ＬＤＡ１よりも上層の第２の金属層Ｍ２で形成されるシールドパターンＳＬＡ４が配線される。なおシールドパターンＳＬＡ４は、サミングノードラインＬＮＥＧや、ＬＮＥＧの両サイドに形成される第１の金属層のＭ１のシールドパターンＳＬＡ２、ＳＬＡ３に対しても、平面視においてオーバーラップするように形成されている。
【００８１】
以上の本実施形態のレイアウト手法によれば、サミングノードラインＬＮＥＧに対する平面方向（水平方向）での効果的なシールドが可能になる。即ち、図６に示すようにサミングノードラインＬＮＥＧの周囲にシールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３が形成されるため、他の信号線とＬＮＥＧとの間の寄生容量を最小限に抑えることができる。
【００８２】
例えばトランジスタＴＦＰ、ＴＦＮのゲートＧＰ、ＧＮに接続されるゲート接続ラインＬＧＰ、ＬＧＮは、サミングノードラインＬＮＥＧと同層の金属層Ｍ１で形成される。従って、シールドパターンＳＬＡ１が存在しないと、これらのゲート接続ラインＬＧＰ、ＬＧＮとサミングノードラインＬＮＥＧの間の寄生容量を無視できなくなる。従って、図５の寄生容量値差ＣＰ５−ＣＰ６に配線パターン依存性が生じてしまう。この結果、ゲート接続ラインＬＧＰ、ＬＧＮに供給されるホールド用制御信号の電圧レベルが変化した時に、クロックフィードスルー、チャージインジェクションを原因として、蓄積電荷の誤差が生じ、正しいサンプルホールド動作を実現できなくなる。
【００８３】
この点、本実施形態のレイアウト手法によれば、ドレインコンタクトＣＤＰ、ＣＤＮとソースコンタクトＣＳＰ、ＣＳＮの間にシールドパターンＳＬＡ１が形成されるため、サミングノードラインＬＮＥＧとゲート接続ラインＬＧＰ、ＬＧＮとの間の寄生容量を最小限に抑えることができ、寄生容量の絶対値を小さくできる。従って、図５の寄生容量値差ＣＰ５−ＣＰ６を小さくでき、寄生容量値差ＣＰ５−ＣＰ６の配線パターン依存性を無くすことができる。これにより、蓄積電荷の誤差の発生を防止でき、正しいサンプルホールド動作を実現できる。更に図７では、シールドパターンＳＬＡ４がトランジスタＴＦＰ、ＴＦＮのゲートＧＰ、ＧＮにオーバーラップするように形成されるため、これらのゲートＧＰ、ＧＮとサミングノードラインＬＮＥＧとの間の寄生容量の低減も図れる。
【００８４】
また本実施形態のレイアウト手法によれば、ゲートＧＰ、ＧＮとドレインコンタクトＣＤＰ、ＣＤＮとの間の距離を少しだけ離し、これにより生じたスペースにシールドパターンＳＬＡ１を配線するだけで良い。従って、例えば付加回路を設けて回路的工夫によりクロックフィードスルー等を防止する手法に比べて、回路の大規模化を最小限に抑えながら、適正なサンプルホールド動作を実現できるという利点がある。
【００８５】
また図７に示すように、シールドパターンＳＬＡ１、ＳＬＡ２、ＳＬＡ３やドレイン接続ラインＬＤＡ１やサミングノードラインＬＮＥＧの上層に更にシールドパターンＳＬＡ４を形成することで、ＬＮＥＧに対する上方向での効果的なシールドが可能になる。即ちサミングノードラインＬＮＥＧを、平面方向のみならず上方向においてもシールドすることができ、他の信号線とＬＮＥＧとの間の寄生容量を最小限に抑えることが可能になる。
【００８６】
３．可変抵抗回路
図８に本実施形態の可変抵抗回路の構成例を示す。可変抵抗回路７０は、サンプルホールド回路の出力段側に設けられ、具体的には演算増幅器ＯＰ１の出力端子（ノードＮＱ）とサンプルホールド回路の出力ノードＮＳＱとの間に設けられる。すなわち、図８に示すように、演算増幅器ＯＰ１の出力端子（ノードＮＱ）と電気光学パネル１２との間に設けられている。
【００８７】
可変抵抗回路７０は、スイッチとなるトランジスタを複数並列に接続して構成され、具体的には、サンプルホールド回路の出力ノードＮＳＱと演算増幅器ＯＰ１の出力端子との間に設けられた複数のトランジスタＴＥ１、ＴＥ２、ＴＥ３を含む。これらのトランジスタＴＥ１、ＴＥ２、ＴＥ３は、図８に示すように、それぞれが並列に接続されており、当該トランジスタＴＥ１、ＴＥ２、ＴＥ３のオン抵抗が可変抵抗となる。すなわち、これらのトランジスタＴＥ１、ＴＥ２、ＴＥ３のオン・オフを設定することで、可変抵抗回路７０の抵抗値が可変に設定される。
【００８８】
可変抵抗回路７０の各トランジスタＴＥ１、ＴＥ２、ＴＥ３は、サンプリング期間中では、図９（Ａ）に示すようにオフになる。これにより、サンプリング期間中の不安定な電圧が電気光学パネル１２に伝わるのが防止される。そして、ホールド期間中では、図９（Ｂ）に示すように、トランジスタＴＥ１、ＴＥ２、ＴＥ３はオンになって、サンプリング期間中にサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱを、サンプルホールド回路の出力ノードＮＳＱに出力する。すなわち、可変抵抗回路７０は、トランジスタＴＥ１、ＴＥ２、ＴＥ３のオン・オフを設定することで、サンプリング期間においてサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱを、ホールド期間においてサンプルホールド回路の出力ノードＮＳＱに出力する出力スイッチとして機能する。そして、当該出力電圧ＶＱを電気光学パネル１２のデータ線に供給する。
【００８９】
また、本実施形態では、前述したようにスイッチ素子となるトランジスタＴＥ１〜ＴＥ３を並列に設けている。ＬＣＤ等の電気光学パネル１２の容量は、パネルサイズが大きくなるにつれて大きくなり、パネルサイズに応じて変化する。
【００９０】
このため、図１０（Ａ）のように、パネルサイズ即ちデータ線の容量が小さい電気光学パネル１２ａが接続される場合には、オンになるトランジスタＴＥ１〜ＴＥ３の個数を減らして、可変抵抗回路７０の全体のオン抵抗を高くする。これにより、容量が小さな電気光学パネル１２ａが接続された場合にも、演算増幅器ＯＰ１が発振してしまう事態を防止できる。
【００９１】
一方、図１０（Ｂ）のように、パネルサイズ即ちデータ線の容量が大きい電気光学パネル１２ｂが接続される場合には、オンになるトランジスタＴＥ１〜ＴＥ３の個数を増やして、可変抵抗回路７０の全体のオン抵抗を低くする。これにより演算増幅器ＯＰ１の最適な位相補償を実現できる。
【００９２】
すなわち、可変抵抗回路７０は、サンプルホールド回路が駆動する電気光学パネル１２のデータ線の容量に応じて、抵抗値が可変に設定されるので、電気光学パネル１２のパネルサイズに応じて、可変抵抗回路７０のスイッチをオン・オフしてオン抵抗を変化させて、ホールド時における演算増幅器ＯＰ１の位相補償を行う。
【００９３】
このように本実施形態では、サンプリング期間の位相補償は位相補償用抵抗素子ＲＰとサンプリング用キャパシタＣＳで行い、ホールド期間の位相補償は可変抵抗回路７０と電気光学パネル１２のデータ線の容量で行うことで、サンプリング期間とホールド期間の両方の期間において演算増幅器ＯＰ１の発振を防止することに成功している。
【００９４】
４．サンプルホールド回路の動作
次に、本実施形態のサンプルホールド回路の位相補償についてシミュレーション波形図を用いて説明する。図１１（Ａ）、（Ｂ）は、サンプルホールド回路のサンプリング期間のシミュレーション波形図であり、図１２（Ａ）、（Ｂ）は、サンプルホールド回路のホールド期間のシミュレーション波形図である。
【００９５】
図１１（Ａ）の太線グラフＡ１は、位相補償用抵抗素子が設けられていない従来のサンプルホールド回路における周波数−ゲイン特性のシミュレーション波形であり、点線グラフＡ２は、従来のサンプルホールド回路における周波数−位相特性のシミュレーション波形である。
【００９６】
一方、図１１（Ｂ）の太線グラフＢ１は、位相補償用抵抗素子を設けた本実施形態のサンプルホールド回路における周波数−ゲイン特性のシミュレーション波形であり、点線グラフＢ２は、本実施形態のサンプルホールド回路における周波数−位相特性のシミュレーション波形である。
【００９７】
演算増幅器ＯＰ１の出力を演算増幅器ＯＰ１のマイナス側入力端子（第１の入力端子）に帰還する負帰還では、入力と出力の間の位相差が１８０°になると発振する。サンプリング期間中では、図１１（Ａ）のＡ３に示すように、従来におけるサンプルホールド回路では、演算増幅器ＯＰ１の出力電圧ＶＱのゲインが０の場合に、Ａ４に示すように、出力電圧ＶＱの位相が略１８０°回っていること、すなわち演算増幅器ＯＰ１の出力電圧ＶＱが発振していることが分かる。
【００９８】
これに対して、図１１（Ｂ）のＢ３に示すように、本実施形態におけるサンプルホールド回路では、演算増幅器ＯＰ１の出力電圧ＶＱのゲインが０の場合に、Ｂ４に示すように、出力電圧ＶＱの位相が略（１８０°−４５°）である。すなわち、位相が１８０°回っておらず、位相余裕が十分ある状態なので、演算増幅器ＯＰ１の出力電圧ＶＱを発振しないことが保証される。
【００９９】
図１２（Ａ）の太線グラフＣ１は、位相補償用抵抗素子が設けられていない従来のサンプルホールド回路における周波数−ゲイン特性のシミュレーション波形であり、点線グラフＣ２は、従来のサンプルホールド回路における周波数−位相特性のシミュレーション波形である。
【０１００】
一方、図１２（Ｂ）の太線グラフＥ１は、位相補償用抵抗素子を設けた本実施形態のサンプルホールド回路における周波数−ゲイン特性のシミュレーション波形であり、点線グラフＥ２は、本実施形態のサンプルホールド回路における周波数−位相特性のシミュレーション波形である。
【０１０１】
演算増幅器ＯＰ１の出力を演算増幅器ＯＰ１のマイナス側入力端子（第１の入力端子）に帰還する負帰還では、入力と出力の間の位相差が１８０°になると発振する。サンプリング期間中では、図１２（Ａ）のＣ３に示すように、従来におけるサンプルホールド回路では、演算増幅器ＯＰ１の出力電圧ＶＱのゲインが０の場合に、Ｃ４に示すように、出力電圧ＶＱの位相が略１８０°回っていること、すなわち演算増幅器ＯＰ１の出力電圧ＶＱが発振していることが分かる。
【０１０２】
これに対して、図１２（Ｂ）のＥ３に示すように、本実施形態におけるサンプルホールド回路では、演算増幅器ＯＰ１の出力電圧ＶＱのゲインが０の場合に、Ｅ４に示すように、出力電圧ＶＱの位相が略（１８０°−４５°）である。すなわち、位相が１８０°回っておらず、位相余裕が十分ある状態なので、演算増幅器ＯＰ１の出力電圧ＶＱを発振しないことが保証される。
【０１０３】
５．ドライバのレイアウト配置
図１３に本実施形態のサンプルホールド回路を含むドライバのレイアウト配置例を示す。本実施形態では、電気光学パネル１２を駆動するデータ線を駆動するデータドライバに含まれるサンプルホールド回路は、図１３に示すように、演算増幅器ＯＰ１が設けられる演算増幅器領域ＯＰＲのうち、出力部ＱＱが設けられる出力部領域ＯＰＱＲのＤ２方向（第２の方向）に可変抵抗回路領域ＶＲＲが形成される。一方、演算増幅器領域ＯＰＲの差動部ＤＩＦが設けられる差動部領域ＯＰＤＲのＤ４方向には、位相補償用抵抗素子ＲＰが設けられる位相補償用抵抗回路領域ＲＰＲが形成される。
【０１０４】
位相補償用抵抗回路領域ＲＰＲのＤ４方向には、サンプリング用スイッチ素子ＳＳ、帰還用スイッチ素子ＳＦ、及びフリップアラウンド用スイッチ素子ＳＡが設けられるスイッチ素子領域ＳＷＲが配置される。すなわち、スイッチ素子領域ＳＷＲと演算増幅器領域ＯＰＲとの間に位相補償用抵抗素子ＲＰが設けられる。そして、スイッチ素子領域ＳＷＲのＤ４方向には、サンプリング用キャパシタＣＳ、及び補助キャパシタＣＡが設けられるキャパシタ領域ＣＣＲが配置される。このため、サンプリング用キャパシタＣＳと演算増幅器ＯＰ１の第１の入力端子との間のＮＥＧを最短距離で結べるようになり、ＮＥＧに対して負荷となる寄生容量を低減できる。
【０１０５】
キャパシタ領域ＣＣＲのＤ４方向には、Ｄ／Ａ変換回路が設けられるＤＡＣ領域ＤＡＣＲが配置され、ＤＡＣ領域ＤＡＣＲのＤ４方向には、論理回路が設けられる論理回路領域ＬＯＧＲが配置される。このようにして、電気光学パネル１２を駆動する各データ線に対応するデータドライバがＤ１方向（第１の方向）にそれぞれ配置されている。本実施形態のサンプルホールド回路を含むドライバを構成する各領域を、このように配置することによって、ドライバのレイアウトのコンパクト化が図れるようになる。
【０１０６】
６．電気光学装置
図１４に、本実施形態における電気光学装置の構成の概要を示す。
電気光学装置１０（液晶装置。広義には表示装置）は、電気光学パネル１２（狭義には液晶パネル、ＬＣＤ（Liquid Crystal Display）パネル）、ソースドライバ２０（広義にはデータ線駆動回路）、ゲートドライバ３８（広義には走査線駆動回路）、表示コントローラ４０、電源回路５０を含む。なお、電気光学装置１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【０１０７】
ここで電気光学パネル１２（広義には電気光学装置）は、複数のゲート線（広義には走査線）と、複数のソース線（広義にはデータ線）と、ゲート線及びソース線により特定される画素電極を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【０１０８】
より具体的には、電気光学パネル１２は、アクティブマトリクス基板（例えばガラス基板）上に形成された液晶パネルである。アクティブマトリクス基板には、図１４のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線ＳＲ１、ＳＧ１、ＳＢ１、ＳＲ２、ＳＧ２、ＳＢ２、・・・、ＳＲＮ、ＳＧＮ、ＳＢＮ（Ｎは２以上の自然数）とが配置されている。また、アクティブマトリクス基板には、ソース電圧供給線Ｓ１〜ＳＮが設けられている。更に、このアクティブマトリクス基板には、各ソース電圧供給線に対応してデマルチプレクサが設けられている。
【０１０９】
また、ゲート線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線ＳＲＬ（ソース線ＳＧＬ、ＳＢＬ）（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ−Ｒ（薄膜トランジスタＴＦＴＫＬ−Ｇ、ＴＦＴＫＬ−Ｂ）（広義にはスイッチング素子）が設けられている。
【０１１０】
例えば、ＴＦＴＫＬ−Ｒのゲート電極はゲート線ＧＫに接続され、ＴＦＴＫＬ−Ｒのソース電極はソース線ＳＲＬに接続され、ＴＦＴＫＬ−Ｒのドレイン電極は画素電極ＰＥＫＬ−Ｒに接続されている。この画素電極ＰＥＫＬ−Ｒと、画素電極ＰＥＫＬ−Ｒと液晶（広義には電気光学物質）を挟んで対向する対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬＫＬ−Ｒ（液晶素子）及び補助容量ＣＳＫＬ−Ｒが形成されている。そして、ＴＦＴＫＬ−Ｒ、画素電極ＰＥＫＬ−Ｒ等が形成されるアクティブマトリクス基板と対向電極ＣＥが形成される対向基板との間に液晶が封入されるように形成され、画素電極ＰＥＫＬ−Ｒと対向電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。
【０１１１】
デマルチプレクサＤＭＵＸＬは、ソース電圧供給線ＳＬに時分割で供給された階調電圧を、ソース線ＳＲＬ、ＳＧＬ、ＳＢＬに分割して供給する。デマルチプレクサＤＭＵＸＬは、ソースドライバ２０からのマルチプレクス制御信号に基づいて、ソース電圧供給線ＳＬの階調電圧を各ソース線に分離する。
【０１１２】
なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベル（高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬ）は、電源回路５０に含まれる対向電極電圧生成回路により生成される。例えば、対向電極ＣＥは、対向基板上に一面に形成される。
【０１１３】
ソースドライバ２０は、階調データに基づいて電気光学パネル１２のソース電圧供給線Ｓ１〜ＳＮを駆動する。ソースドライバ２０がソース電圧供給線Ｓ１〜ＳＮを駆動するとき、上述のようにデマルチプレクサＤＭＵＸ１〜ＤＭＵＸＮにより分離制御されるため、ソースドライバ２０は、ソース線ＳＲ１、ＳＧ１、ＳＢ１、ＳＲ２、ＳＧ２、ＳＢ２、・・・、ＳＲＮ、ＳＧＮ、ＳＢＮを駆動できる。一方、ゲートドライバ３８は、電気光学パネル１２のゲート線Ｇ１〜ＧＭを走査（順次駆動）する。
【０１１４】
表示コントローラ４０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソースドライバ２０、ゲートドライバ３８及び電源回路５０を制御する。より具体的には、表示コントローラ４０は、ソースドライバ２０及びゲートドライバ３８に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５０に対しては、対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。
【０１１５】
電源回路５０は、外部から供給される基準電圧に基づいて、電気光学パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
【０１１６】
このような構成の電気光学装置１０は、表示コントローラ４０の制御の下、外部から供給される階調データに基づいて、ソースドライバ２０、ゲートドライバ３８及び電源回路５０が協調して電気光学パネル１２を駆動する。
【０１１７】
図１４では、ＲＧＢの各色成分を表示するために１画素が３ドットで構成され、各色成分毎にソース線が設けられているものとして説明したが、１画素が２ドット、４ドット以上のドット数で構成されていてもよい。
【０１１８】
なお、図１４では、電気光学装置１０が表示コントローラ４０を含む構成になっているが、表示コントローラ４０を電気光学装置１０の外部に設けてもよい。或いは、表示コントローラ４０と共にホストを電気光学装置１０に含めるようにしてもよい。また、ソースドライバ２０、ゲートドライバ３８、表示コントローラ４０、電源回路５０の一部又は全部を電気光学パネル１２上に形成してもよい。
【０１１９】
また図１４において、ソースドライバ２０、ゲートドライバ３８及び電源回路５０を集積化して、半導体装置（集積回路、ＩＣ）として表示ドライバ６０を構成してもよい。
【０１２０】
７．電子機器
次に、上述の電気光学装置（ソースドライバ、電源回路等）が適用される電子機器について説明する。
【０１２１】
７．１．投写型表示装置
上述の電気光学装置を用いて構成される電子機器として、投写型表示装置がある。図１５に、上述の実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図を示す。
【０１２２】
投写型表示装置７００は、表示情報出力源７１０、表示情報処理回路７２０、表示駆動回路７３０（表示ドライバ）、液晶パネル７４０（広義には電気光学パネル）、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路７３０は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。
【０１２３】
７．２．携帯電話機
また上述の電気光学装置を用いて構成される電子機器として、携帯電話機がある。図１６に、上述の実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図を示す。図１６において、図１４又は図１５と同一部分には同一符号を付し、適宜説明を省略する。
【０１２４】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ４０に供給する。
【０１２５】
携帯電話機９００は、電気光学パネル１２を含む。電気光学パネル１２は、ソースドライバ２０及びゲートドライバ３８によって駆動される。電気光学パネル１２は、複数のゲート線、複数のソース線、複数の画素を含む。
【０１２６】
表示コントローラ４０は、ソースドライバ２０及びゲートドライバ３８に接続され、ソースドライバ２０に対してＲＧＢフォーマットの階調データを供給する。
【０１２７】
電源回路５０は、ソースドライバ２０及びゲートドライバ３８に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また電気光学パネル１２の対向電極に、対向電極電圧ＶＣＯＭを供給する。
【０１２８】
ホスト９４０は、表示コントローラ４０に接続される。ホスト９４０は、表示コントローラ４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ４０に供給できる。表示コントローラ４０は、この階調データに基づき、ソースドライバ２０及びゲートドライバ３８により電気光学パネル１２に表示させる。
【０１２９】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１３０】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、電気光学パネル１２の表示処理を行う。
【０１３１】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【０１３２】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語（第１の入力端子、第２の入力端子、アナログ基準電源電圧、第１の電源、第２の電源等）と共に記載された用語（反転入力端子、非反転入力端子、ＡＧＮＤ、ＶＳＳ、ＶＤＤ等）は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、サンプルホールド回路、演算増幅器、可変抵抗回路、電気光学蔵置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。さらに、本発明は上述の液晶の電気光学パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動にも適用可能である。
【図面の簡単な説明】
【０１３３】
【図１】図１（Ａ）、図１（Ｂ）は本実施形態のサンプルホールド回路の説明図。
【図２】本実施形態のサンプルホールド回路の構成例。
【図３】サンプルホールド回路の比較例。
【図４】図４（Ａ）〜図４（Ｄ）は演算増幅器の構成例。
【図５】サンプルホールド回路のスイッチ素子の詳細な構成例。
【図６】帰還用スイッチ素子のレイアウト配置例。
【図７】帰還用スイッチ素子のレイアウト配置例。
【図８】可変抵抗回路の構成例。
【図９】図９（Ａ）、図９（Ｂ）は本実施形態の可変抵抗回路の説明図。
【図１０】図１０（Ａ）、図１０（Ｂ）は本実施形態の可変抵抗回路の説明図。
【図１１】図１１（Ａ）、図１１（Ｂ）は本実施形態のサンプルホールド回路のシミュレーション波形図。
【図１２】図１２（Ａ）、図１２（Ｂ）は本実施形態のサンプルホールド回路のシミュレーション波形図。
【図１３】ドライバのレイアウト配置例。
【図１４】本実施形態における電気光学装置の構成の概要を示す図。
【図１５】本実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図。
【図１６】本実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図。
【符号の説明】
【０１３４】
１０ 電気光学装置、１２ 電気光学パネル、２０ ソースドライバ、
３８ ゲートドライバ、４０ 表示コントローラ、 ５０ 電源回路、
６０ 表示ドライバ、７０ 可変抵抗回路、
ＲＰ 位相補償用抵抗素子、ＯＰ１ 演算増幅器、ＤＩＦ 差動部、ＱＱ 出力部、
ＯＰＲ 演算増幅器領域、ＣＣＲ キャパシタ領域、ＳＷＲ スイッチ素子領域、
ＲＰＲ 位相補償用抵抗回路領域、ＶＲＲ 可変抵抗回路領域、
ＮＥＧ サミングノード、ＬＮＥＧ サミングノードライン、
ＣＳ サンプリング用キャパシタ、ＣＡ 補助キャパシタ、ＣＰ 位相補償用キャパシタ
【特許請求の範囲】
【請求項１】
演算増幅器と、
サンプルホールド回路の入力ノードと、接続ノードとの間に設けられたサンプリング用スイッチ素子と、
前記接続ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられたサンプリング用キャパシタと、
前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、
前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子と、
前記サンプリング用キャパシタの前記サミングノード側の端子と前記演算増幅器の前記出力端子との間に設けられた位相補償用抵抗素子と、
を含むことを特徴とするサンプルホールド回路。
【請求項２】
請求項１において、
前記サミングノードと第１の電源との間に設けられる補助キャパシタを含むことを特徴とするサンプルホールド回路。
【請求項３】
請求項１において、
前記位相補償用抵抗素子は、
前記サンプリング用キャパシタの前記サミングノード側の端子と前記サミングノードとの間に設けられることを特徴とするサンプルホールド回路。
【請求項４】
請求項３において、
前記サンプリング用キャパシタの前記サミングノード側端子と第１の電源との間に設けられる補助キャパシタを含むことを特徴とするサンプルホールド回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記演算増幅器の出力端子とサンプルホールド回路の出力ノードとの間に設けられ、その抵抗値が可変に設定される可変抵抗回路を含むことを特徴とするサンプルホールド回路。
【請求項６】
請求項５において、
前記サンプルホールド回路は電気光学パネルを駆動するドライバに設けられ、
前記可変抵抗回路は、
前記サンプルホールド回路が駆動する前記電気光学パネルのデータ線の容量に応じて、前記抵抗値が可変に設定されることを特徴とするサンプルホールド回路。
【請求項７】
請求項５又は６において、
前記可変抵抗回路は、前記サンプルホールド回路の前記出力ノードと前記演算増幅器の前記出力端子との間に設けられた複数のトランジスタを含み、
前記複数のトランジスタのオン・オフを設定することで、前記抵抗値が可変に設定されることを特徴とするサンプルホールド回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記演算増幅器はＡＢ級の演算増幅器であることを特徴とするサンプルホールド回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
第１の方向に直交する方向を第２の方向とした場合に、前記演算増幅器が設けられる演算増幅器領域と、前記サンプリング用スイッチ素子、前記帰還用スイッチ素子、及び前記フリップアラウンド用スイッチ素子が設けられるスイッチ素子領域と、前記サンプリング用キャパシタが設けられるキャパシタ領域とが、前記第２の方向に沿って配置されることを特徴とするサンプルホールド回路。
【請求項１０】
請求項９において、
前記スイッチ素子領域と前記演算増幅器領域との間に前記位相補償用抵抗素子が設けられていることを特徴とするサンプルホールド回路。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記帰還用スイッチ素子は、
前記サミングノードのラインであるサミングノードラインがそのドレインに電気的に接続される帰還用Ｐ型トランジスタと、
前記サミングノードラインがそのドレインに電気的に接続される帰還用Ｎ型トランジスタを含み、
前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのドレインコンタクトと、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのソースコンタクトとの間の領域に、シールドパターンが形成されることを特徴とするサンプルホールド回路。
【請求項１２】
請求項１乃至１１のいずれかに記載のサンプルホールド回路を含み、電気光学パネルを駆動することを特徴とするドライバ。
【請求項１３】
請求項１２に記載のドライバを含むことを特徴とする電気光学装置。
【請求項１４】
請求項１３に記載の電気光学装置を含むことを特徴とする電子機器。
【請求項１】
演算増幅器と、
サンプルホールド回路の入力ノードと、接続ノードとの間に設けられたサンプリング用スイッチ素子と、
前記接続ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられたサンプリング用キャパシタと、
前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、
前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子と、
前記サンプリング用キャパシタの前記サミングノード側の端子と前記演算増幅器の前記出力端子との間に設けられた位相補償用抵抗素子と、
を含むことを特徴とするサンプルホールド回路。
【請求項２】
請求項１において、
前記サミングノードと第１の電源との間に設けられる補助キャパシタを含むことを特徴とするサンプルホールド回路。
【請求項３】
請求項１において、
前記位相補償用抵抗素子は、
前記サンプリング用キャパシタの前記サミングノード側の端子と前記サミングノードとの間に設けられることを特徴とするサンプルホールド回路。
【請求項４】
請求項３において、
前記サンプリング用キャパシタの前記サミングノード側端子と第１の電源との間に設けられる補助キャパシタを含むことを特徴とするサンプルホールド回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記演算増幅器の出力端子とサンプルホールド回路の出力ノードとの間に設けられ、その抵抗値が可変に設定される可変抵抗回路を含むことを特徴とするサンプルホールド回路。
【請求項６】
請求項５において、
前記サンプルホールド回路は電気光学パネルを駆動するドライバに設けられ、
前記可変抵抗回路は、
前記サンプルホールド回路が駆動する前記電気光学パネルのデータ線の容量に応じて、前記抵抗値が可変に設定されることを特徴とするサンプルホールド回路。
【請求項７】
請求項５又は６において、
前記可変抵抗回路は、前記サンプルホールド回路の前記出力ノードと前記演算増幅器の前記出力端子との間に設けられた複数のトランジスタを含み、
前記複数のトランジスタのオン・オフを設定することで、前記抵抗値が可変に設定されることを特徴とするサンプルホールド回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記演算増幅器はＡＢ級の演算増幅器であることを特徴とするサンプルホールド回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
第１の方向に直交する方向を第２の方向とした場合に、前記演算増幅器が設けられる演算増幅器領域と、前記サンプリング用スイッチ素子、前記帰還用スイッチ素子、及び前記フリップアラウンド用スイッチ素子が設けられるスイッチ素子領域と、前記サンプリング用キャパシタが設けられるキャパシタ領域とが、前記第２の方向に沿って配置されることを特徴とするサンプルホールド回路。
【請求項１０】
請求項９において、
前記スイッチ素子領域と前記演算増幅器領域との間に前記位相補償用抵抗素子が設けられていることを特徴とするサンプルホールド回路。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記帰還用スイッチ素子は、
前記サミングノードのラインであるサミングノードラインがそのドレインに電気的に接続される帰還用Ｐ型トランジスタと、
前記サミングノードラインがそのドレインに電気的に接続される帰還用Ｎ型トランジスタを含み、
前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのドレインコンタクトと、前記帰還用Ｐ型トランジスタ、前記帰還用Ｎ型トランジスタのソースコンタクトとの間の領域に、シールドパターンが形成されることを特徴とするサンプルホールド回路。
【請求項１２】
請求項１乃至１１のいずれかに記載のサンプルホールド回路を含み、電気光学パネルを駆動することを特徴とするドライバ。
【請求項１３】
請求項１２に記載のドライバを含むことを特徴とする電気光学装置。
【請求項１４】
請求項１３に記載の電気光学装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−５０５６３（Ｐ２０１０−５０５６３Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１１０６８（Ｐ２００８−２１１０６８）
【出願日】平成２０年８月１９日（２００８．８．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月１９日（２００８．８．１９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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