シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタおよびその製造方法
【課題】異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタおよびその製造方法を提供する。
【解決手段】(a)シリコン基板、下部酸化膜、シリコン及びハードマスクを順次に形成する段階と、(b)前記マスクパターンをマスクとしてチャネルが形成されるシリコンフィンと、ソース/ドレーン領域が形成されるシリコンパターンとを形成して、チャネルの形成のため、所定の厚さのシリコンを異方性エッチングして、シリコンフィン間を連結するシリコンボディを形成する段階と、(c)アクティブマスクを利用してシリコン薄膜を部分的にエッチングし、素子からソース/ドレーン領域を分離させる段階と、(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクとを順次に堆積して、ゲート領域を形成する段階とを含む。
【解決手段】(a)シリコン基板、下部酸化膜、シリコン及びハードマスクを順次に形成する段階と、(b)前記マスクパターンをマスクとしてチャネルが形成されるシリコンフィンと、ソース/ドレーン領域が形成されるシリコンパターンとを形成して、チャネルの形成のため、所定の厚さのシリコンを異方性エッチングして、シリコンフィン間を連結するシリコンボディを形成する段階と、(c)アクティブマスクを利用してシリコン薄膜を部分的にエッチングし、素子からソース/ドレーン領域を分離させる段階と、(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクとを順次に堆積して、ゲート領域を形成する段階とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電界効果トランジスタ製造方法及びその構造に関し、より詳しくはお互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ製造方法とその製造方法によって製作された電界効果トランジスタに関する。
【背景技術】
【0002】
現在、半導体素子の価格を低くして性能を高める試みにおいて、半導体素子大きさは、ムーアの法則によって持続的な縮小を繰り返し、半導体ICの高集積ができるようになった。
【0003】
しかし、素子のチャネル長が100nm以下で縮まることによって従来の電界効果トランジスタはチャネルの電位がゲートだけではなくドレーンによっても制御され、それにより、素子がオフ状態でもソースとドレーンの間で漏洩電流が大きく流れる現象が現われるようになる。
【0004】
このような短チャネル効果を低減させるために、チャネルとしてSOIウェーハの薄いシリコン薄膜のボディを利用するUTB(Ultra−Thin body)トランジスタ構造と、二つ以上のゲートを利用するトランジスタ構造とが提案された。薄い薄膜チャネルを利用する場合、空乏蓄積(デプレッションチャージ)とキャパシタンスの影響が低下し、それにより、追加的なチャネルのドーピングなしに短チャネル効果を効果的に減らすことができる。これにより、不純物散乱による移動度低下の問題を低減させることができる。
【0005】
ダブルゲート構造は従来のSOI(silicon−on−insulator)CMOS(Complementary Metal Oxide Semiconductor)の工程方法によって製造されるシリコン薄膜電界効果トランジスタである。この構造では、基板に垂直に形成されたシリコンチャネルの両側にゲートを配置させることによってチャネルが形成され、ゲート電圧のチャネル電位を制御する能力が高まり、漏洩電流が減る。
【0006】
以後、ウェーハ間の素子特性のばらつきを低下させ、効果的な素子間絶縁を備えたフィン型電界効果トランジスタ構造及び製造方法、および、フィン型電界効果トランジスタの熱伝達の問題を解決するためにSOI基板の代わりにバルク基板を利用したオメガフィン型電界効果トランジスタ(body−tied omega FinFET)構造及び製造方法が開発されて来た。
【0007】
シリコンチャネルの電位をチャネルの上にある一つのゲート電極で制御する2次元構造代わりに、チャネルの上/下または両面にゲートを位置させて、ゲート電圧によるチャネル電位を制御する能力を最大化させ、薄いシリコンフィンを利用する3次元構造の二重ゲートまたは多重ゲート構造のトランジスタが提案されて来た。
【0008】
しかし、このようなフィン形状のチャネルを利用した3次元構造の垂直型ゲートの場合、チャネルは、100が示す結晶方向(crystal orientation)を持つシリコンボディに形成される水平型トランジスタと異なり、110が示す結晶方向を持つサイドウォールに形成される。電子の移動度は100が示す面で最大値を示し、111、110が示す面の順でその値が小さくなって、ホール(hole)の移動度は110が示す面で最大値を示し、111、100が示す面の順でその値が小さくなるようになる。
【0009】
その結果、110が示す面にチャネルが形成されるN型のフィン型電界効果トランジスタの場合は、チャネルが100の示す面に形成される場合に比べて低い移動度、電流値を持つようになる。また、フィン型電界効果トランジスタは、素子のレイアウト時においてチャネル幅を修正することが複雑であるという点で問題がある。
【0010】
この問題を解決する試みにおいて、従来のSOIトランジスタ製作工程と類似した製作工程によって簡単に製造される、シリコンフィンとシリコンボディを有する電界効果トランジスタが提案された。
【0011】
以下、 従来の技術によるシリコン薄膜電界効果トランジスタ形成方法を図面を参照して概略的に説明してその問題点を説明する。
【0012】
図1は従来技術によるゲートをフィンの両側に形成する方法によるフィン型電界効果トランジスタ製造方法を順次に示す工程の斜視図である。
【0013】
図1に示すように、シリコンで構成されたSOI基板101、下部酸化膜102、下部酸化膜上のシリコン103a及びシリコン103a上にハードマスク104aを形成する(100A)。
【0014】
リソグラフィを利用してシリコンチャネルパターンを形成する(100B)。
【0015】
酸化とエッチングを利用してフィン幅を所定の幅以下に減らす(100C)。
【0016】
ゲート107の誘電膜とゲート107の物質を成長させるか堆積した後、ゲート領域はパターン化され、イオン注入が行われ、ソース/ドレーンのエクステンション領域を形成する(100D)。
【0017】
ゲート107の両側にスペーサ108を形成した後、イオン注入によってソース/ドレーン領域を形成する(100E)。
【0018】
セルフアラインシリサイド(self−aligned silicide)によって、電極109を形成してフィン型電界効果トランジスタを製作する(100F)。
【0019】
このような方法による素子は電流値を増加させるためには素子のチャネル幅(width)を増加させなければならないので広い面積を要するという欠点がある。また、別の問題として、素子のチャネル幅レイアウト補正が複雑であるという短所がある。
【0020】
図2は、従来技術により、バルク基板を利用してウェーハ間素子の特性ばらつきを減らして効果的に素子間絶縁を行うフィン型電界効果トランジスタを製作する方法を示した工程の断面図である。
図2に示すように、バルクウェーハ203aにハードマスクブロッキング層202aとハードマスクキャップ層201aを堆積する(200A)。
【0021】
堆積した後、光学リソグラフィを利用してフィンパターンをパターニングして、ハードマスクブロッキング層202bとハードマスクキャップ層201bとからなるフィンパターンを形成する(200B)。
【0022】
パターニングされたハードマスクキャップ層201bとフィン高さコントロール層とを使用して、バルクシリコン基板203cは、所望の深さまで異方性エッチングされ、フィンの高さを調節する(200C)。
【0023】
酸化の間、シリコンチャネルとフィンの間の基板の成長速度を調節するために、シリコンチャネルはハードマスクブロッキング層に覆われ、イオン注入され、フィンの間のダメージ層204を形成する(200D)。
【0024】
酸化によって、異なる厚さを備えた酸化膜205を形成し、エッチングによって、シリコンチャネル側面に成長した酸化膜がとり除かれて、シリコンチャネル206を形成する(200E)。
【0025】
ゲート誘電膜207とゲート物質を成長させるか堆積することによって、バルク基板上にフィン型電界効果トランジスタを製作する(200F)。
【0026】
本構造は、フィンの高さの調節のための重イオンの注入によってダメージを受ける高さコントロール層を利用するため、従来のSOI基板を利用する場合に比べて正確なシリコンチャネル高さを調節しにくいという問題がある。
【0027】
また電流値を増加させるためには素子のチャネル幅を増加させなければならないので必要な面積が広いという問題がある。さらには、素子のレイアウトにおいて、チャネル幅補正が複雑であるという問題がある。
図3は従来技術によるフィン型電界効果トランジスタの熱伝達の問題を解決するためにバルク基板を利用したオメガフィン型電界効果トランジスタ製造方法を示した工程の断面図である。
トレンチ工程を利用してシリコン基板上にシリコンチャネルを形成した後、酸化とエッチングを利用してチャネルとソース/ドレーン領域が形成されるフィンの幅を調節する(300A)。
【0028】
酸化膜を成長させ、窒化膜を堆積する(300B)。
【0029】
化学気相成長(CVD)を利用して酸化膜を堆積する(300C)。
【0030】
窒化膜をエッチングストップ層として利用してCMP(chemical−mechanical polishing)を実施する(300D)。
【0031】
窒化膜をウェットエッチングした後イオン注入をすることで、臨界電圧を調節することができるようにする(300E)。
【0032】
ゲート誘電膜とゲート物質を成長させるか堆積することで、バルク基板上にオメガフィン型電界効果トランジスタを製作する(300F)。
【0033】
この構造は、フィンの高さ調節のためにトレンチ工程を利用するため、従来のSOI基板を利用する場合に比べて、正確なシリコンチャネル高さを調節しにくいという問題がある。
【0034】
また、電流値を増加させるためには素子のチャネル幅を増加させなければならないので広い面積を要するという欠点がある。また、別の問題として、素子のチャネル幅レイアウト補正が複雑であるという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【0035】
前記の問題点を解決するための本発明の目的は、シリコンフィンと、そのシリコンフィンと異なる方向を有するシリコンボディとからなるチャネルを有し、所定の厚さへのシリコンのエッチングまたは選択的なエピタキシャル成長によってシリコンフィンとシリコンボディとが形成される、電界効果トランジスタを製造する方法を提供することにある。
【0036】
また、本発明の他の目的は、前記の電界効果トランジスタの製造方法を利用して、電流値を増加させ、素子のレイアウトにおいてチャネル幅補正が簡単にできる電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【0037】
上述した目的を果たすため、本発明の第1実施形態に係る、シリコンフィンとシリコンボディとがチャネルに形成された電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板の上にハードマスクパターンを形成する段階と、(b)マスクとしてのマスクパターンを使用してシリコン薄膜を所定の厚さまで異方性エッチングして、チャネルが形成されるシリコンフィンとソース/ドレーン領域が形成されるシリコンとが形成されるだけでなく、チャネル形成のためにシリコンフィン間を互いに連結するシリコンボディが形成される段階と、(c)アクティブマスクを使用してシリコン薄膜の部分的なエッチングによりソース/ドレーンと素子の間を互いに絶縁させる段階と、(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0038】
また、本発明の第2実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板の上にハードマスクを形成する段階と、(b)アクティブマスクを利用してシリコン薄膜の部分的なエッチングによりソース/ドレーンと素子の間を互いに絶縁させる段階と、(c)マスクとしてのマスクパターンを使用してシリコン薄膜を所定の厚さまで異方性エッチングして、チャネルが形成されるシリコンフィンとソース/ドレーン領域が形成されるシリコンとが形成されるだけでなく、チャネル形成のためにシリコンフィン間を互いに連結するシリコンボディが形成される段階と、(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0039】
また、本発明の第3実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板を形成する段階と、(b)前記シリコンの上にエッチング選択度が高い材料による物質で膜を形成した後、マスクを利用してその薄膜をエッチングしてシリコンフィンが形成されるべき部分を形成する段階と、(c)その部分に、シリコンの選択的なエピタキシャル成長によってシリコンフィンを形成する段階と、(d)アクティブマスクを利用してシリコン薄膜の部分的なエッチングを通じてソース/ドレーンと素子の間を分離させる段階と、(e)前記のシリコンチャネル周りにゲート誘電膜を成長させてゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0040】
また、本発明の第4実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板を形成する段階と、(b)アクティブマスクを利用してシリコン薄膜の部分的なエッチングを行い、ソース/ドレーンと素子の間を互いに分離させる段階と、(c)前記シリコンの上にエッチング選択度が高い材料による物質で膜を形成した後、マスクを利用してその薄膜をエッチングしてシリコンフィンが形成されるべき部分を形成する段階と、(d)その部分に、シリコンの選択的なエピタキシャル成長によってシリコンフィンを形成する段階と、(e)アクティブマスクを利用してシリコン薄膜の部分的なエッチングを通じてソース/ドレーンと素子の間を分離させ、ゲート領域を形成する段階と、を有する。
【0041】
また、本発明の第5実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン基板を含む基板を形成する段階と(b)シリコン薄膜上にハードマスクを形成し、そのハードマスク上にポリシリコンパターンを形成し、それによって得られる構造の上に、エッチング選択度が高い物質でできた膜を堆積し、そのエッチング選択度が高い膜をエッチングして、ポリシリコンの両側にサイドウォールを形成する段階と、(c)ハードマスクと、ポリシリコンと、シリコン薄膜とをエッチングして、下部酸化膜を露出させ、シリコンフィンを形成するマスクとしてのサイドウォールと素子とを互いに分離する段階と、(d)そのサイドウォールとハードマスクを使用して、シリコン薄膜を異方性エッチングし、シリコンフィン間に薄いシリコンボディを残すようにシリコン薄膜のエッチング厚さを制御しながら、チャネルが形成されるべきシリコンフィンを形成する段階と、(e)シリコンチャネル周りにゲート誘電膜を成長させてゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0042】
また、本発明の第6実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板を形成する段階と、(b)シリコン薄膜上にハードマスクを形成し、そのハードマスク上にポリシリコンパターンを形成し、それによって得られる構造の上に、エッチング選択度が高い物質でできた膜を堆積し、そのエッチング選択度が高い膜をエッチングして、ポリシリコンパターン上にサイドウォールを形成する段階と、(c)ハードマスクと、ポリシリコンと、シリコン薄膜とをエッチングして、埋められていた酸化膜を露出させ、シリコンフィンを形成するマスクとしてのサイドウォールと素子とを互いに分離する段階と、(d)そのサイドウォールとハードマスクを使用して、シリコン薄膜を異方性エッチングし、シリコンフィン間に薄いシリコンボディを残り、かつ、シリコンフィンとシリコンボディとが互いに分離するように、シリコン薄膜のエッチング厚さを制御しながら、チャネルが形成されるべきシリコンフィンを形成する段階と、(e)シリコンチャネル周りにゲート誘電膜を成長させてゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0043】
また、本発明に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタは、第1実施形態ないし第6実施形態による方法によって製作される。
【発明の効果】
【0044】
本発明によるお互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法によれば、特性が改善した素子を容易に製作することができ、半導体素子の大きさを継続的に低減させることができる。
【0045】
また、現在の半導体工程を利用した非常に実用的な技術であるとともに、従来のフィン型電界効果トランジスタの性能において問題として指摘される、低電流値である点と、素子のレイアウト上チャネル幅の補正が困難である点とを解決することが可能になる。
【0046】
また、半導体素子の大きさを継続的に低減させることができるため、今後の半導体産業発展に貢献することができるようになる。
【発明を実施するための最良の形態】
【0047】
以下、本発明に係る、お互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法の望ましい実施形態を添付した図面を参照して詳しく説明する。本実施形態ではSOI基板に関して説明するものの、シリコンを含む基板、たとえば、シリコンバルク基板、ストレインドシリコン(Strainedsilicon)基板またはSiGe基板などを利用することも可能であり、SOI基板の場合と同一の工程をとることができる。
[第1実施形態]
【0048】
図4aは本発明の一つの実施形態によるシリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した、工程の斜視図である。
【0049】
先ず、SOI基板には、シリコン基板401、下部酸化膜402、そして下部酸化膜402上のシリコン薄膜403及びハードマスク404が形成される。シリコン薄膜403上において、ハードマスク404は、後に行われるシリコン薄膜に対するシリコン異方性または等方性エッチングの時にエッチングされない物質で構成される(400A)。
【0050】
ここで、シリコン基板401、下部酸化膜402、シリコン薄膜403を有するSOI基板の代わりに、シリコンバルク基板上にハードマスク404を形成することもできる。
【0051】
次に、マスクとしてマスクパターン404を使用してシリコン薄膜403を異方性エッチングすることで、チャネルが形成されるシリコンフィン403bとソース/ドレーン領域が形成されるシリコン領域のパターン403aを形成する。また所定厚さのシリコン薄膜403を異方性エッチングして、チャネルが形成されるシリコンボディを形成する(400B)。すなわち、薄いシリコンボディ403cがフィン間に残っているように、エッチングされるシリコン薄膜403の厚みが調節される。
【0052】
ここで、シリコンボディを形成するために一定厚さのシリコン薄膜403を異方性エッチングした後、エッチングされたシリコン表面を平坦化するか、コーナー効果の減少のために水素アニーリング(hydrogen annealing)を実行する段階をさらに含めてもよい。
【0053】
また、シリコンフィン間に所定厚さのシリコンボディを残しておくことで、シリコンフィンとシリコンボディがお互いに異なる結晶方向を持つようになる。チャネルとしてのこのような面を利用して電流を極大化させることができる。
【0054】
また、シリコンフィン間に所定厚さのシリコンボディを残しておくことで、得られた素子のチャネル幅が増加され、または、素子のチャネル幅を容易に補正することが確実になる。
【0055】
また、シリコンフィン間に所定厚さのディスクリートのシリコンボディを残しておくことで、素子のチャネル幅が増加し、シリコンフィンと異なる向きを持つシリコンボディによって形成されたチャネルを流れる電流が増加し、さらに、素子のチャネル幅を容易に補正することが確実になる。
【0056】
次に、アクティブマスク405を利用してシリコン薄膜の部分的なエッチングを行って、ソース/ドレーン領域と素子間を分離させる(400C)。
【0057】
この時、マスクパターンはとり除かれ、下部酸化膜402上に薄いシリコン薄膜403が残る。
【0058】
下部酸化膜402上のシリコン薄膜403の部分的エッチングは、アクティブマスクを利用した異方性または等方性エッチングにより実行するようにする。
【0059】
次に、前記シリコン薄膜403のチャネル周りにゲート誘電膜406を成長させ、得られた構造の上にゲート物質407とゲートマスク408を順次に堆積した後、ゲート領域を形成する(400D)。
【0060】
この時、ゲートとして、シリコンフィンの各々の少なくとも2つの面を覆う多重ゲートが形成される。
【0061】
このような過程によって、シリコンフィンとシリコンボディとがチャネルの形成のために設けられる電界効果トランジスタを製作するのが可能になる。
[第2実施形態]
【0062】
本発明の第2実施形態が第1実施形態と異なるのは、アクティブマスク405を利用してシリコンボディのエッチングして、ソース/ドレーン領域及び素子間の分離する段階(400C)を実行した後、ハードマスク404を利用してシリコンフィンを形成する段階(400B)実行する点である。
【0063】
各工程は第1実施形態と等しいので、第2実施形態の図面は省略する。
図4bは、図4aに示す製造方法によって製作された素子のa−a'での断面図である。
【0064】
図4bに示すように、a−a'の断面図は、シリコンフィンとシリコンボディがチャネルとして設けられていることを示し、シリコンフィンの向きは110、シリコンボディの向きは100であることを示す。
【0065】
本発明の一つの実施形態によるNMOSの場合、向き110であるシリコンフィンでの電子の移動度による電流減少は、シリコンボディにおける素子のチャネル幅が増加した効果だけで補償されるのではなく、シリコンボディの向きに起因する移動度増加によっても補償される。
【0066】
また、PMOSの場合、向き110でのホールの移動度がシリコンボディの100の向きの値より大きいので、シリコンボディの向きによる電流値増加の利点は消失するが、素子のチャネル幅が増加した効果によって電流は補償される。
[第3実施形態]
【0067】
図5は本発明の他の実施形態による、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタを製作する方法を順次に示した、工程の断面図である。
【0068】
先ず、シリコン基板501、下部酸化膜502、そして下部酸化膜502上のシリコン薄膜503を有するSOI基板が設けられる(500A)。
ここで、シリコン基板501、下部酸化膜502、シリコン薄膜503を有するSOI基板の代わりに、シリコンバルク基板を使用することもできる。
【0069】
次に、前記シリコン薄膜503上に酸化膜504を形成した後、マスクを利用してシリコンフィンが形成される部位をエッチングしてパターニングする(500B)。
【0070】
ここで、シリコンフィンの形成のために酸化膜以外の物質(酸化膜以外の窒化膜のような、エッチング選択性が高い物質)を堆積または成長させた後マスクを利用してエッチングすることができる。
【0071】
次に、シリコンの選択的なエピタキシャル成長を利用してシリコンフィン503aを形成する(500C)。
【0072】
ここで、 シリコンボディ503b上にシリコンフィン503aを形成させて、シリコンフィン503aとシリコンボディ503bがお互いに異なる結晶方向を持つようにする。このような面をチャネルとして利用して電流を最大化させることができる。
【0073】
また、シリコンボディ上にシリコンフィンを形成させて、素子のチャネル幅が増加し、または、素子のレイアウトにおいてチャネル幅を容易に補正できることが確実となる。
【0074】
次に、酸化膜504をとり除いて、アクティブマスク505を利用してシリコン薄膜の部分的なエッチングを行い、ソース/ドレーン領域と素子とを分離させる(500D)。
【0075】
ここで、酸化膜504をとり除いた後、露出したシリコン表面を平坦化するか、コーナー効果の減少のために水素アニーリングを実行する段階をさらに含めてもよい。
【0076】
前記下部酸化膜502上のシリコン薄膜503の部分的なエッチングは、アクティブマスクを利用した異方性または等方性エッチングによって実行するようにする。
次に、シリコンチャネル周りにゲート誘電膜506を成長させ、ゲート誘電膜507とゲートマスク508とを順に堆積して、ゲート領域を形成する(500E)。
【0077】
この時、シリコンフィンの各々の少なくとも2つの面を覆う多重ゲートが形成される。
【0078】
このような過程によって、本発明の第3他の実施形態に係る、シリコンフィンとボディとでチャネルを形成する電界効果トランジスタを製作することが可能になる。
[第4実施形態]
【0079】
本発明の第4実施形態が第3実施形態と異なるのは、アクティブマスク505を利用してシリコンボディをエッチングし、ソース/ドレーン領域と素子とを分離する段階(500D)を先に実行した後、前記シリコン薄膜503上に酸化膜504を形成し、マスクを利用して酸化膜504をシリコンフィンが形成される部分までエッチングした後、選択的なエピタキシャル成長によってシリコンフィンを形成する段階(500C)を実行する点である。従って、本実施形態を説明する図面は省略する。
[第5実施形態]
【0080】
図6は、本発明の第5実施形態に係る、お互いに異なる向きを持つシリコンフィンとボディとからなるチャネルを有する電界効果トランジスタを製作する方法を順次に示した、工程の斜視図である。本実施形態では、スペーサ(spacer)を利用してシリコンフィンが形成される。
【0081】
SOI基板はシリコン基板601、下部酸化膜602、 そして下部酸化膜602上のシリコン603からなる。このような基板の上にハードマスク604を形成する(600A)。ハードマスク604は、シリコンの異方性エッチングの時にエッチングされない物質で構成されるのが望ましい。
【0082】
ハードマスク604上にポリシリコン605をパターニングして形成することで、後にスペーサリソグラフィ(spacer lithography)を利用したシリコンフィンを形成できるようにする(600B)。
【0083】
パターニングされたポリシリコンパターン605の両側に、酸化膜606の堆積及びエッチングを通じてサイドウォールを形成する(600C)。
【0084】
次いで、ハードマスク604をエッチングしてシリコン603が露出するようにする(600D)。
【0085】
シリコンフィン形成のために、ポリシリコン605をとり除いて、この時、シリコン603も同時にエッチングされ、下部酸化膜602も露出するようにする(600E)。
【0086】
シリコンフィン形成のために、ハードマスク604を一部エッチングする(600F)。
シリコンフィン形成のために、マスクとしてサイドウォール606とハードマスク604を使用してシリコン薄膜603を異方性エッチングし、後でチャネルが形成されるシリコンフィンが形成できるようにする(600G)。ハードマスク604を一部エッチングする(600F)。
この時、エッチングされるシリコン薄膜の厚さは、薄いシリコンボディ603bがシリコンフィン603a間に残るように調節される。
【0087】
酸化膜のサイドウォール606とハードマスク605をとり除いた後、ゲート誘電膜607がシリコンフィンとシリコンボディ上に成長させる(600H)。
【0088】
ゲート誘電膜607を成長させた後、得られた構造の上にゲート物質608とゲートマスク609とを順に堆積してゲート領域を形成する(600I)。この時、マスク609は、ゲート物質の異方性エッチングの時にエッチングされない物質で構成するのが望ましい。
[第6実施形態]
【0089】
図7は、第6実施形態に係る、お互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタを製作する方法を順次に示した、工程の斜視図である。本実施形態では、シリコンフィンとシリコンボディとが分離される。
【0090】
先ず、図4a及び図6に示す方法のいくつかの段階が実行される。すなわち、図4aの400Aおよび400Bの段階、及び、図6の600A〜600Gの段階が実行される(700A)。
【0091】
ここで、シリコンフィン703bとシリコンボディ703aを形成される段階で、シリコンフィン703aとシリコンボディ703bとが分離されるように、エッチング条件が調節される。そして、ゲート誘電膜707をシリコンフィンとシリコンボディ上で成長させる(700B)。
【0092】
ゲート誘電膜707を成長させた後、得られた構造の上にゲート物質708とゲートマスク709とを順に堆積させて、ゲート領域を形成することで、電界効果トランジスタを製作する。この時、マスク709は、ゲート物質に対する以後の異方性エッチングの時にエッチングされない物質で構成される。
【0093】
図8は本発明の一つの実施形態による電界効果トランジスタの電流-電圧特性を従来の電界効果トランジスタの電流-電圧特性と比べたグラフである。
【0094】
図8の(a)はシミュレーションを利用し、シリコンフィンをチャネルとして利用する従来の電界効果トランジスタと、シリコンフィンとシリコンボディをチャネルとして利用する、本発明の一つの実施形態による電界効果トランジスタとのドレーン電流-ゲート電圧のグラフを比べた結果である。
【0095】
図8の(b)はシミュレーションを利用し、シリコンフィンをチャネルとして利用する従来の電界効果トランジスタと、シリコンフィンとシリコンボディをチャネルとして利用する、本発明の一つの実施形態による電界効果トランジスタとのドレーン電流-ドレーン電圧のグラフを比べた結果である。
【0096】
図8(a)および図8(b)から、シリコンフィンとシリコンボディとをチャネルとして利用する電界効果トランジスタの電流値が、シリコンフィンをチャネルとして利用する従来の電界効果トランジスタに比べて増加することを確認することができる。
【0097】
また、シリコンボディの向きによる効果を考慮した場合には、本発明の一つの実施形態によるシリコンフィンとシリコンボディとからなるチャネルを利用するトランジスタ構造の電流値はさらに増加するであろう。
【0098】
図9は本発明の一つの実施形態による電界効果トランジスタのチャネル幅を従来のチャネル幅と比べるための断面図である。
【0099】
図9aはシリコンフィンをチャネルとして利用する従来の電界効果トランジスタのゲートでの断面図で、図9bはシリコンフィンとシリコンボディとをチャネルとして利用する、本発明の一つの実施形態による電界効果トランジスタのゲートでの断面図である。
【0100】
先ず、それぞれのパラメータを定義すると、Wfinはシリコンフィンの幅を示し、hfinはシリコンフィンの高さを示し、Wutbはシリコンボディの幅を示し、hutbはシリコンボディの高さを示し、Wtはシリコンボディのエクステンション幅を示す。
【0101】
シリコンフィンをチャネルとして利用する従来の構造のチャネル幅は、2Wfin+4hfinで示され、シリコンフィンとシリコンボディをチャネルとして利用する本発明の一つの実施形態の構造のチャネル幅は2Wfin+4hfin−2hutb+Wutb+2Wtで示される。シリコンフィンとシリコンボディをチャネルとして利用する本発明の構造のチャネル幅が、シリコンフィンをチャネルとして利用する従来の構造より広く示される。
【0102】
また、素子のWfin、hutb、hfin、Wtは決まった値であるから、素子チャネル幅をレイアウトで補正する場合、シリコンフィンをチャネルとして利用する従来の構造の場合にはシリコンフィンの数による複雑な補正過程を必要とするが、シリコンフィンとシリコンボディとをチャネルとして利用する本発明の一つの実施形態による構造の場合、Wutbの変更で簡単に補正することができる。
【0103】
上述した本発明の技術的構成は、本発明が属する技術分野の当業者が本発明のその技術的思想や必須構成要素を変更せずとも他の具体的な形態で実施されることができるということを理解することができよう。
【0104】
以上で記述した実施形態はすべての面で例示的なことで限定的なのではないこととして理解されなければならず、本発明の範囲はこの詳細な説明よりは特許請求の範囲の記載に基づいて示され、特許請求の範囲の解釈及び範囲そしてその均等概念から導出されるすべての変更または変形された形態が本発明の範囲に含まれるものとして解釈されなければならない。
【図面の簡単な説明】
【0105】
【図1】従来技術によるゲートをフィン両方に形成する方法によるフィン型電界効果トランジスタ製造方法を順次に示した、工程の斜視図。
【図2】従来技術によるバルク基板を利用したフィン型電界効果トランジスタを製作する方法を示した、工程の断面図。
【図3】従来技術によるバルク基板を利用したオメガフィン型電界効果トランジスタを製作する方法を示した工程断面図。
【図4a】図4aは本発明の第1実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程斜視図。
【図4b】図4bは図4aに示す製造方法によって製作された素子のa−a'での断面図。
【図5】本発明の第3実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程断面図。
【図6】本発明の第5実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程断面図。
【図7】本発明の第6実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程断面図。
【図8】本発明の一つの実施形態による電界効果トランジスタの電流-電圧特性を従来の電界効果トランジスタの電流-電圧特性と比べたグラフ。
【図9a】本発明の一つの実施形態による電界効果トランジスタのチャネル幅を従来のチャネル幅と比べるための断面図である。
【図9b】本発明の一つの実施形態による電界効果トランジスタのチャネル幅を従来のチャネル幅と比べるための断面図である。
【符号の説明】
【0106】
101、401、501:基板
102、402、502:下部酸化膜
103a、403、503:シリコン
104a、404: ハードマスク
107、407、507: ゲート
108:スペーサ
109: 電極
201b:ハードマスクキャップ層
202a:ハードマスクブロッキング層
203a、203c:バルクウェーハ
204:ダメージ層
205:酸化膜
206:シリコンチャネル
207、406、506:ゲート誘電膜
405、505:アクティブマスク
408、508:ゲートマスク
504:酸化膜
【技術分野】
【0001】
本発明は電界効果トランジスタ製造方法及びその構造に関し、より詳しくはお互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ製造方法とその製造方法によって製作された電界効果トランジスタに関する。
【背景技術】
【0002】
現在、半導体素子の価格を低くして性能を高める試みにおいて、半導体素子大きさは、ムーアの法則によって持続的な縮小を繰り返し、半導体ICの高集積ができるようになった。
【0003】
しかし、素子のチャネル長が100nm以下で縮まることによって従来の電界効果トランジスタはチャネルの電位がゲートだけではなくドレーンによっても制御され、それにより、素子がオフ状態でもソースとドレーンの間で漏洩電流が大きく流れる現象が現われるようになる。
【0004】
このような短チャネル効果を低減させるために、チャネルとしてSOIウェーハの薄いシリコン薄膜のボディを利用するUTB(Ultra−Thin body)トランジスタ構造と、二つ以上のゲートを利用するトランジスタ構造とが提案された。薄い薄膜チャネルを利用する場合、空乏蓄積(デプレッションチャージ)とキャパシタンスの影響が低下し、それにより、追加的なチャネルのドーピングなしに短チャネル効果を効果的に減らすことができる。これにより、不純物散乱による移動度低下の問題を低減させることができる。
【0005】
ダブルゲート構造は従来のSOI(silicon−on−insulator)CMOS(Complementary Metal Oxide Semiconductor)の工程方法によって製造されるシリコン薄膜電界効果トランジスタである。この構造では、基板に垂直に形成されたシリコンチャネルの両側にゲートを配置させることによってチャネルが形成され、ゲート電圧のチャネル電位を制御する能力が高まり、漏洩電流が減る。
【0006】
以後、ウェーハ間の素子特性のばらつきを低下させ、効果的な素子間絶縁を備えたフィン型電界効果トランジスタ構造及び製造方法、および、フィン型電界効果トランジスタの熱伝達の問題を解決するためにSOI基板の代わりにバルク基板を利用したオメガフィン型電界効果トランジスタ(body−tied omega FinFET)構造及び製造方法が開発されて来た。
【0007】
シリコンチャネルの電位をチャネルの上にある一つのゲート電極で制御する2次元構造代わりに、チャネルの上/下または両面にゲートを位置させて、ゲート電圧によるチャネル電位を制御する能力を最大化させ、薄いシリコンフィンを利用する3次元構造の二重ゲートまたは多重ゲート構造のトランジスタが提案されて来た。
【0008】
しかし、このようなフィン形状のチャネルを利用した3次元構造の垂直型ゲートの場合、チャネルは、100が示す結晶方向(crystal orientation)を持つシリコンボディに形成される水平型トランジスタと異なり、110が示す結晶方向を持つサイドウォールに形成される。電子の移動度は100が示す面で最大値を示し、111、110が示す面の順でその値が小さくなって、ホール(hole)の移動度は110が示す面で最大値を示し、111、100が示す面の順でその値が小さくなるようになる。
【0009】
その結果、110が示す面にチャネルが形成されるN型のフィン型電界効果トランジスタの場合は、チャネルが100の示す面に形成される場合に比べて低い移動度、電流値を持つようになる。また、フィン型電界効果トランジスタは、素子のレイアウト時においてチャネル幅を修正することが複雑であるという点で問題がある。
【0010】
この問題を解決する試みにおいて、従来のSOIトランジスタ製作工程と類似した製作工程によって簡単に製造される、シリコンフィンとシリコンボディを有する電界効果トランジスタが提案された。
【0011】
以下、 従来の技術によるシリコン薄膜電界効果トランジスタ形成方法を図面を参照して概略的に説明してその問題点を説明する。
【0012】
図1は従来技術によるゲートをフィンの両側に形成する方法によるフィン型電界効果トランジスタ製造方法を順次に示す工程の斜視図である。
【0013】
図1に示すように、シリコンで構成されたSOI基板101、下部酸化膜102、下部酸化膜上のシリコン103a及びシリコン103a上にハードマスク104aを形成する(100A)。
【0014】
リソグラフィを利用してシリコンチャネルパターンを形成する(100B)。
【0015】
酸化とエッチングを利用してフィン幅を所定の幅以下に減らす(100C)。
【0016】
ゲート107の誘電膜とゲート107の物質を成長させるか堆積した後、ゲート領域はパターン化され、イオン注入が行われ、ソース/ドレーンのエクステンション領域を形成する(100D)。
【0017】
ゲート107の両側にスペーサ108を形成した後、イオン注入によってソース/ドレーン領域を形成する(100E)。
【0018】
セルフアラインシリサイド(self−aligned silicide)によって、電極109を形成してフィン型電界効果トランジスタを製作する(100F)。
【0019】
このような方法による素子は電流値を増加させるためには素子のチャネル幅(width)を増加させなければならないので広い面積を要するという欠点がある。また、別の問題として、素子のチャネル幅レイアウト補正が複雑であるという短所がある。
【0020】
図2は、従来技術により、バルク基板を利用してウェーハ間素子の特性ばらつきを減らして効果的に素子間絶縁を行うフィン型電界効果トランジスタを製作する方法を示した工程の断面図である。
図2に示すように、バルクウェーハ203aにハードマスクブロッキング層202aとハードマスクキャップ層201aを堆積する(200A)。
【0021】
堆積した後、光学リソグラフィを利用してフィンパターンをパターニングして、ハードマスクブロッキング層202bとハードマスクキャップ層201bとからなるフィンパターンを形成する(200B)。
【0022】
パターニングされたハードマスクキャップ層201bとフィン高さコントロール層とを使用して、バルクシリコン基板203cは、所望の深さまで異方性エッチングされ、フィンの高さを調節する(200C)。
【0023】
酸化の間、シリコンチャネルとフィンの間の基板の成長速度を調節するために、シリコンチャネルはハードマスクブロッキング層に覆われ、イオン注入され、フィンの間のダメージ層204を形成する(200D)。
【0024】
酸化によって、異なる厚さを備えた酸化膜205を形成し、エッチングによって、シリコンチャネル側面に成長した酸化膜がとり除かれて、シリコンチャネル206を形成する(200E)。
【0025】
ゲート誘電膜207とゲート物質を成長させるか堆積することによって、バルク基板上にフィン型電界効果トランジスタを製作する(200F)。
【0026】
本構造は、フィンの高さの調節のための重イオンの注入によってダメージを受ける高さコントロール層を利用するため、従来のSOI基板を利用する場合に比べて正確なシリコンチャネル高さを調節しにくいという問題がある。
【0027】
また電流値を増加させるためには素子のチャネル幅を増加させなければならないので必要な面積が広いという問題がある。さらには、素子のレイアウトにおいて、チャネル幅補正が複雑であるという問題がある。
図3は従来技術によるフィン型電界効果トランジスタの熱伝達の問題を解決するためにバルク基板を利用したオメガフィン型電界効果トランジスタ製造方法を示した工程の断面図である。
トレンチ工程を利用してシリコン基板上にシリコンチャネルを形成した後、酸化とエッチングを利用してチャネルとソース/ドレーン領域が形成されるフィンの幅を調節する(300A)。
【0028】
酸化膜を成長させ、窒化膜を堆積する(300B)。
【0029】
化学気相成長(CVD)を利用して酸化膜を堆積する(300C)。
【0030】
窒化膜をエッチングストップ層として利用してCMP(chemical−mechanical polishing)を実施する(300D)。
【0031】
窒化膜をウェットエッチングした後イオン注入をすることで、臨界電圧を調節することができるようにする(300E)。
【0032】
ゲート誘電膜とゲート物質を成長させるか堆積することで、バルク基板上にオメガフィン型電界効果トランジスタを製作する(300F)。
【0033】
この構造は、フィンの高さ調節のためにトレンチ工程を利用するため、従来のSOI基板を利用する場合に比べて、正確なシリコンチャネル高さを調節しにくいという問題がある。
【0034】
また、電流値を増加させるためには素子のチャネル幅を増加させなければならないので広い面積を要するという欠点がある。また、別の問題として、素子のチャネル幅レイアウト補正が複雑であるという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【0035】
前記の問題点を解決するための本発明の目的は、シリコンフィンと、そのシリコンフィンと異なる方向を有するシリコンボディとからなるチャネルを有し、所定の厚さへのシリコンのエッチングまたは選択的なエピタキシャル成長によってシリコンフィンとシリコンボディとが形成される、電界効果トランジスタを製造する方法を提供することにある。
【0036】
また、本発明の他の目的は、前記の電界効果トランジスタの製造方法を利用して、電流値を増加させ、素子のレイアウトにおいてチャネル幅補正が簡単にできる電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【0037】
上述した目的を果たすため、本発明の第1実施形態に係る、シリコンフィンとシリコンボディとがチャネルに形成された電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板の上にハードマスクパターンを形成する段階と、(b)マスクとしてのマスクパターンを使用してシリコン薄膜を所定の厚さまで異方性エッチングして、チャネルが形成されるシリコンフィンとソース/ドレーン領域が形成されるシリコンとが形成されるだけでなく、チャネル形成のためにシリコンフィン間を互いに連結するシリコンボディが形成される段階と、(c)アクティブマスクを使用してシリコン薄膜の部分的なエッチングによりソース/ドレーンと素子の間を互いに絶縁させる段階と、(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0038】
また、本発明の第2実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板の上にハードマスクを形成する段階と、(b)アクティブマスクを利用してシリコン薄膜の部分的なエッチングによりソース/ドレーンと素子の間を互いに絶縁させる段階と、(c)マスクとしてのマスクパターンを使用してシリコン薄膜を所定の厚さまで異方性エッチングして、チャネルが形成されるシリコンフィンとソース/ドレーン領域が形成されるシリコンとが形成されるだけでなく、チャネル形成のためにシリコンフィン間を互いに連結するシリコンボディが形成される段階と、(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0039】
また、本発明の第3実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板を形成する段階と、(b)前記シリコンの上にエッチング選択度が高い材料による物質で膜を形成した後、マスクを利用してその薄膜をエッチングしてシリコンフィンが形成されるべき部分を形成する段階と、(c)その部分に、シリコンの選択的なエピタキシャル成長によってシリコンフィンを形成する段階と、(d)アクティブマスクを利用してシリコン薄膜の部分的なエッチングを通じてソース/ドレーンと素子の間を分離させる段階と、(e)前記のシリコンチャネル周りにゲート誘電膜を成長させてゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0040】
また、本発明の第4実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板を形成する段階と、(b)アクティブマスクを利用してシリコン薄膜の部分的なエッチングを行い、ソース/ドレーンと素子の間を互いに分離させる段階と、(c)前記シリコンの上にエッチング選択度が高い材料による物質で膜を形成した後、マスクを利用してその薄膜をエッチングしてシリコンフィンが形成されるべき部分を形成する段階と、(d)その部分に、シリコンの選択的なエピタキシャル成長によってシリコンフィンを形成する段階と、(e)アクティブマスクを利用してシリコン薄膜の部分的なエッチングを通じてソース/ドレーンと素子の間を分離させ、ゲート領域を形成する段階と、を有する。
【0041】
また、本発明の第5実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン基板を含む基板を形成する段階と(b)シリコン薄膜上にハードマスクを形成し、そのハードマスク上にポリシリコンパターンを形成し、それによって得られる構造の上に、エッチング選択度が高い物質でできた膜を堆積し、そのエッチング選択度が高い膜をエッチングして、ポリシリコンの両側にサイドウォールを形成する段階と、(c)ハードマスクと、ポリシリコンと、シリコン薄膜とをエッチングして、下部酸化膜を露出させ、シリコンフィンを形成するマスクとしてのサイドウォールと素子とを互いに分離する段階と、(d)そのサイドウォールとハードマスクを使用して、シリコン薄膜を異方性エッチングし、シリコンフィン間に薄いシリコンボディを残すようにシリコン薄膜のエッチング厚さを制御しながら、チャネルが形成されるべきシリコンフィンを形成する段階と、(e)シリコンチャネル周りにゲート誘電膜を成長させてゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0042】
また、本発明の第6実施形態に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法は、(a)シリコン薄膜を含む基板を形成する段階と、(b)シリコン薄膜上にハードマスクを形成し、そのハードマスク上にポリシリコンパターンを形成し、それによって得られる構造の上に、エッチング選択度が高い物質でできた膜を堆積し、そのエッチング選択度が高い膜をエッチングして、ポリシリコンパターン上にサイドウォールを形成する段階と、(c)ハードマスクと、ポリシリコンと、シリコン薄膜とをエッチングして、埋められていた酸化膜を露出させ、シリコンフィンを形成するマスクとしてのサイドウォールと素子とを互いに分離する段階と、(d)そのサイドウォールとハードマスクを使用して、シリコン薄膜を異方性エッチングし、シリコンフィン間に薄いシリコンボディを残り、かつ、シリコンフィンとシリコンボディとが互いに分離するように、シリコン薄膜のエッチング厚さを制御しながら、チャネルが形成されるべきシリコンフィンを形成する段階と、(e)シリコンチャネル周りにゲート誘電膜を成長させてゲート物質とゲートマスクを順次に堆積した後、ゲート領域を形成する段階とを有する。
【0043】
また、本発明に係る、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタは、第1実施形態ないし第6実施形態による方法によって製作される。
【発明の効果】
【0044】
本発明によるお互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法によれば、特性が改善した素子を容易に製作することができ、半導体素子の大きさを継続的に低減させることができる。
【0045】
また、現在の半導体工程を利用した非常に実用的な技術であるとともに、従来のフィン型電界効果トランジスタの性能において問題として指摘される、低電流値である点と、素子のレイアウト上チャネル幅の補正が困難である点とを解決することが可能になる。
【0046】
また、半導体素子の大きさを継続的に低減させることができるため、今後の半導体産業発展に貢献することができるようになる。
【発明を実施するための最良の形態】
【0047】
以下、本発明に係る、お互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法の望ましい実施形態を添付した図面を参照して詳しく説明する。本実施形態ではSOI基板に関して説明するものの、シリコンを含む基板、たとえば、シリコンバルク基板、ストレインドシリコン(Strainedsilicon)基板またはSiGe基板などを利用することも可能であり、SOI基板の場合と同一の工程をとることができる。
[第1実施形態]
【0048】
図4aは本発明の一つの実施形態によるシリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した、工程の斜視図である。
【0049】
先ず、SOI基板には、シリコン基板401、下部酸化膜402、そして下部酸化膜402上のシリコン薄膜403及びハードマスク404が形成される。シリコン薄膜403上において、ハードマスク404は、後に行われるシリコン薄膜に対するシリコン異方性または等方性エッチングの時にエッチングされない物質で構成される(400A)。
【0050】
ここで、シリコン基板401、下部酸化膜402、シリコン薄膜403を有するSOI基板の代わりに、シリコンバルク基板上にハードマスク404を形成することもできる。
【0051】
次に、マスクとしてマスクパターン404を使用してシリコン薄膜403を異方性エッチングすることで、チャネルが形成されるシリコンフィン403bとソース/ドレーン領域が形成されるシリコン領域のパターン403aを形成する。また所定厚さのシリコン薄膜403を異方性エッチングして、チャネルが形成されるシリコンボディを形成する(400B)。すなわち、薄いシリコンボディ403cがフィン間に残っているように、エッチングされるシリコン薄膜403の厚みが調節される。
【0052】
ここで、シリコンボディを形成するために一定厚さのシリコン薄膜403を異方性エッチングした後、エッチングされたシリコン表面を平坦化するか、コーナー効果の減少のために水素アニーリング(hydrogen annealing)を実行する段階をさらに含めてもよい。
【0053】
また、シリコンフィン間に所定厚さのシリコンボディを残しておくことで、シリコンフィンとシリコンボディがお互いに異なる結晶方向を持つようになる。チャネルとしてのこのような面を利用して電流を極大化させることができる。
【0054】
また、シリコンフィン間に所定厚さのシリコンボディを残しておくことで、得られた素子のチャネル幅が増加され、または、素子のチャネル幅を容易に補正することが確実になる。
【0055】
また、シリコンフィン間に所定厚さのディスクリートのシリコンボディを残しておくことで、素子のチャネル幅が増加し、シリコンフィンと異なる向きを持つシリコンボディによって形成されたチャネルを流れる電流が増加し、さらに、素子のチャネル幅を容易に補正することが確実になる。
【0056】
次に、アクティブマスク405を利用してシリコン薄膜の部分的なエッチングを行って、ソース/ドレーン領域と素子間を分離させる(400C)。
【0057】
この時、マスクパターンはとり除かれ、下部酸化膜402上に薄いシリコン薄膜403が残る。
【0058】
下部酸化膜402上のシリコン薄膜403の部分的エッチングは、アクティブマスクを利用した異方性または等方性エッチングにより実行するようにする。
【0059】
次に、前記シリコン薄膜403のチャネル周りにゲート誘電膜406を成長させ、得られた構造の上にゲート物質407とゲートマスク408を順次に堆積した後、ゲート領域を形成する(400D)。
【0060】
この時、ゲートとして、シリコンフィンの各々の少なくとも2つの面を覆う多重ゲートが形成される。
【0061】
このような過程によって、シリコンフィンとシリコンボディとがチャネルの形成のために設けられる電界効果トランジスタを製作するのが可能になる。
[第2実施形態]
【0062】
本発明の第2実施形態が第1実施形態と異なるのは、アクティブマスク405を利用してシリコンボディのエッチングして、ソース/ドレーン領域及び素子間の分離する段階(400C)を実行した後、ハードマスク404を利用してシリコンフィンを形成する段階(400B)実行する点である。
【0063】
各工程は第1実施形態と等しいので、第2実施形態の図面は省略する。
図4bは、図4aに示す製造方法によって製作された素子のa−a'での断面図である。
【0064】
図4bに示すように、a−a'の断面図は、シリコンフィンとシリコンボディがチャネルとして設けられていることを示し、シリコンフィンの向きは110、シリコンボディの向きは100であることを示す。
【0065】
本発明の一つの実施形態によるNMOSの場合、向き110であるシリコンフィンでの電子の移動度による電流減少は、シリコンボディにおける素子のチャネル幅が増加した効果だけで補償されるのではなく、シリコンボディの向きに起因する移動度増加によっても補償される。
【0066】
また、PMOSの場合、向き110でのホールの移動度がシリコンボディの100の向きの値より大きいので、シリコンボディの向きによる電流値増加の利点は消失するが、素子のチャネル幅が増加した効果によって電流は補償される。
[第3実施形態]
【0067】
図5は本発明の他の実施形態による、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタを製作する方法を順次に示した、工程の断面図である。
【0068】
先ず、シリコン基板501、下部酸化膜502、そして下部酸化膜502上のシリコン薄膜503を有するSOI基板が設けられる(500A)。
ここで、シリコン基板501、下部酸化膜502、シリコン薄膜503を有するSOI基板の代わりに、シリコンバルク基板を使用することもできる。
【0069】
次に、前記シリコン薄膜503上に酸化膜504を形成した後、マスクを利用してシリコンフィンが形成される部位をエッチングしてパターニングする(500B)。
【0070】
ここで、シリコンフィンの形成のために酸化膜以外の物質(酸化膜以外の窒化膜のような、エッチング選択性が高い物質)を堆積または成長させた後マスクを利用してエッチングすることができる。
【0071】
次に、シリコンの選択的なエピタキシャル成長を利用してシリコンフィン503aを形成する(500C)。
【0072】
ここで、 シリコンボディ503b上にシリコンフィン503aを形成させて、シリコンフィン503aとシリコンボディ503bがお互いに異なる結晶方向を持つようにする。このような面をチャネルとして利用して電流を最大化させることができる。
【0073】
また、シリコンボディ上にシリコンフィンを形成させて、素子のチャネル幅が増加し、または、素子のレイアウトにおいてチャネル幅を容易に補正できることが確実となる。
【0074】
次に、酸化膜504をとり除いて、アクティブマスク505を利用してシリコン薄膜の部分的なエッチングを行い、ソース/ドレーン領域と素子とを分離させる(500D)。
【0075】
ここで、酸化膜504をとり除いた後、露出したシリコン表面を平坦化するか、コーナー効果の減少のために水素アニーリングを実行する段階をさらに含めてもよい。
【0076】
前記下部酸化膜502上のシリコン薄膜503の部分的なエッチングは、アクティブマスクを利用した異方性または等方性エッチングによって実行するようにする。
次に、シリコンチャネル周りにゲート誘電膜506を成長させ、ゲート誘電膜507とゲートマスク508とを順に堆積して、ゲート領域を形成する(500E)。
【0077】
この時、シリコンフィンの各々の少なくとも2つの面を覆う多重ゲートが形成される。
【0078】
このような過程によって、本発明の第3他の実施形態に係る、シリコンフィンとボディとでチャネルを形成する電界効果トランジスタを製作することが可能になる。
[第4実施形態]
【0079】
本発明の第4実施形態が第3実施形態と異なるのは、アクティブマスク505を利用してシリコンボディをエッチングし、ソース/ドレーン領域と素子とを分離する段階(500D)を先に実行した後、前記シリコン薄膜503上に酸化膜504を形成し、マスクを利用して酸化膜504をシリコンフィンが形成される部分までエッチングした後、選択的なエピタキシャル成長によってシリコンフィンを形成する段階(500C)を実行する点である。従って、本実施形態を説明する図面は省略する。
[第5実施形態]
【0080】
図6は、本発明の第5実施形態に係る、お互いに異なる向きを持つシリコンフィンとボディとからなるチャネルを有する電界効果トランジスタを製作する方法を順次に示した、工程の斜視図である。本実施形態では、スペーサ(spacer)を利用してシリコンフィンが形成される。
【0081】
SOI基板はシリコン基板601、下部酸化膜602、 そして下部酸化膜602上のシリコン603からなる。このような基板の上にハードマスク604を形成する(600A)。ハードマスク604は、シリコンの異方性エッチングの時にエッチングされない物質で構成されるのが望ましい。
【0082】
ハードマスク604上にポリシリコン605をパターニングして形成することで、後にスペーサリソグラフィ(spacer lithography)を利用したシリコンフィンを形成できるようにする(600B)。
【0083】
パターニングされたポリシリコンパターン605の両側に、酸化膜606の堆積及びエッチングを通じてサイドウォールを形成する(600C)。
【0084】
次いで、ハードマスク604をエッチングしてシリコン603が露出するようにする(600D)。
【0085】
シリコンフィン形成のために、ポリシリコン605をとり除いて、この時、シリコン603も同時にエッチングされ、下部酸化膜602も露出するようにする(600E)。
【0086】
シリコンフィン形成のために、ハードマスク604を一部エッチングする(600F)。
シリコンフィン形成のために、マスクとしてサイドウォール606とハードマスク604を使用してシリコン薄膜603を異方性エッチングし、後でチャネルが形成されるシリコンフィンが形成できるようにする(600G)。ハードマスク604を一部エッチングする(600F)。
この時、エッチングされるシリコン薄膜の厚さは、薄いシリコンボディ603bがシリコンフィン603a間に残るように調節される。
【0087】
酸化膜のサイドウォール606とハードマスク605をとり除いた後、ゲート誘電膜607がシリコンフィンとシリコンボディ上に成長させる(600H)。
【0088】
ゲート誘電膜607を成長させた後、得られた構造の上にゲート物質608とゲートマスク609とを順に堆積してゲート領域を形成する(600I)。この時、マスク609は、ゲート物質の異方性エッチングの時にエッチングされない物質で構成するのが望ましい。
[第6実施形態]
【0089】
図7は、第6実施形態に係る、お互いに異なる向きを持つシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタを製作する方法を順次に示した、工程の斜視図である。本実施形態では、シリコンフィンとシリコンボディとが分離される。
【0090】
先ず、図4a及び図6に示す方法のいくつかの段階が実行される。すなわち、図4aの400Aおよび400Bの段階、及び、図6の600A〜600Gの段階が実行される(700A)。
【0091】
ここで、シリコンフィン703bとシリコンボディ703aを形成される段階で、シリコンフィン703aとシリコンボディ703bとが分離されるように、エッチング条件が調節される。そして、ゲート誘電膜707をシリコンフィンとシリコンボディ上で成長させる(700B)。
【0092】
ゲート誘電膜707を成長させた後、得られた構造の上にゲート物質708とゲートマスク709とを順に堆積させて、ゲート領域を形成することで、電界効果トランジスタを製作する。この時、マスク709は、ゲート物質に対する以後の異方性エッチングの時にエッチングされない物質で構成される。
【0093】
図8は本発明の一つの実施形態による電界効果トランジスタの電流-電圧特性を従来の電界効果トランジスタの電流-電圧特性と比べたグラフである。
【0094】
図8の(a)はシミュレーションを利用し、シリコンフィンをチャネルとして利用する従来の電界効果トランジスタと、シリコンフィンとシリコンボディをチャネルとして利用する、本発明の一つの実施形態による電界効果トランジスタとのドレーン電流-ゲート電圧のグラフを比べた結果である。
【0095】
図8の(b)はシミュレーションを利用し、シリコンフィンをチャネルとして利用する従来の電界効果トランジスタと、シリコンフィンとシリコンボディをチャネルとして利用する、本発明の一つの実施形態による電界効果トランジスタとのドレーン電流-ドレーン電圧のグラフを比べた結果である。
【0096】
図8(a)および図8(b)から、シリコンフィンとシリコンボディとをチャネルとして利用する電界効果トランジスタの電流値が、シリコンフィンをチャネルとして利用する従来の電界効果トランジスタに比べて増加することを確認することができる。
【0097】
また、シリコンボディの向きによる効果を考慮した場合には、本発明の一つの実施形態によるシリコンフィンとシリコンボディとからなるチャネルを利用するトランジスタ構造の電流値はさらに増加するであろう。
【0098】
図9は本発明の一つの実施形態による電界効果トランジスタのチャネル幅を従来のチャネル幅と比べるための断面図である。
【0099】
図9aはシリコンフィンをチャネルとして利用する従来の電界効果トランジスタのゲートでの断面図で、図9bはシリコンフィンとシリコンボディとをチャネルとして利用する、本発明の一つの実施形態による電界効果トランジスタのゲートでの断面図である。
【0100】
先ず、それぞれのパラメータを定義すると、Wfinはシリコンフィンの幅を示し、hfinはシリコンフィンの高さを示し、Wutbはシリコンボディの幅を示し、hutbはシリコンボディの高さを示し、Wtはシリコンボディのエクステンション幅を示す。
【0101】
シリコンフィンをチャネルとして利用する従来の構造のチャネル幅は、2Wfin+4hfinで示され、シリコンフィンとシリコンボディをチャネルとして利用する本発明の一つの実施形態の構造のチャネル幅は2Wfin+4hfin−2hutb+Wutb+2Wtで示される。シリコンフィンとシリコンボディをチャネルとして利用する本発明の構造のチャネル幅が、シリコンフィンをチャネルとして利用する従来の構造より広く示される。
【0102】
また、素子のWfin、hutb、hfin、Wtは決まった値であるから、素子チャネル幅をレイアウトで補正する場合、シリコンフィンをチャネルとして利用する従来の構造の場合にはシリコンフィンの数による複雑な補正過程を必要とするが、シリコンフィンとシリコンボディとをチャネルとして利用する本発明の一つの実施形態による構造の場合、Wutbの変更で簡単に補正することができる。
【0103】
上述した本発明の技術的構成は、本発明が属する技術分野の当業者が本発明のその技術的思想や必須構成要素を変更せずとも他の具体的な形態で実施されることができるということを理解することができよう。
【0104】
以上で記述した実施形態はすべての面で例示的なことで限定的なのではないこととして理解されなければならず、本発明の範囲はこの詳細な説明よりは特許請求の範囲の記載に基づいて示され、特許請求の範囲の解釈及び範囲そしてその均等概念から導出されるすべての変更または変形された形態が本発明の範囲に含まれるものとして解釈されなければならない。
【図面の簡単な説明】
【0105】
【図1】従来技術によるゲートをフィン両方に形成する方法によるフィン型電界効果トランジスタ製造方法を順次に示した、工程の斜視図。
【図2】従来技術によるバルク基板を利用したフィン型電界効果トランジスタを製作する方法を示した、工程の断面図。
【図3】従来技術によるバルク基板を利用したオメガフィン型電界効果トランジスタを製作する方法を示した工程断面図。
【図4a】図4aは本発明の第1実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程斜視図。
【図4b】図4bは図4aに示す製造方法によって製作された素子のa−a'での断面図。
【図5】本発明の第3実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程断面図。
【図6】本発明の第5実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程断面図。
【図7】本発明の第6実施形態による、シリコンフィンとボディがチャネルに形成された電界効果トランジスタを製作する方法を順次に示した工程断面図。
【図8】本発明の一つの実施形態による電界効果トランジスタの電流-電圧特性を従来の電界効果トランジスタの電流-電圧特性と比べたグラフ。
【図9a】本発明の一つの実施形態による電界効果トランジスタのチャネル幅を従来のチャネル幅と比べるための断面図である。
【図9b】本発明の一つの実施形態による電界効果トランジスタのチャネル幅を従来のチャネル幅と比べるための断面図である。
【符号の説明】
【0106】
101、401、501:基板
102、402、502:下部酸化膜
103a、403、503:シリコン
104a、404: ハードマスク
107、407、507: ゲート
108:スペーサ
109: 電極
201b:ハードマスクキャップ層
202a:ハードマスクブロッキング層
203a、203c:バルクウェーハ
204:ダメージ層
205:酸化膜
206:シリコンチャネル
207、406、506:ゲート誘電膜
405、505:アクティブマスク
408、508:ゲートマスク
504:酸化膜
【特許請求の範囲】
【請求項1】
(a)シリコン薄膜を含む基板の上にハードマスクパターンを形成する段階と、
(b)前記ハードマスクパターンをマスクとして使用して、チャネルが形成されるシリコンフィンと、ソース/ドレーン領域が形成されるシリコンパターンとを形成し、所定の厚さのシリコンを異方性エッチングして、シリコンフィン間を連結するシリコンボディを形成し、チャネルを形成する段階と、
(c)アクティブマスクを利用してシリコン薄膜を部分的にエッチングし、素子からソース/ドレーン領域を分離させる段階と、
(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクとを順次に堆積して、ゲート領域を形成する段階と、
を含むことを特徴とする、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項2】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、請求項1記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項3】
前記(b)段階後、
前記シリコンボディをエッチング形成した後、水素アニーリングを利用して、エッチングされたシリコン表面を平坦化して、コーナー効果を減少させる段階をさらに含むことを特徴とする、請求項1記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項4】
前記第1項の(c)段階のエッチングは、異方性または等方性エッチングであることを特徴とする、請求項1記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項5】
前記(d)段階におけるゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、請求項1記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項6】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項1〜5のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項7】
(a)シリコン薄膜を含む基板の上にハードマスクパターンを形成する段階と、
(b)アクティブマスクを利用して、シリコン薄膜の部分的なエッチングによってソース/ドレーン領域を素子から分離させる段階と、
(c)前記マスクパターンをマスクとして使用して、チャネルが形成されるシリコンフィンとソース/ドレーン領域が形成されるシリコンパターンとを形成して、所定の厚さのシリコンを異方性エッチングして、シリコンフィン間を連結するシリコンボディを形成し、チャネルを形成する段階と、
(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクとを順次に堆積した後、ゲート領域を形成する段階と、
を含むことを特徴とする、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項8】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、 請求項7記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項9】
前記(c)段階後、
前記シリコンボディをエッチング形成した後、水素アニーリングを利用してエッチングされたシリコン表面を平坦化して、コーナー効果を減少させる段階をさらに含むことを特徴とする、請求項7記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項10】
前記(b)段階のエッチングは、異方性または等方性エッチングであることを特徴とする、請求項7記載のシリコンフィンとシリコンボディがチャネルに形成された電界効果トランジスタの製造方法。
【請求項11】
前記(d)段階におけるゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、 請求項7記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項12】
(a)シリコン薄膜を含む基板を形成する段階と、
(b)前記シリコン薄膜の上にエッチング選択度が高い材料による物質で膜を形成した後、マスクを利用して、そのエッチング選択度の高い膜をエッチングして、シリコンフィンが形成される部分を形成する段階と、
(c)選択的エピタキシャル成長によって、形成された前記部分にシリコンフィンを形成する段階と、
(d)アクティブマスクを利用して、シリコン薄膜を部分的にエッチングして、ソース/ドレーン領域を素子から分離させる段階と、
(e)前記シリコンのチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスク上に堆積させて、ゲート領域を形成する段階と、
を含むことを特徴とするシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項13】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項14】
前記(b)段階におけるエッチング選択度が高い物質による膜は、酸化膜または窒化膜であることを特徴とする、 請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項15】
前記(c)段階のシリコンフィンの形成の後、前記エッチング選択度の高い膜をとり除く段階と、コーナー効果の減少のために、シリコン表面を平坦化するか、若しくは、水素アニーリングを行う段階とをさらに含むことを特徴とする、請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項16】
前記(d)段階のエッチングは、異方性または等方性エッチングであることを特徴とする、請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項17】
前記(e)段階におけるゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項18】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項12〜17のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項19】
(a)シリコン薄膜を含む基板を形成する段階と、
(b)アクティブマスクを利用して、シリコン薄膜の部分的なエッチングによってソース/ドレーン領域を素子から分離させる段階と、
(c)前記シリコン薄膜の上に、エッチング選択度が高い物質で膜を形成した後、シリコンフィンが形成される部分をエッチングし、かつ、パターニングする段階と、
(d)選択的エピタキシャル成長によって、形成された前記部分にシリコンフィンを形成する段階と、
(e)前記シリコンチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスクを堆積させて、ゲート領域を形成する段階と、
を含む、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項20】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項21】
前記(c)段階におけるエッチング選択度が高い物質による膜は、酸化膜または窒化膜であることを特徴とする、 請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項22】
前記(d)段階のシリコンフィンの形成の後、前記エッチング選択度の高い膜をとり除く段階と、コーナー効果の減少のために、シリコン表面を平坦化するか、若しくは、水素アニーリングを行う段階とをさらに含むことを特徴とする、請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項23】
前記(b)段階におけるエッチングは、異方性または等方性エッチングであることを特徴とする、請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項24】
前記(e)段階におけるゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、 請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項25】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項19〜24のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項26】
(a)シリコン薄膜を含む基板を形成する段階と、
(b)前記シリコン薄膜上にハードマスクを形成し、当該ハードマスク上に、ポリシリコンパターンを形成し、エッチング選択度が高い物質で膜を堆積し、そのエッチング選択度が高い膜をエッチングして前記ポリシリコンパターンの両側にサイドウォールを形成する段階と、
(c)前記ハードマスク、前記ポリシリコンおよび前記シリコン薄膜をエッチングし、下部酸化膜を露出させて、シリコンフィンを形成するマスクとしてのサイドウォールを素子から分離する段階と、
(d)薄いシリコンボディがシリコンフィン間に残るように前記シリコン薄膜のエッチング厚さを調節しながら、前記サイドウォールと前記ハードマスクを利用して前記シリコン薄膜を異方性エッチングし、チャネルが形成されるシリコンフィンを形成する段階と、
(e)シリコンチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスクとを堆積させて、ゲート領域を形成する段階と、
を含む、互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項27】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、 請求項26記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項28】
前記(b)段階におけるエッチング選択度が高い物質による膜は酸化膜または窒化膜なのを特徴とする、 請求項26記載のお互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項29】
前記(e)段階でのゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、 請求項26記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項30】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項26〜29のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項31】
(a)シリコン薄膜を含む基板を形成する段階と、
(b)前記シリコン薄膜上にハードマスクを形成し、当該ハードマスク上に、ポリシリコンパターンを形成し、エッチング選択度が高い物質で膜を堆積し、そのエッチング選択度が高い膜をエッチングして前記ポリシリコンパターンの両側にサイドウォールを形成する段階と、
(c)前記ハードマスク、前記ポリシリコンおよび前記シリコン薄膜をエッチングし、下部酸化膜を露出させて、シリコンフィンを形成するマスクとしてのサイドウォールを素子から分離する段階と、
(d)薄いシリコンボディがシリコンフィン間に残り、かつ、シリコンフィンとシリコンボディとが互いに分離するように前記シリコン薄膜のエッチング厚さを調節しながら、前記サイドウォールと前記ハードマスクを利用して前記シリコン薄膜を異方性エッチングし、チャネルが形成されるシリコンフィンを形成する段階と、
(e)シリコンチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスクとを堆積させて、ゲート領域を形成する段階と、
を含む、互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項32】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、請求項31記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項33】
前記(b)段階におけるエッチング選択度が高い物質による膜は酸化膜または窒化膜なのを特徴とする、請求項31記載のお互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項34】
前記(e)段階でのゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、請求項31記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項35】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項31〜34のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項1】
(a)シリコン薄膜を含む基板の上にハードマスクパターンを形成する段階と、
(b)前記ハードマスクパターンをマスクとして使用して、チャネルが形成されるシリコンフィンと、ソース/ドレーン領域が形成されるシリコンパターンとを形成し、所定の厚さのシリコンを異方性エッチングして、シリコンフィン間を連結するシリコンボディを形成し、チャネルを形成する段階と、
(c)アクティブマスクを利用してシリコン薄膜を部分的にエッチングし、素子からソース/ドレーン領域を分離させる段階と、
(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクとを順次に堆積して、ゲート領域を形成する段階と、
を含むことを特徴とする、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項2】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、請求項1記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項3】
前記(b)段階後、
前記シリコンボディをエッチング形成した後、水素アニーリングを利用して、エッチングされたシリコン表面を平坦化して、コーナー効果を減少させる段階をさらに含むことを特徴とする、請求項1記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項4】
前記第1項の(c)段階のエッチングは、異方性または等方性エッチングであることを特徴とする、請求項1記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項5】
前記(d)段階におけるゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、請求項1記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項6】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項1〜5のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項7】
(a)シリコン薄膜を含む基板の上にハードマスクパターンを形成する段階と、
(b)アクティブマスクを利用して、シリコン薄膜の部分的なエッチングによってソース/ドレーン領域を素子から分離させる段階と、
(c)前記マスクパターンをマスクとして使用して、チャネルが形成されるシリコンフィンとソース/ドレーン領域が形成されるシリコンパターンとを形成して、所定の厚さのシリコンを異方性エッチングして、シリコンフィン間を連結するシリコンボディを形成し、チャネルを形成する段階と、
(d)前記シリコンチャネル周りにゲート誘電膜を成長させて、ゲート物質とゲートマスクとを順次に堆積した後、ゲート領域を形成する段階と、
を含むことを特徴とする、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項8】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、 請求項7記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項9】
前記(c)段階後、
前記シリコンボディをエッチング形成した後、水素アニーリングを利用してエッチングされたシリコン表面を平坦化して、コーナー効果を減少させる段階をさらに含むことを特徴とする、請求項7記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項10】
前記(b)段階のエッチングは、異方性または等方性エッチングであることを特徴とする、請求項7記載のシリコンフィンとシリコンボディがチャネルに形成された電界効果トランジスタの製造方法。
【請求項11】
前記(d)段階におけるゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、 請求項7記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項12】
(a)シリコン薄膜を含む基板を形成する段階と、
(b)前記シリコン薄膜の上にエッチング選択度が高い材料による物質で膜を形成した後、マスクを利用して、そのエッチング選択度の高い膜をエッチングして、シリコンフィンが形成される部分を形成する段階と、
(c)選択的エピタキシャル成長によって、形成された前記部分にシリコンフィンを形成する段階と、
(d)アクティブマスクを利用して、シリコン薄膜を部分的にエッチングして、ソース/ドレーン領域を素子から分離させる段階と、
(e)前記シリコンのチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスク上に堆積させて、ゲート領域を形成する段階と、
を含むことを特徴とするシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項13】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項14】
前記(b)段階におけるエッチング選択度が高い物質による膜は、酸化膜または窒化膜であることを特徴とする、 請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項15】
前記(c)段階のシリコンフィンの形成の後、前記エッチング選択度の高い膜をとり除く段階と、コーナー効果の減少のために、シリコン表面を平坦化するか、若しくは、水素アニーリングを行う段階とをさらに含むことを特徴とする、請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項16】
前記(d)段階のエッチングは、異方性または等方性エッチングであることを特徴とする、請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項17】
前記(e)段階におけるゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、請求項12記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項18】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項12〜17のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項19】
(a)シリコン薄膜を含む基板を形成する段階と、
(b)アクティブマスクを利用して、シリコン薄膜の部分的なエッチングによってソース/ドレーン領域を素子から分離させる段階と、
(c)前記シリコン薄膜の上に、エッチング選択度が高い物質で膜を形成した後、シリコンフィンが形成される部分をエッチングし、かつ、パターニングする段階と、
(d)選択的エピタキシャル成長によって、形成された前記部分にシリコンフィンを形成する段階と、
(e)前記シリコンチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスクを堆積させて、ゲート領域を形成する段階と、
を含む、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項20】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項21】
前記(c)段階におけるエッチング選択度が高い物質による膜は、酸化膜または窒化膜であることを特徴とする、 請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項22】
前記(d)段階のシリコンフィンの形成の後、前記エッチング選択度の高い膜をとり除く段階と、コーナー効果の減少のために、シリコン表面を平坦化するか、若しくは、水素アニーリングを行う段階とをさらに含むことを特徴とする、請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項23】
前記(b)段階におけるエッチングは、異方性または等方性エッチングであることを特徴とする、請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項24】
前記(e)段階におけるゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、 請求項19記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項25】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項19〜24のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項26】
(a)シリコン薄膜を含む基板を形成する段階と、
(b)前記シリコン薄膜上にハードマスクを形成し、当該ハードマスク上に、ポリシリコンパターンを形成し、エッチング選択度が高い物質で膜を堆積し、そのエッチング選択度が高い膜をエッチングして前記ポリシリコンパターンの両側にサイドウォールを形成する段階と、
(c)前記ハードマスク、前記ポリシリコンおよび前記シリコン薄膜をエッチングし、下部酸化膜を露出させて、シリコンフィンを形成するマスクとしてのサイドウォールを素子から分離する段階と、
(d)薄いシリコンボディがシリコンフィン間に残るように前記シリコン薄膜のエッチング厚さを調節しながら、前記サイドウォールと前記ハードマスクを利用して前記シリコン薄膜を異方性エッチングし、チャネルが形成されるシリコンフィンを形成する段階と、
(e)シリコンチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスクとを堆積させて、ゲート領域を形成する段階と、
を含む、互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項27】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、 請求項26記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項28】
前記(b)段階におけるエッチング選択度が高い物質による膜は酸化膜または窒化膜なのを特徴とする、 請求項26記載のお互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項29】
前記(e)段階でのゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、 請求項26記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項30】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項26〜29のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【請求項31】
(a)シリコン薄膜を含む基板を形成する段階と、
(b)前記シリコン薄膜上にハードマスクを形成し、当該ハードマスク上に、ポリシリコンパターンを形成し、エッチング選択度が高い物質で膜を堆積し、そのエッチング選択度が高い膜をエッチングして前記ポリシリコンパターンの両側にサイドウォールを形成する段階と、
(c)前記ハードマスク、前記ポリシリコンおよび前記シリコン薄膜をエッチングし、下部酸化膜を露出させて、シリコンフィンを形成するマスクとしてのサイドウォールを素子から分離する段階と、
(d)薄いシリコンボディがシリコンフィン間に残り、かつ、シリコンフィンとシリコンボディとが互いに分離するように前記シリコン薄膜のエッチング厚さを調節しながら、前記サイドウォールと前記ハードマスクを利用して前記シリコン薄膜を異方性エッチングし、チャネルが形成されるシリコンフィンを形成する段階と、
(e)シリコンチャネル周りにゲート誘電膜を成長させ、順次にゲート物質とゲートマスクとを堆積させて、ゲート領域を形成する段階と、
を含む、互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項32】
前記(a)段階において、シリコンを含む基板は、SOI基板、シリコンバルク基板、ストレインドシリコン基板またはSiGe基板の中のいずれの一つの基板であることを特徴とする、請求項31記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項33】
前記(b)段階におけるエッチング選択度が高い物質による膜は酸化膜または窒化膜なのを特徴とする、請求項31記載のお互いに異なる向きを持つ、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項34】
前記(e)段階でのゲートは、各シリコンフィンの少なくとも2つの側面を覆う多重ゲートであることを特徴とする、請求項31記載のシリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタの製造方法。
【請求項35】
前記シリコンフィンと前記シリコンボディとが互いに異なる向きを持つことを特徴とする、請求項31〜34のいずれかの電界効果トランジスタ製造方法によって製作された、シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタ。
【図1】
【図2】
【図3】
【図4a】
【図4b】
【図5】
【図6】
【図7】
【図8】
【図9a】
【図9b】
【図2】
【図3】
【図4a】
【図4b】
【図5】
【図6】
【図7】
【図8】
【図9a】
【図9b】
【公開番号】特開2007−173326(P2007−173326A)
【公開日】平成19年7月5日(2007.7.5)
【国際特許分類】
【出願番号】特願2005−365431(P2005−365431)
【出願日】平成17年12月19日(2005.12.19)
【出願人】(592127149)韓国科学技術院 (129)
【Fターム(参考)】
【公開日】平成19年7月5日(2007.7.5)
【国際特許分類】
【出願日】平成17年12月19日(2005.12.19)
【出願人】(592127149)韓国科学技術院 (129)
【Fターム(参考)】
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