ツインビットセル構造のＮＯＲ型フラッシュメモリ素子及びその製造方法

【課題】ツインビットセル構造のＮＯＲ型フラッシュメモリ素子及びその製造方法を提供する。
【解決手段】基板上で所定方向に沿って直線状に平行に延びている複数の活性領域と、活性領域上に形成され、複数のワードラインのうち選択される１本のワードラインと複数本のビットラインのうち選択される１本のビットラインとの接点によって各々決定される複数のメモリセルを備えるＮＯＲ型フラッシュメモリ素子である。活性領域には、複数のソース／ドレイン領域が形成されており、ソース／ドレイン領域は、複数のメモリセルのうち、相互隣接した２つのメモリセルを共有する。ソース／ドレイン領域は、各々１個のビットラインコンタクトを通じてビットラインと電気的に連結されうる。複数のメモリセルのうち、選択される相互隣接した４個のメモリセルは、１個のビットラインコンタクトを共有する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子及びその製造方法に係り、特に高集積配置構造を有するツインビットセル構造のＮＯＲ型フラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
電気的にデータの消去及び保存が可能であり、電源が供給されなくても、データの保存が可能な不揮発性半導体メモリ素子が多様な分野でその応用が広がりつつある。このような不揮発性メモリ素子の代表的な例が、フラッシュメモリセル素子である。最近、メモリ素子が大容量化され、複雑な回路を構成するためのゲートアレイ数が急増することによって、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅｓｅＭｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）構造のように、単一ゲート構造としてトラップ電荷を用いるＳＯＮＯＳ（または、ＭＯＮＯＳ）型不揮発性セルが研究されている。ＳＯＮＯＳ型セルではフローティングゲートのような追加的な層を導入しないために、段差が減少する利点がある。
【０００３】
一方、数年前から高度な高集積不揮発性メモリ素子を具現するために、フローティングゲートのないＳＯＮＯＳ型ＮＯＲフラッシュメモリで非対称的プログラム方式を用いるツインビットメモリ技術が提案及び開発されてきた（例えば、特許文献１、特許文献２、特許文献３参照）。
【０００４】
ツインビットメモリ技術は、単位基板面積当り多くのビットを保存できる方法であって、既存のスタックゲート形態のフラッシュ素子に比べて同一面積当り２倍の集積度を具現できる。ツインビットメモリのプログラム動作時には、トランジスタのゲートとその両側にあるソース／ドレイン接合のうち一側の接合に高い電圧を印加するチャンネルホット電子注入（ＣＨＥＩ：ＣｈａｎｎｅｌＨｏｔＥｌｅｃｔｒｏｎＩｎｊｅｃｔｉｏｎ）方式で電子をゲートの一側縁部下端のシリコン窒化物層に電荷を順方向に注入し、読出し動作時にはプログラム動作時とソース及びドレインを反対にして、前記ソース／ドレイン接合のうち、反対側である他側との接合とゲートに電圧を印加して逆方向に読出す方式を採択している。また、消去動作は、ドレイン接合に高電圧を印加し、ゲート及び基板バルクは接地させ、ゲートと選択された高濃度のドレイン接合の重畳領域でホールのバンド間トンネリング（ＢｔＢＴ：Ｂａｎｄ−ｔｏ−ＢａｎｄＴｕｎｎｅｌｉｎｇ）原理を用いて、シリコン窒化物層内のプログラムされた側の電子をホールと再結合させることによって、行われる。このように、１つのＮＯＲセルトランジスタに２つのビットを保存できる理由は、ＣＨＥＩはトランジスタのドレイン側でなされ、トランジスタのスレショルド電圧（Ｖｔｈ）はトランジスタのソースの抵抗によって決定されるからである。
【０００５】
ツインビットメモリセル構造を採用する従来のＮＯＲフラッシュメモリ素子は、通常、埋込型ビットライン構造を採用している（例えば、特許文献４参照）。埋込型ビットラインを採用する技術では、素子分離領域の下にビットラインを形成する方法または単純ＰＮ接合を用いてビットラインを形成する方法が利用されている。このような埋込型ビットラインを採用する構造において、ビットラインは、ワードラインの下に形成される素子分離領域の形成方向と同じ方向に形成され、各トランジスタのソース／ドレインは、ビットラインと合う各セルの接点によって形成される。このような構造では、メモリ素子のスケーリング時にトランジスタのパンチスルーによる素子誤動作の発生可能性が高く、よってメモリ素子のスケーリングに限界がある。
【特許文献１】米国特許第６，５３１，３５０号明細書
【特許文献２】米国特許第６，７０７，０７９号明細書
【特許文献３】米国特許第６，８０８，９９１号明細書
【特許文献４】米国特許第６，７２０，６２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、トランジスタのパンチスルーによる素子誤動作の発生可能性を除去することによって、信頼性が向上し、スケーリングが容易で、かつ集積度を向上させうるＮＯＲ型フラッシュメモリ素子を提供することである。
本発明の他の目的は、信頼性及び集積度の向上した素子を製造するに当って、相互隣接したビットラインとの間を容易に絶縁させ、パンチスルーによる誤動作の発生可能性を除去しうるＮＯＲ型フラッシュメモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
前記目的を達成するための本発明によるＮＯＲ型フラッシュメモリ素子は、基板上で所定方向に沿って直線状に平行に延びている複数の活性領域と、前記活性領域上に形成され、複数のワードラインのうち、選択される１本のワードラインと複数本のビットラインのうち、選択される１本のビットラインとの接点によって各々決定される複数のメモリセルを備える。前記活性領域には、複数のソース／ドレイン領域が形成されており、前記ソース／ドレイン領域は、前記複数のメモリセルのうち、相互隣接した２つのメモリセルが共有する。前記ソース／ドレイン領域は、各々１個のビットラインコンタクトを通じて前記ビットラインと電気的に連結可能である。前記複数のメモリセルのうち、選択される相互隣接した４個のメモリセルは、１個のビットラインコンタクトを共有する。
【０００８】
望ましくは、前記ワードラインは、前記活性領域に対して垂直に直線状に延びている。そして、前記ビットラインは、前記ワードラインの上部に形成されている。前記ビットラインは、前記ワードラインに対しては垂直であり、前記活性領域とは相互平行した直線状に延びている。
【０００９】
前記メモリセルは、ＳＯＮＯＳ型メモリセルまたはスプリットゲート型メモリセルより構成されうる。
望ましくは、前記メモリセルは、前記活性領域上に形成された前記ワードラインの一部より構成されるゲートと、前記活性領域と前記ゲートとの間に介在されている誘電膜と、を備え、前記誘電膜は、その内部にトラップサイトが存在するように、相異なる種類より構成される複数の誘電物質層が順次に積層された構造を有する。
前記メモリセルがスプリットゲート型メモリセルより構成される場合、前記メモリセルは、前記活性領域上に形成された前記ワードラインの一部より構成されるゲートと、前記ゲートの両側壁を各々覆うように形成された第１側壁ゲート及び第２側壁ゲートと、前記活性領域と前記ゲートとの間に介在されている第１誘電膜と、前記ゲートと前記第１側壁ゲートとの間に介在されている第２誘電膜と、前記ゲートと前記第２側壁ゲートとの間に介在されている第３誘電膜と、を備えるように構成される。
本発明によるＮＯＲ型フラッシュメモリ素子において、前記メモリセルは、各々１つのメモリセルで２ビットのメモリ動作がなされるツインビットセルを構成する。
【００１０】
前記他の目的を達成するための本発明によるＮＯＲ型フラッシュメモリ素子の製造方法では、基板上に所定方向に沿って直線状に平行に延びる複数の活性領域を定義する。前記活性領域上に誘電膜を形成する。前記誘電膜上に前記活性領域に対して垂直に延びる複数のワードラインを形成する。前記活性領域のうち、前記ワードライン間に各々位置する複数のソース／ドレイン領域を形成する。前記複数のソース／ドレイン領域のうち、２つのソース／ドレイン領域を同時に露出させる複数の第１コンタクトホールが形成されている第１層間絶縁膜を前記ワードライン上に形成する。前記２つのソース／ドレイン領域に接触するように前記第１コンタクトホールを満たす複数の導電性コンタクトプラグを形成する。前記コンタクトプラグ毎に１つの接点を通じて相互接触される複数本のビットラインを形成する。
【００１１】
本発明によるＮＯＲ型フラッシュメモリ素子は、ビットラインがワードラインの上部に形成されて、１個のビットラインコンタクトを４個のセルトランジスタが共有する構成を有する。したがって、トランジスタのパンチスルーによる素子の誤動作除去に優れた特性を発揮でき、隣接したビットライン間の絶縁が容易でスケーリングにおいて非常に有利である。
【発明の効果】
【００１２】
本発明によるＮＯＲ型フラッシュメモリ素子は、ビットラインがワードラインの上部に形成されて１個のビットラインコンタクトを４個のセルトランジスタが共有する構成を有するので、パンチスルーによる素子の誤動作の発生を引き起こす従来の技術での構造的な問題を解決でき、隣接したビットライン間の絶縁が容易なため、スケーリング面で非常に有利である。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面に基づいて本発明を詳細に説明する。
図１は、本発明の一実施形態によるＮＯＲ型フラッシュメモリ素子のメモリセルアレイ１００の回路構成を概略的に示す図面であり、図２は、本発明の第１実施形態によるＮＯＲ型フラッシュメモリ素子を具現するための例示的なレイアウトを示す図面である。
図１及び図２を参照すれば、本発明によるＮＯＲ型フラッシュメモリ素子において、メモリセルアレイ１００の各メモリセルは、列方向及び行方向にマトリックス状に配列されているセルトランジスタ１０２より構成される。
【００１４】
前記メモリセルアレイ１００において、複数の活性領域１１０が所定方向に沿って直線状に延びており、前記活性領域１１０に対して垂直に複数のワードライン（ＷＬ）１３０が直線状に延びている。そして、前記ワードライン１３０の上部において、複数本のビットライン（ＢＬ）３３０が前記ワードライン１３０に対しては垂直であり、前記活性領域１１０とは相互平行した直線状に延びている。それぞれのメモリセルは、前記複数のワードライン１３０のうち、選択される１本のワードラインＷＬ（Ｎ）と複数本のビットライン３３０のうち、選択される１本のビットラインＢＬ（Ｎ）との接点によって決定される。
【００１５】
各セルトランジスタ１０２の列方向においてソース／ドレイン領域を相互共有するように構成されている。列方向において相互隣接した２つのセルトランジスタ１０２によって共有される１つのソース／ドレイン領域は、行方向において隣接している他の１つのソース／ドレイン領域と１つのソース／ドレインコンタクト２００を通じて相互連結され、前記ソース／ドレインコンタクト２００は各々１個のビットラインコンタクト３００を通じてビットライン３３０と接続されている。ここで、前記ソース／ドレイン領域は、各々１個のビットラインコンタクト３００を通じて前記ビットライン３３０と電気的に連結されうる。したがって、複数のメモリセルのうち、選択される相互隣接した４個のメモリセル（例えば、図１及び図２において“Ａ”で表示された領域にある４個のメモリセル）は、１個のビットラインコンタクト３００を共有する。
【００１６】
図２に例示されたＮＯＲ型フラッシュメモリ素子の各メモリセルは、活性領域１１０とワードライン１３０の一部より構成されるゲート１３２との間に介在されている誘電膜が、その内部にトラップサイトが存在するように構成された構造、例えばＳＯＮＯＳ（Ｓｉｌｉｃｏｎ／Ｓｉｌｉｃｏｎ Oｘｉｄｅ／Ｓｉｌｉｃｏｎ Nｉｔｒｉｄｅ／Ｓｉｌｉｃｏｎ Oｘｉｄｅ／Ｓｉｌｉｃｏｎ）型メモリセル構造を有する場合に適用されうる。
【００１７】
図３は、図２の変形実施形態であって、本発明の第２実施形態によるＮＯＲ型フラッシュメモリ素子を具現するための例示的なレイアウトを示す図面である。
図３には、各メモリセルでワードライン１３０の一部より構成されるゲート１３２の両側壁に前記ゲート１３２とは各々絶縁されている第１側壁ゲート１４６及び第２側壁ゲート１４８がさらに形成されているスプリットゲート型メモリセルよりなるＮＯＲ型フラッシュメモリ素子が例示されている。
【００１８】
図３において、図２と同じ参照符号は同一部材を示すので、その詳細な説明は省略する。
前記例示された本発明によるＮＯＲ型フラッシュメモリ素子の構成において、各メモリセルは、１つのメモリセルで２ビットのメモリ動作がなされるツインビットセルを構成する。前記各セルトランジスタ１０２のフィーチャーサイズは各メモリセルで１Ｆのピッチを有するワードライン１３０またはビットライン３３０によって決定され、１個のビットラインコンタクト３００を４個のメモリセルが共有する配置より構成されるので、各メモリセルの表面積は４Ｆ^２となる。したがって、本発明によれば、ツインビット４Ｆ^２ＮＯＲ型フラッシュメモリセルを具現でき、単位２Ｆ^２当り１ビットを保存する。また、本発明によるＮＯＲ型フラッシュメモリ素子は、ビットライン３３０がワードライン１３０の上部に形成されて１個のビットラインコンタクト３００を４個のセルトランジスタ１０２が共有する構成を有するので、パンチスルーによる素子の誤動作発生を引き起こす従来の技術での構造的な問題が解決され、隣接したビットライン間の絶縁が容易なために、スケーリングにおいて非常に有利である。
【００１９】
図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ及び図９Ａは、各々本発明の第１実施形態によるＮＯＲ型フラッシュメモリ素子の製造方法を説明するために工程順序によって示す要部平面配置図である。図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ及び図９Ｂは、各々図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ及び図９ＡのＸ１−Ｘ１’線の断面図であり、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ及び図９Ｃは、各々図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ及び図９ＡのＸ２−Ｘ２’線の断面図であり、図４Ｄ、図５Ｄ、図６Ｄ、図７Ｄ、及び図９Ｄは、各々図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ及び図９ＡのＹ１−Ｙ１’線の断面図である。
【００２０】
まず、図４Ａ、図４Ｂ、図４Ｃ及び図４Ｄを参照すれば、半導体基板１０５、例えば、シリコン基板の一部をエッチングしてフィン形状のメサ型活性領域１１０を形成する。次いで、前記メサ型活性領域１１０が形成された半導体基板１０５上に絶縁物質を蒸着し、前記蒸着された絶縁物質の一部を選択的に除去して前記活性領域１１０間のトレンチを部分的に満たすＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）領域１０８よりなる素子分離領域を形成する。前記ＳＴＩ領域１０８は、前記半導体基板１０５上に直線状に反復的に延びており、前記ＳＴＩ領域１０８によって限定される前記活性領域１１０は、前記半導体基板１０５上に所定方向、例えば、図２の列方向に沿って直線状に平行に延びる。本実施形態では前記素子分離領域がＳＴＩ領域１０８より構成されたと図示されているが、本発明はこれに限定されず、当業者ならば、前記素子分離領域をＬＯＣＯＳ（ＬＯＣａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）領域で形成することも可能であるということをよく理解できる。
【００２１】
図５Ａ、図５Ｂ、図５Ｃ及び図５Ｄを参照すれば、前記活性領域１１０上に誘電膜１２０を形成する。前記誘電膜１２０はその内部にトラップサイトが存在するように相異なる種類より構成される複数の誘電物質層を順次に積層して形成する。例えば、前記誘電膜１２０は、シリコン酸化膜＼シリコン窒化膜＼シリコン酸化膜、アルミニウム酸化膜＼シリコン窒化膜＼シリコン酸化膜、及びシリコン酸化膜＼ハフニウム酸化膜＼シリコン酸化膜の構造よりなる群から選択される１つの構造を有するように形成されうる。
前記誘電膜１２０上に導電層、例えば、ドーピングされたポリシリコン層または金属層を形成し、前記導電層をパターニングして、前記誘電膜１２０上で前記活性領域１１０に対して垂直に延びる複数のワードライン１３０を形成する。前記ワードライン１３０は、前記活性領域１１０の上面及び両側壁を同時に覆うように形成される。前記ワードライン１３０は、各メモリセルのゲート１３２を構成する。
【００２２】
図６Ａ、図６Ｂ、図６Ｃ及び図６Ｄを参照すれば、前記活性領域１１０のうち、前記ワードライン１３０間に各々不純物イオンを注入して複数のソース／ドレイン領域１３４を形成する。前記ソース／ドレイン領域１３４は、図６Ｄに例示されたようにＮ＋型不純物領域で形成されうる。
【００２３】
図７Ａ、図７Ｂ、図７Ｃ及び図７Ｄを参照すれば、前記ワードライン１３０及びソース／ドレイン領域１３４を覆う第１層間絶縁膜を形成した後、これをパターニングして前記複数のソース／ドレイン領域１３４のうち、相互隣接した２つのソース／ドレイン領域１３４を同時に露出させる複数のソース／ドレインコンタクトホール１４２が形成されている第１層間絶縁膜パターン１４０を形成する。
【００２４】
図８Ａ、図８Ｂ、図８Ｃ及び図８Ｄを参照すれば、前記ソース／ドレインコンタクトホール１４２を通じて同時に露出される２つのソース／ドレイン領域１３４に接触するように、前記ソース／ドレインコンタクトホール１４２を満たす複数の導電性コンタクトプラグ１５０を形成する。前記コンタクトプラグ１５０を形成するために前記第１層間絶縁膜１４０上に導電物質、例えば、ドーピングされたポリシリコンまたは金属物質を蒸着し、エッチバック工程またはＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）工程を用いてノード分離を行なう。前記コンタクトプラグ１５０は、図８Ａに示されているソース／ドレインコンタクト２００を構成する。
【００２５】
図９Ａ、図９Ｂ、図９Ｃ及び図９Ｄを参照すれば、前記コンタクトプラグ１５０上に前記コンタクトプラグ１５０を一部露出させるコンタクトホールが形成された第２層間絶縁膜パターン１６０を形成した後、前記その上に導電層、例えば、ドーピングされたポリシリコン層または金属層を形成し、これをパターニングして、ビットライン３３０を形成する。前記ビットライン３３０は、ビットラインコンタクト３００（図９Ａ参照）を通じて前記コンタクトプラグ１５０と電気的に連結可能に構成される。
【００２６】
図１０は、本発明の第２実施形態によるＮＯＲ型フラッシュメモリ素子の製造方法を説明するための断面図である。
図１０の実施形態は、図３のスプリットゲート型メモリセルより構成されるＮＯＲ型フラッシュメモリ素子のレイアウトを具現するための１つの例として提示されたものであって、図３のＸ−Ｘ’線断面に対応する図面である。図３において、第１実施形態と同じ参照符号は同一部材を示すので、その詳細な説明は省略する。
【００２７】
図３及び図１０を参照すれば、図４Ａないし図４Ｄ、そして図５Ａないし図５Ｄの説明と同様な方法で前記ゲート１３２、すなわち、ワードライン１３０を形成するステップまで進行する。次いで、前記ゲート１３２上に薄い誘電膜及び導電層を順に覆う。次いで、前記ゲート１３２の上面が露出されるまで、前記誘電膜及び導電層をエッチバックし、不要な部分を除去し、前記ゲート１３２の両側壁を覆う第１側壁ゲート１４６及び第２側壁ゲート１４８を形成する。その結果、前記ゲート１３２と前記第１側壁ゲート１４６との間に誘電膜２４６が介在され、前記ゲート１３２と前記第２側壁ゲート１４８との間に誘電膜２４８が介在される構成が得られる。
次いで、第１実施形態において図６Ａないし図６Ｄに基づいて説明したような工程及びその後続工程を同一に適用して行なう。
【００２８】
前記例示された実施形態では、フィン形状の活性領域にｆｉｎＦＥＴ構造のセルトランジスタを具現する方法のみを例示したが、本発明はこれに限定されない。すなわち、本発明によるＮＯＲ型フラッシュメモリ素子は、ＳＴＩ素子分離方法によって限定された１次元平面より構成される活性領域上にセルトランジスタを形成する方法を用いる場合にも、本発明の基本的な思想を具現できるということは、当業者ならばよく理解できるであろう。
前述したように、本発明によるＮＯＲ型フラッシュメモリ素子では、メモリセルアレイを構成するそれぞれのメモリセルが１つのメモリセルで２ビットのメモリ動作がなされるツインビットセルへの具現において、集積度を効率よく高めるために、１個のビットラインコンタクトを４個のメモリセルが共有する配置で構成されている。したがって、ツインビット４Ｆ^２ＮＯＲ型フラッシュメモリセルを具現でき、単位２Ｆ^２当り１ビットを保存できる。
【００２９】
以上、本発明を望ましい実施形態を挙げて説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によって多様な変形及び変更が可能である。
【産業上の利用可能性】
【００３０】
本発明によるＮＯＲ型フラッシュメモリ素子及びその製造方法は、携帯電話、セットトップボックス、ＰＯＳ、ＰＤＡ、ＰＣＡのようなコードメモリを構成する核心的な素子の製造技術分野に好適に用いられる。
【図面の簡単な説明】
【００３１】
【図１】本発明の望ましい実施形態によるＮＯＲ型フラッシュメモリ素子のメモリセルアレイの回路構成図である。
【図２】本発明の第１実施形態によるＮＯＲ型フラッシュメモリ素子を具現するための例示的なレイアウトを示す図面である。
【図３】本発明の第２実施形態によるＮＯＲ型フラッシュメモリ素子を具現するための例示的なレイアウトを示す図面である。
【図４Ａ】本発明の第１実施形態によるＮＯＲ型フラッシュメモリ素子の製造方法を説明するために工程順序によって示す要部平面配置図である。
【図４Ｂ】図４ＡのＸ１−Ｘ１’線の断面図である。
【図４Ｃ】図４ＡのＸ２−Ｘ２’線の断面図である。
【図４Ｄ】図４ＡのＹ１−Ｙ１’線の断面図である。
【図５Ａ】本発明の第１実施形態によるＮＯＲ型フラッシュメモリ素子の製造方法を説明するために工程順序によって示す要部平面配置図である。
【図５Ｂ】図５ＡのＸ１−Ｘ１’線の断面図である。
【図５Ｃ】図５ＡのＸ２−Ｘ２’線の断面図である。
【図５Ｄ】図５ＡのＹ１−Ｙ１’線の断面図である。
【図６Ａ】本発明の第１実施形態によるＮＯＲ型フラッシュメモリ素子の製造方法を説明するために工程順序によって示す要部平面配置図である。
【図６Ｂ】図６ＡのＸ１−Ｘ１’線の断面図である。
【図６Ｃ】図６ＡのＸ２−Ｘ２’線の断面図である。
【図６Ｄ】図６ＡのＹ１−Ｙ１’線の断面図である。
【図７Ａ】本発明の第１実施形態によるＮＯＲ型フラッシュメモリ素子の製造方法を説明するために工程順序によって示す要部平面配置図である。
【図７Ｂ】図７ＡのＸ１−Ｘ１’線の断面図である。
【図７Ｃ】図７ＡのＸ２−Ｘ２’線の断面図である。
【図７Ｄ】図７ＡのＹ１−Ｙ１’線の断面図である。
【図８Ａ】本発明の第１実施形態によるＮＯＲ型フラッシュメモリ素子の製造方法を説明するために工程順序によって示す要部平面配置図である。
【図８Ｂ】図８ＡのＸ１−Ｘ１’線の断面図である。
【図８Ｃ】図８ＡのＸ２−Ｘ２’線の断面図である。
【図８Ｄ】図８ＡのＹ１−Ｙ１’線の断面図である。
【図９Ａ】本発明の第１実施形態によるＮＯＲ型フラッシュメモリ素子の製造方法を説明するために工程順序によって示す要部平面配置図である。
【図９Ｂ】図９ＡのＸ１−Ｘ１’線の断面図である。
【図９Ｃ】図９ＡのＸ２−Ｘ２’線の断面図である。
【図９Ｄ】図９ＡのＹ１−Ｙ１’線の断面図である。
【図１０】本発明の第２実施形態によるＮＯＲ型フラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００３２】
１００メモリセルアレイ
１１０活性領域
１３０ワードライン
１３２ゲート
２００ソース／ドレインコンタクト
３００ビットラインコンタクト
３３０ビットライン

【特許請求の範囲】
【請求項１】
基板上で所定方向に沿って直線状に平行に延びている複数の活性領域と、
前記活性領域上に形成され、複数のワードラインのうち選択される１本のワードラインと複数本のビットラインのうち選択される１本のビットラインとの接点によって各々決定される複数のメモリセルと、
前記複数のメモリセルのうち、相互隣接した２つのメモリセルが共有するように前記活性領域に形成されている複数のソース／ドレイン領域と、を備え、
前記ソース／ドレイン領域は、各々１個のビットラインコンタクトを通じて前記ビットラインと電気的に連結され、
前記複数のメモリセルのうち、選択される相互隣接した４つのメモリセルは、１個のビットラインコンタクトを共有することを特徴とするＮＯＲ型フラッシュメモリ素子。
【請求項２】
前記ワードラインは、前記活性領域に対して垂直に直線状に延びていることを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項３】
前記ビットラインは、前記ワードラインの上部に形成されており、前記ワードラインに対しては垂直であり、前記活性領域とは相互平行した直線状に延びていることを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項４】
前記活性領域は前記基板に直線状に反復形成された複数のＳＴＩ領域またはＬＯＣＯＳ領域によって限定されていることを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項５】
前記活性領域は、前記基板上に形成された複数のフィン形状のメサ型活性領域で構成されたことを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項６】
前記複数のメモリセルは、前記複数の活性領域のうち、選択される第１活性領域に一列に形成される第１メモリセル群と、前記第１活性領域に最も隣接するように離隔されている第２活性領域に一列に形成される第２メモリセル群と、を備え、
前記第１メモリセル群から選択される相互隣接した２つのメモリセルは、前記第１活性領域に形成されている１つのソース／ドレイン領域を共有し、
前記第２メモリセル群から選択される相互隣接した２つのメモリセルは、前記第２活性領域に形成されている１つのソース／ドレイン領域を共有することを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項７】
前記第１活性領域に形成されている１つのソース／ドレイン領域と前記第２活性領域に形成されている１つのソース／ドレイン領域は、相互１個のビットラインコンタクトを共有することを特徴とする請求項６に記載のＮＯＲ型フラッシュメモリ素子。
【請求項８】
前記メモリセルは、ＳＯＮＯＳ型メモリセルであることを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項９】
前記メモリセルは、前記活性領域上に形成された前記ワードラインの一部で構成されるゲートと、前記活性領域と前記ゲートとの間に介在されている誘電膜を備え、
前記誘電膜は、その内部にトラップサイトが存在するように相異なる種類で構成される複数の誘電物質層が順次に積層された構造を有することを特徴とする請求項８に記載のＮＯＲ型フラッシュメモリ素子。
【請求項１０】
前記誘電膜は、シリコン酸化膜＼シリコン窒化膜＼シリコン酸化膜、アルミニウム酸化膜＼シリコン窒化膜＼シリコン酸化膜、及びシリコン酸化膜＼ハフニウム酸化膜＼シリコン酸化膜の構造よりなる群から選択される１つの構造を有することを特徴とする請求項９に記載のＮＯＲ型フラッシュメモリ素子。
【請求項１１】
前記メモリセルは、スプリットゲート型メモリセルのことを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項１２】
前記メモリセルは、
前記活性領域上に形成された前記ワードラインの一部より構成されるゲートと、
前記ゲートの両側壁を各々覆うように形成された第１側壁ゲート及び第２側壁ゲートと、
前記活性領域と前記ゲートとの間に介在されている第１誘電膜と、
前記ゲートと前記第１側壁ゲートとの間に介在されている第２誘電膜と、
前記ゲートと前記第２側壁ゲートとの間に介在されている第３誘電膜と、を備えることを特徴とする請求項１１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項１３】
前記メモリセルは、各々１つのメモリセルで少なくとも２ビットのメモリ動作が行われるツインビットセルを構成することを特徴とする請求項１に記載のＮＯＲ型フラッシュメモリ素子。
【請求項１４】
基板上に所定方向に沿って直線状に平行に延びる複数の活性領域を定義するステップと、
前記活性領域上に誘電膜を形成するステップと、
前記誘電膜上に前記活性領域に対して垂直に延びる複数のワードラインを形成するステップと、
前記活性領域のうち、前記ワードラインの間に各々位置する複数のソース／ドレイン領域を形成するステップと、
前記複数のソース／ドレイン領域のうち、２つのソース／ドレイン領域を同時に露出させる複数の第１コンタクトホールが形成されている第１層間絶縁膜を前記ワードライン上に形成するステップと、
前記２つのソース／ドレイン領域に接触するように前記第１コンタクトホールを充填する複数の導電性コンタクトプラグを形成するステップと、
前記コンタクトプラグ毎に１つの接点を通じて相互接触される複数本のビットラインを形成するステップと、を含むことを特徴とするＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１５】
前記活性領域を定義するために、前記基板に直線状に反復形成された複数のＳＴＩ領域を形成することを特徴とする請求項１４に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１６】
前記活性領域を定義するステップは、
前記基板の一部をエッチングして複数のフィン形状のメサ型活性領域を形成するステップと、
前記各メサ型活性領域の間に素子分離膜を形成するステップと、を含むことを特徴とする請求項１４に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１７】
前記誘電膜は、その内部にトラップサイトが存在するように相異なる種類より構成される複数の誘電物質層を順次に積層して形成されることを特徴とする請求項１４に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１８】
前記誘電膜は、シリコン酸化膜＼シリコン窒化膜＼シリコン酸化膜、アルミニウム酸化膜＼シリコン窒化膜＼シリコン酸化膜、及びシリコン酸化膜＼ハフニウム酸化膜＼シリコン酸化膜の構造よりなる群から選択される１つの構造を有するように形成されることを特徴とする請求項１７に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項１９】
前記ワードラインは、前記メサ型活性領域の上面及び両側壁を同時に覆うように形成されることを特徴とする請求項１６に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項２０】
前記ワードラインは、前記活性領域のうち、その上面を覆うように形成されることを特徴とする請求項１４に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項２１】
前記ワードラインは、直線状に延びるように形成されることを特徴とする請求項１４に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項２２】
前記ワードラインの形成後、前記ソース／ドレイン領域の形成前に、前記活性領域上に前記ワードラインの両側壁を各々覆う第１側壁ゲート及び第２側壁ゲートを形成するステップをさらに含むことを特徴とする請求項１４に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項２３】
前記複数の活性領域は、相互最も隣接するように離隔されている第１活性領域及び第２活性領域を備え、
前記第１コンタクトホールによって同時に露出される２つのソース／ドレイン領域は、前記第１活性領域に形成された第１ソース／ドレイン領域、及び前記第２活性領域に形成された第２ソース／ドレイン領域であることを特徴とする請求項１４に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項２４】
前記ビットラインは、前記ワードラインに対しては垂直であり、前記活性領域とは平行した直線状に延びるように形成されることを特徴とする請求項１４に記載のＮＯＲ型フラッシュメモリ素子の製造方法。
【請求項２５】
前記ビットラインは、前記ワードラインを中心に前記基板とは反対側で前記コンタクトプラグを覆うように形成されることを特徴とする請求項１４に記載のＮＯＲ型フラッシュメモリ素子の製造方法。

【図１】