デジタルのチューナブル段間整合回路
性能を改善できるチューナブル段間整合回路について説明する。例示的な設計では、装置は、第1の能動回路(たとえば、ドライバ増幅器)と、第2の能動回路(たとえば、電力増幅器)と、第1の能動回路と第2の能動回路の間に接続されたチューナブル段間整合回路とを含む。このチューナブル段間整合回路は、第1の能動回路と第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを含む。例示的な設計では、このチューナブルキャパシタは、(i)並列に接続された複数のキャパシタと、(ii)この複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチとを含む。各スイッチは、関連するキャパシタを選択するためにオンにされるか、または関連するキャパシタの選択を解除するためにオフにされることができる。チューナブルキャパシタは、複数のキャパシタと並列に接続された固定キャパシタをさらに含むことができる。
【発明の詳細な説明】
【技術分野】
【0001】
米国特許法第119条に基づく優先権の主張
本特許出願は、2009年8月19日に出願され、本出願の譲受人に譲渡され、参照により明白に本明細書に組み込まれる、「DIGITAL TUNABLE PA INTER−STAGE MATCHING」という名称の米国仮特許出願第61/235,312号の優先権を主張するものである。
【0002】
本開示は、一般に電子回路に関し、より詳細には、整合回路に関する。
【背景技術】
【0003】
増幅器は、通常、種々の電子デバイスにおいて信号増幅を実現するために使用される。異なるタイプの増幅器を異なる用途に利用することが可能である。たとえば、携帯電話などのワイヤレス通信デバイスは、双方向通信のために送信機と受信機とを含むことができる。送信機はドライバ増幅器(driver amplifier)(DA)および電力増幅器(PA)を含むことができ、受信機は低雑音増幅器(LNA)を含むことができ、送受信機は可変利得増幅器(VGA)を含むことができる。
【0004】
送信機は、直列に接続されたドライバ増幅器と電力増幅器とを含むことができる。このドライバ増幅器は、Z1の出力インピーダンスを有することができる。電力増幅器は、Z2の入力インピーダンスを有することができ、Z2は、Z1と異なってよい。インピーダンス整合回路は、ドライバ増幅器と電力増幅器の間に接続されることができ、ドライバ増幅器の出力におけるZ1インピーダンスを電力増幅器の入力におけるZ2インピーダンスに整合させるために使用されることができる。高利得、高出力電力、および高電力付加効率(PAE)が電力増幅器で得ることができるように、インピーダンス整合を効果的に行うことが望ましい場合がある。
【図面の簡単な説明】
【0005】
【図1】ワイヤレス通信デバイスのブロック図。
【図2】図1のワイヤレス通信デバイスの実施形態を示す図。
【図3】電力増幅器(PA)モジュールのブロック図。
【図4A】単一の区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図4B】単一の区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図5A】2つの区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図5B】2つの区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図5C】2つの区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図5D】2つの区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図6A】チューナブルキャパシタ(tunable capacitor)を有するチューナブル段間整合回路の例示的な設計の概略図。
【図6B】チューナブルキャパシタを有するチューナブル段間整合回路の例示的な設計の概略図。
【図7A】チューナブル段間整合回路を有するPAモジュールの例示的な設計の概略図。
【図7B】チューナブル段間整合回路を有するPAモジュールの例示的な設計の概略図。
【図8】可変PA入力容量の補償を有するPAモジュールの例示的な設計の概略図。
【図9】チューナブル段間整合回路を有するPAモジュールおよび固定段間整合回路を有するPAモジュールの性能を表すプロット。
【図10】信号処理を実施するプロセスを示す図。
【発明を実施するための形態】
【0006】
以下に示す詳細な説明は、本開示の例示的な設計の説明として意図されており、本開示が実施可能な唯一の設計を表すことを意図するものではない。「例示的(exemplary)」という用語は、本明細書では、「代表例(example)、具体例(instance)、または例証(illustration)として使用する」という意味で用いられている。本明細書で「例示的」なものとして説明する設計は、必ずしも他の設計より好ましい、または有利であると解釈すべきものであるとは限らない。詳細な説明には、本開示の例示的な設計の完全な理解をもたらすために、具体的な詳細が記載されている。これらの具体的な詳細がなくても、本明細書で説明する例示的な設計を実施できることは、当業者には明らかであろう。いくつかの例では、よく知られている構造およびデバイスについては、本明細書で提示する例示的な設計の新規性を不明瞭にすることを避けるために、ブロック図の形で示す。
【0007】
能動回路間でインピーダンス整合を行うための技法について本明細書で説明する。これらの技法は、増幅器および他の能動回路のインピーダンス整合に使用されることができる。また、これらの技法は、ワイヤレス通信デバイス、携帯電話、携帯情報端末(PDA)、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、コードレス電話、ブルートゥースデバイス、家庭用電子デバイスなどの種々の電子デバイスにも使用されることができる。分かりやすくするため、ワイヤレス通信デバイス用技法の使用法について以下で説明する。
【0008】
図1は、ワイヤレス通信デバイス100の例示的な設計のブロック図を示す。この例示的な設計では、ワイヤレスデバイス100は、データプロセッサ110と、トランシーバ120とを含む。トランシーバ120は、双方向ワイヤレス通信をサポートする、送信機130と受信機150とを含む。一般に、ワイヤレスデバイス100は、任意の数の通信システムおよび任意の数の周波数帯域のための、任意の数の送信機と任意の数の受信機とを含むことができる。
【0009】
送信経路では、データプロセッサ110は、送信するべきデータを処理し、アナログ出力信号を送信機130に提供する。このアナログ出力信号は、送信機130内で、増幅器(Amp)132によって増幅され、デジタル−アナログ変換によって生じたイメージを除去するためにローパスフィルタ134によってフィルタ処理され、VGA136によって増幅され、ミキサ138によってベースバンドから無線周波数(RF)にアップコンバートされる。このアップコンバートされた信号は、フィルタ140によってフィルタ処理され、ドライバ増幅器142および電力増幅器144によってさらに増幅され、スイッチ/デュプレクサ146を通して送られ、アンテナ148を介して送信される。
【0010】
受信経路では、アンテナ148は、基地局および/または他の送信局から信号を受信し、受信信号を提供する。この受信信号は、スイッチ/デュプレクサ146を通して送られ、受信機150に提供される。この受信信号は、受信機150内で、LNA152によって増幅され、バンドパスフィルタ154によってフィルタ処理され、ミキサ156によってRFからベースバンドにダウンコンバートされる。このダウンコンバートされた信号は、VGA158によって増幅され、ローパスフィルタ160によってフィルタ処理され、増幅器162によって増幅されて、アナログ入力信号を得る。このアナログ入力信号は、データプロセッサ110に提供される。
【0011】
図1は、1つの段で信号をRFとベースバンドの間で周波数変換する直接変換アーキテクチャを実施する送信機130および受信機150を示す。送信機130および/または受信機150は、複数の段で信号をRFとベースバンドの間で周波数変換するスーパーヘテロダインアーキテクチャも実施することができる。局部発振器(LO)発生器170は、LO信号を生成し、ミキサ138および156それぞれに送信LO信号および受信LO信号を提供する。位相ロックループ(PLL)172は、データプロセッサ110から制御情報を受信し、適切な周波数の送信LO信号および受信LO信号を生成するために制御信号をLO発生器170に提供する。
【0012】
図1は、例示的なトランシーバ設計を示す。一般に、送信機130および受信機150内での信号のコンディショニングは、増幅器、フィルタ、ミキサなどからなる1つまたは複数の段によって行われることができる。これらの回路は、図1に示されている構成と異なるように配置されることができる。そのうえ、図1に示されていない他の回路も送信機および受信機で使用されることができる。たとえば、整合回路は、図1の種々の能動回路を整合させるために使用されることができる。図1のいくつかの回路は省略することもできる。トランシーバ120は、1つまたは複数のアナログ集積回路(IC)上、RF IC(RFIC)上、混合信号IC上などで実施されることができる。たとえば、送信機130内の増幅器132から電力増幅器144は、RFIC上で実施されることができる。ドライバ増幅器142および電力増幅器144は、RFICの外部にある別のIC上で実施されることもできる。
【0013】
データプロセッサ110は、ワイヤレスデバイス100の種々の機能、たとえば、送信データおよび受信データの処理を行うことができる。メモリ112は、データプロセッサ110用のプログラムコードおよびデータを記憶することができる。データプロセッサ110は、1つまたは複数の特定用途向け集積回路(ASIC)上および/または他のIC上で実施されることができる。
【0014】
図2は、ワイヤレスデバイス200の例示的な設計のブロック図を示す。ワイヤレスデバイス200は、図1のワイヤレスデバイス100の実施形態とすることができる。この例示的な設計では、ワイヤレスデバイス200は、移動局モデム(MSM)210と、RFトランシーバ(RTR)モジュール220と、電力増幅器(PA)モジュール230と、スイッチプレクサ/デュプレクサモジュール240と、アンテナ248とを含む。MSM210は、ワイヤレスデバイス100の種々の機能、たとえば、データの送信および受信の処理を実施できるデジタル回路(たとえば、図1のデータプロセッサ110)を含むことができる。MSM210は、Qualcomm Incorporatedから市販されているASICまたは何らかの他のASICとすることができる。RTRモジュール220は、トランシーバ内の種々の回路、たとえば、ドライバ増幅器142、電力増幅器144、およびスイッチ/デュプレクサ146を除く、図1のトランシーバ120内のすべての回路を含むことができる。RTRモジュール220は、Qualcomm Incorporatedから市販されているRFICまたは何らかの他のRFICとすることができる。PAモジュール230は、図1のドライバ増幅器142と電力増幅器144とを含むことができる。スイッチプレクサ/デュプレクサモジュール240は、図1のスイッチ/デュプレクサ146を含むことができる。MSM210は、シリアルバスインターフェース(SBI)を介して、RTRモジュール220、PAモジュール230、およびモジュール240と通信することができる。
【0015】
図2は、個別に製造できる4つの異なるモジュールを備えるワイヤレスデバイス200の例示的な設計を示す。また、ワイヤレスデバイス200は、4つより少ないかまたは4つより多いモジュールで実施されることができる。たとえば、RTRモジュール220とPAモジュール230は、1つのモジュールに結合することができる。別の例として、PAモジュール230とスイッチプレクサ/デュプレクサモジュール240も、1つのモジュールに結合することができる。
【0016】
図3は、図2のPAモジュール230の例示的な設計のブロック図を示す。PAモジュール230は、図1のドライバ増幅器142および電力増幅器144に使用されることができる。PAモジュール230は、ドライバ増幅器310と、チューナブル段間整合回路320と、電力増幅器330とを含む。ドライバ増幅器310は、入力RF信号(RFin)を受信して増幅し、増幅されたRF信号(DAout)を提供する。整合回路320は、このDAout信号を受信し、電力増幅器330にPA入力信号(PAin)を提供する。整合回路320は、ドライバ増幅器310の出力における第1のインピーダンス(Z1)と電力増幅器330の入力における第2のインピーダンス(Z2)との間のインピーダンス整合を行う。Z1は中程度のインピーダンス(たとえば、20〜30オーム)とすることができるが、Z1は低いインピーダンス(たとえば、2〜4オーム)とすることもできる。電力増幅器330は、PAin信号を受信して増幅し、出力RF信号(RFout)を提供する。
【0017】
図3のPAモジュール230などのPAモジュールの開発は、長期にわたる工程となることがあり、設計を何回も繰り返す場合がある。PAモジュールを設計する際の問題は、ドライバ増幅器310と電力増幅器330の間の段間インピーダンス整合を行うのが困難であることである。この困難は、いくつかの理由に起因する。第一に、ドライバ増幅器310の出力および電力増幅器330の入力は、典型的には、外部ピンを介してアクセス可能でない内部ノードである。したがって、ソースプルまたはロードプルを行って、これらのノードにおけるインピーダンスを測定することが可能でない場合がある。第二に、段間インピーダンス整合が、高い品質係数(Q)を有することがある。したがって、PAモジュールの性能(たとえば、利得、PAE、および直線性)が、ICプロセスおよび/または基板の変化により生じるインピーダンス不整合の影響を強く受けることがある。これらの理由および場合によっては他の理由から、良好な段間インピーダンス整合を得ることが困難な場合がある。
【0018】
一態様では、良好な段間インピーダンス整合を得るために、デジタルのチューナブル段間整合回路を使用することができる。デジタルのチューナブル段間整合回路は、個別のステップでデジタルに同調できる段間整合回路である。デジタルのチューナブル段間整合は、制御電圧を変化させることによって同調できるアナログのチューナブル段間整合とは対照的である(さらに、これに対するいくつかの利点を有することができる)。分かりやすくするため、以下の説明の大部分では、デジタルのチューナブル段間整合回路を、単にチューナブル段間整合回路と呼ぶ。
【0019】
チューナブル段間整合回路を使用することにより、より高い利得、より高いPAE、より良い直線性、より平坦な周波数応答などに関して性能を向上させることができる。チューナブル段間整合回路は、チューナブルキャパシタを変化させるためのデジタル制御スイッチを含むことができ、ICプロセスおよび/または基板の変化によって生じるインピーダンス不整合を補償することができる。チューナブル段間整合回路は、種々の回路トポロジを用いて実施されることができる。いくつかの例示的な回路トポロジについて以下で説明する。
【0020】
図4Aは、単一の区間を有するチューナブル段間整合回路410の例示的な設計の概略図を示す。整合回路410は、直列インダクタ412と、シャントチューナブルキャパシタ414とを含む。インダクタ412は、整合回路410の入力と出力の間に接続される。チューナブルキャパシタ414は、整合回路410の入力と回路接地点の間に接続される。キャパシタ414は、所望のインピーダンス整合を得るために同調されることができる。
【0021】
図4Bは、単一の区間を有するチューナブル段間整合回路420の例示的な設計の概略図を示す。整合回路420は、シャントインダクタ422と、直列チューナブルキャパシタ424とを含む。インダクタ422は、整合回路420の入力と回路接地点の間に接続される。チューナブルキャパシタ424は、整合回路420の入力と出力の間に接続される。キャパシタ424は、所望のインピーダンス整合を得るために同調されることができる。
【0022】
図5Aは、2つの区間を有するチューナブル段間整合回路510の例示的な設計の概略図を示す。整合回路510は、(i)直列インダクタ512とシャントキャパシタ514とを備える第1の区間と、(ii)直列インダクタ516とシャントチューナブルキャパシタ518とを備える第2の区間とを含む。インダクタ512は、整合回路510の入力とノードAの間に接続される。キャパシタ514は、整合回路510の入力と回路接地点の間に接続される。インダクタ516は、ノードAと整合回路510の出力の間に接続される。キャパシタ518は、ノードAと回路接地点の間に接続される。キャパシタ518は、所望のインピーダンス整合を得るために同調されることができる。
【0023】
図5Bは、2つの区間を有するチューナブル段間整合回路520の例示的な設計の概略図である。整合回路520は、(i)シャントインダクタ522と直列キャパシタ524とを備える第1の区間と、(ii)シャントインダクタ526と直列チューナブルキャパシタ528とを備える第2の区間とを含む。インダクタ522は、整合回路520の入力と回路接地点の間に接続される。キャパシタ524は、整合回路520の入力とノードBの間に接続される。インダクタ526は、ノードBと回路接地点の間に接続される。キャパシタ528は、ノードBと整合回路520の出力の間に接続される。キャパシタ528は、所望のインピーダンス整合を得るために同調されることができる。
【0024】
図5Cは、2つの区間を有するチューナブル段間整合回路530の例示的な設計の概略図である。整合回路530は、(i)直列インダクタ532とシャントキャパシタ534とを備える第1の区間と、(ii)シャントインダクタ536と直列チューナブルキャパシタ538とを備える第2の区間とを含む。インダクタ532は、整合回路530の入力とノードCの間に接続される。キャパシタ534は、整合回路530の入力と回路接地点の間に接続される。インダクタ536は、ノードCと回路接地点の間に接続される。キャパシタ538は、ノードCと整合回路530の出力の間に接続される。キャパシタ538は、所望のインピーダンス整合を得るために同調されることができる。
【0025】
図5Dは、2つの区間を有するチューナブル段間整合回路540の例示的な設計の概略図である。整合回路540は、(i)シャントインダクタ542と直列キャパシタ544とを備える第1の区間と、(ii)直列インダクタ546とシャントチューナブルキャパシタ548とを備える第2の区間とを含む。インダクタ542は、整合回路540の入力と回路接地点の間に接続される。キャパシタ544は、整合回路540の入力とノードDの間に接続される。インダクタ546は、ノードDと整合回路540の出力の間に接続される。キャパシタ548は、ノードDと回路接地点の間に接続される。キャパシタ548は、所望のインピーダンス整合を得るために同調されることができる。
【0026】
図4Aから5Dは、チューナブル段間整合回路410〜540の例示的な設計を示し、そのそれぞれは、図3のチューナブル段間整合回路320に使用されることができる。チューナブル段間整合回路は、他の方法でも実施されることができる。たとえば、図4Aに示される回路トポロジでは、キャパシタは、インダクタ412と並列に接続されることができ、チューナブルであってもなくてもよい。別の例として、チューナブルキャパシタ414は、整合回路410の入力から出力に移動されることができる。あるいは、整合回路410の出力と回路接地点の間に別のシャントキャパシタを追加することができる。図4Bから5Dの他の回路トポロジも他の変形形態を用いて実施されることができる。
【0027】
一般に、チューナブル段間整合回路は、任意の数の区間を含むことができ、各区間は、任意の回路トポロジを用いて実施されることができる。チューナブル段間整合回路は、任意の数のチューナブル回路部品も含むことができる。各チューナブル回路部品は、チューナブルキャパシタ、チューナブルインダクタなどとすることができる。図5Aから5Dは、第2の出力区間に1つのチューナブルキャパシタを有するチューナブル段間整合回路の例示的な設計を示す。第2の区間は、低い入力インピーダンスを典型的に有する電力増幅器により近いので、第2の区間を同調することが望ましい場合がある。また、チューナブルキャパシタは、(たとえば、第2の区間ではなく)第1の区間で、または各区間で、使用されることができる。
【0028】
図6Aは、切り替え可能なキャパシタを用いて実施されるチューナブルキャパシタを有するチューナブル段間整合回路320aの例示的な設計の概略図である。整合回路320a内で、インダクタ622は、整合回路320aの入力と電源(Vdd)の間に接続される。キャパシタ624は、整合回路320aの入力とノードEの間に接続される。インダクタ626は、ノードEと整合回路320aの出力の間に接続される。チューナブルキャパシタ628aは、ノードEと回路接地点の間に接続される。
【0029】
図6Aに示される例示的な設計では、チューナブルキャパシタ628aは、固定キャパシタ630およびM個の切り替え可能なキャパシタ632a〜632mのバンクを用いて実施される。ここで、Mは、任意の値とすることができる。キャパシタ630は、ノードEと回路接地点の間に接続される。各切り替え可能なキャパシタ632は、関連するスイッチ634と直列に接続される。各キャパシタ632の上端部は、ノードEに接続される。各スイッチ634の下端部は、回路接地点に接続される。スイッチ634a〜634mは、M個の制御信号S1〜SMをそれぞれ受信する。各スイッチ634は、その関連する制御信号に基づいて開閉されることができる。
【0030】
整合回路320aは、図4Aに示される単一区間回路トポロジを実施することができる。この場合、インダクタ622は、ドライバ増幅器310用の大型の負荷インダクタ/RFチョークとすることができ、キャパシタ624は、大型のACカップリング/DCブロッキングキャパシタとすることができる。直列インダクタ626とシャントチューナブルキャパシタ628aの組み合わせは、ドライバ増幅器310と電力増幅器330の間の所望のインピーダンス整合を提供することができる。整合回路320aは、図5Dに示される2つの区間回路トポロジも実施することができる。この場合、インダクタ622およびキャパシタ624は、整合回路の一部とすることができる。
【0031】
図6Bは、切り替え可能なキャパシタを用いて実施されるチューナブルキャパシタを有するチューナブル段間整合回路320bの例示的な設計の概略図である。整合回路320bは、インダクタ622および626と、キャパシタ624とを含み、これらは、図6Aに関して上記で説明したように接続される。整合回路320bは、チューナブルキャパシタ628aの代わりにチューナブルキャパシタ628bをさらに含む。チューナブルキャパシタ628bは、固定キャパシタ640およびM個の切り替え可能なキャパシタ642a〜642mのバンクを用いて実施される。キャパシタ640は、ノードEとノードFの間に接続される。各切り替え可能なキャパシタ642は、関連するスイッチ644と直列に接続される。各キャパシタ642の上端部は、ノードFに接続される。各スイッチ644の下端部は、回路接地点に接続される。
【0032】
図6Aおよび6Bの例示的な設計によって示されるように、チューナブルキャパシタは、固定キャパシタおよび切り替え可能なキャパシタのバンクを用いて実施されることができる。各切り替え可能なキャパシタは、関連するスイッチを閉じることによって選択されることができ、またはそのスイッチを開くことによって選択を解除されることができる。
【0033】
切り替え可能なキャパシタと直列のスイッチを使用することによって、抵抗が増加し、整合回路のQが減少することができる。Qへの悪影響は、チューナブルキャパシタの全静電容量を、固定部分とチューナブル部分に分割することによって軽減することができる。たいていの場合、全静電容量の20〜30%を扱うチューナブル部分は、ほとんどのタイプの変化を補償するのに十分とすることができる。したがって、図6Aの切り替え可能なキャパシタ632a〜632mの全静電容量は、チューナブルキャパシタ628aの全静電容量の3分の1〜5分の1でよく、その場合、段間整合のQへの影響を小さくすることができる。そのうえ、整合回路によって観測される電力レベルは、典型的には、電力増幅器の出力における電力レベルより10デシベル(dB)低いので、段間整合は、典型的には、ある程度の損失をスイッチによって許容することができる。図6Aおよび6Bに示される例示的な設計では、スイッチは、切り替え可能なキャパシタの下部と回路接地点の間に置くことができる。この例示的な設計によって、スイッチがオフのときにスイッチの寄生容量がインピーダンス整合に及ぼす影響が少なくなる。
【0034】
一般に、チューナブルキャパシタは、任意の構成に基づいて接続できる任意の数の切り替え可能なキャパシタを含むことができる。例示的な設計では、M個の切り替え可能なキャパシタは、2進重み付けされた静電容量値を有することができる。この例示的な設計では、第1の切り替え可能なキャパシタはCの静電容量を有することができ、第2の切り替え可能なキャパシタは2*Cの静電容量を有することができ、第3の切り替え可能なキャパシタは4*Cの静電容量を有することなどができる。別の例示的な設計では、M個の切り替え可能なキャパシタは、等しい静電容量を有することができる。この例示的な設計では、各切り替え可能なキャパシタは、Cの静電容量を有することができる。M個の切り替え可能なキャパシタは、他の方法でも実施されることができる。M個の切り替え可能なキャパシタの全静電容量は、所望の段間インピーダンス整合の同調を得るように選択されることができる。
【0035】
図7Aは、図2のPAモジュール230の例示的な設計であるPAモジュール230cの概略図を示す。PAモジュール230cは、ドライバ増幅器310cと、チューナブル段間整合回路320cと、電力増幅器330cとを含み、これらは、図2のPAモジュール230の対応する回路の例示的な設計である。
【0036】
ドライバ増幅器310c内で、N型金属酸化膜半導体(NMOS)トランジスタ612は、RFin信号を受信するそのゲートと、回路接地点に接続されたそのソースと、DAout信号を提供するそのドレインとを有する。負荷回路614は、Vdd電源とNMOSトランジスタ612のドレインの間に接続される。負荷回路614は省略することもでき、整合回路320c内のインダクタ622は、ドライバ増幅器310c用の負荷インダクタとして機能することができる。
【0037】
電力増幅器330c内で、NMOSトランジスタ652は、PAin信号を受信するそのゲートと、回路接地点に接続されたそのソースと、RFout信号を提供するそのドレインとを有する。負荷回路654は、Vdd電源とNMOSトランジスタ652のドレインの間に接続される。負荷回路654は、1つまたは複数のインダクタ、キャパシタ、MOSトランジスタなどを含むことができる。
【0038】
チューナブル段間整合回路320cは、インダクタ622および626と、キャパシタ624とを含み、これらは、図6Aに関して上記で説明したように接続される。整合回路320cは、図6Aのチューナブルキャパシタ628aの代わりにチューナブルキャパシタ628cをさらに含む。チューナブルキャパシタ628cは、固定キャパシタ630と、M個のNMOSトランジスタ636a〜636mとそれぞれ直列に接続されたM個の切り替え可能なキャパシタ642a〜642mとを含む。各NMOSトランジスタ636xは、ここでx∈{a,…,m}で、それぞれの制御信号を受信するそのゲートと、回路接地点に接続されたそのソースと、関連するキャパシタ632xの取り付け板(bottom plate)に接続されたそのドレインとを有する。各NMOSトランジスタ636xは、(i)関連するキャパシタ632xを選択するためにロジックハイの関連する制御信号Sxによりオンにさるか、または(ii)関連するキャパシタ632xの選択を解除するためにロジックローの制御信号Sxによりオフにされることができる。
【0039】
図7Aに示されるように、M個のデジタル制御信号S1〜SMのセットは、各NMOSトランジスタ636を個別にオンまたはオフにしてチューナブルキャパシタ628cの所望の全静電容量を得るために使用されることができる。M個の制御信号は、SBIを介してPAモジュールに送られる制御手段(control)に基づいて生成されることができる。SBIを使用することによって、チューナブルキャパシタのスイッチを制御するためのインターフェースが簡略化されることができる。SBIは、相補型金属酸化膜半導体(CMOS)で実施されるPAモジュールによって容易にサポートされることができる。
【0040】
図7Bは、図2のPAモジュール230の別の例示的な設計であるPAモジュール230dの概略図を示す。PAモジュール230dは、ドライバ増幅器310dと、チューナブル段間整合回路320dと、電力増幅器330dとを含み、これらは、図2のPAモジュール230の対応する回路の例示的な設計である。
【0041】
ドライバ増幅器310d内で、K個のNMOSトランジスタ612a〜612kは、スタックをなして接続されることができ、ここでKは1以上とすることができる。一番下のNMOSトランジスタ612aは、RFin信号を受信するそのゲートと、回路接地点に接続されたそのソースとを有する。i∈{b,…,k}の場合、スタック内の残りの各NMOSトランジスタ612iは、それぞれのバイアス電圧(Vbi)を受信するそのゲートと、下にあるNMOSトランジスタ612のドレインに接続されたそのソースとを有する。一番上のNMOSトランジスタ612kは、DAout信号を提供するそのドレインを有する。負荷回路614は、Vdd電源と一番上のNMOSトランジスタ612kのドレインとの間に接続される。負荷回路614は省略されることができる。
【0042】
電力増幅器330d内で、N個のNMOSトランジスタ652a〜652nは、スタックをなして接続されることができ、ここでNは2以上とすることができる。一番下のNMOSトランジスタ652aは、PAin信号を受信するそのゲートと、回路接地点に接続されたそのソースとを有する。j∈{b,…,n}の場合、スタック内の残りの各NMOSトランジスタ652jは、それぞれのバイアス電圧(Vcj)を受信するそのゲートと、下にあるNMOSトランジスタ652のドレインに接続されたそのソースとを有する。一番上のNMOSトランジスタ652nは、RFout信号を提供するそのドレインを有する。負荷回路654は、Vdd電源と一番上のNMOSトランジスタ652nのドレインとの間に接続される。
【0043】
チューナブル段間整合回路320dは、インダクタ622および626と、キャパシタ624とを含み、図7Aのチューナブルキャパシタ628cの代わりにチューナブルキャパシタ628dをさらに含む。チューナブルキャパシタ628dは、固定キャパシタ630と、M個の切り替え可能なキャパシタ632a〜632mとを含む。x∈{a,…,m}の場合、各切り替え可能なキャパシタ632xは、L個のNMOSトランジスタ636x1〜636xLのスタックと直列に接続され、ここでLは2以上とすることができる。スタック内のL個のNMOSトランジスタ636x1〜636xLは、同じ制御信号を受信し、(i)関連するキャパシタ632xを選択するためにオンにされるか、または(ii)関連するキャパシタ632xの選択を解除するためにオフにされることができる。
【0044】
電力増幅器330dからのRFout信号は、大きな電圧振幅(voltage swing)を有することができ、この電圧変動は、各NMOSトランジスタ652jの降伏電圧を超えてもよく、ここでj∈{a,…,n}である。RFout信号の電圧振幅は、N個のNMOSトランジスタ652a〜652nでほぼ等しく分割または分散されることができる。その場合、各NMOSトランジスタ652jは、電圧振幅のほんの一部のみを観測することができるが、これは、信頼性を良好に達成するためにNMOSトランジスタの降伏電圧より低くなければならない。スタック化されたトランジスタの使用は、ディープサブミクロンICプロセスを用いて製作され、かつ低い降伏電圧を有するトランジスタで実施される高周波増幅器に特に望ましい。スタック化されたトランジスタは、本質的には、信頼性を向上させるために降伏電圧を増大する(multiply)ことができる。スタック化されたNMOSトランジスタ636x1〜636xLは、ここでx∈{a,…,m}で、チューナブルキャパシタ628d内の各スイッチが複数のNMOSトランジスタで電圧振幅を分散させるために使用されることができる。
【0045】
図7Aおよび7Bのスイッチに使用されるNMOSトランジスタ636は、所望の性能を得るために適切な寸法で設計されることができる。具体的には、NMOSトランジスタ636は、オンにされたときに抵抗を減少させ、チューナブル段間整合回路のQへの悪影響を軽減するのに十分なほど大きくすることができる。
【0046】
図7Aおよび7Bは、切り替え可能なキャパシタを選択および選択解除するためのスイッチがNMOSトランジスタを用いて実施される例示的な設計を示す。また、このスイッチは、P型金属酸化膜半導体(PMOS)トランジスタ、または何らかの他のタイプのトランジスタ、または何らかの他の回路部品を用いて実施されることができる。NMOSトランジスタはPMOSトランジスタより移動度が高いので、同じトランジスタ面積に対して、NMOSトランジスタを用いて実施されるスイッチは、PMOSトランジスタを用いて実施されるスイッチより低い損失を有することができる。スイッチは、酸化シリコンまたはガラスなどの絶縁体の上にシリコンの薄い層が形成されるICプロセスであるシリコンオンインシュレータ(SOI)を用いて製作されることもできる。次に、このシリコンの薄い層の上に、スイッチ用のMOSトランジスタを構築することができる。SOI処理によって、スイッチの寄生容量を減少させることができ、これによって、より高速に動作することができる。スイッチは、他のICプロセスを用いて製作されることもできる。
【0047】
図7Aの電力増幅器330c内のNMOSトランジスタ652および図7Bの電力増幅器330d内のNMOSトランジスタ652aは、RFout信号に高い出力電力を提供するために、大型のトランジスタとすることができる。大型のNMOSトランジスタは、大きな入力容量を有することができ、この入力容量は、ゲート電圧に対して非線形的に大きく変化することができる。NMOSトランジスタの非線形入力容量により歪みが生じることがあり、これが電力増幅器の直線性に悪影響を及ぼすことがある。
【0048】
図8は、可変PA入力容量の補償を有するPAモジュール230eの概略図を示す。PAモジュール230eは、ドライバ増幅器310cと、チューナブル段間整合回路320eと、電力増幅器330cとを含む。整合回路320eは、インダクタ622および626と、キャパシタ624と、図7Aのチューナブルキャパシタ628cとを含む。整合回路320eはPMOSトランジスタ638をさらに含み、PMOSトランジスタ638は、電力増幅器230c内のNMOSトランジスタ652の非線形入力容量を補償するために使用される。PMOSトランジスタ638は、ノードEに接続されたそのゲートと、互いに接続されVbias2電圧を受けるそのソースおよびドレインとを有する。抵抗648は、NMOSトランジスタ652のゲートに接続された一端と、Vbias1電圧を受ける他端とを有する。
【0049】
一般に、電力増幅器は、PAin信号を受信して増幅する第1のタイプの第1のトランジスタ(たとえば、NMOSトランジスタ)を含むことができる。チューナブル段間整合回路は、第1のタイプと異なる第2のタイプの第2のトランジスタ(たとえば、PMOSトランジスタ)を含むことができる。第1のトランジスタおよび第2のトランジスタは、PAin信号の電力レベルによって変化する入力容量をそれぞれ有することができる。第1のトランジスタは、第1の容量−電圧(CV)曲線を有することができ、第2のトランジスタは、第1のCV曲線とほぼ反対の第2のCV曲線を有することができる。第2のトランジスタは、第1のトランジスタの入力容量の変動をPAin信号レベルで補償することができる。この補償によって、歪みが減少し、電力増幅器の直線性が向上することができる。
【0050】
図6Aから8は、チューナブル段間整合回路を有するPAモジュールのいくつかの例示的な設計を示す。また、チューナブル段間整合回路は、他の方法で、たとえば、他の回路トポロジ、スイッチの他の実施形態などを用いて実施されることができる。
【0051】
チューナブル段間整合回路は、M個のスイッチと直列に接続されたM個の切り替え可能なキャパシタを備えるチューナブルキャパシタを含むことができる。このチューナブルキャパシタは、複数の離散的な静電容量値のうちの1つに設定されることができ、この複数の離散的な静電容量値は、複数の同調コードに対応することができる。各同調コードは、M個のスイッチの特定の設定およびチューナブルキャパシタの特定の離散的な静電容量値と関連することができる。
【0052】
例示的な設計では、チューナブル段間整合回路を同調させてPAモジュールの良好な性能を得るために、較正を実施することができる。較正は、製造中の工場でおよび/または現場で実施されることができる。較正は、種々の方法で実施されることができる。
【0053】
例示的な設計では、較正は、目標周波数でPAモジュールの最高性能を得るために実施されることができる。最高性能は、最大のRFout信号レベル(以下に説明する)によって、または何らかの他のメトリクスに基づいて定量化されることができる。較正では、目標周波数で固定されたRFin信号をPAモジュールに印加することができる。次に、複数の同調コードを循環させ、各同調コードのRFout信号レベルを測定することによってチューナブル段間整合回路を同調させることができる。最高のRFout信号レベルを提供する同調コードを選択することができ、チューナブル段間整合回路は、この選択された同調コードに対応する離散的な静電容量値で動作することができる。
【0054】
別の例示的な設計では、較正は、異なる周波数に対してPAモジュールから一定のRFout信号レベルを得るために実施されることができる。較正では、特定の周波数のRFin信号をPAモジュールに印加することができる。次に、目標RFout信号レベルがPAモジュールから得られるまで、複数の同調コードを循環させ、各同調コードのRFout信号レベルを測定することによって、チューナブル段間整合回路を同調させることができる。このプロセスは、目的の周波数ごとに繰り返すことができる。周波数ごとに、目標RFout信号レベルを提供する同調コードを保存することができる。その後、PAモジュールは、特定の周波数で動作することができる。チューナブル段間整合回路は、特定の動作周波数のための保存された同調コードに対応する離散的な静電容量値で動作することができる。
【0055】
較正は、他の方法でも実施されることができる。たとえば、較正は、異なるRFout信号レベル、たとえば、0、10、20、30dBmなどにおけるPAモジュールの最高性能を決定するために実施されることができる。RFout信号レベルごとに、最大信号レベルを提供する同調コードが決定され保存されることができる。その後、PAモジュールからのRFout信号レベルに基づいて、適切な同調コードをチューナブル段間整合回路に印加することができる。
【0056】
また、チューナブル段間整合回路は、特定の要件を満たすように電力増幅器の性能を変更するために使用されることができる。たとえば、電力増幅器が、十分な利得より大きな利得を有する場合、チューナブル段間整合回路は、電力増幅器の利得を減少させ直線性を向上させるように多少ずらして同調されることができる。
【0057】
チューナブル段間整合回路は、PAモジュールの性能を向上させることができる。チューナブル段間整合回路内の切り替え可能なキャパシタは、ドライバ増幅器と電力増幅器の間の段間インピーダンス整合を調整するためにS1〜SMの制御信号を介して同調されることができる。この同調は、ICプロセスおよび/または基板の変化によって生じるインピーダンス不整合を補償することができる。
【0058】
固定段間整合回路を有するPAモジュールおよびチューナブル段間整合回路を有するPAモジュールに対するコンピュータシミュレーションを実施した。このコンピュータシミュレーションは、チューナブル段間整合回路がPAモジュールの性能を向上できることを示す。
【0059】
図9は、固定段間整合回路を有するPAモジュールおよびチューナブル段間整合回路を有するPAモジュールの性能を表すプロットを示す。図9では、横軸はPAin信号(ピン)の信号レベルを表し、dBmの単位で示される。左の縦軸は、RFout信号の信号レベル(Pout)を表し、これもdBmの単位で示される。右の縦軸は、PAEを表し、パーセント(%)の単位で示される。
【0060】
プロット912は、チューナブル段間整合回路を有するPAモジュールのRFout信号レベルを示す。プロット914は、固定段間整合回路を有するPAモジュールのRFout信号レベルを示す。プロット912および914は、電力増幅器の利得および出力電力レベルはチューナブル段間整合回路を用いて向上できることを示す。
【0061】
プロット922は、チューナブル段間整合回路を有するPAモジュールのPAEを示す。プロット924は、固定段間整合回路を有するPAモジュールのPAEを示す。プロット922および924は、電力増幅器のPAEはチューナブル段間整合回路を用いて向上できることを示す。
【0062】
例示的な設計では、装置(たとえば、ワイヤレスデバイス、集積回路など)は、第1の能動回路と、第2の能動回路と、チューナブル段間整合回路とを備えることができる。第1の能動回路は、第1の信号を受信し、第2の信号を提供することができる。第2の能動回路は、第3の信号を受信し、第4の信号を提供することができる。チューナブル段間整合回路は、第1の能動回路と第2の能動回路の間に接続されることができ、第2の信号を受信し、第3の信号を提供することができる。チューナブル段間整合回路は、第1の能動回路と第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えることができる。
【0063】
例示的な設計では、第1の能動回路はドライバ増幅器を備えることができ、第2の能動回路は電力増幅器を備えることができる。第1の能動回路および第2の能動回路は、他のタイプの回路も備えることができる。たとえば、第1の能動回路または第2の能動回路は、ミキサを備えることができる。例示的な設計では、第1の能動回路および第2の能動回路は、MOSトランジスタを用いて実施されることができる。
【0064】
例示的な設計では、チューナブル段間整合回路は、整合回路内の第1のノードと整合回路の出力の間に接続されたインダクタをさらに備えることができる。チューナブルキャパシタは、第1のノードと回路接地点の間に接続されることができる。また、チューナブル段間整合回路は、他の回路トポロジを用いて実施されることができる。
【0065】
例示的な設計では、チューナブルキャパシタは、たとえば図6Aまたは6Bに示されるように、(i)並列に接続された複数のキャパシタと、(ii)この複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチとを備えることができる。各スイッチは、関連するキャパシタを選択するためにオンにされるか、または関連するキャパシタの選択を解除するためにオフにされることができる。チューナブルキャパシタは、常に選択でき、かつ(i)(たとえば、図6Aに示されるように)複数のキャパシタと並列に、または(ii)(たとえば、図6Bに示すように)複数のキャパシタと直列に、接続できる固定キャパシタをさらに備えることができる。例示的な設計では、各スイッチは、関連するキャパシタの取り付け板と回路接地点の間に接続されることができる。各スイッチは、高い信号レベルを処理するために、少なくとも1つのMOSトランジスタ、たとえば、スタックをなして接続された複数のNMOSトランジスタを用いて実施されることができる。
【0066】
例示的な設計では、第2の能動回路は、第3の信号を受信するために第1のタイプの第1のトランジスタ(たとえば、NMOSトランジスタ)を備えることができる。チューナブル段間整合回路は、たとえば図8に示すように、第1のタイプと異なる第2のタイプの第2のトランジスタ(たとえば、PMOSトランジスタ)を備えることができる。第2のトランジスタは、第1のトランジスタの入力容量の変化を補償することができる。
【0067】
第1の能動回路の出力および第2の能動回路の入力は、内部ノードとすることができ、内部ピンを介してアクセス不可能であることができる。チューナブルキャパシタは、制御手段に基づいて複数の離散的な静電容量値のうちの1つに設定されることができ、これはSBIを介して受信されることができる。たとえば、チューナブルキャパシタは、チューナブルキャパシタの複数のあり得る離散的な静電容量値のうち、最大出力電力レベルまたは目標出力電力レベルと関連する離散的な静電容量値に設定されることができる。この離散的な静電容量値は、較正によってまたは何らかの他の手段を介して決定されることができる。
【0068】
別の例示的な設計では、集積回路は、ドライバ増幅器と、チューナブル段間整合回路と、電力増幅器とを備えることができる。このドライバ増幅器は、第1のRF信号を受信して増幅し、第2のRF信号を提供することができる。電力増幅器は、第3のRF信号を受信して増幅し、第4のRF信号を提供することができる。チューナブル段間整合回路は、ドライバ増幅器と電力増幅器の間に接続されることができ、第2のRF信号を受信し、第3のRF信号を提供することができる。チューナブル段間整合回路は、ドライバ増幅器と電力増幅器の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えることができる。
【0069】
例示的な設計では、ドライバ増幅器および電力増幅器は、MOSトランジスタを用いて実施されることができる。このドライバ増幅器は、スタックをなして接続された少なくとも1つのNMOSトランジスタを備えることができる。電力増幅器は、スタックをなして接続された複数のNMOSトランジスタを備えることができる。
【0070】
チューナブルキャパシタは、(i)並列に接続された複数のキャパシタと、(ii)複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチとを備えることができる。各スイッチは、関連するキャパシタを選択するためにオンにされるか、または関連するキャパシタの選択を解除するためにオフにされることができる。チューナブルキャパシタは、複数のキャパシタと並列に接続され、かつ常に選択される固定キャパシタをさらに備えることができる。スイッチは、MOSトランジスタを用いて実施されることができる。
【0071】
図10は、信号処理を実施するためのプロセス1000の例示的な設計を示す。第1の信号は、第1の能動回路を用いて処理され、第2の信号を得ることができる(ブロック1012)。第3の信号は、第2の能動回路を用いて処理され、第4の信号を得ることができる(ブロック1014)。ブロック1012の例示的な設計では、第1の信号は、ドライバ増幅器を用いて増幅され、第2の信号を得ることができる。ブロック1014の例示的な設計では、第3の信号は、電力増幅器を用いて増幅され、第4の信号を得ることができる。
【0072】
第1の能動回路と第2の能動回路の間のインピーダンス整合は、このインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えるチューナブル段間整合回路を用いて行うことができる(ブロック1016)。チューナブルキャパシタは、チューナブルキャパシタの複数のキャパシタに接続された複数のスイッチを制御することによって、複数の離散的な容量値のうちの1つに設定されることができる(ブロック1018)。
【0073】
本明細書で説明するチューナブル段間整合回路およびPAモジュールは、IC上、アナログIC上、RFIC上、混合信号IC上、ASIC上、プリント回路基板(PCB)上、電子デバイス上などで実施されることができる。チューナブル段間整合回路およびPAモジュールは、CMOS、NMOS、PMOS、バイポーラ接合トランジスタ(BJT)、バイポーラCMOS(BiCMOS)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)などの種々のICプロセス技術を用いて製作されることもできる。
【0074】
本明細書で説明するチューナブル段間整合回路およびPAモジュールを実施する装置は、スタンドアロンデバイスであってもよいし、より大型のデバイスの一部であってもよい。デバイスは、(i)スタンドアロンIC、(ii)データおよび/または命令を記憶するためのメモリICを含むことができる1つまたは複数のICのセット、(iii)RF受信機(RFR)またはRF送信機/受信機(RTR)などのRFIC、(iv)ASIC、(v)他のデバイス内に組み込まれ得るモジュール、(vi)受信機、携帯電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、(vii)その他、とすることができる。
【0075】
1つまたは複数の例示的な設計では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施することができる。これらの機能は、ソフトウェアで実施される場合、1つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、これに送信されてもよい。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含めて、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であってよい。限定ではなく、例として、このようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD−ROMもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラムコードを搬送もしくは記憶するために使用でき、コンピュータによってアクセスできる他の任意の媒体を備えることができる。また、あらゆる接続は、コンピュータ可読媒体と呼ぶのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線(DSL)、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク(diskおよびdisc)は、コンパクトディスク(compact disc)(CD)、レーザディスク(laser disc)、光ディスク(optical disc)、デジタル多用途ディスク(digital versatile disc)(DVD)、フロッピー(登録商標)ディスク(floppy(登録商標) disk)、およびブルーレイディスク(blu−ray disc)を含み、ここでディスク(disk)は通常、磁気的にデータを再生するが、ディスク(disc)はレーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含められるべきである。
【0076】
本開示の上記の説明は、当業者が本開示を作製または使用するために提供されるものである。本開示の種々の変更形態は、当業者には容易に明らかであろう。本明細書で定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用することができる。したがって、本開示は、本明細書で説明する例および設計に限定されるのではなく、本明細書で開示される原理および新規な特徴に一致する最も広い範囲に適合されるべきである。
【技術分野】
【0001】
米国特許法第119条に基づく優先権の主張
本特許出願は、2009年8月19日に出願され、本出願の譲受人に譲渡され、参照により明白に本明細書に組み込まれる、「DIGITAL TUNABLE PA INTER−STAGE MATCHING」という名称の米国仮特許出願第61/235,312号の優先権を主張するものである。
【0002】
本開示は、一般に電子回路に関し、より詳細には、整合回路に関する。
【背景技術】
【0003】
増幅器は、通常、種々の電子デバイスにおいて信号増幅を実現するために使用される。異なるタイプの増幅器を異なる用途に利用することが可能である。たとえば、携帯電話などのワイヤレス通信デバイスは、双方向通信のために送信機と受信機とを含むことができる。送信機はドライバ増幅器(driver amplifier)(DA)および電力増幅器(PA)を含むことができ、受信機は低雑音増幅器(LNA)を含むことができ、送受信機は可変利得増幅器(VGA)を含むことができる。
【0004】
送信機は、直列に接続されたドライバ増幅器と電力増幅器とを含むことができる。このドライバ増幅器は、Z1の出力インピーダンスを有することができる。電力増幅器は、Z2の入力インピーダンスを有することができ、Z2は、Z1と異なってよい。インピーダンス整合回路は、ドライバ増幅器と電力増幅器の間に接続されることができ、ドライバ増幅器の出力におけるZ1インピーダンスを電力増幅器の入力におけるZ2インピーダンスに整合させるために使用されることができる。高利得、高出力電力、および高電力付加効率(PAE)が電力増幅器で得ることができるように、インピーダンス整合を効果的に行うことが望ましい場合がある。
【図面の簡単な説明】
【0005】
【図1】ワイヤレス通信デバイスのブロック図。
【図2】図1のワイヤレス通信デバイスの実施形態を示す図。
【図3】電力増幅器(PA)モジュールのブロック図。
【図4A】単一の区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図4B】単一の区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図5A】2つの区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図5B】2つの区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図5C】2つの区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図5D】2つの区間を有するチューナブル段間整合回路の例示的な設計の概略図。
【図6A】チューナブルキャパシタ(tunable capacitor)を有するチューナブル段間整合回路の例示的な設計の概略図。
【図6B】チューナブルキャパシタを有するチューナブル段間整合回路の例示的な設計の概略図。
【図7A】チューナブル段間整合回路を有するPAモジュールの例示的な設計の概略図。
【図7B】チューナブル段間整合回路を有するPAモジュールの例示的な設計の概略図。
【図8】可変PA入力容量の補償を有するPAモジュールの例示的な設計の概略図。
【図9】チューナブル段間整合回路を有するPAモジュールおよび固定段間整合回路を有するPAモジュールの性能を表すプロット。
【図10】信号処理を実施するプロセスを示す図。
【発明を実施するための形態】
【0006】
以下に示す詳細な説明は、本開示の例示的な設計の説明として意図されており、本開示が実施可能な唯一の設計を表すことを意図するものではない。「例示的(exemplary)」という用語は、本明細書では、「代表例(example)、具体例(instance)、または例証(illustration)として使用する」という意味で用いられている。本明細書で「例示的」なものとして説明する設計は、必ずしも他の設計より好ましい、または有利であると解釈すべきものであるとは限らない。詳細な説明には、本開示の例示的な設計の完全な理解をもたらすために、具体的な詳細が記載されている。これらの具体的な詳細がなくても、本明細書で説明する例示的な設計を実施できることは、当業者には明らかであろう。いくつかの例では、よく知られている構造およびデバイスについては、本明細書で提示する例示的な設計の新規性を不明瞭にすることを避けるために、ブロック図の形で示す。
【0007】
能動回路間でインピーダンス整合を行うための技法について本明細書で説明する。これらの技法は、増幅器および他の能動回路のインピーダンス整合に使用されることができる。また、これらの技法は、ワイヤレス通信デバイス、携帯電話、携帯情報端末(PDA)、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、コードレス電話、ブルートゥースデバイス、家庭用電子デバイスなどの種々の電子デバイスにも使用されることができる。分かりやすくするため、ワイヤレス通信デバイス用技法の使用法について以下で説明する。
【0008】
図1は、ワイヤレス通信デバイス100の例示的な設計のブロック図を示す。この例示的な設計では、ワイヤレスデバイス100は、データプロセッサ110と、トランシーバ120とを含む。トランシーバ120は、双方向ワイヤレス通信をサポートする、送信機130と受信機150とを含む。一般に、ワイヤレスデバイス100は、任意の数の通信システムおよび任意の数の周波数帯域のための、任意の数の送信機と任意の数の受信機とを含むことができる。
【0009】
送信経路では、データプロセッサ110は、送信するべきデータを処理し、アナログ出力信号を送信機130に提供する。このアナログ出力信号は、送信機130内で、増幅器(Amp)132によって増幅され、デジタル−アナログ変換によって生じたイメージを除去するためにローパスフィルタ134によってフィルタ処理され、VGA136によって増幅され、ミキサ138によってベースバンドから無線周波数(RF)にアップコンバートされる。このアップコンバートされた信号は、フィルタ140によってフィルタ処理され、ドライバ増幅器142および電力増幅器144によってさらに増幅され、スイッチ/デュプレクサ146を通して送られ、アンテナ148を介して送信される。
【0010】
受信経路では、アンテナ148は、基地局および/または他の送信局から信号を受信し、受信信号を提供する。この受信信号は、スイッチ/デュプレクサ146を通して送られ、受信機150に提供される。この受信信号は、受信機150内で、LNA152によって増幅され、バンドパスフィルタ154によってフィルタ処理され、ミキサ156によってRFからベースバンドにダウンコンバートされる。このダウンコンバートされた信号は、VGA158によって増幅され、ローパスフィルタ160によってフィルタ処理され、増幅器162によって増幅されて、アナログ入力信号を得る。このアナログ入力信号は、データプロセッサ110に提供される。
【0011】
図1は、1つの段で信号をRFとベースバンドの間で周波数変換する直接変換アーキテクチャを実施する送信機130および受信機150を示す。送信機130および/または受信機150は、複数の段で信号をRFとベースバンドの間で周波数変換するスーパーヘテロダインアーキテクチャも実施することができる。局部発振器(LO)発生器170は、LO信号を生成し、ミキサ138および156それぞれに送信LO信号および受信LO信号を提供する。位相ロックループ(PLL)172は、データプロセッサ110から制御情報を受信し、適切な周波数の送信LO信号および受信LO信号を生成するために制御信号をLO発生器170に提供する。
【0012】
図1は、例示的なトランシーバ設計を示す。一般に、送信機130および受信機150内での信号のコンディショニングは、増幅器、フィルタ、ミキサなどからなる1つまたは複数の段によって行われることができる。これらの回路は、図1に示されている構成と異なるように配置されることができる。そのうえ、図1に示されていない他の回路も送信機および受信機で使用されることができる。たとえば、整合回路は、図1の種々の能動回路を整合させるために使用されることができる。図1のいくつかの回路は省略することもできる。トランシーバ120は、1つまたは複数のアナログ集積回路(IC)上、RF IC(RFIC)上、混合信号IC上などで実施されることができる。たとえば、送信機130内の増幅器132から電力増幅器144は、RFIC上で実施されることができる。ドライバ増幅器142および電力増幅器144は、RFICの外部にある別のIC上で実施されることもできる。
【0013】
データプロセッサ110は、ワイヤレスデバイス100の種々の機能、たとえば、送信データおよび受信データの処理を行うことができる。メモリ112は、データプロセッサ110用のプログラムコードおよびデータを記憶することができる。データプロセッサ110は、1つまたは複数の特定用途向け集積回路(ASIC)上および/または他のIC上で実施されることができる。
【0014】
図2は、ワイヤレスデバイス200の例示的な設計のブロック図を示す。ワイヤレスデバイス200は、図1のワイヤレスデバイス100の実施形態とすることができる。この例示的な設計では、ワイヤレスデバイス200は、移動局モデム(MSM)210と、RFトランシーバ(RTR)モジュール220と、電力増幅器(PA)モジュール230と、スイッチプレクサ/デュプレクサモジュール240と、アンテナ248とを含む。MSM210は、ワイヤレスデバイス100の種々の機能、たとえば、データの送信および受信の処理を実施できるデジタル回路(たとえば、図1のデータプロセッサ110)を含むことができる。MSM210は、Qualcomm Incorporatedから市販されているASICまたは何らかの他のASICとすることができる。RTRモジュール220は、トランシーバ内の種々の回路、たとえば、ドライバ増幅器142、電力増幅器144、およびスイッチ/デュプレクサ146を除く、図1のトランシーバ120内のすべての回路を含むことができる。RTRモジュール220は、Qualcomm Incorporatedから市販されているRFICまたは何らかの他のRFICとすることができる。PAモジュール230は、図1のドライバ増幅器142と電力増幅器144とを含むことができる。スイッチプレクサ/デュプレクサモジュール240は、図1のスイッチ/デュプレクサ146を含むことができる。MSM210は、シリアルバスインターフェース(SBI)を介して、RTRモジュール220、PAモジュール230、およびモジュール240と通信することができる。
【0015】
図2は、個別に製造できる4つの異なるモジュールを備えるワイヤレスデバイス200の例示的な設計を示す。また、ワイヤレスデバイス200は、4つより少ないかまたは4つより多いモジュールで実施されることができる。たとえば、RTRモジュール220とPAモジュール230は、1つのモジュールに結合することができる。別の例として、PAモジュール230とスイッチプレクサ/デュプレクサモジュール240も、1つのモジュールに結合することができる。
【0016】
図3は、図2のPAモジュール230の例示的な設計のブロック図を示す。PAモジュール230は、図1のドライバ増幅器142および電力増幅器144に使用されることができる。PAモジュール230は、ドライバ増幅器310と、チューナブル段間整合回路320と、電力増幅器330とを含む。ドライバ増幅器310は、入力RF信号(RFin)を受信して増幅し、増幅されたRF信号(DAout)を提供する。整合回路320は、このDAout信号を受信し、電力増幅器330にPA入力信号(PAin)を提供する。整合回路320は、ドライバ増幅器310の出力における第1のインピーダンス(Z1)と電力増幅器330の入力における第2のインピーダンス(Z2)との間のインピーダンス整合を行う。Z1は中程度のインピーダンス(たとえば、20〜30オーム)とすることができるが、Z1は低いインピーダンス(たとえば、2〜4オーム)とすることもできる。電力増幅器330は、PAin信号を受信して増幅し、出力RF信号(RFout)を提供する。
【0017】
図3のPAモジュール230などのPAモジュールの開発は、長期にわたる工程となることがあり、設計を何回も繰り返す場合がある。PAモジュールを設計する際の問題は、ドライバ増幅器310と電力増幅器330の間の段間インピーダンス整合を行うのが困難であることである。この困難は、いくつかの理由に起因する。第一に、ドライバ増幅器310の出力および電力増幅器330の入力は、典型的には、外部ピンを介してアクセス可能でない内部ノードである。したがって、ソースプルまたはロードプルを行って、これらのノードにおけるインピーダンスを測定することが可能でない場合がある。第二に、段間インピーダンス整合が、高い品質係数(Q)を有することがある。したがって、PAモジュールの性能(たとえば、利得、PAE、および直線性)が、ICプロセスおよび/または基板の変化により生じるインピーダンス不整合の影響を強く受けることがある。これらの理由および場合によっては他の理由から、良好な段間インピーダンス整合を得ることが困難な場合がある。
【0018】
一態様では、良好な段間インピーダンス整合を得るために、デジタルのチューナブル段間整合回路を使用することができる。デジタルのチューナブル段間整合回路は、個別のステップでデジタルに同調できる段間整合回路である。デジタルのチューナブル段間整合は、制御電圧を変化させることによって同調できるアナログのチューナブル段間整合とは対照的である(さらに、これに対するいくつかの利点を有することができる)。分かりやすくするため、以下の説明の大部分では、デジタルのチューナブル段間整合回路を、単にチューナブル段間整合回路と呼ぶ。
【0019】
チューナブル段間整合回路を使用することにより、より高い利得、より高いPAE、より良い直線性、より平坦な周波数応答などに関して性能を向上させることができる。チューナブル段間整合回路は、チューナブルキャパシタを変化させるためのデジタル制御スイッチを含むことができ、ICプロセスおよび/または基板の変化によって生じるインピーダンス不整合を補償することができる。チューナブル段間整合回路は、種々の回路トポロジを用いて実施されることができる。いくつかの例示的な回路トポロジについて以下で説明する。
【0020】
図4Aは、単一の区間を有するチューナブル段間整合回路410の例示的な設計の概略図を示す。整合回路410は、直列インダクタ412と、シャントチューナブルキャパシタ414とを含む。インダクタ412は、整合回路410の入力と出力の間に接続される。チューナブルキャパシタ414は、整合回路410の入力と回路接地点の間に接続される。キャパシタ414は、所望のインピーダンス整合を得るために同調されることができる。
【0021】
図4Bは、単一の区間を有するチューナブル段間整合回路420の例示的な設計の概略図を示す。整合回路420は、シャントインダクタ422と、直列チューナブルキャパシタ424とを含む。インダクタ422は、整合回路420の入力と回路接地点の間に接続される。チューナブルキャパシタ424は、整合回路420の入力と出力の間に接続される。キャパシタ424は、所望のインピーダンス整合を得るために同調されることができる。
【0022】
図5Aは、2つの区間を有するチューナブル段間整合回路510の例示的な設計の概略図を示す。整合回路510は、(i)直列インダクタ512とシャントキャパシタ514とを備える第1の区間と、(ii)直列インダクタ516とシャントチューナブルキャパシタ518とを備える第2の区間とを含む。インダクタ512は、整合回路510の入力とノードAの間に接続される。キャパシタ514は、整合回路510の入力と回路接地点の間に接続される。インダクタ516は、ノードAと整合回路510の出力の間に接続される。キャパシタ518は、ノードAと回路接地点の間に接続される。キャパシタ518は、所望のインピーダンス整合を得るために同調されることができる。
【0023】
図5Bは、2つの区間を有するチューナブル段間整合回路520の例示的な設計の概略図である。整合回路520は、(i)シャントインダクタ522と直列キャパシタ524とを備える第1の区間と、(ii)シャントインダクタ526と直列チューナブルキャパシタ528とを備える第2の区間とを含む。インダクタ522は、整合回路520の入力と回路接地点の間に接続される。キャパシタ524は、整合回路520の入力とノードBの間に接続される。インダクタ526は、ノードBと回路接地点の間に接続される。キャパシタ528は、ノードBと整合回路520の出力の間に接続される。キャパシタ528は、所望のインピーダンス整合を得るために同調されることができる。
【0024】
図5Cは、2つの区間を有するチューナブル段間整合回路530の例示的な設計の概略図である。整合回路530は、(i)直列インダクタ532とシャントキャパシタ534とを備える第1の区間と、(ii)シャントインダクタ536と直列チューナブルキャパシタ538とを備える第2の区間とを含む。インダクタ532は、整合回路530の入力とノードCの間に接続される。キャパシタ534は、整合回路530の入力と回路接地点の間に接続される。インダクタ536は、ノードCと回路接地点の間に接続される。キャパシタ538は、ノードCと整合回路530の出力の間に接続される。キャパシタ538は、所望のインピーダンス整合を得るために同調されることができる。
【0025】
図5Dは、2つの区間を有するチューナブル段間整合回路540の例示的な設計の概略図である。整合回路540は、(i)シャントインダクタ542と直列キャパシタ544とを備える第1の区間と、(ii)直列インダクタ546とシャントチューナブルキャパシタ548とを備える第2の区間とを含む。インダクタ542は、整合回路540の入力と回路接地点の間に接続される。キャパシタ544は、整合回路540の入力とノードDの間に接続される。インダクタ546は、ノードDと整合回路540の出力の間に接続される。キャパシタ548は、ノードDと回路接地点の間に接続される。キャパシタ548は、所望のインピーダンス整合を得るために同調されることができる。
【0026】
図4Aから5Dは、チューナブル段間整合回路410〜540の例示的な設計を示し、そのそれぞれは、図3のチューナブル段間整合回路320に使用されることができる。チューナブル段間整合回路は、他の方法でも実施されることができる。たとえば、図4Aに示される回路トポロジでは、キャパシタは、インダクタ412と並列に接続されることができ、チューナブルであってもなくてもよい。別の例として、チューナブルキャパシタ414は、整合回路410の入力から出力に移動されることができる。あるいは、整合回路410の出力と回路接地点の間に別のシャントキャパシタを追加することができる。図4Bから5Dの他の回路トポロジも他の変形形態を用いて実施されることができる。
【0027】
一般に、チューナブル段間整合回路は、任意の数の区間を含むことができ、各区間は、任意の回路トポロジを用いて実施されることができる。チューナブル段間整合回路は、任意の数のチューナブル回路部品も含むことができる。各チューナブル回路部品は、チューナブルキャパシタ、チューナブルインダクタなどとすることができる。図5Aから5Dは、第2の出力区間に1つのチューナブルキャパシタを有するチューナブル段間整合回路の例示的な設計を示す。第2の区間は、低い入力インピーダンスを典型的に有する電力増幅器により近いので、第2の区間を同調することが望ましい場合がある。また、チューナブルキャパシタは、(たとえば、第2の区間ではなく)第1の区間で、または各区間で、使用されることができる。
【0028】
図6Aは、切り替え可能なキャパシタを用いて実施されるチューナブルキャパシタを有するチューナブル段間整合回路320aの例示的な設計の概略図である。整合回路320a内で、インダクタ622は、整合回路320aの入力と電源(Vdd)の間に接続される。キャパシタ624は、整合回路320aの入力とノードEの間に接続される。インダクタ626は、ノードEと整合回路320aの出力の間に接続される。チューナブルキャパシタ628aは、ノードEと回路接地点の間に接続される。
【0029】
図6Aに示される例示的な設計では、チューナブルキャパシタ628aは、固定キャパシタ630およびM個の切り替え可能なキャパシタ632a〜632mのバンクを用いて実施される。ここで、Mは、任意の値とすることができる。キャパシタ630は、ノードEと回路接地点の間に接続される。各切り替え可能なキャパシタ632は、関連するスイッチ634と直列に接続される。各キャパシタ632の上端部は、ノードEに接続される。各スイッチ634の下端部は、回路接地点に接続される。スイッチ634a〜634mは、M個の制御信号S1〜SMをそれぞれ受信する。各スイッチ634は、その関連する制御信号に基づいて開閉されることができる。
【0030】
整合回路320aは、図4Aに示される単一区間回路トポロジを実施することができる。この場合、インダクタ622は、ドライバ増幅器310用の大型の負荷インダクタ/RFチョークとすることができ、キャパシタ624は、大型のACカップリング/DCブロッキングキャパシタとすることができる。直列インダクタ626とシャントチューナブルキャパシタ628aの組み合わせは、ドライバ増幅器310と電力増幅器330の間の所望のインピーダンス整合を提供することができる。整合回路320aは、図5Dに示される2つの区間回路トポロジも実施することができる。この場合、インダクタ622およびキャパシタ624は、整合回路の一部とすることができる。
【0031】
図6Bは、切り替え可能なキャパシタを用いて実施されるチューナブルキャパシタを有するチューナブル段間整合回路320bの例示的な設計の概略図である。整合回路320bは、インダクタ622および626と、キャパシタ624とを含み、これらは、図6Aに関して上記で説明したように接続される。整合回路320bは、チューナブルキャパシタ628aの代わりにチューナブルキャパシタ628bをさらに含む。チューナブルキャパシタ628bは、固定キャパシタ640およびM個の切り替え可能なキャパシタ642a〜642mのバンクを用いて実施される。キャパシタ640は、ノードEとノードFの間に接続される。各切り替え可能なキャパシタ642は、関連するスイッチ644と直列に接続される。各キャパシタ642の上端部は、ノードFに接続される。各スイッチ644の下端部は、回路接地点に接続される。
【0032】
図6Aおよび6Bの例示的な設計によって示されるように、チューナブルキャパシタは、固定キャパシタおよび切り替え可能なキャパシタのバンクを用いて実施されることができる。各切り替え可能なキャパシタは、関連するスイッチを閉じることによって選択されることができ、またはそのスイッチを開くことによって選択を解除されることができる。
【0033】
切り替え可能なキャパシタと直列のスイッチを使用することによって、抵抗が増加し、整合回路のQが減少することができる。Qへの悪影響は、チューナブルキャパシタの全静電容量を、固定部分とチューナブル部分に分割することによって軽減することができる。たいていの場合、全静電容量の20〜30%を扱うチューナブル部分は、ほとんどのタイプの変化を補償するのに十分とすることができる。したがって、図6Aの切り替え可能なキャパシタ632a〜632mの全静電容量は、チューナブルキャパシタ628aの全静電容量の3分の1〜5分の1でよく、その場合、段間整合のQへの影響を小さくすることができる。そのうえ、整合回路によって観測される電力レベルは、典型的には、電力増幅器の出力における電力レベルより10デシベル(dB)低いので、段間整合は、典型的には、ある程度の損失をスイッチによって許容することができる。図6Aおよび6Bに示される例示的な設計では、スイッチは、切り替え可能なキャパシタの下部と回路接地点の間に置くことができる。この例示的な設計によって、スイッチがオフのときにスイッチの寄生容量がインピーダンス整合に及ぼす影響が少なくなる。
【0034】
一般に、チューナブルキャパシタは、任意の構成に基づいて接続できる任意の数の切り替え可能なキャパシタを含むことができる。例示的な設計では、M個の切り替え可能なキャパシタは、2進重み付けされた静電容量値を有することができる。この例示的な設計では、第1の切り替え可能なキャパシタはCの静電容量を有することができ、第2の切り替え可能なキャパシタは2*Cの静電容量を有することができ、第3の切り替え可能なキャパシタは4*Cの静電容量を有することなどができる。別の例示的な設計では、M個の切り替え可能なキャパシタは、等しい静電容量を有することができる。この例示的な設計では、各切り替え可能なキャパシタは、Cの静電容量を有することができる。M個の切り替え可能なキャパシタは、他の方法でも実施されることができる。M個の切り替え可能なキャパシタの全静電容量は、所望の段間インピーダンス整合の同調を得るように選択されることができる。
【0035】
図7Aは、図2のPAモジュール230の例示的な設計であるPAモジュール230cの概略図を示す。PAモジュール230cは、ドライバ増幅器310cと、チューナブル段間整合回路320cと、電力増幅器330cとを含み、これらは、図2のPAモジュール230の対応する回路の例示的な設計である。
【0036】
ドライバ増幅器310c内で、N型金属酸化膜半導体(NMOS)トランジスタ612は、RFin信号を受信するそのゲートと、回路接地点に接続されたそのソースと、DAout信号を提供するそのドレインとを有する。負荷回路614は、Vdd電源とNMOSトランジスタ612のドレインの間に接続される。負荷回路614は省略することもでき、整合回路320c内のインダクタ622は、ドライバ増幅器310c用の負荷インダクタとして機能することができる。
【0037】
電力増幅器330c内で、NMOSトランジスタ652は、PAin信号を受信するそのゲートと、回路接地点に接続されたそのソースと、RFout信号を提供するそのドレインとを有する。負荷回路654は、Vdd電源とNMOSトランジスタ652のドレインの間に接続される。負荷回路654は、1つまたは複数のインダクタ、キャパシタ、MOSトランジスタなどを含むことができる。
【0038】
チューナブル段間整合回路320cは、インダクタ622および626と、キャパシタ624とを含み、これらは、図6Aに関して上記で説明したように接続される。整合回路320cは、図6Aのチューナブルキャパシタ628aの代わりにチューナブルキャパシタ628cをさらに含む。チューナブルキャパシタ628cは、固定キャパシタ630と、M個のNMOSトランジスタ636a〜636mとそれぞれ直列に接続されたM個の切り替え可能なキャパシタ642a〜642mとを含む。各NMOSトランジスタ636xは、ここでx∈{a,…,m}で、それぞれの制御信号を受信するそのゲートと、回路接地点に接続されたそのソースと、関連するキャパシタ632xの取り付け板(bottom plate)に接続されたそのドレインとを有する。各NMOSトランジスタ636xは、(i)関連するキャパシタ632xを選択するためにロジックハイの関連する制御信号Sxによりオンにさるか、または(ii)関連するキャパシタ632xの選択を解除するためにロジックローの制御信号Sxによりオフにされることができる。
【0039】
図7Aに示されるように、M個のデジタル制御信号S1〜SMのセットは、各NMOSトランジスタ636を個別にオンまたはオフにしてチューナブルキャパシタ628cの所望の全静電容量を得るために使用されることができる。M個の制御信号は、SBIを介してPAモジュールに送られる制御手段(control)に基づいて生成されることができる。SBIを使用することによって、チューナブルキャパシタのスイッチを制御するためのインターフェースが簡略化されることができる。SBIは、相補型金属酸化膜半導体(CMOS)で実施されるPAモジュールによって容易にサポートされることができる。
【0040】
図7Bは、図2のPAモジュール230の別の例示的な設計であるPAモジュール230dの概略図を示す。PAモジュール230dは、ドライバ増幅器310dと、チューナブル段間整合回路320dと、電力増幅器330dとを含み、これらは、図2のPAモジュール230の対応する回路の例示的な設計である。
【0041】
ドライバ増幅器310d内で、K個のNMOSトランジスタ612a〜612kは、スタックをなして接続されることができ、ここでKは1以上とすることができる。一番下のNMOSトランジスタ612aは、RFin信号を受信するそのゲートと、回路接地点に接続されたそのソースとを有する。i∈{b,…,k}の場合、スタック内の残りの各NMOSトランジスタ612iは、それぞれのバイアス電圧(Vbi)を受信するそのゲートと、下にあるNMOSトランジスタ612のドレインに接続されたそのソースとを有する。一番上のNMOSトランジスタ612kは、DAout信号を提供するそのドレインを有する。負荷回路614は、Vdd電源と一番上のNMOSトランジスタ612kのドレインとの間に接続される。負荷回路614は省略されることができる。
【0042】
電力増幅器330d内で、N個のNMOSトランジスタ652a〜652nは、スタックをなして接続されることができ、ここでNは2以上とすることができる。一番下のNMOSトランジスタ652aは、PAin信号を受信するそのゲートと、回路接地点に接続されたそのソースとを有する。j∈{b,…,n}の場合、スタック内の残りの各NMOSトランジスタ652jは、それぞれのバイアス電圧(Vcj)を受信するそのゲートと、下にあるNMOSトランジスタ652のドレインに接続されたそのソースとを有する。一番上のNMOSトランジスタ652nは、RFout信号を提供するそのドレインを有する。負荷回路654は、Vdd電源と一番上のNMOSトランジスタ652nのドレインとの間に接続される。
【0043】
チューナブル段間整合回路320dは、インダクタ622および626と、キャパシタ624とを含み、図7Aのチューナブルキャパシタ628cの代わりにチューナブルキャパシタ628dをさらに含む。チューナブルキャパシタ628dは、固定キャパシタ630と、M個の切り替え可能なキャパシタ632a〜632mとを含む。x∈{a,…,m}の場合、各切り替え可能なキャパシタ632xは、L個のNMOSトランジスタ636x1〜636xLのスタックと直列に接続され、ここでLは2以上とすることができる。スタック内のL個のNMOSトランジスタ636x1〜636xLは、同じ制御信号を受信し、(i)関連するキャパシタ632xを選択するためにオンにされるか、または(ii)関連するキャパシタ632xの選択を解除するためにオフにされることができる。
【0044】
電力増幅器330dからのRFout信号は、大きな電圧振幅(voltage swing)を有することができ、この電圧変動は、各NMOSトランジスタ652jの降伏電圧を超えてもよく、ここでj∈{a,…,n}である。RFout信号の電圧振幅は、N個のNMOSトランジスタ652a〜652nでほぼ等しく分割または分散されることができる。その場合、各NMOSトランジスタ652jは、電圧振幅のほんの一部のみを観測することができるが、これは、信頼性を良好に達成するためにNMOSトランジスタの降伏電圧より低くなければならない。スタック化されたトランジスタの使用は、ディープサブミクロンICプロセスを用いて製作され、かつ低い降伏電圧を有するトランジスタで実施される高周波増幅器に特に望ましい。スタック化されたトランジスタは、本質的には、信頼性を向上させるために降伏電圧を増大する(multiply)ことができる。スタック化されたNMOSトランジスタ636x1〜636xLは、ここでx∈{a,…,m}で、チューナブルキャパシタ628d内の各スイッチが複数のNMOSトランジスタで電圧振幅を分散させるために使用されることができる。
【0045】
図7Aおよび7Bのスイッチに使用されるNMOSトランジスタ636は、所望の性能を得るために適切な寸法で設計されることができる。具体的には、NMOSトランジスタ636は、オンにされたときに抵抗を減少させ、チューナブル段間整合回路のQへの悪影響を軽減するのに十分なほど大きくすることができる。
【0046】
図7Aおよび7Bは、切り替え可能なキャパシタを選択および選択解除するためのスイッチがNMOSトランジスタを用いて実施される例示的な設計を示す。また、このスイッチは、P型金属酸化膜半導体(PMOS)トランジスタ、または何らかの他のタイプのトランジスタ、または何らかの他の回路部品を用いて実施されることができる。NMOSトランジスタはPMOSトランジスタより移動度が高いので、同じトランジスタ面積に対して、NMOSトランジスタを用いて実施されるスイッチは、PMOSトランジスタを用いて実施されるスイッチより低い損失を有することができる。スイッチは、酸化シリコンまたはガラスなどの絶縁体の上にシリコンの薄い層が形成されるICプロセスであるシリコンオンインシュレータ(SOI)を用いて製作されることもできる。次に、このシリコンの薄い層の上に、スイッチ用のMOSトランジスタを構築することができる。SOI処理によって、スイッチの寄生容量を減少させることができ、これによって、より高速に動作することができる。スイッチは、他のICプロセスを用いて製作されることもできる。
【0047】
図7Aの電力増幅器330c内のNMOSトランジスタ652および図7Bの電力増幅器330d内のNMOSトランジスタ652aは、RFout信号に高い出力電力を提供するために、大型のトランジスタとすることができる。大型のNMOSトランジスタは、大きな入力容量を有することができ、この入力容量は、ゲート電圧に対して非線形的に大きく変化することができる。NMOSトランジスタの非線形入力容量により歪みが生じることがあり、これが電力増幅器の直線性に悪影響を及ぼすことがある。
【0048】
図8は、可変PA入力容量の補償を有するPAモジュール230eの概略図を示す。PAモジュール230eは、ドライバ増幅器310cと、チューナブル段間整合回路320eと、電力増幅器330cとを含む。整合回路320eは、インダクタ622および626と、キャパシタ624と、図7Aのチューナブルキャパシタ628cとを含む。整合回路320eはPMOSトランジスタ638をさらに含み、PMOSトランジスタ638は、電力増幅器230c内のNMOSトランジスタ652の非線形入力容量を補償するために使用される。PMOSトランジスタ638は、ノードEに接続されたそのゲートと、互いに接続されVbias2電圧を受けるそのソースおよびドレインとを有する。抵抗648は、NMOSトランジスタ652のゲートに接続された一端と、Vbias1電圧を受ける他端とを有する。
【0049】
一般に、電力増幅器は、PAin信号を受信して増幅する第1のタイプの第1のトランジスタ(たとえば、NMOSトランジスタ)を含むことができる。チューナブル段間整合回路は、第1のタイプと異なる第2のタイプの第2のトランジスタ(たとえば、PMOSトランジスタ)を含むことができる。第1のトランジスタおよび第2のトランジスタは、PAin信号の電力レベルによって変化する入力容量をそれぞれ有することができる。第1のトランジスタは、第1の容量−電圧(CV)曲線を有することができ、第2のトランジスタは、第1のCV曲線とほぼ反対の第2のCV曲線を有することができる。第2のトランジスタは、第1のトランジスタの入力容量の変動をPAin信号レベルで補償することができる。この補償によって、歪みが減少し、電力増幅器の直線性が向上することができる。
【0050】
図6Aから8は、チューナブル段間整合回路を有するPAモジュールのいくつかの例示的な設計を示す。また、チューナブル段間整合回路は、他の方法で、たとえば、他の回路トポロジ、スイッチの他の実施形態などを用いて実施されることができる。
【0051】
チューナブル段間整合回路は、M個のスイッチと直列に接続されたM個の切り替え可能なキャパシタを備えるチューナブルキャパシタを含むことができる。このチューナブルキャパシタは、複数の離散的な静電容量値のうちの1つに設定されることができ、この複数の離散的な静電容量値は、複数の同調コードに対応することができる。各同調コードは、M個のスイッチの特定の設定およびチューナブルキャパシタの特定の離散的な静電容量値と関連することができる。
【0052】
例示的な設計では、チューナブル段間整合回路を同調させてPAモジュールの良好な性能を得るために、較正を実施することができる。較正は、製造中の工場でおよび/または現場で実施されることができる。較正は、種々の方法で実施されることができる。
【0053】
例示的な設計では、較正は、目標周波数でPAモジュールの最高性能を得るために実施されることができる。最高性能は、最大のRFout信号レベル(以下に説明する)によって、または何らかの他のメトリクスに基づいて定量化されることができる。較正では、目標周波数で固定されたRFin信号をPAモジュールに印加することができる。次に、複数の同調コードを循環させ、各同調コードのRFout信号レベルを測定することによってチューナブル段間整合回路を同調させることができる。最高のRFout信号レベルを提供する同調コードを選択することができ、チューナブル段間整合回路は、この選択された同調コードに対応する離散的な静電容量値で動作することができる。
【0054】
別の例示的な設計では、較正は、異なる周波数に対してPAモジュールから一定のRFout信号レベルを得るために実施されることができる。較正では、特定の周波数のRFin信号をPAモジュールに印加することができる。次に、目標RFout信号レベルがPAモジュールから得られるまで、複数の同調コードを循環させ、各同調コードのRFout信号レベルを測定することによって、チューナブル段間整合回路を同調させることができる。このプロセスは、目的の周波数ごとに繰り返すことができる。周波数ごとに、目標RFout信号レベルを提供する同調コードを保存することができる。その後、PAモジュールは、特定の周波数で動作することができる。チューナブル段間整合回路は、特定の動作周波数のための保存された同調コードに対応する離散的な静電容量値で動作することができる。
【0055】
較正は、他の方法でも実施されることができる。たとえば、較正は、異なるRFout信号レベル、たとえば、0、10、20、30dBmなどにおけるPAモジュールの最高性能を決定するために実施されることができる。RFout信号レベルごとに、最大信号レベルを提供する同調コードが決定され保存されることができる。その後、PAモジュールからのRFout信号レベルに基づいて、適切な同調コードをチューナブル段間整合回路に印加することができる。
【0056】
また、チューナブル段間整合回路は、特定の要件を満たすように電力増幅器の性能を変更するために使用されることができる。たとえば、電力増幅器が、十分な利得より大きな利得を有する場合、チューナブル段間整合回路は、電力増幅器の利得を減少させ直線性を向上させるように多少ずらして同調されることができる。
【0057】
チューナブル段間整合回路は、PAモジュールの性能を向上させることができる。チューナブル段間整合回路内の切り替え可能なキャパシタは、ドライバ増幅器と電力増幅器の間の段間インピーダンス整合を調整するためにS1〜SMの制御信号を介して同調されることができる。この同調は、ICプロセスおよび/または基板の変化によって生じるインピーダンス不整合を補償することができる。
【0058】
固定段間整合回路を有するPAモジュールおよびチューナブル段間整合回路を有するPAモジュールに対するコンピュータシミュレーションを実施した。このコンピュータシミュレーションは、チューナブル段間整合回路がPAモジュールの性能を向上できることを示す。
【0059】
図9は、固定段間整合回路を有するPAモジュールおよびチューナブル段間整合回路を有するPAモジュールの性能を表すプロットを示す。図9では、横軸はPAin信号(ピン)の信号レベルを表し、dBmの単位で示される。左の縦軸は、RFout信号の信号レベル(Pout)を表し、これもdBmの単位で示される。右の縦軸は、PAEを表し、パーセント(%)の単位で示される。
【0060】
プロット912は、チューナブル段間整合回路を有するPAモジュールのRFout信号レベルを示す。プロット914は、固定段間整合回路を有するPAモジュールのRFout信号レベルを示す。プロット912および914は、電力増幅器の利得および出力電力レベルはチューナブル段間整合回路を用いて向上できることを示す。
【0061】
プロット922は、チューナブル段間整合回路を有するPAモジュールのPAEを示す。プロット924は、固定段間整合回路を有するPAモジュールのPAEを示す。プロット922および924は、電力増幅器のPAEはチューナブル段間整合回路を用いて向上できることを示す。
【0062】
例示的な設計では、装置(たとえば、ワイヤレスデバイス、集積回路など)は、第1の能動回路と、第2の能動回路と、チューナブル段間整合回路とを備えることができる。第1の能動回路は、第1の信号を受信し、第2の信号を提供することができる。第2の能動回路は、第3の信号を受信し、第4の信号を提供することができる。チューナブル段間整合回路は、第1の能動回路と第2の能動回路の間に接続されることができ、第2の信号を受信し、第3の信号を提供することができる。チューナブル段間整合回路は、第1の能動回路と第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えることができる。
【0063】
例示的な設計では、第1の能動回路はドライバ増幅器を備えることができ、第2の能動回路は電力増幅器を備えることができる。第1の能動回路および第2の能動回路は、他のタイプの回路も備えることができる。たとえば、第1の能動回路または第2の能動回路は、ミキサを備えることができる。例示的な設計では、第1の能動回路および第2の能動回路は、MOSトランジスタを用いて実施されることができる。
【0064】
例示的な設計では、チューナブル段間整合回路は、整合回路内の第1のノードと整合回路の出力の間に接続されたインダクタをさらに備えることができる。チューナブルキャパシタは、第1のノードと回路接地点の間に接続されることができる。また、チューナブル段間整合回路は、他の回路トポロジを用いて実施されることができる。
【0065】
例示的な設計では、チューナブルキャパシタは、たとえば図6Aまたは6Bに示されるように、(i)並列に接続された複数のキャパシタと、(ii)この複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチとを備えることができる。各スイッチは、関連するキャパシタを選択するためにオンにされるか、または関連するキャパシタの選択を解除するためにオフにされることができる。チューナブルキャパシタは、常に選択でき、かつ(i)(たとえば、図6Aに示されるように)複数のキャパシタと並列に、または(ii)(たとえば、図6Bに示すように)複数のキャパシタと直列に、接続できる固定キャパシタをさらに備えることができる。例示的な設計では、各スイッチは、関連するキャパシタの取り付け板と回路接地点の間に接続されることができる。各スイッチは、高い信号レベルを処理するために、少なくとも1つのMOSトランジスタ、たとえば、スタックをなして接続された複数のNMOSトランジスタを用いて実施されることができる。
【0066】
例示的な設計では、第2の能動回路は、第3の信号を受信するために第1のタイプの第1のトランジスタ(たとえば、NMOSトランジスタ)を備えることができる。チューナブル段間整合回路は、たとえば図8に示すように、第1のタイプと異なる第2のタイプの第2のトランジスタ(たとえば、PMOSトランジスタ)を備えることができる。第2のトランジスタは、第1のトランジスタの入力容量の変化を補償することができる。
【0067】
第1の能動回路の出力および第2の能動回路の入力は、内部ノードとすることができ、内部ピンを介してアクセス不可能であることができる。チューナブルキャパシタは、制御手段に基づいて複数の離散的な静電容量値のうちの1つに設定されることができ、これはSBIを介して受信されることができる。たとえば、チューナブルキャパシタは、チューナブルキャパシタの複数のあり得る離散的な静電容量値のうち、最大出力電力レベルまたは目標出力電力レベルと関連する離散的な静電容量値に設定されることができる。この離散的な静電容量値は、較正によってまたは何らかの他の手段を介して決定されることができる。
【0068】
別の例示的な設計では、集積回路は、ドライバ増幅器と、チューナブル段間整合回路と、電力増幅器とを備えることができる。このドライバ増幅器は、第1のRF信号を受信して増幅し、第2のRF信号を提供することができる。電力増幅器は、第3のRF信号を受信して増幅し、第4のRF信号を提供することができる。チューナブル段間整合回路は、ドライバ増幅器と電力増幅器の間に接続されることができ、第2のRF信号を受信し、第3のRF信号を提供することができる。チューナブル段間整合回路は、ドライバ増幅器と電力増幅器の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えることができる。
【0069】
例示的な設計では、ドライバ増幅器および電力増幅器は、MOSトランジスタを用いて実施されることができる。このドライバ増幅器は、スタックをなして接続された少なくとも1つのNMOSトランジスタを備えることができる。電力増幅器は、スタックをなして接続された複数のNMOSトランジスタを備えることができる。
【0070】
チューナブルキャパシタは、(i)並列に接続された複数のキャパシタと、(ii)複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチとを備えることができる。各スイッチは、関連するキャパシタを選択するためにオンにされるか、または関連するキャパシタの選択を解除するためにオフにされることができる。チューナブルキャパシタは、複数のキャパシタと並列に接続され、かつ常に選択される固定キャパシタをさらに備えることができる。スイッチは、MOSトランジスタを用いて実施されることができる。
【0071】
図10は、信号処理を実施するためのプロセス1000の例示的な設計を示す。第1の信号は、第1の能動回路を用いて処理され、第2の信号を得ることができる(ブロック1012)。第3の信号は、第2の能動回路を用いて処理され、第4の信号を得ることができる(ブロック1014)。ブロック1012の例示的な設計では、第1の信号は、ドライバ増幅器を用いて増幅され、第2の信号を得ることができる。ブロック1014の例示的な設計では、第3の信号は、電力増幅器を用いて増幅され、第4の信号を得ることができる。
【0072】
第1の能動回路と第2の能動回路の間のインピーダンス整合は、このインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えるチューナブル段間整合回路を用いて行うことができる(ブロック1016)。チューナブルキャパシタは、チューナブルキャパシタの複数のキャパシタに接続された複数のスイッチを制御することによって、複数の離散的な容量値のうちの1つに設定されることができる(ブロック1018)。
【0073】
本明細書で説明するチューナブル段間整合回路およびPAモジュールは、IC上、アナログIC上、RFIC上、混合信号IC上、ASIC上、プリント回路基板(PCB)上、電子デバイス上などで実施されることができる。チューナブル段間整合回路およびPAモジュールは、CMOS、NMOS、PMOS、バイポーラ接合トランジスタ(BJT)、バイポーラCMOS(BiCMOS)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)などの種々のICプロセス技術を用いて製作されることもできる。
【0074】
本明細書で説明するチューナブル段間整合回路およびPAモジュールを実施する装置は、スタンドアロンデバイスであってもよいし、より大型のデバイスの一部であってもよい。デバイスは、(i)スタンドアロンIC、(ii)データおよび/または命令を記憶するためのメモリICを含むことができる1つまたは複数のICのセット、(iii)RF受信機(RFR)またはRF送信機/受信機(RTR)などのRFIC、(iv)ASIC、(v)他のデバイス内に組み込まれ得るモジュール、(vi)受信機、携帯電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、(vii)その他、とすることができる。
【0075】
1つまたは複数の例示的な設計では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施することができる。これらの機能は、ソフトウェアで実施される場合、1つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、これに送信されてもよい。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含めて、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であってよい。限定ではなく、例として、このようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD−ROMもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラムコードを搬送もしくは記憶するために使用でき、コンピュータによってアクセスできる他の任意の媒体を備えることができる。また、あらゆる接続は、コンピュータ可読媒体と呼ぶのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線(DSL)、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク(diskおよびdisc)は、コンパクトディスク(compact disc)(CD)、レーザディスク(laser disc)、光ディスク(optical disc)、デジタル多用途ディスク(digital versatile disc)(DVD)、フロッピー(登録商標)ディスク(floppy(登録商標) disk)、およびブルーレイディスク(blu−ray disc)を含み、ここでディスク(disk)は通常、磁気的にデータを再生するが、ディスク(disc)はレーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含められるべきである。
【0076】
本開示の上記の説明は、当業者が本開示を作製または使用するために提供されるものである。本開示の種々の変更形態は、当業者には容易に明らかであろう。本明細書で定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用することができる。したがって、本開示は、本明細書で説明する例および設計に限定されるのではなく、本明細書で開示される原理および新規な特徴に一致する最も広い範囲に適合されるべきである。
【特許請求の範囲】
【請求項1】
第1の信号を受信し、第2の信号を提供するための第1の能動回路と、
第3の信号を受信し、第4の信号を提供するための第2の能動回路と、
前記第1の能動回路と前記第2の能動回路の間に接続され、前記第2の信号を受信し、前記第3の信号を提供するためのチューナブル段間整合回路であって、前記第1の能動回路と前記第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えるチューナブル段間整合回路とを備える、装置。
【請求項2】
前記第1の能動回路がドライバ増幅器を備え、前記第2の能動回路が電力増幅器を備える、請求項1に記載の装置。
【請求項3】
前記チューナブルキャパシタが、
並列に接続された複数のキャパシタと、
前記複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチであって、それぞれが、関連するキャパシタを選択するためにオンにされるか、または前記関連するキャパシタの選択を解除するためにオフにされるスイッチとを備える、請求項1に記載の装置。
【請求項4】
前記チューナブルキャパシタが、
前記複数のキャパシタと並列に接続され、かつ常に選択される固定キャパシタをさらに備える、請求項3に記載の装置。
【請求項5】
前記チューナブルキャパシタが、
前記複数のキャパシタと直列に接続され、かつ常に選択される固定キャパシタをさらに備える、請求項3に記載の装置。
【請求項6】
各スイッチが、前記関連するキャパシタの取り付け板と回路接地点の間に接続される、請求項3に記載の装置。
【請求項7】
各スイッチが、少なくとも1つの金属酸化膜半導体(MOS)トランジスタを用いて実施される、請求項3に記載の装置。
【請求項8】
各スイッチが、スタックをなして接続された複数のN型金属酸化膜半導体(NMOS)トランジスタを用いて実施される、請求項3に記載の装置。
【請求項9】
前記第2の能動回路が、前記第3の信号を受信するために第1のタイプの第1のトランジスタを備え、前記チューナブル段間整合回路が、前記第1のトランジスタの入力容量の変化を補償するために、前記第1のタイプと異なる第2のタイプの第2のトランジスタを備える、請求項1に記載の装置。
【請求項10】
前記電力増幅器が、前記第3の信号を受信し増幅するためにN型金属酸化膜半導体(NMOS)トランジスタを備え、前記チューナブル段間整合回路が、前記NMOSトランジスタの入力容量の変化を補償するためにP型金属酸化膜半導体(PMOS)トランジスタをさらに備える、請求項2に記載の装置。
【請求項11】
前記チューナブル段間整合回路が、前記チューナブル段間整合回路内の第1のノードと前記チューナブル段間整合回路の出力との間に接続されたインダクタをさらに備え、前記チューナブルキャパシタが前記第1のノードと回路接地点の間に接続される、請求項1に記載の装置。
【請求項12】
前記第1の能動回路の出力および前記第2の能動回路の入力が内部ノードであり、内部ピンを介してアクセス不可能である、請求項1に記載の装置。
【請求項13】
前記チューナブルキャパシタが、シリアルバスインターフェース(SBI)を介して受信される制御手段に基づいて、複数の離散的な静電容量値のうちの1つに設定される、請求項1に記載の装置。
【請求項14】
前記チューナブルキャパシタが、前記チューナブルキャパシタの複数のあり得る離散的な静電容量値のうち、最大出力電力レベルまたは目標出力電力レベルに関連する離散的な静電容量値に設定される、請求項1に記載の装置。
【請求項15】
前記第1の能動回路および前記第2の能動回路が、金属酸化膜半導体(MOS)トランジスタを用いて実施される、請求項1に記載の装置。
【請求項16】
第1の無線周波数(RF)信号を受信し、第2のRF信号を提供するためのドライバ増幅器と、
第3のRF信号を受信し、第4のRF信号を提供するための電力増幅器と、
前記ドライバ増幅器と前記電力増幅器の間に接続され、前記第2のRF信号を受信し、前記第3のRF信号を提供するためのチューナブル段間整合回路であって、前記ドライバ増幅器と前記電力増幅器の間のインピーダンス整合を調整するために個別のステップで変化するチューナブルキャパシタを備えるチューナブル段間整合回路とを備える、集積回路。
【請求項17】
前記ドライバ増幅器が、スタックをなして接続された少なくとも1つのN型金属酸化膜半導体(NMOS)トランジスタを備え、前記電力増幅器が、スタックをなして接続された複数のNMOSトランジスタを備える、請求項16に記載の集積回路。
【請求項18】
前記チューナブルキャパシタが、
並列に接続された複数のキャパシタと、
前記複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチであって、それぞれが、関連するキャパシタを選択するためにオンにされるか、または前記関連するキャパシタの選択を解除するためにオフにされるスイッチとを備える、請求項16に記載の集積回路。
【請求項19】
前記チューナブルキャパシタが、前記複数のキャパシタと並列に接続され、かつ常に選択される固定キャパシタをさらに備える、請求項18に記載の集積回路。
【請求項20】
前記複数のスイッチのそれぞれが、少なくとも1つのN型金属酸化膜半導体(NMOS)トランジスタを用いて実施される、請求項18に記載の集積回路。
【請求項21】
第1の能動回路を用いて第1の信号を処理して第2の信号を得ることと、
第2の能動回路を用いて第3の信号を処理して第4の信号を得ることと、
前記第1の能動回路と前記第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えるチューナブル段間整合回路を用いて前記インピーダンス整合を行うこととを備える方法。
【請求項22】
前記第1の信号を処理することが、ドライバ増幅器を用いて前記第1の信号を増幅して前記第2の信号を得ることを備え、前記第3の信号を処理することが、電力増幅器を用いて前記第3の信号を増幅して前記第4の信号を得ることを備える、請求項21に記載の方法。
【請求項23】
前記チューナブルキャパシタの複数のキャパシタに接続された複数のスイッチを制御することによって、前記チューナブルキャパシタを複数の離散的な静電容量値のうちの1つに設定することをさらに備える、請求項21に記載の方法。
【請求項24】
第1の信号を処理して第2の信号を得るための手段と、
第3の信号を処理して第4の信号を得るための手段と、
前記第1の信号を処理するための前記手段と前記第3の信号を処理するための前記手段の間でインピーダンス整合を行うための手段であって、前記インピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備える手段とを備える、装置。
【請求項1】
第1の信号を受信し、第2の信号を提供するための第1の能動回路と、
第3の信号を受信し、第4の信号を提供するための第2の能動回路と、
前記第1の能動回路と前記第2の能動回路の間に接続され、前記第2の信号を受信し、前記第3の信号を提供するためのチューナブル段間整合回路であって、前記第1の能動回路と前記第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えるチューナブル段間整合回路とを備える、装置。
【請求項2】
前記第1の能動回路がドライバ増幅器を備え、前記第2の能動回路が電力増幅器を備える、請求項1に記載の装置。
【請求項3】
前記チューナブルキャパシタが、
並列に接続された複数のキャパシタと、
前記複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチであって、それぞれが、関連するキャパシタを選択するためにオンにされるか、または前記関連するキャパシタの選択を解除するためにオフにされるスイッチとを備える、請求項1に記載の装置。
【請求項4】
前記チューナブルキャパシタが、
前記複数のキャパシタと並列に接続され、かつ常に選択される固定キャパシタをさらに備える、請求項3に記載の装置。
【請求項5】
前記チューナブルキャパシタが、
前記複数のキャパシタと直列に接続され、かつ常に選択される固定キャパシタをさらに備える、請求項3に記載の装置。
【請求項6】
各スイッチが、前記関連するキャパシタの取り付け板と回路接地点の間に接続される、請求項3に記載の装置。
【請求項7】
各スイッチが、少なくとも1つの金属酸化膜半導体(MOS)トランジスタを用いて実施される、請求項3に記載の装置。
【請求項8】
各スイッチが、スタックをなして接続された複数のN型金属酸化膜半導体(NMOS)トランジスタを用いて実施される、請求項3に記載の装置。
【請求項9】
前記第2の能動回路が、前記第3の信号を受信するために第1のタイプの第1のトランジスタを備え、前記チューナブル段間整合回路が、前記第1のトランジスタの入力容量の変化を補償するために、前記第1のタイプと異なる第2のタイプの第2のトランジスタを備える、請求項1に記載の装置。
【請求項10】
前記電力増幅器が、前記第3の信号を受信し増幅するためにN型金属酸化膜半導体(NMOS)トランジスタを備え、前記チューナブル段間整合回路が、前記NMOSトランジスタの入力容量の変化を補償するためにP型金属酸化膜半導体(PMOS)トランジスタをさらに備える、請求項2に記載の装置。
【請求項11】
前記チューナブル段間整合回路が、前記チューナブル段間整合回路内の第1のノードと前記チューナブル段間整合回路の出力との間に接続されたインダクタをさらに備え、前記チューナブルキャパシタが前記第1のノードと回路接地点の間に接続される、請求項1に記載の装置。
【請求項12】
前記第1の能動回路の出力および前記第2の能動回路の入力が内部ノードであり、内部ピンを介してアクセス不可能である、請求項1に記載の装置。
【請求項13】
前記チューナブルキャパシタが、シリアルバスインターフェース(SBI)を介して受信される制御手段に基づいて、複数の離散的な静電容量値のうちの1つに設定される、請求項1に記載の装置。
【請求項14】
前記チューナブルキャパシタが、前記チューナブルキャパシタの複数のあり得る離散的な静電容量値のうち、最大出力電力レベルまたは目標出力電力レベルに関連する離散的な静電容量値に設定される、請求項1に記載の装置。
【請求項15】
前記第1の能動回路および前記第2の能動回路が、金属酸化膜半導体(MOS)トランジスタを用いて実施される、請求項1に記載の装置。
【請求項16】
第1の無線周波数(RF)信号を受信し、第2のRF信号を提供するためのドライバ増幅器と、
第3のRF信号を受信し、第4のRF信号を提供するための電力増幅器と、
前記ドライバ増幅器と前記電力増幅器の間に接続され、前記第2のRF信号を受信し、前記第3のRF信号を提供するためのチューナブル段間整合回路であって、前記ドライバ増幅器と前記電力増幅器の間のインピーダンス整合を調整するために個別のステップで変化するチューナブルキャパシタを備えるチューナブル段間整合回路とを備える、集積回路。
【請求項17】
前記ドライバ増幅器が、スタックをなして接続された少なくとも1つのN型金属酸化膜半導体(NMOS)トランジスタを備え、前記電力増幅器が、スタックをなして接続された複数のNMOSトランジスタを備える、請求項16に記載の集積回路。
【請求項18】
前記チューナブルキャパシタが、
並列に接続された複数のキャパシタと、
前記複数のキャパシタに対してキャパシタごとに1つ接続された複数のスイッチであって、それぞれが、関連するキャパシタを選択するためにオンにされるか、または前記関連するキャパシタの選択を解除するためにオフにされるスイッチとを備える、請求項16に記載の集積回路。
【請求項19】
前記チューナブルキャパシタが、前記複数のキャパシタと並列に接続され、かつ常に選択される固定キャパシタをさらに備える、請求項18に記載の集積回路。
【請求項20】
前記複数のスイッチのそれぞれが、少なくとも1つのN型金属酸化膜半導体(NMOS)トランジスタを用いて実施される、請求項18に記載の集積回路。
【請求項21】
第1の能動回路を用いて第1の信号を処理して第2の信号を得ることと、
第2の能動回路を用いて第3の信号を処理して第4の信号を得ることと、
前記第1の能動回路と前記第2の能動回路の間のインピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備えるチューナブル段間整合回路を用いて前記インピーダンス整合を行うこととを備える方法。
【請求項22】
前記第1の信号を処理することが、ドライバ増幅器を用いて前記第1の信号を増幅して前記第2の信号を得ることを備え、前記第3の信号を処理することが、電力増幅器を用いて前記第3の信号を増幅して前記第4の信号を得ることを備える、請求項21に記載の方法。
【請求項23】
前記チューナブルキャパシタの複数のキャパシタに接続された複数のスイッチを制御することによって、前記チューナブルキャパシタを複数の離散的な静電容量値のうちの1つに設定することをさらに備える、請求項21に記載の方法。
【請求項24】
第1の信号を処理して第2の信号を得るための手段と、
第3の信号を処理して第4の信号を得るための手段と、
前記第1の信号を処理するための前記手段と前記第3の信号を処理するための前記手段の間でインピーダンス整合を行うための手段であって、前記インピーダンス整合を調整するために個別のステップで変化できるチューナブルキャパシタを備える手段とを備える、装置。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【公表番号】特表2013−502846(P2013−502846A)
【公表日】平成25年1月24日(2013.1.24)
【国際特許分類】
【出願番号】特願2012−525692(P2012−525692)
【出願日】平成22年8月19日(2010.8.19)
【国際出願番号】PCT/US2010/046021
【国際公開番号】WO2011/022549
【国際公開日】平成23年2月24日(2011.2.24)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.BLU−RAY DISC
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公表日】平成25年1月24日(2013.1.24)
【国際特許分類】
【出願日】平成22年8月19日(2010.8.19)
【国際出願番号】PCT/US2010/046021
【国際公開番号】WO2011/022549
【国際公開日】平成23年2月24日(2011.2.24)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.BLU−RAY DISC
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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