トランジスタ及びその製造方法。
【課題】活性層中への電極材の拡散の抑制、電極材の低電気抵抗化、さらには活性層へのダメージ低減を図ることができる、酸化物半導体からなる活性層を有する電界効果型トランジスタ及びその製造方法を提供すること。
【解決手段】本発明の一実施形態に係るトランジスタは、酸化物半導体からなる活性層と、Ti系材料またはMo系材料からなる第1の電極層と、第1の電極層の材料よりも比抵抗の小さい材料からなる第2の電極層とを具備する。
上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい第1の電極層と、比抵抗が小さい第2の電極層を積層することにより、活性層と電極層の層界面でのFET特性が良好であり、電気抵抗の小さい電極を備えたFETを得ることが可能である。
【解決手段】本発明の一実施形態に係るトランジスタは、酸化物半導体からなる活性層と、Ti系材料またはMo系材料からなる第1の電極層と、第1の電極層の材料よりも比抵抗の小さい材料からなる第2の電極層とを具備する。
上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい第1の電極層と、比抵抗が小さい第2の電極層を積層することにより、活性層と電極層の層界面でのFET特性が良好であり、電気抵抗の小さい電極を備えたFETを得ることが可能である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、酸化物半導体からなる活性層を有する電界効果型トランジスタに関する。
【背景技術】
【0002】
電界効果トランジスタ(FET:Field effect transistor)の活性層として、IGZO(InGaZnO4)のような酸化物半導体の利用が研究されている。酸化物半導体は、現在、活性層の材料として主流である水素化アモルファスシリコンに比べ、高い電界効果移動度を有し、低温で成膜が可能である等、多くの利点を有している。
【0003】
FETは、典型的には、ゲート電極、ゲート絶縁膜、活性層、ソース/ドレイン電極(S/D電極)がこの順に積層されて構成されている。各構造の形成には、スパッタリング法による成膜、エッチング法によるパターニング等が用いられる。活性層として酸化物半導体を利用する場合の各構造の材料、あるいは製造プロセスが提案されている。
【0004】
例えば特許文献1には、「複合金属酸化物を含むチャネルを有する半導体デバイス」が開示されている。この半導体デバイスは、Zn、Cd、Ga及びInを含む合金の酸化物からなるチャネル(活性層)と、このチャネルに積層された金属あるいは合金からなるソース/ドレイン電極を有する。
【0005】
【特許文献1】特表2007−529119号公報(段落[0017]、図2)
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1に記載の半導体デバイスでは、特定のチャネルの材料に対応するソース/ドレイン電極の材料は選定されていない。FETにおいて、活性層とソース/ドレイン電極との層界面はFET特性に影響を及ぼすため、活性層の材(活性層材)に対応するソース/ドレイン電極の材料(S/D電極材)の選定が必要である。
【0007】
例えば、活性層材を酸化物半導体とした場合、S/D電極材は、(1)S/D電極材が活性層中に拡散しない、(2)比抵抗が小さい、(3)ドライエッチングが可能、などの特性あるいは条件が必要とされる。
【0008】
(1)は、活性層上に成膜されるS/D電極材が活性層材中に拡散するとFET特性が悪化するため、(2)は、ソース/ドレイン電極での電気抵抗を低減し、応答性を高めるためである。また、(3)は、酸化物半導体は酸及びアルカリへの耐性が低く、酸化物半導体からなる活性層の直上の構造(S/D電極)をウェットエッチングによりパターニングすることができないためである。
【0009】
以上のような事情に鑑み、本発明の目的は、活性層中への電極材の拡散の抑制、電極材の低電気抵抗化、さらには活性層へのダメージ低減を図ることができる、酸化物半導体からなる活性層を有する電界効果型トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0010】
本発明の一形態に係るトランジスタは、活性層と、第1の電極層と、第2の電極層とを具備する。
上記活性層は、酸化物半導体からなる。
上記第1の電極層は、上記活性層の上に積層された、Ti系材料またはMo系材料からなる。
上記第2の電極層は、上記第1の電極層上に積層された、上記第1の電極層よりも比抵が小さい材料からなる。
【0011】
本発明の一形態に係るトランジスタの製造方法は、基材上に酸化物半導体からなる活性層を形成する。
第1の電極層は、Ti系材料またはMo系材料からなり、前記活性層上に形成される。
第2の電極層は、上記第1の電極層よりも比抵抗が小さい材料からなり、上記第1の電極層上に形成される。
【発明を実施するための最良の形態】
【0012】
本発明の一実施形態に係るトランジスタは、活性層と、第1の電極層と、第2の電極層とを具備する。
上記活性層は、酸化物半導体からなる。
上記第1の電極層は、上記活性層の上に積層された、Ti系材料またはMo系材料からなる。
上記第2の電極層は、上記第1の電極層上に積層された、上記第1の電極層よりも比抵抗が小さい材料からなる。
上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい第1の電極層と、比抵抗が小さい第2の電極層を積層することにより、活性層と電極層の層界面でのFET特性が良好であり、電気抵抗の小さい電極を備えたFETを得ることが可能である。
【0013】
Ti系材料には、金属チタン、チタン化合物、チタン合金などが含まれる。同様に、Mo系材料には、金属モリブデン、モリブデン化合物、モリブデン合金などが含まれる。
【0014】
上記第2の電極層は、Cuからなるものとしてもよい。
上記構成によれば、比抵抗が小さいCuにより、電極抵抗を低減することが可能である。
【0015】
上記酸化物半導体は、In−Ga−Zn−O系材料からなるものとしてもよい。
上記構成によれば、In−Ga−Zn−O系材料からなる活性層に対して拡散が小さいFETを得ることが可能である。
【0016】
本発明の一実施形態に係るトランジスタの製造方法は、基材上に酸化物半導体からなる活性層を形成する。
第1の電極層は、Ti系材料またはMo系材料からなり、前記活性層上に形成される。
第2の電極層は、上記第1の電極層よりも比抵抗が小さい材料からなり、上記第1の電極層上に形成される。
上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい材料からなる第1の電極層を形成した後、第2の電極層が形成されるため、第2の電極層が形成される際に活性層への拡散が生じることがなく、FET特性が良好なFETを得ることが可能である。
【0017】
上記トランジスタの製造方法は、上記第2の電極層を形成する工程の後に、ウェットエッチングにより上記第2の電極層をエッチングする工程と、ドライエッチングにより上記第1の電極層をエッチングする工程とをさらに具備してもよい。
上記構成によれば、第2の電極層をエッチングする際に、活性層が第1の電極層により被覆されているため、ウェットエッチングにより第2の電極層をエッチングすることが可能である。
【0018】
上記活性層は、スパッタリングにより形成されたIn−Ga−Zn−O系材料からなるものとしてもよい。
上記構成によれば、In−Ga−Zn−O系材料からなる活性層に対して拡散が小さいFETを製造することが可能である。
【0019】
上記活性層を形成する工程は、前記基材を加熱しながら前記スパッタリングにより活性層を形成してもよい。
上記構成によれば、成膜されたIn−Ga−Zn−O系材料からなる活性層をアニール処理する際の温度を低くすることが可能である。アニール温度の低温化により、活性層中への電極層材料の拡散を更に抑制することが可能となる。
【0020】
以下、本発明の実施の形態を図面に基づき説明する。
【0021】
図1は、本実施形態に係るトランジスタ1の構成を模式的に示す断面図である。
トランジスタ1は一例として、ボトムゲート型電界効果型トランジスタとする。
【0022】
図1に示すように、トランジスタ1は、基板2、ゲート電極3、ゲート絶縁膜4、活性層5、ストッパ層6、ソース/ドレイン電極7(ソース電極7s及びドレイン電極7d)、保護膜8を有する。
【0023】
基板2はガラスや合成樹脂等からなる。基板2上にはゲート電極3及びゲート絶縁膜4が形成されている。
ゲート電極3は、Mo、CrあるいはAl等の金属膜であり、例えば300nmの厚さを有する。ゲート電極3はゲート絶縁膜4に被覆されている。
【0024】
ゲート絶縁膜4は基板2及びゲート電極3上に形成された、シリコン酸化膜、シリコン窒化膜等であり、例えば300nmの厚さを有する。ゲート絶縁膜4は活性層5及び保護膜8に被覆されている。
【0025】
活性層5は、ゲート絶縁膜4上に形成されたIn−Ga−Zn−O系材料(InGaZnO4等、以下IGZO)からなる薄膜であり、例えば200nmの厚さを有する。活性層5はストッパ層6、ソース/ドレイン電極7及び保護膜8に被覆されている。また、活性層5の材料はIGZOに限られず、ZnO、ZnO2、CdO、GaO、Ga2O、Ga2O3、InO、In2O3等の他の酸化物半導体を材料とすることも可能である。
【0026】
ストッパ層6は、活性層5上に形成されたシリコン酸化膜、シリコン窒化膜等からなり、例えば100nmの厚さを有する。ストッパ層6は保護膜8に被覆されている。
【0027】
ソース/ドレイン電極7は、ソース電極7s及びドレイン電極7dが離間して配置され、それぞれ、第1電極層71(7s1、7d1)、第2電極層72(7s2、7d2)を有する。
【0028】
第1電極層71は、活性層5上に形成されたMo系材料(Mo、MoN、Mo/Nb合金等)またはTi系材料(Ti、TiN等)からなる薄膜である。本実施形態では、第1電極層71の材料はMoであり、例えば50nmの厚さを有する。
第2電極層72は、第1電極層71上に形成された第1電極層71の材料よりも比抵抗が小さい材料からなる薄膜である。本実施形態では、第2電極層72の材料はCuであり、例えば100nmの厚さを有する。
第1電極層71及び第2電極層72は、保護膜8に被覆されている。
【0029】
保護膜8は、シリコン酸化膜、シリコン窒化膜等であり、例えば300nmの厚さを有する。保護膜8は、ゲート絶縁膜4、活性層5、ストッパ層6及びソース/ドレイン電極7を被覆するように形成されている。
【0030】
以上のように形成されたトランジスタ1は、ゲート電極3に印加する電圧を制御することによって、ソース電極7sとドレイン電極7dの間を流れる電流の大きさを制御するスイッチング素子あるいは増幅素子として機能する
【0031】
トランジスタ1の製造方法を説明する。
【0032】
図2はトランジスタ1の製造プロセスを示すフローチャートである。
図4(A)に示すように、基板2上にスパッタリング法によりゲート電極膜3Fを成膜する。(ST1)。
【0033】
次に、図4(B)に示すように、ゲート電極膜3Fをパターニングし、ゲート電極3を形成する(ST2)。パターニングは、例えばフォトリソグラフィ法により行われる。
続いて、図4(C)に示すように、基板2及びゲート電極3上にCVD法、スパッタリング法等によりゲート絶縁膜4を成膜する(ST3)。
【0034】
次に、図4(D)に示すように、ゲート絶縁膜4上にスパッタリング法によりIGZOからなる酸化物半導体膜5Fを成膜する(ST4)。
スパッタリングは、基板2を所定温度に加熱した状態で実施してもよい。基板2を加熱した状態で成膜することにより、後の工程で活性層5の酸化物半導体をアニール処理する際のアニール温度を低くすることが可能である。
本実施形態では、ArとO2の混合ガス中で、スパッタリングターゲットをスパッタリングすることで、O2との反応物を堆積させる反応性スパッタリング法を用いる。
【0035】
次に、図5(A)に示すように、酸化物半導体膜5F上にスパッタリング法によりストッパ層形成膜6Fを成膜する(ST5)。
続いて、図5(B)に示すように、ストッパ層形成膜6Fをパターニングし、ストッパ層6を形成する(ST6)。
【0036】
次に、図5(C)に示すように、酸化物半導体膜5F及びストッパ層6上にスパッタリング法によりMoからなる第1金属膜71Fを成膜する(ST7)。第1金属膜71Fの材料の選定については後述する。
【0037】
次に、図5(D)に示すように、第1金属膜71F上にスパッタリング法によりCuからなる第2金属膜72Fを成膜する(ST8)。第2金属膜72Fの材料の選定については後述する。
【0038】
次に、図6(A)〜(D)に示すように、第2金属膜72F、第1金属膜71F、酸化物半導体膜5Fをパターニングし、ソース/ドレイン電極7(ソース電極7s、ドレイン電極7d)及び活性層5を形成する(ST9)。
【0039】
ステップ9(ST9)のパターニングの詳細について以下で説明する。
図3は、ステップ9のパターニングの詳細を示すフローチャートである。
【0040】
図6(A)に示すように、第2金属膜72F上にフォトレジストRを形成する(ST9a)。フォトレジストRは、例えば液状の感光性材料を塗布して乾燥させ、パターンが形成されたマスクを通して露光してパターンを転写し、露光された、あるいは露光されなかった感光性材料を除去することによって形成される。
【0041】
次に、図6(B)に示すように、第2金属膜72Fをウェットエッチングによりエッチングし、第2電極層72(7s2及び7d2)を形成する(ST9b)。Cuからなる第2金属膜72Fのエッチングに用いられるエッチャントはFeCl3又は硫硝酢酸(硫酸、硝酸、酢酸の混酸)である。Moからなる第1金属膜71Fに対するエッチング選択性の高いエッチャントを用いることによって、第2金属膜72Fのエッチングの際に第1金属膜71Fがエッチングストップ層として機能させることができる。これにより、第1金属膜71Fで被覆された酸化物半導体膜5Fが当該エッチングから確実に保護される。
【0042】
次に、図6(C)に示すように、第1金属膜71Fをドライエッチングによりエッチングし、第1電極層71(7s1及び7d1)を形成する(ST9c)。Moからなる第1金属膜71Fのエッチングに用いられるエッチャントはCF4である。この際、用いられるエッチャントに酸化物半導体膜5Fに対する選択性を有さない場合でも、酸化物半導体膜5F上のストッパ層6に被覆されている領域は、エッチングから確実に保護される。
【0043】
次に、図6(D)に示すように、酸化物半導体膜5Fをエッチングして活性層5を形成する(ST9d)。エッチャントにはHClなどの還元ガスを用いることができる。この際、酸化物半導体膜5Fのうち、ストッパ層6及び第1電極層71に被覆されている領域以外の領域がエッチングされる。なお、エッチングマスクとしてフォトレジストRの代わりに第2電極層72を利用してもよい。
続いて、フォトレジストRを除去し(ST9e)、パターニングが終了する。
【0044】
最後に、図1に示すように、ゲート絶縁膜4、活性層5、ストッパ層6及びソース/ドレイン電極7を被覆するように、CVD法、スパッタリング法等により保護膜8を形成する(ST10)。
以上のプロセスによりトランジスタ1が製造される。
【0045】
IGZOを含む酸化物半導体は、酸及びアルカリに対する耐性が低い。そのため酸化物半導体膜5Fの直上に位置する層をウェットエッチングによりエッチングしようとすると、エッチャントにより酸化物半導体膜5Fがダメージを受ける。
【0046】
しかし、本実施形態に係る製造プロセスでは、第2金属膜72Fをウェットエッチングによりエッチングする際に、第1金属膜71Fは酸化物半導体膜5Fを被覆した状態で残留する。このため、第2金属膜72Fのエッチングの際にエッチャントが酸化物半導体膜5Fに到達せず、酸化物半導体膜5Fはダメージを受けない。また、第1金属膜71Fは、ドライエッチングによりエッチングされるため、酸化物半導体膜5Fはダメージを受けない。
【0047】
なお、第2金属膜72Fはドライエッチングによりエッチングされる材料(例えばAl系材料)から形成されていてもよい。この場合、エッチャントの種類によっては、第1金属膜71Fと第2金属膜72Fとを同時にエッチングすることができる。
【0048】
第1金属膜71Fの材料選定について説明する。
上述のように、第1金属膜71Fの材料として、酸化物半導体膜5F上にスパッタリングにより成膜する際に酸化物半導体膜5F中に拡散しないものが好適である。
そこで、IGZOからなる薄膜(IGZO膜)上にスパッタリングにより各種材料を成膜(電極材膜とする)したサンプルを作製し、当該サンプルについて深度方向の組成を分析することによって拡散の様子を検討した。
【0049】
以下に、測定方法を説明する。
基板上に、スパッタリング法によりIGZO膜を100nm成膜した。In−Ga−Zn−O系材料からなるスパッタリングターゲット(以下、ターゲット)を用い、ターゲットに13.56MHzの高周波電力を印加してRFスパッタリングによりIGZO膜を成膜した。この際、基板は無加熱であり、プロセスガスとしてArとO2の混合ガスを用いた。
【0050】
次に、IGZO膜上に電極材膜を100nm成膜した。電極材膜と同じ組成のターゲットを用い、DCスパッタリングにより電極材膜を成膜した。プロセスガスとしてArガスを用いた。
成膜後、350℃のアニール温度で1時間アニール処理した。
【0051】
以上のように作製されたサンプルについて、深度方向(電極材膜からIGZO膜に向かう方向)に組成を分析した。
分析には、オージェ電子分光分析法(AES:Auger Electron Spectroscopy)を用いた。AESではサンプル表面に電子線等の励起線を照射し、放出されたオージェ電子の強度を測定する。オージェ電子は、励起線が照射された原子の原子種に依存する運動エネルギーを持つため、サンプル表面の原子組成が得られる。
【0052】
AESでは、サンプル表面の組成しか得られないため、スパッタリングによりサンプルを掘り下げ、AESとスパッタリングとを交互に実行することにより、深度方向の原子組成を得た。
【0053】
以上のような分析方法により、電極材のIGZO膜への拡散の様子を検討した。
電極材として分析したのは、配線材として利用されるCu、Mo、Cu、Tiの4種の金属である。
【0054】
図7〜図10に測定結果を示す。
これらのグラフは、横軸にスパッタ時間を、縦軸に原子濃度をとったものである。
横軸のスパッタ時間は、上述した、サンプルを掘り下げるためのスパッタリングの経過時間であり、サンプル深度と同義である。縦軸の原子濃度は、各スパッタ深度での原子の存在量を割合で示したものである。
【0055】
図7は、電極材をMoとした場合の測定結果を示す。スパッタ時間33分付近に相当する深度がMo層とIGZO層との境界である。同図に示すように、Moを示すプロットは層境界経過後に濃度が急激に減少し、かつ、IGZO層の表面の比較的浅い位置で濃度が0近傍に落ち込む。このことから、Mo原子がIGZO層へ拡散していないことがわかる。
【0056】
図8は、電極材をAlとした場合の測定結果を示す。スパッタ時間21分付近に相当する深度がAl層とIGZO層との境界である。同図に示すように、Alを示すプロットは、層境界経過後の濃度の減少率が小さく、かつ、IGZO層の深部にわたって一定濃度のAl原子が確認される。このことから、Al原子はIGZO層へ拡散していることがわかる。
【0057】
図9は、電極材をCuとした場合の測定結果を示す。スパッタ時間20分付近に相当する深度がCu層とIGZO層との境界である。同図に示すように、Cuを示すプロットは層境界経過後に濃度が急激に減少し、かつ、IGZO層の表面の比較的浅い位置で濃度が0近傍に落ち込む。このことから、Cu原子がIGZO層へ拡散していないことがわかる。
【0058】
図10は、電極材をTiとした場合の測定結果を示す。スパッタ時間27分付近に相当する深度がTi層とIGZO層との境界である。同時に示すように、Tiを示すプロットは層境界経過後に濃度が急激に減少し、かつ、IGZO層の表面の比較的浅い位置で濃度が0近傍に落ち込む。このことから、Ti原子がIGZO層へ拡散していないことがわかる。
【0059】
以上の測定結果から、Cu、Mo、Al、Tiの4種の金属のうち、350℃のアニール処理ではCu、Mo、TiはIGZO膜への拡散が生じないことがわかった。
【0060】
次に、エッチング特性について検討する。
上述のように、IGZOを含む酸化物半導体は酸及びアルカリに対する耐性が低いため、酸化物半導体膜5Fの直上の層をウェットエッチング法によりエッチングすることは困難である
【0061】
そこで、第1金属膜71Fをドライエッチングによりエッチングすることが可能な材料で形成する。また、第1金属膜71Fより上の層をウェットエッチングによりエッチングする際に、酸化物半導体膜5Fは第1金属膜71Fによって被覆されているため、エッチング液が酸化物半導体膜5Fに到達することがない。
【0062】
ここで、Cu、Mo、Ti、Alの4種の金属について検討すると、Mo、Ti、Alはドライエッチングによりエッチングすることが可能であり、Cuはドライエッチングによりエッチングすることは困難である。
【0063】
以上から、第1金属膜71Fとして適する材料は、上記4種の金属の中では、IGZO膜への拡散が生じず、かつ、ドライエッチングが可能なMoとTiと判断することが可能である。また、第1金属膜71Fの構成材料は上記の例に限られず、Mo化合物、Mo合金、Ti化合物、Ti合金等のMo、あるいはTiを主成分とする物質から任意に選択することが可能である。
【0064】
さらに、第1金属膜71Fを、ドライエッチングが可能で、かつ、第2金属膜72Fの材料とのエッチング選択性が大きい材料から形成することにより、第2金属膜72Fのエッチング時に酸化物半導体膜5Fがダメージを受けることを防止することが可能である。これは、特に第2金属膜72FをCu等のウェットエッチングによってエッチングされる材料で形成した場合に有効である。
【0065】
第2金属膜72Fの材料選定について説明する。
第2金属膜72Fは、第1金属膜71Fの上層に成膜されるため、上述したように、酸化物半導体膜5Fへの拡散が生じず、ドライエッチングが可能な材料である必要はない。一方、第2金属膜72Fは、トランジスタ1と外部との電気的接続に用いられるため、比抵抗が小さい材料からなることが好適である。
【0066】
Cu、Mo、Al、Tiの4種の金属の比抵抗を検討すると、凡そCu:2μΩ・cm、Mo:12μΩ・cm、Al:3μΩ・cm、Ti:50μΩ・cmであり、Cu及びAlの比抵抗が比較的小さい。
【0067】
以上から、第2金属膜72Fとして適する材料は、上記4種の金属の中では、比抵抗が比較的小さいCuとAlと判断することが可能である。また、第2金属膜72Fの構成材料は上記の例に限られず、第1金属膜71Fの構成材料との関係で任意に選定することができる。また、上記4種の金属以外にも、Ag等の第1の金属膜71Fの構成材料よりも比抵抗が小さい金属を第2金属膜72Fの構成材料としてもよい。
【0068】
以上のように、第1金属膜71Fと第2金属膜72Fの材料を選定することより、構成原子の活性層5への拡散が小さく、かつ、電気抵抗が小さいソース/ドレイン電極7を有し、さらに活性層5へのダメージが低減されたトランジスタ1を形成することが可能である。
【0069】
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【0070】
上述の実施形態に係るトランジスタ1の製造方法では、酸化物半導体膜5F、第1金属膜71F及び第2金属膜72Fを成膜した後、酸化物半導体膜5Fを最後にパターニングする例を示した。これに代えて、酸化物半導体膜5Fのパターニング後に、第1及び第2金属膜71F、72Fの成膜及びこれらのパターニングを行ってもよい。この場合、酸化物半導体膜5F上にストッパ層6を形成せずとも酸化物半導体膜5Fを金属膜71F、72Fのエッチングから有効に保護することができる。
【0071】
上述の実施形態に係るトランジスタ1はボトムゲート型のFETとしたが、ボトムゲート型のものに限られない。ゲート電極が活性層の上層側に形成されたトップゲート型FETにも応用することが可能である。
【図面の簡単な説明】
【0072】
【図1】本発明の実施形態に係るトランジスタ1の構成を模式的に示す断面図である。
【図2】トランジスタ1の製造方法を示すフローチャートである。
【図3】トランジスタ1の製造方法を示すフローチャートである。
【図4】トランジスタ1の製造プロセスを示す模式図である。
【図5】トランジスタ1の製造プロセスを示す模式図である。
【図6】トランジスタ1の製造プロセスを示す模式図である。
【図7】IGZOにMoが積層されたサンプルのAES測定結果のグラフである。
【図8】IGZOにAlが積層されたサンプルのAES測定結果のグラフである。
【図9】IGZOにCuが積層されたサンプルのAES測定結果のグラフである。
【図10】IGZOにTiが積層されたサンプルのAES測定結果のグラフである。
【符号の説明】
【0073】
1 トランジスタ
2 基板
3 ゲート電極
4 ゲート絶縁膜
5 活性層
6 ストッパ層
7 ソース/ドレイン電極
71 第1電極層
72 第2電極層
【技術分野】
【0001】
本発明は、酸化物半導体からなる活性層を有する電界効果型トランジスタに関する。
【背景技術】
【0002】
電界効果トランジスタ(FET:Field effect transistor)の活性層として、IGZO(InGaZnO4)のような酸化物半導体の利用が研究されている。酸化物半導体は、現在、活性層の材料として主流である水素化アモルファスシリコンに比べ、高い電界効果移動度を有し、低温で成膜が可能である等、多くの利点を有している。
【0003】
FETは、典型的には、ゲート電極、ゲート絶縁膜、活性層、ソース/ドレイン電極(S/D電極)がこの順に積層されて構成されている。各構造の形成には、スパッタリング法による成膜、エッチング法によるパターニング等が用いられる。活性層として酸化物半導体を利用する場合の各構造の材料、あるいは製造プロセスが提案されている。
【0004】
例えば特許文献1には、「複合金属酸化物を含むチャネルを有する半導体デバイス」が開示されている。この半導体デバイスは、Zn、Cd、Ga及びInを含む合金の酸化物からなるチャネル(活性層)と、このチャネルに積層された金属あるいは合金からなるソース/ドレイン電極を有する。
【0005】
【特許文献1】特表2007−529119号公報(段落[0017]、図2)
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1に記載の半導体デバイスでは、特定のチャネルの材料に対応するソース/ドレイン電極の材料は選定されていない。FETにおいて、活性層とソース/ドレイン電極との層界面はFET特性に影響を及ぼすため、活性層の材(活性層材)に対応するソース/ドレイン電極の材料(S/D電極材)の選定が必要である。
【0007】
例えば、活性層材を酸化物半導体とした場合、S/D電極材は、(1)S/D電極材が活性層中に拡散しない、(2)比抵抗が小さい、(3)ドライエッチングが可能、などの特性あるいは条件が必要とされる。
【0008】
(1)は、活性層上に成膜されるS/D電極材が活性層材中に拡散するとFET特性が悪化するため、(2)は、ソース/ドレイン電極での電気抵抗を低減し、応答性を高めるためである。また、(3)は、酸化物半導体は酸及びアルカリへの耐性が低く、酸化物半導体からなる活性層の直上の構造(S/D電極)をウェットエッチングによりパターニングすることができないためである。
【0009】
以上のような事情に鑑み、本発明の目的は、活性層中への電極材の拡散の抑制、電極材の低電気抵抗化、さらには活性層へのダメージ低減を図ることができる、酸化物半導体からなる活性層を有する電界効果型トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0010】
本発明の一形態に係るトランジスタは、活性層と、第1の電極層と、第2の電極層とを具備する。
上記活性層は、酸化物半導体からなる。
上記第1の電極層は、上記活性層の上に積層された、Ti系材料またはMo系材料からなる。
上記第2の電極層は、上記第1の電極層上に積層された、上記第1の電極層よりも比抵が小さい材料からなる。
【0011】
本発明の一形態に係るトランジスタの製造方法は、基材上に酸化物半導体からなる活性層を形成する。
第1の電極層は、Ti系材料またはMo系材料からなり、前記活性層上に形成される。
第2の電極層は、上記第1の電極層よりも比抵抗が小さい材料からなり、上記第1の電極層上に形成される。
【発明を実施するための最良の形態】
【0012】
本発明の一実施形態に係るトランジスタは、活性層と、第1の電極層と、第2の電極層とを具備する。
上記活性層は、酸化物半導体からなる。
上記第1の電極層は、上記活性層の上に積層された、Ti系材料またはMo系材料からなる。
上記第2の電極層は、上記第1の電極層上に積層された、上記第1の電極層よりも比抵抗が小さい材料からなる。
上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい第1の電極層と、比抵抗が小さい第2の電極層を積層することにより、活性層と電極層の層界面でのFET特性が良好であり、電気抵抗の小さい電極を備えたFETを得ることが可能である。
【0013】
Ti系材料には、金属チタン、チタン化合物、チタン合金などが含まれる。同様に、Mo系材料には、金属モリブデン、モリブデン化合物、モリブデン合金などが含まれる。
【0014】
上記第2の電極層は、Cuからなるものとしてもよい。
上記構成によれば、比抵抗が小さいCuにより、電極抵抗を低減することが可能である。
【0015】
上記酸化物半導体は、In−Ga−Zn−O系材料からなるものとしてもよい。
上記構成によれば、In−Ga−Zn−O系材料からなる活性層に対して拡散が小さいFETを得ることが可能である。
【0016】
本発明の一実施形態に係るトランジスタの製造方法は、基材上に酸化物半導体からなる活性層を形成する。
第1の電極層は、Ti系材料またはMo系材料からなり、前記活性層上に形成される。
第2の電極層は、上記第1の電極層よりも比抵抗が小さい材料からなり、上記第1の電極層上に形成される。
上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい材料からなる第1の電極層を形成した後、第2の電極層が形成されるため、第2の電極層が形成される際に活性層への拡散が生じることがなく、FET特性が良好なFETを得ることが可能である。
【0017】
上記トランジスタの製造方法は、上記第2の電極層を形成する工程の後に、ウェットエッチングにより上記第2の電極層をエッチングする工程と、ドライエッチングにより上記第1の電極層をエッチングする工程とをさらに具備してもよい。
上記構成によれば、第2の電極層をエッチングする際に、活性層が第1の電極層により被覆されているため、ウェットエッチングにより第2の電極層をエッチングすることが可能である。
【0018】
上記活性層は、スパッタリングにより形成されたIn−Ga−Zn−O系材料からなるものとしてもよい。
上記構成によれば、In−Ga−Zn−O系材料からなる活性層に対して拡散が小さいFETを製造することが可能である。
【0019】
上記活性層を形成する工程は、前記基材を加熱しながら前記スパッタリングにより活性層を形成してもよい。
上記構成によれば、成膜されたIn−Ga−Zn−O系材料からなる活性層をアニール処理する際の温度を低くすることが可能である。アニール温度の低温化により、活性層中への電極層材料の拡散を更に抑制することが可能となる。
【0020】
以下、本発明の実施の形態を図面に基づき説明する。
【0021】
図1は、本実施形態に係るトランジスタ1の構成を模式的に示す断面図である。
トランジスタ1は一例として、ボトムゲート型電界効果型トランジスタとする。
【0022】
図1に示すように、トランジスタ1は、基板2、ゲート電極3、ゲート絶縁膜4、活性層5、ストッパ層6、ソース/ドレイン電極7(ソース電極7s及びドレイン電極7d)、保護膜8を有する。
【0023】
基板2はガラスや合成樹脂等からなる。基板2上にはゲート電極3及びゲート絶縁膜4が形成されている。
ゲート電極3は、Mo、CrあるいはAl等の金属膜であり、例えば300nmの厚さを有する。ゲート電極3はゲート絶縁膜4に被覆されている。
【0024】
ゲート絶縁膜4は基板2及びゲート電極3上に形成された、シリコン酸化膜、シリコン窒化膜等であり、例えば300nmの厚さを有する。ゲート絶縁膜4は活性層5及び保護膜8に被覆されている。
【0025】
活性層5は、ゲート絶縁膜4上に形成されたIn−Ga−Zn−O系材料(InGaZnO4等、以下IGZO)からなる薄膜であり、例えば200nmの厚さを有する。活性層5はストッパ層6、ソース/ドレイン電極7及び保護膜8に被覆されている。また、活性層5の材料はIGZOに限られず、ZnO、ZnO2、CdO、GaO、Ga2O、Ga2O3、InO、In2O3等の他の酸化物半導体を材料とすることも可能である。
【0026】
ストッパ層6は、活性層5上に形成されたシリコン酸化膜、シリコン窒化膜等からなり、例えば100nmの厚さを有する。ストッパ層6は保護膜8に被覆されている。
【0027】
ソース/ドレイン電極7は、ソース電極7s及びドレイン電極7dが離間して配置され、それぞれ、第1電極層71(7s1、7d1)、第2電極層72(7s2、7d2)を有する。
【0028】
第1電極層71は、活性層5上に形成されたMo系材料(Mo、MoN、Mo/Nb合金等)またはTi系材料(Ti、TiN等)からなる薄膜である。本実施形態では、第1電極層71の材料はMoであり、例えば50nmの厚さを有する。
第2電極層72は、第1電極層71上に形成された第1電極層71の材料よりも比抵抗が小さい材料からなる薄膜である。本実施形態では、第2電極層72の材料はCuであり、例えば100nmの厚さを有する。
第1電極層71及び第2電極層72は、保護膜8に被覆されている。
【0029】
保護膜8は、シリコン酸化膜、シリコン窒化膜等であり、例えば300nmの厚さを有する。保護膜8は、ゲート絶縁膜4、活性層5、ストッパ層6及びソース/ドレイン電極7を被覆するように形成されている。
【0030】
以上のように形成されたトランジスタ1は、ゲート電極3に印加する電圧を制御することによって、ソース電極7sとドレイン電極7dの間を流れる電流の大きさを制御するスイッチング素子あるいは増幅素子として機能する
【0031】
トランジスタ1の製造方法を説明する。
【0032】
図2はトランジスタ1の製造プロセスを示すフローチャートである。
図4(A)に示すように、基板2上にスパッタリング法によりゲート電極膜3Fを成膜する。(ST1)。
【0033】
次に、図4(B)に示すように、ゲート電極膜3Fをパターニングし、ゲート電極3を形成する(ST2)。パターニングは、例えばフォトリソグラフィ法により行われる。
続いて、図4(C)に示すように、基板2及びゲート電極3上にCVD法、スパッタリング法等によりゲート絶縁膜4を成膜する(ST3)。
【0034】
次に、図4(D)に示すように、ゲート絶縁膜4上にスパッタリング法によりIGZOからなる酸化物半導体膜5Fを成膜する(ST4)。
スパッタリングは、基板2を所定温度に加熱した状態で実施してもよい。基板2を加熱した状態で成膜することにより、後の工程で活性層5の酸化物半導体をアニール処理する際のアニール温度を低くすることが可能である。
本実施形態では、ArとO2の混合ガス中で、スパッタリングターゲットをスパッタリングすることで、O2との反応物を堆積させる反応性スパッタリング法を用いる。
【0035】
次に、図5(A)に示すように、酸化物半導体膜5F上にスパッタリング法によりストッパ層形成膜6Fを成膜する(ST5)。
続いて、図5(B)に示すように、ストッパ層形成膜6Fをパターニングし、ストッパ層6を形成する(ST6)。
【0036】
次に、図5(C)に示すように、酸化物半導体膜5F及びストッパ層6上にスパッタリング法によりMoからなる第1金属膜71Fを成膜する(ST7)。第1金属膜71Fの材料の選定については後述する。
【0037】
次に、図5(D)に示すように、第1金属膜71F上にスパッタリング法によりCuからなる第2金属膜72Fを成膜する(ST8)。第2金属膜72Fの材料の選定については後述する。
【0038】
次に、図6(A)〜(D)に示すように、第2金属膜72F、第1金属膜71F、酸化物半導体膜5Fをパターニングし、ソース/ドレイン電極7(ソース電極7s、ドレイン電極7d)及び活性層5を形成する(ST9)。
【0039】
ステップ9(ST9)のパターニングの詳細について以下で説明する。
図3は、ステップ9のパターニングの詳細を示すフローチャートである。
【0040】
図6(A)に示すように、第2金属膜72F上にフォトレジストRを形成する(ST9a)。フォトレジストRは、例えば液状の感光性材料を塗布して乾燥させ、パターンが形成されたマスクを通して露光してパターンを転写し、露光された、あるいは露光されなかった感光性材料を除去することによって形成される。
【0041】
次に、図6(B)に示すように、第2金属膜72Fをウェットエッチングによりエッチングし、第2電極層72(7s2及び7d2)を形成する(ST9b)。Cuからなる第2金属膜72Fのエッチングに用いられるエッチャントはFeCl3又は硫硝酢酸(硫酸、硝酸、酢酸の混酸)である。Moからなる第1金属膜71Fに対するエッチング選択性の高いエッチャントを用いることによって、第2金属膜72Fのエッチングの際に第1金属膜71Fがエッチングストップ層として機能させることができる。これにより、第1金属膜71Fで被覆された酸化物半導体膜5Fが当該エッチングから確実に保護される。
【0042】
次に、図6(C)に示すように、第1金属膜71Fをドライエッチングによりエッチングし、第1電極層71(7s1及び7d1)を形成する(ST9c)。Moからなる第1金属膜71Fのエッチングに用いられるエッチャントはCF4である。この際、用いられるエッチャントに酸化物半導体膜5Fに対する選択性を有さない場合でも、酸化物半導体膜5F上のストッパ層6に被覆されている領域は、エッチングから確実に保護される。
【0043】
次に、図6(D)に示すように、酸化物半導体膜5Fをエッチングして活性層5を形成する(ST9d)。エッチャントにはHClなどの還元ガスを用いることができる。この際、酸化物半導体膜5Fのうち、ストッパ層6及び第1電極層71に被覆されている領域以外の領域がエッチングされる。なお、エッチングマスクとしてフォトレジストRの代わりに第2電極層72を利用してもよい。
続いて、フォトレジストRを除去し(ST9e)、パターニングが終了する。
【0044】
最後に、図1に示すように、ゲート絶縁膜4、活性層5、ストッパ層6及びソース/ドレイン電極7を被覆するように、CVD法、スパッタリング法等により保護膜8を形成する(ST10)。
以上のプロセスによりトランジスタ1が製造される。
【0045】
IGZOを含む酸化物半導体は、酸及びアルカリに対する耐性が低い。そのため酸化物半導体膜5Fの直上に位置する層をウェットエッチングによりエッチングしようとすると、エッチャントにより酸化物半導体膜5Fがダメージを受ける。
【0046】
しかし、本実施形態に係る製造プロセスでは、第2金属膜72Fをウェットエッチングによりエッチングする際に、第1金属膜71Fは酸化物半導体膜5Fを被覆した状態で残留する。このため、第2金属膜72Fのエッチングの際にエッチャントが酸化物半導体膜5Fに到達せず、酸化物半導体膜5Fはダメージを受けない。また、第1金属膜71Fは、ドライエッチングによりエッチングされるため、酸化物半導体膜5Fはダメージを受けない。
【0047】
なお、第2金属膜72Fはドライエッチングによりエッチングされる材料(例えばAl系材料)から形成されていてもよい。この場合、エッチャントの種類によっては、第1金属膜71Fと第2金属膜72Fとを同時にエッチングすることができる。
【0048】
第1金属膜71Fの材料選定について説明する。
上述のように、第1金属膜71Fの材料として、酸化物半導体膜5F上にスパッタリングにより成膜する際に酸化物半導体膜5F中に拡散しないものが好適である。
そこで、IGZOからなる薄膜(IGZO膜)上にスパッタリングにより各種材料を成膜(電極材膜とする)したサンプルを作製し、当該サンプルについて深度方向の組成を分析することによって拡散の様子を検討した。
【0049】
以下に、測定方法を説明する。
基板上に、スパッタリング法によりIGZO膜を100nm成膜した。In−Ga−Zn−O系材料からなるスパッタリングターゲット(以下、ターゲット)を用い、ターゲットに13.56MHzの高周波電力を印加してRFスパッタリングによりIGZO膜を成膜した。この際、基板は無加熱であり、プロセスガスとしてArとO2の混合ガスを用いた。
【0050】
次に、IGZO膜上に電極材膜を100nm成膜した。電極材膜と同じ組成のターゲットを用い、DCスパッタリングにより電極材膜を成膜した。プロセスガスとしてArガスを用いた。
成膜後、350℃のアニール温度で1時間アニール処理した。
【0051】
以上のように作製されたサンプルについて、深度方向(電極材膜からIGZO膜に向かう方向)に組成を分析した。
分析には、オージェ電子分光分析法(AES:Auger Electron Spectroscopy)を用いた。AESではサンプル表面に電子線等の励起線を照射し、放出されたオージェ電子の強度を測定する。オージェ電子は、励起線が照射された原子の原子種に依存する運動エネルギーを持つため、サンプル表面の原子組成が得られる。
【0052】
AESでは、サンプル表面の組成しか得られないため、スパッタリングによりサンプルを掘り下げ、AESとスパッタリングとを交互に実行することにより、深度方向の原子組成を得た。
【0053】
以上のような分析方法により、電極材のIGZO膜への拡散の様子を検討した。
電極材として分析したのは、配線材として利用されるCu、Mo、Cu、Tiの4種の金属である。
【0054】
図7〜図10に測定結果を示す。
これらのグラフは、横軸にスパッタ時間を、縦軸に原子濃度をとったものである。
横軸のスパッタ時間は、上述した、サンプルを掘り下げるためのスパッタリングの経過時間であり、サンプル深度と同義である。縦軸の原子濃度は、各スパッタ深度での原子の存在量を割合で示したものである。
【0055】
図7は、電極材をMoとした場合の測定結果を示す。スパッタ時間33分付近に相当する深度がMo層とIGZO層との境界である。同図に示すように、Moを示すプロットは層境界経過後に濃度が急激に減少し、かつ、IGZO層の表面の比較的浅い位置で濃度が0近傍に落ち込む。このことから、Mo原子がIGZO層へ拡散していないことがわかる。
【0056】
図8は、電極材をAlとした場合の測定結果を示す。スパッタ時間21分付近に相当する深度がAl層とIGZO層との境界である。同図に示すように、Alを示すプロットは、層境界経過後の濃度の減少率が小さく、かつ、IGZO層の深部にわたって一定濃度のAl原子が確認される。このことから、Al原子はIGZO層へ拡散していることがわかる。
【0057】
図9は、電極材をCuとした場合の測定結果を示す。スパッタ時間20分付近に相当する深度がCu層とIGZO層との境界である。同図に示すように、Cuを示すプロットは層境界経過後に濃度が急激に減少し、かつ、IGZO層の表面の比較的浅い位置で濃度が0近傍に落ち込む。このことから、Cu原子がIGZO層へ拡散していないことがわかる。
【0058】
図10は、電極材をTiとした場合の測定結果を示す。スパッタ時間27分付近に相当する深度がTi層とIGZO層との境界である。同時に示すように、Tiを示すプロットは層境界経過後に濃度が急激に減少し、かつ、IGZO層の表面の比較的浅い位置で濃度が0近傍に落ち込む。このことから、Ti原子がIGZO層へ拡散していないことがわかる。
【0059】
以上の測定結果から、Cu、Mo、Al、Tiの4種の金属のうち、350℃のアニール処理ではCu、Mo、TiはIGZO膜への拡散が生じないことがわかった。
【0060】
次に、エッチング特性について検討する。
上述のように、IGZOを含む酸化物半導体は酸及びアルカリに対する耐性が低いため、酸化物半導体膜5Fの直上の層をウェットエッチング法によりエッチングすることは困難である
【0061】
そこで、第1金属膜71Fをドライエッチングによりエッチングすることが可能な材料で形成する。また、第1金属膜71Fより上の層をウェットエッチングによりエッチングする際に、酸化物半導体膜5Fは第1金属膜71Fによって被覆されているため、エッチング液が酸化物半導体膜5Fに到達することがない。
【0062】
ここで、Cu、Mo、Ti、Alの4種の金属について検討すると、Mo、Ti、Alはドライエッチングによりエッチングすることが可能であり、Cuはドライエッチングによりエッチングすることは困難である。
【0063】
以上から、第1金属膜71Fとして適する材料は、上記4種の金属の中では、IGZO膜への拡散が生じず、かつ、ドライエッチングが可能なMoとTiと判断することが可能である。また、第1金属膜71Fの構成材料は上記の例に限られず、Mo化合物、Mo合金、Ti化合物、Ti合金等のMo、あるいはTiを主成分とする物質から任意に選択することが可能である。
【0064】
さらに、第1金属膜71Fを、ドライエッチングが可能で、かつ、第2金属膜72Fの材料とのエッチング選択性が大きい材料から形成することにより、第2金属膜72Fのエッチング時に酸化物半導体膜5Fがダメージを受けることを防止することが可能である。これは、特に第2金属膜72FをCu等のウェットエッチングによってエッチングされる材料で形成した場合に有効である。
【0065】
第2金属膜72Fの材料選定について説明する。
第2金属膜72Fは、第1金属膜71Fの上層に成膜されるため、上述したように、酸化物半導体膜5Fへの拡散が生じず、ドライエッチングが可能な材料である必要はない。一方、第2金属膜72Fは、トランジスタ1と外部との電気的接続に用いられるため、比抵抗が小さい材料からなることが好適である。
【0066】
Cu、Mo、Al、Tiの4種の金属の比抵抗を検討すると、凡そCu:2μΩ・cm、Mo:12μΩ・cm、Al:3μΩ・cm、Ti:50μΩ・cmであり、Cu及びAlの比抵抗が比較的小さい。
【0067】
以上から、第2金属膜72Fとして適する材料は、上記4種の金属の中では、比抵抗が比較的小さいCuとAlと判断することが可能である。また、第2金属膜72Fの構成材料は上記の例に限られず、第1金属膜71Fの構成材料との関係で任意に選定することができる。また、上記4種の金属以外にも、Ag等の第1の金属膜71Fの構成材料よりも比抵抗が小さい金属を第2金属膜72Fの構成材料としてもよい。
【0068】
以上のように、第1金属膜71Fと第2金属膜72Fの材料を選定することより、構成原子の活性層5への拡散が小さく、かつ、電気抵抗が小さいソース/ドレイン電極7を有し、さらに活性層5へのダメージが低減されたトランジスタ1を形成することが可能である。
【0069】
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【0070】
上述の実施形態に係るトランジスタ1の製造方法では、酸化物半導体膜5F、第1金属膜71F及び第2金属膜72Fを成膜した後、酸化物半導体膜5Fを最後にパターニングする例を示した。これに代えて、酸化物半導体膜5Fのパターニング後に、第1及び第2金属膜71F、72Fの成膜及びこれらのパターニングを行ってもよい。この場合、酸化物半導体膜5F上にストッパ層6を形成せずとも酸化物半導体膜5Fを金属膜71F、72Fのエッチングから有効に保護することができる。
【0071】
上述の実施形態に係るトランジスタ1はボトムゲート型のFETとしたが、ボトムゲート型のものに限られない。ゲート電極が活性層の上層側に形成されたトップゲート型FETにも応用することが可能である。
【図面の簡単な説明】
【0072】
【図1】本発明の実施形態に係るトランジスタ1の構成を模式的に示す断面図である。
【図2】トランジスタ1の製造方法を示すフローチャートである。
【図3】トランジスタ1の製造方法を示すフローチャートである。
【図4】トランジスタ1の製造プロセスを示す模式図である。
【図5】トランジスタ1の製造プロセスを示す模式図である。
【図6】トランジスタ1の製造プロセスを示す模式図である。
【図7】IGZOにMoが積層されたサンプルのAES測定結果のグラフである。
【図8】IGZOにAlが積層されたサンプルのAES測定結果のグラフである。
【図9】IGZOにCuが積層されたサンプルのAES測定結果のグラフである。
【図10】IGZOにTiが積層されたサンプルのAES測定結果のグラフである。
【符号の説明】
【0073】
1 トランジスタ
2 基板
3 ゲート電極
4 ゲート絶縁膜
5 活性層
6 ストッパ層
7 ソース/ドレイン電極
71 第1電極層
72 第2電極層
【特許請求の範囲】
【請求項1】
酸化物半導体からなる活性層と、
前記活性層上に積層された、Ti系材料またはMo系材料からなる第1の電極層と、
前記第1の電極層上に積層された、前記第1の電極層よりも比抵抗が小さい材料からなる第2の電極層と
を具備するトランジスタ。
【請求項2】
請求項1に記載のトランジスタであって、
前記第2の電極層は、Cuからなる
トランジスタ。
【請求項3】
請求項2に記載のトランジスタであって、
前記酸化物半導体は、In−Ga−Zn−O系材料からなる
トランジスタ。
【請求項4】
基材上に酸化物半導体からなる活性層を形成し、
前記活性層上に、Ti系材料またはMo系材料からなる第1の電極層を形成し、
前記第1の電極層上に、前記第1の電極層よりも比抵抗が小さい材料からなる第2の電極層を形成する
トランジスタの製造方法。
【請求項5】
請求項4に記載のトランジスタの製造方法であって、
前記第2の電極層を形成する工程の後に、ウェットエッチングにより前記第2の電極層をエッチングする工程と、
ドライエッチングにより前記第1の電極層をエッチングする工程とをさらに具備する
トランジスタの製造方法。
【請求項6】
請求項5に記載のトランジスタの製造方法であって、
前記活性層は、スパッタリングにより形成されたIn−Ga−Zn−O系材料からなる
トランジスタの製造方法。
【請求項7】
請求項6に記載のトランジスタの製造方法であって、
前記活性層を形成する工程は、前記基材を加熱しながら前記スパッタリングにより前記活性層を形成する
トランジスタの製造方法。
【請求項1】
酸化物半導体からなる活性層と、
前記活性層上に積層された、Ti系材料またはMo系材料からなる第1の電極層と、
前記第1の電極層上に積層された、前記第1の電極層よりも比抵抗が小さい材料からなる第2の電極層と
を具備するトランジスタ。
【請求項2】
請求項1に記載のトランジスタであって、
前記第2の電極層は、Cuからなる
トランジスタ。
【請求項3】
請求項2に記載のトランジスタであって、
前記酸化物半導体は、In−Ga−Zn−O系材料からなる
トランジスタ。
【請求項4】
基材上に酸化物半導体からなる活性層を形成し、
前記活性層上に、Ti系材料またはMo系材料からなる第1の電極層を形成し、
前記第1の電極層上に、前記第1の電極層よりも比抵抗が小さい材料からなる第2の電極層を形成する
トランジスタの製造方法。
【請求項5】
請求項4に記載のトランジスタの製造方法であって、
前記第2の電極層を形成する工程の後に、ウェットエッチングにより前記第2の電極層をエッチングする工程と、
ドライエッチングにより前記第1の電極層をエッチングする工程とをさらに具備する
トランジスタの製造方法。
【請求項6】
請求項5に記載のトランジスタの製造方法であって、
前記活性層は、スパッタリングにより形成されたIn−Ga−Zn−O系材料からなる
トランジスタの製造方法。
【請求項7】
請求項6に記載のトランジスタの製造方法であって、
前記活性層を形成する工程は、前記基材を加熱しながら前記スパッタリングにより前記活性層を形成する
トランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2012−33516(P2012−33516A)
【公開日】平成24年2月16日(2012.2.16)
【国際特許分類】
【出願番号】特願2008−301449(P2008−301449)
【出願日】平成20年11月26日(2008.11.26)
【出願人】(000231464)株式会社アルバック (1,740)
【Fターム(参考)】
【公開日】平成24年2月16日(2012.2.16)
【国際特許分類】
【出願日】平成20年11月26日(2008.11.26)
【出願人】(000231464)株式会社アルバック (1,740)
【Fターム(参考)】
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