トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
【課題】トランジスタ特性が変化しにくい薄膜トランジスタを容易に作り分けること。
【解決手段】ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成する際、駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２遮光膜５ｅを形成する工程と、スイッチトランジスタ５の第２ゲート電極５ａと駆動トランジスタ６の第１遮光膜６ｅを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成する。こうして、ゲート電極（６ａ、５ａ）と遮光膜（６ｅ５ｅ）を形成する以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６とスイッチトランジスタ５を作り分けることを可能にした。
【解決手段】ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成する際、駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２遮光膜５ｅを形成する工程と、スイッチトランジスタ５の第２ゲート電極５ａと駆動トランジスタ６の第１遮光膜６ｅを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成する。こうして、ゲート電極（６ａ、５ａ）と遮光膜（６ｅ５ｅ）を形成する以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６とスイッチトランジスタ５を作り分けることを可能にした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置に関する。
【背景技術】
【０００２】
従来、ＥＬ（Electro Luminescence）素子を用いたＥＬ発光表示装置が知られている。ＥＬ発光表示装置には各画素にＥＬ素子が備えられており、このＥＬ発光表示装置をアクティブマトリックス回路により駆動するため、各ＥＬ素子に対して供給する電流を制御する薄膜トランジスタが画素毎に設けられている。
アクティブマトリックス方式のＥＬ発光表示装置は、例えば信号線（データ線）に連結されてデータ信号を制御するスイッチトランジスタと、スイッチトランジスタから伝達されたデータ信号に応じた電流をＥＬ素子に流す駆動トランジスタと、を備えている。
このＥＬ発光表示装置がより良好な発光表示特性を発揮するために、スイッチトランジスタと駆動トランジスタは、それぞれ異なった特性を有することが要求される。
【０００３】
また、結晶性シリコンを含む半導体膜を備える薄膜トランジスタを駆動トランジスタとして機能させ、非晶質シリコンからなる半導体膜を備える薄膜トランジスタをスイッチトランジスタとして機能させる発光表示装置が知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５６９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１の場合、一方の薄膜トランジスタを形成した後、他方の薄膜トランジスタを形成するため、薄膜トランジスタ毎に絶縁膜、半導体膜、金属膜などの成膜とそれら成膜した膜のパターニングを繰り返すことになる。そして、薄膜トランジスタ毎に各工程を繰り返すために通常の倍程度の工程が必要になるので、工程数の増加が製造コストの増大を招いてしまうという問題があった。
【０００６】
また、ＥＬ素子が放出した光や外部からの光等などが、絶縁膜やバンクを透過したり金属膜で反射したりして薄膜トランジスタの半導体膜に到達してしまうと、その薄膜トランジスタにリーク電流が生じてしまうことがあり、薄膜トランジスタ（例えばスイッチトランジスタ、駆動トランジスタ）の特性が変化してしまうので、このような光が薄膜トランジスタの半導体膜に当たらないようにすることが好ましい。
【０００７】
本発明は、トランジスタ特性が変化しにくく、互いに異なる形態の薄膜トランジスタを効率よく作ることができるトランジスタ構造体、その製造方法及びそれを備えた発光装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のトランジスタ構造体は、
第１ゲート電極と、前記第１ゲート電極を覆う絶縁膜と、前記第１ゲート電極に対応する位置の前記絶縁膜上に形成された結晶性シリコンを含む第１半導体膜と、前記第１半導体膜上の中央側に形成されて前記第１半導体膜のチャネル領域を覆う第１保護絶縁膜と、前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に形成された第１遮光膜と、を備える第１薄膜トランジスタと、
前記絶縁膜上に形成された結晶性シリコンを含む第２半導体膜と、前記第２半導体膜上の中央側に形成されて前記第２半導体膜のチャネル領域を覆う第２保護絶縁膜と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２保護絶縁膜上に形成された第２ゲート電極と、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に形成された第２遮光膜と、を備える第２薄膜トランジスタと、
を備え、
前記第１半導体膜および前記第２半導体膜の前記一対の端部は、それぞれ不純物半導体領域であり、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする。
好ましくは、前記第１薄膜トランジスタの前記第１半導体膜における前記チャネル領域の第１領域が、前記第１半導体膜の電流経路になり、前記第２薄膜トランジスタの前記第２半導体膜における前記チャネル領域の第２領域が、前記第２半導体膜の電流経路になる。
好ましくは、前記第１薄膜トランジスタと前記第２薄膜トランジスタの少なくともいずれかに接続された電圧供給線と、前記電圧供給線と重なる、前記第２ゲート電極と同じ材料からなる導電層と、を有する。
好ましくは、前記第１遮光膜および前記第２遮光膜は、接地電位に設定されるグランド配線に接続されている。
【０００９】
本発明のトランジスタ構造体の製造方法は、
第１薄膜トランジスタと第２薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
前記第１薄膜トランジスタの第１ゲート電極を形成する第１ゲート電極形成工程と、
前記第１ゲート電極上に絶縁膜を形成する絶縁膜形成工程と、
第１半導体膜及び第２半導体膜が形成される前記絶縁膜上に、結晶性シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層上に保護絶縁層を成膜する絶縁層成膜工程と、
前記半導体層における前記第１半導体膜のチャネル領域となる領域及び前記第２半導体膜のチャネル領域となる領域を除いて、前記半導体層にイオンドーピングを行い不純物半導体領域を形成する不純物半導体領域形成工程と、
前記保護絶縁層をパターニングして、前記第１薄膜トランジスタのチャネル領域となる領域上に第１保護絶縁膜を形成し、前記第２薄膜トランジスタのチャネル領域となる領域上に第２保護絶縁膜を形成する保護絶縁膜形成工程と、
前記半導体層をパターニングして、前記第１半導体膜及び前記第２半導体膜を形成する半導体膜形成工程と、
前記第２保護絶縁膜上に前記第２薄膜トランジスタの第２ゲート電極を形成する第２ゲート電極形成工程と、
前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、を形成する工程と、
を備え、
前記第１ゲート電極形成工程は、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に第２遮光膜を形成する第２遮光膜形成工程を含み、
前記第２ゲート電極形成工程は、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に第１遮光膜を形成する第１遮光膜形成工程を含み、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有するように形成し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とする。
好ましくは、前記保護絶縁膜形成工程の前に、前記第２ゲート電極形成工程を行うことで、前記保護絶縁層上に前記第２薄膜トランジスタの第２ゲート電極を形成し、その後、前記保護絶縁層をパターニングして、前記第１保護絶縁膜および第２保護絶縁膜を形成する。
好ましくは、前記第２遮光膜形成工程において、前記第２遮光膜を、接地電位に設定されるグランド配線に接続して形成し、前記第１遮光膜形成工程において、前記第１遮光膜を、前記グランド配線に接続して形成する。
【００１０】
本発明の発光装置は、
第１ゲート電極と、前記第１ゲート電極を覆う絶縁膜と、前記第１ゲート電極に対応する位置の前記絶縁膜上に形成された結晶性シリコンを含む第１半導体膜と、前記第１半導体膜上の中央側に形成されて前記第１半導体膜のチャネル領域を覆う第１保護絶縁膜と、前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に形成された第１遮光膜と、を備える第１薄膜トランジスタと、
前記絶縁膜上に形成された結晶性シリコンを含む第２半導体膜と、前記第２半導体膜上の中央側に形成されて前記第２半導体膜のチャネル領域を覆う第２保護絶縁膜と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２保護絶縁膜上に形成された第２ゲート電極と、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に形成された第２遮光膜と、を備える第２薄膜トランジスタと、
前記第１薄膜トランジスタと前記第２薄膜トランジスタの制御によって発光する発光素子と、
を備え、
前記第１半導体膜および前記第２半導体膜の前記一対の端部は、それぞれ不純物半導体領域であり、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする。
好ましくは、前記第１領域のシリコンの結晶化度を前記第２領域よりも高く形成することで、前記第２薄膜トランジスタを、前記第１薄膜トランジスタを制御するスイッチトランジスタとして機能させ、前記第１薄膜トランジスタを、前記第２薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させることを特徴とする。
好ましくは、前記第２領域のシリコンの結晶化度を前記第１領域よりも高く形成することで、前記第１薄膜トランジスタを、前記第２薄膜トランジスタを制御するスイッチトランジスタとして機能させ、前記第２薄膜トランジスタを、前記第１薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させる。
好ましくは、前記第１薄膜トランジスタと前記第２薄膜トランジスタの少なくともいずれかに接続された電圧供給線と、前記電圧供給線と重なる、前記第２ゲート電極と同じ材料からなる導電層と、を有する。
好ましくは、前記第１遮光膜および前記第２遮光膜は、接地電位に設定されているグランド配線に接続されている。
【発明の効果】
【００１１】
本発明によれば、トランジスタ特性が変化しにくい薄膜トランジスタを容易に作り分けることができる。
【図面の簡単な説明】
【００１２】
【図１】ＥＬパネルの画素の配置構成を示す平面図である。
【図２】ＥＬパネルの概略構成を示す平面図である。
【図３】ＥＬパネルの１画素に相当する回路を示した回路図である。
【図４】実施形態１のＥＬパネルの１画素を示した平面図である。
【図５】図４のV−V線に沿った面の矢視断面図である。
【図６】図４のVI−VI線に沿った面の矢視断面図である。
【図７】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図８】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図９】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１０】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１１】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１２】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１３】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１４】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１５】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１６】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１７】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１８】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１９】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図２０】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２１】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２２】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２３】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２４】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２５】実施形態２のＥＬパネルの１画素を示した平面図である。
【図２６】図２５のXXVI−XXVI線に沿った面の矢視断面図である。
【図２７】図２５のXXIVI−XXVII線に沿った面の矢視断面図である。
【図２８】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図２９】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３０】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３１】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３２】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３３】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３４】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３５】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３６】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３７】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３８】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３９】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図４０】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図４１】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４２】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４３】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４４】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４５】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４６】表示パネルにＥＬパネルが適用された携帯電話機の一例を示す正面図である。
【図４７】表示パネルにＥＬパネルが適用されたデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。
【図４８】表示パネルにＥＬパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。
【図４９】ラマン分光法による半導体の結晶化度の測定方法を説明するための図である。
【図５０】ＥＬパネルの１画素に相当する他の回路を示した回路図である。
【発明を実施するための形態】
【００１３】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１４】
（実施形態１）
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
【００１５】
図１、図２に示すように、ＥＬパネル１には、複数の画素Ｐが所定のパターンでマトリクス状に配置されている。複数の画素Ｐは、Ｒ（赤）を発光する赤画素Ｐと、Ｇ（緑）を発光する緑画素Ｐと、Ｂ（青）を発光する青画素Ｐと、を有している。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、互いに隣接する二本の走査線２と、互いに隣接する二本の信号線３とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方を覆うように、隔壁であるバンク１３が設けられている。このバンク１３は例えば格子状に設けられ、バンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されている。このバンク１３の開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられ、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク１３は、上述のように、画素Ｐごとに開口部１３ａを設けるものばかりでなく、信号線３上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Ｐの各画素電極８ａの中央部をまとめて露出するようなストライプ状の開口部を有しているものであってもよい。
【００１６】
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路の一例を示した回路図である。
【００１７】
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の各画素Ｐは、第２薄膜トランジスタであるスイッチトランジスタ５と、第１薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、発光素子であるＥＬ素子８とを備えている。スイッチトランジスタ５と駆動トランジスタ６は、ＥＬ素子８を発光させる駆動素子として機能する。
【００１８】
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。
【００１９】
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧を出力する電圧源又は適宜電圧信号を出力する電圧ドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、電圧源による一定電圧又は電圧ドライバによる電圧信号が供給される。
【００２０】
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
【００２１】
図４に示すように、各画素Ｐのトランジスタ構造体５６は、スイッチトランジスタ５と駆動トランジスタ６とを備える。スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
【００２２】
図４〜図６に示すように、基板１０上に第１ゲート電極６ａが設けられ、その第１ゲート電極６ａを覆うように基板１０の上面に絶縁膜１１（下層絶縁膜１１）が成膜されている。この下層絶縁膜１１の上に、第１半導体膜６ｂ及び第２半導体膜５ｂが設けられ、第１半導体膜６ｂのチャネル領域６ｃ上にはチャネル領域６ｃを覆う第１保護絶縁膜６ｄが設けられ、第２半導体膜５ｂのチャネル領域５ｃ上にはチャネル領域５ｃを覆う第２保護絶縁膜５ｄが設けられている。第１保護絶縁膜６ｄは、第１半導体膜６ｂのチャネル領域６ｃと略同一形状に形成されており、第２保護絶縁膜５ｄは、第２半導体膜５ｂのチャネル領域５ｃと略同一形状に形成されている。第２保護絶縁膜５ｄ上には、第２ゲート電極５ａが形成されている。
また、第１半導体膜６ｂのチャネル領域６ｃは、一方の面（下面）側に下層絶縁膜１１を介して第１ゲート電極６ａが対向するように配置され、他方の面（上面）側に第１保護絶縁膜６ｄを介して第１遮光膜６ｅが対向するように配置されている。第２半導体膜５ｂのチャネル領域５ｃは、一方の面（下面）側に下層絶縁膜１１を介して第２遮光膜５ｅが対向するように配置され、他方の面（上面）側に第２保護絶縁膜５ｄを介して第２ゲート電極５ａが対向するように配置されている。
第１半導体膜６ｂ、第１遮光膜６ｅ、第２半導体膜５ｂ、第２ゲート電極５ａおよび下層絶縁膜１１の露出部分を覆うように上層絶縁膜１２が成膜されている。なお、第１半導体膜６ｂのチャネル領域６ｃを挟む一対の端部が一対の不純物半導体領域６ｆ、６ｇとして形成され、第２半導体膜５ｂのチャネル領域５ｃを挟む一対の端部が一対の不純物半導体領域５ｆ、５ｇとして形成されている。さらに、上層絶縁膜１２上に、ドレイン電極６ｈおよびソース電極６ｉと、ドレイン電極５ｈおよびソース電極５ｉとが形成され、ドレイン電極５ｈ，６ｈ及びソース電極５ｉ，６ｉを覆うように上層絶縁膜１２の上面に窒化シリコン等の絶縁性のパッシベーション膜１４が成膜されている。なお、ドレイン電極６ｈは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域６ｆに、ソース電極６ｉは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域６ｇに接続され、ドレイン電極５ｈは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域５ｆに、ソース電極５ｉは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域５ｇに接続されている。
【００２３】
信号線３は、基板１０と下層絶縁膜１１との間に形成されている。
また、接地電位に設定されるグランド配線３３が、信号線３に沿って基板１０と下層絶縁膜１１との間に形成されている。
走査線２は、補助導電膜２ａに積層されてパッシベーション膜１４の下に形成されている。補助導電膜２ａは、下層絶縁膜１１と上層絶縁膜１２との間に形成され、詳述すると、補助導電膜２ａは第２ゲート電極５ａ及び第１遮光膜６ｅと同じ材料で同じ厚さに形成されて下層絶縁膜１１上に設けられている。この補助導電膜２ａ上の上層絶縁膜１２には、補助導電膜２ａを露出する溝（図示省略）が形成されており、その溝内に補助導電膜２ａを覆う走査線２が設けられている。走査線２と補助導電膜２ａが接触するように重なることで導通し、走査線２の配線抵抗を低くでき、信号遅延を抑制できる。
電圧供給線４は、補助導電膜４ａに積層されてパッシベーション膜１４の下に形成されている。補助導電膜４ａは、下層絶縁膜１１と上層絶縁膜１２との間に形成され、詳述すると、補助導電膜４ａは第２ゲート電極５ａ及び第１遮光膜６ｅと同じ材料で同じ厚さに形成されて下層絶縁膜１１上に設けられている。この補助導電膜４ａ上の上層絶縁膜１２には、補助導電膜４ａを露出する溝（図示省略）が形成され、その溝内に補助導電膜４ａを覆う電圧供給線４が設けられている。電圧供給線４と補助導電膜４ａが接触するように重なることで導通し、電圧供給線４の低抵抗化を図り、駆動トランジスタ６を介してＥＬ素子８へ供給する電流量の安定化を図っている。
【００２４】
図４、図６に示すように、スイッチトランジスタ５は、コプラナー型トップゲート構造の第２薄膜トランジスタである。このスイッチトランジスタ５は、第２ゲート電極５ａ、第２半導体膜５ｂ、第２保護絶縁膜５ｄ、不純物半導体領域５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ、第２遮光膜５ｅ等を有するものである。
【００２５】
第２遮光膜５ｅは、基板１０と下層絶縁膜１１の間であって、ドレイン電極５ｈ及びソース電極５ｉ間の第２半導体膜５ｂのチャネル領域５ｃに対応する位置に形成されている。この第２遮光膜５ｅは、駆動トランジスタ６の第１ゲート電極６ａを形成する際に第１ゲート電極６ａとなる導電層をパターニングすることによって、第１ゲート電極６ａと同一プロセスで形成される。第１ゲート電極６ａ及び第２遮光膜５ｅは、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第２遮光膜５ｅは、その一部がグランド配線３３に接続されている。
基板１０の上面に成膜されている絶縁性の下層絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物を含有する。この下層絶縁膜１１上であって第２ゲート電極５ａに対応することになる位置に第２半導体膜５ｂが形成されている。
第２半導体膜５ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでいる。この第２半導体膜５ｂは、第２保護絶縁膜５ｄに覆われたチャネル領域５ｃと、チャネル領域５ｃを挟む一対の不純物半導体領域５ｆ、５ｇとを有している。
チャネル領域５ｃは、下層絶縁膜１１側となる第１領域５１と、その反対面側（第２ゲート電極５ａ側）に位置する第２領域５２とを有している。ここでは、第１領域５１のシリコンの結晶化度が第２領域５２に比べて高く形成されている。換言すれば、第２半導体膜５ｂにおけるチャネル領域５ｃの第１領域５１は、第２領域５２に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第２領域５２に比べてより高い。そして、第２半導体膜５ｂにおけるチャネル領域５ｃの第２領域５２は、第１領域５１に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。このチャネル領域５ｃ上に絶縁性の第２保護絶縁膜５ｄが形成されており、チャネル領域５ｃにチャネルが形成される。
不純物半導体領域５ｆ、５ｇは、第２半導体膜５ｂのチャネル長方向の両端であってドーパントを含む領域であり、第２半導体膜５ｂの不純物半導体領域を成している。そして、不純物半導体領域５ｆ、５ｇはそれぞれ第２半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体領域５ｆ、５ｇはｎ型半導体であるが、これに限らず、スイッチトランジスタ５がｐ型トランジスタであれば、ｐ型半導体であってもよい。
第２保護絶縁膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物を含有し、第２半導体膜５ｂの略中央部上に形成されてチャネル領域５ｃを覆っている。この第２保護絶縁膜５ｄの上面に第２ゲート電極５ａが形成されている。
第２ゲート電極５ａは、ゲート絶縁膜として機能する第２保護絶縁膜５ｄ上であって且つチャネル領域５ｃに対応する位置に形成されている。この第２ゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第２ゲート電極５ａ、第２保護絶縁膜５ｄ、第２半導体膜５ｂ、下層絶縁膜１１の上には、絶縁性の上層絶縁膜１２が成膜され、第２ゲート電極５ａ、第２保護絶縁膜５ｄ、第２半導体膜５ｂ等が上層絶縁膜１２によって被覆されている。上層絶縁膜１２は、例えば、光透過性を有し、窒化シリコン又は酸化シリコンを含有する。
上層絶縁膜１２上には、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されたドレイン電極５ｈ及びソース電極５ｉが形成されている。ドレイン電極５ｈは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域５ｆに接続しており、ソース電極５ｉは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域５ｇに接続している。
上層絶縁膜１２上のドレイン電極５ｈ及びソース電極５ｉは、パッシベーション膜１４で覆われている。パッシベーション膜１４は、例えば、窒化シリコン又は酸化シリコンを含有する。
そして、スイッチトランジスタ５は、パッシベーション膜１４によって被覆されるようになっている。
【００２６】
このスイッチトランジスタ５において、第２ゲート電極５ａの電界が作用する第２半導体膜５ｂにおける第２保護絶縁膜５ｄで覆われたチャネル領域５ｃにチャネルが形成される。特に、第２半導体膜５ｂのチャネル領域５ｃにおいて第２ゲート電極５ａ側となる、チャネル領域５ｃの第２領域５２にチャネルが形成され、その第２領域５２がソース電極５ｉとドレイン電極５ｈの間の電流経路になる。
そして、第２半導体膜５ｂにおけるチャネル領域５ｃの第２領域５２は、非晶質シリコン（アモルファスシリコン）を第１領域５１より多く含んでいる半導体層であるので、その第２領域５２をチャネルの電流経路とするスイッチトランジスタ５は、非晶質シリコンを有する半導体膜（或いは、非晶質シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ５の第２領域５２の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、（オン時に半導体層に流れる電流）／（オフ時に半導体層に流れる電流）が高いので、駆動トランジスタ６のオン／オフを制御するスイッチトランジスタとして好適に機能する。
特に、トップゲートである第２ゲート電極５ａは、ソース電極５ｉとドレイン電極５ｈと重ならない配置であって、ソース電極５ｉとドレイン電極５ｈよりも第２半導体膜５ｂに近接した配置に設けられているので、第２ゲート電極５ａの電界が全て第２半導体膜５ｂに作用することとなって、チャネル領域５ｃに適正にチャネルが形成される。第２保護絶縁膜５ｄ及び上層絶縁膜１２が互いにほぼ同じ厚さに成膜された場合、ソース電極５ｉとドレイン電極５ｈが第２ゲート電極５ａの上方に位置することに比べて、上層絶縁膜１２上のソース電極５ｉと不純物半導体領域５ｇとの距離、及び上層絶縁膜１２上のドレイン電極５ｈと不純物半導体領域５ｆとの距離が短くなり、第２ゲート電極５ａの重なりによる干渉の影響がないので、ソース電極５ｉ、ドレイン電極５ｈそれぞれの電圧が、第２半導体膜５ｂにより伝搬しやすい。
【００２７】
また、スイッチトランジスタ５において、第２半導体膜５ｂのチャネル領域５ｃは、下方に第２遮光膜５ｅが対向するように配置され、上方に第２ゲート電極５ａが対向するように配置されているので、第２遮光膜５ｅと第２ゲート電極５ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第２半導体膜５ｂのチャネル領域５ｃに到達することを遮ることができる。その結果、スイッチトランジスタ５にリーク電流が生じにくくなり、トランジスタ特性が安定するので、スイッチトランジスタ５は良好に機能することができる。
更に、第２遮光膜５ｅはグランド配線３３に接続されて接地されており、第２遮光膜５ｅと第２ゲート電極５ａは、第２半導体膜５ｂのチャネル領域５ｃに向けて生じるスイッチトランジスタ５外の要素による不要な電界を遮断することができるので、スイッチトランジスタ５は、適正な第２ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。
【００２８】
図４、図５に示すように、駆動トランジスタ６は、コプラナー型ボトムゲート構造の第１薄膜トランジスタである。この駆動トランジスタ６は、第１ゲート電極６ａ、第１半導体膜６ｂ、第１保護絶縁膜６ｄ、不純物半導体領域６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ、第１遮光膜６ｅ等を有するものである。
【００２９】
第１ゲート電極６ａは、基板１０と下層絶縁膜１１の間に形成されている。この第１ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及び又はＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。また、第１ゲート電極６ａの上に絶縁性の下層絶縁膜１１が成膜されており、その下層絶縁膜１１によって第１ゲート電極６ａが被覆されている。この下層絶縁膜１１上であって第１ゲート電極６ａに対応する位置に第１半導体膜６ｂが形成されており、第１半導体膜６ｂが下層絶縁膜１１を挟んで第１ゲート電極６ａと相対している。
第１半導体膜６ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでいる。この第１半導体膜６ｂは、第１保護絶縁膜６ｄに覆われたチャネル領域６ｃと、チャネル領域６ｃを挟む一対の不純物半導体領域６ｆ、６ｇとを有している。
チャネル領域６ｃは、下層絶縁膜１１側（第１ゲート電極６ａ側）に位置する第１領域６１と、その反対面側となる第２領域６２とを有している。ここでは、第１領域６１のシリコンの結晶化度が第２領域６２に比べて高く形成されている。換言すれば、第１半導体膜６ｂにおけるチャネル領域６ｃの第１領域６１は、第２領域６２に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第２領域６２に比べてより高い。そして、第１半導体膜６ｂにおけるチャネル領域６ｃの第２領域６２は、第１領域６１に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。このチャネル領域６ｃ上に絶縁性の第１保護絶縁膜６ｄが形成されており、チャネル領域６ｃにチャネルが形成される。
不純物半導体領域６ｆ、６ｇは、第１半導体膜６ｂのチャネル長方向の両端であってドーパントを含む領域であり、第１半導体膜６ｂの不純物半導体領域を成している。そして、不純物半導体領域６ｆ、６ｇはそれぞれ第１半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体領域６ｆ、６ｇはｎ型半導体であるが、これに限らず、駆動トランジスタ６がｐ型トランジスタであれば、ｐ型半導体であってもよい。
第１半導体膜６ｂの第１領域６１は、第２半導体膜５ｂの第１領域５１と同じ組成で且つ同じ厚さであり、第１半導体膜６ｂの第２領域６２は、第２半導体膜５ｂの第２領域５２と同じ組成且つ同じ厚さである。また、不純物半導体領域６ｆ，６ｇは、不純物半導体領域５ｆ，５ｇと同一材料で構成され且つ同じ厚さである。したがって、不純物半導体領域６ｆ，６ｇ及び不純物半導体領域５ｆ，５ｇは、後述するように、同一材料層である不純物半導体領域９ｆを用いて同一プロセスで一括して製造することが可能となる。このため、第１半導体膜６ｂ及び第２半導体膜５ｂは、後述するように、同一材料層である半導体層９ｂを用いて同一プロセスで一括して製造することが可能となる。
第１保護絶縁膜６ｄは、第１半導体膜６ｂの略中央部上に形成されてチャネル領域６ｃを覆っている。この第１保護絶縁膜６ｄは、第２保護絶縁膜５ｄと同一材料で構成され且つ同じ厚さであり、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましい。このため、第１保護絶縁膜６ｄ及び第２保護絶縁膜５ｄは、後述するように、同一材料層である保護絶縁層９ｄを用いて同一プロセスで一括して製造することが可能となる。
第１遮光膜６ｅは、第１保護絶縁膜６ｄ上であって且つチャネル領域６ｃに対応する位置に形成されている。この第１遮光膜６ｅは、スイッチトランジスタ５の第２ゲート電極５ａを形成する際に第２ゲート電極５ａとなるゲートメタル層９ａをパターニングすることによって、第２ゲート電極５ａと同一プロセスで形成される。第１遮光膜６ｅ及び第２ゲート電極５ａは、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第１遮光膜６ｅは、その一部がコンタクトプラグ２０ｄを介してグランド配線３３に接続されている。
第１遮光膜６ｅ、第１保護絶縁膜６ｄ、第１半導体膜６ｂ、下層絶縁膜１１の上には、絶縁性の上層絶縁膜１２が成膜され、第１遮光膜６ｅ、第１保護絶縁膜６ｄ、第１半導体膜６ｂ等が上層絶縁膜１２によって被覆されている。
上層絶縁膜１２上には、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されたドレイン電極６ｈ及びソース電極６ｉが形成されている。ドレイン電極６ｈは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域６ｆに接続しており、ソース電極６ｉは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域６ｇに接続している。ドレイン電極６ｈ，ソース電極６ｉは、ドレイン電極５ｈ、ソース電極５ｉと同一材料で構成され且つ同じ厚さである。ドレイン電極６ｈ，ソース電極６ｉ及びドレイン電極５ｈ、ソース電極５ｉは、後述するように、同一材料層である導電膜９ａを用いて同一プロセスで一括して製造することが可能となる。
上層絶縁膜１２上のドレイン電極６ｈ及びソース電極６ｉは、パッシベーション膜１４で覆われている。
そして、駆動トランジスタ６は、パッシベーション膜１４によって被覆されるようになっている。パッシベーション膜１４は、その上に形成されるバンク１３との密着性を向上するとともに第１遮光膜６ｅ及び第２ゲート電極５ａを保護する。
【００３０】
この駆動トランジスタ６において、下層絶縁膜１１はゲート絶縁膜として機能し、第１ゲート電極６ａの電界が作用するチャネル領域６ｃにチャネルが形成される。特に、第１半導体膜６ｂのチャネル領域６ｃにおいて第１ゲート電極６ａ側となる、チャネル領域６ｃの第１領域６１にチャネルが形成され、その第１領域６１がソース電極６ｉとドレイン電極６ｈの間の電流経路になる。
そして、第１半導体膜６ｂにおけるチャネル領域６ｃの第１領域６１は、結晶性シリコンの割合が第２領域６２に比べてより高いので、その第１領域６１をチャネルの電流経路とする駆動トランジスタ６は、結晶性シリコンを有する半導体膜（或いは、結晶性シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ６の第１領域６１内の微結晶シリコンは、結晶粒径が概ね５０〜１００ｎｍの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ５の制御によってＥＬ素子８に電流を流す駆動トランジスタとして好適に機能する。
【００３１】
また、駆動トランジスタ６において、第１半導体膜６ｂのチャネル領域６ｃは、上方に第１遮光膜６ｅが対向するように配置され、下方に第１ゲート電極６ａが対向するように配置されているので、第１遮光膜６ｅと第１ゲート電極６ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第１半導体膜６ｂのチャネル領域に到達することを遮ることができる。その結果、駆動トランジスタ６にリーク電流が生じにくくなり、トランジスタ特性が安定するので、駆動トランジスタ６は良好に機能することができる。
更に、第１遮光膜６ｅはグランド配線３３に接続されて接地されており、第１遮光膜６ｅと第１ゲート電極６ａは、第１半導体膜６ｂのチャネル領域６ｃに向けて生じる駆動トランジスタ６外の要素による不要な電界を遮断することができるので、駆動トランジスタ６は、適正な第１ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができる。
【００３２】
キャパシタ７は、駆動トランジスタ６の第１ゲート電極６ａとソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６の第１ゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６のソース電極６ｉに接続されている。そして、図４、図６に示すように、基板１０と下層絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、上層絶縁膜１２とパッシベーション膜１４との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である下層絶縁膜１１と上層絶縁膜１２を挟んで相対している。
【００３３】
なお、信号線３、グランド配線３３、キャパシタ７の電極７ａ、駆動トランジスタ６の第１ゲート電極６ａ、スイッチトランジスタ５の第２遮光膜５ｅは、基板１０に一面に成膜した導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、駆動トランジスタ６の第１遮光膜６ｅ、スイッチトランジスタ５の第２ゲート電極５ａ、補助導電膜２ａ、４ａは、下層絶縁膜１１に成膜した導電性膜（導電層９ａ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、上層絶縁膜１２に一面に成膜した導電性膜（導電層９ｈ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
【００３４】
また、下層絶縁膜１１と上層絶縁膜１２には、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、第１ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ｂ、１１ｃ内にコンタクトプラグ２０ｂ、２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６の第１ゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ｂ、２０ｃを介することなく、ドレイン電極５ｈが直接信号線３と接触し、ソース電極５ｉが直接第１ゲート電極６ａと接触して導通させてもよい。
また、下層絶縁膜１１には、第１遮光膜６ｅとグランド配線３３とが重なる領域にコンタクトホール１１ｄが形成されており、そのコンタクトホール１１ｄにコンタクトプラグ２０ｄが埋め込まれている。コンタクトプラグ２０ｄによって第１遮光膜６ｅとグランド配線３３とが導通し、第１遮光膜６ｅが接地されるようになっている。
また、駆動トランジスタ６の第１ゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００３５】
画素電極８ａは、下層絶縁膜１１と上層絶縁膜１２を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッション構造であれば、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、及びカドミウム−錫酸化物（ＣＴＯ）の中から選択された材料で形成されることが好ましい。また、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、画素電極８ａは、高い光反射性のアルミ等の単体又は合金層を下層として光反射性層とし、上層として上述の透明電極の積層構造とすることが好ましい。なお、画素電極８ａの一部が、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉとが互いに接続されている。
そして、図４〜図６に示すように、パッシベーション膜１４が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び上層絶縁膜１２を覆うように形成されている。つまりパッシベーション膜１４には、各画素電極８ａの中央部が露出するように開口部１４ａが形成されている。そのため、パッシベーション膜１４は平面視して格子状に形成されている。
【００３６】
ＥＬ素子８は、図４、図５に示すように、アノードとなる第１電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第２電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐにわたって連続して形成されている。
【００３７】
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）を有する層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料を有する層であって、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。なお、画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）は、例えば縦方向に同色画素が配列されるストライプパターンで配列される。なお、この配列パターンはストライプパターンに限らず、デルタ配列であってもよい。ストライプパターンの場合、バンク１３の開口部１３ａは、各画素Ｐの配列パターンに沿った格子状又は列方向に沿って複数の画素Ｐの画素電極８ａの中央部をまとめて露出するようなストライプ状に設けられる。
【００３８】
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、カソードとして適用される場合、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金の下層及びシート抵抗を下げるための上層の積層体で形成されている。上層は、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、及びカドミウム−錫酸化物（ＣＴＯ）の中から選択された材料で形成されることが好ましく、画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッションであれば、高い光反射性のアルミ等の単体又は合金層が好ましい。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
【００３９】
このように、バンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。なお、正孔注入層８ｂは、複数の画素Ｐに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。
【００４０】
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により画素Ｐのバンク１３で囲まれた所定の領域に形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が、バンク１３を介して隣接する画素Ｐに流出しないように堰き止める隔壁として機能する。
例えば、図５に示すように、パッシベーション膜１４の上に設けられたバンク１３の開口部１３ａの開口端は、パッシベーション膜１４の開口部１４ａの開口端より内側に位置しているため、バンク１３は、パッシベーション膜１４全面を覆っている。なお、パッシベーション膜１４をバンク１３よりも幅広となり、パッシベーション膜１４の開口部１４ａの開口端における側面が、バンク１３の開口部１３ａから露出するようにしてもよい。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
【００４１】
そして、このＥＬパネル１においては、ボトムエミッション構造の場合、画素電極８ａ、基板１０、下層絶縁膜１１及び上層絶縁膜１２が透明であり、発光層８ｃから発した光が画素電極８ａ、上層絶縁膜１２、下層絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
【００４２】
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。選択された走査線２に対応する各画素Ｐのスイッチトランジスタ５はオンになる。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応する各画素Ｐのスイッチトランジスタ５がオンになっていることから、その信号線３における電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
つまり、スイッチトランジスタ５によって、駆動トランジスタ６のゲート電極６ａに印加される電圧が、信号線３に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ６は、そのゲート電極６ａに印加された電圧のレベルに応じた電流値のドレイン−ソース電流（駆動電流）を電圧供給線４からＥＬ素子８に向けて流し、ＥＬ素子８を電流値（電流密度）にしたがった所定の階調で発光させる。
このように、スイッチトランジスタ５と駆動トランジスタ６を備えるトランジスタ構造体５６の駆動、制御によってＥＬ素子８が発光して、ＥＬパネル１が発光する。
【００４３】
次に、本発明にかかるＥＬパネル１におけるトランジスタ構造体５６を構成するスイッチトランジスタ５と駆動トランジスタ６の製造方法について、図７から図１９の工程図を用いて説明する。
なお、この工程説明図で示すスイッチトランジスタ５と駆動トランジスタ６とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ６、図中右側がスイッチトランジスタ５である。
【００４４】
まず、図７に示すように、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２遮光膜５ｅ、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成する（図５、図６参照）。
【００４５】
次いで、図８に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の下層絶縁膜１１を成膜する。
さらに、図８に示すように、下層絶縁膜１１上に、結晶性シリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。半導体膜（５ｂ、６ｂ）となる半導体層９ｂを成膜する際、先にシリコンの結晶化度が比較的高い第１シリコン層９１を成膜し、続けてシリコンの結晶化度が相対的に第１シリコン層９１よりも低い第２シリコン層９２を成膜する。第２シリコン層９２は、好ましくは実質的に非晶質シリコンのみである。
具体的に、第１シリコン層９１は、ＳｉＨ４ガスとＨ２ガスをプラズマ分解させてから成膜するが、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、結晶シリコン領域を第２シリコン層９２よりも多く含む第１シリコン層９１を成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で第１シリコン層９１を成膜した。その後、ＳｉＨ４ガスに対するＨ２ガスの割合を下げ、プラズマパワーと圧力を下げることで、非晶質シリコン領域を第１シリコン層９１よりも多く含む第２シリコン層９２を成膜した。
ここで、微結晶シリコン薄膜である第１シリコン層９１には、その表面に凹凸が生じてしまう傾向があるが、第１シリコン層９１に非晶質シリコン薄膜である第２シリコン層９２を積層しているので、第１シリコン層９１の表面凹凸は第２シリコン層９２によってカバーされて緩和されている。
また、第１シリコン層９１をプラズマＣＶＤにより成膜するのではなく、非晶質シリコン薄膜にレーザ光を照射して微結晶シリコン薄膜に改質する手法で形成してもよい。その場合、下層絶縁膜１１上に非晶質シリコン薄膜を成膜した後、ＣＶＤ装置のチャンバから基板を取り出してレーザ光照射処理を行って第１シリコン層９１を形成し、その後再びＣＶＤ装置のチャンバ内に基板を入れ、第１シリコン層９１上に第２シリコン層９２を積層する。
【００４６】
なお、半導体層９ｂにおける第１シリコン層９１と第２シリコン層９２（半導体膜における第１領域と第２領域）のシリコンの結晶化度については、例えばラマン分光測定により算出した結晶化度に基づいて判別することができる。この場合、例えば、アモルファスシリコンは、４８０ｃｍ−１付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンは、５００ｃｍ−１付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、５２０ｃｍ−１付近に比較的シャープなピークを有するスペクトルを与える。測定対象である第１シリコン層９１、第２シリコン層９２のシリコン薄膜のスペクトルは、例えば、図４９に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度ｄ（％）を算出することができる。あるシリコン薄膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がＩａ−Ｓｉ、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンの成分スペクトルの強度がＩｕｃ−Ｓｉ、結晶化シリコンの成分スペクトルの強度がＩｃ−Ｓｉ、である場合、結晶化度ｄ（％）は、下記の式１により算出される。
ｄ（％）＝（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ）/（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ＋Ｉａ−Ｓｉ）×100…（１）
この結晶化度ｄ（％）が高いほど、シリコン薄膜に結晶化したシリコンが含まれる。結晶化度が２０％以上であれば微結晶シリコン薄膜であると定義し、結晶化度が２０％未満であれば非晶質シリコン薄膜であると定義する。
【００４７】
また、下層絶縁膜１１上に半導体層９ｂを成膜する前処理として、下層絶縁膜１１の表面にプラズマ処理を施すことが好ましい。下層絶縁膜１１にプラズマ処理を施すことによれば、下層絶縁膜１１の表面を改質して、その下層絶縁膜１１上に成膜する結晶性シリコンの結晶化度を高めることができる。
本実施形態におけるプラズマ処理としては、例えばＮ２Ｏガスを用い、ガス流量２０００［ＳＣＣＭ］、パワー密度０．３５６［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行うことができる。このプラズマ処理ではＮ２Ｏガスを使用したが、Ｎ２Ｏガスの代わりに酸素ガスや水素ガスを適切な条件において使用することも可能である。
【００４８】
さらに、図８に示すように、半導体層９ｂ（第２シリコン層９２）上に、ＣＶＤ法などによってシリコン窒化物などの保護絶縁層９ｄを成膜する。
【００４９】
次いで、図９に示すように、保護絶縁層９ｄ上にフォトレジストを塗布して成膜した後パターニングして、チャネル領域６ｃ、５ｃに対応する位置にレジスト膜３０を形成する。
【００５０】
次いで、図１０に示すように、レジスト膜３０をマスクとして用い、半導体層９ｂにおける両端側にイオンドーピングを施す。
このレジスト膜３０によってマスクされていた半導体層９ｂ部分が、第１領域６１と第２領域６２とを有するチャネル領域６ｃ、第１領域５１と第２領域５２とを有するチャネル領域５ｃとなる。そして、このイオンドーピングによって、チャネル領域６ｃ、５ｃを挟む両側がドーパントを含んだ不純物半導体領域９ｆ、９ｇに形成されている。
ｎ型の不純物半導体領域９ｆ、９ｇをイオンドーピングで形成する場合はドーパントのリン（Ｐ）、砒素（Ａｓ）を含むガスとしてフォスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）が一般に用いられる。ドーパントガスをＨ２ガスと混合し、放電分解処理をすることにより、Ｐ＋、ＰＨ＋もしくはＡｓ＋、ＡｓＨ＋のドーパントを含むイオン種と、Ｈ＋、Ｈ２＋等水素のみを含むイオン種が発生する。これらのイオン種を質量分離せずに大口径のイオンビームとしてターゲットとなる基板に照射することで、半導体層９ｂにドーパントが注入され、不純物半導体領域９ｆ、９ｇが形成される。なお、レジスト膜３０でマスクされた部分に照射されたドーパントはレジスト膜３０を貫通せず、保護絶縁層９ｄ及び半導体層９ｂまで到達しないため、マスクされた範囲の保護絶縁層９ｄ及び半導体層９ｂ部分であるチャネル領域６ｃ、５ｃにはドーピングされない。イオンドーピングは窒化シリコン膜の保護絶縁層９ｄの膜厚が２０００Å、ドーズ量１〜５×１０１６［atom／ｃｍ２］、イオンエネルギー８０〜１００［１００ｋｅＶ］、ドーパントガスをＨ２ガスで５％に希釈した条件で行う。イオンドーピング後３５０℃で１時間アニール処理を行い、不純物半導体領域９ｆ、９ｇを活性化させ、かつイオンドーピングにより不純物半導体領域９ｆ、９ｇ内に生じた欠陥を修復する。
なお、ｐ型の不純物半導体領域９ｆ、９ｇを形成する場合はジボラン（Ｂ２Ｈ６）ガス等とＨ２ガスの混合ガスを用いて、ドーズ量とイオンエネルギーを適切に調整しイオンドーピングを行えばよい。
【００５１】
次いで、図１１に示すように、レジスト膜３０をマスクとしたまま、保護絶縁層９ｄをエッチング法等によってパターニングして、半導体層におけるチャネルとなる領域（チャネル領域６ｃ、チャネル領域５ｃ）を覆う駆動トランジスタ６の第１保護絶縁膜６ｄと、スイッチトランジスタ５の第２保護絶縁膜５ｄを形成する。
ここで、不純物半導体領域９ｆ、９ｇの表面側は、第２シリコン層９２に由来し、非晶質シリコン薄膜がドーパントを含む不純物半導体を有するため、保護絶縁層９ｄをエッチングによってパターニングする際、第１シリコン層９１に由来する微結晶シリコン薄膜がエッチング環境下に晒されないので、半導体層９ｂ（不純物半導体領域９ｆ、９ｇ）が膜減りするなどの損傷を受けることはない。
例えば、従来、半導体層を結晶性シリコン（特に微結晶シリコン）の単層とした構造では、半導体層の表面には凹凸が多く、またシリコンの柱状結晶構造の柱間が疎になる部分があるために、その半導体層のチャネル形成領域上に保護絶縁膜を形成する際のドライエッチング時にエッチングガスが結晶性シリコンの凹部や柱間を通過して半導体層下の下層絶縁膜１１まで届き、下層絶縁膜１１の一部が削れてしまうことがある。そして、下層絶縁膜１１の一部が削れていて、さらに結晶性シリコンの凹凸が多い半導体層上にソース・ドレイン電極を積層した場合、正常な構造の薄膜トランジスタに形成できず、ソース電極とドレイン電極の間の電流経路に異常が生じて、導通不良などの不具合が発生してしまうことがある。
それに対し、本実施形態の半導体層９ｂでは、微結晶シリコン薄膜の第１シリコン層９１に非晶質シリコン薄膜の第２シリコン層９２を積層して、第１シリコン層９１の凹凸やシリコンの柱状結晶の間隙をカバーしているので、エッチングによって半導体層９ｂ（不純物半導体領域９ｆ、９ｇ）や下層絶縁膜１１が損傷してしまうことはなく、駆動トランジスタ６の第１保護絶縁膜６ｄと、スイッチトランジスタ５の第２保護絶縁膜５ｄとを良好に形成することができる。
【００５２】
次いで、図１２に示すように、不純物半導体領域９ｆ、９ｇをフォトリソグラフィー法・エッチング法等によって図示しないレジスト膜を用いてパターニングして、チャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇと、チャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇと、を形成する。レジスト膜３０は、図示しないレジスト膜とともにこの後剥離してもよいし、不純物半導体領域５ｆ、５ｇ、６ｆ、６ｇの形成前に剥離してもよい。このチャネル領域６ｃと不純物半導体領域６ｆ、６ｇとによって第１半導体膜６ｂが構成され、チャネル領域５ｃと不純物半導体領域５ｆ、５ｇとによって第２半導体膜５ｂが構成される。
【００５３】
なお、本実施形態では、半導体層９ｂにイオンドーピングを施して、半導体層９ｂ内に不純物半導体領域９ｆ、９ｇを形成しているので、第１半導体膜６ｂにおける不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとの界面に境界面はあっても接合面はなく、また、第２半導体膜５ｂにおける不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとの界面に境界面はあっても接合面はない。つまり、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとは一体の半導体膜（第１半導体膜６ｂ）であり、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとは良好に電気的に繋がっている接合をなしている。同様に、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとは一体の半導体膜（第２半導体膜５ｂ）であり、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとは良好に電気的に繋がっている。
これに対し、チャネル領域６ｃ，５ｃ（半導体膜６ｂ，５ｂ）と不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとを別体で形成する場合、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとの界面に、レジストの残渣等の汚染物が残留してしまう恐れがある。その界面に汚染物が残留していると、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとの電気的連結の妨げになり、コンタクト抵抗が高くなる不具合が生じてしまうことがある。よって、半導体層９ｂにイオンドーピングを施して形成した不純物半導体領域９ｆ、９ｇから不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇを形成することによれば、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとの電気的連結と、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとの電気的連結を、より良好にすることができる。
更に、本実施形態の場合、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの一部は、第１シリコン層９１に由来する微結晶シリコンを含有しているので、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇが全て非晶質シリコン構造であるものに比べて、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの低抵抗化が図られている。この不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの低抵抗化によって、トランジスタのオン電流が向上するメリットがある。
【００５４】
次いで、図１３に示すように、第１保護絶縁膜６ｄおよび第１半導体膜６ｂと、第２保護絶縁膜５ｄおよび第２半導体膜５ｂとを覆うように、下層絶縁膜１１上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ａをスパッタリングなどにより成膜する。
【００５５】
次いで、図１４に示すように、導電層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５の第２ゲート電極５ａを第２保護絶縁膜５ｄ上に形成するとともに、駆動トランジスタ６の第１遮光膜６ｅを第１保護絶縁膜６ｄ上に形成する。また、第２ゲート電極５ａと第１遮光膜６ｅとともに、補助導電膜２ａ、補助導電膜４ａを形成する（図４参照）。
【００５６】
次いで、図１５に示すように、第１遮光膜６ｅと第１保護絶縁膜６ｄと第１半導体膜６ｂ、第２ゲート電極５ａと第２保護絶縁膜５ｄと第２半導体膜５ｂ、補助導電膜２ａ、４ａをそれぞれ覆うように下層絶縁膜１１上に上層絶縁膜１２を成膜する。
【００５７】
次いで、図１６に示すように、ドライエッチングにより上層絶縁膜１２をパターニングして、不純物半導体領域６ｆ、６ｇを露出させる開口１２ｈと、不純物半導体領域５ｆ、５ｇを露出させる開口１２ｈとを、それぞれ形成するとともに、補助導電膜２ａ、４ａ上の上層絶縁膜１２に溝を形成する。
【００５８】
次いで、図１７に示すように、上層絶縁膜１２上および開口１２ｈ内に、例えばスパッタリングなどによって、ソース電極およびドレイン電極となる導電層９ｈを成膜する。
【００５９】
次いで、図１８に示すように、導電層９ｈをフォトリソグラフィー法・エッチング法等によってパターニングして、駆動トランジスタ６のソース電極６ｉ及びドレイン電極６ｈ、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈ、キャパシタ７の電極７ｂ、補助導電膜２ａ上の溝内の走査線２、補助導電膜４ａ上の溝内の電圧供給線４を形成する。駆動トランジスタ６のソース電極６ｉは不純物半導体領域６ｇに接続し、ドレイン電極６ｈは不純物半導体領域６ｆに接続している。スイッチトランジスタ５のソース電極５ｉは不純物半導体領域５ｇに接続し、ドレイン電極５ｈは不純物半導体領域５ｆに接続している。
【００６０】
次いで、図１９に示すように、駆動トランジスタ６のソース電極６ｉ及びドレイン電極６ｈや、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈなどを覆うパッシベーション膜１４を上層絶縁膜１２上に成膜する。なお、パッシベーション膜１４の成膜前に、駆動トランジスタ６のソース電極６ｉと導通する画素電極８ａを形成している（図５参照）。
【００６１】
更に、パッシベーション膜１４をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１４ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂを成膜し、バンク１３の開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、発光層８ｃを成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。
【００６２】
以上のように、ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成する際、基板１０と下層絶縁膜１１の間に駆動トランジスタ６の第１ゲート電極６ａおよびスイッチトランジスタ５の第２遮光膜５ｅを形成する工程と、第２保護絶縁膜５ｄの上面にスイッチトランジスタ５の第２ゲート電極５ａを形成するとともに第１保護絶縁膜６ｄの上面に駆動トランジスタ６の第１遮光膜６ｅを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成することができる。
つまり、駆動トランジスタ６の第１ゲート電極６ａと第１遮光膜６ｅを形成する工程と、スイッチトランジスタ５の第２ゲート電極５ａと第２遮光膜５ｅを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６と、スイッチトランジスタ５を作り分けることができる。
【００６３】
このように、駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２ゲート電極５ａ以外を共通の製造工程で形成するトランジスタ構造体５６の製造方法であれば、製造工程数を抑えて誤作動を引き起こしかねない光を遮光する駆動トランジスタ６とスイッチトランジスタ５を作り分けることができる。
また、駆動トランジスタ６の第１遮光膜６ｅは、スイッチトランジスタ５の第２ゲート電極５ａとともに形成され、スイッチトランジスタ５の第２遮光膜５ｅは、駆動トランジスタ６の第１ゲート電極６ａとともに形成されるので、製造工程数を増やすことなく、第１遮光膜６ｅを有する駆動トランジスタ６と第２遮光膜５ｅを有するスイッチトランジスタ５を作り分けることができる。
【００６４】
そして、スイッチトランジスタ５の第２半導体膜５ｂは、第２ゲート電極５ａ側に第２領域５２を配置したため、第２半導体膜５ｂ（チャネル領域５ｃ）における非晶質シリコンの割合が相対的に第１領域５１より高い第２領域５２をチャネルの電流経路とするので、このスイッチトランジスタ５は、非晶質シリコンを有する半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、スイッチトランジスタ５は、駆動トランジスタ６のオン／オフを制御する薄膜トランジスタとして好適に機能する。
また、駆動トランジスタ６の第１半導体膜６ｂは、第１ゲート電極６ａ側に第１領域６１を配置したため、第１半導体膜６ｂ（チャネル領域６ｃ）における結晶性シリコンの割合が相対的に第２領域６２より高い第１領域６１をチャネルの電流経路とするので、この駆動トランジスタ６は、結晶性シリコンを有する半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ６は、スイッチトランジスタ５の制御によってＥＬ素子８に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ６とスイッチトランジスタ５は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ＥＬパネル１を良好に発光させることができる。
【００６５】
また、スイッチトランジスタ５に設けられた第２遮光膜５ｅは、第２半導体膜５ｂのチャネル領域５ｃを第２ゲート電極５ａとで挟む配置にあるので、第２遮光膜５ｅと第２ゲート電極５ａとでスイッチトランジスタ５の外部から伝搬する光を遮って、その光が第２半導体膜５ｂのチャネル領域５ｃに到達しにくくすることができる。同様に、駆動トランジスタ６に設けられた第１遮光膜６ｅは、第１半導体膜６ｂのチャネル領域６ｃを第１ゲート電極６ａとで挟む配置にあるので、第１遮光膜６ｅと第１ゲート電極６ａとで駆動トランジスタ６の外部から伝搬する光を遮って、その光が第１半導体膜６ｂのチャネル領域６ｃに到達しにくくすることができる。その結果、スイッチトランジスタ５と駆動トランジスタ６にリーク電流が生じにくくなり、トランジスタ特性が変化しにくくトランジスタ特性が安定するので、スイッチトランジスタ５と駆動トランジスタ６は良好に機能することができる。
更に、第２遮光膜５ｅは、グランド配線３３に接続されて接地電位に設定されており、第２遮光膜５ｅと第２ゲート電極５ａは、第２半導体膜５ｂのチャネル領域５ｃに向けて生じるスイッチトランジスタ５外の要素による不要な電界を遮断することができるので、スイッチトランジスタ５は、適正な第２ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。
第１遮光膜６ｅはグランド配線３３に接続されて接地されており、第１遮光膜６ｅと第１ゲート電極６ａは、第１半導体膜６ｂのチャネル領域６ｃに向けて生じる駆動トランジスタ６外の要素による不要な電界を遮断することができるので、駆動トランジスタ６は、適正な第１ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができ、特に駆動トランジスタ６の駆動電流の低下を抑えることによって、駆動トランジスタ６の機能を良好に維持し、ＥＬ素子８を良好に発光させることができる。
なお、上記においては、接地電位に設定されるグランド配線３３を有し、第２遮光膜５ｅ及び第１遮光膜６ｅがグランド配線３３に接続されて接地電位に設定される構成としたが、この構成に限るものではなく、グランド配線３３を有さず、第２遮光膜５ｅ及び第１遮光膜６ｅが何れにも接続されていない構成とするものであってもよい。この場合、上記の電界シールド機能は得られないが、上記の遮光効果は同様に得ることができる。
【００６６】
また、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとが一体の第１半導体膜６ｂをなし、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとが一体の第２半導体膜５ｂをなすことで、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとは良好に電気的に繋がっており、更に、微結晶シリコンを含有させることで不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇの低抵抗化を図っているので、トランジスタ構造体５６におけるトランジスタのオン電流を向上させることができ、ＥＬパネル１を良好に発光させることができる。
【００６７】
（製造方法の他の実施例）
トランジスタ構造体５６を構成するスイッチトランジスタ５と駆動トランジスタ６の製造方法は、上記実施形態に限られるものではない。
まず、図７と図８を用いて前述したように、基板１０上に駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２遮光膜５ｅを形成し、更に、下層絶縁膜１１、半導体層９ｂ、保護絶縁層９ｄを順次成膜する。
なお、第１ゲート電極６ａと第２遮光膜５ｅとともに、基板１０上には、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成している。
【００６８】
次いで、図２０に示すように、保護絶縁層９ｄ上に、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ａをスパッタリングなどにより成膜する。
【００６９】
次いで、図２１に示すように、導電層９ａ上にフォトレジストを塗布して成膜した後パターニングして、チャネル領域６ｃ、５ｃに対応する位置にレジスト膜３０を形成する。
【００７０】
次いで、図２２に示すように、導電層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５の第２ゲート電極５ａを保護絶縁層９ｄ上に形成するとともに、駆動トランジスタ６の第１遮光膜６ｅを保護絶縁層９ｄ上に形成する。
なお、第２ゲート電極５ａと第１遮光膜６ｅとともに、補助導電膜２ａ、補助導電膜４ａを形成している。
【００７１】
次いで、図２３に示すように、レジスト膜３０をマスクとして用い、半導体層９ｂにおける両端側にイオンドーピングを施す。このレジスト膜３０によってマスクされていた半導体層９ｂ部分が、第１領域６１と第２領域６２とを有するチャネル領域６ｃ、第１領域５１と第２領域５２とを有するチャネル領域５ｃとなる。
そして、このイオンドーピングによって、チャネル領域６ｃ、５ｃを挟む両側にドーパントを含んだ不純物半導体領域９ｆ、９ｇを形成している。
【００７２】
次いで、図２４に示すように、レジスト膜３０をマスクとしたまま、保護絶縁層９ｄをエッチング法等によってパターニングして、半導体層におけるチャネルとなる領域（チャネル領域６ｃ、チャネル領域５ｃ）を覆う、駆動トランジスタ６の第１保護絶縁膜６ｄとスイッチトランジスタ５の第２保護絶縁膜５ｄを形成する。
【００７３】
そして、図示しないレジスト膜を用いて不純物半導体領域９ｆ、９ｇをフォトリソグラフィー法・エッチング法等によってパターニングして、チャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇと、チャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇと、を形成する。レジスト膜３０は図示しないレジスト膜とともに剥離する（図１２、図１４参照）。
この後、図１５〜図１９を用いて前述した工程を経て、ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成することができる。
【００７４】
このような製造方法であれば、スイッチトランジスタ５の第２ゲート電極５ａによるセルフアラインによって、第２半導体膜５ｂにおけるチャネル領域５ｃとそのチャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇを適正に形成することができる。
同様に、駆動トランジスタ６の第１遮光膜６ｅによるセルフアラインによって、第１半導体膜６ｂにおけるチャネル領域６ｃとそのチャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇを適正に形成することができる。
【００７５】
（実施形態２）
次に、本発明に係るＥＬパネル、トランジスタ構造体の実施形態２について説明する。なお、実施形態１と同様の構成については、同符号を付して説明を割愛する。
【００７６】
実施形態２におけるＥＬパネル１のトランジスタ構造体５６０について、図２５〜図２７を用いて説明する。ここで、図２５は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図２６は、図２５のXXVI−XXVI線に沿った面の矢視断面図、図２７は、図２５のXXVII−XXVII線に沿った面の矢視断面図である。なお、図２５においては、電極及び配線を主に示す。
【００７７】
図２５に示すように、各画素Ｐのトランジスタ構造体５６０は、スイッチトランジスタ５０と駆動トランジスタ６０とを備える。第１薄膜トランジスタであるスイッチトランジスタ５０及び第２薄膜トランジスタである駆動トランジスタ６０は、信号線３に沿うように配列され、スイッチトランジスタ５０の近傍にキャパシタ７が配置され、駆動トランジスタ６０の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５０、駆動トランジスタ６０、キャパシタ７及びＥＬ素子８が配置されている。
【００７８】
図２５〜図２７に示すように、基板１０上に第１ゲート電極５ａが設けられ、その第１ゲート電極５ａを覆うように基板１０の上面に絶縁膜１１（下層絶縁膜１１）が成膜されている。この下層絶縁膜１１の上に、第１半導体膜５ｂ及び第２半導体膜６ｂが設けられ、第１半導体膜５ｂのチャネル領域５ｃ上にはチャネル領域５ｃを覆う第１保護絶縁膜５ｄが設けられ、第２半導体膜６ｂのチャネル領域６ｃ上にはチャネル領域６ｃを覆う第２保護絶縁膜６ｄが設けられている。第１保護絶縁膜５ｄは、第１半導体膜５ｂのチャネル領域５ｃと略同一形状に形成されており、第２保護絶縁膜６ｄは、第２半導体膜６ｂのチャネル領域６ｃと略同一形状に形成されている。第２保護絶縁膜６ｄ上には、第２ゲート電極６ａが形成されている。
また、第１半導体膜５ｂは、一方の面（下面）側に下層絶縁膜１１を介して第１ゲート電極５ａが対向するように配置され、他方の面（上面）側に上層絶縁膜１２を介して第１遮光膜５ｅが対向するように配置されている。第２半導体膜６ｂは、一方の面（下面）側に下層絶縁膜１１を介して第２遮光膜６ｅが対向するように配置され、他方の面（上面）側に上層絶縁膜１２を介して第２ゲート電極６ａが対向するように配置されている。
第１半導体膜５ｂ、第１遮光膜５ｅ、第２半導体膜６ｂ、第２ゲート電極６ａおよび下層絶縁膜１１の露出部分を覆うように上層絶縁膜１２が成膜されている。なお、第１半導体膜５ｂのチャネル領域５ｃを挟む一対の端部が一対の不純物半導体領域５ｆ、５ｇとして形成され、第２半導体膜６ｂのチャネル領域６ｃを挟む一対の端部が一対の不純物半導体領域６ｆ、６ｇとして形成されている。さらに、上層絶縁膜１２上に、ドレイン電極５ｈおよびソース電極５ｉと、ドレイン電極６ｈおよびソース電極６ｉとが形成され、ドレイン電極５ｈ，６ｈ及びソース電極５ｉ，６ｉを覆うように上層絶縁膜１２の上面に窒化シリコン等の絶縁性のパッシベーション膜１４が成膜されている。なお、ドレイン電極５ｈは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域５ｆに、ソース電極５ｉは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域５ｇに接続され、ドレイン電極６ｈは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域６ｆに、ソース電極６ｉは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域６ｇに接続されている。
【００７９】
信号線３は、基板１０と下層絶縁膜１１との間に形成されている。
また、接地電位に設定されるグランド配線３３が、信号線３に沿って基板１０と下層絶縁膜１１との間に形成されている。
走査線２は、補助導電膜２ａに積層されてパッシベーション膜１４の下に形成されている。補助導電膜２ａは、下層絶縁膜１１と上層絶縁膜１２との間に形成され、詳述すると、補助導電膜２ａは第２ゲート電極６ａ及び第１遮光膜５ｅと同じ材料で同じ厚さに形成されて下層絶縁膜１１上に設けられている。この補助導電膜２ａ上の上層絶縁膜１２には、補助導電膜２ａを露出する溝（図示省略）が形成されており、その溝内に補助導電膜２ａを覆う走査線２が設けられている。走査線２と補助導電膜２ａが接触するように重なることで導通し、走査線２の配線抵抗を低くでき、信号遅延を抑制できる。
電圧供給線４は、補助導電膜４ａに積層されてパッシベーション膜１４の下に形成されている。補助導電膜４ａは、下層絶縁膜１１と上層絶縁膜１２との間に形成され、詳述すると、補助導電膜４ａは第２ゲート電極６ａ及び第１遮光膜５ｅと同じ材料で同じ厚さに形成されて下層絶縁膜１１上に設けられている。この補助導電膜４ａ上の上層絶縁膜１２には、補助導電膜４ａを露出する溝（図示省略）が形成され、その溝内に補助導電膜４ａを覆う電圧供給線４が設けられている。電圧供給線４と補助導電膜４ａが接触するように重なることで導通し、電圧供給線４の低抵抗化を図り、駆動トランジスタ６を介してＥＬ素子８へ供給する電流量の安定化を図っている。
【００８０】
図２５、図２７に示すように、スイッチトランジスタ５０は、コプラナー型ボトムゲート構造の第１薄膜トランジスタである。このスイッチトランジスタ５０は、第１ゲート電極５ａ、第１半導体膜５ｂ、第１保護絶縁膜５ｄ、不純物半導体領域５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ、第１遮光膜５ｅ等を有するものである。
【００８１】
第１ゲート電極５ａは、基板１０と下層絶縁膜１１の間に形成されている。この第１ゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及び又はＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。また、第１ゲート電極５ａの上に絶縁性の下層絶縁膜１１が成膜されており、その下層絶縁膜１１によって第１ゲート電極５ａが被覆されている。この下層絶縁膜１１上であって第１ゲート電極５ａに対応する位置に第１半導体膜５ｂが形成されており、第１半導体膜５ｂが下層絶縁膜１１を挟んで第１ゲート電極５ａと相対している。
第１半導体膜５ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでいる。この第１半導体膜５ｂは、第１保護絶縁膜５ｄに覆われたチャネル領域５ｃと、チャネル領域５ｃを挟む一対の不純物半導体領域５ｆ、５ｇとを有している。
チャネル領域５ｃは、下層絶縁膜１１側（第１ゲート電極５ａ側）となる第１領域５１と、その反対面側に位置する第２領域５２とを有している。ここでは、第２領域５２のシリコンの結晶化度が第１領域５１に比べて高く形成されている。換言すれば、第１半導体膜５ｂにおけるチャネル領域５ｃの第２領域５２は、第１領域５１に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第１領域５１に比べてより高い。そして、第１半導体膜５ｂにおけるチャネル領域５ｃの第１領域５１は、第２領域５２に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。このチャネル領域５ｃ上に絶縁性の第１保護絶縁膜５ｄが形成されており、チャネル領域５ｃにチャネルが形成される。
不純物半導体領域５ｆ、５ｇは、第１半導体膜５ｂのチャネル長方向の両端であってドーパントを含む領域であり、第１半導体膜５ｂの不純物半導体領域を成している。そして、不純物半導体領域５ｆ、５ｇはそれぞれ第１半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体領域５ｆ、５ｇはｎ型半導体であるが、これに限らず、スイッチトランジスタ５０がｐ型トランジスタであれば、ｐ型半導体であってもよい。
第１保護絶縁膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物を含有し、第１半導体膜５ｂの略中央部上に形成されてチャネル領域５ｃを覆っている。この第１保護絶縁膜５ｄの上面に第１遮光膜５ｅが形成されている。
第１遮光膜５ｅは、第１保護絶縁膜５ｄ上であって且つチャネル領域５ｃに対応する位置に形成されている。この第１遮光膜５ｅは、駆動トランジスタ６０の第２ゲート電極６ａを形成する際に第２ゲート電極６ａとなる導電層をパターニングすることによって第２ゲート電極６ａと同一プロセスで形成され、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第１遮光膜５ｅは、その一部がコンタクトプラグ２０ｄを介してグランド配線３３に接続されている。
第１遮光膜５ｅ、第１保護絶縁膜５ｄ、第１半導体膜５ｂ、下層絶縁膜１１の上には、絶縁性の上層絶縁膜１２が成膜され、第１遮光膜５ｅ、第１保護絶縁膜５ｄ、第１半導体膜５ｂ等が上層絶縁膜１２によって被覆されている。上層絶縁膜１２は、例えば、光透過性を有し、窒化シリコン又は酸化シリコンを含有する。
上層絶縁膜１２上には、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されたドレイン電極５ｈ及びソース電極５ｉが形成されている。ドレイン電極５ｈは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域５ｆに接続しており、ソース電極５ｉは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域５ｇに接続している。
上層絶縁膜１２上のドレイン電極５ｈ及びソース電極５ｉは、パッシベーション膜１４で覆われている。パッシベーション膜１４は、例えば、窒化シリコン又は酸化シリコンを有する。
そして、スイッチトランジスタ５０は、パッシベーション膜１４によって被覆されるようになっている。
【００８２】
このスイッチトランジスタ５０において、第１ゲート電極５ａの電界が作用する第１半導体膜５ｂにおける第１保護絶縁膜５ｄで覆われたチャネル領域５ｃにチャネルが形成される。特に、第１半導体膜５ｂのチャネル領域５ｃにおいて第１ゲート電極５ａ側となる、チャネル領域５ｃの第１領域５１にチャネルが形成され、その第１領域５１がソース電極５ｉとドレイン電極５ｈの間の電流経路になる。
そして、第１半導体膜５ｂにおけるチャネル領域５ｃの第１領域５１は、非晶質シリコン（アモルファスシリコン）をより多く含んでいる半導体層であるので、その第１領域５１をチャネルの電流経路とするスイッチトランジスタ５０は、非晶質シリコンを有する半導体膜（或いは、非晶質シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ５０の第１領域５１の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、（オン時に半導体層に流れる電流）／（オフ時に半導体層に流れる電流）が高いので、駆動トランジスタ６０のオン／オフを制御するスイッチトランジスタとして好適に機能する。
【００８３】
また、スイッチトランジスタ５０において、第１半導体膜５ｂのチャネル領域は、下方に第１ゲート電極５ａが対向するように配置され、上方に第１遮光膜５ｅが対向するように配置されているので、第１ゲート電極５ａと第１遮光膜５ｅとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第１半導体膜５ｂのチャネル領域５ｃに到達することを遮ることができる。その結果、スイッチトランジスタ５０にリーク電流が生じにくくなり、トランジスタ特性が安定するので、スイッチトランジスタ５０は良好に機能することができる。
更に、第１遮光膜５ｅはグランド配線３３に接続されて接地されており、第１遮光膜５ｅと第１ゲート電極５ａは、第１半導体膜５ｂのチャネル領域５ｃに向けて生じるスイッチトランジスタ５０外の要素による不要な電界を遮断することができるので、スイッチトランジスタ５０適正な第１ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。
【００８４】
図２５、図２６に示すように、駆動トランジスタ６０は、コプラナー型トップゲート構造の第２薄膜トランジスタである。この駆動トランジスタ６０は、第２ゲート電極６ａ、第２半導体膜６ｂ、第２保護絶縁膜６ｄ、不純物半導体領域６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ、第２遮光膜６ｅ等を有するものである。
【００８５】
第２遮光膜６ｅは、基板１０と下層絶縁膜１１の間であって、ドレイン電極６ｈ及びソース電極６ｉ間の第２半導体膜６ｂのチャネル領域６ｃに対応する位置に形成されている。この第２遮光膜６ｅは、スイッチトランジスタ５０の第１ゲート電極５ａを形成する際に第１ゲート電極５ａとなる導電層をパターニングすることによって、第１ゲート電極５ａと同一プロセスで形成される。第１ゲート電極５ａ及び第２遮光膜６ｅは、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜及びＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第２遮光膜５ｅは、その一部がグランド配線３３に接続されている。
基板１０の上面に成膜されている絶縁性の下層絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物を含有する。この下層絶縁膜１１上であって第２ゲート電極６ａに対応することになる位置に第２半導体膜６ｂが形成されている。
第２半導体膜６ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでいる。この第２半導体膜６ｂは、第２保護絶縁膜６ｄに覆われたチャネル領域６ｃと、チャネル領域６ｃを挟む一対の不純物半導体領域６ｆ、６ｇとを有している。
チャネル領域６ｃは、下層絶縁膜１１側となる第１領域６１と、その反対面側（第２ゲート電極６ａ側）に位置する第２領域６２とを有している。ここでは、第２領域６２のシリコンの結晶化度が第１領域６１に比べて高く形成されている。換言すれば、第２半導体膜６ｂにおけるチャネル領域６ｃの第２領域６２は、第１領域６１に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第１領域６１に比べてより高い。そして、第２半導体膜６ｂにおけるチャネル領域６ｃの第１領域６１は、第２領域６２に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。このチャネル領域６ｃ上に絶縁性の第２保護絶縁膜６ｄが形成されており、チャネル領域６ｃにチャネルが形成される。
不純物半導体領域６ｆ、６ｇは、第２半導体膜６ｂのチャネル長方向の両端であってドーパントを含む領域であり、第２半導体膜６ｂの不純物半導体領域を成している。そして、不純物半導体領域６ｆ、６ｇはそれぞれ第２半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体領域６ｆ、６ｇはｎ型半導体であるが、これに限らず、駆動トランジスタ６０がｐ型トランジスタであれば、ｐ型半導体であってもよい。
第２半導体膜６ｂの第１領域６１は、第１半導体膜５ｂの第１領域５１と同じ組成で且つ同じ厚さであり、第２半導体膜６ｂの第２領域６２は、第１半導体膜５ｂの第２領域５２と同じ組成且つ同じ厚さである。また、不純物半導体領域６ｆ，６ｇは、不純物半導体領域５ｆ，５ｇと同一材料で構成され且つ同じ厚さである。したがって、不純物半導体領域６ｆ，６ｇ及び不純物半導体領域５ｆ，５ｇは、後述するように、同一材料層である不純物半導体領域９ｆを用いて同一プロセスで一括して製造することが可能となる。このため、第２半導体膜６ｂ及び第１半導体膜５ｂは、後述するように、同一材料層である半導体層９ｂを用いて同一プロセスで一括して製造することが可能となる。
第２保護絶縁膜６ｄは、第１保護絶縁膜５ｄと同一材料で構成され且つ同じ厚さであり、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましい。このため、第２保護絶縁膜６ｄ及び第１保護絶縁膜５ｄは、後述するように、同一材料層である保護絶縁層９ｄを用いて同一プロセスで一括して製造することが可能となる。第２保護絶縁膜６ｄは、第２半導体膜６ｂの略中央部上に形成されてチャネル領域６ｃを覆っている。この第２保護絶縁膜６ｄの上面に第２ゲート電極６ａが形成されている。
第２ゲート電極６ａは、ゲート絶縁膜として機能する第２保護絶縁膜６ｄ上であって且つチャネル領域６ｃに対応する位置に形成されている。この第２ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第２ゲート電極６ａ、第２保護絶縁膜６ｄ、第２半導体膜６ｂ、下層絶縁膜１１の上には、絶縁性の上層絶縁膜１２が成膜され、第２ゲート電極６ａ、第２保護絶縁膜６ｄ、第２半導体膜６ｂ等が上層絶縁膜１２によって被覆されている。
上層絶縁膜１２上には、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されたドレイン電極６ｈ及びソース電極６ｉが形成されている。ドレイン電極６ｈは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域６ｆに接続しており、ソース電極６ｉは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域６ｇに接続している。ドレイン電極６ｈ，ソース電極６ｉは、ドレイン電極５ｈ、ソース電極５ｉと同一材料で構成され且つ同じ厚さである。ドレイン電極６ｈ，ソース電極６ｉ及びドレイン電極５ｈ、ソース電極５ｉは、後述するように、同一材料層である導電膜９ａを用いて同一プロセスで一括して製造することが可能となる。
上層絶縁膜１２上のドレイン電極６ｈ及びソース電極６ｉは、パッシベーション膜１４で覆われており、駆動トランジスタ６０は、パッシベーション膜１４によって被覆されるようになっている。
【００８６】
この駆動トランジスタ６０において、第２ゲート電極６ａの電界が作用する第２半導体膜６ｂにおける第２保護絶縁膜６ｄで覆われたチャネル領域６ｃにチャネルが形成される。特に、第２半導体膜６ｂのチャネル領域６ｃにおいて第１ゲート電極６ａ側となる、チャネル領域６ｃの第２領域６２にチャネルが形成され、その第２領域６２がソース電極６ｉとドレイン電極６ｈの間の電流経路になる。
そして、第２半導体膜６ｂにおけるチャネル領域６ｃの第２領域６２は、結晶性シリコンをより多く含んでいる半導体層であるので、その第２領域６２をチャネルの電流経路とする駆動トランジスタ６０は、結晶性シリコンを有する半導体膜（或いは、結晶性シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ６０の第２領域６２内の微結晶シリコンは、結晶粒径が概ね５０〜１００ｎｍの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ５０の制御によってＥＬ素子８に電流を流す駆動トランジスタとして好適に機能する。
【００８７】
なお、このトップゲート構造の駆動トランジスタ６０において、第２半導体膜６ｂ（チャネル領域６ｃ）のチャネルの電流経路は、第１領域６１よりも第２ゲート電極６ａに近い第２領域６２になり、特に、第２領域６２における第１領域６１側よりも、より第２ゲート電極６ａに近い第２保護絶縁膜６ｄ側が電流経路となる。そして、第２領域６２内における第２保護絶縁膜６ｄ側と第１領域６１側とでは、第１領域６１側にインキュベーション領域があるために、第１領域６１側よりも第２保護絶縁膜６ｄ側の方が駆動トランジスタ６０の電流経路に適している。
これは、結晶性シリコンを有する第２領域６２を成膜する当初はシリコンの結晶化が安定しておらず、第２領域６２の第１領域６１との界面側にはシリコンの結晶化度が比較的悪いインキュベーション領域が生じやすく、第２保護絶縁膜６ｄとの界面側の第２領域６２にはシリコンの結晶化が安定した半導体膜の成膜が可能なことによる。
そして、シリコンの結晶化が安定して成膜された第２保護絶縁膜６ｄとの界面側の第２領域６２の方がより一層電流経路に適しているので、その第２領域６２を電流経路とするように駆動トランジスタ６０がトップゲート構造を成すことで、駆動トランジスタ６０は、駆動トランジスタとしてより一層好適に機能することになる。
特に、トップゲートである第２ゲート電極６ａは、ソース電極６ｉとドレイン電極６ｈと重ならない配置であって、ソース電極６ｉとドレイン電極６ｈよりも第２半導体膜６ｂに近接した配置に設けられているので、第２ゲート電極６ａの電界が全て第２半導体膜６ｂに作用することとなって、チャネル領域６ｃに適正にチャネルが形成される。第２保護絶縁膜６ｄ及び上層絶縁膜１２が互いにほぼ同じ厚さに成膜された場合、ソース電極６ｉとドレイン電極６ｈが第２ゲート電極６ａの上方に位置するのに比べて、上層絶縁膜１２上のソース電極６ｉと不純物半導体領域６ｇとの距離、及び上層絶縁膜１２上のドレイン電極６ｈと不純物半導体領域６ｆとの距離が短くなり、第２ゲート電極６ａの重なりによる干渉の影響がないので、ソース電極６ｉ、ドレイン電極６ｈそれぞれの電圧が、第２半導体膜６ｂにより伝搬しやすい。
【００８８】
また、駆動トランジスタ６０において、第２半導体膜６ｂのチャネル領域６ｃは、下方に第２遮光膜６ｅが対向するように配置され、上方に第２ゲート電極６ａが対向するように配置されているので、第２遮光膜６ｅと第２ゲート電極６ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第２半導体膜６ｂのチャネル領域に到達することを遮ることができる。その結果、駆動トランジスタ６０にリーク電流が生じにくくなり、トランジスタ特性が安定するので、駆動トランジスタ６０は良好に機能することができる。
更に、第２遮光膜６ｅはグランド配線３３に接続されて接地されており、第２遮光膜６ｅと第２ゲート電極６ａは、第２半導体膜６ｂのチャネル領域６ｃに向けて生じる駆動トランジスタ６０外の要素による不要な電界を遮断することができるので、駆動トランジスタ６０は、適正な第２ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができる。
【００８９】
キャパシタ７は、駆動トランジスタ６０の第２ゲート電極６ａとソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６０の第２ゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６０のソース電極６ｉに接続されている。そして、図２５、図２７に示すように、基板１０と下層絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、上層絶縁膜１２とパッシベーション膜１４との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である下層絶縁膜１１と上層絶縁膜１２を挟んで相対している。
【００９０】
なお、信号線３、グランド配線３３、キャパシタ７の電極７ａ、スイッチトランジスタ５０の第１ゲート電極５ａ、駆動トランジスタ６０の第２遮光膜６ｅは、基板１０に一面に成膜した導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、スイッチトランジスタ５０の第１遮光膜５ｅ、駆動トランジスタ６０の第２ゲート電極６ａ、補助導電膜４ａ、補助導電膜２ａは、下層絶縁膜１１に成膜した導電性膜（導電層９ａ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５０のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６０のドレイン電極６ｈ，ソース電極６ｉは、上層絶縁膜１２に一面に成膜した導電性膜（導電層９ｈ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
【００９１】
また、下層絶縁膜１１と上層絶縁膜１２には、第１ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、第２ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されている。このコンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５０の第１ゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５０のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５０のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５０のソース電極５ｉと駆動トランジスタ６０の第２ゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接第１ゲート電極５ａと接触し、ドレイン電極５ｈが直接信号線３と接触し、ソース電極５ｉが直接第２ゲート電極６ａと接触して導通させてもよい。
また、下層絶縁膜１１には、第１遮光膜５ｅとグランド配線３３とが重なる領域にコンタクトホール１１ｄが形成されており、そのコンタクトホール１１ｄにコンタクトプラグ２０ｄが埋め込まれている。コンタクトプラグ２０ｄによって第１遮光膜５ｅとグランド配線３３とが導通し、第１遮光膜５ｅが接地されるようになっている。
また、駆動トランジスタ６０のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６０のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００９２】
このスイッチトランジスタ５０と駆動トランジスタ６０とで構成されるトランジスタ構造体５６０の駆動、制御によっても同様にＥＬ素子８が発光し、トランジスタ構造体５６０を備えるＥＬパネル１も同様に発光する。
【００９３】
次に、本発明にかかるＥＬパネル１におけるトランジスタ構造体５６０を構成するスイッチトランジスタ５０と駆動トランジスタ６０の製造方法について、図２８から図４０の工程図を用いて説明する。
なお、この工程説明図で示すスイッチトランジスタ５０と駆動トランジスタ６０とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ６０、図中右側がスイッチトランジスタ５０である。
【００９４】
まず、図２８に示すように、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５０の第１ゲート電極５ａと、駆動トランジスタ６０の第２遮光膜６ｅを形成する。また、第１ゲート電極５ａと第２遮光膜６ｅとともに、基板１０上に、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成する（図２５〜図２７参照）。
【００９５】
次いで、図２９に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の下層絶縁膜１１を成膜する。
さらに、図２９に示すように、下層絶縁膜１１上に、結晶性シリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。半導体膜（５ｂ、６ｂ）となる半導体層９ｂを成膜する際、先にシリコンの結晶化度が比較的低い第１シリコン層９１を成膜し、続けてシリコンの結晶化度が相対的に第１シリコン層９１よりも高い第２シリコン層９２を成膜する。第１シリコン層９１は、好ましくは実質的に非晶質シリコンのみである。
具体的に、ＳｉＨ４ガスに対するＨ２ガスの割合が低く、プラズマパワーと圧力が低い条件で、非晶質シリコン領域を第２シリコン層９２よりも多く含む第１シリコン層９１を成膜した。その後、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン領域を第１シリコン層９１よりも多く含む第２シリコン層９２を成膜した。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で第２シリコン層９２を成膜した。
【００９６】
なお、半導体層９ｂにおける第１シリコン層９１と第２シリコン層９２（半導体膜における第１領域と第２領域）のシリコンの結晶化度に関し、ラマン分光測定により算出した結晶化度に基づいて判別することについては、実施形態１で前述した通りであり、結晶化度が２０％以上であれば微結晶シリコン薄膜であると定義し、結晶化度が２０％未満であれば非晶質シリコン薄膜であると定義する（図４９参照）。
【００９７】
また、下層絶縁膜１１上に半導体層９ｂを成膜する前処理として、下層絶縁膜１１の表面にプラズマ処理を施すことが好ましい。下層絶縁膜１１にプラズマ処理を施すことによれば、下層絶縁膜１１の表面を改質して、その下層絶縁膜１１上に成膜する結晶性シリコンの結晶化度を高めることができる。
本実施形態におけるプラズマ処理としては、例えばＨ２ガスを用い、ガス流量１０００［ＳＣＣＭ］、パワー密度０．１７８［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行った。
【００９８】
さらに、図２９に示すように、半導体層９ｂ（第２シリコン層９２）上に、ＣＶＤ法などによってシリコン窒化物などの保護絶縁層９ｄを成膜する。
【００９９】
次いで、図３０に示すように、保護絶縁層９ｄ上にフォトレジストを塗布して成膜した後パターニングして、チャネル領域６ｃ、５ｃに対応する位置にレジスト膜３０を形成する。
【０１００】
次いで、図３１に示すように、レジスト膜３０をマスクとして用い、半導体層９ｂにおける両端側にイオンドーピングを施す。
このレジスト膜３０によってマスクされていた半導体層９ｂ部分が、第１領域６１と第２領域６２とを有するチャネル領域６ｃ、第１領域５１と第２領域５２とを有するチャネル領域５ｃとなる。そして、このイオンドーピングによって、チャネル領域６ｃ、５ｃを挟む両側がそれぞれドーパントを含んだ不純物半導体領域９ｆ、９ｇに形成されている。
なお、イオンドーピング法により、ｎ型の不純物半導体領域９ｆ、９ｇを形成する場合のドーパントや、ｐ型の不純物半導体領域９ｆ、９ｇを形成する場合のドーパントについて、またイオンドーピングの処理条件については、実施形態１で前述した通りである。
【０１０１】
次いで、図３２に示すように、レジスト膜３０をマスクとしたまま、保護絶縁層９ｄをエッチング法等によってパターニングして、半導体層におけるチャネルとなる領域（チャネル領域６ｃ、チャネル領域５ｃ）を覆う駆動トランジスタ６０の第２保護絶縁膜６ｄと、スイッチトランジスタ５０の第１保護絶縁膜５ｄを形成する。
【０１０２】
次いで、図３３に示すように、不純物半導体領域９ｆ、９ｇをフォトリソグラフィー法・エッチング法等によって図示しないレジスト膜を用いてパターニングして、チャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇと、チャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇと、を形成する。レジスト膜３０は、図示しないレジスト膜とともにこの後剥離してもよいし、不純物半導体領域５ｆ、５ｇ、６ｆ、６ｇの形成前に剥離してもよい。このチャネル領域６ｃと不純物半導体領域６ｆ、６ｇとによって第２半導体膜６ｂが構成され、チャネル領域５ｃと不純物半導体領域５ｆ、５ｇとによって第１半導体膜５ｂが構成される。
【０１０３】
なお、本実施形態では、半導体層９ｂにイオンドーピングを施して、不純物半導体領域９ｆ、９ｇを形成しているので、第２半導体膜６ｂにおける不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとの界面に境界面はあっても接合面はなく、また、第１半導体膜５ｂにおける不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとの界面に境界面はあっても接合面はない。つまり、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとは一体の半導体膜（第２半導体膜６ｂ）であり、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとは良好な電気的接合をなしている。同様に、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとは一体の半導体膜（第１半導体膜５ｂ）であり、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとは良好に電気的に繋がっている。
これに対し、チャネル領域６ｃ，５ｃ（半導体膜６ｂ，５ｂ）と不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとを別体で形成する場合、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとの界面に、レジストの残渣等の汚染物が残留してしまう恐れがある。その界面に汚染物が残留していると、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとの電気的連結の妨げになり、コンタクト抵抗が高くなる不具合が生じてしまうことがある。よって、半導体層９ｂにイオンドーピングを施して形成した不純物半導体領域９ｆ、９ｇから不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇを形成することによれば、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとの電気的連結と、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとの電気的連結を、より良好にすることができる。
更に、本実施形態の場合、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの一部は、第２シリコン層９２に由来する微結晶シリコンを含有しているので、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇが全て非晶質シリコン構造であるものに比べて、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの低抵抗化が図られている。この不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの低抵抗化によって、トランジスタのオン電流が向上するメリットがある。
【０１０４】
次いで、図３４に示すように、第２保護絶縁膜６ｄおよび第２半導体膜６ｂと、第１保護絶縁膜５ｄおよび第１半導体膜５ｂとを覆うように、下層絶縁膜１１上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ａをスパッタリングなどにより成膜する。
【０１０５】
次いで、図３５に示すように、導電層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６０の第２ゲート電極６ａを第２保護絶縁膜６ｄ上に形成するとともに、スイッチトランジスタ５０の第１遮光膜５ｅを第１保護絶縁膜５ｄ上に形成する。また、第２ゲート電極６ａと第１遮光膜５ｅとともに、補助導電膜２ａ、補助導電膜４ａを形成する（図２５参照）。
【０１０６】
次いで、図３６に示すように、第２ゲート電極６ａと第２保護絶縁膜６ｄと第２半導体膜６ｂ、第１遮光膜５ｅと第１保護絶縁膜５ｄと第１半導体膜５ｂ、補助導電膜２ａ、補助導電膜４ａをそれぞれ覆うように下層絶縁膜１１上に上層絶縁膜１２を成膜する。
【０１０７】
次いで、図３７に示すように、ドライエッチングにより上層絶縁膜１２をパターニングして、不純物半導体領域６ｆ、６ｇを露出させる開口１２ｈと、不純物半導体領域５ｆ、５ｇを露出させる開口１２ｈとを、それぞれ形成するとともに、補助導電膜２ａ、補助導電膜４ａ上の上層絶縁膜１２にそれぞれ溝を形成する。
【０１０８】
次いで、図３８に示すように、上層絶縁膜１２上および開口１２ｈ内に、例えばスパッタリングなどによって、ソース電極およびドレイン電極となる、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ｈを成膜する。
【０１０９】
次いで、図３９に示すように、導電層９ｈをフォトリソグラフィー法・エッチング法等によってパターニングして、駆動トランジスタ６０のソース電極６ｉ及びドレイン電極６ｈ、スイッチトランジスタ５０のソース電極５ｉ及びドレイン電極５ｈ、キャパシタ７の電極７ｂ、上層絶縁膜１２の溝内の補助導電膜２ａ上の走査線２、上層絶縁膜１２の溝内の補助導電膜４ａ上に電圧供給線４を形成する。駆動トランジスタ６０のソース電極６ｉは不純物半導体領域６ｇに接続し、ドレイン電極６ｈは不純物半導体領域６ｆに接続している。スイッチトランジスタ５０のソース電極５ｉは不純物半導体領域５ｇに接続し、ドレイン電極５ｈは不純物半導体領域５ｆに接続している。
【０１１０】
次いで、図４０に示すように、駆動トランジスタ６０のソース電極６ｉ及びドレイン電極６ｈや、スイッチトランジスタ５０のソース電極５ｉ及びドレイン電極５ｈなどを覆うパッシベーション膜１４を上層絶縁膜１２上に成膜する。なお、パッシベーション膜１４の成膜前に、駆動トランジスタ６０のソース電極６ｉと導通する画素電極８ａを形成している（図２６参照）。
【０１１１】
更に、パッシベーション膜１４をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１４ａを形成する（図２６参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図２６参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂを成膜し、バンク１３の開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、発光層８ｃを成膜する（図２６参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図２６参照）、ＥＬパネル１が製造される。
【０１１２】
以上のように、ボトムゲート構造の第１薄膜トランジスタであるスイッチトランジスタ５０と、トップゲート構造の第２薄膜トランジスタである駆動トランジスタ６０とを形成する際、基板１０と下層絶縁膜１１の間にスイッチトランジスタ５０の第１ゲート電極５ａおよび駆動トランジスタ６０の第２遮光膜６ｅを形成する工程と、第２保護絶縁膜６ｄの上面に駆動トランジスタ６０の第２ゲート電極６ａを形成するとともに第１保護絶縁膜５ｄの上面にスイッチトランジスタ５０の第１遮光膜５ｅを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成することができる。
つまり、スイッチトランジスタ５０の第１ゲート電極５ａと第１遮光膜５ｅを形成する工程と、駆動トランジスタ６０の第２ゲート電極６ａと第２遮光膜６ｅを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６０と、スイッチトランジスタ５０を作り分けることができる。
【０１１３】
このように、スイッチトランジスタ５０の第１ゲート電極５ａと駆動トランジスタ６０の第２ゲート電極６ａ以外を共通の製造工程とするトランジスタ構造体５６０の製造方法であれば、製造工程数を抑えて、従来よりも少ない工程数で駆動トランジスタ６０とスイッチトランジスタ５０を作り分けることができる。
また、スイッチトランジスタ５０の第１遮光膜５ｅは、駆動トランジスタ６０の第２ゲート電極６ａとともに形成され、駆動トランジスタ６０の第２遮光膜６ｅは、スイッチトランジスタ５０の第１ゲート電極５ａとともに形成されるので、製造工程数を増やすことなく、第１遮光膜５ｅを有するスイッチトランジスタ５０と第２遮光膜６ｅを有する駆動トランジスタ６０を作り分けることができる。
【０１１４】
そして、スイッチトランジスタ５０の第１半導体膜５ｂは、第１ゲート電極５ａ側に第１領域５１を配置したため、第１半導体膜５ｂ（チャネル領域５ｃ）における非晶質シリコンの割合が相対的に第２領域５２より高い第１領域５１をチャネルの電流経路とするので、このスイッチトランジスタ５０は、非晶質シリコンを有する半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、スイッチトランジスタ５０は、駆動トランジスタ６０のオン／オフを制御する薄膜トランジスタとして好適に機能する。
また、駆動トランジスタ６０の第２半導体膜６ｂは、第２ゲート電極６ａ側に第２領域６２を配置したため、第２半導体膜６ｂ（チャネル領域６ｃ）における結晶性シリコンの割合が相対的に第１領域６１より高い第２領域６２をチャネルの電流経路とするので、この駆動トランジスタ６０は、結晶性シリコンを有する半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ６０は、スイッチトランジスタ５０の制御によってＥＬ素子８に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ６０とスイッチトランジスタ５０は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ＥＬパネル１を良好に発光させることができる。
【０１１５】
また、スイッチトランジスタ５０に設けられた第１遮光膜５ｅは、第１半導体膜５ｂのチャネル領域５ｃに対応する位置に形成されているので、第１遮光膜５ｅと第１ゲート電極５ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第１半導体膜５ｂのチャネル領域に到達することを遮ることができる。その結果、スイッチトランジスタ５０にリーク電流が生じにくくなり、トランジスタ特性が安定するので、スイッチトランジスタ５０は良好に機能することができる。同様に、駆動トランジスタ６０に設けられた第２遮光膜６ｅは、第２半導体膜６ｂのチャネル領域６ｃに対応する位置に形成されているので、第２遮光膜６ｅと第２ゲート電極６ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第２半導体膜６ｂのチャネル領域に到達することを遮ることができる。その結果、スイッチトランジスタ５０と駆動トランジスタ６０にリーク電流が生じにくくなり、トランジスタ特性が変化しにくくトランジスタ特性が安定するので、駆動トランジスタ６０は良好に機能することができる。
更に、第１遮光膜５ｅは、グランド配線３３に接続されて接地電位に設定されており、第１遮光膜５ｅと第１ゲート電極５ａは、第１半導体膜５ｂのチャネル領域５ｃに向けて生じるスイッチトランジスタ５０外の要素による不要な電界を遮断することができるので、スイッチトランジスタ５０は、適正な第１ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。
第２遮光膜６ｅはグランド配線３３に接続されて接地されており、第２遮光膜６ｅと第２ゲート電極６ａは、第２半導体膜６ｂのチャネル領域６ｃに向けて生じる駆動トランジスタ６０外の要素による不要な電界を遮断することができるので、駆動トランジスタ６０は、適正な第１ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができる。
なお、上記においても、接地電位に設定されるグランド配線３３を有し、第１遮光膜５ｅ及び第２遮光膜６ｅがグランド配線３３に接続されて接地電位に設定される構成としたが、この構成に限るものではなく、グランド配線３３を有さず、第１遮光膜５ｅ及び第２遮光膜６ｅが何れにも接続されていない構成とするものであってもよい。この場合、上記の電界シールド機能は得られないが、上記の遮光効果は同様に得ることができる。
【０１１６】
また、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとが一体の第２半導体膜６ｂをなし、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとが一体の第１半導体膜５ｂをなすことで、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとを良好に電気的に接合しており、更に、微結晶シリコンを含有させることで不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇの低抵抗化を図っているので、トランジスタ構造体５６０におけるトランジスタのオン電流を向上させることができ、ＥＬパネル１を良好に発光させることができる。
【０１１７】
また、第２半導体膜６ｂのチャネル領域６ｃにおいてシリコンの結晶化が安定している第２保護絶縁膜６ｄとの界面側の第２領域６２を電流経路とするように、駆動トランジスタ６０がトップゲート構造を成しているので、この駆動トランジスタ６０は、駆動トランジスタとしてより一層良好に機能する。
【０１１８】
（製造方法の他の実施例）
トランジスタ構造体５６０を構成するスイッチトランジスタ５０と駆動トランジスタ６０の製造方法は、上記実施形態に限られるものではない。
まず、図２８と図２９を用いて前述したように、基板１０上に駆動トランジスタ６０の第２遮光膜６ｅとスイッチトランジスタ５０の第１ゲート電極５ａを形成し、更に、下層絶縁膜１１、半導体層９ｂ、保護絶縁層９ｄを順次成膜する。
なお、第１ゲート電極５ａと第２遮光膜６ｅとともに、基板１０上には、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成している。
【０１１９】
次いで、図４１に示すように、保護絶縁層９ｄ上に、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ａをスパッタリングなどにより成膜する。
【０１２０】
次いで、図４２に示すように、導電層９ａ上にフォトレジストを塗布して成膜した後パターニングして、チャネル領域６ｃ、５ｃに対応する位置にレジスト膜３０を形成する。
【０１２１】
次いで、図４３に示すように、導電層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６０の第２ゲート電極６ａを保護絶縁層９ｄ上に形成するとともに、スイッチトランジスタ５０の第１遮光膜５ｅを保護絶縁層９ｄ上に形成する。
なお、第２ゲート電極６ａと第１遮光膜５ｅとともに、補助導電膜２ａ、補助導電膜４ａを形成している。
【０１２２】
次いで、図４４に示すように、レジスト膜３０をマスクとして用い、半導体層９ｂにおける両端側にイオンドーピングを施す。このレジスト膜３０によってマスクされていた半導体層９ｂ部分が、第１領域６１と第２領域６２とを有するチャネル領域６ｃ、第１領域５１と第２領域５２とを有するチャネル領域５ｃとなる。
そして、このイオンドーピングによって、チャネル領域６ｃ、５ｃを挟む両側にドーパントを含んだ不純物半導体領域９ｆ、９ｇを形成している。
【０１２３】
次いで、図４５に示すように、レジスト膜３０をマスクとしたまま、保護絶縁層９ｄをエッチング法等によってパターニングして、半導体層におけるチャネルとなる領域（チャネル領域６ｃ、チャネル領域５ｃ）を覆う、駆動トランジスタ６０の第２保護絶縁膜６ｄとスイッチトランジスタ５０の第１保護絶縁膜５ｄを形成する。
【０１２４】
そして、図示しないレジスト膜を用いて不純物半導体領域９ｆ、９ｇをフォトリソグラフィー法・エッチング法等によってパターニングして、チャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇと、チャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇと、を形成する。レジスト膜３０は図示しないレジスト膜とともに剥離する（図３３、図３５参照）。
この後、図３６〜図４０を用いて前述した工程を経て、ボトムゲート構造の第１薄膜トランジスタであるスイッチトランジスタ５０と、トップゲート構造の第２薄膜トランジスタである駆動トランジスタ６０とを形成することができる。
【０１２５】
このような製造方法であれば、駆動トランジスタ６０の第２ゲート電極６ａによるセルフアラインによって、第２半導体膜６ｂにおけるチャネル領域６ｃとそのチャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇを適正に形成することができる。
同様に、スイッチトランジスタ５０の第１遮光膜５ｅによるセルフアラインによって、第１半導体膜５ｂにおけるチャネル領域５ｃとそのチャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇを適正に形成することができる。
【０１２６】
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図４６に示す、携帯電話機２００の表示パネル１ａや、図４７（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図４８に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
【０１２７】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
上記各実施形態では、各画素がスイッチトランジスタ及び駆動トランジスタの２つのトランジスタを備えていたが、これに限らず、例えば、図５０に示すようなトランジスタ構成でもよい。この場合、スイッチトランジスタ５０１及びスイッチトランジスタ５０２は、上述したスイッチトランジスタ５或いはスイッチトランジスタ５０と同様の構造であり、駆動トランジスタ６０１は上述した駆動トランジスタ６或いは駆動トランジスタ６０と同様の構造とすればよい。
【符号の説明】
【０１２８】
１ ＥＬパネル（発光装置）
２ 走査線
２ａ 補助導電膜（導電層）
３ 信号線
３３ グランド配線
４ 電圧供給線
４ａ 補助導電膜（導電層）
５ スイッチトランジスタ（第２薄膜トランジスタ）
５０ スイッチトランジスタ（第１薄膜トランジスタ）
５ａ 第２ゲート電極、第１ゲート電極
５ｂ 第２半導体膜、第１半導体膜
５ｃ チャネル領域
５１ 第１領域
５２ 第２領域
５ｄ 第２保護絶縁膜、第１保護絶縁膜
５ｅ 第２遮光膜、第１遮光膜
５ｆ 不純物半導体領域
５ｇ 不純物半導体領域
５ｈ ドレイン電極
５ｉ ソース電極
６ 駆動トランジスタ（第１薄膜トランジスタ）
６０ 駆動トランジスタ（第２薄膜トランジスタ）
６ａ 第１ゲート電極、第２ゲート電極
６ｂ 第１半導体膜、第２半導体膜
６ｃ チャネル領域
６１ 第１領域
６２ 第２領域
６ｄ 第１保護絶縁膜、第２保護絶縁膜
６ｅ 第１遮光膜、第２遮光膜
６ｆ 不純物半導体領域
６ｇ 不純物半導体領域
６ｈ ドレイン電極
６ｉ ソース電極
５６ トランジスタ構造体
５６０ トランジスタ構造体
７ キャパシタ
８ ＥＬ素子（発光素子）
９ａ 導電層
９ｂ 半導体層
９ｄ 保護絶縁層
９ｆ、９ｇ 不純物半導体層
９ｈ 導電層
１０ 基板
１１ 下層絶縁膜（絶縁膜）
１２ 上層絶縁膜
１３ バンク
１４ パッシベーション膜
【技術分野】
【０００１】
本発明は、トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置に関する。
【背景技術】
【０００２】
従来、ＥＬ（Electro Luminescence）素子を用いたＥＬ発光表示装置が知られている。ＥＬ発光表示装置には各画素にＥＬ素子が備えられており、このＥＬ発光表示装置をアクティブマトリックス回路により駆動するため、各ＥＬ素子に対して供給する電流を制御する薄膜トランジスタが画素毎に設けられている。
アクティブマトリックス方式のＥＬ発光表示装置は、例えば信号線（データ線）に連結されてデータ信号を制御するスイッチトランジスタと、スイッチトランジスタから伝達されたデータ信号に応じた電流をＥＬ素子に流す駆動トランジスタと、を備えている。
このＥＬ発光表示装置がより良好な発光表示特性を発揮するために、スイッチトランジスタと駆動トランジスタは、それぞれ異なった特性を有することが要求される。
【０００３】
また、結晶性シリコンを含む半導体膜を備える薄膜トランジスタを駆動トランジスタとして機能させ、非晶質シリコンからなる半導体膜を備える薄膜トランジスタをスイッチトランジスタとして機能させる発光表示装置が知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５６９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１の場合、一方の薄膜トランジスタを形成した後、他方の薄膜トランジスタを形成するため、薄膜トランジスタ毎に絶縁膜、半導体膜、金属膜などの成膜とそれら成膜した膜のパターニングを繰り返すことになる。そして、薄膜トランジスタ毎に各工程を繰り返すために通常の倍程度の工程が必要になるので、工程数の増加が製造コストの増大を招いてしまうという問題があった。
【０００６】
また、ＥＬ素子が放出した光や外部からの光等などが、絶縁膜やバンクを透過したり金属膜で反射したりして薄膜トランジスタの半導体膜に到達してしまうと、その薄膜トランジスタにリーク電流が生じてしまうことがあり、薄膜トランジスタ（例えばスイッチトランジスタ、駆動トランジスタ）の特性が変化してしまうので、このような光が薄膜トランジスタの半導体膜に当たらないようにすることが好ましい。
【０００７】
本発明は、トランジスタ特性が変化しにくく、互いに異なる形態の薄膜トランジスタを効率よく作ることができるトランジスタ構造体、その製造方法及びそれを備えた発光装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のトランジスタ構造体は、
第１ゲート電極と、前記第１ゲート電極を覆う絶縁膜と、前記第１ゲート電極に対応する位置の前記絶縁膜上に形成された結晶性シリコンを含む第１半導体膜と、前記第１半導体膜上の中央側に形成されて前記第１半導体膜のチャネル領域を覆う第１保護絶縁膜と、前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に形成された第１遮光膜と、を備える第１薄膜トランジスタと、
前記絶縁膜上に形成された結晶性シリコンを含む第２半導体膜と、前記第２半導体膜上の中央側に形成されて前記第２半導体膜のチャネル領域を覆う第２保護絶縁膜と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２保護絶縁膜上に形成された第２ゲート電極と、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に形成された第２遮光膜と、を備える第２薄膜トランジスタと、
を備え、
前記第１半導体膜および前記第２半導体膜の前記一対の端部は、それぞれ不純物半導体領域であり、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする。
好ましくは、前記第１薄膜トランジスタの前記第１半導体膜における前記チャネル領域の第１領域が、前記第１半導体膜の電流経路になり、前記第２薄膜トランジスタの前記第２半導体膜における前記チャネル領域の第２領域が、前記第２半導体膜の電流経路になる。
好ましくは、前記第１薄膜トランジスタと前記第２薄膜トランジスタの少なくともいずれかに接続された電圧供給線と、前記電圧供給線と重なる、前記第２ゲート電極と同じ材料からなる導電層と、を有する。
好ましくは、前記第１遮光膜および前記第２遮光膜は、接地電位に設定されるグランド配線に接続されている。
【０００９】
本発明のトランジスタ構造体の製造方法は、
第１薄膜トランジスタと第２薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
前記第１薄膜トランジスタの第１ゲート電極を形成する第１ゲート電極形成工程と、
前記第１ゲート電極上に絶縁膜を形成する絶縁膜形成工程と、
第１半導体膜及び第２半導体膜が形成される前記絶縁膜上に、結晶性シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層上に保護絶縁層を成膜する絶縁層成膜工程と、
前記半導体層における前記第１半導体膜のチャネル領域となる領域及び前記第２半導体膜のチャネル領域となる領域を除いて、前記半導体層にイオンドーピングを行い不純物半導体領域を形成する不純物半導体領域形成工程と、
前記保護絶縁層をパターニングして、前記第１薄膜トランジスタのチャネル領域となる領域上に第１保護絶縁膜を形成し、前記第２薄膜トランジスタのチャネル領域となる領域上に第２保護絶縁膜を形成する保護絶縁膜形成工程と、
前記半導体層をパターニングして、前記第１半導体膜及び前記第２半導体膜を形成する半導体膜形成工程と、
前記第２保護絶縁膜上に前記第２薄膜トランジスタの第２ゲート電極を形成する第２ゲート電極形成工程と、
前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、を形成する工程と、
を備え、
前記第１ゲート電極形成工程は、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に第２遮光膜を形成する第２遮光膜形成工程を含み、
前記第２ゲート電極形成工程は、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に第１遮光膜を形成する第１遮光膜形成工程を含み、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有するように形成し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とする。
好ましくは、前記保護絶縁膜形成工程の前に、前記第２ゲート電極形成工程を行うことで、前記保護絶縁層上に前記第２薄膜トランジスタの第２ゲート電極を形成し、その後、前記保護絶縁層をパターニングして、前記第１保護絶縁膜および第２保護絶縁膜を形成する。
好ましくは、前記第２遮光膜形成工程において、前記第２遮光膜を、接地電位に設定されるグランド配線に接続して形成し、前記第１遮光膜形成工程において、前記第１遮光膜を、前記グランド配線に接続して形成する。
【００１０】
本発明の発光装置は、
第１ゲート電極と、前記第１ゲート電極を覆う絶縁膜と、前記第１ゲート電極に対応する位置の前記絶縁膜上に形成された結晶性シリコンを含む第１半導体膜と、前記第１半導体膜上の中央側に形成されて前記第１半導体膜のチャネル領域を覆う第１保護絶縁膜と、前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に形成された第１遮光膜と、を備える第１薄膜トランジスタと、
前記絶縁膜上に形成された結晶性シリコンを含む第２半導体膜と、前記第２半導体膜上の中央側に形成されて前記第２半導体膜のチャネル領域を覆う第２保護絶縁膜と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２保護絶縁膜上に形成された第２ゲート電極と、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に形成された第２遮光膜と、を備える第２薄膜トランジスタと、
前記第１薄膜トランジスタと前記第２薄膜トランジスタの制御によって発光する発光素子と、
を備え、
前記第１半導体膜および前記第２半導体膜の前記一対の端部は、それぞれ不純物半導体領域であり、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする。
好ましくは、前記第１領域のシリコンの結晶化度を前記第２領域よりも高く形成することで、前記第２薄膜トランジスタを、前記第１薄膜トランジスタを制御するスイッチトランジスタとして機能させ、前記第１薄膜トランジスタを、前記第２薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させることを特徴とする。
好ましくは、前記第２領域のシリコンの結晶化度を前記第１領域よりも高く形成することで、前記第１薄膜トランジスタを、前記第２薄膜トランジスタを制御するスイッチトランジスタとして機能させ、前記第２薄膜トランジスタを、前記第１薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させる。
好ましくは、前記第１薄膜トランジスタと前記第２薄膜トランジスタの少なくともいずれかに接続された電圧供給線と、前記電圧供給線と重なる、前記第２ゲート電極と同じ材料からなる導電層と、を有する。
好ましくは、前記第１遮光膜および前記第２遮光膜は、接地電位に設定されているグランド配線に接続されている。
【発明の効果】
【００１１】
本発明によれば、トランジスタ特性が変化しにくい薄膜トランジスタを容易に作り分けることができる。
【図面の簡単な説明】
【００１２】
【図１】ＥＬパネルの画素の配置構成を示す平面図である。
【図２】ＥＬパネルの概略構成を示す平面図である。
【図３】ＥＬパネルの１画素に相当する回路を示した回路図である。
【図４】実施形態１のＥＬパネルの１画素を示した平面図である。
【図５】図４のV−V線に沿った面の矢視断面図である。
【図６】図４のVI−VI線に沿った面の矢視断面図である。
【図７】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図８】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図９】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１０】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１１】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１２】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１３】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１４】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１５】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１６】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１７】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１８】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図１９】実施形態１の薄膜トランジスタの製造工程を示す説明図である。
【図２０】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２１】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２２】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２３】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２４】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図２５】実施形態２のＥＬパネルの１画素を示した平面図である。
【図２６】図２５のXXVI−XXVI線に沿った面の矢視断面図である。
【図２７】図２５のXXIVI−XXVII線に沿った面の矢視断面図である。
【図２８】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図２９】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３０】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３１】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３２】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３３】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３４】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３５】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３６】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３７】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３８】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図３９】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図４０】実施形態２の薄膜トランジスタの製造工程を示す説明図である。
【図４１】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４２】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４３】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４４】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４５】薄膜トランジスタの製造工程の他の実施例を示す説明図である。
【図４６】表示パネルにＥＬパネルが適用された携帯電話機の一例を示す正面図である。
【図４７】表示パネルにＥＬパネルが適用されたデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。
【図４８】表示パネルにＥＬパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。
【図４９】ラマン分光法による半導体の結晶化度の測定方法を説明するための図である。
【図５０】ＥＬパネルの１画素に相当する他の回路を示した回路図である。
【発明を実施するための形態】
【００１３】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１４】
（実施形態１）
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
【００１５】
図１、図２に示すように、ＥＬパネル１には、複数の画素Ｐが所定のパターンでマトリクス状に配置されている。複数の画素Ｐは、Ｒ（赤）を発光する赤画素Ｐと、Ｇ（緑）を発光する緑画素Ｐと、Ｂ（青）を発光する青画素Ｐと、を有している。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、互いに隣接する二本の走査線２と、互いに隣接する二本の信号線３とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方を覆うように、隔壁であるバンク１３が設けられている。このバンク１３は例えば格子状に設けられ、バンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されている。このバンク１３の開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられ、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク１３は、上述のように、画素Ｐごとに開口部１３ａを設けるものばかりでなく、信号線３上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Ｐの各画素電極８ａの中央部をまとめて露出するようなストライプ状の開口部を有しているものであってもよい。
【００１６】
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路の一例を示した回路図である。
【００１７】
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の各画素Ｐは、第２薄膜トランジスタであるスイッチトランジスタ５と、第１薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、発光素子であるＥＬ素子８とを備えている。スイッチトランジスタ５と駆動トランジスタ６は、ＥＬ素子８を発光させる駆動素子として機能する。
【００１８】
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。
【００１９】
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧を出力する電圧源又は適宜電圧信号を出力する電圧ドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、電圧源による一定電圧又は電圧ドライバによる電圧信号が供給される。
【００２０】
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
【００２１】
図４に示すように、各画素Ｐのトランジスタ構造体５６は、スイッチトランジスタ５と駆動トランジスタ６とを備える。スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
【００２２】
図４〜図６に示すように、基板１０上に第１ゲート電極６ａが設けられ、その第１ゲート電極６ａを覆うように基板１０の上面に絶縁膜１１（下層絶縁膜１１）が成膜されている。この下層絶縁膜１１の上に、第１半導体膜６ｂ及び第２半導体膜５ｂが設けられ、第１半導体膜６ｂのチャネル領域６ｃ上にはチャネル領域６ｃを覆う第１保護絶縁膜６ｄが設けられ、第２半導体膜５ｂのチャネル領域５ｃ上にはチャネル領域５ｃを覆う第２保護絶縁膜５ｄが設けられている。第１保護絶縁膜６ｄは、第１半導体膜６ｂのチャネル領域６ｃと略同一形状に形成されており、第２保護絶縁膜５ｄは、第２半導体膜５ｂのチャネル領域５ｃと略同一形状に形成されている。第２保護絶縁膜５ｄ上には、第２ゲート電極５ａが形成されている。
また、第１半導体膜６ｂのチャネル領域６ｃは、一方の面（下面）側に下層絶縁膜１１を介して第１ゲート電極６ａが対向するように配置され、他方の面（上面）側に第１保護絶縁膜６ｄを介して第１遮光膜６ｅが対向するように配置されている。第２半導体膜５ｂのチャネル領域５ｃは、一方の面（下面）側に下層絶縁膜１１を介して第２遮光膜５ｅが対向するように配置され、他方の面（上面）側に第２保護絶縁膜５ｄを介して第２ゲート電極５ａが対向するように配置されている。
第１半導体膜６ｂ、第１遮光膜６ｅ、第２半導体膜５ｂ、第２ゲート電極５ａおよび下層絶縁膜１１の露出部分を覆うように上層絶縁膜１２が成膜されている。なお、第１半導体膜６ｂのチャネル領域６ｃを挟む一対の端部が一対の不純物半導体領域６ｆ、６ｇとして形成され、第２半導体膜５ｂのチャネル領域５ｃを挟む一対の端部が一対の不純物半導体領域５ｆ、５ｇとして形成されている。さらに、上層絶縁膜１２上に、ドレイン電極６ｈおよびソース電極６ｉと、ドレイン電極５ｈおよびソース電極５ｉとが形成され、ドレイン電極５ｈ，６ｈ及びソース電極５ｉ，６ｉを覆うように上層絶縁膜１２の上面に窒化シリコン等の絶縁性のパッシベーション膜１４が成膜されている。なお、ドレイン電極６ｈは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域６ｆに、ソース電極６ｉは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域６ｇに接続され、ドレイン電極５ｈは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域５ｆに、ソース電極５ｉは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域５ｇに接続されている。
【００２３】
信号線３は、基板１０と下層絶縁膜１１との間に形成されている。
また、接地電位に設定されるグランド配線３３が、信号線３に沿って基板１０と下層絶縁膜１１との間に形成されている。
走査線２は、補助導電膜２ａに積層されてパッシベーション膜１４の下に形成されている。補助導電膜２ａは、下層絶縁膜１１と上層絶縁膜１２との間に形成され、詳述すると、補助導電膜２ａは第２ゲート電極５ａ及び第１遮光膜６ｅと同じ材料で同じ厚さに形成されて下層絶縁膜１１上に設けられている。この補助導電膜２ａ上の上層絶縁膜１２には、補助導電膜２ａを露出する溝（図示省略）が形成されており、その溝内に補助導電膜２ａを覆う走査線２が設けられている。走査線２と補助導電膜２ａが接触するように重なることで導通し、走査線２の配線抵抗を低くでき、信号遅延を抑制できる。
電圧供給線４は、補助導電膜４ａに積層されてパッシベーション膜１４の下に形成されている。補助導電膜４ａは、下層絶縁膜１１と上層絶縁膜１２との間に形成され、詳述すると、補助導電膜４ａは第２ゲート電極５ａ及び第１遮光膜６ｅと同じ材料で同じ厚さに形成されて下層絶縁膜１１上に設けられている。この補助導電膜４ａ上の上層絶縁膜１２には、補助導電膜４ａを露出する溝（図示省略）が形成され、その溝内に補助導電膜４ａを覆う電圧供給線４が設けられている。電圧供給線４と補助導電膜４ａが接触するように重なることで導通し、電圧供給線４の低抵抗化を図り、駆動トランジスタ６を介してＥＬ素子８へ供給する電流量の安定化を図っている。
【００２４】
図４、図６に示すように、スイッチトランジスタ５は、コプラナー型トップゲート構造の第２薄膜トランジスタである。このスイッチトランジスタ５は、第２ゲート電極５ａ、第２半導体膜５ｂ、第２保護絶縁膜５ｄ、不純物半導体領域５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ、第２遮光膜５ｅ等を有するものである。
【００２５】
第２遮光膜５ｅは、基板１０と下層絶縁膜１１の間であって、ドレイン電極５ｈ及びソース電極５ｉ間の第２半導体膜５ｂのチャネル領域５ｃに対応する位置に形成されている。この第２遮光膜５ｅは、駆動トランジスタ６の第１ゲート電極６ａを形成する際に第１ゲート電極６ａとなる導電層をパターニングすることによって、第１ゲート電極６ａと同一プロセスで形成される。第１ゲート電極６ａ及び第２遮光膜５ｅは、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第２遮光膜５ｅは、その一部がグランド配線３３に接続されている。
基板１０の上面に成膜されている絶縁性の下層絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物を含有する。この下層絶縁膜１１上であって第２ゲート電極５ａに対応することになる位置に第２半導体膜５ｂが形成されている。
第２半導体膜５ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでいる。この第２半導体膜５ｂは、第２保護絶縁膜５ｄに覆われたチャネル領域５ｃと、チャネル領域５ｃを挟む一対の不純物半導体領域５ｆ、５ｇとを有している。
チャネル領域５ｃは、下層絶縁膜１１側となる第１領域５１と、その反対面側（第２ゲート電極５ａ側）に位置する第２領域５２とを有している。ここでは、第１領域５１のシリコンの結晶化度が第２領域５２に比べて高く形成されている。換言すれば、第２半導体膜５ｂにおけるチャネル領域５ｃの第１領域５１は、第２領域５２に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第２領域５２に比べてより高い。そして、第２半導体膜５ｂにおけるチャネル領域５ｃの第２領域５２は、第１領域５１に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。このチャネル領域５ｃ上に絶縁性の第２保護絶縁膜５ｄが形成されており、チャネル領域５ｃにチャネルが形成される。
不純物半導体領域５ｆ、５ｇは、第２半導体膜５ｂのチャネル長方向の両端であってドーパントを含む領域であり、第２半導体膜５ｂの不純物半導体領域を成している。そして、不純物半導体領域５ｆ、５ｇはそれぞれ第２半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体領域５ｆ、５ｇはｎ型半導体であるが、これに限らず、スイッチトランジスタ５がｐ型トランジスタであれば、ｐ型半導体であってもよい。
第２保護絶縁膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物を含有し、第２半導体膜５ｂの略中央部上に形成されてチャネル領域５ｃを覆っている。この第２保護絶縁膜５ｄの上面に第２ゲート電極５ａが形成されている。
第２ゲート電極５ａは、ゲート絶縁膜として機能する第２保護絶縁膜５ｄ上であって且つチャネル領域５ｃに対応する位置に形成されている。この第２ゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第２ゲート電極５ａ、第２保護絶縁膜５ｄ、第２半導体膜５ｂ、下層絶縁膜１１の上には、絶縁性の上層絶縁膜１２が成膜され、第２ゲート電極５ａ、第２保護絶縁膜５ｄ、第２半導体膜５ｂ等が上層絶縁膜１２によって被覆されている。上層絶縁膜１２は、例えば、光透過性を有し、窒化シリコン又は酸化シリコンを含有する。
上層絶縁膜１２上には、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されたドレイン電極５ｈ及びソース電極５ｉが形成されている。ドレイン電極５ｈは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域５ｆに接続しており、ソース電極５ｉは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域５ｇに接続している。
上層絶縁膜１２上のドレイン電極５ｈ及びソース電極５ｉは、パッシベーション膜１４で覆われている。パッシベーション膜１４は、例えば、窒化シリコン又は酸化シリコンを含有する。
そして、スイッチトランジスタ５は、パッシベーション膜１４によって被覆されるようになっている。
【００２６】
このスイッチトランジスタ５において、第２ゲート電極５ａの電界が作用する第２半導体膜５ｂにおける第２保護絶縁膜５ｄで覆われたチャネル領域５ｃにチャネルが形成される。特に、第２半導体膜５ｂのチャネル領域５ｃにおいて第２ゲート電極５ａ側となる、チャネル領域５ｃの第２領域５２にチャネルが形成され、その第２領域５２がソース電極５ｉとドレイン電極５ｈの間の電流経路になる。
そして、第２半導体膜５ｂにおけるチャネル領域５ｃの第２領域５２は、非晶質シリコン（アモルファスシリコン）を第１領域５１より多く含んでいる半導体層であるので、その第２領域５２をチャネルの電流経路とするスイッチトランジスタ５は、非晶質シリコンを有する半導体膜（或いは、非晶質シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ５の第２領域５２の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、（オン時に半導体層に流れる電流）／（オフ時に半導体層に流れる電流）が高いので、駆動トランジスタ６のオン／オフを制御するスイッチトランジスタとして好適に機能する。
特に、トップゲートである第２ゲート電極５ａは、ソース電極５ｉとドレイン電極５ｈと重ならない配置であって、ソース電極５ｉとドレイン電極５ｈよりも第２半導体膜５ｂに近接した配置に設けられているので、第２ゲート電極５ａの電界が全て第２半導体膜５ｂに作用することとなって、チャネル領域５ｃに適正にチャネルが形成される。第２保護絶縁膜５ｄ及び上層絶縁膜１２が互いにほぼ同じ厚さに成膜された場合、ソース電極５ｉとドレイン電極５ｈが第２ゲート電極５ａの上方に位置することに比べて、上層絶縁膜１２上のソース電極５ｉと不純物半導体領域５ｇとの距離、及び上層絶縁膜１２上のドレイン電極５ｈと不純物半導体領域５ｆとの距離が短くなり、第２ゲート電極５ａの重なりによる干渉の影響がないので、ソース電極５ｉ、ドレイン電極５ｈそれぞれの電圧が、第２半導体膜５ｂにより伝搬しやすい。
【００２７】
また、スイッチトランジスタ５において、第２半導体膜５ｂのチャネル領域５ｃは、下方に第２遮光膜５ｅが対向するように配置され、上方に第２ゲート電極５ａが対向するように配置されているので、第２遮光膜５ｅと第２ゲート電極５ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第２半導体膜５ｂのチャネル領域５ｃに到達することを遮ることができる。その結果、スイッチトランジスタ５にリーク電流が生じにくくなり、トランジスタ特性が安定するので、スイッチトランジスタ５は良好に機能することができる。
更に、第２遮光膜５ｅはグランド配線３３に接続されて接地されており、第２遮光膜５ｅと第２ゲート電極５ａは、第２半導体膜５ｂのチャネル領域５ｃに向けて生じるスイッチトランジスタ５外の要素による不要な電界を遮断することができるので、スイッチトランジスタ５は、適正な第２ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。
【００２８】
図４、図５に示すように、駆動トランジスタ６は、コプラナー型ボトムゲート構造の第１薄膜トランジスタである。この駆動トランジスタ６は、第１ゲート電極６ａ、第１半導体膜６ｂ、第１保護絶縁膜６ｄ、不純物半導体領域６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ、第１遮光膜６ｅ等を有するものである。
【００２９】
第１ゲート電極６ａは、基板１０と下層絶縁膜１１の間に形成されている。この第１ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及び又はＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。また、第１ゲート電極６ａの上に絶縁性の下層絶縁膜１１が成膜されており、その下層絶縁膜１１によって第１ゲート電極６ａが被覆されている。この下層絶縁膜１１上であって第１ゲート電極６ａに対応する位置に第１半導体膜６ｂが形成されており、第１半導体膜６ｂが下層絶縁膜１１を挟んで第１ゲート電極６ａと相対している。
第１半導体膜６ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでいる。この第１半導体膜６ｂは、第１保護絶縁膜６ｄに覆われたチャネル領域６ｃと、チャネル領域６ｃを挟む一対の不純物半導体領域６ｆ、６ｇとを有している。
チャネル領域６ｃは、下層絶縁膜１１側（第１ゲート電極６ａ側）に位置する第１領域６１と、その反対面側となる第２領域６２とを有している。ここでは、第１領域６１のシリコンの結晶化度が第２領域６２に比べて高く形成されている。換言すれば、第１半導体膜６ｂにおけるチャネル領域６ｃの第１領域６１は、第２領域６２に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第２領域６２に比べてより高い。そして、第１半導体膜６ｂにおけるチャネル領域６ｃの第２領域６２は、第１領域６１に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。このチャネル領域６ｃ上に絶縁性の第１保護絶縁膜６ｄが形成されており、チャネル領域６ｃにチャネルが形成される。
不純物半導体領域６ｆ、６ｇは、第１半導体膜６ｂのチャネル長方向の両端であってドーパントを含む領域であり、第１半導体膜６ｂの不純物半導体領域を成している。そして、不純物半導体領域６ｆ、６ｇはそれぞれ第１半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体領域６ｆ、６ｇはｎ型半導体であるが、これに限らず、駆動トランジスタ６がｐ型トランジスタであれば、ｐ型半導体であってもよい。
第１半導体膜６ｂの第１領域６１は、第２半導体膜５ｂの第１領域５１と同じ組成で且つ同じ厚さであり、第１半導体膜６ｂの第２領域６２は、第２半導体膜５ｂの第２領域５２と同じ組成且つ同じ厚さである。また、不純物半導体領域６ｆ，６ｇは、不純物半導体領域５ｆ，５ｇと同一材料で構成され且つ同じ厚さである。したがって、不純物半導体領域６ｆ，６ｇ及び不純物半導体領域５ｆ，５ｇは、後述するように、同一材料層である不純物半導体領域９ｆを用いて同一プロセスで一括して製造することが可能となる。このため、第１半導体膜６ｂ及び第２半導体膜５ｂは、後述するように、同一材料層である半導体層９ｂを用いて同一プロセスで一括して製造することが可能となる。
第１保護絶縁膜６ｄは、第１半導体膜６ｂの略中央部上に形成されてチャネル領域６ｃを覆っている。この第１保護絶縁膜６ｄは、第２保護絶縁膜５ｄと同一材料で構成され且つ同じ厚さであり、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましい。このため、第１保護絶縁膜６ｄ及び第２保護絶縁膜５ｄは、後述するように、同一材料層である保護絶縁層９ｄを用いて同一プロセスで一括して製造することが可能となる。
第１遮光膜６ｅは、第１保護絶縁膜６ｄ上であって且つチャネル領域６ｃに対応する位置に形成されている。この第１遮光膜６ｅは、スイッチトランジスタ５の第２ゲート電極５ａを形成する際に第２ゲート電極５ａとなるゲートメタル層９ａをパターニングすることによって、第２ゲート電極５ａと同一プロセスで形成される。第１遮光膜６ｅ及び第２ゲート電極５ａは、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第１遮光膜６ｅは、その一部がコンタクトプラグ２０ｄを介してグランド配線３３に接続されている。
第１遮光膜６ｅ、第１保護絶縁膜６ｄ、第１半導体膜６ｂ、下層絶縁膜１１の上には、絶縁性の上層絶縁膜１２が成膜され、第１遮光膜６ｅ、第１保護絶縁膜６ｄ、第１半導体膜６ｂ等が上層絶縁膜１２によって被覆されている。
上層絶縁膜１２上には、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されたドレイン電極６ｈ及びソース電極６ｉが形成されている。ドレイン電極６ｈは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域６ｆに接続しており、ソース電極６ｉは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域６ｇに接続している。ドレイン電極６ｈ，ソース電極６ｉは、ドレイン電極５ｈ、ソース電極５ｉと同一材料で構成され且つ同じ厚さである。ドレイン電極６ｈ，ソース電極６ｉ及びドレイン電極５ｈ、ソース電極５ｉは、後述するように、同一材料層である導電膜９ａを用いて同一プロセスで一括して製造することが可能となる。
上層絶縁膜１２上のドレイン電極６ｈ及びソース電極６ｉは、パッシベーション膜１４で覆われている。
そして、駆動トランジスタ６は、パッシベーション膜１４によって被覆されるようになっている。パッシベーション膜１４は、その上に形成されるバンク１３との密着性を向上するとともに第１遮光膜６ｅ及び第２ゲート電極５ａを保護する。
【００３０】
この駆動トランジスタ６において、下層絶縁膜１１はゲート絶縁膜として機能し、第１ゲート電極６ａの電界が作用するチャネル領域６ｃにチャネルが形成される。特に、第１半導体膜６ｂのチャネル領域６ｃにおいて第１ゲート電極６ａ側となる、チャネル領域６ｃの第１領域６１にチャネルが形成され、その第１領域６１がソース電極６ｉとドレイン電極６ｈの間の電流経路になる。
そして、第１半導体膜６ｂにおけるチャネル領域６ｃの第１領域６１は、結晶性シリコンの割合が第２領域６２に比べてより高いので、その第１領域６１をチャネルの電流経路とする駆動トランジスタ６は、結晶性シリコンを有する半導体膜（或いは、結晶性シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ６の第１領域６１内の微結晶シリコンは、結晶粒径が概ね５０〜１００ｎｍの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ５の制御によってＥＬ素子８に電流を流す駆動トランジスタとして好適に機能する。
【００３１】
また、駆動トランジスタ６において、第１半導体膜６ｂのチャネル領域６ｃは、上方に第１遮光膜６ｅが対向するように配置され、下方に第１ゲート電極６ａが対向するように配置されているので、第１遮光膜６ｅと第１ゲート電極６ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第１半導体膜６ｂのチャネル領域に到達することを遮ることができる。その結果、駆動トランジスタ６にリーク電流が生じにくくなり、トランジスタ特性が安定するので、駆動トランジスタ６は良好に機能することができる。
更に、第１遮光膜６ｅはグランド配線３３に接続されて接地されており、第１遮光膜６ｅと第１ゲート電極６ａは、第１半導体膜６ｂのチャネル領域６ｃに向けて生じる駆動トランジスタ６外の要素による不要な電界を遮断することができるので、駆動トランジスタ６は、適正な第１ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができる。
【００３２】
キャパシタ７は、駆動トランジスタ６の第１ゲート電極６ａとソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６の第１ゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６のソース電極６ｉに接続されている。そして、図４、図６に示すように、基板１０と下層絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、上層絶縁膜１２とパッシベーション膜１４との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である下層絶縁膜１１と上層絶縁膜１２を挟んで相対している。
【００３３】
なお、信号線３、グランド配線３３、キャパシタ７の電極７ａ、駆動トランジスタ６の第１ゲート電極６ａ、スイッチトランジスタ５の第２遮光膜５ｅは、基板１０に一面に成膜した導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、駆動トランジスタ６の第１遮光膜６ｅ、スイッチトランジスタ５の第２ゲート電極５ａ、補助導電膜２ａ、４ａは、下層絶縁膜１１に成膜した導電性膜（導電層９ａ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、上層絶縁膜１２に一面に成膜した導電性膜（導電層９ｈ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
【００３４】
また、下層絶縁膜１１と上層絶縁膜１２には、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、第１ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ｂ、１１ｃ内にコンタクトプラグ２０ｂ、２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６の第１ゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ｂ、２０ｃを介することなく、ドレイン電極５ｈが直接信号線３と接触し、ソース電極５ｉが直接第１ゲート電極６ａと接触して導通させてもよい。
また、下層絶縁膜１１には、第１遮光膜６ｅとグランド配線３３とが重なる領域にコンタクトホール１１ｄが形成されており、そのコンタクトホール１１ｄにコンタクトプラグ２０ｄが埋め込まれている。コンタクトプラグ２０ｄによって第１遮光膜６ｅとグランド配線３３とが導通し、第１遮光膜６ｅが接地されるようになっている。
また、駆動トランジスタ６の第１ゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００３５】
画素電極８ａは、下層絶縁膜１１と上層絶縁膜１２を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッション構造であれば、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、及びカドミウム−錫酸化物（ＣＴＯ）の中から選択された材料で形成されることが好ましい。また、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、画素電極８ａは、高い光反射性のアルミ等の単体又は合金層を下層として光反射性層とし、上層として上述の透明電極の積層構造とすることが好ましい。なお、画素電極８ａの一部が、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉとが互いに接続されている。
そして、図４〜図６に示すように、パッシベーション膜１４が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び上層絶縁膜１２を覆うように形成されている。つまりパッシベーション膜１４には、各画素電極８ａの中央部が露出するように開口部１４ａが形成されている。そのため、パッシベーション膜１４は平面視して格子状に形成されている。
【００３６】
ＥＬ素子８は、図４、図５に示すように、アノードとなる第１電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第２電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐにわたって連続して形成されている。
【００３７】
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）を有する層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料を有する層であって、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。なお、画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）は、例えば縦方向に同色画素が配列されるストライプパターンで配列される。なお、この配列パターンはストライプパターンに限らず、デルタ配列であってもよい。ストライプパターンの場合、バンク１３の開口部１３ａは、各画素Ｐの配列パターンに沿った格子状又は列方向に沿って複数の画素Ｐの画素電極８ａの中央部をまとめて露出するようなストライプ状に設けられる。
【００３８】
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、カソードとして適用される場合、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金の下層及びシート抵抗を下げるための上層の積層体で形成されている。上層は、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、及びカドミウム−錫酸化物（ＣＴＯ）の中から選択された材料で形成されることが好ましく、画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッションであれば、高い光反射性のアルミ等の単体又は合金層が好ましい。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
【００３９】
このように、バンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。なお、正孔注入層８ｂは、複数の画素Ｐに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。
【００４０】
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により画素Ｐのバンク１３で囲まれた所定の領域に形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が、バンク１３を介して隣接する画素Ｐに流出しないように堰き止める隔壁として機能する。
例えば、図５に示すように、パッシベーション膜１４の上に設けられたバンク１３の開口部１３ａの開口端は、パッシベーション膜１４の開口部１４ａの開口端より内側に位置しているため、バンク１３は、パッシベーション膜１４全面を覆っている。なお、パッシベーション膜１４をバンク１３よりも幅広となり、パッシベーション膜１４の開口部１４ａの開口端における側面が、バンク１３の開口部１３ａから露出するようにしてもよい。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
【００４１】
そして、このＥＬパネル１においては、ボトムエミッション構造の場合、画素電極８ａ、基板１０、下層絶縁膜１１及び上層絶縁膜１２が透明であり、発光層８ｃから発した光が画素電極８ａ、上層絶縁膜１２、下層絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
【００４２】
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。選択された走査線２に対応する各画素Ｐのスイッチトランジスタ５はオンになる。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応する各画素Ｐのスイッチトランジスタ５がオンになっていることから、その信号線３における電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
つまり、スイッチトランジスタ５によって、駆動トランジスタ６のゲート電極６ａに印加される電圧が、信号線３に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ６は、そのゲート電極６ａに印加された電圧のレベルに応じた電流値のドレイン−ソース電流（駆動電流）を電圧供給線４からＥＬ素子８に向けて流し、ＥＬ素子８を電流値（電流密度）にしたがった所定の階調で発光させる。
このように、スイッチトランジスタ５と駆動トランジスタ６を備えるトランジスタ構造体５６の駆動、制御によってＥＬ素子８が発光して、ＥＬパネル１が発光する。
【００４３】
次に、本発明にかかるＥＬパネル１におけるトランジスタ構造体５６を構成するスイッチトランジスタ５と駆動トランジスタ６の製造方法について、図７から図１９の工程図を用いて説明する。
なお、この工程説明図で示すスイッチトランジスタ５と駆動トランジスタ６とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ６、図中右側がスイッチトランジスタ５である。
【００４４】
まず、図７に示すように、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２遮光膜５ｅ、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成する（図５、図６参照）。
【００４５】
次いで、図８に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の下層絶縁膜１１を成膜する。
さらに、図８に示すように、下層絶縁膜１１上に、結晶性シリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。半導体膜（５ｂ、６ｂ）となる半導体層９ｂを成膜する際、先にシリコンの結晶化度が比較的高い第１シリコン層９１を成膜し、続けてシリコンの結晶化度が相対的に第１シリコン層９１よりも低い第２シリコン層９２を成膜する。第２シリコン層９２は、好ましくは実質的に非晶質シリコンのみである。
具体的に、第１シリコン層９１は、ＳｉＨ４ガスとＨ２ガスをプラズマ分解させてから成膜するが、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、結晶シリコン領域を第２シリコン層９２よりも多く含む第１シリコン層９１を成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で第１シリコン層９１を成膜した。その後、ＳｉＨ４ガスに対するＨ２ガスの割合を下げ、プラズマパワーと圧力を下げることで、非晶質シリコン領域を第１シリコン層９１よりも多く含む第２シリコン層９２を成膜した。
ここで、微結晶シリコン薄膜である第１シリコン層９１には、その表面に凹凸が生じてしまう傾向があるが、第１シリコン層９１に非晶質シリコン薄膜である第２シリコン層９２を積層しているので、第１シリコン層９１の表面凹凸は第２シリコン層９２によってカバーされて緩和されている。
また、第１シリコン層９１をプラズマＣＶＤにより成膜するのではなく、非晶質シリコン薄膜にレーザ光を照射して微結晶シリコン薄膜に改質する手法で形成してもよい。その場合、下層絶縁膜１１上に非晶質シリコン薄膜を成膜した後、ＣＶＤ装置のチャンバから基板を取り出してレーザ光照射処理を行って第１シリコン層９１を形成し、その後再びＣＶＤ装置のチャンバ内に基板を入れ、第１シリコン層９１上に第２シリコン層９２を積層する。
【００４６】
なお、半導体層９ｂにおける第１シリコン層９１と第２シリコン層９２（半導体膜における第１領域と第２領域）のシリコンの結晶化度については、例えばラマン分光測定により算出した結晶化度に基づいて判別することができる。この場合、例えば、アモルファスシリコンは、４８０ｃｍ−１付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンは、５００ｃｍ−１付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、５２０ｃｍ−１付近に比較的シャープなピークを有するスペクトルを与える。測定対象である第１シリコン層９１、第２シリコン層９２のシリコン薄膜のスペクトルは、例えば、図４９に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度ｄ（％）を算出することができる。あるシリコン薄膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がＩａ−Ｓｉ、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンの成分スペクトルの強度がＩｕｃ−Ｓｉ、結晶化シリコンの成分スペクトルの強度がＩｃ−Ｓｉ、である場合、結晶化度ｄ（％）は、下記の式１により算出される。
ｄ（％）＝（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ）/（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ＋Ｉａ−Ｓｉ）×100…（１）
この結晶化度ｄ（％）が高いほど、シリコン薄膜に結晶化したシリコンが含まれる。結晶化度が２０％以上であれば微結晶シリコン薄膜であると定義し、結晶化度が２０％未満であれば非晶質シリコン薄膜であると定義する。
【００４７】
また、下層絶縁膜１１上に半導体層９ｂを成膜する前処理として、下層絶縁膜１１の表面にプラズマ処理を施すことが好ましい。下層絶縁膜１１にプラズマ処理を施すことによれば、下層絶縁膜１１の表面を改質して、その下層絶縁膜１１上に成膜する結晶性シリコンの結晶化度を高めることができる。
本実施形態におけるプラズマ処理としては、例えばＮ２Ｏガスを用い、ガス流量２０００［ＳＣＣＭ］、パワー密度０．３５６［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行うことができる。このプラズマ処理ではＮ２Ｏガスを使用したが、Ｎ２Ｏガスの代わりに酸素ガスや水素ガスを適切な条件において使用することも可能である。
【００４８】
さらに、図８に示すように、半導体層９ｂ（第２シリコン層９２）上に、ＣＶＤ法などによってシリコン窒化物などの保護絶縁層９ｄを成膜する。
【００４９】
次いで、図９に示すように、保護絶縁層９ｄ上にフォトレジストを塗布して成膜した後パターニングして、チャネル領域６ｃ、５ｃに対応する位置にレジスト膜３０を形成する。
【００５０】
次いで、図１０に示すように、レジスト膜３０をマスクとして用い、半導体層９ｂにおける両端側にイオンドーピングを施す。
このレジスト膜３０によってマスクされていた半導体層９ｂ部分が、第１領域６１と第２領域６２とを有するチャネル領域６ｃ、第１領域５１と第２領域５２とを有するチャネル領域５ｃとなる。そして、このイオンドーピングによって、チャネル領域６ｃ、５ｃを挟む両側がドーパントを含んだ不純物半導体領域９ｆ、９ｇに形成されている。
ｎ型の不純物半導体領域９ｆ、９ｇをイオンドーピングで形成する場合はドーパントのリン（Ｐ）、砒素（Ａｓ）を含むガスとしてフォスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）が一般に用いられる。ドーパントガスをＨ２ガスと混合し、放電分解処理をすることにより、Ｐ＋、ＰＨ＋もしくはＡｓ＋、ＡｓＨ＋のドーパントを含むイオン種と、Ｈ＋、Ｈ２＋等水素のみを含むイオン種が発生する。これらのイオン種を質量分離せずに大口径のイオンビームとしてターゲットとなる基板に照射することで、半導体層９ｂにドーパントが注入され、不純物半導体領域９ｆ、９ｇが形成される。なお、レジスト膜３０でマスクされた部分に照射されたドーパントはレジスト膜３０を貫通せず、保護絶縁層９ｄ及び半導体層９ｂまで到達しないため、マスクされた範囲の保護絶縁層９ｄ及び半導体層９ｂ部分であるチャネル領域６ｃ、５ｃにはドーピングされない。イオンドーピングは窒化シリコン膜の保護絶縁層９ｄの膜厚が２０００Å、ドーズ量１〜５×１０１６［atom／ｃｍ２］、イオンエネルギー８０〜１００［１００ｋｅＶ］、ドーパントガスをＨ２ガスで５％に希釈した条件で行う。イオンドーピング後３５０℃で１時間アニール処理を行い、不純物半導体領域９ｆ、９ｇを活性化させ、かつイオンドーピングにより不純物半導体領域９ｆ、９ｇ内に生じた欠陥を修復する。
なお、ｐ型の不純物半導体領域９ｆ、９ｇを形成する場合はジボラン（Ｂ２Ｈ６）ガス等とＨ２ガスの混合ガスを用いて、ドーズ量とイオンエネルギーを適切に調整しイオンドーピングを行えばよい。
【００５１】
次いで、図１１に示すように、レジスト膜３０をマスクとしたまま、保護絶縁層９ｄをエッチング法等によってパターニングして、半導体層におけるチャネルとなる領域（チャネル領域６ｃ、チャネル領域５ｃ）を覆う駆動トランジスタ６の第１保護絶縁膜６ｄと、スイッチトランジスタ５の第２保護絶縁膜５ｄを形成する。
ここで、不純物半導体領域９ｆ、９ｇの表面側は、第２シリコン層９２に由来し、非晶質シリコン薄膜がドーパントを含む不純物半導体を有するため、保護絶縁層９ｄをエッチングによってパターニングする際、第１シリコン層９１に由来する微結晶シリコン薄膜がエッチング環境下に晒されないので、半導体層９ｂ（不純物半導体領域９ｆ、９ｇ）が膜減りするなどの損傷を受けることはない。
例えば、従来、半導体層を結晶性シリコン（特に微結晶シリコン）の単層とした構造では、半導体層の表面には凹凸が多く、またシリコンの柱状結晶構造の柱間が疎になる部分があるために、その半導体層のチャネル形成領域上に保護絶縁膜を形成する際のドライエッチング時にエッチングガスが結晶性シリコンの凹部や柱間を通過して半導体層下の下層絶縁膜１１まで届き、下層絶縁膜１１の一部が削れてしまうことがある。そして、下層絶縁膜１１の一部が削れていて、さらに結晶性シリコンの凹凸が多い半導体層上にソース・ドレイン電極を積層した場合、正常な構造の薄膜トランジスタに形成できず、ソース電極とドレイン電極の間の電流経路に異常が生じて、導通不良などの不具合が発生してしまうことがある。
それに対し、本実施形態の半導体層９ｂでは、微結晶シリコン薄膜の第１シリコン層９１に非晶質シリコン薄膜の第２シリコン層９２を積層して、第１シリコン層９１の凹凸やシリコンの柱状結晶の間隙をカバーしているので、エッチングによって半導体層９ｂ（不純物半導体領域９ｆ、９ｇ）や下層絶縁膜１１が損傷してしまうことはなく、駆動トランジスタ６の第１保護絶縁膜６ｄと、スイッチトランジスタ５の第２保護絶縁膜５ｄとを良好に形成することができる。
【００５２】
次いで、図１２に示すように、不純物半導体領域９ｆ、９ｇをフォトリソグラフィー法・エッチング法等によって図示しないレジスト膜を用いてパターニングして、チャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇと、チャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇと、を形成する。レジスト膜３０は、図示しないレジスト膜とともにこの後剥離してもよいし、不純物半導体領域５ｆ、５ｇ、６ｆ、６ｇの形成前に剥離してもよい。このチャネル領域６ｃと不純物半導体領域６ｆ、６ｇとによって第１半導体膜６ｂが構成され、チャネル領域５ｃと不純物半導体領域５ｆ、５ｇとによって第２半導体膜５ｂが構成される。
【００５３】
なお、本実施形態では、半導体層９ｂにイオンドーピングを施して、半導体層９ｂ内に不純物半導体領域９ｆ、９ｇを形成しているので、第１半導体膜６ｂにおける不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとの界面に境界面はあっても接合面はなく、また、第２半導体膜５ｂにおける不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとの界面に境界面はあっても接合面はない。つまり、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとは一体の半導体膜（第１半導体膜６ｂ）であり、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとは良好に電気的に繋がっている接合をなしている。同様に、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとは一体の半導体膜（第２半導体膜５ｂ）であり、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとは良好に電気的に繋がっている。
これに対し、チャネル領域６ｃ，５ｃ（半導体膜６ｂ，５ｂ）と不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとを別体で形成する場合、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとの界面に、レジストの残渣等の汚染物が残留してしまう恐れがある。その界面に汚染物が残留していると、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとの電気的連結の妨げになり、コンタクト抵抗が高くなる不具合が生じてしまうことがある。よって、半導体層９ｂにイオンドーピングを施して形成した不純物半導体領域９ｆ、９ｇから不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇを形成することによれば、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとの電気的連結と、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとの電気的連結を、より良好にすることができる。
更に、本実施形態の場合、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの一部は、第１シリコン層９１に由来する微結晶シリコンを含有しているので、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇが全て非晶質シリコン構造であるものに比べて、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの低抵抗化が図られている。この不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの低抵抗化によって、トランジスタのオン電流が向上するメリットがある。
【００５４】
次いで、図１３に示すように、第１保護絶縁膜６ｄおよび第１半導体膜６ｂと、第２保護絶縁膜５ｄおよび第２半導体膜５ｂとを覆うように、下層絶縁膜１１上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ａをスパッタリングなどにより成膜する。
【００５５】
次いで、図１４に示すように、導電層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５の第２ゲート電極５ａを第２保護絶縁膜５ｄ上に形成するとともに、駆動トランジスタ６の第１遮光膜６ｅを第１保護絶縁膜６ｄ上に形成する。また、第２ゲート電極５ａと第１遮光膜６ｅとともに、補助導電膜２ａ、補助導電膜４ａを形成する（図４参照）。
【００５６】
次いで、図１５に示すように、第１遮光膜６ｅと第１保護絶縁膜６ｄと第１半導体膜６ｂ、第２ゲート電極５ａと第２保護絶縁膜５ｄと第２半導体膜５ｂ、補助導電膜２ａ、４ａをそれぞれ覆うように下層絶縁膜１１上に上層絶縁膜１２を成膜する。
【００５７】
次いで、図１６に示すように、ドライエッチングにより上層絶縁膜１２をパターニングして、不純物半導体領域６ｆ、６ｇを露出させる開口１２ｈと、不純物半導体領域５ｆ、５ｇを露出させる開口１２ｈとを、それぞれ形成するとともに、補助導電膜２ａ、４ａ上の上層絶縁膜１２に溝を形成する。
【００５８】
次いで、図１７に示すように、上層絶縁膜１２上および開口１２ｈ内に、例えばスパッタリングなどによって、ソース電極およびドレイン電極となる導電層９ｈを成膜する。
【００５９】
次いで、図１８に示すように、導電層９ｈをフォトリソグラフィー法・エッチング法等によってパターニングして、駆動トランジスタ６のソース電極６ｉ及びドレイン電極６ｈ、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈ、キャパシタ７の電極７ｂ、補助導電膜２ａ上の溝内の走査線２、補助導電膜４ａ上の溝内の電圧供給線４を形成する。駆動トランジスタ６のソース電極６ｉは不純物半導体領域６ｇに接続し、ドレイン電極６ｈは不純物半導体領域６ｆに接続している。スイッチトランジスタ５のソース電極５ｉは不純物半導体領域５ｇに接続し、ドレイン電極５ｈは不純物半導体領域５ｆに接続している。
【００６０】
次いで、図１９に示すように、駆動トランジスタ６のソース電極６ｉ及びドレイン電極６ｈや、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈなどを覆うパッシベーション膜１４を上層絶縁膜１２上に成膜する。なお、パッシベーション膜１４の成膜前に、駆動トランジスタ６のソース電極６ｉと導通する画素電極８ａを形成している（図５参照）。
【００６１】
更に、パッシベーション膜１４をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１４ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂを成膜し、バンク１３の開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、発光層８ｃを成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。
【００６２】
以上のように、ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成する際、基板１０と下層絶縁膜１１の間に駆動トランジスタ６の第１ゲート電極６ａおよびスイッチトランジスタ５の第２遮光膜５ｅを形成する工程と、第２保護絶縁膜５ｄの上面にスイッチトランジスタ５の第２ゲート電極５ａを形成するとともに第１保護絶縁膜６ｄの上面に駆動トランジスタ６の第１遮光膜６ｅを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成することができる。
つまり、駆動トランジスタ６の第１ゲート電極６ａと第１遮光膜６ｅを形成する工程と、スイッチトランジスタ５の第２ゲート電極５ａと第２遮光膜５ｅを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６と、スイッチトランジスタ５を作り分けることができる。
【００６３】
このように、駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２ゲート電極５ａ以外を共通の製造工程で形成するトランジスタ構造体５６の製造方法であれば、製造工程数を抑えて誤作動を引き起こしかねない光を遮光する駆動トランジスタ６とスイッチトランジスタ５を作り分けることができる。
また、駆動トランジスタ６の第１遮光膜６ｅは、スイッチトランジスタ５の第２ゲート電極５ａとともに形成され、スイッチトランジスタ５の第２遮光膜５ｅは、駆動トランジスタ６の第１ゲート電極６ａとともに形成されるので、製造工程数を増やすことなく、第１遮光膜６ｅを有する駆動トランジスタ６と第２遮光膜５ｅを有するスイッチトランジスタ５を作り分けることができる。
【００６４】
そして、スイッチトランジスタ５の第２半導体膜５ｂは、第２ゲート電極５ａ側に第２領域５２を配置したため、第２半導体膜５ｂ（チャネル領域５ｃ）における非晶質シリコンの割合が相対的に第１領域５１より高い第２領域５２をチャネルの電流経路とするので、このスイッチトランジスタ５は、非晶質シリコンを有する半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、スイッチトランジスタ５は、駆動トランジスタ６のオン／オフを制御する薄膜トランジスタとして好適に機能する。
また、駆動トランジスタ６の第１半導体膜６ｂは、第１ゲート電極６ａ側に第１領域６１を配置したため、第１半導体膜６ｂ（チャネル領域６ｃ）における結晶性シリコンの割合が相対的に第２領域６２より高い第１領域６１をチャネルの電流経路とするので、この駆動トランジスタ６は、結晶性シリコンを有する半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ６は、スイッチトランジスタ５の制御によってＥＬ素子８に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ６とスイッチトランジスタ５は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ＥＬパネル１を良好に発光させることができる。
【００６５】
また、スイッチトランジスタ５に設けられた第２遮光膜５ｅは、第２半導体膜５ｂのチャネル領域５ｃを第２ゲート電極５ａとで挟む配置にあるので、第２遮光膜５ｅと第２ゲート電極５ａとでスイッチトランジスタ５の外部から伝搬する光を遮って、その光が第２半導体膜５ｂのチャネル領域５ｃに到達しにくくすることができる。同様に、駆動トランジスタ６に設けられた第１遮光膜６ｅは、第１半導体膜６ｂのチャネル領域６ｃを第１ゲート電極６ａとで挟む配置にあるので、第１遮光膜６ｅと第１ゲート電極６ａとで駆動トランジスタ６の外部から伝搬する光を遮って、その光が第１半導体膜６ｂのチャネル領域６ｃに到達しにくくすることができる。その結果、スイッチトランジスタ５と駆動トランジスタ６にリーク電流が生じにくくなり、トランジスタ特性が変化しにくくトランジスタ特性が安定するので、スイッチトランジスタ５と駆動トランジスタ６は良好に機能することができる。
更に、第２遮光膜５ｅは、グランド配線３３に接続されて接地電位に設定されており、第２遮光膜５ｅと第２ゲート電極５ａは、第２半導体膜５ｂのチャネル領域５ｃに向けて生じるスイッチトランジスタ５外の要素による不要な電界を遮断することができるので、スイッチトランジスタ５は、適正な第２ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。
第１遮光膜６ｅはグランド配線３３に接続されて接地されており、第１遮光膜６ｅと第１ゲート電極６ａは、第１半導体膜６ｂのチャネル領域６ｃに向けて生じる駆動トランジスタ６外の要素による不要な電界を遮断することができるので、駆動トランジスタ６は、適正な第１ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができ、特に駆動トランジスタ６の駆動電流の低下を抑えることによって、駆動トランジスタ６の機能を良好に維持し、ＥＬ素子８を良好に発光させることができる。
なお、上記においては、接地電位に設定されるグランド配線３３を有し、第２遮光膜５ｅ及び第１遮光膜６ｅがグランド配線３３に接続されて接地電位に設定される構成としたが、この構成に限るものではなく、グランド配線３３を有さず、第２遮光膜５ｅ及び第１遮光膜６ｅが何れにも接続されていない構成とするものであってもよい。この場合、上記の電界シールド機能は得られないが、上記の遮光効果は同様に得ることができる。
【００６６】
また、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとが一体の第１半導体膜６ｂをなし、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとが一体の第２半導体膜５ｂをなすことで、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとは良好に電気的に繋がっており、更に、微結晶シリコンを含有させることで不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇの低抵抗化を図っているので、トランジスタ構造体５６におけるトランジスタのオン電流を向上させることができ、ＥＬパネル１を良好に発光させることができる。
【００６７】
（製造方法の他の実施例）
トランジスタ構造体５６を構成するスイッチトランジスタ５と駆動トランジスタ６の製造方法は、上記実施形態に限られるものではない。
まず、図７と図８を用いて前述したように、基板１０上に駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２遮光膜５ｅを形成し、更に、下層絶縁膜１１、半導体層９ｂ、保護絶縁層９ｄを順次成膜する。
なお、第１ゲート電極６ａと第２遮光膜５ｅとともに、基板１０上には、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成している。
【００６８】
次いで、図２０に示すように、保護絶縁層９ｄ上に、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ａをスパッタリングなどにより成膜する。
【００６９】
次いで、図２１に示すように、導電層９ａ上にフォトレジストを塗布して成膜した後パターニングして、チャネル領域６ｃ、５ｃに対応する位置にレジスト膜３０を形成する。
【００７０】
次いで、図２２に示すように、導電層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５の第２ゲート電極５ａを保護絶縁層９ｄ上に形成するとともに、駆動トランジスタ６の第１遮光膜６ｅを保護絶縁層９ｄ上に形成する。
なお、第２ゲート電極５ａと第１遮光膜６ｅとともに、補助導電膜２ａ、補助導電膜４ａを形成している。
【００７１】
次いで、図２３に示すように、レジスト膜３０をマスクとして用い、半導体層９ｂにおける両端側にイオンドーピングを施す。このレジスト膜３０によってマスクされていた半導体層９ｂ部分が、第１領域６１と第２領域６２とを有するチャネル領域６ｃ、第１領域５１と第２領域５２とを有するチャネル領域５ｃとなる。
そして、このイオンドーピングによって、チャネル領域６ｃ、５ｃを挟む両側にドーパントを含んだ不純物半導体領域９ｆ、９ｇを形成している。
【００７２】
次いで、図２４に示すように、レジスト膜３０をマスクとしたまま、保護絶縁層９ｄをエッチング法等によってパターニングして、半導体層におけるチャネルとなる領域（チャネル領域６ｃ、チャネル領域５ｃ）を覆う、駆動トランジスタ６の第１保護絶縁膜６ｄとスイッチトランジスタ５の第２保護絶縁膜５ｄを形成する。
【００７３】
そして、図示しないレジスト膜を用いて不純物半導体領域９ｆ、９ｇをフォトリソグラフィー法・エッチング法等によってパターニングして、チャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇと、チャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇと、を形成する。レジスト膜３０は図示しないレジスト膜とともに剥離する（図１２、図１４参照）。
この後、図１５〜図１９を用いて前述した工程を経て、ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成することができる。
【００７４】
このような製造方法であれば、スイッチトランジスタ５の第２ゲート電極５ａによるセルフアラインによって、第２半導体膜５ｂにおけるチャネル領域５ｃとそのチャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇを適正に形成することができる。
同様に、駆動トランジスタ６の第１遮光膜６ｅによるセルフアラインによって、第１半導体膜６ｂにおけるチャネル領域６ｃとそのチャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇを適正に形成することができる。
【００７５】
（実施形態２）
次に、本発明に係るＥＬパネル、トランジスタ構造体の実施形態２について説明する。なお、実施形態１と同様の構成については、同符号を付して説明を割愛する。
【００７６】
実施形態２におけるＥＬパネル１のトランジスタ構造体５６０について、図２５〜図２７を用いて説明する。ここで、図２５は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図２６は、図２５のXXVI−XXVI線に沿った面の矢視断面図、図２７は、図２５のXXVII−XXVII線に沿った面の矢視断面図である。なお、図２５においては、電極及び配線を主に示す。
【００７７】
図２５に示すように、各画素Ｐのトランジスタ構造体５６０は、スイッチトランジスタ５０と駆動トランジスタ６０とを備える。第１薄膜トランジスタであるスイッチトランジスタ５０及び第２薄膜トランジスタである駆動トランジスタ６０は、信号線３に沿うように配列され、スイッチトランジスタ５０の近傍にキャパシタ７が配置され、駆動トランジスタ６０の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５０、駆動トランジスタ６０、キャパシタ７及びＥＬ素子８が配置されている。
【００７８】
図２５〜図２７に示すように、基板１０上に第１ゲート電極５ａが設けられ、その第１ゲート電極５ａを覆うように基板１０の上面に絶縁膜１１（下層絶縁膜１１）が成膜されている。この下層絶縁膜１１の上に、第１半導体膜５ｂ及び第２半導体膜６ｂが設けられ、第１半導体膜５ｂのチャネル領域５ｃ上にはチャネル領域５ｃを覆う第１保護絶縁膜５ｄが設けられ、第２半導体膜６ｂのチャネル領域６ｃ上にはチャネル領域６ｃを覆う第２保護絶縁膜６ｄが設けられている。第１保護絶縁膜５ｄは、第１半導体膜５ｂのチャネル領域５ｃと略同一形状に形成されており、第２保護絶縁膜６ｄは、第２半導体膜６ｂのチャネル領域６ｃと略同一形状に形成されている。第２保護絶縁膜６ｄ上には、第２ゲート電極６ａが形成されている。
また、第１半導体膜５ｂは、一方の面（下面）側に下層絶縁膜１１を介して第１ゲート電極５ａが対向するように配置され、他方の面（上面）側に上層絶縁膜１２を介して第１遮光膜５ｅが対向するように配置されている。第２半導体膜６ｂは、一方の面（下面）側に下層絶縁膜１１を介して第２遮光膜６ｅが対向するように配置され、他方の面（上面）側に上層絶縁膜１２を介して第２ゲート電極６ａが対向するように配置されている。
第１半導体膜５ｂ、第１遮光膜５ｅ、第２半導体膜６ｂ、第２ゲート電極６ａおよび下層絶縁膜１１の露出部分を覆うように上層絶縁膜１２が成膜されている。なお、第１半導体膜５ｂのチャネル領域５ｃを挟む一対の端部が一対の不純物半導体領域５ｆ、５ｇとして形成され、第２半導体膜６ｂのチャネル領域６ｃを挟む一対の端部が一対の不純物半導体領域６ｆ、６ｇとして形成されている。さらに、上層絶縁膜１２上に、ドレイン電極５ｈおよびソース電極５ｉと、ドレイン電極６ｈおよびソース電極６ｉとが形成され、ドレイン電極５ｈ，６ｈ及びソース電極５ｉ，６ｉを覆うように上層絶縁膜１２の上面に窒化シリコン等の絶縁性のパッシベーション膜１４が成膜されている。なお、ドレイン電極５ｈは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域５ｆに、ソース電極５ｉは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域５ｇに接続され、ドレイン電極６ｈは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域６ｆに、ソース電極６ｉは上層絶縁膜１２のコンタクトホールを介して不純物半導体領域６ｇに接続されている。
【００７９】
信号線３は、基板１０と下層絶縁膜１１との間に形成されている。
また、接地電位に設定されるグランド配線３３が、信号線３に沿って基板１０と下層絶縁膜１１との間に形成されている。
走査線２は、補助導電膜２ａに積層されてパッシベーション膜１４の下に形成されている。補助導電膜２ａは、下層絶縁膜１１と上層絶縁膜１２との間に形成され、詳述すると、補助導電膜２ａは第２ゲート電極６ａ及び第１遮光膜５ｅと同じ材料で同じ厚さに形成されて下層絶縁膜１１上に設けられている。この補助導電膜２ａ上の上層絶縁膜１２には、補助導電膜２ａを露出する溝（図示省略）が形成されており、その溝内に補助導電膜２ａを覆う走査線２が設けられている。走査線２と補助導電膜２ａが接触するように重なることで導通し、走査線２の配線抵抗を低くでき、信号遅延を抑制できる。
電圧供給線４は、補助導電膜４ａに積層されてパッシベーション膜１４の下に形成されている。補助導電膜４ａは、下層絶縁膜１１と上層絶縁膜１２との間に形成され、詳述すると、補助導電膜４ａは第２ゲート電極６ａ及び第１遮光膜５ｅと同じ材料で同じ厚さに形成されて下層絶縁膜１１上に設けられている。この補助導電膜４ａ上の上層絶縁膜１２には、補助導電膜４ａを露出する溝（図示省略）が形成され、その溝内に補助導電膜４ａを覆う電圧供給線４が設けられている。電圧供給線４と補助導電膜４ａが接触するように重なることで導通し、電圧供給線４の低抵抗化を図り、駆動トランジスタ６を介してＥＬ素子８へ供給する電流量の安定化を図っている。
【００８０】
図２５、図２７に示すように、スイッチトランジスタ５０は、コプラナー型ボトムゲート構造の第１薄膜トランジスタである。このスイッチトランジスタ５０は、第１ゲート電極５ａ、第１半導体膜５ｂ、第１保護絶縁膜５ｄ、不純物半導体領域５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ、第１遮光膜５ｅ等を有するものである。
【００８１】
第１ゲート電極５ａは、基板１０と下層絶縁膜１１の間に形成されている。この第１ゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及び又はＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。また、第１ゲート電極５ａの上に絶縁性の下層絶縁膜１１が成膜されており、その下層絶縁膜１１によって第１ゲート電極５ａが被覆されている。この下層絶縁膜１１上であって第１ゲート電極５ａに対応する位置に第１半導体膜５ｂが形成されており、第１半導体膜５ｂが下層絶縁膜１１を挟んで第１ゲート電極５ａと相対している。
第１半導体膜５ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでいる。この第１半導体膜５ｂは、第１保護絶縁膜５ｄに覆われたチャネル領域５ｃと、チャネル領域５ｃを挟む一対の不純物半導体領域５ｆ、５ｇとを有している。
チャネル領域５ｃは、下層絶縁膜１１側（第１ゲート電極５ａ側）となる第１領域５１と、その反対面側に位置する第２領域５２とを有している。ここでは、第２領域５２のシリコンの結晶化度が第１領域５１に比べて高く形成されている。換言すれば、第１半導体膜５ｂにおけるチャネル領域５ｃの第２領域５２は、第１領域５１に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第１領域５１に比べてより高い。そして、第１半導体膜５ｂにおけるチャネル領域５ｃの第１領域５１は、第２領域５２に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。このチャネル領域５ｃ上に絶縁性の第１保護絶縁膜５ｄが形成されており、チャネル領域５ｃにチャネルが形成される。
不純物半導体領域５ｆ、５ｇは、第１半導体膜５ｂのチャネル長方向の両端であってドーパントを含む領域であり、第１半導体膜５ｂの不純物半導体領域を成している。そして、不純物半導体領域５ｆ、５ｇはそれぞれ第１半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体領域５ｆ、５ｇはｎ型半導体であるが、これに限らず、スイッチトランジスタ５０がｐ型トランジスタであれば、ｐ型半導体であってもよい。
第１保護絶縁膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物を含有し、第１半導体膜５ｂの略中央部上に形成されてチャネル領域５ｃを覆っている。この第１保護絶縁膜５ｄの上面に第１遮光膜５ｅが形成されている。
第１遮光膜５ｅは、第１保護絶縁膜５ｄ上であって且つチャネル領域５ｃに対応する位置に形成されている。この第１遮光膜５ｅは、駆動トランジスタ６０の第２ゲート電極６ａを形成する際に第２ゲート電極６ａとなる導電層をパターニングすることによって第２ゲート電極６ａと同一プロセスで形成され、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第１遮光膜５ｅは、その一部がコンタクトプラグ２０ｄを介してグランド配線３３に接続されている。
第１遮光膜５ｅ、第１保護絶縁膜５ｄ、第１半導体膜５ｂ、下層絶縁膜１１の上には、絶縁性の上層絶縁膜１２が成膜され、第１遮光膜５ｅ、第１保護絶縁膜５ｄ、第１半導体膜５ｂ等が上層絶縁膜１２によって被覆されている。上層絶縁膜１２は、例えば、光透過性を有し、窒化シリコン又は酸化シリコンを含有する。
上層絶縁膜１２上には、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されたドレイン電極５ｈ及びソース電極５ｉが形成されている。ドレイン電極５ｈは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域５ｆに接続しており、ソース電極５ｉは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域５ｇに接続している。
上層絶縁膜１２上のドレイン電極５ｈ及びソース電極５ｉは、パッシベーション膜１４で覆われている。パッシベーション膜１４は、例えば、窒化シリコン又は酸化シリコンを有する。
そして、スイッチトランジスタ５０は、パッシベーション膜１４によって被覆されるようになっている。
【００８２】
このスイッチトランジスタ５０において、第１ゲート電極５ａの電界が作用する第１半導体膜５ｂにおける第１保護絶縁膜５ｄで覆われたチャネル領域５ｃにチャネルが形成される。特に、第１半導体膜５ｂのチャネル領域５ｃにおいて第１ゲート電極５ａ側となる、チャネル領域５ｃの第１領域５１にチャネルが形成され、その第１領域５１がソース電極５ｉとドレイン電極５ｈの間の電流経路になる。
そして、第１半導体膜５ｂにおけるチャネル領域５ｃの第１領域５１は、非晶質シリコン（アモルファスシリコン）をより多く含んでいる半導体層であるので、その第１領域５１をチャネルの電流経路とするスイッチトランジスタ５０は、非晶質シリコンを有する半導体膜（或いは、非晶質シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、スイッチトランジスタ５０の第１領域５１の非晶質シリコンは、微結晶シリコンのような結晶性シリコンと比べてリーク電流が少なく、（オン時に半導体層に流れる電流）／（オフ時に半導体層に流れる電流）が高いので、駆動トランジスタ６０のオン／オフを制御するスイッチトランジスタとして好適に機能する。
【００８３】
また、スイッチトランジスタ５０において、第１半導体膜５ｂのチャネル領域は、下方に第１ゲート電極５ａが対向するように配置され、上方に第１遮光膜５ｅが対向するように配置されているので、第１ゲート電極５ａと第１遮光膜５ｅとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第１半導体膜５ｂのチャネル領域５ｃに到達することを遮ることができる。その結果、スイッチトランジスタ５０にリーク電流が生じにくくなり、トランジスタ特性が安定するので、スイッチトランジスタ５０は良好に機能することができる。
更に、第１遮光膜５ｅはグランド配線３３に接続されて接地されており、第１遮光膜５ｅと第１ゲート電極５ａは、第１半導体膜５ｂのチャネル領域５ｃに向けて生じるスイッチトランジスタ５０外の要素による不要な電界を遮断することができるので、スイッチトランジスタ５０適正な第１ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。
【００８４】
図２５、図２６に示すように、駆動トランジスタ６０は、コプラナー型トップゲート構造の第２薄膜トランジスタである。この駆動トランジスタ６０は、第２ゲート電極６ａ、第２半導体膜６ｂ、第２保護絶縁膜６ｄ、不純物半導体領域６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ、第２遮光膜６ｅ等を有するものである。
【００８５】
第２遮光膜６ｅは、基板１０と下層絶縁膜１１の間であって、ドレイン電極６ｈ及びソース電極６ｉ間の第２半導体膜６ｂのチャネル領域６ｃに対応する位置に形成されている。この第２遮光膜６ｅは、スイッチトランジスタ５０の第１ゲート電極５ａを形成する際に第１ゲート電極５ａとなる導電層をパターニングすることによって、第１ゲート電極５ａと同一プロセスで形成される。第１ゲート電極５ａ及び第２遮光膜６ｅは、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜及びＡｌＴｉＮｄ合金膜の中から選択された材料よりなる。第２遮光膜５ｅは、その一部がグランド配線３３に接続されている。
基板１０の上面に成膜されている絶縁性の下層絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物を含有する。この下層絶縁膜１１上であって第２ゲート電極６ａに対応することになる位置に第２半導体膜６ｂが形成されている。
第２半導体膜６ｂは、例えば、結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン）を含んでいる。この第２半導体膜６ｂは、第２保護絶縁膜６ｄに覆われたチャネル領域６ｃと、チャネル領域６ｃを挟む一対の不純物半導体領域６ｆ、６ｇとを有している。
チャネル領域６ｃは、下層絶縁膜１１側となる第１領域６１と、その反対面側（第２ゲート電極６ａ側）に位置する第２領域６２とを有している。ここでは、第２領域６２のシリコンの結晶化度が第１領域６１に比べて高く形成されている。換言すれば、第２半導体膜６ｂにおけるチャネル領域６ｃの第２領域６２は、第１領域６１に比べて相対的にシリコンの結晶化度が高く、結晶性シリコン領域の割合が第１領域６１に比べてより高い。そして、第２半導体膜６ｂにおけるチャネル領域６ｃの第１領域６１は、第２領域６２に比べて非晶質シリコン（アモルファスシリコン）領域の割合が高く、好ましくは実質的に非晶質シリコンのみの領域である。このチャネル領域６ｃ上に絶縁性の第２保護絶縁膜６ｄが形成されており、チャネル領域６ｃにチャネルが形成される。
不純物半導体領域６ｆ、６ｇは、第２半導体膜６ｂのチャネル長方向の両端であってドーパントを含む領域であり、第２半導体膜６ｂの不純物半導体領域を成している。そして、不純物半導体領域６ｆ、６ｇはそれぞれ第２半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体領域６ｆ、６ｇはｎ型半導体であるが、これに限らず、駆動トランジスタ６０がｐ型トランジスタであれば、ｐ型半導体であってもよい。
第２半導体膜６ｂの第１領域６１は、第１半導体膜５ｂの第１領域５１と同じ組成で且つ同じ厚さであり、第２半導体膜６ｂの第２領域６２は、第１半導体膜５ｂの第２領域５２と同じ組成且つ同じ厚さである。また、不純物半導体領域６ｆ，６ｇは、不純物半導体領域５ｆ，５ｇと同一材料で構成され且つ同じ厚さである。したがって、不純物半導体領域６ｆ，６ｇ及び不純物半導体領域５ｆ，５ｇは、後述するように、同一材料層である不純物半導体領域９ｆを用いて同一プロセスで一括して製造することが可能となる。このため、第２半導体膜６ｂ及び第１半導体膜５ｂは、後述するように、同一材料層である半導体層９ｂを用いて同一プロセスで一括して製造することが可能となる。
第２保護絶縁膜６ｄは、第１保護絶縁膜５ｄと同一材料で構成され且つ同じ厚さであり、例えば、シリコン窒化物又はシリコン酸化物を含むことが好ましい。このため、第２保護絶縁膜６ｄ及び第１保護絶縁膜５ｄは、後述するように、同一材料層である保護絶縁層９ｄを用いて同一プロセスで一括して製造することが可能となる。第２保護絶縁膜６ｄは、第２半導体膜６ｂの略中央部上に形成されてチャネル領域６ｃを覆っている。この第２保護絶縁膜６ｄの上面に第２ゲート電極６ａが形成されている。
第２ゲート電極６ａは、ゲート絶縁膜として機能する第２保護絶縁膜６ｄ上であって且つチャネル領域６ｃに対応する位置に形成されている。この第２ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されることが好ましい。
第２ゲート電極６ａ、第２保護絶縁膜６ｄ、第２半導体膜６ｂ、下層絶縁膜１１の上には、絶縁性の上層絶縁膜１２が成膜され、第２ゲート電極６ａ、第２保護絶縁膜６ｄ、第２半導体膜６ｂ等が上層絶縁膜１２によって被覆されている。
上層絶縁膜１２上には、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、及びＡｌＴｉＮｄ合金膜の中から選択された材料で形成されたドレイン電極６ｈ及びソース電極６ｉが形成されている。ドレイン電極６ｈは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域６ｆに接続しており、ソース電極６ｉは、上層絶縁膜１２に形成された開口部を通じて不純物半導体領域６ｇに接続している。ドレイン電極６ｈ，ソース電極６ｉは、ドレイン電極５ｈ、ソース電極５ｉと同一材料で構成され且つ同じ厚さである。ドレイン電極６ｈ，ソース電極６ｉ及びドレイン電極５ｈ、ソース電極５ｉは、後述するように、同一材料層である導電膜９ａを用いて同一プロセスで一括して製造することが可能となる。
上層絶縁膜１２上のドレイン電極６ｈ及びソース電極６ｉは、パッシベーション膜１４で覆われており、駆動トランジスタ６０は、パッシベーション膜１４によって被覆されるようになっている。
【００８６】
この駆動トランジスタ６０において、第２ゲート電極６ａの電界が作用する第２半導体膜６ｂにおける第２保護絶縁膜６ｄで覆われたチャネル領域６ｃにチャネルが形成される。特に、第２半導体膜６ｂのチャネル領域６ｃにおいて第１ゲート電極６ａ側となる、チャネル領域６ｃの第２領域６２にチャネルが形成され、その第２領域６２がソース電極６ｉとドレイン電極６ｈの間の電流経路になる。
そして、第２半導体膜６ｂにおけるチャネル領域６ｃの第２領域６２は、結晶性シリコンをより多く含んでいる半導体層であるので、その第２領域６２をチャネルの電流経路とする駆動トランジスタ６０は、結晶性シリコンを有する半導体膜（或いは、結晶性シリコンを主成分とする半導体膜）を備える薄膜トランジスタに相当する。つまり、駆動トランジスタ６０の第２領域６２内の微結晶シリコンは、結晶粒径が概ね５０〜１００ｎｍの結晶性シリコンであり、非晶質シリコンに比べてトランジスタの駆動による閾値電圧のシフトが少ないことからトランジスタの劣化を抑えられる上に、キャリア移動度が高いので、スイッチトランジスタ５０の制御によってＥＬ素子８に電流を流す駆動トランジスタとして好適に機能する。
【００８７】
なお、このトップゲート構造の駆動トランジスタ６０において、第２半導体膜６ｂ（チャネル領域６ｃ）のチャネルの電流経路は、第１領域６１よりも第２ゲート電極６ａに近い第２領域６２になり、特に、第２領域６２における第１領域６１側よりも、より第２ゲート電極６ａに近い第２保護絶縁膜６ｄ側が電流経路となる。そして、第２領域６２内における第２保護絶縁膜６ｄ側と第１領域６１側とでは、第１領域６１側にインキュベーション領域があるために、第１領域６１側よりも第２保護絶縁膜６ｄ側の方が駆動トランジスタ６０の電流経路に適している。
これは、結晶性シリコンを有する第２領域６２を成膜する当初はシリコンの結晶化が安定しておらず、第２領域６２の第１領域６１との界面側にはシリコンの結晶化度が比較的悪いインキュベーション領域が生じやすく、第２保護絶縁膜６ｄとの界面側の第２領域６２にはシリコンの結晶化が安定した半導体膜の成膜が可能なことによる。
そして、シリコンの結晶化が安定して成膜された第２保護絶縁膜６ｄとの界面側の第２領域６２の方がより一層電流経路に適しているので、その第２領域６２を電流経路とするように駆動トランジスタ６０がトップゲート構造を成すことで、駆動トランジスタ６０は、駆動トランジスタとしてより一層好適に機能することになる。
特に、トップゲートである第２ゲート電極６ａは、ソース電極６ｉとドレイン電極６ｈと重ならない配置であって、ソース電極６ｉとドレイン電極６ｈよりも第２半導体膜６ｂに近接した配置に設けられているので、第２ゲート電極６ａの電界が全て第２半導体膜６ｂに作用することとなって、チャネル領域６ｃに適正にチャネルが形成される。第２保護絶縁膜６ｄ及び上層絶縁膜１２が互いにほぼ同じ厚さに成膜された場合、ソース電極６ｉとドレイン電極６ｈが第２ゲート電極６ａの上方に位置するのに比べて、上層絶縁膜１２上のソース電極６ｉと不純物半導体領域６ｇとの距離、及び上層絶縁膜１２上のドレイン電極６ｈと不純物半導体領域６ｆとの距離が短くなり、第２ゲート電極６ａの重なりによる干渉の影響がないので、ソース電極６ｉ、ドレイン電極６ｈそれぞれの電圧が、第２半導体膜６ｂにより伝搬しやすい。
【００８８】
また、駆動トランジスタ６０において、第２半導体膜６ｂのチャネル領域６ｃは、下方に第２遮光膜６ｅが対向するように配置され、上方に第２ゲート電極６ａが対向するように配置されているので、第２遮光膜６ｅと第２ゲート電極６ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第２半導体膜６ｂのチャネル領域に到達することを遮ることができる。その結果、駆動トランジスタ６０にリーク電流が生じにくくなり、トランジスタ特性が安定するので、駆動トランジスタ６０は良好に機能することができる。
更に、第２遮光膜６ｅはグランド配線３３に接続されて接地されており、第２遮光膜６ｅと第２ゲート電極６ａは、第２半導体膜６ｂのチャネル領域６ｃに向けて生じる駆動トランジスタ６０外の要素による不要な電界を遮断することができるので、駆動トランジスタ６０は、適正な第２ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができる。
【００８９】
キャパシタ７は、駆動トランジスタ６０の第２ゲート電極６ａとソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６０の第２ゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６０のソース電極６ｉに接続されている。そして、図２５、図２７に示すように、基板１０と下層絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、上層絶縁膜１２とパッシベーション膜１４との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である下層絶縁膜１１と上層絶縁膜１２を挟んで相対している。
【００９０】
なお、信号線３、グランド配線３３、キャパシタ７の電極７ａ、スイッチトランジスタ５０の第１ゲート電極５ａ、駆動トランジスタ６０の第２遮光膜６ｅは、基板１０に一面に成膜した導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、スイッチトランジスタ５０の第１遮光膜５ｅ、駆動トランジスタ６０の第２ゲート電極６ａ、補助導電膜４ａ、補助導電膜２ａは、下層絶縁膜１１に成膜した導電性膜（導電層９ａ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５０のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６０のドレイン電極６ｈ，ソース電極６ｉは、上層絶縁膜１２に一面に成膜した導電性膜（導電層９ｈ）をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成したものである。
【００９１】
また、下層絶縁膜１１と上層絶縁膜１２には、第１ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、第２ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されている。このコンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５０の第１ゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５０のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５０のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５０のソース電極５ｉと駆動トランジスタ６０の第２ゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接第１ゲート電極５ａと接触し、ドレイン電極５ｈが直接信号線３と接触し、ソース電極５ｉが直接第２ゲート電極６ａと接触して導通させてもよい。
また、下層絶縁膜１１には、第１遮光膜５ｅとグランド配線３３とが重なる領域にコンタクトホール１１ｄが形成されており、そのコンタクトホール１１ｄにコンタクトプラグ２０ｄが埋め込まれている。コンタクトプラグ２０ｄによって第１遮光膜５ｅとグランド配線３３とが導通し、第１遮光膜５ｅが接地されるようになっている。
また、駆動トランジスタ６０のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６０のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００９２】
このスイッチトランジスタ５０と駆動トランジスタ６０とで構成されるトランジスタ構造体５６０の駆動、制御によっても同様にＥＬ素子８が発光し、トランジスタ構造体５６０を備えるＥＬパネル１も同様に発光する。
【００９３】
次に、本発明にかかるＥＬパネル１におけるトランジスタ構造体５６０を構成するスイッチトランジスタ５０と駆動トランジスタ６０の製造方法について、図２８から図４０の工程図を用いて説明する。
なお、この工程説明図で示すスイッチトランジスタ５０と駆動トランジスタ６０とは、実際には一部形状等が異なるが、ここでは便宜上、各薄膜トランジスタを同等のサイズとして示し、各薄膜トランジスタの主要部を概念的に図示して説明する。図中左側が駆動トランジスタ６０、図中右側がスイッチトランジスタ５０である。
【００９４】
まず、図２８に示すように、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、スイッチトランジスタ５０の第１ゲート電極５ａと、駆動トランジスタ６０の第２遮光膜６ｅを形成する。また、第１ゲート電極５ａと第２遮光膜６ｅとともに、基板１０上に、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成する（図２５〜図２７参照）。
【００９５】
次いで、図２９に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の下層絶縁膜１１を成膜する。
さらに、図２９に示すように、下層絶縁膜１１上に、結晶性シリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。半導体膜（５ｂ、６ｂ）となる半導体層９ｂを成膜する際、先にシリコンの結晶化度が比較的低い第１シリコン層９１を成膜し、続けてシリコンの結晶化度が相対的に第１シリコン層９１よりも高い第２シリコン層９２を成膜する。第１シリコン層９１は、好ましくは実質的に非晶質シリコンのみである。
具体的に、ＳｉＨ４ガスに対するＨ２ガスの割合が低く、プラズマパワーと圧力が低い条件で、非晶質シリコン領域を第２シリコン層９２よりも多く含む第１シリコン層９１を成膜した。その後、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、より結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン領域を第１シリコン層９１よりも多く含む第２シリコン層９２を成膜した。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で第２シリコン層９２を成膜した。
【００９６】
なお、半導体層９ｂにおける第１シリコン層９１と第２シリコン層９２（半導体膜における第１領域と第２領域）のシリコンの結晶化度に関し、ラマン分光測定により算出した結晶化度に基づいて判別することについては、実施形態１で前述した通りであり、結晶化度が２０％以上であれば微結晶シリコン薄膜であると定義し、結晶化度が２０％未満であれば非晶質シリコン薄膜であると定義する（図４９参照）。
【００９７】
また、下層絶縁膜１１上に半導体層９ｂを成膜する前処理として、下層絶縁膜１１の表面にプラズマ処理を施すことが好ましい。下層絶縁膜１１にプラズマ処理を施すことによれば、下層絶縁膜１１の表面を改質して、その下層絶縁膜１１上に成膜する結晶性シリコンの結晶化度を高めることができる。
本実施形態におけるプラズマ処理としては、例えばＨ２ガスを用い、ガス流量１０００［ＳＣＣＭ］、パワー密度０．１７８［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行った。
【００９８】
さらに、図２９に示すように、半導体層９ｂ（第２シリコン層９２）上に、ＣＶＤ法などによってシリコン窒化物などの保護絶縁層９ｄを成膜する。
【００９９】
次いで、図３０に示すように、保護絶縁層９ｄ上にフォトレジストを塗布して成膜した後パターニングして、チャネル領域６ｃ、５ｃに対応する位置にレジスト膜３０を形成する。
【０１００】
次いで、図３１に示すように、レジスト膜３０をマスクとして用い、半導体層９ｂにおける両端側にイオンドーピングを施す。
このレジスト膜３０によってマスクされていた半導体層９ｂ部分が、第１領域６１と第２領域６２とを有するチャネル領域６ｃ、第１領域５１と第２領域５２とを有するチャネル領域５ｃとなる。そして、このイオンドーピングによって、チャネル領域６ｃ、５ｃを挟む両側がそれぞれドーパントを含んだ不純物半導体領域９ｆ、９ｇに形成されている。
なお、イオンドーピング法により、ｎ型の不純物半導体領域９ｆ、９ｇを形成する場合のドーパントや、ｐ型の不純物半導体領域９ｆ、９ｇを形成する場合のドーパントについて、またイオンドーピングの処理条件については、実施形態１で前述した通りである。
【０１０１】
次いで、図３２に示すように、レジスト膜３０をマスクとしたまま、保護絶縁層９ｄをエッチング法等によってパターニングして、半導体層におけるチャネルとなる領域（チャネル領域６ｃ、チャネル領域５ｃ）を覆う駆動トランジスタ６０の第２保護絶縁膜６ｄと、スイッチトランジスタ５０の第１保護絶縁膜５ｄを形成する。
【０１０２】
次いで、図３３に示すように、不純物半導体領域９ｆ、９ｇをフォトリソグラフィー法・エッチング法等によって図示しないレジスト膜を用いてパターニングして、チャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇと、チャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇと、を形成する。レジスト膜３０は、図示しないレジスト膜とともにこの後剥離してもよいし、不純物半導体領域５ｆ、５ｇ、６ｆ、６ｇの形成前に剥離してもよい。このチャネル領域６ｃと不純物半導体領域６ｆ、６ｇとによって第２半導体膜６ｂが構成され、チャネル領域５ｃと不純物半導体領域５ｆ、５ｇとによって第１半導体膜５ｂが構成される。
【０１０３】
なお、本実施形態では、半導体層９ｂにイオンドーピングを施して、不純物半導体領域９ｆ、９ｇを形成しているので、第２半導体膜６ｂにおける不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとの界面に境界面はあっても接合面はなく、また、第１半導体膜５ｂにおける不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとの界面に境界面はあっても接合面はない。つまり、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとは一体の半導体膜（第２半導体膜６ｂ）であり、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとは良好な電気的接合をなしている。同様に、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとは一体の半導体膜（第１半導体膜５ｂ）であり、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとは良好に電気的に繋がっている。
これに対し、チャネル領域６ｃ，５ｃ（半導体膜６ｂ，５ｂ）と不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとを別体で形成する場合、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとの界面に、レジストの残渣等の汚染物が残留してしまう恐れがある。その界面に汚染物が残留していると、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとの電気的連結の妨げになり、コンタクト抵抗が高くなる不具合が生じてしまうことがある。よって、半導体層９ｂにイオンドーピングを施して形成した不純物半導体領域９ｆ、９ｇから不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇを形成することによれば、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとの電気的連結と、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとの電気的連結を、より良好にすることができる。
更に、本実施形態の場合、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの一部は、第２シリコン層９２に由来する微結晶シリコンを含有しているので、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇが全て非晶質シリコン構造であるものに比べて、不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの低抵抗化が図られている。この不純物半導体領域６ｆ、６ｇおよび不純物半導体領域５ｆ、５ｇの低抵抗化によって、トランジスタのオン電流が向上するメリットがある。
【０１０４】
次いで、図３４に示すように、第２保護絶縁膜６ｄおよび第２半導体膜６ｂと、第１保護絶縁膜５ｄおよび第１半導体膜５ｂとを覆うように、下層絶縁膜１１上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ａをスパッタリングなどにより成膜する。
【０１０５】
次いで、図３５に示すように、導電層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６０の第２ゲート電極６ａを第２保護絶縁膜６ｄ上に形成するとともに、スイッチトランジスタ５０の第１遮光膜５ｅを第１保護絶縁膜５ｄ上に形成する。また、第２ゲート電極６ａと第１遮光膜５ｅとともに、補助導電膜２ａ、補助導電膜４ａを形成する（図２５参照）。
【０１０６】
次いで、図３６に示すように、第２ゲート電極６ａと第２保護絶縁膜６ｄと第２半導体膜６ｂ、第１遮光膜５ｅと第１保護絶縁膜５ｄと第１半導体膜５ｂ、補助導電膜２ａ、補助導電膜４ａをそれぞれ覆うように下層絶縁膜１１上に上層絶縁膜１２を成膜する。
【０１０７】
次いで、図３７に示すように、ドライエッチングにより上層絶縁膜１２をパターニングして、不純物半導体領域６ｆ、６ｇを露出させる開口１２ｈと、不純物半導体領域５ｆ、５ｇを露出させる開口１２ｈとを、それぞれ形成するとともに、補助導電膜２ａ、補助導電膜４ａ上の上層絶縁膜１２にそれぞれ溝を形成する。
【０１０８】
次いで、図３８に示すように、上層絶縁膜１２上および開口１２ｈ内に、例えばスパッタリングなどによって、ソース電極およびドレイン電極となる、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ｈを成膜する。
【０１０９】
次いで、図３９に示すように、導電層９ｈをフォトリソグラフィー法・エッチング法等によってパターニングして、駆動トランジスタ６０のソース電極６ｉ及びドレイン電極６ｈ、スイッチトランジスタ５０のソース電極５ｉ及びドレイン電極５ｈ、キャパシタ７の電極７ｂ、上層絶縁膜１２の溝内の補助導電膜２ａ上の走査線２、上層絶縁膜１２の溝内の補助導電膜４ａ上に電圧供給線４を形成する。駆動トランジスタ６０のソース電極６ｉは不純物半導体領域６ｇに接続し、ドレイン電極６ｈは不純物半導体領域６ｆに接続している。スイッチトランジスタ５０のソース電極５ｉは不純物半導体領域５ｇに接続し、ドレイン電極５ｈは不純物半導体領域５ｆに接続している。
【０１１０】
次いで、図４０に示すように、駆動トランジスタ６０のソース電極６ｉ及びドレイン電極６ｈや、スイッチトランジスタ５０のソース電極５ｉ及びドレイン電極５ｈなどを覆うパッシベーション膜１４を上層絶縁膜１２上に成膜する。なお、パッシベーション膜１４の成膜前に、駆動トランジスタ６０のソース電極６ｉと導通する画素電極８ａを形成している（図２６参照）。
【０１１１】
更に、パッシベーション膜１４をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１４ａを形成する（図２６参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図２６参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂを成膜し、バンク１３の開口部１３ａ内の正孔注入層８ｂ上に、発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、発光層８ｃを成膜する（図２６参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図２６参照）、ＥＬパネル１が製造される。
【０１１２】
以上のように、ボトムゲート構造の第１薄膜トランジスタであるスイッチトランジスタ５０と、トップゲート構造の第２薄膜トランジスタである駆動トランジスタ６０とを形成する際、基板１０と下層絶縁膜１１の間にスイッチトランジスタ５０の第１ゲート電極５ａおよび駆動トランジスタ６０の第２遮光膜６ｅを形成する工程と、第２保護絶縁膜６ｄの上面に駆動トランジスタ６０の第２ゲート電極６ａを形成するとともに第１保護絶縁膜５ｄの上面にスイッチトランジスタ５０の第１遮光膜５ｅを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成することができる。
つまり、スイッチトランジスタ５０の第１ゲート電極５ａと第１遮光膜５ｅを形成する工程と、駆動トランジスタ６０の第２ゲート電極６ａと第２遮光膜６ｅを形成する工程以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６０と、スイッチトランジスタ５０を作り分けることができる。
【０１１３】
このように、スイッチトランジスタ５０の第１ゲート電極５ａと駆動トランジスタ６０の第２ゲート電極６ａ以外を共通の製造工程とするトランジスタ構造体５６０の製造方法であれば、製造工程数を抑えて、従来よりも少ない工程数で駆動トランジスタ６０とスイッチトランジスタ５０を作り分けることができる。
また、スイッチトランジスタ５０の第１遮光膜５ｅは、駆動トランジスタ６０の第２ゲート電極６ａとともに形成され、駆動トランジスタ６０の第２遮光膜６ｅは、スイッチトランジスタ５０の第１ゲート電極５ａとともに形成されるので、製造工程数を増やすことなく、第１遮光膜５ｅを有するスイッチトランジスタ５０と第２遮光膜６ｅを有する駆動トランジスタ６０を作り分けることができる。
【０１１４】
そして、スイッチトランジスタ５０の第１半導体膜５ｂは、第１ゲート電極５ａ側に第１領域５１を配置したため、第１半導体膜５ｂ（チャネル領域５ｃ）における非晶質シリコンの割合が相対的に第２領域５２より高い第１領域５１をチャネルの電流経路とするので、このスイッチトランジスタ５０は、非晶質シリコンを有する半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、スイッチトランジスタ５０は、駆動トランジスタ６０のオン／オフを制御する薄膜トランジスタとして好適に機能する。
また、駆動トランジスタ６０の第２半導体膜６ｂは、第２ゲート電極６ａ側に第２領域６２を配置したため、第２半導体膜６ｂ（チャネル領域６ｃ）における結晶性シリコンの割合が相対的に第１領域６１より高い第２領域６２をチャネルの電流経路とするので、この駆動トランジスタ６０は、結晶性シリコンを有する半導体膜を備える薄膜トランジスタに相当する機能を有することになる。そして、駆動トランジスタ６０は、スイッチトランジスタ５０の制御によってＥＬ素子８に電流を流す薄膜トランジスタとして好適に機能する。
このように、駆動トランジスタ６０とスイッチトランジスタ５０は、それぞれ異なったトランジスタ特性を有しており、それぞれの機能を発揮することで、ＥＬパネル１を良好に発光させることができる。
【０１１５】
また、スイッチトランジスタ５０に設けられた第１遮光膜５ｅは、第１半導体膜５ｂのチャネル領域５ｃに対応する位置に形成されているので、第１遮光膜５ｅと第１ゲート電極５ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第１半導体膜５ｂのチャネル領域に到達することを遮ることができる。その結果、スイッチトランジスタ５０にリーク電流が生じにくくなり、トランジスタ特性が安定するので、スイッチトランジスタ５０は良好に機能することができる。同様に、駆動トランジスタ６０に設けられた第２遮光膜６ｅは、第２半導体膜６ｂのチャネル領域６ｃに対応する位置に形成されているので、第２遮光膜６ｅと第２ゲート電極６ａとでＥＬパネル１の外部から入射される光やＥＬ素子８の発光した光などの伝搬光が第２半導体膜６ｂのチャネル領域に到達することを遮ることができる。その結果、スイッチトランジスタ５０と駆動トランジスタ６０にリーク電流が生じにくくなり、トランジスタ特性が変化しにくくトランジスタ特性が安定するので、駆動トランジスタ６０は良好に機能することができる。
更に、第１遮光膜５ｅは、グランド配線３３に接続されて接地電位に設定されており、第１遮光膜５ｅと第１ゲート電極５ａは、第１半導体膜５ｂのチャネル領域５ｃに向けて生じるスイッチトランジスタ５０外の要素による不要な電界を遮断することができるので、スイッチトランジスタ５０は、適正な第１ゲート電極５ａ−ソース電極５ｉ間電圧、及びドレイン電極５ｈ−ソース電極５ｉ間電圧によって正常に動作することができる。
第２遮光膜６ｅはグランド配線３３に接続されて接地されており、第２遮光膜６ｅと第２ゲート電極６ａは、第２半導体膜６ｂのチャネル領域６ｃに向けて生じる駆動トランジスタ６０外の要素による不要な電界を遮断することができるので、駆動トランジスタ６０は、適正な第１ゲート電極６ａ−ソース電極６ｉ間電圧、及びドレイン電極６ｈ−ソース電極６ｉ間電圧によって正常に動作することができる。
なお、上記においても、接地電位に設定されるグランド配線３３を有し、第１遮光膜５ｅ及び第２遮光膜６ｅがグランド配線３３に接続されて接地電位に設定される構成としたが、この構成に限るものではなく、グランド配線３３を有さず、第１遮光膜５ｅ及び第２遮光膜６ｅが何れにも接続されていない構成とするものであってもよい。この場合、上記の電界シールド機能は得られないが、上記の遮光効果は同様に得ることができる。
【０１１６】
また、不純物半導体領域６ｆ、６ｇとチャネル領域６ｃとが一体の第２半導体膜６ｂをなし、不純物半導体領域５ｆ、５ｇとチャネル領域５ｃとが一体の第１半導体膜５ｂをなすことで、チャネル領域６ｃ，５ｃと不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇとを良好に電気的に接合しており、更に、微結晶シリコンを含有させることで不純物半導体領域６ｆ、６ｇ，５ｆ、５ｇの低抵抗化を図っているので、トランジスタ構造体５６０におけるトランジスタのオン電流を向上させることができ、ＥＬパネル１を良好に発光させることができる。
【０１１７】
また、第２半導体膜６ｂのチャネル領域６ｃにおいてシリコンの結晶化が安定している第２保護絶縁膜６ｄとの界面側の第２領域６２を電流経路とするように、駆動トランジスタ６０がトップゲート構造を成しているので、この駆動トランジスタ６０は、駆動トランジスタとしてより一層良好に機能する。
【０１１８】
（製造方法の他の実施例）
トランジスタ構造体５６０を構成するスイッチトランジスタ５０と駆動トランジスタ６０の製造方法は、上記実施形態に限られるものではない。
まず、図２８と図２９を用いて前述したように、基板１０上に駆動トランジスタ６０の第２遮光膜６ｅとスイッチトランジスタ５０の第１ゲート電極５ａを形成し、更に、下層絶縁膜１１、半導体層９ｂ、保護絶縁層９ｄを順次成膜する。
なお、第１ゲート電極５ａと第２遮光膜６ｅとともに、基板１０上には、信号線３、グランド配線３３、キャパシタ７の電極７ａを形成している。
【０１１９】
次いで、図４１に示すように、保護絶縁層９ｄ上に、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等の導電層９ａをスパッタリングなどにより成膜する。
【０１２０】
次いで、図４２に示すように、導電層９ａ上にフォトレジストを塗布して成膜した後パターニングして、チャネル領域６ｃ、５ｃに対応する位置にレジスト膜３０を形成する。
【０１２１】
次いで、図４３に示すように、導電層９ａをフォトリソグラフィー法及びエッチング法等によってパターニングして、駆動トランジスタ６０の第２ゲート電極６ａを保護絶縁層９ｄ上に形成するとともに、スイッチトランジスタ５０の第１遮光膜５ｅを保護絶縁層９ｄ上に形成する。
なお、第２ゲート電極６ａと第１遮光膜５ｅとともに、補助導電膜２ａ、補助導電膜４ａを形成している。
【０１２２】
次いで、図４４に示すように、レジスト膜３０をマスクとして用い、半導体層９ｂにおける両端側にイオンドーピングを施す。このレジスト膜３０によってマスクされていた半導体層９ｂ部分が、第１領域６１と第２領域６２とを有するチャネル領域６ｃ、第１領域５１と第２領域５２とを有するチャネル領域５ｃとなる。
そして、このイオンドーピングによって、チャネル領域６ｃ、５ｃを挟む両側にドーパントを含んだ不純物半導体領域９ｆ、９ｇを形成している。
【０１２３】
次いで、図４５に示すように、レジスト膜３０をマスクとしたまま、保護絶縁層９ｄをエッチング法等によってパターニングして、半導体層におけるチャネルとなる領域（チャネル領域６ｃ、チャネル領域５ｃ）を覆う、駆動トランジスタ６０の第２保護絶縁膜６ｄとスイッチトランジスタ５０の第１保護絶縁膜５ｄを形成する。
【０１２４】
そして、図示しないレジスト膜を用いて不純物半導体領域９ｆ、９ｇをフォトリソグラフィー法・エッチング法等によってパターニングして、チャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇと、チャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇと、を形成する。レジスト膜３０は図示しないレジスト膜とともに剥離する（図３３、図３５参照）。
この後、図３６〜図４０を用いて前述した工程を経て、ボトムゲート構造の第１薄膜トランジスタであるスイッチトランジスタ５０と、トップゲート構造の第２薄膜トランジスタである駆動トランジスタ６０とを形成することができる。
【０１２５】
このような製造方法であれば、駆動トランジスタ６０の第２ゲート電極６ａによるセルフアラインによって、第２半導体膜６ｂにおけるチャネル領域６ｃとそのチャネル領域６ｃを挟む不純物半導体領域６ｆ、６ｇを適正に形成することができる。
同様に、スイッチトランジスタ５０の第１遮光膜５ｅによるセルフアラインによって、第１半導体膜５ｂにおけるチャネル領域５ｃとそのチャネル領域５ｃを挟む不純物半導体領域５ｆ、５ｇを適正に形成することができる。
【０１２６】
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図４６に示す、携帯電話機２００の表示パネル１ａや、図４７（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図４８に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
【０１２７】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
上記各実施形態では、各画素がスイッチトランジスタ及び駆動トランジスタの２つのトランジスタを備えていたが、これに限らず、例えば、図５０に示すようなトランジスタ構成でもよい。この場合、スイッチトランジスタ５０１及びスイッチトランジスタ５０２は、上述したスイッチトランジスタ５或いはスイッチトランジスタ５０と同様の構造であり、駆動トランジスタ６０１は上述した駆動トランジスタ６或いは駆動トランジスタ６０と同様の構造とすればよい。
【符号の説明】
【０１２８】
１ ＥＬパネル（発光装置）
２ 走査線
２ａ 補助導電膜（導電層）
３ 信号線
３３ グランド配線
４ 電圧供給線
４ａ 補助導電膜（導電層）
５ スイッチトランジスタ（第２薄膜トランジスタ）
５０ スイッチトランジスタ（第１薄膜トランジスタ）
５ａ 第２ゲート電極、第１ゲート電極
５ｂ 第２半導体膜、第１半導体膜
５ｃ チャネル領域
５１ 第１領域
５２ 第２領域
５ｄ 第２保護絶縁膜、第１保護絶縁膜
５ｅ 第２遮光膜、第１遮光膜
５ｆ 不純物半導体領域
５ｇ 不純物半導体領域
５ｈ ドレイン電極
５ｉ ソース電極
６ 駆動トランジスタ（第１薄膜トランジスタ）
６０ 駆動トランジスタ（第２薄膜トランジスタ）
６ａ 第１ゲート電極、第２ゲート電極
６ｂ 第１半導体膜、第２半導体膜
６ｃ チャネル領域
６１ 第１領域
６２ 第２領域
６ｄ 第１保護絶縁膜、第２保護絶縁膜
６ｅ 第１遮光膜、第２遮光膜
６ｆ 不純物半導体領域
６ｇ 不純物半導体領域
６ｈ ドレイン電極
６ｉ ソース電極
５６ トランジスタ構造体
５６０ トランジスタ構造体
７ キャパシタ
８ ＥＬ素子（発光素子）
９ａ 導電層
９ｂ 半導体層
９ｄ 保護絶縁層
９ｆ、９ｇ 不純物半導体層
９ｈ 導電層
１０ 基板
１１ 下層絶縁膜（絶縁膜）
１２ 上層絶縁膜
１３ バンク
１４ パッシベーション膜
【特許請求の範囲】
【請求項１】
第１ゲート電極と、前記第１ゲート電極を覆う絶縁膜と、前記第１ゲート電極に対応する位置の前記絶縁膜上に形成された結晶性シリコンを含む第１半導体膜と、前記第１半導体膜上の中央側に形成されて前記第１半導体膜のチャネル領域を覆う第１保護絶縁膜と、前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に形成された第１遮光膜と、を備える第１薄膜トランジスタと、
前記絶縁膜上に形成された結晶性シリコンを含む第２半導体膜と、前記第２半導体膜上の中央側に形成されて前記第２半導体膜のチャネル領域を覆う第２保護絶縁膜と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２保護絶縁膜上に形成された第２ゲート電極と、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に形成された第２遮光膜と、を備える第２薄膜トランジスタと、
を備え、
前記第１半導体膜および前記第２半導体膜の前記一対の端部は、それぞれ不純物半導体領域であり、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とするトランジスタ構造体。
【請求項２】
前記第１薄膜トランジスタの前記第１半導体膜における前記チャネル領域の第１領域が、前記第１半導体膜の電流経路になり、
前記第２薄膜トランジスタの前記第２半導体膜における前記チャネル領域の第２領域が、前記第２半導体膜の電流経路になることを特徴とする請求項１に記載のトランジスタ構造体。
【請求項３】
前記第１薄膜トランジスタと前記第２薄膜トランジスタの少なくともいずれかに接続された電圧供給線と、
前記電圧供給線と重なる、前記第２ゲート電極と同じ材料からなる導電層と、
を有することを特徴とする請求項１又は２に記載のトランジスタ構造体。
【請求項４】
前記第１遮光膜および前記第２遮光膜は、接地電位に設定されるグランド配線に接続されていることを特徴とする請求項１〜３の何れか一項に記載のトランジスタ構造体。
【請求項５】
第１薄膜トランジスタと第２薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
前記第１薄膜トランジスタの第１ゲート電極を形成する第１ゲート電極形成工程と、
前記第１ゲート電極上に絶縁膜を形成する絶縁膜形成工程と、
第１半導体膜及び第２半導体膜が形成される前記絶縁膜上に、結晶性シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層上に保護絶縁層を成膜する絶縁層成膜工程と、
前記半導体層における前記第１半導体膜のチャネル領域となる領域及び前記第２半導体膜のチャネル領域となる領域を除いて、前記半導体層にイオンドーピングを行い不純物半導体領域を形成する不純物半導体領域形成工程と、
前記保護絶縁層をパターニングして、前記第１薄膜トランジスタのチャネル領域となる領域上に第１保護絶縁膜を形成し、前記第２薄膜トランジスタのチャネル領域となる領域上に第２保護絶縁膜を形成する保護絶縁膜形成工程と、
前記半導体層をパターニングして、前記第１半導体膜及び前記第２半導体膜を形成する半導体膜形成工程と、
前記第２保護絶縁膜上に前記第２薄膜トランジスタの第２ゲート電極を形成する第２ゲート電極形成工程と、
前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、を形成する工程と、
を備え、
前記第１ゲート電極形成工程は、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に第２遮光膜を形成する第２遮光膜形成工程を含み、
前記第２ゲート電極形成工程は、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に第１遮光膜を形成する第１遮光膜形成工程を含み、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有するように形成し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とするトランジスタ構造体の製造方法。
【請求項６】
前記保護絶縁膜形成工程の前に、前記第２ゲート電極形成工程を行うことで、前記保護絶縁層上に前記第２薄膜トランジスタの第２ゲート電極を形成し、その後、前記保護絶縁層をパターニングして、前記第１保護絶縁膜および第２保護絶縁膜を形成することを特徴とする請求項５に記載のトランジスタ構造体の製造方法。
【請求項７】
前記第２遮光膜形成工程において、前記第２遮光膜を、接地電位に設定されるグランド配線に接続して形成し、
前記第１遮光膜形成工程において、前記第１遮光膜を、前記グランド配線に接続して形成することを特徴とする請求項５又は６に記載のトランジスタ構造体の製造方法。
【請求項８】
第１ゲート電極と、前記第１ゲート電極を覆う絶縁膜と、前記第１ゲート電極に対応する位置の前記絶縁膜上に形成された結晶性シリコンを含む第１半導体膜と、前記第１半導体膜上の中央側に形成されて前記第１半導体膜のチャネル領域を覆う第１保護絶縁膜と、前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に形成された第１遮光膜と、を備える第１薄膜トランジスタと、
前記絶縁膜上に形成された結晶性シリコンを含む第２半導体膜と、前記第２半導体膜上の中央側に形成されて前記第２半導体膜のチャネル領域を覆う第２保護絶縁膜と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２保護絶縁膜上に形成された第２ゲート電極と、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に形成された第２遮光膜と、を備える第２薄膜トランジスタと、
前記第１薄膜トランジスタと前記第２薄膜トランジスタの制御によって発光する発光素子と、
を備え、
前記第１半導体膜および前記第２半導体膜の前記一対の端部は、それぞれ不純物半導体領域であり、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする発光装置。
【請求項９】
前記第１領域のシリコンの結晶化度を前記第２領域よりも高く形成することで、
前記第２薄膜トランジスタを、前記第１薄膜トランジスタを制御するスイッチトランジスタとして機能させ、
前記第１薄膜トランジスタを、前記第２薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させることを特徴とする請求項８に記載の発光装置。
【請求項１０】
前記第２領域のシリコンの結晶化度を前記第１領域よりも高く形成することで、
前記第１薄膜トランジスタを、前記第２薄膜トランジスタを制御するスイッチトランジスタとして機能させ、
前記第２薄膜トランジスタを、前記第１薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させることを特徴とする請求項８に記載の発光装置。
【請求項１１】
前記第１薄膜トランジスタと前記第２薄膜トランジスタの少なくともいずれかに接続された電圧供給線と、
前記電圧供給線と重なる、前記第２ゲート電極と同じ材料からなる導電層と、
を有することを特徴とする請求項７〜１０の何れか一項に記載の発光装置。
【請求項１２】
前記第１遮光膜および前記第２遮光膜は、接地電位に設定されているグランド配線に接続されていることを特徴とする請求項７〜１１の何れか一項に記載の発光装置。
【請求項１】
第１ゲート電極と、前記第１ゲート電極を覆う絶縁膜と、前記第１ゲート電極に対応する位置の前記絶縁膜上に形成された結晶性シリコンを含む第１半導体膜と、前記第１半導体膜上の中央側に形成されて前記第１半導体膜のチャネル領域を覆う第１保護絶縁膜と、前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に形成された第１遮光膜と、を備える第１薄膜トランジスタと、
前記絶縁膜上に形成された結晶性シリコンを含む第２半導体膜と、前記第２半導体膜上の中央側に形成されて前記第２半導体膜のチャネル領域を覆う第２保護絶縁膜と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２保護絶縁膜上に形成された第２ゲート電極と、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に形成された第２遮光膜と、を備える第２薄膜トランジスタと、
を備え、
前記第１半導体膜および前記第２半導体膜の前記一対の端部は、それぞれ不純物半導体領域であり、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とするトランジスタ構造体。
【請求項２】
前記第１薄膜トランジスタの前記第１半導体膜における前記チャネル領域の第１領域が、前記第１半導体膜の電流経路になり、
前記第２薄膜トランジスタの前記第２半導体膜における前記チャネル領域の第２領域が、前記第２半導体膜の電流経路になることを特徴とする請求項１に記載のトランジスタ構造体。
【請求項３】
前記第１薄膜トランジスタと前記第２薄膜トランジスタの少なくともいずれかに接続された電圧供給線と、
前記電圧供給線と重なる、前記第２ゲート電極と同じ材料からなる導電層と、
を有することを特徴とする請求項１又は２に記載のトランジスタ構造体。
【請求項４】
前記第１遮光膜および前記第２遮光膜は、接地電位に設定されるグランド配線に接続されていることを特徴とする請求項１〜３の何れか一項に記載のトランジスタ構造体。
【請求項５】
第１薄膜トランジスタと第２薄膜トランジスタとを備えるトランジスタ構造体の製造方法であって、
前記第１薄膜トランジスタの第１ゲート電極を形成する第１ゲート電極形成工程と、
前記第１ゲート電極上に絶縁膜を形成する絶縁膜形成工程と、
第１半導体膜及び第２半導体膜が形成される前記絶縁膜上に、結晶性シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層上に保護絶縁層を成膜する絶縁層成膜工程と、
前記半導体層における前記第１半導体膜のチャネル領域となる領域及び前記第２半導体膜のチャネル領域となる領域を除いて、前記半導体層にイオンドーピングを行い不純物半導体領域を形成する不純物半導体領域形成工程と、
前記保護絶縁層をパターニングして、前記第１薄膜トランジスタのチャネル領域となる領域上に第１保護絶縁膜を形成し、前記第２薄膜トランジスタのチャネル領域となる領域上に第２保護絶縁膜を形成する保護絶縁膜形成工程と、
前記半導体層をパターニングして、前記第１半導体膜及び前記第２半導体膜を形成する半導体膜形成工程と、
前記第２保護絶縁膜上に前記第２薄膜トランジスタの第２ゲート電極を形成する第２ゲート電極形成工程と、
前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、を形成する工程と、
を備え、
前記第１ゲート電極形成工程は、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に第２遮光膜を形成する第２遮光膜形成工程を含み、
前記第２ゲート電極形成工程は、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に第１遮光膜を形成する第１遮光膜形成工程を含み、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有するように形成し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度を他方に比べて高く形成することを特徴とするトランジスタ構造体の製造方法。
【請求項６】
前記保護絶縁膜形成工程の前に、前記第２ゲート電極形成工程を行うことで、前記保護絶縁層上に前記第２薄膜トランジスタの第２ゲート電極を形成し、その後、前記保護絶縁層をパターニングして、前記第１保護絶縁膜および第２保護絶縁膜を形成することを特徴とする請求項５に記載のトランジスタ構造体の製造方法。
【請求項７】
前記第２遮光膜形成工程において、前記第２遮光膜を、接地電位に設定されるグランド配線に接続して形成し、
前記第１遮光膜形成工程において、前記第１遮光膜を、前記グランド配線に接続して形成することを特徴とする請求項５又は６に記載のトランジスタ構造体の製造方法。
【請求項８】
第１ゲート電極と、前記第１ゲート電極を覆う絶縁膜と、前記第１ゲート電極に対応する位置の前記絶縁膜上に形成された結晶性シリコンを含む第１半導体膜と、前記第１半導体膜上の中央側に形成されて前記第１半導体膜のチャネル領域を覆う第１保護絶縁膜と、前記第１半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第１保護絶縁膜上であって且つ前記第１半導体膜のチャネル領域に対応する位置に形成された第１遮光膜と、を備える第１薄膜トランジスタと、
前記絶縁膜上に形成された結晶性シリコンを含む第２半導体膜と、前記第２半導体膜上の中央側に形成されて前記第２半導体膜のチャネル領域を覆う第２保護絶縁膜と、前記第２半導体膜の前記チャネル領域を挟む一対の端部に接続されたソース電極及びドレイン電極と、前記第２保護絶縁膜上に形成された第２ゲート電極と、前記絶縁膜下であって且つ前記第２半導体膜のチャネル領域に対応する位置に形成された第２遮光膜と、を備える第２薄膜トランジスタと、
前記第１薄膜トランジスタと前記第２薄膜トランジスタの制御によって発光する発光素子と、
を備え、
前記第１半導体膜および前記第２半導体膜の前記一対の端部は、それぞれ不純物半導体領域であり、
前記第１半導体膜および前記第２半導体膜の前記チャネル領域は、前記絶縁膜側となる第１領域と、その反対面側となる第２領域と、を有し、前記第１領域と前記第２領域の何れか一方のシリコンの結晶化度が他方に比べて高いことを特徴とする発光装置。
【請求項９】
前記第１領域のシリコンの結晶化度を前記第２領域よりも高く形成することで、
前記第２薄膜トランジスタを、前記第１薄膜トランジスタを制御するスイッチトランジスタとして機能させ、
前記第１薄膜トランジスタを、前記第２薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させることを特徴とする請求項８に記載の発光装置。
【請求項１０】
前記第２領域のシリコンの結晶化度を前記第１領域よりも高く形成することで、
前記第１薄膜トランジスタを、前記第２薄膜トランジスタを制御するスイッチトランジスタとして機能させ、
前記第２薄膜トランジスタを、前記第１薄膜トランジスタの制御に応じた電流を前記発光素子に流す駆動トランジスタとして機能させることを特徴とする請求項８に記載の発光装置。
【請求項１１】
前記第１薄膜トランジスタと前記第２薄膜トランジスタの少なくともいずれかに接続された電圧供給線と、
前記電圧供給線と重なる、前記第２ゲート電極と同じ材料からなる導電層と、
を有することを特徴とする請求項７〜１０の何れか一項に記載の発光装置。
【請求項１２】
前記第１遮光膜および前記第２遮光膜は、接地電位に設定されているグランド配線に接続されていることを特徴とする請求項７〜１１の何れか一項に記載の発光装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【公開番号】特開２０１２−６４６０４（Ｐ２０１２−６４６０４Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０５０２０（Ｐ２０１０−２０５０２０）
【出願日】平成２２年９月１４日（２０１０．９．１４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１４日（２０１０．９．１４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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