ドライバ・コンパレータ回路およびそれを用いた試験装置
【課題】双方向伝送において送信信号をキャンセルする。
【解決手段】第１抵抗Ｒ１は、その第１端子に第１電圧ＶＨ’が印加され、その第２端子が入出力端子Ｐ１と接続される。第２抵抗Ｒ２は、その第１端子に第１電圧ＶＨ’が印加される。テイル電流源１２は、所定のテイル電流Ｉａ’を生成する。電流スイッチ１０は、第２デバイス１０２に送信すべきデータＰＡＴを受け、その値に応じて第１抵抗Ｒ１の第２端子と第２抵抗Ｒ２の第２端子の一方を選択し、テイル電流源１２と結合する。分圧回路ＤＩＶ１は、第１抵抗Ｒ１の第２端子と第２抵抗Ｒ２の第２端子の間に順に直列に設けられた第３抵抗Ｒ３および第４抵抗Ｒ４を含む。負荷バランサＬＢ１は、その第１端子に第２電圧ＶＬＢが印加され、その第２端子が第２抵抗Ｒ２の第２端子と接続された第５抵抗Ｒ５を含む。
【解決手段】第１抵抗Ｒ１は、その第１端子に第１電圧ＶＨ’が印加され、その第２端子が入出力端子Ｐ１と接続される。第２抵抗Ｒ２は、その第１端子に第１電圧ＶＨ’が印加される。テイル電流源１２は、所定のテイル電流Ｉａ’を生成する。電流スイッチ１０は、第２デバイス１０２に送信すべきデータＰＡＴを受け、その値に応じて第１抵抗Ｒ１の第２端子と第２抵抗Ｒ２の第２端子の一方を選択し、テイル電流源１２と結合する。分圧回路ＤＩＶ１は、第１抵抗Ｒ１の第２端子と第２抵抗Ｒ２の第２端子の間に順に直列に設けられた第３抵抗Ｒ３および第４抵抗Ｒ４を含む。負荷バランサＬＢ１は、その第１端子に第２電圧ＶＬＢが印加され、その第２端子が第２抵抗Ｒ２の第２端子と接続された第５抵抗Ｒ５を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一の伝送線路を介して信号を出力するドライバ機能と、入力された信号のレベルを判定するコンパレータ機能を備えるドライバ・コンパレータ回路に関する。
【背景技術】
【０００２】
２つの半導体デバイス間でデータを送受信する場合、単一の伝送線路を介して双方向伝送を行う場合がある。こうした双方向インタフェースを備えるデバイスを試験する場合、被試験デバイス（ＤＵＴ）から出力される信号の振幅がしきい値電圧と比較され、その良否が判定される。
【０００３】
双方向インタフェースを有するＤＵＴを検査する試験装置について検討する。試験装置には、共通の伝送線路に接続されたトランスミッタ（ドライバ）とレシーバ（コンパレータ）が設けられる。ドライバは、ＤＵＴにテストパターンを送信し、コンパレータは、ＤＵＴから出力された信号の論理値を判定し、あるいは信号の振幅を検査する。
【０００４】
試験装置のコンパレータは、伝送線路を介してＤＵＴと接続されるとともに、試験装置側のドライバとも接続されている。したがって双方向インタフェースを備えるＤＵＴの試験装置は、そのコンパレータが隣接するドライバの出力信号の影響を受けないように配慮して設計する必要がある。
【０００５】
最も原始的には、ＤＵＴが出力した信号が伝送線路を伝搬する期間は、ドライバの出力を所定の終端電圧に固定することにより双方向伝送が実現できる。ただしこの方式では、信号の伝送方向が切り替わる際には、伝送線路の時間長だけオーバーヘッド（ラウンドトリップディレイと称される）が発生することになる。非常に長いテストパターンをＤＵＴに供給し、ＤＵＴからの信号を判定する試験装置において、ラウンドトリップディレイは、試験時間の増大という問題をもたらし、生産性を低下させる一因となりうる。
【０００６】
かかる問題は、試験装置に限らず、半導体デバイス間の双方向伝送においても同様に発生し、ラウンドトリップディレイは、伝送レートの低下の要因となる。
【０００７】
ラウンドトリップディレイの問題を解消するさまざまな手法が提案されている。たとえば特許文献１、２には、双方向通信において、自らの送信信号をキャンセルして相手側からの信号のみを受信する回路（ハイブリッド回路）が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭４７−１１７０２号公報
【特許文献２】米国特許第３，７２５，５８２号明細書
【特許文献３】特開平８−２３３５４号公報
【特許文献４】特開２００６−２３２３３号公報
【特許文献５】米国特許第６，５７３，７６４Ｂ１号明細書
【特許文献６】米国特許第７，１９０，１９４Ｂ２号明細書
【特許文献７】米国特許第６，１３３，７２５号明細書
【特許文献８】米国特許第６，７０３，８２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、双方向インタフェースを有するドライバ・コンパレータ回路の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、通信相手のデバイスとの間で伝送線路を介して信号を双方向伝送するドライバ・コンパレータ回路に関する。このドライバ・コンパレータ回路は、伝送線路に接続される入出力端子、ドライバアンプ、コンパレータに加えて、分圧回路および負荷バランサを備える。
ドライバアンプは、その第１端子に第１電圧が印加され、その第２端子が入出力端子と接続された第１抵抗と、その第１端子に第１電圧が印加された第２抵抗と、所定のテイル電流を生成するテイル電流源と、通信相手のデバイスに送信すべきデータを受け、その値に応じて第１抵抗の第２端子と第２抵抗の第２端子の一方を選択し、テイル電流源と結合する電流スイッチと、を含む。分圧回路は、第１抵抗の第２端子と第２抵抗の第２端子の間に順に直列に設けられた第３抵抗および第４抵抗を含む。負荷バランサは、その第１端子に第２電圧が印加され、その第２端子が第２抵抗の第２端子と接続された第５抵抗を含む。コンパレータは、第３、第４抵抗の接続点の電位を、所定の第１しきい値電圧と比較する。
【００１１】
この態様によれば、第１抵抗の第２端子の電圧と第２抵抗の第２端子の電圧は、逆相で遷移する。したがって、２つの電圧を第３、第４抵抗により分圧すると、ドライバアンプが通信相手のデバイスに送り出す信号成分をキャンセルすることができ、コンパレータは、通信相手のデバイスが送信した信号成分をしきい値電圧と比較できる。また、第５抵抗を設けることにより、第１抵抗の第２端子の電圧振幅と、第２抵抗の第２端子の電圧振幅をバランスさせることができる。
【００１２】
本発明の別の態様は、被試験デバイス（ＤＵＴ）との間で伝送線路を介して信号を双方向伝送し、被試験デバイスを検査する試験装置に関する。この試験装置は、被試験デバイスを通信相手とする上述のドライバ・コンパレータ回路を備える。
この態様によれば、ＤＵＴからの信号成分のみをしきい値電圧と比較することができ、ラウンドトリップディレイの影響を低減できるため、試験時間を短縮化することができる。
【００１３】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明のある態様のドライバ・コンパレータ回路によれば、自らが送信した信号をキャンセルし、通信相手のデバイスからの信号成分のみを抽出して評価できる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態に係るドライバ・コンパレータ回路の構成を示す回路図である。
【図２】図２（ａ）、（ｂ）は、図１の電流スイッチの構成例を示す回路図である。
【図３】基本となるドライバ・コンパレータ回路の構成を示す回路図である。
【図４】図４（ａ）、（ｂ）はそれぞれ、図３、図１のドライバ・コンパレータ回路のインピーダンスに関係する回路素子のみを抜き出した回路図である。
【図５】図５（ａ）、（ｂ）はそれぞれ、図３、図１のドライバ・コンパレータ回路の電圧に関係する回路素子のみを抜き出した回路図である。
【図６】図６（ａ）、（ｂ）はそれぞれ、図３、図１のドライバ・コンパレータ回路の電圧に関係する回路素子のみを抜き出した回路図である。
【図７】図７（ａ）、（ｂ）は、第２デバイスが接続されたドライバ・コンパレータ回路の一部を示す回路図である。
【図８】第１の変形例に係るドライバ・コンパレータ回路の構成を示す回路図である。
【図９】第２の変形例に係るドライバ・コンパレータ回路の構成を示す回路図である。
【図１０】図１０（ａ）、（ｂ）は、第３の変形例に係るドライバ・コンパレータ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１７】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１８】
以下で説明する実施の形態は、双方向インタフェースを有するドライバ・コンパレータ回路に関する。図１は、実施の形態に係るドライバ・コンパレータ回路１００の構成を示す回路図である。
【００１９】
ドライバ・コンパレータ回路１００は第１のデバイスのインタフェース回路であり、通信相手のデバイス（以下、第２デバイスと称する）１０２と伝送線路１０４を介して接続され、第２デバイス１０２に対して信号Ｖｄｐを出力し、あるいは第２デバイス１０２から出力される信号Ｖｕを受信する。
【００２０】
もしくは、ドライバ・コンパレータ回路１００は、自動試験装置ＡＴＥ（Automatic Test Equipment）のインタフェース回路（ピンエレクトロニクスとも称される）としての利用にも好適である。すなわち、ドライバ・コンパレータ回路１００は、第２デバイス（ＤＵＴ）に対してパターンデータを出力するとともに、ＤＵＴからの信号を受け、その振幅（レベル）を判定する。
【００２１】
第２デバイス１０２は、ドライバアンプＤＲＶ２、出力抵抗Ｒｕを備える。ドライバアンプＤＲＶ２から出力される信号Ｖｕは、伝送線路１０４を介してドライバ・コンパレータ回路１００の入出力端子Ｐ１に入力される。ドライバアンプＤＲＶ２には出力抵抗Ｒｕが設けられる。伝送線路１０４の特性インピーダンスＺｏは、第２デバイス１０２の出力抵抗Ｒｕとマッチングがとれているとの前提のもと、以下の説明を進める。
【００２２】
ドライバ・コンパレータ回路１００は、伝送線路１０４が接続される入出力端子Ｐ１を備える。さらにドライバ・コンパレータ回路１００は、ドライバアンプＤＲＶ１、負荷バランサＬＢ１、分圧回路ＤＩＶ１、コンパレータＣＭＰ１を備える。
【００２３】
ドライバアンプＤＲＶ１は、高速伝送に適したＣＭＬ（Current Mode Logic）形式のドライバであり、第１電圧源ＶＳ１、第１抵抗Ｒ１、第２抵抗Ｒ２、電流スイッチ１０、テイル電流源１２を備える。
【００２４】
第１電圧源ＶＳ１は、第１電圧ＶＨ’を生成する。第１電圧ＶＨ’は電源電圧であってもよいし、その他の任意の電圧であってもよい。
【００２５】
第１抵抗Ｒ１は、その高電位側の一端（第１端子）に第１電圧ＶＨ’が印加され、その低電位側の他端（第２端子）が入出力端子Ｐ１と接続される。第２抵抗Ｒ２は、その高電位側の一端（第１端子）に第１電圧ＶＨ’が印加される。第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値は等しく、以下ではＲａ’と記す。テイル電流源１２は、所定のテイル電流Ｉａ’を生成する。電流スイッチ１０は、第２デバイス１０２に送信すべきパターンデータＰＡＴを受け、その値に応じて第１抵抗Ｒ１の第２端子と第２抵抗Ｒ２の第２端子の一方を選択し、テイル電流源１２と結合する。
【００２６】
ドライバアンプＤＲＶ１おいて、ＰＡＴ＝１のとき、第２抵抗Ｒ２側にテイル電流Ｉａ’が流れるため、第１抵抗Ｒ１の第２端子の電圧Ｖｄｐはハイレベルに対応する電圧となり、ＰＡＴ＝０のとき、第１抵抗Ｒ１側にテイル電流Ｉａ’が流れるため、電圧Ｖｄｐはローレベルに対応する電圧となる。
【００２７】
図２（ａ）、（ｂ）は、図１の電流スイッチ１０の構成例を示す回路図である。図２（ａ）、（ｂ）の電流スイッチ１０ａ、１０ｂはそれぞれ、第１トランジスタＴｒ１、第２トランジスタＴｒ２を含む。図２（ａ）のトランジスタＴｒ１、Ｔｒ２はＮＰＮ型バイポーラトランジスタである。第１トランジスタＴｒ１の第１端子（コレクタ）は、第１抵抗Ｒ１を介して第１電圧ＶＨ’にプルアップされる。第２トランジスタＴｒ２の第１端子（コレクタ）は、第２抵抗Ｒ２を介して第１電圧ＶＨ’にプルアップされる。第１トランジスタＴｒ１と第２トランジスタＴｒ２の第２端子（エミッタ）は、共通に接続され、テイル電流Ｉａ’を供給するテイル電流源１２と接続される。第１トランジスタＴｒ１、第２トランジスタＴｒ２の制御端子（ベース）には、パターンデータＰＡＴが入力される。
【００２８】
図２（ｂ）の電流スイッチ１０ｂは、トランジスタＴｒ１、Ｔｒ２をＮチャンネルＭＯＳＦＥＴに置換した構成であり、第１端子をドレイン、第２端子をソース、制御端子をゲートと読み替えればよい。
【００２９】
ただし電流スイッチ１０の構成は図２（ａ）、（ｂ）に示す差動トランジスタ対に限定されず、トランジスタ以外のスイッチング素子を利用してもよい。
【００３０】
図１に戻る。分圧回路ＤＩＶ１は、第１抵抗Ｒ１の第２端子と、第２抵抗Ｒ２の第２端子の間に順に直列に設けられた第３抵抗Ｒ３および第４抵抗Ｒ４を含む。分圧回路ＤＩＶ１は、第１抵抗Ｒ１の第２端子の電圧Ｖｄｐと第２抵抗Ｒ２の第２端子Ｖｄｎを分圧する。第３抵抗Ｒ３、第４抵抗Ｒ４の抵抗値は等しくてもよい。以下、２つの抵抗値を、Ｒｂと記す。
【００３１】
第３抵抗Ｒ３、第４抵抗Ｒ４の抵抗値Ｒｂは任意で構わないが、第５抵抗Ｒ５の抵抗値Ｒａに比べて十分に大きく、たとえば数十倍（１０倍から１００倍）程度の大きな値とすることが好ましい。この場合、分圧回路ＤＩＶ１が、ドライバアンプＤＲＶ１の出力信号Ｖｄｐに与える影響を抑制できる。
一方、第３抵抗Ｒ３、第４抵抗Ｒ４は、コンパレータＣＭＰ１の入力容量とともにローパスフィルタを構成するため、抵抗値Ｒｂが大きすぎると、コンパレータＣＭＰ１の応答性を悪化させる。
現実的な値を例示すれば、Ｒａ＝５０Ω、Ｒｂ＝１ｋΩであってもよい。
【００３２】
負荷バランサＬＢ１は、第１抵抗Ｒ１の第２端子に接続されるインピーダンス成分を、第２抵抗Ｒ２の第２端子に接続されるインピーダンス成分とバランスさせるために設けられている。具体的には、負荷バランサＬＢ１は、第２電圧源ＶＳ２、第５抵抗Ｒ５を含む。第２電圧源ＶＳ２は、所定の第２電圧ＶＬＢを生成する。第５抵抗Ｒ５の高電位側の一端（第１端子）には、第２電圧ＶＬＢが印加され、その低電位側の他端（第２端子）は、第２抵抗Ｒ２の第２端子と接続される。
【００３３】
たとえば、第２電圧ＶＬＢは任意の固定電圧で構わないが、第２デバイス１０２が出力する電圧の平均値付近とすることが望ましい。この場合、ドライバアンプＤＲＶ１の差動電圧成分Ｖｄｐ、Ｖｄｎを良好にバランスさせることができる。
【００３４】
コンパレータＣＭＰ１は、分圧回路ＤＩＶ１の出力電圧、つまり第３抵抗Ｒ３、第４抵抗Ｒ４の接続点の電圧Ｖｃを、所定の第１しきい値電圧ＶＯＨ’と比較する。
【００３５】
以上がドライバ・コンパレータ回路１００の基本的な構成である。次に、ドライバ・コンパレータ回路１００の動作を説明する。
【００３６】
第１抵抗Ｒ１の第２端子の電圧Ｖｄｐと第２抵抗Ｒ２の第２端子の電圧Ｖｄｎは、パターンデータＰＡＴに応じて逆相で遷移する。分圧回路ＤＩＶ１の出力電圧Ｖｃに着目すると、２つの電圧ＶｄｐとＶｄｎを分圧した電圧であるから、パターンデータＰＡＴに応じて変動する成分は部分的に、あるいは完全にキャンセルされる。コンパレータＣＭＰ１は、ドライバアンプＤＲＶ１が第２デバイス１０２に対して送信した信号成分の影響から部分的にあるいは完全にフリーな状態で、第２デバイス１０２が送信した信号成分を、しきい値電圧ＶＯＨ’と比較することができる。
【００３７】
もし負荷バランサＬＢ１が無ければ、電圧Ｖｄｎの振幅が電圧Ｖｄｐの振幅の２倍程度となるため、分圧回路ＤＩＶ１で分圧したとしても、ドライバアンプＤＲＶ１が送り出す信号成分をキャンセルできなくなる。負荷バランサＬＢ１を設けることにより、差動電圧ＶｄｐとＶｄｎの振幅を揃えることが可能となる。
【００３８】
図１のドライバ・コンパレータ回路１００の利点は、図３のドライバ・コンパレータ回路３００との対比によって明確となる。図３は、基本となるドライバ・コンパレータ回路３００の構成を示す回路図である。図３のドライバ・コンパレータ回路３００は、図１のドライバ・コンパレータ回路１００から分圧回路ＤＩＶ１および負荷バランサＬＢ１を省略した構成となっている。
【００３９】
図３のドライバ・コンパレータ回路３００の振る舞いについて説明する。ここではドライバ・コンパレータ回路３００、第２デバイス１０２、伝送線路１０４は、インピーダンス整合がとれているものとする。つまり、
Ｒａ＝Ｚｏ＝Ｒｕ …（Ａ）
が成り立っている。
【００４０】
図３のドライバ・コンパレータ回路３００において、コンパレータＣＭＰ１の入力電圧Ｖｄは、伝送線路１０４による遅延時間を無視すれば、式（１ａ）で与えられる。式（１ａ）に、式（Ａ）を適用すると、式（１ｂ）を得る。
【数１】
【００４１】
コンパレータＣＭＰ１は、電圧Ｖｄをしきい値電圧ＶＯＨと比較し、
Ｖｄ＞ＶＯＨのとき、ＳＨ＝ローレベル
Ｖｄ＜ＶＯＨのとき、ＳＨ＝ハイレベル
となる判定信号ＳＨを生成する。式（１ｂ）から明らかなように、コンパレータＣＭＰ１に入力される電圧Ｖｄは、ドライバが出力するパターンデータＰＡＴと、第２デバイス１０２の出力電圧Ｖｕの合成となる。
【００４２】
このことは、第２デバイス１０２の信号の出力中において、ドライバアンプＤＲＶ１から信号を出力すると、コンパレータＣＭＰ１におけるハイレベルとローレベルの判定結果に影響を及ぼすことを意味する。
これに対して、図１のドライバ・コンパレータ回路１００によれば、詳しくは後述するようにコンパレータＣＭＰ１に入力される電圧Ｖｃに与えるパターンデータＰＡＴの影響を低減し、あるいは無くすことができる。
【００４３】
以下、ドライバ・コンパレータ回路１００の各電圧や抵抗値の設計手法について説明する。設計の指針は、図１のドライバ・コンパレータ回路１００の特性を、図３のドライバ・コンパレータ回路３００の特性と一致させることである。
【００４４】
（第１条件）
第１条件は、図１のドライバ・コンパレータ回路１００の入出力端子Ｐ１から、その内部を望んだインピーダンスＺ１が、図３のドライバ・コンパレータ回路３００の入出力端子Ｐ１からその内部を望んだインピーダンスＺ２と等しいことである。
【００４５】
図４（ａ）、（ｂ）はそれぞれ、図３のドライバ・コンパレータ回路３００および図１のドライバ・コンパレータ回路１００のインピーダンスに関係する回路素子のみを抜き出した回路図である。
【００４６】
２つのインピーダンスＺ１とＺ２が等しくなるためには、
Ｒａ＝Ｒａ’／／（２×Ｒｂ＋Ｒａ／／Ｒａ’） …（２）
が成り立たなければならない。ここで「／／」は、並列抵抗の合成抵抗値を意味する。つまり、「／／」は、
Ａ／／Ｂ＝Ａ×Ｂ／（Ａ＋Ｂ）
なる演算子と捉えることができる。また、この演算子には、結合則
Ａ／／（Ｂ／／Ｃ）＝（Ａ／／Ｂ）／／Ｃ
が成り立つ。
【００４７】
式（２）を、Ｒａ’について解くと、式（３）を得る。
【数２】
【００４８】
ドライバ・コンパレータ回路３００の第１抵抗Ｒ１の抵抗値Ｒａおよびドライバ・コンパレータ回路１００の第５抵抗Ｒ５の抵抗値Ｒａは、いずれも伝送線路１０４の特性インピーダンスと等しくなければならない。したがって、分圧回路ＤＩＶ１の抵抗値Ｒｂが決まれば、第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値Ｒａ’を決定することができる。あるいは、Ｒａ’を先に決めて、式（３）を満たすようにＲｂを決めてもよい。
【００４９】
式（３）を満たすとき、ドライバ・コンパレータ回路１００、第２デバイス１０２、伝送線路１０４のインピーダンス整合をとることができ、信号の反射を抑えることができる。
【００５０】
（第２条件）
第２条件は、図３のドライバ・コンパレータ回路３００の入出力端子Ｐ１から出力される信号Ｖｄの電圧レベルが、図１のドライバ・コンパレータ回路１００の入出力端子Ｐ１から出力される信号Ｖｄｐの電圧レベルと等しいことである。
【００５１】
図５（ａ）、（ｂ）はそれぞれ、図３のドライバ・コンパレータ回路３００の電圧Ｖｄおよび図１のドライバ・コンパレータ回路１００の電圧Ｖｄｐに関係する回路素子のみを抜き出した回路図である。図５（ａ）、（ｂ）はＰＡＴ＝０の状態を示す。
【００５２】
図５（ａ）から、式（４）を得る。また図５（ｂ）から、式（５）を得る。
【数３】
【００５３】
図５（ａ）と図５（ｂ）が等価であるためには、Ｖｄ＝Ｖｄｐが成り立てばよい。式（５）を利用して方程式を立てると、式（６）を得る。
【数４】
【００５４】
続いて、ＰＡＴ＝１の場合を考える。図６（ａ）、（ｂ）はそれぞれ、図３のドライバ・コンパレータ回路３００の電圧Ｖｄおよび図１のドライバ・コンパレータ回路１００の電圧Ｖｄｐに関係する回路素子のみを抜き出した回路図である。
【００５５】
図６（ａ）から、式（７）を、図６（ｂ）から、式（８ａ）、（８ｂ）を得る。
【数５】
【００５６】
図６（ａ）と図６（ｂ）が等価であるためには、Ｖｄ＝Ｖｄｐが成り立てばよく、式（７）と式（８）を利用して方程式を立てると、式（９）を得る。
【数６】
【００５７】
式（６）および式（９）を連立させて解くと、式（１０）、（１１）を得る。
【数７】
【００５８】
図１のドライバ・コンパレータ回路１００において、第１電圧ＶＨ’およびテイル電流Ｉａ’が、式（１０）、（１１）を満たすとき、図１のドライバ・コンパレータ回路１００、図３のドライバ・コンパレータ回路３００と同じ振幅の信号Ｖｄｐを発生することができる。言い換えれば、第２デバイス１０２から見た場合に、ドライバ・コンパレータ回路１００とドライバ・コンパレータ回路３００は見分けが付かなくなる。
【００５９】
続いて、コンパレータＣＭＰ１の入力電圧Ｖｃについて検討する。図７（ａ）は、第２デバイス１０２が接続されたドライバ・コンパレータ回路１００の一部を示す回路図である。図７（ｂ）は、図７（ａ）のドライバ・コンパレータ回路１００’の変形である。図７（ｂ）において、
Ｒａ＝Ｒｕ
とおいて回路網を解くと、コンパレータＣＭＰ１の入力電圧Ｖｃは、式（１２）のように求まる。
【数８】
【００６０】
式（１２）で表される電圧Ｖｃには、ＰＡＴの項が含まれていない。つまり、ドライバアンプＤＲＶ１の出力信号が、コンパレータＣＭＰ１におけるレベル判定に影響を及ぼさないことが裏付けられている。
【００６１】
式（１２）中の、Ｖｕを、ＶＯＨに置き換えれば、図１におけるしきい値電圧ＶＯＨ’を、式（１３）のように決定することができる。
【数９】
【００６２】
本実施の形態に係るドライバ・コンパレータ回路１００の構成および動作を説明した。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６３】
（第１の変形例）
図８は、第１の変形例に係るドライバ・コンパレータ回路１００ａの構成を示す回路図である。この変形例において、第２電圧ＶＬＢは、第１電圧ＶＨ’と等しく、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３それぞれの第１端子は、共通の電圧源ＶＳ１から電圧ＶＨ’を受ける。この変形例によれば、第２電圧源ＶＳ２を省略できる。
また、この変形例において、各パラメータが満たすべき関係式は、上述した図１のドライバ・コンパレータ回路１００で得られた関係式に、束縛条件ＶＬＢ＝ＶＨ’を加えたものとなる。
【００６４】
（第２の変形例）
図９は、第２の変形例に係るドライバ・コンパレータ回路１００ｂの構成を示す回路図である。この変形例では、図１のドライバ・コンパレータ回路１００に加えて、コンパレータＣＭＰ１の入力電圧Ｖｃをレベルシフトするレベルシフト回路ＬＳ１が設けられている。
【００６５】
レベルシフト回路ＬＳ１は、第６抵抗Ｒ６および第３電圧源ＶＳ３を備える。第３電圧源ＶＳ３は、所定の第３電圧Ｖｃｓを生成する。第６抵抗Ｒ６の一端（第１端子）は、第３抵抗Ｒ３および第４抵抗Ｒ４の接続点（すなわち、コンパレータＣＭＰ１の入力端子）と接続され、その他端（第２端子）に、第３電圧Ｖｃｓが印加される。第６抵抗Ｒ６の抵抗値をＲｃと記す。
【００６６】
レベルシフト回路ＬＳ１によって、コンパレータＣＭＰ１の入力電圧Ｖｃはレベルシフトされる。許容入力電圧範囲が狭いコンパレータＣＭＰ１を用いる場合、レベルシフト回路ＬＳ１を設けることにより、コンパレータＣＭＰ１の入力電圧Ｖｃを適切な値にすることができる。
【００６７】
図９の変形例に第１条件を適用すると、式（１４）を得る。
Ｒａ’／／｛（Ｒａ’／／Ｒａ＋Ｒｂ）／／Ｒｃ＋Ｒｂ）｝＝Ｒａ …（１４）
式（１４）をＲａ’について解くと、式（１５）を得る。式（１５）が、図９のドライバ・コンパレータ回路１００ｂにおいて、各抵抗の抵抗値が満たすべき関係式である。
【数１０】
【００６８】
図９の変形例に第２条件を適用すると式（１６）、（１７）を得る。
【数１１】
【数１２】
【数１３】
【００６９】
以上の式と、式（１０）、式（１１）を用いれば、ＶＨ’およびＩａ’を求めることができる。また式（１２）を利用すれば、式（１８）を得る。
【数１４】
【００７０】
式（１８）において、ＶｕをＶＯＨに置き換えれば、しきい値電圧ＶＯＨ’を得る。
【００７１】
（第３の変形例）
図１０（ａ）、（ｂ）は、第３の変形例に係るドライバ・コンパレータ回路１００ｃの構成を示す回路図である。図１０（ａ）において、第１電圧源ＶＳ１と第１抵抗Ｒ１を含む終端回路２０ａ、第１電圧源ＶＳ１と第２抵抗Ｒ２を含む終端回路２０ｂおよび負荷バランサＬＢ１の終端回路２０ｃの少なくともひとつは、図１０（ｂ）で示す終端回路２０の構成を有している。
【００７２】
図１０（ｂ）に示すように終端回路２０は、それぞれの出力端子が共通に接続されているテブナン終端回路２２と、Ｒ−２Ｒ終端回路２４を含む。
【００７３】
終端回路２０は、（Ｋ＋Ｌ）ビット（Ｋ、Ｌは自然数）のデジタルの制御データＢに応じて制御される。制御データＢの上位Ｋビットは、テブナン終端回路２２に割り当てられ、下位ＬビットはＲ−２Ｒ終端回路２４に割り当てられる。図１０では、Ｋ＝４、Ｌ＝３の場合が示されている。
【００７４】
テブナン終端回路２２は、Σｉ＝１：Ｋ２ｉ−１＝２Ｋ−１個の並列接続された、バッファＢＵＦおよび抵抗Ｒのペアを含む。Σｉ＝１：Ｋは、変数ｉを１からＫまでインクリメントしながら加算することを示す。バッファと抵抗のペアは、Ｋ個にグループ化されており、同じグループに属するペアは、入力端子と出力端子が共通に接続されている。また、ｉ番目（１≦ｉ≦Ｋ）のグループは、２ｉ−１個のペアを含み、ｉ番目のグループには、制御データの下位第（ｉ＋Ｌ）ビット目のＢ［ｉ＋Ｌ］が入力される。すべてのペアの出力端子は共通に接続される。
【００７５】
Ｒ−２Ｒ終端回路２４は、（Ｌ＋１）段のＲ−２Ｒ型ネットワークおよび、各段の抵抗Ｒの一端に電圧を与える（Ｌ＋１）個のバッファと、を含む。各バッファには、出力端子に近いものから順に、制御データＢの下位Ｌビットが割り当てられており、出力端子から最も遠いバッファには、固定電位（たとえば接地電位）が入力されている。
【００７６】
図１０の変形例によれば、制御データの各ビットＢ［６：０］の値に応じて、図１等における第１電圧ＶＨ’、第２電圧ＬＢ、図９における第３電圧Ｖｃｓを好適に制御することができる。
【００７７】
また、図１０の変形例において、テブナン終端回路２２の出力端子からその内部を見たインピーダンスは、Ｒ／（２Ｋ−１）である。またＲ−２Ｒ終端回路２４の出力端子からその内部を見たインピーダンスは、Ｒである。
終端回路２０の出力端子からその内部を見たインピーダンスは、テブナン終端回路２２とＲ−２Ｒ終端回路２４の合成で与えられ、Ｒ／２Ｋとなる。したがって、この合成インピーダンスが、抵抗値Ｒａ’、ＲａあるいはＲｃと等しくなるように、抵抗Ｒ、Ｒ／２の値を決定すればよい。
【００７８】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００７９】
１００，３００…ドライバ・コンパレータ回路、１０２…第２デバイス、１０４…伝送線路、Ｐ１…入出力端子、ＤＲＶ１…ドライバアンプ、ＣＭＰ１…コンパレータ、ＤＩＶ１…分圧回路、ＬＢ１…負荷バランサ、１０…電流スイッチ、１２…テイル電流源、ＶＳ１…第１電圧源、ＶＳ２…第２電圧源、ＶＳ３…第３電圧源、ＬＳ１…レベルシフト回路、２０…終端回路、２２…テブナン終端回路、２４…Ｒ−２Ｒ終端回路、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗、Ｒ６…第６抵抗。
【技術分野】
【０００１】
本発明は、単一の伝送線路を介して信号を出力するドライバ機能と、入力された信号のレベルを判定するコンパレータ機能を備えるドライバ・コンパレータ回路に関する。
【背景技術】
【０００２】
２つの半導体デバイス間でデータを送受信する場合、単一の伝送線路を介して双方向伝送を行う場合がある。こうした双方向インタフェースを備えるデバイスを試験する場合、被試験デバイス（ＤＵＴ）から出力される信号の振幅がしきい値電圧と比較され、その良否が判定される。
【０００３】
双方向インタフェースを有するＤＵＴを検査する試験装置について検討する。試験装置には、共通の伝送線路に接続されたトランスミッタ（ドライバ）とレシーバ（コンパレータ）が設けられる。ドライバは、ＤＵＴにテストパターンを送信し、コンパレータは、ＤＵＴから出力された信号の論理値を判定し、あるいは信号の振幅を検査する。
【０００４】
試験装置のコンパレータは、伝送線路を介してＤＵＴと接続されるとともに、試験装置側のドライバとも接続されている。したがって双方向インタフェースを備えるＤＵＴの試験装置は、そのコンパレータが隣接するドライバの出力信号の影響を受けないように配慮して設計する必要がある。
【０００５】
最も原始的には、ＤＵＴが出力した信号が伝送線路を伝搬する期間は、ドライバの出力を所定の終端電圧に固定することにより双方向伝送が実現できる。ただしこの方式では、信号の伝送方向が切り替わる際には、伝送線路の時間長だけオーバーヘッド（ラウンドトリップディレイと称される）が発生することになる。非常に長いテストパターンをＤＵＴに供給し、ＤＵＴからの信号を判定する試験装置において、ラウンドトリップディレイは、試験時間の増大という問題をもたらし、生産性を低下させる一因となりうる。
【０００６】
かかる問題は、試験装置に限らず、半導体デバイス間の双方向伝送においても同様に発生し、ラウンドトリップディレイは、伝送レートの低下の要因となる。
【０００７】
ラウンドトリップディレイの問題を解消するさまざまな手法が提案されている。たとえば特許文献１、２には、双方向通信において、自らの送信信号をキャンセルして相手側からの信号のみを受信する回路（ハイブリッド回路）が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭４７−１１７０２号公報
【特許文献２】米国特許第３，７２５，５８２号明細書
【特許文献３】特開平８−２３３５４号公報
【特許文献４】特開２００６−２３２３３号公報
【特許文献５】米国特許第６，５７３，７６４Ｂ１号明細書
【特許文献６】米国特許第７，１９０，１９４Ｂ２号明細書
【特許文献７】米国特許第６，１３３，７２５号明細書
【特許文献８】米国特許第６，７０３，８２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、双方向インタフェースを有するドライバ・コンパレータ回路の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、通信相手のデバイスとの間で伝送線路を介して信号を双方向伝送するドライバ・コンパレータ回路に関する。このドライバ・コンパレータ回路は、伝送線路に接続される入出力端子、ドライバアンプ、コンパレータに加えて、分圧回路および負荷バランサを備える。
ドライバアンプは、その第１端子に第１電圧が印加され、その第２端子が入出力端子と接続された第１抵抗と、その第１端子に第１電圧が印加された第２抵抗と、所定のテイル電流を生成するテイル電流源と、通信相手のデバイスに送信すべきデータを受け、その値に応じて第１抵抗の第２端子と第２抵抗の第２端子の一方を選択し、テイル電流源と結合する電流スイッチと、を含む。分圧回路は、第１抵抗の第２端子と第２抵抗の第２端子の間に順に直列に設けられた第３抵抗および第４抵抗を含む。負荷バランサは、その第１端子に第２電圧が印加され、その第２端子が第２抵抗の第２端子と接続された第５抵抗を含む。コンパレータは、第３、第４抵抗の接続点の電位を、所定の第１しきい値電圧と比較する。
【００１１】
この態様によれば、第１抵抗の第２端子の電圧と第２抵抗の第２端子の電圧は、逆相で遷移する。したがって、２つの電圧を第３、第４抵抗により分圧すると、ドライバアンプが通信相手のデバイスに送り出す信号成分をキャンセルすることができ、コンパレータは、通信相手のデバイスが送信した信号成分をしきい値電圧と比較できる。また、第５抵抗を設けることにより、第１抵抗の第２端子の電圧振幅と、第２抵抗の第２端子の電圧振幅をバランスさせることができる。
【００１２】
本発明の別の態様は、被試験デバイス（ＤＵＴ）との間で伝送線路を介して信号を双方向伝送し、被試験デバイスを検査する試験装置に関する。この試験装置は、被試験デバイスを通信相手とする上述のドライバ・コンパレータ回路を備える。
この態様によれば、ＤＵＴからの信号成分のみをしきい値電圧と比較することができ、ラウンドトリップディレイの影響を低減できるため、試験時間を短縮化することができる。
【００１３】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明のある態様のドライバ・コンパレータ回路によれば、自らが送信した信号をキャンセルし、通信相手のデバイスからの信号成分のみを抽出して評価できる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態に係るドライバ・コンパレータ回路の構成を示す回路図である。
【図２】図２（ａ）、（ｂ）は、図１の電流スイッチの構成例を示す回路図である。
【図３】基本となるドライバ・コンパレータ回路の構成を示す回路図である。
【図４】図４（ａ）、（ｂ）はそれぞれ、図３、図１のドライバ・コンパレータ回路のインピーダンスに関係する回路素子のみを抜き出した回路図である。
【図５】図５（ａ）、（ｂ）はそれぞれ、図３、図１のドライバ・コンパレータ回路の電圧に関係する回路素子のみを抜き出した回路図である。
【図６】図６（ａ）、（ｂ）はそれぞれ、図３、図１のドライバ・コンパレータ回路の電圧に関係する回路素子のみを抜き出した回路図である。
【図７】図７（ａ）、（ｂ）は、第２デバイスが接続されたドライバ・コンパレータ回路の一部を示す回路図である。
【図８】第１の変形例に係るドライバ・コンパレータ回路の構成を示す回路図である。
【図９】第２の変形例に係るドライバ・コンパレータ回路の構成を示す回路図である。
【図１０】図１０（ａ）、（ｂ）は、第３の変形例に係るドライバ・コンパレータ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１７】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１８】
以下で説明する実施の形態は、双方向インタフェースを有するドライバ・コンパレータ回路に関する。図１は、実施の形態に係るドライバ・コンパレータ回路１００の構成を示す回路図である。
【００１９】
ドライバ・コンパレータ回路１００は第１のデバイスのインタフェース回路であり、通信相手のデバイス（以下、第２デバイスと称する）１０２と伝送線路１０４を介して接続され、第２デバイス１０２に対して信号Ｖｄｐを出力し、あるいは第２デバイス１０２から出力される信号Ｖｕを受信する。
【００２０】
もしくは、ドライバ・コンパレータ回路１００は、自動試験装置ＡＴＥ（Automatic Test Equipment）のインタフェース回路（ピンエレクトロニクスとも称される）としての利用にも好適である。すなわち、ドライバ・コンパレータ回路１００は、第２デバイス（ＤＵＴ）に対してパターンデータを出力するとともに、ＤＵＴからの信号を受け、その振幅（レベル）を判定する。
【００２１】
第２デバイス１０２は、ドライバアンプＤＲＶ２、出力抵抗Ｒｕを備える。ドライバアンプＤＲＶ２から出力される信号Ｖｕは、伝送線路１０４を介してドライバ・コンパレータ回路１００の入出力端子Ｐ１に入力される。ドライバアンプＤＲＶ２には出力抵抗Ｒｕが設けられる。伝送線路１０４の特性インピーダンスＺｏは、第２デバイス１０２の出力抵抗Ｒｕとマッチングがとれているとの前提のもと、以下の説明を進める。
【００２２】
ドライバ・コンパレータ回路１００は、伝送線路１０４が接続される入出力端子Ｐ１を備える。さらにドライバ・コンパレータ回路１００は、ドライバアンプＤＲＶ１、負荷バランサＬＢ１、分圧回路ＤＩＶ１、コンパレータＣＭＰ１を備える。
【００２３】
ドライバアンプＤＲＶ１は、高速伝送に適したＣＭＬ（Current Mode Logic）形式のドライバであり、第１電圧源ＶＳ１、第１抵抗Ｒ１、第２抵抗Ｒ２、電流スイッチ１０、テイル電流源１２を備える。
【００２４】
第１電圧源ＶＳ１は、第１電圧ＶＨ’を生成する。第１電圧ＶＨ’は電源電圧であってもよいし、その他の任意の電圧であってもよい。
【００２５】
第１抵抗Ｒ１は、その高電位側の一端（第１端子）に第１電圧ＶＨ’が印加され、その低電位側の他端（第２端子）が入出力端子Ｐ１と接続される。第２抵抗Ｒ２は、その高電位側の一端（第１端子）に第１電圧ＶＨ’が印加される。第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値は等しく、以下ではＲａ’と記す。テイル電流源１２は、所定のテイル電流Ｉａ’を生成する。電流スイッチ１０は、第２デバイス１０２に送信すべきパターンデータＰＡＴを受け、その値に応じて第１抵抗Ｒ１の第２端子と第２抵抗Ｒ２の第２端子の一方を選択し、テイル電流源１２と結合する。
【００２６】
ドライバアンプＤＲＶ１おいて、ＰＡＴ＝１のとき、第２抵抗Ｒ２側にテイル電流Ｉａ’が流れるため、第１抵抗Ｒ１の第２端子の電圧Ｖｄｐはハイレベルに対応する電圧となり、ＰＡＴ＝０のとき、第１抵抗Ｒ１側にテイル電流Ｉａ’が流れるため、電圧Ｖｄｐはローレベルに対応する電圧となる。
【００２７】
図２（ａ）、（ｂ）は、図１の電流スイッチ１０の構成例を示す回路図である。図２（ａ）、（ｂ）の電流スイッチ１０ａ、１０ｂはそれぞれ、第１トランジスタＴｒ１、第２トランジスタＴｒ２を含む。図２（ａ）のトランジスタＴｒ１、Ｔｒ２はＮＰＮ型バイポーラトランジスタである。第１トランジスタＴｒ１の第１端子（コレクタ）は、第１抵抗Ｒ１を介して第１電圧ＶＨ’にプルアップされる。第２トランジスタＴｒ２の第１端子（コレクタ）は、第２抵抗Ｒ２を介して第１電圧ＶＨ’にプルアップされる。第１トランジスタＴｒ１と第２トランジスタＴｒ２の第２端子（エミッタ）は、共通に接続され、テイル電流Ｉａ’を供給するテイル電流源１２と接続される。第１トランジスタＴｒ１、第２トランジスタＴｒ２の制御端子（ベース）には、パターンデータＰＡＴが入力される。
【００２８】
図２（ｂ）の電流スイッチ１０ｂは、トランジスタＴｒ１、Ｔｒ２をＮチャンネルＭＯＳＦＥＴに置換した構成であり、第１端子をドレイン、第２端子をソース、制御端子をゲートと読み替えればよい。
【００２９】
ただし電流スイッチ１０の構成は図２（ａ）、（ｂ）に示す差動トランジスタ対に限定されず、トランジスタ以外のスイッチング素子を利用してもよい。
【００３０】
図１に戻る。分圧回路ＤＩＶ１は、第１抵抗Ｒ１の第２端子と、第２抵抗Ｒ２の第２端子の間に順に直列に設けられた第３抵抗Ｒ３および第４抵抗Ｒ４を含む。分圧回路ＤＩＶ１は、第１抵抗Ｒ１の第２端子の電圧Ｖｄｐと第２抵抗Ｒ２の第２端子Ｖｄｎを分圧する。第３抵抗Ｒ３、第４抵抗Ｒ４の抵抗値は等しくてもよい。以下、２つの抵抗値を、Ｒｂと記す。
【００３１】
第３抵抗Ｒ３、第４抵抗Ｒ４の抵抗値Ｒｂは任意で構わないが、第５抵抗Ｒ５の抵抗値Ｒａに比べて十分に大きく、たとえば数十倍（１０倍から１００倍）程度の大きな値とすることが好ましい。この場合、分圧回路ＤＩＶ１が、ドライバアンプＤＲＶ１の出力信号Ｖｄｐに与える影響を抑制できる。
一方、第３抵抗Ｒ３、第４抵抗Ｒ４は、コンパレータＣＭＰ１の入力容量とともにローパスフィルタを構成するため、抵抗値Ｒｂが大きすぎると、コンパレータＣＭＰ１の応答性を悪化させる。
現実的な値を例示すれば、Ｒａ＝５０Ω、Ｒｂ＝１ｋΩであってもよい。
【００３２】
負荷バランサＬＢ１は、第１抵抗Ｒ１の第２端子に接続されるインピーダンス成分を、第２抵抗Ｒ２の第２端子に接続されるインピーダンス成分とバランスさせるために設けられている。具体的には、負荷バランサＬＢ１は、第２電圧源ＶＳ２、第５抵抗Ｒ５を含む。第２電圧源ＶＳ２は、所定の第２電圧ＶＬＢを生成する。第５抵抗Ｒ５の高電位側の一端（第１端子）には、第２電圧ＶＬＢが印加され、その低電位側の他端（第２端子）は、第２抵抗Ｒ２の第２端子と接続される。
【００３３】
たとえば、第２電圧ＶＬＢは任意の固定電圧で構わないが、第２デバイス１０２が出力する電圧の平均値付近とすることが望ましい。この場合、ドライバアンプＤＲＶ１の差動電圧成分Ｖｄｐ、Ｖｄｎを良好にバランスさせることができる。
【００３４】
コンパレータＣＭＰ１は、分圧回路ＤＩＶ１の出力電圧、つまり第３抵抗Ｒ３、第４抵抗Ｒ４の接続点の電圧Ｖｃを、所定の第１しきい値電圧ＶＯＨ’と比較する。
【００３５】
以上がドライバ・コンパレータ回路１００の基本的な構成である。次に、ドライバ・コンパレータ回路１００の動作を説明する。
【００３６】
第１抵抗Ｒ１の第２端子の電圧Ｖｄｐと第２抵抗Ｒ２の第２端子の電圧Ｖｄｎは、パターンデータＰＡＴに応じて逆相で遷移する。分圧回路ＤＩＶ１の出力電圧Ｖｃに着目すると、２つの電圧ＶｄｐとＶｄｎを分圧した電圧であるから、パターンデータＰＡＴに応じて変動する成分は部分的に、あるいは完全にキャンセルされる。コンパレータＣＭＰ１は、ドライバアンプＤＲＶ１が第２デバイス１０２に対して送信した信号成分の影響から部分的にあるいは完全にフリーな状態で、第２デバイス１０２が送信した信号成分を、しきい値電圧ＶＯＨ’と比較することができる。
【００３７】
もし負荷バランサＬＢ１が無ければ、電圧Ｖｄｎの振幅が電圧Ｖｄｐの振幅の２倍程度となるため、分圧回路ＤＩＶ１で分圧したとしても、ドライバアンプＤＲＶ１が送り出す信号成分をキャンセルできなくなる。負荷バランサＬＢ１を設けることにより、差動電圧ＶｄｐとＶｄｎの振幅を揃えることが可能となる。
【００３８】
図１のドライバ・コンパレータ回路１００の利点は、図３のドライバ・コンパレータ回路３００との対比によって明確となる。図３は、基本となるドライバ・コンパレータ回路３００の構成を示す回路図である。図３のドライバ・コンパレータ回路３００は、図１のドライバ・コンパレータ回路１００から分圧回路ＤＩＶ１および負荷バランサＬＢ１を省略した構成となっている。
【００３９】
図３のドライバ・コンパレータ回路３００の振る舞いについて説明する。ここではドライバ・コンパレータ回路３００、第２デバイス１０２、伝送線路１０４は、インピーダンス整合がとれているものとする。つまり、
Ｒａ＝Ｚｏ＝Ｒｕ …（Ａ）
が成り立っている。
【００４０】
図３のドライバ・コンパレータ回路３００において、コンパレータＣＭＰ１の入力電圧Ｖｄは、伝送線路１０４による遅延時間を無視すれば、式（１ａ）で与えられる。式（１ａ）に、式（Ａ）を適用すると、式（１ｂ）を得る。
【数１】
【００４１】
コンパレータＣＭＰ１は、電圧Ｖｄをしきい値電圧ＶＯＨと比較し、
Ｖｄ＞ＶＯＨのとき、ＳＨ＝ローレベル
Ｖｄ＜ＶＯＨのとき、ＳＨ＝ハイレベル
となる判定信号ＳＨを生成する。式（１ｂ）から明らかなように、コンパレータＣＭＰ１に入力される電圧Ｖｄは、ドライバが出力するパターンデータＰＡＴと、第２デバイス１０２の出力電圧Ｖｕの合成となる。
【００４２】
このことは、第２デバイス１０２の信号の出力中において、ドライバアンプＤＲＶ１から信号を出力すると、コンパレータＣＭＰ１におけるハイレベルとローレベルの判定結果に影響を及ぼすことを意味する。
これに対して、図１のドライバ・コンパレータ回路１００によれば、詳しくは後述するようにコンパレータＣＭＰ１に入力される電圧Ｖｃに与えるパターンデータＰＡＴの影響を低減し、あるいは無くすことができる。
【００４３】
以下、ドライバ・コンパレータ回路１００の各電圧や抵抗値の設計手法について説明する。設計の指針は、図１のドライバ・コンパレータ回路１００の特性を、図３のドライバ・コンパレータ回路３００の特性と一致させることである。
【００４４】
（第１条件）
第１条件は、図１のドライバ・コンパレータ回路１００の入出力端子Ｐ１から、その内部を望んだインピーダンスＺ１が、図３のドライバ・コンパレータ回路３００の入出力端子Ｐ１からその内部を望んだインピーダンスＺ２と等しいことである。
【００４５】
図４（ａ）、（ｂ）はそれぞれ、図３のドライバ・コンパレータ回路３００および図１のドライバ・コンパレータ回路１００のインピーダンスに関係する回路素子のみを抜き出した回路図である。
【００４６】
２つのインピーダンスＺ１とＺ２が等しくなるためには、
Ｒａ＝Ｒａ’／／（２×Ｒｂ＋Ｒａ／／Ｒａ’） …（２）
が成り立たなければならない。ここで「／／」は、並列抵抗の合成抵抗値を意味する。つまり、「／／」は、
Ａ／／Ｂ＝Ａ×Ｂ／（Ａ＋Ｂ）
なる演算子と捉えることができる。また、この演算子には、結合則
Ａ／／（Ｂ／／Ｃ）＝（Ａ／／Ｂ）／／Ｃ
が成り立つ。
【００４７】
式（２）を、Ｒａ’について解くと、式（３）を得る。
【数２】
【００４８】
ドライバ・コンパレータ回路３００の第１抵抗Ｒ１の抵抗値Ｒａおよびドライバ・コンパレータ回路１００の第５抵抗Ｒ５の抵抗値Ｒａは、いずれも伝送線路１０４の特性インピーダンスと等しくなければならない。したがって、分圧回路ＤＩＶ１の抵抗値Ｒｂが決まれば、第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値Ｒａ’を決定することができる。あるいは、Ｒａ’を先に決めて、式（３）を満たすようにＲｂを決めてもよい。
【００４９】
式（３）を満たすとき、ドライバ・コンパレータ回路１００、第２デバイス１０２、伝送線路１０４のインピーダンス整合をとることができ、信号の反射を抑えることができる。
【００５０】
（第２条件）
第２条件は、図３のドライバ・コンパレータ回路３００の入出力端子Ｐ１から出力される信号Ｖｄの電圧レベルが、図１のドライバ・コンパレータ回路１００の入出力端子Ｐ１から出力される信号Ｖｄｐの電圧レベルと等しいことである。
【００５１】
図５（ａ）、（ｂ）はそれぞれ、図３のドライバ・コンパレータ回路３００の電圧Ｖｄおよび図１のドライバ・コンパレータ回路１００の電圧Ｖｄｐに関係する回路素子のみを抜き出した回路図である。図５（ａ）、（ｂ）はＰＡＴ＝０の状態を示す。
【００５２】
図５（ａ）から、式（４）を得る。また図５（ｂ）から、式（５）を得る。
【数３】
【００５３】
図５（ａ）と図５（ｂ）が等価であるためには、Ｖｄ＝Ｖｄｐが成り立てばよい。式（５）を利用して方程式を立てると、式（６）を得る。
【数４】
【００５４】
続いて、ＰＡＴ＝１の場合を考える。図６（ａ）、（ｂ）はそれぞれ、図３のドライバ・コンパレータ回路３００の電圧Ｖｄおよび図１のドライバ・コンパレータ回路１００の電圧Ｖｄｐに関係する回路素子のみを抜き出した回路図である。
【００５５】
図６（ａ）から、式（７）を、図６（ｂ）から、式（８ａ）、（８ｂ）を得る。
【数５】
【００５６】
図６（ａ）と図６（ｂ）が等価であるためには、Ｖｄ＝Ｖｄｐが成り立てばよく、式（７）と式（８）を利用して方程式を立てると、式（９）を得る。
【数６】
【００５７】
式（６）および式（９）を連立させて解くと、式（１０）、（１１）を得る。
【数７】
【００５８】
図１のドライバ・コンパレータ回路１００において、第１電圧ＶＨ’およびテイル電流Ｉａ’が、式（１０）、（１１）を満たすとき、図１のドライバ・コンパレータ回路１００、図３のドライバ・コンパレータ回路３００と同じ振幅の信号Ｖｄｐを発生することができる。言い換えれば、第２デバイス１０２から見た場合に、ドライバ・コンパレータ回路１００とドライバ・コンパレータ回路３００は見分けが付かなくなる。
【００５９】
続いて、コンパレータＣＭＰ１の入力電圧Ｖｃについて検討する。図７（ａ）は、第２デバイス１０２が接続されたドライバ・コンパレータ回路１００の一部を示す回路図である。図７（ｂ）は、図７（ａ）のドライバ・コンパレータ回路１００’の変形である。図７（ｂ）において、
Ｒａ＝Ｒｕ
とおいて回路網を解くと、コンパレータＣＭＰ１の入力電圧Ｖｃは、式（１２）のように求まる。
【数８】
【００６０】
式（１２）で表される電圧Ｖｃには、ＰＡＴの項が含まれていない。つまり、ドライバアンプＤＲＶ１の出力信号が、コンパレータＣＭＰ１におけるレベル判定に影響を及ぼさないことが裏付けられている。
【００６１】
式（１２）中の、Ｖｕを、ＶＯＨに置き換えれば、図１におけるしきい値電圧ＶＯＨ’を、式（１３）のように決定することができる。
【数９】
【００６２】
本実施の形態に係るドライバ・コンパレータ回路１００の構成および動作を説明した。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６３】
（第１の変形例）
図８は、第１の変形例に係るドライバ・コンパレータ回路１００ａの構成を示す回路図である。この変形例において、第２電圧ＶＬＢは、第１電圧ＶＨ’と等しく、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３それぞれの第１端子は、共通の電圧源ＶＳ１から電圧ＶＨ’を受ける。この変形例によれば、第２電圧源ＶＳ２を省略できる。
また、この変形例において、各パラメータが満たすべき関係式は、上述した図１のドライバ・コンパレータ回路１００で得られた関係式に、束縛条件ＶＬＢ＝ＶＨ’を加えたものとなる。
【００６４】
（第２の変形例）
図９は、第２の変形例に係るドライバ・コンパレータ回路１００ｂの構成を示す回路図である。この変形例では、図１のドライバ・コンパレータ回路１００に加えて、コンパレータＣＭＰ１の入力電圧Ｖｃをレベルシフトするレベルシフト回路ＬＳ１が設けられている。
【００６５】
レベルシフト回路ＬＳ１は、第６抵抗Ｒ６および第３電圧源ＶＳ３を備える。第３電圧源ＶＳ３は、所定の第３電圧Ｖｃｓを生成する。第６抵抗Ｒ６の一端（第１端子）は、第３抵抗Ｒ３および第４抵抗Ｒ４の接続点（すなわち、コンパレータＣＭＰ１の入力端子）と接続され、その他端（第２端子）に、第３電圧Ｖｃｓが印加される。第６抵抗Ｒ６の抵抗値をＲｃと記す。
【００６６】
レベルシフト回路ＬＳ１によって、コンパレータＣＭＰ１の入力電圧Ｖｃはレベルシフトされる。許容入力電圧範囲が狭いコンパレータＣＭＰ１を用いる場合、レベルシフト回路ＬＳ１を設けることにより、コンパレータＣＭＰ１の入力電圧Ｖｃを適切な値にすることができる。
【００６７】
図９の変形例に第１条件を適用すると、式（１４）を得る。
Ｒａ’／／｛（Ｒａ’／／Ｒａ＋Ｒｂ）／／Ｒｃ＋Ｒｂ）｝＝Ｒａ …（１４）
式（１４）をＲａ’について解くと、式（１５）を得る。式（１５）が、図９のドライバ・コンパレータ回路１００ｂにおいて、各抵抗の抵抗値が満たすべき関係式である。
【数１０】
【００６８】
図９の変形例に第２条件を適用すると式（１６）、（１７）を得る。
【数１１】
【数１２】
【数１３】
【００６９】
以上の式と、式（１０）、式（１１）を用いれば、ＶＨ’およびＩａ’を求めることができる。また式（１２）を利用すれば、式（１８）を得る。
【数１４】
【００７０】
式（１８）において、ＶｕをＶＯＨに置き換えれば、しきい値電圧ＶＯＨ’を得る。
【００７１】
（第３の変形例）
図１０（ａ）、（ｂ）は、第３の変形例に係るドライバ・コンパレータ回路１００ｃの構成を示す回路図である。図１０（ａ）において、第１電圧源ＶＳ１と第１抵抗Ｒ１を含む終端回路２０ａ、第１電圧源ＶＳ１と第２抵抗Ｒ２を含む終端回路２０ｂおよび負荷バランサＬＢ１の終端回路２０ｃの少なくともひとつは、図１０（ｂ）で示す終端回路２０の構成を有している。
【００７２】
図１０（ｂ）に示すように終端回路２０は、それぞれの出力端子が共通に接続されているテブナン終端回路２２と、Ｒ−２Ｒ終端回路２４を含む。
【００７３】
終端回路２０は、（Ｋ＋Ｌ）ビット（Ｋ、Ｌは自然数）のデジタルの制御データＢに応じて制御される。制御データＢの上位Ｋビットは、テブナン終端回路２２に割り当てられ、下位ＬビットはＲ−２Ｒ終端回路２４に割り当てられる。図１０では、Ｋ＝４、Ｌ＝３の場合が示されている。
【００７４】
テブナン終端回路２２は、Σｉ＝１：Ｋ２ｉ−１＝２Ｋ−１個の並列接続された、バッファＢＵＦおよび抵抗Ｒのペアを含む。Σｉ＝１：Ｋは、変数ｉを１からＫまでインクリメントしながら加算することを示す。バッファと抵抗のペアは、Ｋ個にグループ化されており、同じグループに属するペアは、入力端子と出力端子が共通に接続されている。また、ｉ番目（１≦ｉ≦Ｋ）のグループは、２ｉ−１個のペアを含み、ｉ番目のグループには、制御データの下位第（ｉ＋Ｌ）ビット目のＢ［ｉ＋Ｌ］が入力される。すべてのペアの出力端子は共通に接続される。
【００７５】
Ｒ−２Ｒ終端回路２４は、（Ｌ＋１）段のＲ−２Ｒ型ネットワークおよび、各段の抵抗Ｒの一端に電圧を与える（Ｌ＋１）個のバッファと、を含む。各バッファには、出力端子に近いものから順に、制御データＢの下位Ｌビットが割り当てられており、出力端子から最も遠いバッファには、固定電位（たとえば接地電位）が入力されている。
【００７６】
図１０の変形例によれば、制御データの各ビットＢ［６：０］の値に応じて、図１等における第１電圧ＶＨ’、第２電圧ＬＢ、図９における第３電圧Ｖｃｓを好適に制御することができる。
【００７７】
また、図１０の変形例において、テブナン終端回路２２の出力端子からその内部を見たインピーダンスは、Ｒ／（２Ｋ−１）である。またＲ−２Ｒ終端回路２４の出力端子からその内部を見たインピーダンスは、Ｒである。
終端回路２０の出力端子からその内部を見たインピーダンスは、テブナン終端回路２２とＲ−２Ｒ終端回路２４の合成で与えられ、Ｒ／２Ｋとなる。したがって、この合成インピーダンスが、抵抗値Ｒａ’、ＲａあるいはＲｃと等しくなるように、抵抗Ｒ、Ｒ／２の値を決定すればよい。
【００７８】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００７９】
１００，３００…ドライバ・コンパレータ回路、１０２…第２デバイス、１０４…伝送線路、Ｐ１…入出力端子、ＤＲＶ１…ドライバアンプ、ＣＭＰ１…コンパレータ、ＤＩＶ１…分圧回路、ＬＢ１…負荷バランサ、１０…電流スイッチ、１２…テイル電流源、ＶＳ１…第１電圧源、ＶＳ２…第２電圧源、ＶＳ３…第３電圧源、ＬＳ１…レベルシフト回路、２０…終端回路、２２…テブナン終端回路、２４…Ｒ−２Ｒ終端回路、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗、Ｒ６…第６抵抗。
【特許請求の範囲】
【請求項１】
通信相手のデバイスとの間で伝送線路を介して信号を双方向伝送するドライバ・コンパレータ回路であって、
前記伝送線路に接続される入出力端子と、
その第１端子に第１電圧が印加され、その第２端子が前記入出力端子と接続された第１抵抗と、
その第１端子に前記第１電圧が印加された第２抵抗と、
所定のテイル電流を生成するテイル電流源と、
前記通信相手のデバイスに送信すべきデータを受け、その値に応じて前記第１抵抗の第２端子と前記第２抵抗の第２端子の一方を選択し、前記テイル電流源と結合する電流スイッチと、
前記第１抵抗の前記第２端子と前記第２抵抗の前記第２端子の間に順に直列に設けられた第３抵抗および第４抵抗を含む分圧回路と、
その第１端子に第２電圧が印加され、その第２端子が前記第２抵抗の前記第２端子と接続された第５抵抗を含む負荷バランサと、
前記第３、第４抵抗の接続点の電位を、所定の第１しきい値電圧と比較するコンパレータと、
を備えることを特徴とするドライバ・コンパレータ回路。
【請求項２】
前記第１、第２抵抗の抵抗値Ｒａ’、第３、第４抵抗の抵抗値Ｒｂ、第５抵抗の抵抗値Ｒａは、下記数式（１）を満たすことを特徴とする請求項１に記載のドライバ・コンパレータ回路。
【数１】
【請求項３】
前記第１電圧、第２電圧は等しく、前記第１、第２、第３抵抗それぞれの第１端子は、共通の電圧源から電圧を受けることを特徴とする請求項１または２に記載のドライバ・コンパレータ回路。
【請求項４】
前記第２電圧は、前記通信相手のデバイスが出力する電圧の略平均値であることを特徴とする請求項１から３のいずれかに記載のドライバ・コンパレータ回路。
【請求項５】
その第１端子が、前記第３、第４抵抗の接続点と接続され、その第２端子に、所定の第３電圧が印加された第６抵抗をさらに備えることを特徴とする請求項１に記載のドライバ・コンパレータ回路。
【請求項６】
前記第１、第２抵抗の抵抗値Ｒａ’、第３、第４抵抗の抵抗値Ｒｂ、第５抵抗の抵抗値Ｒａ、前記第６抵抗の抵抗値Ｒｃは、下記数式（２）を満たすことを特徴とする請求項５に記載のドライバ・コンパレータ回路。
【数２】
【請求項７】
前記第１、第２、第３抵抗の少なくともひとつは、
それぞれの出力端子が共通に接続されたテブナン終端回路とＲ−２Ｒ型の抵抗ネットワークを含むＲ−２Ｒ終端回路で置換されていることを特徴とする請求項１に記載のドライバ・コンパレータ回路。
【請求項８】
被試験デバイスとの間で伝送線路を介して信号を双方向伝送し、前記被試験デバイスを検査する試験装置であって、
前記被試験デバイスを通信相手とする請求項１から７のいずれかに記載のドライバ・コンパレータ回路を備えることを特徴とする試験装置。
【請求項１】
通信相手のデバイスとの間で伝送線路を介して信号を双方向伝送するドライバ・コンパレータ回路であって、
前記伝送線路に接続される入出力端子と、
その第１端子に第１電圧が印加され、その第２端子が前記入出力端子と接続された第１抵抗と、
その第１端子に前記第１電圧が印加された第２抵抗と、
所定のテイル電流を生成するテイル電流源と、
前記通信相手のデバイスに送信すべきデータを受け、その値に応じて前記第１抵抗の第２端子と前記第２抵抗の第２端子の一方を選択し、前記テイル電流源と結合する電流スイッチと、
前記第１抵抗の前記第２端子と前記第２抵抗の前記第２端子の間に順に直列に設けられた第３抵抗および第４抵抗を含む分圧回路と、
その第１端子に第２電圧が印加され、その第２端子が前記第２抵抗の前記第２端子と接続された第５抵抗を含む負荷バランサと、
前記第３、第４抵抗の接続点の電位を、所定の第１しきい値電圧と比較するコンパレータと、
を備えることを特徴とするドライバ・コンパレータ回路。
【請求項２】
前記第１、第２抵抗の抵抗値Ｒａ’、第３、第４抵抗の抵抗値Ｒｂ、第５抵抗の抵抗値Ｒａは、下記数式（１）を満たすことを特徴とする請求項１に記載のドライバ・コンパレータ回路。
【数１】
【請求項３】
前記第１電圧、第２電圧は等しく、前記第１、第２、第３抵抗それぞれの第１端子は、共通の電圧源から電圧を受けることを特徴とする請求項１または２に記載のドライバ・コンパレータ回路。
【請求項４】
前記第２電圧は、前記通信相手のデバイスが出力する電圧の略平均値であることを特徴とする請求項１から３のいずれかに記載のドライバ・コンパレータ回路。
【請求項５】
その第１端子が、前記第３、第４抵抗の接続点と接続され、その第２端子に、所定の第３電圧が印加された第６抵抗をさらに備えることを特徴とする請求項１に記載のドライバ・コンパレータ回路。
【請求項６】
前記第１、第２抵抗の抵抗値Ｒａ’、第３、第４抵抗の抵抗値Ｒｂ、第５抵抗の抵抗値Ｒａ、前記第６抵抗の抵抗値Ｒｃは、下記数式（２）を満たすことを特徴とする請求項５に記載のドライバ・コンパレータ回路。
【数２】
【請求項７】
前記第１、第２、第３抵抗の少なくともひとつは、
それぞれの出力端子が共通に接続されたテブナン終端回路とＲ−２Ｒ型の抵抗ネットワークを含むＲ−２Ｒ終端回路で置換されていることを特徴とする請求項１に記載のドライバ・コンパレータ回路。
【請求項８】
被試験デバイスとの間で伝送線路を介して信号を双方向伝送し、前記被試験デバイスを検査する試験装置であって、
前記被試験デバイスを通信相手とする請求項１から７のいずれかに記載のドライバ・コンパレータ回路を備えることを特徴とする試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２５９０６０（Ｐ２０１０−２５９０６０Ａ）
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願番号】特願２０１０−６５４３２（Ｐ２０１０−６５４３２）
【出願日】平成２２年３月２３日（２０１０．３．２３）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願日】平成２２年３月２３日（２０１０．３．２３）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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