不揮発性メモリ素子及びその製造方法
【課題】半導体基板上に形成されるゲート構造物を備える不揮発性メモリ素子を提供する。
【解決手段】ゲート構造物は、半導体基板上の第１絶縁膜220と、第１絶縁膜上に形成され、電荷保存のためのストレージノード230と、ストレージノード上の第２絶縁膜240と、第２絶縁膜上の第３絶縁膜250と、第３絶縁膜上の制御ゲート電極260と、を備え、第２絶縁膜と第３絶縁膜のうち少なくとも一つ以上の誘電定数は第１絶縁膜の誘電定数より大きい。
【解決手段】ゲート構造物は、半導体基板上の第１絶縁膜220と、第１絶縁膜上に形成され、電荷保存のためのストレージノード230と、ストレージノード上の第２絶縁膜240と、第２絶縁膜上の第３絶縁膜250と、第３絶縁膜上の制御ゲート電極260と、を備え、第２絶縁膜と第３絶縁膜のうち少なくとも一つ以上の誘電定数は第１絶縁膜の誘電定数より大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）メモリ素子及びその製造方法に係り、特に電荷保存型ストレージノードを備える不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子には、トランジスタのしきい電圧遷移を利用するものと、電荷移動を利用するものと、抵抗変化を利用するものとがある。しきい電圧遷移を利用するメモリ素子は、電荷保存のためのストレージノードを備えているという点で電荷保存型メモリ素子と呼ばれる。
【０００３】
例えば、フローティングゲートをストレージノードとして利用するフローティングゲート型メモリ素子と、電荷トラップ層をストレージノードとして利用するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリ素子が電荷保存型メモリ素子に属する。
【０００４】
以下、図面を参照して従来のＳＯＮＯＳ型メモリ素子、例えば、電荷保存型不揮発性メモリ素子を説明する。図１は、従来のＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。
【０００５】
図１を参照すれば、メモリ素子１００は、電荷トラップのための窒化膜１２０をストレージノードとして利用する。ストレージノードである窒化膜１２０と半導体基板１０５との間には、電荷のトンネリングまたはホットキャリア注入のためのトンネル絶縁膜、一例として酸化膜１１５が形成されている。
【０００６】
また、窒化膜１２０と制御ゲート電極１３０との間にはブロッキング絶縁膜、一例としてシリコン酸化膜１２５が形成されている。半導体基板１０５は、例えばシリコン基板が使われ、制御ゲート電極１３０は、例えばポリシリコンで形成できる。すなわち、メモリ素子１００は、シリコン基板１０５とポリシリコン１３０との間に酸化膜１１５／窒化膜１２０／酸化膜１２５が介在されたＳＯＮＯＳ構造をなす。
【０００７】
一方、メモリ素子１００の記録動作は、制御ゲート電極１３０に正の記録電圧を印加する方法で行う。これにより、ソース／ドレイン部１１０で加速された電子がエネルギーを得て窒化膜１２０に注入されうる。または、半導体基板１０５の電子がトンネリングにより窒化膜１２０に注入されてもよい。
【０００８】
消去動作は、制御ゲート電極１３０に負の電圧を印加するか、または半導体基板１０５に正の電圧を印加することによって行うことができる。これにより、窒化膜１２０に保存された電子がトンネリングにより半導体基板１０５に消去される。
【０００９】
図２を参照すれば、半導体基板（図１の１０５）、酸化膜（図１の１１５）、窒化膜（図１の１２０）、酸化膜（図１の１２５）、及び制御ゲート電極（図１の１３０）にそれぞれ対応するエネルギーバンド１０５ａ、１１５ａ、１２０ａ、１２５ａ、１３０ａの連結関係が図示されている。
【００１０】
図１及び図２を参照すれば、消去動作時に制御ゲート１３０に印加される電圧が高くなれば、酸化膜１１５、１２５に対するエネルギーバンド１１５ａ、１２５ａのベンディング現象が大きくなるということが分かる。これにより、窒化膜１２０から半導体基板１０５へのトンネリングだけでなく、制御ゲート１３０にある自由電子が酸化膜１２５をトンネリングして窒化膜１２０に注入される逆トンネリングも可能になる。
【００１１】
図３は、メモリ素子（図１の１００）に印加された消去電圧の変化に対する、経時的な電圧の変化を示すグラフである。図３を参照すれば、消去電圧の絶対値が大きくなるにつれて、しきい電圧の減少速度が速くなるが、逆に飽和しきい電圧値が高くなることが分かる。すなわち、消去電圧の絶対値が高くなるほど逆トンネリング現象がさらに激しくなって、消去動作の効率が低下することが分かる。
【００１２】
再び図１を参照すれば、例えば、ブロッキング用酸化膜１２５に比べて相対的にトンネリング用酸化膜１１５の厚さを薄くすれば、逆トンネリングを減少させることができる。しかし、酸化膜１１５の厚さを薄くすれば、制御ゲート電極１３０に消去電圧が印加されない状態でも酸化膜１１５を通じたトンネリングが発生しうる。すなわち、メモリ素子１００のリテンション特性が悪くなる。
【００１３】
図４は、メモリ素子（図１の１００）に対する消去状態でのしきい電圧と、リテンション状態でのしきい電圧との変化量の関係を示すグラフである。図４を参照すれば、消去状態での飽和しきい電圧Ｖｔｈとリテンション特性とは反比例関係にあるということが分かる。したがって、消去効率とリテンション特性とを同時に向上させることは非常に難しい。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする技術的課題は、消去効率とリテンション特性とを同時に向上させることができる不揮発性メモリ素子を提供するところにある。
【００１５】
本発明が解決しようとする他の技術的課題は、経済性のある前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１６】
前記技術的課題を達成するための本発明の一態様によれば、半導体基板上に形成されるゲート構造物を備える不揮発性メモリ素子が提供される。前記ゲート構造物は、前記半導体基板上の第１絶縁膜と、前記第１絶縁膜上に形成され、電荷保存のためのストレージノードと、前記ストレージノード上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の制御ゲート電極と、を備え、前記第２絶縁膜と前記第３絶縁膜のうち少なくとも一つ以上の誘電定数は前記第１絶縁膜の誘電定数より大きい。
【００１７】
前記第２絶縁膜と前記第３絶縁膜のうち少なくとも一つ以上のエネルギーバンドギャップは、前記ストレージノードのエネルギーバンドギャップより大きいことが望ましい。前記第３絶縁膜の誘電定数は前記第１絶縁膜の誘電定数より大きい。
【００１８】
前記技術的課題を達成するための本発明の他の態様によれば、半導体基板に互いに離隔されて形成されたソース及びドレインと、前記ソースとドレインとの間の半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成されたストレージノードと、前記ストレージノード上の酸化膜で形成された第２絶縁膜と、前記第２絶縁膜上の窒化膜で形成された第３絶縁膜と、前記第３絶縁膜上の制御ゲート電極と、を備える不揮発性メモリ素子が提供される。
【００１９】
前記技術的課題を達成するための本発明の一態様によれば、半導体基板上に第１絶縁層を形成する工程と、前記第１絶縁層上にストレージノード層を形成する工程と、前記ストレージノード層上に第２絶縁層を形成する工程と、前記第２絶縁層上に第３絶縁層を形成する工程と、前記第３絶縁層上に制御ゲート電極層を形成する工程と、前記ゲート電極層上に前記ゲート電極層表面の所定部分を露出させるフォトレジストパターンを形成する工程と、前記フォトレジストパターンをエッチング保護膜として、前記制御ゲート電極層、前記第３絶縁層、前記第２絶縁層、前記ストレージノード層及び前記第１絶縁層をエッチングしてゲート構造物を形成する工程と、を含む不揮発性メモリ素子の製造方法が提供される。
【００２０】
前記第３絶縁層及び前記ストレージノード層はシリコン窒化膜であり、前記シリコン窒化膜は、ジクロロシラン（ＤＣＳ）とＮＨ３との混合ガスを利用した低圧化学気相蒸着法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＬＰＣＶＤ）で形成することができる。
【発明の効果】
【００２１】
本発明による不揮発性メモリ素子を利用すれば、消去動作時に制御ゲート電極とストレージノードとの間の逆トンネリングを効果的に抑制できる。これにより、消去動作速度及び効率を従来の場合より向上させることができ、またリテンション特性を従来のように維持できる。さらに、不揮発性メモリ素子の記録動作速度も従来と同一または類似して維持できる。したがって、本発明による不揮発性メモリ素子を利用すれば、従来の逆比例関係、すなわち、トレードオフ関係にあったリテンション特性と消去特性とを同時に向上させつつも記録動作速度を維持できる。また、本発明の実施形態による製造方法は、新たな設備または製造技術投資を必要としないので経済性がある。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、ただし本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のために、その大きさが誇張されていることがある。
【００２３】
図５は、本発明の実施形態による不揮発性メモリ素子２００を示す断面図である。
【００２４】
図５を参照すれば、メモリ素子２００は、ソース２１０とドレイン２１５との間の半導体基板２０５上に形成されるゲート構造物２６５を備えている。ゲート構造物２６５は、電荷保存のためのストレージノード２３０及びストレージノード２３０上の制御ゲート電極２６０を備えている。ゲート構造物２６５は、その側壁に形成されたスペーサ絶縁膜２７０をさらに備えることができる。
【００２５】
ゲート構造物２６５は、第１絶縁膜２２０、ストレージノード２３０、第２絶縁膜２４０、第３絶縁膜２５０、及び制御ゲート電極２６０を備える。具体的にみれば、第１絶縁膜２２０は半導体基板２０５上に形成され、ストレージノード２３０は第１絶縁膜２２０上に形成される。また、ストレージノード２３０上に、第２絶縁膜２４０、第３絶縁膜２５０及び制御ゲート電極２６０が順に形成されている。
【００２６】
メモリ素子２００の記録動作は、制御ゲート電極２６０に記録電圧、例えば正の電圧を印加してストレージノード２３０に電子を保存する方式で行うことができる。また、メモリ素子２００の消去動作は、制御ゲート電極２６０に消去電圧、例えば負の電圧を印加してストレージノード２３０に保存された電子を半導体基板２０５に消去する方式で行うことができる。
【００２７】
さらに具体的にみれば、ストレージノード２３０は、フローティングゲートまたは電荷トラップ層でありうる。例えば、ストレージノード２３０は、電気的なトラップ、ケミカルボンド、量子（ｑｕａｎｔｕｍ）またはエネルギーウェル、またはドットによって電荷を保存またはトラップできる物質で形成される。さらに具体的に例を挙げれば、ストレージノード２３０は、シリコン窒化膜、ポリシリコン、ナノクリスタル、またはナノドットで形成できる。
【００２８】
また、第１絶縁膜２２０は、ホットキャリア注入または電荷のトンネリングが可能な絶縁膜である。具体的にみれば、第１絶縁膜２２０はシリコン酸化膜であることが望ましい。さらに具体的にみれば、第１絶縁膜２２０は２０ないし６０Å範囲のシリコン酸化膜であることがさらに望ましい。なぜなら、第１絶縁膜２２０が２０Å以内に形成されれば、制御ゲート電極２６０に電圧が印加されていない自然状態でもトンネリングが起きるためである。また、第１絶縁膜２２０が６０Å以上に形成されれば、電荷のトンネリングのために高い電圧が必要なので非効率的である。
【００２９】
第２絶縁膜２４０及び第３絶縁膜２５０は、メモリ素子２００の消去動作時、制御ゲート電極２６０からストレージノード２３０への電荷の逆トンネリング現象を抑制するためのものである。合せて、第２絶縁膜２４０は第３絶縁膜２５０とストレージノード２３０とを分離させ、また制御ゲート電極２６０とストレージノード２３０との間のカップリング電圧比を調節する役割を行える。
【００３０】
以下、図６に示すメモリ素子２００に対するエネルギーバンドを参照して、第２絶縁膜２４０及び第３絶縁膜２５０をさらに詳細に説明する。
【００３１】
図５及び図６を共に参照すれば、メモリ素子２００の半導体基板２０５、第１絶縁膜２２０、ストレージノード２３０、第２絶縁膜２４０、第３絶縁膜２５０、及び制御ゲート電極２６０のそれぞれに対するエネルギーバンド２０５ａ、２２０ａ、２３０ａ、２４０ａ、２５０ａの平衡連結関係が図示されている。これによれば、制御ゲート電極２６０に消去電圧が印加された場合、第２絶縁膜２４０のエネルギーバンド２４０ａがベンディングされるが、第３絶縁膜２５０が介在されていて制御ゲート電極２６０からストレージノード２３０への逆トンネリングが抑制される。
【００３２】
しかし、第３絶縁膜２５０が制御ゲート電極２６０とストレージノード２３０との間に追加されることによって、制御ゲート電極２６０と半導体基板２０５との間のキャパシタンスが変化する。これにより、ストレージノード２３０と半導体基板２０５との間の電場の大きさも変化する。キャパシタンス及び電場の大きさ変化は、メモリ素子２００の動作特性、例えば、記録動作、消去動作速度及び効率などを変化させることがある。
【００３３】
したがって、第２絶縁膜２４０及び第３絶縁膜２５０のエネルギーバンドギャップ、誘電定数及び厚さは逆トンネリングの抑制及びキャパシタンスをいずれも考慮して決定せねばならない。具体的にみれば、第２絶縁膜２４０と第３絶縁膜２５０のうち少なくとも一つ以上の誘電定数は、第１絶縁膜２２０の誘電定数より大きくなければならない。さらに具体的には、第３絶縁膜２５０の誘電定数が第１絶縁膜２２０の誘電定数より大きいことが望ましい。
【００３４】
これにより、制御ゲート電極２６０とストリージノード２３０との間の２層の絶縁膜２４０、２５０の物理的な厚さの変化によるキャパシタンスの変化を補償できる。また、半導体基板２０５と制御ゲート電極２６０との間のポテンシャルＶ２が、従来の半導体基板（図１の１０５）と制御ゲート電極（図１の１３０）との間のポテンシャル（図２のＶ１）と類似して維持されうる。すなわち、制御ゲート電極２６０と半導体基板２０５との間の電気的な酸化物厚（Ｅｌｅｃｔｒｉｃａｌ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ；ＥＯＴ）は、従来と同一または類似して維持できる。
【００３５】
また、ストレージノード２３０から制御ゲート電極２６０への電荷の逆トンネリングを効果的に抑制するためには、第２絶縁膜２４０と第３絶縁膜２５０のうち少なくとも一つ以上のエネルギーバンドギャップは、ストレージノード２３０のエネルギーバンドギャップより大きいことが望ましい。
【００３６】
具体的に例を挙げれば、第２絶縁膜２４０はシリコン酸化膜で形成され、第３絶縁膜２５０はシリコン窒化膜で形成されることが望ましい。また、第１絶縁膜２２０はシリコン酸化膜で形成されることが望ましい。すなわち、従来利用された酸化膜と絶縁膜とを組み合わせることで、新たな高誘電率の絶縁膜を使用せず、メモリ素子２００の消去特性を向上させることができる。
【００３７】
さらに具体的にみれば、電界分布と逆トンネリング防止特性とを同時に確保するために、シリコン窒化膜２５０の厚さが厚くなれば、シリコン酸化膜２４０の厚さは薄くなることが望ましい。例えば、シリコン窒化膜２５０は４０ないし１００Å範囲であることが望ましく、これにより、シリコン酸化膜２４０の厚さは６０ないし２０Åであることが望ましい。
【００３８】
また、シリコン酸化膜２２０の厚さは、メモリ素子２００のリテンション状態で自然トンネリングによる消去を防止するために２０Å以上であり、記録動作時にトンネリング効率を確保するために６０Å以内であることが望ましい。
【００３９】
図７は、従来のメモリ素子（図１の１００）と本発明の実施形態によるメモリ素子（図５の２００）とに対する消去状態でのフラットバンド電圧Ｖｆｂと、リテンション状態でのしきい電圧の変化量ΔＶｔｈとの関係を示すグラフである。図面で、従来のメモリ素子（図１の１００）はＳＯＮＯＳ型であって、本発明の実施形態によるメモリ素子はＳＮＯＮＯＳ型と称される。
【００４０】
図７を参照すれば、本発明の実施形態によるＳＮＯＮＯＳ型メモリ素子（図２の２００）が従来のＳＯＮＯＳ型メモリ素子（図１の１００）に比べて消去効率及びリテンション特性がいずれも向上したことが分かる。すなわち、同じ消去効率に対してリテンション特性が向上し、同じリテンション特性に対しては消去効率が向上しうる。図面でＶｆｂが低いほど高い消去効率を表し、しきい電圧の変化量が低いほど高いリテンション特性を表す。
【００４１】
すなわち、本発明の実施形態によるメモリ素子２００を利用すれば、従来と類似した記録速度を維持しつつも、従来の場合より消去及びリテンション特性を向上させることができる。
【００４２】
図８ないし図１０は、本発明の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。不揮発性メモリ素子の構成要素についての説明は、図５の説明部分を参照できる。図５及び図８ないし図１０で、二桁以下の桁数が同じ参照符号は同一または類似した構成要素を表す。
【００４３】
図８を参照すれば、半導体基板３０５上に順に第１絶縁層３２０ａ、ストレージノード層３３０ａ、第２絶縁層３４０ａ、第３絶縁層３５０ａ及び制御ゲート電極層３６０ａを形成する。さらに具体的にみれば、第１絶縁層３２０ａは、化学気相蒸着法でシリコン酸化膜を形成するか、または半導体基板３０５を酸化させて形成できる。
【００４４】
ストレージノード層３３０ａは、シリコン窒化膜、ポリシリコン、ナノクリスタルまたはナノドットで形成できる。さらに具体的な例として、ＤＣＳとＮＨ３との混合ガスを利用したＬＰＣＶＤでシリコン窒化膜を形成してストレージノード層３３０ａを形成できる。さらに、ＮＨ３に対するＤＣＳの混合比は、誘電定数及びトラップ密度を調節するために、１．５ないし２．５の範囲であることが望ましい。これにより、ストレージノード層３３０ａのトラップ密度は定量的なＳｉ３Ｎ４より高くなる。
【００４５】
第２絶縁層３４０ａは、ＬＰＣＶＤを利用してシリコン酸化膜で形成できる。また、第３絶縁層３５０ａはシリコン窒化膜であることが望ましく、さらに、ＤＣＳとＮＨ３との混合ガスを利用したＬＰＣＶＤで形成することがさらに望ましい。さらに、ＮＨ３に対するＤＣＳの混合比は０．６５ないし１の範囲であることが望ましい。これは、第３絶縁層３５０ａのトラップ密度をストレージノード層３３０ａのトラップ密度より低く維持するためである。
【００４６】
本発明の実施形態で、第２絶縁層３４０ａ及び第３絶縁層３５０ａは、前述したようにシリコン酸化膜及びシリコン窒化膜で形成できる。したがって、従来の半導体製造工程技術及び装置を利用して第２絶縁層３４０ａ及び第３絶縁層３５０ａを形成することができる。すなわち、本発明の実施形態による製造方法は新たな設備または製造技術投資を必要としないので経済性がある。しかも、シリコン酸化膜及び窒化膜は相互反応もなくラインを汚染させない検証された物質である。
【００４７】
ゲート電極層３６０ａはポリシリコンを含んで形成できる。すなわち、金属ゲート電極構造を形成せずに、従来と類似してポリシリコンで形成されたゲート電極構造を形成できる。
【００４８】
次いで、ゲート電極層３６０ａ上にゲート電極層３６０ａの所定部分を露出するフォトレジストパターン３６２を形成する。フォトレジストパターン３６２は、当業者に公知のフォトリソグラフィ技術を利用して形成できる。
【００４９】
図９を参照すれば、次いでフォトレジストパターン３６２をエッチング保護膜として利用して、制御ゲート電極層３６０ａ、第３絶縁層３５０ａ、第２絶縁層３４０ａ、ストレージノード層３３０ａ、及び第１絶縁層３２０ａをエッチングしてゲート構造物３６５を形成する。すなわち、ゲート構造物３６５は、第１絶縁膜３２０、ストレージノード３３０、第２絶縁膜３４０、第３絶縁膜３５０及び制御ゲート電極３６０を備える。
【００５０】
図１０を参照すれば、次いで、ゲート構造物３６５の側壁にスペーサ絶縁膜３７０を形成するステップをさらに備えることができる。次いで、ゲート構造物３６５の外側の半導体基板３０５に不純物がドーピングされたソース３１０及びドレイン３１５を形成する。次いで、当業者に公知の方法によって配線形成工程を進めることができる。
【００５１】
本発明の特定実施形態についての以上の説明は例示及び説明を目的に提供された。本発明は前記実施形態に限定されるものではなく、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であることは自明である。
【産業上の利用可能性】
【００５２】
本発明による不揮発性メモリ素子は、保存装置を備える半導体製品に利用できる。
【図面の簡単な説明】
【００５３】
【図１】従来のＳＯＮＯＳ型メモリ素子を示す断面図である。
【図２】図１の素子に対するエネルギーバンドを示す図面である。
【図３】図１の素子に対する消去電圧の変化に対する、経時的なしきい電圧の変化を示すグラフである。
【図４】図１の素子に対する消去状態でのしきい電圧と、リテンション状態でのしきい電圧との変化量の関係を示すグラフである。
【図５】本発明の実施形態による不揮発性メモリ素子を示す断面図である。
【図６】図５の素子に対するエネルギーバンドを示す図面である。
【図７】図１及び図５の素子に対する消去状態でのフラットバンド電圧と、リテンション状態でのしきい電圧との変化量の関係を示すグラフである。
【図８】本発明の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図９】本発明の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１０】本発明の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【符号の説明】
【００５４】
２００ メモリ素子、
２０５ 半導体基板、
２１０ ソース、
２１５ ドレイン、
２２０ 第１絶縁膜、
２３０ ストレージノード、
２４０ 第２絶縁膜、
２５０ 第３絶縁膜、
２６０ 制御ゲート電極、
２６５ ゲート構造物、
２７０ スペーサ絶縁膜。
【技術分野】
【０００１】
本発明は、不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）メモリ素子及びその製造方法に係り、特に電荷保存型ストレージノードを備える不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子には、トランジスタのしきい電圧遷移を利用するものと、電荷移動を利用するものと、抵抗変化を利用するものとがある。しきい電圧遷移を利用するメモリ素子は、電荷保存のためのストレージノードを備えているという点で電荷保存型メモリ素子と呼ばれる。
【０００３】
例えば、フローティングゲートをストレージノードとして利用するフローティングゲート型メモリ素子と、電荷トラップ層をストレージノードとして利用するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリ素子が電荷保存型メモリ素子に属する。
【０００４】
以下、図面を参照して従来のＳＯＮＯＳ型メモリ素子、例えば、電荷保存型不揮発性メモリ素子を説明する。図１は、従来のＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。
【０００５】
図１を参照すれば、メモリ素子１００は、電荷トラップのための窒化膜１２０をストレージノードとして利用する。ストレージノードである窒化膜１２０と半導体基板１０５との間には、電荷のトンネリングまたはホットキャリア注入のためのトンネル絶縁膜、一例として酸化膜１１５が形成されている。
【０００６】
また、窒化膜１２０と制御ゲート電極１３０との間にはブロッキング絶縁膜、一例としてシリコン酸化膜１２５が形成されている。半導体基板１０５は、例えばシリコン基板が使われ、制御ゲート電極１３０は、例えばポリシリコンで形成できる。すなわち、メモリ素子１００は、シリコン基板１０５とポリシリコン１３０との間に酸化膜１１５／窒化膜１２０／酸化膜１２５が介在されたＳＯＮＯＳ構造をなす。
【０００７】
一方、メモリ素子１００の記録動作は、制御ゲート電極１３０に正の記録電圧を印加する方法で行う。これにより、ソース／ドレイン部１１０で加速された電子がエネルギーを得て窒化膜１２０に注入されうる。または、半導体基板１０５の電子がトンネリングにより窒化膜１２０に注入されてもよい。
【０００８】
消去動作は、制御ゲート電極１３０に負の電圧を印加するか、または半導体基板１０５に正の電圧を印加することによって行うことができる。これにより、窒化膜１２０に保存された電子がトンネリングにより半導体基板１０５に消去される。
【０００９】
図２を参照すれば、半導体基板（図１の１０５）、酸化膜（図１の１１５）、窒化膜（図１の１２０）、酸化膜（図１の１２５）、及び制御ゲート電極（図１の１３０）にそれぞれ対応するエネルギーバンド１０５ａ、１１５ａ、１２０ａ、１２５ａ、１３０ａの連結関係が図示されている。
【００１０】
図１及び図２を参照すれば、消去動作時に制御ゲート１３０に印加される電圧が高くなれば、酸化膜１１５、１２５に対するエネルギーバンド１１５ａ、１２５ａのベンディング現象が大きくなるということが分かる。これにより、窒化膜１２０から半導体基板１０５へのトンネリングだけでなく、制御ゲート１３０にある自由電子が酸化膜１２５をトンネリングして窒化膜１２０に注入される逆トンネリングも可能になる。
【００１１】
図３は、メモリ素子（図１の１００）に印加された消去電圧の変化に対する、経時的な電圧の変化を示すグラフである。図３を参照すれば、消去電圧の絶対値が大きくなるにつれて、しきい電圧の減少速度が速くなるが、逆に飽和しきい電圧値が高くなることが分かる。すなわち、消去電圧の絶対値が高くなるほど逆トンネリング現象がさらに激しくなって、消去動作の効率が低下することが分かる。
【００１２】
再び図１を参照すれば、例えば、ブロッキング用酸化膜１２５に比べて相対的にトンネリング用酸化膜１１５の厚さを薄くすれば、逆トンネリングを減少させることができる。しかし、酸化膜１１５の厚さを薄くすれば、制御ゲート電極１３０に消去電圧が印加されない状態でも酸化膜１１５を通じたトンネリングが発生しうる。すなわち、メモリ素子１００のリテンション特性が悪くなる。
【００１３】
図４は、メモリ素子（図１の１００）に対する消去状態でのしきい電圧と、リテンション状態でのしきい電圧との変化量の関係を示すグラフである。図４を参照すれば、消去状態での飽和しきい電圧Ｖｔｈとリテンション特性とは反比例関係にあるということが分かる。したがって、消去効率とリテンション特性とを同時に向上させることは非常に難しい。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする技術的課題は、消去効率とリテンション特性とを同時に向上させることができる不揮発性メモリ素子を提供するところにある。
【００１５】
本発明が解決しようとする他の技術的課題は、経済性のある前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１６】
前記技術的課題を達成するための本発明の一態様によれば、半導体基板上に形成されるゲート構造物を備える不揮発性メモリ素子が提供される。前記ゲート構造物は、前記半導体基板上の第１絶縁膜と、前記第１絶縁膜上に形成され、電荷保存のためのストレージノードと、前記ストレージノード上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の制御ゲート電極と、を備え、前記第２絶縁膜と前記第３絶縁膜のうち少なくとも一つ以上の誘電定数は前記第１絶縁膜の誘電定数より大きい。
【００１７】
前記第２絶縁膜と前記第３絶縁膜のうち少なくとも一つ以上のエネルギーバンドギャップは、前記ストレージノードのエネルギーバンドギャップより大きいことが望ましい。前記第３絶縁膜の誘電定数は前記第１絶縁膜の誘電定数より大きい。
【００１８】
前記技術的課題を達成するための本発明の他の態様によれば、半導体基板に互いに離隔されて形成されたソース及びドレインと、前記ソースとドレインとの間の半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成されたストレージノードと、前記ストレージノード上の酸化膜で形成された第２絶縁膜と、前記第２絶縁膜上の窒化膜で形成された第３絶縁膜と、前記第３絶縁膜上の制御ゲート電極と、を備える不揮発性メモリ素子が提供される。
【００１９】
前記技術的課題を達成するための本発明の一態様によれば、半導体基板上に第１絶縁層を形成する工程と、前記第１絶縁層上にストレージノード層を形成する工程と、前記ストレージノード層上に第２絶縁層を形成する工程と、前記第２絶縁層上に第３絶縁層を形成する工程と、前記第３絶縁層上に制御ゲート電極層を形成する工程と、前記ゲート電極層上に前記ゲート電極層表面の所定部分を露出させるフォトレジストパターンを形成する工程と、前記フォトレジストパターンをエッチング保護膜として、前記制御ゲート電極層、前記第３絶縁層、前記第２絶縁層、前記ストレージノード層及び前記第１絶縁層をエッチングしてゲート構造物を形成する工程と、を含む不揮発性メモリ素子の製造方法が提供される。
【００２０】
前記第３絶縁層及び前記ストレージノード層はシリコン窒化膜であり、前記シリコン窒化膜は、ジクロロシラン（ＤＣＳ）とＮＨ３との混合ガスを利用した低圧化学気相蒸着法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＬＰＣＶＤ）で形成することができる。
【発明の効果】
【００２１】
本発明による不揮発性メモリ素子を利用すれば、消去動作時に制御ゲート電極とストレージノードとの間の逆トンネリングを効果的に抑制できる。これにより、消去動作速度及び効率を従来の場合より向上させることができ、またリテンション特性を従来のように維持できる。さらに、不揮発性メモリ素子の記録動作速度も従来と同一または類似して維持できる。したがって、本発明による不揮発性メモリ素子を利用すれば、従来の逆比例関係、すなわち、トレードオフ関係にあったリテンション特性と消去特性とを同時に向上させつつも記録動作速度を維持できる。また、本発明の実施形態による製造方法は、新たな設備または製造技術投資を必要としないので経済性がある。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、ただし本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のために、その大きさが誇張されていることがある。
【００２３】
図５は、本発明の実施形態による不揮発性メモリ素子２００を示す断面図である。
【００２４】
図５を参照すれば、メモリ素子２００は、ソース２１０とドレイン２１５との間の半導体基板２０５上に形成されるゲート構造物２６５を備えている。ゲート構造物２６５は、電荷保存のためのストレージノード２３０及びストレージノード２３０上の制御ゲート電極２６０を備えている。ゲート構造物２６５は、その側壁に形成されたスペーサ絶縁膜２７０をさらに備えることができる。
【００２５】
ゲート構造物２６５は、第１絶縁膜２２０、ストレージノード２３０、第２絶縁膜２４０、第３絶縁膜２５０、及び制御ゲート電極２６０を備える。具体的にみれば、第１絶縁膜２２０は半導体基板２０５上に形成され、ストレージノード２３０は第１絶縁膜２２０上に形成される。また、ストレージノード２３０上に、第２絶縁膜２４０、第３絶縁膜２５０及び制御ゲート電極２６０が順に形成されている。
【００２６】
メモリ素子２００の記録動作は、制御ゲート電極２６０に記録電圧、例えば正の電圧を印加してストレージノード２３０に電子を保存する方式で行うことができる。また、メモリ素子２００の消去動作は、制御ゲート電極２６０に消去電圧、例えば負の電圧を印加してストレージノード２３０に保存された電子を半導体基板２０５に消去する方式で行うことができる。
【００２７】
さらに具体的にみれば、ストレージノード２３０は、フローティングゲートまたは電荷トラップ層でありうる。例えば、ストレージノード２３０は、電気的なトラップ、ケミカルボンド、量子（ｑｕａｎｔｕｍ）またはエネルギーウェル、またはドットによって電荷を保存またはトラップできる物質で形成される。さらに具体的に例を挙げれば、ストレージノード２３０は、シリコン窒化膜、ポリシリコン、ナノクリスタル、またはナノドットで形成できる。
【００２８】
また、第１絶縁膜２２０は、ホットキャリア注入または電荷のトンネリングが可能な絶縁膜である。具体的にみれば、第１絶縁膜２２０はシリコン酸化膜であることが望ましい。さらに具体的にみれば、第１絶縁膜２２０は２０ないし６０Å範囲のシリコン酸化膜であることがさらに望ましい。なぜなら、第１絶縁膜２２０が２０Å以内に形成されれば、制御ゲート電極２６０に電圧が印加されていない自然状態でもトンネリングが起きるためである。また、第１絶縁膜２２０が６０Å以上に形成されれば、電荷のトンネリングのために高い電圧が必要なので非効率的である。
【００２９】
第２絶縁膜２４０及び第３絶縁膜２５０は、メモリ素子２００の消去動作時、制御ゲート電極２６０からストレージノード２３０への電荷の逆トンネリング現象を抑制するためのものである。合せて、第２絶縁膜２４０は第３絶縁膜２５０とストレージノード２３０とを分離させ、また制御ゲート電極２６０とストレージノード２３０との間のカップリング電圧比を調節する役割を行える。
【００３０】
以下、図６に示すメモリ素子２００に対するエネルギーバンドを参照して、第２絶縁膜２４０及び第３絶縁膜２５０をさらに詳細に説明する。
【００３１】
図５及び図６を共に参照すれば、メモリ素子２００の半導体基板２０５、第１絶縁膜２２０、ストレージノード２３０、第２絶縁膜２４０、第３絶縁膜２５０、及び制御ゲート電極２６０のそれぞれに対するエネルギーバンド２０５ａ、２２０ａ、２３０ａ、２４０ａ、２５０ａの平衡連結関係が図示されている。これによれば、制御ゲート電極２６０に消去電圧が印加された場合、第２絶縁膜２４０のエネルギーバンド２４０ａがベンディングされるが、第３絶縁膜２５０が介在されていて制御ゲート電極２６０からストレージノード２３０への逆トンネリングが抑制される。
【００３２】
しかし、第３絶縁膜２５０が制御ゲート電極２６０とストレージノード２３０との間に追加されることによって、制御ゲート電極２６０と半導体基板２０５との間のキャパシタンスが変化する。これにより、ストレージノード２３０と半導体基板２０５との間の電場の大きさも変化する。キャパシタンス及び電場の大きさ変化は、メモリ素子２００の動作特性、例えば、記録動作、消去動作速度及び効率などを変化させることがある。
【００３３】
したがって、第２絶縁膜２４０及び第３絶縁膜２５０のエネルギーバンドギャップ、誘電定数及び厚さは逆トンネリングの抑制及びキャパシタンスをいずれも考慮して決定せねばならない。具体的にみれば、第２絶縁膜２４０と第３絶縁膜２５０のうち少なくとも一つ以上の誘電定数は、第１絶縁膜２２０の誘電定数より大きくなければならない。さらに具体的には、第３絶縁膜２５０の誘電定数が第１絶縁膜２２０の誘電定数より大きいことが望ましい。
【００３４】
これにより、制御ゲート電極２６０とストリージノード２３０との間の２層の絶縁膜２４０、２５０の物理的な厚さの変化によるキャパシタンスの変化を補償できる。また、半導体基板２０５と制御ゲート電極２６０との間のポテンシャルＶ２が、従来の半導体基板（図１の１０５）と制御ゲート電極（図１の１３０）との間のポテンシャル（図２のＶ１）と類似して維持されうる。すなわち、制御ゲート電極２６０と半導体基板２０５との間の電気的な酸化物厚（Ｅｌｅｃｔｒｉｃａｌ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ；ＥＯＴ）は、従来と同一または類似して維持できる。
【００３５】
また、ストレージノード２３０から制御ゲート電極２６０への電荷の逆トンネリングを効果的に抑制するためには、第２絶縁膜２４０と第３絶縁膜２５０のうち少なくとも一つ以上のエネルギーバンドギャップは、ストレージノード２３０のエネルギーバンドギャップより大きいことが望ましい。
【００３６】
具体的に例を挙げれば、第２絶縁膜２４０はシリコン酸化膜で形成され、第３絶縁膜２５０はシリコン窒化膜で形成されることが望ましい。また、第１絶縁膜２２０はシリコン酸化膜で形成されることが望ましい。すなわち、従来利用された酸化膜と絶縁膜とを組み合わせることで、新たな高誘電率の絶縁膜を使用せず、メモリ素子２００の消去特性を向上させることができる。
【００３７】
さらに具体的にみれば、電界分布と逆トンネリング防止特性とを同時に確保するために、シリコン窒化膜２５０の厚さが厚くなれば、シリコン酸化膜２４０の厚さは薄くなることが望ましい。例えば、シリコン窒化膜２５０は４０ないし１００Å範囲であることが望ましく、これにより、シリコン酸化膜２４０の厚さは６０ないし２０Åであることが望ましい。
【００３８】
また、シリコン酸化膜２２０の厚さは、メモリ素子２００のリテンション状態で自然トンネリングによる消去を防止するために２０Å以上であり、記録動作時にトンネリング効率を確保するために６０Å以内であることが望ましい。
【００３９】
図７は、従来のメモリ素子（図１の１００）と本発明の実施形態によるメモリ素子（図５の２００）とに対する消去状態でのフラットバンド電圧Ｖｆｂと、リテンション状態でのしきい電圧の変化量ΔＶｔｈとの関係を示すグラフである。図面で、従来のメモリ素子（図１の１００）はＳＯＮＯＳ型であって、本発明の実施形態によるメモリ素子はＳＮＯＮＯＳ型と称される。
【００４０】
図７を参照すれば、本発明の実施形態によるＳＮＯＮＯＳ型メモリ素子（図２の２００）が従来のＳＯＮＯＳ型メモリ素子（図１の１００）に比べて消去効率及びリテンション特性がいずれも向上したことが分かる。すなわち、同じ消去効率に対してリテンション特性が向上し、同じリテンション特性に対しては消去効率が向上しうる。図面でＶｆｂが低いほど高い消去効率を表し、しきい電圧の変化量が低いほど高いリテンション特性を表す。
【００４１】
すなわち、本発明の実施形態によるメモリ素子２００を利用すれば、従来と類似した記録速度を維持しつつも、従来の場合より消去及びリテンション特性を向上させることができる。
【００４２】
図８ないし図１０は、本発明の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。不揮発性メモリ素子の構成要素についての説明は、図５の説明部分を参照できる。図５及び図８ないし図１０で、二桁以下の桁数が同じ参照符号は同一または類似した構成要素を表す。
【００４３】
図８を参照すれば、半導体基板３０５上に順に第１絶縁層３２０ａ、ストレージノード層３３０ａ、第２絶縁層３４０ａ、第３絶縁層３５０ａ及び制御ゲート電極層３６０ａを形成する。さらに具体的にみれば、第１絶縁層３２０ａは、化学気相蒸着法でシリコン酸化膜を形成するか、または半導体基板３０５を酸化させて形成できる。
【００４４】
ストレージノード層３３０ａは、シリコン窒化膜、ポリシリコン、ナノクリスタルまたはナノドットで形成できる。さらに具体的な例として、ＤＣＳとＮＨ３との混合ガスを利用したＬＰＣＶＤでシリコン窒化膜を形成してストレージノード層３３０ａを形成できる。さらに、ＮＨ３に対するＤＣＳの混合比は、誘電定数及びトラップ密度を調節するために、１．５ないし２．５の範囲であることが望ましい。これにより、ストレージノード層３３０ａのトラップ密度は定量的なＳｉ３Ｎ４より高くなる。
【００４５】
第２絶縁層３４０ａは、ＬＰＣＶＤを利用してシリコン酸化膜で形成できる。また、第３絶縁層３５０ａはシリコン窒化膜であることが望ましく、さらに、ＤＣＳとＮＨ３との混合ガスを利用したＬＰＣＶＤで形成することがさらに望ましい。さらに、ＮＨ３に対するＤＣＳの混合比は０．６５ないし１の範囲であることが望ましい。これは、第３絶縁層３５０ａのトラップ密度をストレージノード層３３０ａのトラップ密度より低く維持するためである。
【００４６】
本発明の実施形態で、第２絶縁層３４０ａ及び第３絶縁層３５０ａは、前述したようにシリコン酸化膜及びシリコン窒化膜で形成できる。したがって、従来の半導体製造工程技術及び装置を利用して第２絶縁層３４０ａ及び第３絶縁層３５０ａを形成することができる。すなわち、本発明の実施形態による製造方法は新たな設備または製造技術投資を必要としないので経済性がある。しかも、シリコン酸化膜及び窒化膜は相互反応もなくラインを汚染させない検証された物質である。
【００４７】
ゲート電極層３６０ａはポリシリコンを含んで形成できる。すなわち、金属ゲート電極構造を形成せずに、従来と類似してポリシリコンで形成されたゲート電極構造を形成できる。
【００４８】
次いで、ゲート電極層３６０ａ上にゲート電極層３６０ａの所定部分を露出するフォトレジストパターン３６２を形成する。フォトレジストパターン３６２は、当業者に公知のフォトリソグラフィ技術を利用して形成できる。
【００４９】
図９を参照すれば、次いでフォトレジストパターン３６２をエッチング保護膜として利用して、制御ゲート電極層３６０ａ、第３絶縁層３５０ａ、第２絶縁層３４０ａ、ストレージノード層３３０ａ、及び第１絶縁層３２０ａをエッチングしてゲート構造物３６５を形成する。すなわち、ゲート構造物３６５は、第１絶縁膜３２０、ストレージノード３３０、第２絶縁膜３４０、第３絶縁膜３５０及び制御ゲート電極３６０を備える。
【００５０】
図１０を参照すれば、次いで、ゲート構造物３６５の側壁にスペーサ絶縁膜３７０を形成するステップをさらに備えることができる。次いで、ゲート構造物３６５の外側の半導体基板３０５に不純物がドーピングされたソース３１０及びドレイン３１５を形成する。次いで、当業者に公知の方法によって配線形成工程を進めることができる。
【００５１】
本発明の特定実施形態についての以上の説明は例示及び説明を目的に提供された。本発明は前記実施形態に限定されるものではなく、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であることは自明である。
【産業上の利用可能性】
【００５２】
本発明による不揮発性メモリ素子は、保存装置を備える半導体製品に利用できる。
【図面の簡単な説明】
【００５３】
【図１】従来のＳＯＮＯＳ型メモリ素子を示す断面図である。
【図２】図１の素子に対するエネルギーバンドを示す図面である。
【図３】図１の素子に対する消去電圧の変化に対する、経時的なしきい電圧の変化を示すグラフである。
【図４】図１の素子に対する消去状態でのしきい電圧と、リテンション状態でのしきい電圧との変化量の関係を示すグラフである。
【図５】本発明の実施形態による不揮発性メモリ素子を示す断面図である。
【図６】図５の素子に対するエネルギーバンドを示す図面である。
【図７】図１及び図５の素子に対する消去状態でのフラットバンド電圧と、リテンション状態でのしきい電圧との変化量の関係を示すグラフである。
【図８】本発明の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図９】本発明の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１０】本発明の実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【符号の説明】
【００５４】
２００ メモリ素子、
２０５ 半導体基板、
２１０ ソース、
２１５ ドレイン、
２２０ 第１絶縁膜、
２３０ ストレージノード、
２４０ 第２絶縁膜、
２５０ 第３絶縁膜、
２６０ 制御ゲート電極、
２６５ ゲート構造物、
２７０ スペーサ絶縁膜。
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるゲート構造物を備えるものであって、
前記ゲート構造物は、
前記半導体基板上の第１絶縁膜と、
前記第１絶縁膜上に形成され、電荷保存のためのストレージノードと、
前記ストレージノード上の第２絶縁膜と、
前記第２絶縁膜上の第３絶縁膜と、
前記第３絶縁膜上の制御ゲート電極と、を備え、前記第２絶縁膜と前記第３絶縁膜のうち少なくとも一つ以上の誘電定数は前記第１絶縁膜の誘電定数より大きいことを特徴とする不揮発性メモリ素子。
【請求項２】
前記第２絶縁膜と前記第３絶縁膜のうち少なくとも一つ以上のエネルギーバンドギャップは、前記ストレージノードのエネルギーバンドギャップより大きいことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第３絶縁膜の誘電定数は前記第１絶縁膜の誘電定数より大きいことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第３絶縁膜は、シリコン窒化膜で形成されたことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記シリコン窒化膜の厚さは、４０ないし１００Å範囲であることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記第２絶縁膜は、シリコン酸化膜で形成されたことを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項７】
前記シリコン酸化膜の厚さは、２０ないし６０Å範囲であることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記第１絶縁膜は、シリコン酸化膜であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記シリコン酸化膜は、２０ないし６０Å範囲であることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記ストレージノードは、シリコン窒化膜、ポリシリコン、ナノクリスタルまたはナノドットで形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
半導体基板に互いに離隔されて形成されたソース及びドレインと、
前記ソースとドレインとの間の半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたストレージノードと、
前記ストレージノード上の酸化膜で形成された第２絶縁膜と、
前記第２絶縁膜上の窒化膜で形成された第３絶縁膜と、
前記第３絶縁膜上の制御ゲート電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１２】
前記第３絶縁膜は、シリコン窒化膜で形成されたことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記第２絶縁膜は、シリコン酸化膜で形成されたことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記シリコン窒化膜の厚さは、４０ないし１００Å範囲であり、前記シリコン酸化膜の厚さは２０ないし６０Å範囲であることを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１５】
前記ストレージノードは、シリコン窒化膜、ポリシリコン、ナノクリスタル、またはナノドットで形成されたことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１６】
半導体基板上に第１絶縁層を形成する工程と、
前記第１絶縁層上にストレージノード層を形成する工程と、
前記ストレージノード層上に第２絶縁層を形成する工程と、
前記第２絶縁層上に第３絶縁層を形成する工程と、
前記第３絶縁層上に制御ゲート電極層を形成する工程と、
前記ゲート電極層上に前記ゲート電極層表面の所定部分を露出させるフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをエッチング保護膜として、前記制御ゲート電極層、前記第３絶縁層、前記第２絶縁層、前記ストレージノード層及び前記第１絶縁層をエッチングしてゲート構造物を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１７】
前記第３絶縁層は、シリコン窒化膜で形成し、前記シリコン窒化膜は、ジクロロシラン（ＤＣＳ）とＮＨ３との混合ガスを利用した低圧化学気相蒸着法で形成することを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記ＮＨ３に対するＤＣＳの混合比は、０．６５ないし１の範囲であることを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記ストレージノード層はシリコン窒化膜で形成し、前記シリコン窒化膜は、ＤＣＳとＮＨ３との混合ガスを利用した低圧化学気相蒸着法で形成することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記ＮＨ３に対するＤＣＳの混合比は、１．５ないし２．５の範囲であり、前記第３絶縁層のトラップ密度が前記ストレージノード層のトラップ密度より低いことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項１】
半導体基板上に形成されるゲート構造物を備えるものであって、
前記ゲート構造物は、
前記半導体基板上の第１絶縁膜と、
前記第１絶縁膜上に形成され、電荷保存のためのストレージノードと、
前記ストレージノード上の第２絶縁膜と、
前記第２絶縁膜上の第３絶縁膜と、
前記第３絶縁膜上の制御ゲート電極と、を備え、前記第２絶縁膜と前記第３絶縁膜のうち少なくとも一つ以上の誘電定数は前記第１絶縁膜の誘電定数より大きいことを特徴とする不揮発性メモリ素子。
【請求項２】
前記第２絶縁膜と前記第３絶縁膜のうち少なくとも一つ以上のエネルギーバンドギャップは、前記ストレージノードのエネルギーバンドギャップより大きいことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第３絶縁膜の誘電定数は前記第１絶縁膜の誘電定数より大きいことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第３絶縁膜は、シリコン窒化膜で形成されたことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記シリコン窒化膜の厚さは、４０ないし１００Å範囲であることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記第２絶縁膜は、シリコン酸化膜で形成されたことを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項７】
前記シリコン酸化膜の厚さは、２０ないし６０Å範囲であることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記第１絶縁膜は、シリコン酸化膜であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記シリコン酸化膜は、２０ないし６０Å範囲であることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記ストレージノードは、シリコン窒化膜、ポリシリコン、ナノクリスタルまたはナノドットで形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
半導体基板に互いに離隔されて形成されたソース及びドレインと、
前記ソースとドレインとの間の半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたストレージノードと、
前記ストレージノード上の酸化膜で形成された第２絶縁膜と、
前記第２絶縁膜上の窒化膜で形成された第３絶縁膜と、
前記第３絶縁膜上の制御ゲート電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１２】
前記第３絶縁膜は、シリコン窒化膜で形成されたことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記第２絶縁膜は、シリコン酸化膜で形成されたことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記シリコン窒化膜の厚さは、４０ないし１００Å範囲であり、前記シリコン酸化膜の厚さは２０ないし６０Å範囲であることを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１５】
前記ストレージノードは、シリコン窒化膜、ポリシリコン、ナノクリスタル、またはナノドットで形成されたことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１６】
半導体基板上に第１絶縁層を形成する工程と、
前記第１絶縁層上にストレージノード層を形成する工程と、
前記ストレージノード層上に第２絶縁層を形成する工程と、
前記第２絶縁層上に第３絶縁層を形成する工程と、
前記第３絶縁層上に制御ゲート電極層を形成する工程と、
前記ゲート電極層上に前記ゲート電極層表面の所定部分を露出させるフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをエッチング保護膜として、前記制御ゲート電極層、前記第３絶縁層、前記第２絶縁層、前記ストレージノード層及び前記第１絶縁層をエッチングしてゲート構造物を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１７】
前記第３絶縁層は、シリコン窒化膜で形成し、前記シリコン窒化膜は、ジクロロシラン（ＤＣＳ）とＮＨ３との混合ガスを利用した低圧化学気相蒸着法で形成することを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記ＮＨ３に対するＤＣＳの混合比は、０．６５ないし１の範囲であることを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記ストレージノード層はシリコン窒化膜で形成し、前記シリコン窒化膜は、ＤＣＳとＮＨ３との混合ガスを利用した低圧化学気相蒸着法で形成することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記ＮＨ３に対するＤＣＳの混合比は、１．５ないし２．５の範囲であり、前記第３絶縁層のトラップ密度が前記ストレージノード層のトラップ密度より低いことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−２３７６０４（Ｐ２００６−２３７６０４Ａ）
【公開日】平成１８年９月７日（２００６．９．７）
【国際特許分類】
【出願番号】特願２００６−４３０１４（Ｐ２００６−４３０１４）
【出願日】平成１８年２月２０日（２００６．２．２０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１８年９月７日（２００６．９．７）
【国際特許分類】
【出願日】平成１８年２月２０日（２００６．２．２０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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