半導体基板の製造方法および半導体基板
【課題】 ２枚のウェーハの接合により、ＤＳＢ構造を有する半導体基板を製造する場合において、接合界面を半導体基板側に残さないことによって、接合界面のボイド発生に起因する素子の歩留まり低下を解消することを可能とする半導体基板の製造方法および半導体基板を提供する。
【解決手段】 第１の半導体ウェーハ１０２表面に非晶質（アモルファス）半導体層１２０を形成する工程と、第２の半導体ウェーハ１０４表面に多孔質半導体層１１８を形成する工程と、非晶質半導体層１２０と多孔質半導体層１１８を重ね合わせた状態で、第１の半導体ウェーハ１０２と第２の半導体ウェーハ１０４とを接合する工程と、非晶質半導体層１２０を単結晶化する熱処理工程と、接合する工程において形成された半導体基板１１４を、多孔質半導体層１１８において分離する工程を有することを特徴とする半導体基板の製造方法および半導体基板。
【解決手段】 第１の半導体ウェーハ１０２表面に非晶質（アモルファス）半導体層１２０を形成する工程と、第２の半導体ウェーハ１０４表面に多孔質半導体層１１８を形成する工程と、非晶質半導体層１２０と多孔質半導体層１１８を重ね合わせた状態で、第１の半導体ウェーハ１０２と第２の半導体ウェーハ１０４とを接合する工程と、非晶質半導体層１２０を単結晶化する熱処理工程と、接合する工程において形成された半導体基板１１４を、多孔質半導体層１１８において分離する工程を有することを特徴とする半導体基板の製造方法および半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関し、特に２枚のウェーハを接合することによって形成される半導体基板の製造方法および半導体基板に関する。
【背景技術】
【０００２】
現在の半導体製品の製造においては、一般に、表面が単一の結晶面方位を有するシリコンウェーハなどの半導体ウェーハが使用される。特に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、結晶面方位が（１００）のシリコンウェーハを使用することが主流となっている。
【０００３】
シリコンウェーハにおいては、ＭＯＳＦＥＴのキャリアのうち、電子は（１００）結晶面方位で＜１１０＞方向が、正孔は（１１０）結晶面方位で＜１１０＞方向が高い移動度を有することが知られている。すなわち、（１００）結晶面方位での正孔移動度は、電子移動度にくらべて１／２〜１／４になる。このアンバランスを補うため、通常、正孔をキャリアとするｐＭＯＳＦＥＴのチャネル幅は、電子をキャリアとするｎＭＯＳＦＥＴに対し幅広くなるように設計されている。この設計により、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの駆動電流のバランスが保たれ、均一な回路動作が保障されている。もっとも、幅広のｐＭＯＳＦＥＴによりＬＳＩのチップ面積が増大するという別の問題がある。
【０００４】
他方、（１１０）結晶面方位での正孔移動度は、（１００）結晶面方位での正孔移動度に比べて約２倍になる。したがって、（１１０）面上に形成されたｐＭＯＳＦＥＴは、（１００）面上に形成されたｐＭＯＳＦＥＴに比べて高い駆動電流を示す。しかし、残念ながら、（１１０）結晶面方位での電子移動度は、（１００）結晶面方位に比べて大幅に劣化するためｎＭＯＳＦＥＴの駆動能力は劣化する。
【０００５】
このように、表面が（１１０）結晶面方位を有するシリコンウェーハは、正孔移動度に優れるためｐＭＯＳＦＥＴにとって最適であるが、電子移動度に劣るためｎＭＯＳＦＥＴには適していない。逆に、表面が（１００）結晶面方位を有するシリコンウェーハは、電子移動度に優れるためｎＭＯＳＦＥＴにとって最適であるが、正孔移動度に劣るためｐＭＯＳＦＥＴには適していない。
【０００６】
そこで、２枚のシリコンウェーハの直接接合（貼り合わせ）によって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴをそれぞれ最適な結晶面方位の上に作成する様々な技術が提案されている。すなわち、例えば、シリコンウェーハ表面に（１００）面と（１１０）面の領域を作成し、（１００）面上にｎＭＯＳＦＥＴを、（１１０）面上にｐＭＯＳＦＥＴを形成することにより、高性能かつ高集積化されたＬＳＩの実現を可能とする技術が提案されている。
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
なお、上述のように、２枚のシリコンウェーハを厚い酸化膜を介することなく直接張り合わせた構造は、ＤＳＢ構造（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ ｓｔｒｕｃｔｕｒｅ）と称される。
【０００７】
従来、上記のように２枚のウェーハの直接接合によって、ＤＳＢ構造を有する半導体基板（ＤＳＢ基板）を形成する数々の方法が提案されている。
その一つとして、イオン注入したウェーハを接合後に剥離して半導体基板を製造する方法、いわゆる水素イオン剥離法（スマートカット法ともいう）が提案されている（例えば、特許文献２）。
この方法は、貼りあわせる２枚のシリコンウェーハのうち、一方のシリコンウェーハの上面から水素イオンまたは希ガスイオンを注入し、当該ウェーハ内部に微小気泡層（封入層）を形成させる。その後、当該イオンを注入した方の面を他方のシリコンウェーハと重ね合わせて接合し、熱処理を加えて微小気泡層を発泡させ、この層をへき開面として一方のシリコンウェーハを薄膜状に残して剥離した後、さらに熱処理を加えて強固に接合して、ＤＳＢ基板とする技術である。
【０００８】
また、別の方法として、ウェーハ表面の多孔質半導体層の上にシリコン単結晶薄膜層を形成したのち２枚のウェーハを接合し、その後剥離して半導体基板を製造する方法、いわゆるＥＬＴＲＡＮ（エルトラン）法が提案されている（例えば、特許文献３）。
この方法は、貼りあわせる２枚のシリコンウェーハのうち、一方のシリコンウェーハ表面に陽極化成法等で多孔質半導体層を形成し、その多孔質半導体層の上にエピタキシャル成長によりシリコン単結晶薄膜を形成する。その後、シリコン単結晶薄膜表面に他方のシリコンウェーハを重ね合わせて接合し、多孔質半導体層において機械的あるいは化学的にウェーハを分離して一方のシリコンウェーハを薄膜状にし、ＤＳＢ基板とする技術である。
【特許文献１】ＵＳ ７，０６０，５８５ Ｂ１
【特許文献２】特開平５−２１１１２８号公報
【特許文献３】特開平７−３０２８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
もっとも、特許文献２の方法においては、接合界面において、接合前に界面に存在していたＯＨ基等が、接合のための熱処理によりＨ２ＯやＨ２として脱ガスし、このガスが凝集してボイドが発生する。このような、接合界面のボイドは、半導体基板を用いた素子形成の際に、界面高抵抗、ジャンクションリークの増大、機械的強度の低下等を生じさせ、さまざまな初期不良、信頼性不良の原因となる。したがって、半導体基板上に形成される素子の歩留まりを低下させる。また、接合界面には、格子不整合に伴うミスフィット転位および格子ひずみが不均一に生じるため、単結晶性の不完全な遷移層が存在し、ＬＳＩの接合リーク等の原因となる。そして、イオン注入工程等製造工程が多く製造設備投資が膨大となること等の課題がある。
また、特許文献３の方法においても、特許文献２の方法同様、接合界面のボイド発生、遷移層起因の接合リーク発生等の問題がある。また、エピタキシャル成長工程等製造工程が多く製造設備投資が膨大となること、多孔質半導体層上への単結晶膜の成長制御が困難であること等の課題がある。
【００１０】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、２枚のウェーハの接合により、ＤＳＢ構造を有する半導体基板を製造する場合において、接合界面を半導体基板側に残さないことによって、接合界面のボイド発生に起因する素子の歩留まり低下を解消することを可能とする半導体基板の製造方法および半導体基板を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体基板の製造方法は、
第１の半導体ウェーハ表面に非晶質（アモルファス）半導体層を形成する工程と、
第２の半導体ウェーハ表面に多孔質半導体層を形成する工程と、
前記非晶質半導体層と前記多孔質半導体層とを重ね合わせた状態で、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを接合する工程と、
前記非晶質半導体層を単結晶化する熱処理工程と、
前記接合する工程において形成された半導体基板を、前記多孔質半導体層において分離する工程を有することを特徴とする。
【００１２】
ここで、前記接合する工程の前に、１Ｐａ以下の雰囲気中で、前記非晶質半導体層表面および前記多孔質半導体層表面の酸化膜または不純物を除去する工程を有し、
前記酸化膜または不純物を除去する工程の後、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを１Ｐａより高圧の雰囲気にさらすことなく、前記接合する工程において前記第１の半導体ウェーハと前記第２の半導体ウェーハを接合することが望ましい。
【００１３】
また、前記非晶質半導体層を形成する工程において、前記非晶質半導体層をＣＶＤ法によって形成することが望ましい。
【００１４】
また、前記熱処理工程において、熱処理温度が４００℃以上１０００℃以下であることが望ましい。
【００１５】
また、前記多孔質半導体層を形成する工程において、前記多孔質半導体層を陽極化成法によって形成することが望ましい。
【００１６】
さらに、前記第１の半導体ウェーハと前記第２の半導体ウェーハとがシリコンウェーハであって、前記第１の半導体ウェーハ表面の結晶面方位と前記第２の半導体ウェーハ表面の結晶面方位とのいずれか一方が、（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることが望ましい。
【００１７】
本発明の一態様の半導体基板は、
異なる結晶方位を有する第１の半導体領域層と第２の半導体領域層とを備えた半導体基板であって、前記第１の半導体領域層と前記第２の半導体領域層とが、前記半導体基板表面におおむね平行な遷移層を間に介して形成されており、前記遷移層の前記半導体基板表面に垂直な方向の厚さが４ｎｍ以上６ｎｍ以下であることを特徴とする。
【００１８】
この半導体基板において、前記第１の半導体領域層と前記第２の半導体領域層とがシリコン単結晶層であって、前記第１の半導体領域層表面の結晶面方位と前記第２の半導体領域層表面の結晶面方位とのいずれか一方が、（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることが望ましい。
【発明の効果】
【００１９】
本発明によれば、２枚のウェーハの接合により、ＤＳＢ構造を有する半導体基板を製造する場合において、接合界面を半導体基板側に残さないことによって、接合界面のボイド発生に起因する素子の歩留まり低下を解消することを可能とする半導体基板の製造方法および半導体基板を提供することが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体基板の製造方法および半導体基板についての実施の形態につき、添付図面に基づき説明する。
なお、実施の形態においては、半導体ウェーハとしてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、本明細書中においては、便宜上（１００）面、（１１０）面と表記するが、この表記により、結晶学的に（１００）面、（１１０）面と等価な面をすべて代表させるものとする。
また、本明細書中、多孔質半導体層とは、半導体層中空孔部分が、体積割合にしておおむね１％以上ある半導体層をいうものとする。
【００２１】
〔第１の実施の形態〕
本発明の実施の形態の半導体基板の製造方法の概要は以下のとおりである。
表面が概ね（１００）結晶面方位を有する第１のシリコンウェーハ表面に非晶質（アモルファス）シリコン層を形成する工程と、表面が概ね（１１０）結晶面方位を有する第２のシリコンウェーハ表面に陽極化成法により多孔質シリコン層を形成する工程と、非晶質シリコン層と多孔質シリコン層を重ね合わせた状態で、第１のシリコンウェーハと第２のシリコンウェーハとを接合する工程と、非晶質シリコン層を単結晶化する熱処理工程と、接合する工程において形成されたシリコン基板を、多孔質シリコン層において分離する工程を有することを特徴とする。
【００２２】
本実施の形態においては、第１のシリコンウェーハと第２のシリコンウェーハを接合した際の界面が、製造されるＤＳＢ接合を有する半導体基板に残らないため、接合後の熱処理の際に接合界面に発生するボイドによる素子の歩留まり劣化を生じさせない点が最大の特徴である。
【００２３】
以下、本実施の形態の半導体基板の製造方法について、図１の製造工程フロー図を参照しつつ、より具体的に記載する。
【００２４】
まず、図１（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１００）のシリコン単結晶インゴットを、所定の角度、例えば、（１００）面に対して０度以上５度以下、例えば、０．２度程度の傾斜角（オフ角）を有するようにスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、ＲＣＡ洗浄を行った後に、鏡面研磨する。これによって、表面が（１００）面に対して所定の傾斜角（オフ角）を有するベースウェーハ（第１のシリコンウェーハ）１０２を準備する。
次に、このベースウェーハ（第１のシリコンウェーハ）１０２表面に、例えば、縦型熱処理炉を用いたＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、１００ｎｍ〜４００ｎｍ程度の非晶質（アモルファス）シリコン層１２０を堆積する。
【００２５】
ここで、非晶質シリコン層１２０を堆積する前に、ベースウェーハ１０２表面をＲＣＡ洗浄や希ＨＦ（弗酸）処理を行うことにより、ベースウェーハ１０２表面の付着物やシリコン酸化膜を除去しておくことが望ましい。これは、後に非晶質シリコン層１２０を、ベースウェーハ１０２の結晶情報に基づき固相成長させて単結晶化する際に、接合界面の付着物やシリコン酸化膜が単結晶化を阻害することを抑制するためである。
このために、非晶質シリコン層１２０の堆積を行う同一チャンバー内で、堆積前の処理、例えば、水素ガス等による還元処理でシリコン酸化膜や表面に付着した不純物等を除去することがより望ましい。
【００２６】
ここで、非晶質シリコン層の形成は、均一性確保およびプロセスの容易性から、ＬＰＣＶＤ法による堆積が望ましいが、必ずしも、ＬＰＣＶＤ法に限らず、その他の方法、例えば、シリコン（Ｓｉ）等のイオン注入により単結晶シリコン層を非晶質化させることによって形成しても構わない。
【００２７】
次に、図１（ｂ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１１０）のシリコン単結晶インゴットを、所定の角度、例えば、（１１０）面に対して０度以上５度以下、例えば、０．２度程度の傾斜角（オフ角）を有するようにスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、ＲＣＡ洗浄を行った後に、鏡面研磨する。そうすることによって、表面が（１１０）面に対して所定の傾斜角（オフ角）を有するボンドウェーハ（第２のシリコンウェーハ）１０４を準備する。
次に、このボンドウェーハ１０４表面を、弗酸を溶液とする公知の陽極化成法（陽極酸化法）を用いて、多孔質シリコン層１１８を形成する。この多孔質シリコン層１１８は、単結晶としての結晶性を維持している。
【００２８】
なお、ここでは多孔質シリコン層を形成する方法として、陽極化成法を用いているが、後に、機械的、化学的に分離可能な多孔質シリコン層を形成できる方法、例えば、ウェットエッチング法、希ガスイオン注入と熱処理による発泡等を用いてもかまわない。
【００２９】
なお、（１００）面および（１１０）面に対する傾斜角を０度以上５度以下とするのは、この範囲を超えると、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴそれぞれについて、キャリアの移動度の増大効果を十分に享受できなくなる可能性があるためである。
【００３０】
次に、図１（ｃ）に示す工程で、ベースウェーハ１０２の非晶質シリコン層１２０と、ボンドウェーハ１０４の多孔質シリコン層１１８とを重ね合わせた状態で、ベースウェーハ１０２とボンドウェーハ１０４を、例えば、常温、清浄な大気雰囲気中で接合する。
なお、接合前に、例えば、ＲＣＡ洗浄や希ＨＦ（弗酸）等のウェットエッチング処理により、ベースウェーハ１０２およびボンドウェーハ１０４表面の不純物やシリコン酸化膜を除去しておくことが望ましい。これは、後に非晶質シリコン層１２０を、多孔質シリコン層の結晶情報に基づき固相成長させて単結晶化する際に、接合界面の不純物やシリコン酸化膜が単結晶化を阻害することを抑制するためである。
【００３１】
次に、図１（ｄ）に示す工程で、ベースウェーハ１０２とボンドウェーハ１０４を接合することによって形成されたシリコン基板を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中、例えば、水素ガス雰囲気中で熱処理する。
この熱処理により、ベースウェーハ１０２側の非晶質シリコン層１２０を、ボンドウェーハ１０４側の多孔質シリコン層１１８の結晶情報に基づき固層成長させて単結晶化する。この際、非晶質シリコン層１２０の上側（ボンドウェーハ１０４側）は、多孔質シリコン層１１８の有する（１１０）結晶面方位情報に基づき固相化し、５０ｎｍ〜２００ｎｍ程度の膜厚の（１１０）結晶面方位を有するシリコン単結晶層１２４となる。一方、非晶質シリコン層１２０の下側（ベースウェーハ１０２側）は、ベースウェーハ１０２の有する（１００）結晶面方位情報に基づき固相化し、（１００）結晶面方位を有するシリコン単結晶となり、結晶的にはやはり（１００）結晶面方位を有するベースウェーハ１０４と同一化する。
【００３２】
ここで、熱処理温度は、４００℃以上１０００℃以下であることが望ましい。これは、この温度範囲を上回ると、多孔質シリコン層１１８において、シリコン原子の再構成（マイグレーション）が生じ、多孔質部が消滅し、後のシリコンウェーハ分離が困難になる、あるいは、分離後に表面に大きなダメージが生成されることになるためである。また、この温度範囲を下回ると、非晶質シリコン層１２０の固体相成長速度が遅くなり、単結晶化が困難になるからである。さらに、熱処理温度は、ベースウェーハ１０２とボンドウェーハ１０４の接合界面に自然酸化膜が形成されている場合は、８００℃以上１０００℃以下であることが望ましい。これは、この温度範囲を上回ると、前述の通り後のシリコンウェーハ分離が困難になる、あるいは、分離後に表面に大きなダメージが生成されるためである。また、この温度範囲を下回ると、接合界面の自然酸化膜が固層成長を妨げることになり、単結晶化が困難になるからである。
【００３３】
次に、図１（ｅ）に示す工程で、多孔質シリコン層１１８を境界として、剥離ウェーハ１１０と、シリコン基板１１４に分離する。すなわち、シリコンウェーハ表面に平行な断面で、剥離ウェーハ１１０と、シリコン基板１１４に物理的に分割する。シリコン基板１１４の上面は、表面が概ね（１１０）結晶面方位を有するシリコン単結晶層１２４となっており、その下は概ね（１００）結晶面方位を有するシリコン単結晶となっている。
そして、シリコン基板１１４の上側から固相成長する（１１０）結晶面方位を有するシリコン単結晶と下側から成長する（１００）結晶面方位を有するシリコン単結晶の界面１１６は、清浄な雰囲気中で堆積された非晶質シリコン層１２０中に現出することから、極めて清浄、かつ、結晶的にも欠陥の少ない良好な界面となる。
【００３４】
そして、この分離する工程は、例えば、多孔質シリコン層の機械的強度が弱いことを利用して、加圧した液体を多孔質シリコン層１１８の側面に噴射することによりウェーハを分割する、いわゆるウォータージェット法を用いて行う。あるいは、分離のための薄いブレードを多孔質シリコン層１１８の側面に挿入して機械的に分割する、いわゆるブレード挿入法を用いることも可能である。または、単結晶シリコンに対して、多孔質シリコン層１１８のみを選択的にエッチングできる弗酸やバッファード弗酸を用いる方法によることも可能である。
【００３５】
なお、剥離ウェーハ１１０表面には、多孔質シリコン層１１８の一部（図示せず）が残存しているため、このままの状態で、再度、図１（ｂ）の工程から使用するボンドウェーハとして、利用することが可能となる。したがって、結果的に、ＤＳＢ接合を有するシリコン基板の製造コストを低減することが可能となる。
【００３６】
次に、図１（ｆ）に示す工程において、シリコン基板１１４の（１１０）結晶面方位を有するシリコン単結晶層１２４側表面を、平坦化する。この工程は、シリコン単結晶層１２４側表面に残存する多孔質シリコン層による表面の凹凸、あるいは、ウェーハの分離の際の物理的な力によって生じた表面微小クラックを除去することを目的として行われる。
具体的には、例えば、研磨布を用いた表面研磨により平坦化を行うことが可能である。また、例えば、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で、１１００℃以上の熱処理を行い、表面のシリコン原子を再構成（マイグレーション）させることによっても可能である。あるいは、酸化性雰囲気中で熱処理することにより表面を酸化し、その後、希ＨＦ（弗酸）処理により形成された酸化膜を除去することによっても、表面の平坦化は可能である。
【００３７】
この平坦化する工程により、図１（ｆ）に示すように、表面が平坦化され、概ね（１１０）の結晶面方位を有するシリコン単結晶層１２４と、概ね（１００）の結晶面方位を有するベースウェーハ１０２が、清浄かつ欠陥の少ない界面１１６で接するシリコン基板１１４が形成される。
【００３８】
以上、本実施の形態のシリコン基板の製造方法によれば、２枚のウェーハの接合によりＤＳＢ構造を有するシリコン基板を製造する場合において、２枚のウェーハの接合界面をシリコン基板側に残さないことによって、下記に詳述するように接合界面に起因する素子の歩留まり低下が解消された半導体基板を製造することが可能となるという作用・効果を有する。
【００３９】
従来の技術では、２枚のウェーハの接合面が最終的な製品であるシリコン基板側に界面として存在する。このため、ウェーハを接合した後の熱処理工程の際、脱ガスによりボイドが生じると、そのまま製品であるシリコン基板にそのボイドが残存する。これに対して、本実施の形態によれば、２枚のウェーハの接合面である、非晶質シリコン層と多孔質シリコン層との関係は、ウェーハの分離工程により、シリコン基板の最表面となる。そして、この面は、後の平坦化工程で平坦化されることになり、実質上は最終的な製品であるシリコン基板側に存在しなくなる。したがって、例え、半導体基板製造中に接合界面にてボイドが発生したとしても、シリコン基板には残らないため、接合界面のボイド発生に起因する素子の歩留まり低下という問題は生じ得ない。
【００４０】
また、本実施の形態の半導体基板の製造方法によれば、従来技術のように、イオン注入装置や、エピタキシャル成長装置を用いた工程が不要となる。したがって、シリコン基板の製造コストを大幅に削減できるという作用・効果もある。
【００４１】
図２（ａ）は、上記、製造方法によって形成される本実施の形態の半導体基板の断面図である。本実施の形態の半導体基板は、シリコン単結晶基板であり、図２に示すように、異なる結晶方位を有する第１の半導体領域層２１０と第２の半導体領域層２２０を備えている。ここで、第１の半導体領域層２１０と第２の半導体領域層２２０とがシリコン単結晶層である。そして、第１の半導体領域層２１０表面の結晶面方位が（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、第１の半導体領域層２１０表面の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にある。
【００４２】
さらに、第１の半導体領域層２１０と第２の半導体領域層２２０とが、半導体基板表面におおむね平行な遷移層２３０を間に介して形成されている。ここで、遷移層は、上記製造方法において、一方から成長してくる（１００）単結晶層と、他方から成長してくる（１１０）単結晶層が、ぶつかった界面近傍に形成される。そして、この遷移層とは、より具体的には結晶完全性の高い第１の半導体領域層２１０と第２の半導体領域層２２０と異なり、格子不整合によるミスフィット転位および格子ひずみが不均一に生じている結晶完全性の低いシリコン層をいう。そして、この遷移層の、半導体基板表面に垂直な方向の厚さ、すなわち図２のｄで示される距離が４ｎｍ以上６ｎｍ以下であることを本実施の形態の半導体基板は特徴とする。
【００４３】
この遷移層の厚さは、光源サイズ約１０ｎｍの分光エリプソメトリにより、半導体基板面内の任意の位置において測定が可能である。
【００４４】
ここで、遷移層が６ｎｍより大きくなると、半導体基板上に形成される半導体デバイスの接合リークが増大するため好ましくない。また、４ｎｍより小さいと、遷移層中の転位密度や歪み量が大きくなりすぎ、やはり、接合リークが増大するおそれがあるため好ましくない。そして、接合リークの面内ばらつきを抑制する観点からは、遷移層の面内でのばらつきについて、最大値が最小値の１．５倍程度の範囲にあることが望ましい。
【００４５】
一方、従来の半導体基板の断面を図２（ｂ）に示す。従来技術のＤＳＢ基板では、２枚のウェーハ同士が接合した界面が、異なる結晶方位を有する半導体層、すなわち、第１の半導体領域層２１０と第２の半導体領域層２２０の境界となる。この場合、遷移層２３０の厚さｄは、１〜１０ｎｍ程度と、本実施の形態の場合に比べ、ばらつきが大きくなっている。これは、貼り合わせる前のウェーハの表面形状および貼り合わせ後のシリコン原子のマイグレーションに起因するものである。そして、従来の貼り合わせ基板の場合には、この遷移層には、格子不整合によるミスフィット転位および格子ひずみが生じているのみならず、上述のようにボイドも存在している。さらに、貼り合わせ前のウェーハ表面に吸着していた金属原子等の不純物も存在している。
【００４６】
以上、記載したように、本実施の形態においては、従来技術に比較して、単結晶性の不完全な遷移層幅が狭く、かつ、面内分布が抑制されている。さらに、遷移層中のボイドは存在せず、金属原子等の不純物濃度も抑制されている。したがって、半導体基板表面にＬＳＩ等の半導体デバイスを形成した場合の接合リークが抑制され、かつ、接合リークのばらつきも抑制されるという作用・効果を有している。
【００４７】
〔第２の実施の形態〕
本発明の第２の実施の形態の半導体基板の製造方法および半導体基板は、第１のシリコンウェーハ表面の結晶面方位と第２のシリコンウェーハ表面の結晶面方位が、例えば、（１００）面同士、あるいは、（１１０）面同士、あるいは同一面方位同士で回転角が異なる基板同士、面方位が同一であること以外は第１の実施の形態と同様であるので記述を省略する。
【００４８】
本実施の形態によれば、同一面方位を有するＤＳＢ接合したシリコン基板を効率よく製造することができるなど、第１の実施の形態と同様の作用・効果を得ることが可能となる。
【００４９】
〔第３の実施の形態〕
本発明の第３の実施の形態の半導体基板の製造方法は、図１の製造工程フローにおいて、図１（ｃ）に示す接合する工程の前に、１Ｐａ以下の雰囲気中で、非晶質シリコン層１２０表面および多孔質シリコン層１１８表面の酸化膜または不純物を除去する工程を有し、不純物を除去する工程の後、ベースウェーハ１０２（第１のシリコンウェーハ）とボンドウェーハ１０４（第２のシリコンウェーハ）とを１Ｐａより高圧の雰囲気にさらすことなく、ベースウェーハ１０２とボンドウェーハ１０４を接合する以外は、第１および第２の実施の形態と同様であるので記述を省略する。
なお、ここで不純物とは、それぞれのウェーハ表面に物理的、化学的に付着した金属汚染、有機物汚染、パーティクル等をいう。
【００５０】
本実施の形態の製造方法は、より具体的には、ウェーハ表面に形成されたシリコン酸化膜を除去する場合は、例えば、１Ｐａ以下に保持されたチャンバー内で、水素ガス、シランガス等の還元性ガス雰囲気で熱処理を行うことにより、ベースウェーハ１０２およびボンドウェーハ１０４表面のシリコン酸化膜を除去する。そして、１Ｐａ以下に保ったまま同一のチャンバー内で、２枚のウェーハを重ね合わせて接合する。あるいは、熱処理と接合処理は同一のチャンバーでなくとも、１Ｐａより高圧の雰囲気にさらすことがなければ、例えば、１Ｐａ以下の真空度に保たれた搬送チャンバーでウェーハを移送した後に、他のチャンバー内で接合をおこなってもかまわない。
また、金属汚染や有機物汚染の除去であれば、例えば、１０Ｐａ以下に保持されたチャンバー内で、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｃｈｉｎｇ）処理により、所望の量の表面エッチングを行った後、上記のように、２枚のウェーハを１Ｐａより高圧の雰囲気にさらすことなく接合することが考えられる。適切なガス種を選択すれば、金属汚染や有機物汚染のみならず、シリコン酸化膜もＣＤＥ処理により除去することが可能である。
上記、還元処理とＣＤＥ処理を組み合わせてもかまわない。
【００５１】
本実施の形態の製造方法によれば、第１および第２の実施の形態の作用・効果に加え、非晶質シリコン層１２０表面および多孔質シリコン層１１８表面の酸化膜または不純物を効果的に除去することにより、後に非晶質シリコン層１２０を、多孔質シリコン層の結晶情報に基づき固相成長させて単結晶化する際に、接合界面のシリコン酸化膜や不純物が単結晶化を阻害することを一層抑制するという作用・効果を得ることができる。
なぜなら、それぞれのウェーハの表面処理から２枚のウェーハの接合までが、１Ｐａ以下の真空中でおこなわれることにより、大気雰囲気中で生ずる自然酸化膜のウェーハ表面への成長や、不純物のウェーハ表面への付着が抑制されるからである。
【００５２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体基板、半導体基板の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体基板、半導体基板の製造方法等に関わる要素を適宜選択して用いることができる。
【００５３】
例えば、第１のシリコンウェーハと第２のシリコンウェーハの結晶面方位が異なる場合、実施の形態に記載した（１００）面と（１１０）面の組み合わせのみならず、その他の結晶面方位の組み合わせであってもかまわない。
【００５４】
また、例えば、上記実施の形態においては、第１の半導体ウェーハ、第２の半導体ウェーハともに半導体材料について、シリコン（Ｓｉ）を材料とする場合について説明した。しかし、その他、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびにＩＩＩ／Ｖ族またはＩＩ／ＶＩ族の複合半導体を含めた任意の半導体材料を選択することが可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板の製造方法および半導体基板は、本発明の範囲に包含される。
【図面の簡単な説明】
【００５５】
【図１】第１の実施の形態の製造工程フロー図。
【図２】第１の実施の形態および従来技術の半導体基板の断面図。
【符号の説明】
【００５６】
１０２ ベースウェーハ（第１のシリコンウェーハ）
１０４ ボンドウェーハ（第２のシリコンウェーハ）
１１０ 剥離ウェーハ
１１４ シリコン基板
１１６ 界面
１１８ 多孔質シリコン層
１２０ 非晶質シリコン層
１２４ （１１０）結晶面方位を有するシリコン単結晶層
２１０ 第１の半導体領域層
２２０ 第２の半導体領域層
２３０ 遷移層
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関し、特に２枚のウェーハを接合することによって形成される半導体基板の製造方法および半導体基板に関する。
【背景技術】
【０００２】
現在の半導体製品の製造においては、一般に、表面が単一の結晶面方位を有するシリコンウェーハなどの半導体ウェーハが使用される。特に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成されるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、結晶面方位が（１００）のシリコンウェーハを使用することが主流となっている。
【０００３】
シリコンウェーハにおいては、ＭＯＳＦＥＴのキャリアのうち、電子は（１００）結晶面方位で＜１１０＞方向が、正孔は（１１０）結晶面方位で＜１１０＞方向が高い移動度を有することが知られている。すなわち、（１００）結晶面方位での正孔移動度は、電子移動度にくらべて１／２〜１／４になる。このアンバランスを補うため、通常、正孔をキャリアとするｐＭＯＳＦＥＴのチャネル幅は、電子をキャリアとするｎＭＯＳＦＥＴに対し幅広くなるように設計されている。この設計により、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの駆動電流のバランスが保たれ、均一な回路動作が保障されている。もっとも、幅広のｐＭＯＳＦＥＴによりＬＳＩのチップ面積が増大するという別の問題がある。
【０００４】
他方、（１１０）結晶面方位での正孔移動度は、（１００）結晶面方位での正孔移動度に比べて約２倍になる。したがって、（１１０）面上に形成されたｐＭＯＳＦＥＴは、（１００）面上に形成されたｐＭＯＳＦＥＴに比べて高い駆動電流を示す。しかし、残念ながら、（１１０）結晶面方位での電子移動度は、（１００）結晶面方位に比べて大幅に劣化するためｎＭＯＳＦＥＴの駆動能力は劣化する。
【０００５】
このように、表面が（１１０）結晶面方位を有するシリコンウェーハは、正孔移動度に優れるためｐＭＯＳＦＥＴにとって最適であるが、電子移動度に劣るためｎＭＯＳＦＥＴには適していない。逆に、表面が（１００）結晶面方位を有するシリコンウェーハは、電子移動度に優れるためｎＭＯＳＦＥＴにとって最適であるが、正孔移動度に劣るためｐＭＯＳＦＥＴには適していない。
【０００６】
そこで、２枚のシリコンウェーハの直接接合（貼り合わせ）によって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴをそれぞれ最適な結晶面方位の上に作成する様々な技術が提案されている。すなわち、例えば、シリコンウェーハ表面に（１００）面と（１１０）面の領域を作成し、（１００）面上にｎＭＯＳＦＥＴを、（１１０）面上にｐＭＯＳＦＥＴを形成することにより、高性能かつ高集積化されたＬＳＩの実現を可能とする技術が提案されている。
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
なお、上述のように、２枚のシリコンウェーハを厚い酸化膜を介することなく直接張り合わせた構造は、ＤＳＢ構造（Ｄｉｒｅｃｔ Ｓｉｌｉｃｏｎ Ｂｏｎｄｉｎｇ ｓｔｒｕｃｔｕｒｅ）と称される。
【０００７】
従来、上記のように２枚のウェーハの直接接合によって、ＤＳＢ構造を有する半導体基板（ＤＳＢ基板）を形成する数々の方法が提案されている。
その一つとして、イオン注入したウェーハを接合後に剥離して半導体基板を製造する方法、いわゆる水素イオン剥離法（スマートカット法ともいう）が提案されている（例えば、特許文献２）。
この方法は、貼りあわせる２枚のシリコンウェーハのうち、一方のシリコンウェーハの上面から水素イオンまたは希ガスイオンを注入し、当該ウェーハ内部に微小気泡層（封入層）を形成させる。その後、当該イオンを注入した方の面を他方のシリコンウェーハと重ね合わせて接合し、熱処理を加えて微小気泡層を発泡させ、この層をへき開面として一方のシリコンウェーハを薄膜状に残して剥離した後、さらに熱処理を加えて強固に接合して、ＤＳＢ基板とする技術である。
【０００８】
また、別の方法として、ウェーハ表面の多孔質半導体層の上にシリコン単結晶薄膜層を形成したのち２枚のウェーハを接合し、その後剥離して半導体基板を製造する方法、いわゆるＥＬＴＲＡＮ（エルトラン）法が提案されている（例えば、特許文献３）。
この方法は、貼りあわせる２枚のシリコンウェーハのうち、一方のシリコンウェーハ表面に陽極化成法等で多孔質半導体層を形成し、その多孔質半導体層の上にエピタキシャル成長によりシリコン単結晶薄膜を形成する。その後、シリコン単結晶薄膜表面に他方のシリコンウェーハを重ね合わせて接合し、多孔質半導体層において機械的あるいは化学的にウェーハを分離して一方のシリコンウェーハを薄膜状にし、ＤＳＢ基板とする技術である。
【特許文献１】ＵＳ ７，０６０，５８５ Ｂ１
【特許文献２】特開平５−２１１１２８号公報
【特許文献３】特開平７−３０２８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
もっとも、特許文献２の方法においては、接合界面において、接合前に界面に存在していたＯＨ基等が、接合のための熱処理によりＨ２ＯやＨ２として脱ガスし、このガスが凝集してボイドが発生する。このような、接合界面のボイドは、半導体基板を用いた素子形成の際に、界面高抵抗、ジャンクションリークの増大、機械的強度の低下等を生じさせ、さまざまな初期不良、信頼性不良の原因となる。したがって、半導体基板上に形成される素子の歩留まりを低下させる。また、接合界面には、格子不整合に伴うミスフィット転位および格子ひずみが不均一に生じるため、単結晶性の不完全な遷移層が存在し、ＬＳＩの接合リーク等の原因となる。そして、イオン注入工程等製造工程が多く製造設備投資が膨大となること等の課題がある。
また、特許文献３の方法においても、特許文献２の方法同様、接合界面のボイド発生、遷移層起因の接合リーク発生等の問題がある。また、エピタキシャル成長工程等製造工程が多く製造設備投資が膨大となること、多孔質半導体層上への単結晶膜の成長制御が困難であること等の課題がある。
【００１０】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、２枚のウェーハの接合により、ＤＳＢ構造を有する半導体基板を製造する場合において、接合界面を半導体基板側に残さないことによって、接合界面のボイド発生に起因する素子の歩留まり低下を解消することを可能とする半導体基板の製造方法および半導体基板を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体基板の製造方法は、
第１の半導体ウェーハ表面に非晶質（アモルファス）半導体層を形成する工程と、
第２の半導体ウェーハ表面に多孔質半導体層を形成する工程と、
前記非晶質半導体層と前記多孔質半導体層とを重ね合わせた状態で、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを接合する工程と、
前記非晶質半導体層を単結晶化する熱処理工程と、
前記接合する工程において形成された半導体基板を、前記多孔質半導体層において分離する工程を有することを特徴とする。
【００１２】
ここで、前記接合する工程の前に、１Ｐａ以下の雰囲気中で、前記非晶質半導体層表面および前記多孔質半導体層表面の酸化膜または不純物を除去する工程を有し、
前記酸化膜または不純物を除去する工程の後、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを１Ｐａより高圧の雰囲気にさらすことなく、前記接合する工程において前記第１の半導体ウェーハと前記第２の半導体ウェーハを接合することが望ましい。
【００１３】
また、前記非晶質半導体層を形成する工程において、前記非晶質半導体層をＣＶＤ法によって形成することが望ましい。
【００１４】
また、前記熱処理工程において、熱処理温度が４００℃以上１０００℃以下であることが望ましい。
【００１５】
また、前記多孔質半導体層を形成する工程において、前記多孔質半導体層を陽極化成法によって形成することが望ましい。
【００１６】
さらに、前記第１の半導体ウェーハと前記第２の半導体ウェーハとがシリコンウェーハであって、前記第１の半導体ウェーハ表面の結晶面方位と前記第２の半導体ウェーハ表面の結晶面方位とのいずれか一方が、（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることが望ましい。
【００１７】
本発明の一態様の半導体基板は、
異なる結晶方位を有する第１の半導体領域層と第２の半導体領域層とを備えた半導体基板であって、前記第１の半導体領域層と前記第２の半導体領域層とが、前記半導体基板表面におおむね平行な遷移層を間に介して形成されており、前記遷移層の前記半導体基板表面に垂直な方向の厚さが４ｎｍ以上６ｎｍ以下であることを特徴とする。
【００１８】
この半導体基板において、前記第１の半導体領域層と前記第２の半導体領域層とがシリコン単結晶層であって、前記第１の半導体領域層表面の結晶面方位と前記第２の半導体領域層表面の結晶面方位とのいずれか一方が、（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることが望ましい。
【発明の効果】
【００１９】
本発明によれば、２枚のウェーハの接合により、ＤＳＢ構造を有する半導体基板を製造する場合において、接合界面を半導体基板側に残さないことによって、接合界面のボイド発生に起因する素子の歩留まり低下を解消することを可能とする半導体基板の製造方法および半導体基板を提供することが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体基板の製造方法および半導体基板についての実施の形態につき、添付図面に基づき説明する。
なお、実施の形態においては、半導体ウェーハとしてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、本明細書中においては、便宜上（１００）面、（１１０）面と表記するが、この表記により、結晶学的に（１００）面、（１１０）面と等価な面をすべて代表させるものとする。
また、本明細書中、多孔質半導体層とは、半導体層中空孔部分が、体積割合にしておおむね１％以上ある半導体層をいうものとする。
【００２１】
〔第１の実施の形態〕
本発明の実施の形態の半導体基板の製造方法の概要は以下のとおりである。
表面が概ね（１００）結晶面方位を有する第１のシリコンウェーハ表面に非晶質（アモルファス）シリコン層を形成する工程と、表面が概ね（１１０）結晶面方位を有する第２のシリコンウェーハ表面に陽極化成法により多孔質シリコン層を形成する工程と、非晶質シリコン層と多孔質シリコン層を重ね合わせた状態で、第１のシリコンウェーハと第２のシリコンウェーハとを接合する工程と、非晶質シリコン層を単結晶化する熱処理工程と、接合する工程において形成されたシリコン基板を、多孔質シリコン層において分離する工程を有することを特徴とする。
【００２２】
本実施の形態においては、第１のシリコンウェーハと第２のシリコンウェーハを接合した際の界面が、製造されるＤＳＢ接合を有する半導体基板に残らないため、接合後の熱処理の際に接合界面に発生するボイドによる素子の歩留まり劣化を生じさせない点が最大の特徴である。
【００２３】
以下、本実施の形態の半導体基板の製造方法について、図１の製造工程フロー図を参照しつつ、より具体的に記載する。
【００２４】
まず、図１（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１００）のシリコン単結晶インゴットを、所定の角度、例えば、（１００）面に対して０度以上５度以下、例えば、０．２度程度の傾斜角（オフ角）を有するようにスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、ＲＣＡ洗浄を行った後に、鏡面研磨する。これによって、表面が（１００）面に対して所定の傾斜角（オフ角）を有するベースウェーハ（第１のシリコンウェーハ）１０２を準備する。
次に、このベースウェーハ（第１のシリコンウェーハ）１０２表面に、例えば、縦型熱処理炉を用いたＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、１００ｎｍ〜４００ｎｍ程度の非晶質（アモルファス）シリコン層１２０を堆積する。
【００２５】
ここで、非晶質シリコン層１２０を堆積する前に、ベースウェーハ１０２表面をＲＣＡ洗浄や希ＨＦ（弗酸）処理を行うことにより、ベースウェーハ１０２表面の付着物やシリコン酸化膜を除去しておくことが望ましい。これは、後に非晶質シリコン層１２０を、ベースウェーハ１０２の結晶情報に基づき固相成長させて単結晶化する際に、接合界面の付着物やシリコン酸化膜が単結晶化を阻害することを抑制するためである。
このために、非晶質シリコン層１２０の堆積を行う同一チャンバー内で、堆積前の処理、例えば、水素ガス等による還元処理でシリコン酸化膜や表面に付着した不純物等を除去することがより望ましい。
【００２６】
ここで、非晶質シリコン層の形成は、均一性確保およびプロセスの容易性から、ＬＰＣＶＤ法による堆積が望ましいが、必ずしも、ＬＰＣＶＤ法に限らず、その他の方法、例えば、シリコン（Ｓｉ）等のイオン注入により単結晶シリコン層を非晶質化させることによって形成しても構わない。
【００２７】
次に、図１（ｂ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１１０）のシリコン単結晶インゴットを、所定の角度、例えば、（１１０）面に対して０度以上５度以下、例えば、０．２度程度の傾斜角（オフ角）を有するようにスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、ＲＣＡ洗浄を行った後に、鏡面研磨する。そうすることによって、表面が（１１０）面に対して所定の傾斜角（オフ角）を有するボンドウェーハ（第２のシリコンウェーハ）１０４を準備する。
次に、このボンドウェーハ１０４表面を、弗酸を溶液とする公知の陽極化成法（陽極酸化法）を用いて、多孔質シリコン層１１８を形成する。この多孔質シリコン層１１８は、単結晶としての結晶性を維持している。
【００２８】
なお、ここでは多孔質シリコン層を形成する方法として、陽極化成法を用いているが、後に、機械的、化学的に分離可能な多孔質シリコン層を形成できる方法、例えば、ウェットエッチング法、希ガスイオン注入と熱処理による発泡等を用いてもかまわない。
【００２９】
なお、（１００）面および（１１０）面に対する傾斜角を０度以上５度以下とするのは、この範囲を超えると、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴそれぞれについて、キャリアの移動度の増大効果を十分に享受できなくなる可能性があるためである。
【００３０】
次に、図１（ｃ）に示す工程で、ベースウェーハ１０２の非晶質シリコン層１２０と、ボンドウェーハ１０４の多孔質シリコン層１１８とを重ね合わせた状態で、ベースウェーハ１０２とボンドウェーハ１０４を、例えば、常温、清浄な大気雰囲気中で接合する。
なお、接合前に、例えば、ＲＣＡ洗浄や希ＨＦ（弗酸）等のウェットエッチング処理により、ベースウェーハ１０２およびボンドウェーハ１０４表面の不純物やシリコン酸化膜を除去しておくことが望ましい。これは、後に非晶質シリコン層１２０を、多孔質シリコン層の結晶情報に基づき固相成長させて単結晶化する際に、接合界面の不純物やシリコン酸化膜が単結晶化を阻害することを抑制するためである。
【００３１】
次に、図１（ｄ）に示す工程で、ベースウェーハ１０２とボンドウェーハ１０４を接合することによって形成されたシリコン基板を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中、例えば、水素ガス雰囲気中で熱処理する。
この熱処理により、ベースウェーハ１０２側の非晶質シリコン層１２０を、ボンドウェーハ１０４側の多孔質シリコン層１１８の結晶情報に基づき固層成長させて単結晶化する。この際、非晶質シリコン層１２０の上側（ボンドウェーハ１０４側）は、多孔質シリコン層１１８の有する（１１０）結晶面方位情報に基づき固相化し、５０ｎｍ〜２００ｎｍ程度の膜厚の（１１０）結晶面方位を有するシリコン単結晶層１２４となる。一方、非晶質シリコン層１２０の下側（ベースウェーハ１０２側）は、ベースウェーハ１０２の有する（１００）結晶面方位情報に基づき固相化し、（１００）結晶面方位を有するシリコン単結晶となり、結晶的にはやはり（１００）結晶面方位を有するベースウェーハ１０４と同一化する。
【００３２】
ここで、熱処理温度は、４００℃以上１０００℃以下であることが望ましい。これは、この温度範囲を上回ると、多孔質シリコン層１１８において、シリコン原子の再構成（マイグレーション）が生じ、多孔質部が消滅し、後のシリコンウェーハ分離が困難になる、あるいは、分離後に表面に大きなダメージが生成されることになるためである。また、この温度範囲を下回ると、非晶質シリコン層１２０の固体相成長速度が遅くなり、単結晶化が困難になるからである。さらに、熱処理温度は、ベースウェーハ１０２とボンドウェーハ１０４の接合界面に自然酸化膜が形成されている場合は、８００℃以上１０００℃以下であることが望ましい。これは、この温度範囲を上回ると、前述の通り後のシリコンウェーハ分離が困難になる、あるいは、分離後に表面に大きなダメージが生成されるためである。また、この温度範囲を下回ると、接合界面の自然酸化膜が固層成長を妨げることになり、単結晶化が困難になるからである。
【００３３】
次に、図１（ｅ）に示す工程で、多孔質シリコン層１１８を境界として、剥離ウェーハ１１０と、シリコン基板１１４に分離する。すなわち、シリコンウェーハ表面に平行な断面で、剥離ウェーハ１１０と、シリコン基板１１４に物理的に分割する。シリコン基板１１４の上面は、表面が概ね（１１０）結晶面方位を有するシリコン単結晶層１２４となっており、その下は概ね（１００）結晶面方位を有するシリコン単結晶となっている。
そして、シリコン基板１１４の上側から固相成長する（１１０）結晶面方位を有するシリコン単結晶と下側から成長する（１００）結晶面方位を有するシリコン単結晶の界面１１６は、清浄な雰囲気中で堆積された非晶質シリコン層１２０中に現出することから、極めて清浄、かつ、結晶的にも欠陥の少ない良好な界面となる。
【００３４】
そして、この分離する工程は、例えば、多孔質シリコン層の機械的強度が弱いことを利用して、加圧した液体を多孔質シリコン層１１８の側面に噴射することによりウェーハを分割する、いわゆるウォータージェット法を用いて行う。あるいは、分離のための薄いブレードを多孔質シリコン層１１８の側面に挿入して機械的に分割する、いわゆるブレード挿入法を用いることも可能である。または、単結晶シリコンに対して、多孔質シリコン層１１８のみを選択的にエッチングできる弗酸やバッファード弗酸を用いる方法によることも可能である。
【００３５】
なお、剥離ウェーハ１１０表面には、多孔質シリコン層１１８の一部（図示せず）が残存しているため、このままの状態で、再度、図１（ｂ）の工程から使用するボンドウェーハとして、利用することが可能となる。したがって、結果的に、ＤＳＢ接合を有するシリコン基板の製造コストを低減することが可能となる。
【００３６】
次に、図１（ｆ）に示す工程において、シリコン基板１１４の（１１０）結晶面方位を有するシリコン単結晶層１２４側表面を、平坦化する。この工程は、シリコン単結晶層１２４側表面に残存する多孔質シリコン層による表面の凹凸、あるいは、ウェーハの分離の際の物理的な力によって生じた表面微小クラックを除去することを目的として行われる。
具体的には、例えば、研磨布を用いた表面研磨により平坦化を行うことが可能である。また、例えば、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で、１１００℃以上の熱処理を行い、表面のシリコン原子を再構成（マイグレーション）させることによっても可能である。あるいは、酸化性雰囲気中で熱処理することにより表面を酸化し、その後、希ＨＦ（弗酸）処理により形成された酸化膜を除去することによっても、表面の平坦化は可能である。
【００３７】
この平坦化する工程により、図１（ｆ）に示すように、表面が平坦化され、概ね（１１０）の結晶面方位を有するシリコン単結晶層１２４と、概ね（１００）の結晶面方位を有するベースウェーハ１０２が、清浄かつ欠陥の少ない界面１１６で接するシリコン基板１１４が形成される。
【００３８】
以上、本実施の形態のシリコン基板の製造方法によれば、２枚のウェーハの接合によりＤＳＢ構造を有するシリコン基板を製造する場合において、２枚のウェーハの接合界面をシリコン基板側に残さないことによって、下記に詳述するように接合界面に起因する素子の歩留まり低下が解消された半導体基板を製造することが可能となるという作用・効果を有する。
【００３９】
従来の技術では、２枚のウェーハの接合面が最終的な製品であるシリコン基板側に界面として存在する。このため、ウェーハを接合した後の熱処理工程の際、脱ガスによりボイドが生じると、そのまま製品であるシリコン基板にそのボイドが残存する。これに対して、本実施の形態によれば、２枚のウェーハの接合面である、非晶質シリコン層と多孔質シリコン層との関係は、ウェーハの分離工程により、シリコン基板の最表面となる。そして、この面は、後の平坦化工程で平坦化されることになり、実質上は最終的な製品であるシリコン基板側に存在しなくなる。したがって、例え、半導体基板製造中に接合界面にてボイドが発生したとしても、シリコン基板には残らないため、接合界面のボイド発生に起因する素子の歩留まり低下という問題は生じ得ない。
【００４０】
また、本実施の形態の半導体基板の製造方法によれば、従来技術のように、イオン注入装置や、エピタキシャル成長装置を用いた工程が不要となる。したがって、シリコン基板の製造コストを大幅に削減できるという作用・効果もある。
【００４１】
図２（ａ）は、上記、製造方法によって形成される本実施の形態の半導体基板の断面図である。本実施の形態の半導体基板は、シリコン単結晶基板であり、図２に示すように、異なる結晶方位を有する第１の半導体領域層２１０と第２の半導体領域層２２０を備えている。ここで、第１の半導体領域層２１０と第２の半導体領域層２２０とがシリコン単結晶層である。そして、第１の半導体領域層２１０表面の結晶面方位が（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、第１の半導体領域層２１０表面の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にある。
【００４２】
さらに、第１の半導体領域層２１０と第２の半導体領域層２２０とが、半導体基板表面におおむね平行な遷移層２３０を間に介して形成されている。ここで、遷移層は、上記製造方法において、一方から成長してくる（１００）単結晶層と、他方から成長してくる（１１０）単結晶層が、ぶつかった界面近傍に形成される。そして、この遷移層とは、より具体的には結晶完全性の高い第１の半導体領域層２１０と第２の半導体領域層２２０と異なり、格子不整合によるミスフィット転位および格子ひずみが不均一に生じている結晶完全性の低いシリコン層をいう。そして、この遷移層の、半導体基板表面に垂直な方向の厚さ、すなわち図２のｄで示される距離が４ｎｍ以上６ｎｍ以下であることを本実施の形態の半導体基板は特徴とする。
【００４３】
この遷移層の厚さは、光源サイズ約１０ｎｍの分光エリプソメトリにより、半導体基板面内の任意の位置において測定が可能である。
【００４４】
ここで、遷移層が６ｎｍより大きくなると、半導体基板上に形成される半導体デバイスの接合リークが増大するため好ましくない。また、４ｎｍより小さいと、遷移層中の転位密度や歪み量が大きくなりすぎ、やはり、接合リークが増大するおそれがあるため好ましくない。そして、接合リークの面内ばらつきを抑制する観点からは、遷移層の面内でのばらつきについて、最大値が最小値の１．５倍程度の範囲にあることが望ましい。
【００４５】
一方、従来の半導体基板の断面を図２（ｂ）に示す。従来技術のＤＳＢ基板では、２枚のウェーハ同士が接合した界面が、異なる結晶方位を有する半導体層、すなわち、第１の半導体領域層２１０と第２の半導体領域層２２０の境界となる。この場合、遷移層２３０の厚さｄは、１〜１０ｎｍ程度と、本実施の形態の場合に比べ、ばらつきが大きくなっている。これは、貼り合わせる前のウェーハの表面形状および貼り合わせ後のシリコン原子のマイグレーションに起因するものである。そして、従来の貼り合わせ基板の場合には、この遷移層には、格子不整合によるミスフィット転位および格子ひずみが生じているのみならず、上述のようにボイドも存在している。さらに、貼り合わせ前のウェーハ表面に吸着していた金属原子等の不純物も存在している。
【００４６】
以上、記載したように、本実施の形態においては、従来技術に比較して、単結晶性の不完全な遷移層幅が狭く、かつ、面内分布が抑制されている。さらに、遷移層中のボイドは存在せず、金属原子等の不純物濃度も抑制されている。したがって、半導体基板表面にＬＳＩ等の半導体デバイスを形成した場合の接合リークが抑制され、かつ、接合リークのばらつきも抑制されるという作用・効果を有している。
【００４７】
〔第２の実施の形態〕
本発明の第２の実施の形態の半導体基板の製造方法および半導体基板は、第１のシリコンウェーハ表面の結晶面方位と第２のシリコンウェーハ表面の結晶面方位が、例えば、（１００）面同士、あるいは、（１１０）面同士、あるいは同一面方位同士で回転角が異なる基板同士、面方位が同一であること以外は第１の実施の形態と同様であるので記述を省略する。
【００４８】
本実施の形態によれば、同一面方位を有するＤＳＢ接合したシリコン基板を効率よく製造することができるなど、第１の実施の形態と同様の作用・効果を得ることが可能となる。
【００４９】
〔第３の実施の形態〕
本発明の第３の実施の形態の半導体基板の製造方法は、図１の製造工程フローにおいて、図１（ｃ）に示す接合する工程の前に、１Ｐａ以下の雰囲気中で、非晶質シリコン層１２０表面および多孔質シリコン層１１８表面の酸化膜または不純物を除去する工程を有し、不純物を除去する工程の後、ベースウェーハ１０２（第１のシリコンウェーハ）とボンドウェーハ１０４（第２のシリコンウェーハ）とを１Ｐａより高圧の雰囲気にさらすことなく、ベースウェーハ１０２とボンドウェーハ１０４を接合する以外は、第１および第２の実施の形態と同様であるので記述を省略する。
なお、ここで不純物とは、それぞれのウェーハ表面に物理的、化学的に付着した金属汚染、有機物汚染、パーティクル等をいう。
【００５０】
本実施の形態の製造方法は、より具体的には、ウェーハ表面に形成されたシリコン酸化膜を除去する場合は、例えば、１Ｐａ以下に保持されたチャンバー内で、水素ガス、シランガス等の還元性ガス雰囲気で熱処理を行うことにより、ベースウェーハ１０２およびボンドウェーハ１０４表面のシリコン酸化膜を除去する。そして、１Ｐａ以下に保ったまま同一のチャンバー内で、２枚のウェーハを重ね合わせて接合する。あるいは、熱処理と接合処理は同一のチャンバーでなくとも、１Ｐａより高圧の雰囲気にさらすことがなければ、例えば、１Ｐａ以下の真空度に保たれた搬送チャンバーでウェーハを移送した後に、他のチャンバー内で接合をおこなってもかまわない。
また、金属汚染や有機物汚染の除去であれば、例えば、１０Ｐａ以下に保持されたチャンバー内で、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｃｈｉｎｇ）処理により、所望の量の表面エッチングを行った後、上記のように、２枚のウェーハを１Ｐａより高圧の雰囲気にさらすことなく接合することが考えられる。適切なガス種を選択すれば、金属汚染や有機物汚染のみならず、シリコン酸化膜もＣＤＥ処理により除去することが可能である。
上記、還元処理とＣＤＥ処理を組み合わせてもかまわない。
【００５１】
本実施の形態の製造方法によれば、第１および第２の実施の形態の作用・効果に加え、非晶質シリコン層１２０表面および多孔質シリコン層１１８表面の酸化膜または不純物を効果的に除去することにより、後に非晶質シリコン層１２０を、多孔質シリコン層の結晶情報に基づき固相成長させて単結晶化する際に、接合界面のシリコン酸化膜や不純物が単結晶化を阻害することを一層抑制するという作用・効果を得ることができる。
なぜなら、それぞれのウェーハの表面処理から２枚のウェーハの接合までが、１Ｐａ以下の真空中でおこなわれることにより、大気雰囲気中で生ずる自然酸化膜のウェーハ表面への成長や、不純物のウェーハ表面への付着が抑制されるからである。
【００５２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体基板、半導体基板の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体基板、半導体基板の製造方法等に関わる要素を適宜選択して用いることができる。
【００５３】
例えば、第１のシリコンウェーハと第２のシリコンウェーハの結晶面方位が異なる場合、実施の形態に記載した（１００）面と（１１０）面の組み合わせのみならず、その他の結晶面方位の組み合わせであってもかまわない。
【００５４】
また、例えば、上記実施の形態においては、第１の半導体ウェーハ、第２の半導体ウェーハともに半導体材料について、シリコン（Ｓｉ）を材料とする場合について説明した。しかし、その他、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびにＩＩＩ／Ｖ族またはＩＩ／ＶＩ族の複合半導体を含めた任意の半導体材料を選択することが可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板の製造方法および半導体基板は、本発明の範囲に包含される。
【図面の簡単な説明】
【００５５】
【図１】第１の実施の形態の製造工程フロー図。
【図２】第１の実施の形態および従来技術の半導体基板の断面図。
【符号の説明】
【００５６】
１０２ ベースウェーハ（第１のシリコンウェーハ）
１０４ ボンドウェーハ（第２のシリコンウェーハ）
１１０ 剥離ウェーハ
１１４ シリコン基板
１１６ 界面
１１８ 多孔質シリコン層
１２０ 非晶質シリコン層
１２４ （１１０）結晶面方位を有するシリコン単結晶層
２１０ 第１の半導体領域層
２２０ 第２の半導体領域層
２３０ 遷移層
【特許請求の範囲】
【請求項１】
第１の半導体ウェーハ表面に非晶質（アモルファス）半導体層を形成する工程と、
第２の半導体ウェーハ表面に多孔質半導体層を形成する工程と、
前記非晶質半導体層と前記多孔質半導体層とを重ね合わせた状態で、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを接合する工程と、
前記非晶質半導体層を単結晶化する熱処理工程と、
前記接合する工程において形成された半導体基板を、前記多孔質半導体層において分離する工程を有することを特徴とする半導体基板の製造方法。
【請求項２】
前記接合する工程の前に、１Ｐａ以下の雰囲気中で、前記非晶質半導体層表面および前記多孔質半導体層表面の酸化膜または不純物を除去する工程を有し、
前記酸化膜または不純物を除去する工程の後、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを１Ｐａより高圧の雰囲気にさらすことなく、前記接合する工程において前記第１の半導体ウェーハと前記第２の半導体ウェーハを接合することを特徴とする請求項２記載の半導体基板の製造方法。
【請求項３】
前記非晶質半導体層を形成する工程において、前記非晶質半導体層をＣＶＤ法によって形成することを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【請求項４】
前記熱処理工程において、熱処理温度が４００℃以上１０００℃以下であることを特徴とする請求項１ないし請求項３記載の半導体基板の製造方法。
【請求項５】
前記多孔質半導体層を形成する工程において、前記多孔質半導体層を陽極化成法によって形成することを特徴とする請求項１ないし請求項４記載の半導体基板の製造方法。
【請求項６】
前記第１の半導体ウェーハと前記第２の半導体ウェーハとがシリコンウェーハであって、前記第１の半導体ウェーハ表面の結晶面方位と前記第２の半導体ウェーハ表面の結晶面方位とのいずれか一方が、（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることを特徴とする請求項１ないし請求項５記載の半導体基板の製造方法。
【請求項７】
異なる結晶方位を有する第１の半導体領域層と第２の半導体領域層とを備えた半導体基板であって、
前記第１の半導体領域層と前記第２の半導体領域層とが、前記半導体基板表面におおむね平行な遷移層を間に介して形成されており、
前記遷移層の前記半導体基板表面に垂直な方向の厚さが４ｎｍ以上６ｎｍ以下であることを特徴とする半導体基板。
【請求項８】
前記第１の半導体領域層と前記第２の半導体領域層とがシリコン単結晶層であって、前記第１の半導体領域層表面の結晶面方位と前記第２の半導体領域層表面の結晶面方位とのいずれか一方が、（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることを特徴とする請求項７記載の半導体基板。
【請求項１】
第１の半導体ウェーハ表面に非晶質（アモルファス）半導体層を形成する工程と、
第２の半導体ウェーハ表面に多孔質半導体層を形成する工程と、
前記非晶質半導体層と前記多孔質半導体層とを重ね合わせた状態で、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを接合する工程と、
前記非晶質半導体層を単結晶化する熱処理工程と、
前記接合する工程において形成された半導体基板を、前記多孔質半導体層において分離する工程を有することを特徴とする半導体基板の製造方法。
【請求項２】
前記接合する工程の前に、１Ｐａ以下の雰囲気中で、前記非晶質半導体層表面および前記多孔質半導体層表面の酸化膜または不純物を除去する工程を有し、
前記酸化膜または不純物を除去する工程の後、前記第１の半導体ウェーハと前記第２の半導体ウェーハとを１Ｐａより高圧の雰囲気にさらすことなく、前記接合する工程において前記第１の半導体ウェーハと前記第２の半導体ウェーハを接合することを特徴とする請求項２記載の半導体基板の製造方法。
【請求項３】
前記非晶質半導体層を形成する工程において、前記非晶質半導体層をＣＶＤ法によって形成することを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【請求項４】
前記熱処理工程において、熱処理温度が４００℃以上１０００℃以下であることを特徴とする請求項１ないし請求項３記載の半導体基板の製造方法。
【請求項５】
前記多孔質半導体層を形成する工程において、前記多孔質半導体層を陽極化成法によって形成することを特徴とする請求項１ないし請求項４記載の半導体基板の製造方法。
【請求項６】
前記第１の半導体ウェーハと前記第２の半導体ウェーハとがシリコンウェーハであって、前記第１の半導体ウェーハ表面の結晶面方位と前記第２の半導体ウェーハ表面の結晶面方位とのいずれか一方が、（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることを特徴とする請求項１ないし請求項５記載の半導体基板の製造方法。
【請求項７】
異なる結晶方位を有する第１の半導体領域層と第２の半導体領域層とを備えた半導体基板であって、
前記第１の半導体領域層と前記第２の半導体領域層とが、前記半導体基板表面におおむね平行な遷移層を間に介して形成されており、
前記遷移層の前記半導体基板表面に垂直な方向の厚さが４ｎｍ以上６ｎｍ以下であることを特徴とする半導体基板。
【請求項８】
前記第１の半導体領域層と前記第２の半導体領域層とがシリコン単結晶層であって、前記第１の半導体領域層表面の結晶面方位と前記第２の半導体領域層表面の結晶面方位とのいずれか一方が、（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあることを特徴とする請求項７記載の半導体基板。
【図１】
【図２】
【図２】
【公開番号】特開２００８−２０５０６２（Ｐ２００８−２０５０６２Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−３７３６６（Ｐ２００７−３７３６６）
【出願日】平成１９年２月１９日（２００７．２．１９）
【出願人】（５０７１８２８０７）コバレントマテリアル株式会社 (506)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月１９日（２００７．２．１９）
【出願人】（５０７１８２８０７）コバレントマテリアル株式会社 (506)
【Ｆターム（参考）】
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