半導体装置の製造方法
【課題】半導体装置の異なる回路領域にそれぞれの要求特性を満足する配線を形成する。
【解決手段】所定基板上に配線の主要部を構成する第１の金属膜を形成し（ステップＳ１）、その上にエレクトロマイグレーション耐性向上に寄与するＴｉ，Ｚｒ等の不純物元素を含む第２の金属膜を形成する（ステップＳ２）。次いで、不純物元素を添加すべき配線の形成領域にある第２の金属膜は残し、不純物元素の添加が不要な配線の形成領域にある第２の金属膜を部分的に除去する（ステップＳ３）。その後、熱処理により、残る第２の金属膜の不純物元素を下の第１の金属膜に拡散させる（ステップＳ４）。これにより、不純物元素濃度の異なる第１の金属膜を基板上に形成できる。これを用いて配線を形成することにより、異なる領域にそれぞれに適した配線を形成することが可能になる。
【解決手段】所定基板上に配線の主要部を構成する第１の金属膜を形成し（ステップＳ１）、その上にエレクトロマイグレーション耐性向上に寄与するＴｉ，Ｚｒ等の不純物元素を含む第２の金属膜を形成する（ステップＳ２）。次いで、不純物元素を添加すべき配線の形成領域にある第２の金属膜は残し、不純物元素の添加が不要な配線の形成領域にある第２の金属膜を部分的に除去する（ステップＳ３）。その後、熱処理により、残る第２の金属膜の不純物元素を下の第１の金属膜に拡散させる（ステップＳ４）。これにより、不純物元素濃度の異なる第１の金属膜を基板上に形成できる。これを用いて配線を形成することにより、異なる領域にそれぞれに適した配線を形成することが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属配線を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＬＳＩ（Large Scale Integration）デバイスは、ＩＴＲＳ（International Technology Roadmap for Semiconductors）に従い、世代ごとに集積化とトランジスタ素子の縮小化が進んでいる。それに伴い、デバイス内部の配線の微細化及び多層配線化が進められている。例えば、６５ｎｍノードのＣＭＯＳでは、最小配線幅がおよそ１００ｎｍであるが、次世代の４５ｎｍノードのＣＭＯＳになると、最小配線幅が７０ｎｍ以下になる。高性能ＩＣチップの中には、その内部に含まれる配線の総延長距離が数ｋｍ〜１０ｋｍにもなるものもある。
【０００３】
デバイス内部の配線構造は極めて複雑になってきており、その形成にあたっては、性能と信頼性をいかに確保するかが重要になってくる。
現在のデバイスでは、配線の材料として抵抗の低い銅（Ｃｕ）を用いることにより、信号遅延を低減させて、デバイスの処理速度の高速化を図っている。Ｃｕ配線の形成には、現在のところ、溝を形成した絶縁膜上にバリアメタルを介してＣｕを堆積し、ＣＭＰ（Chemical Mechanical Polishing）等で平坦化してその溝にＣｕを埋め込む、いわゆるダマシン法が広く用いられている。
【０００４】
ところで、微細な金属配線に過剰な電流を流すとエレクトロマイグレーション現象が起こり、配線中の金属が輸送され、断線するという不良が発生することが知られている。Ｃｕ配線は、アルミニウム（Ａｌ）配線に比べて、比較的エレクトロマイグレーション耐性が高いとされてきたが、微細化に伴う電流密度の増加により、Ｃｕ配線であってもエレクトロマイグレーション現象は信頼性劣化の一因である。Ｃｕ配線のエレクトロマイグレーション耐性を高める方法としては、例えば、Ｃｕ配線中に金属不純物を添加する方法が知られている（特許文献１参照）。
【特許文献１】特開２００６−２９４９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、エレクトロマイグレーション耐性を高めるためにＣｕ配線中に金属不純物を添加すると、添加金属とＣｕとの合金化により、配線抵抗が上昇してしまうという問題点があった。
【０００６】
また、デバイス内で発生するエレクトロマイグレーション現象は、Ｃｕ配線の配線長や配線密度といった回路構成によっても違ってくる。例えばＳＲＡＭ（Static Random Access Memory）やロジック部といった比較的配線密度の高い領域には、配線抵抗の低減による高速性確保の点から、配線長の短いものが多く形成される。一定の配線長より短いＣｕ配線では、エレクトロマイグレーション耐性が高くなることが知られている。一方、デバイス内のマクロ回路同士を接続する信号線のようなＣｕ配線は、配線長が長く、比較的配線密度が低くなる。このようなＣｕ配線は、少数であっても配線長が長いために、エレクトロマイグレーション耐性が弱く、デバイス全体の信頼性を低下させる原因になりかねない。
【０００７】
このように、同じデバイス内であっても、要求される特性の異なる領域が存在することがあるため、エレクトロマイグレーション耐性の向上と配線抵抗上昇の抑制について、それぞれの領域に適した対処が望まれる。
【０００８】
本発明はこのような点に鑑みてなされたものであり、異なる領域にそれぞれ適切な特性を有する配線が形成された半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、次のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、基板上に第１の金属膜を形成する工程、前記基板上に形成された前記第１の金属膜上に第１の元素を含む第２の金属膜を形成する工程、前記第１の金属膜上に形成された前記第２の金属膜を部分的に除去する工程及び、前記第２の金属膜を部分的に除去した後に、前記第２の金属膜から前記第１の元素を前記第１の金属膜内に拡散させる工程を有する。
【００１０】
このような半導体装置の製造方法によれば、第１の金属膜上に部分的に第２の金属膜が形成され、第２の金属膜から第１の元素が下の第１の金属膜内に拡散される。これにより、第１の元素の濃度が異なる第１の金属膜が形成される。
【発明の効果】
【００１１】
開示の半導体装置の製造方法により、第１の元素の濃度が異なる金属膜を形成することが可能になり、半導体装置内に第１の元素の濃度が異なる配線を形成することが可能になる。これにより、高性能で信頼性の高い半導体装置が実現可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して詳細に説明する。
図２は半導体装置内に形成される配線の説明図であって、（Ａ）は高配線密度領域の一例の平面模式図、（Ｂ）は低配線密度領域の一例の平面模式図である。
【００１３】
半導体装置内には、配線長や配線密度の異なる回路領域が存在している。例えば、ＳＲＡＭやロジック部といった高速性が要求されるような回路領域には、図２（Ａ）に示すように、比較的配線長の短い配線１０１が高密度で配置されることが多い。また、図２（Ｂ）に示すように、複数のマクロ回路１０２間を接続する信号線のような配線１０３は、比較的配線長が長く、低密度で配置されることが多い。
【００１４】
図２（Ａ）に示すような配線１０１は、比較的エレクトロマイグレーション耐性が高いものの、図２（Ｂ）に示すような配線１０３は、比較的エレクトロマイグレーション耐性が低い。エレクトロマイグレーション耐性を高めるために、配線１０１，１０３のいずれにも所定の不純物元素を添加すると、配線金属との合金化により、高速性が要求される配線１０１側の高抵抗化を招いてしまう。
【００１５】
そこで、このように半導体装置内に異なる回路領域が存在している場合に、それら異なる領域に、それぞれの領域に適した不純物元素濃度を有する配線を作り分ける。
図１は配線形成フローの説明図である。
【００１６】
まず、所定の基板上に、配線の主要部を構成する第１の金属膜を形成する（ステップＳ１）。例えば、ダマシン法を用いて配線を形成する場合、この第１の金属膜を形成する基板は、絶縁膜部分を有していて、予めその絶縁膜部分に配線溝が形成される。そして、そのような基板上に第１の金属膜が形成される。第１の金属膜が形成されることにより、その配線溝が第１の金属膜によって埋め込まれる。なお、第１の金属膜には、エレクトロマイグレーション耐性を高めるような不純物元素は予め含まれていないものとする。
【００１７】
次いで、第１の金属膜上に、エレクトロマイグレーション耐性の向上に寄与する不純物元素、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）等を少なくとも１種含む、第２の金属膜を形成する（ステップＳ２）。
【００１８】
次いで、形成した第２の金属膜のうち、不純物元素を添加すべき配線の形成領域にある第１の金属膜上の第２の金属膜は残し、不純物元素の添加が不要な配線の形成領域にある第１の金属膜上の第２の金属膜は部分的に除去する（ステップＳ３）。例えば、比較的配線密度が低くなる領域に形成されている第２の金属膜は残し、比較的配線密度が高くなる領域に形成されている第２の金属膜を部分的に除去する。
【００１９】
そして、部分的に残る第２の金属膜から、そこに含まれている不純物元素を、例えば熱処理等によって下の第１の金属膜に拡散させ、添加する（ステップＳ４）。不純物元素は、例えば、その拡散条件を制御することにより、第２の金属膜の下にある第１の金属膜に拡散させ、第２の金属膜が除去された領域の第１の金属膜まで拡散させない或いは第２の金属膜の下の第１の金属膜ほどは拡散させないようにすることができる。これにより、不純物元素濃度の異なる（一方に不純物元素が添加されていない場合を含む。）第１の金属膜が基板上に形成される。
【００２０】
例えば、ステップＳ３において、高配線密度領域の第２の金属膜を除去した場合、その領域には、不純物元素を含まない低抵抗の第１の金属膜を形成することができ、第２の金属膜を残した低配線密度領域には、不純物元素を含むエレクトロマイグレーション耐性の高い第１の金属膜を形成することができる。
【００２１】
このように領域によって不純物元素濃度の異なる第１の金属膜を用いて配線を形成することにより、それぞれの領域に適した特性、すなわち抵抗及びエレクトロマイグレーション耐性を有する配線を作り分けることが可能になる。
【００２２】
以下、上記配線形成方法の半導体装置製造への適用例について詳細に説明する。
まず、第１の実施の形態について説明する。
図３〜図１１に第１の実施の形態の半導体装置製造工程の説明図を示す。以下、順に説明する。なお、便宜上、ここではトランジスタは既に形成されているものとし、その図示を省略する。
【００２３】
図３は絶縁膜及びハードマスク形成工程の要部断面模式図である。
シリコン（Ｓｉ）基板等の半導体基板１を用いてトランジスタ（図示せず。）を形成した後、酸化シリコン（ＳｉＯ）等の下地絶縁膜２を形成し、その上にＬｏｗ−ｋ膜３を形成する。Ｌｏｗ−ｋ膜３は、ＣＶＤ（Chemical Vapor Deposition）法、ＳＯＤ（Spin On Deposition）法等を用いて形成することができる。例えば、Ｌｏｗ−ｋ膜３として、ＣＶＤ法を用い、膜厚２５０ｎｍの炭化酸化シリコン（ＳｉＯＣ）膜を形成する。そして、このＬｏｗ−ｋ膜３上に、ハードマスクとなる、例えば膜厚５０ｎｍの窒化シリコン（ＳｉＮ）膜４を形成する。
【００２４】
図４は配線溝形成工程の要部断面模式図である。
ＳｉＮ膜４の形成後、フォトリソグラフィ法を用い、所定位置に所定サイズ（配線幅・配線長）の配線溝５を形成する。図４には、比較的高密度にＣｕ配線が形成される高い領域Ａ、及び比較的低密度にＣｕ配線が形成される領域Ｂを例示している。領域Ａは、配線幅が０．１μｍ、配線間スペースが０．１μｍである。領域Ｂも、配線幅は０．１μｍであるが、１０μｍ以内には近接した配線が配置されていない。
【００２５】
図５はバリアメタル形成工程の要部断面模式図である。
配線溝５の形成後、スパッタ法を用い、基板表面にバリアメタル膜６を形成する。例えば、バリアメタル膜６として、膜厚１０ｎｍのタンタル（Ｔａ）膜を形成する。そして、バリアメタル膜６の形成後、スパッタ法を用い、その上に薄いシードＣｕ膜（図示せず。）を形成する。
【００２６】
図６は電解メッキ工程の要部断面模式図である。
バリアメタル膜６及びシードＣｕ膜の形成後、電解メッキ法を用いてＣｕメッキ膜８を形成し、配線溝５をＣｕメッキ膜８により埋め込む。電解メッキ法の特性により、配線密度の高い領域Ａにおいては、Ｃｕメッキ膜８が厚くなり、配線密度の低い領域ＢにおいてはＣｕメッキ膜８が薄くなる。この例では、領域ＡのＣｕメッキ膜８の膜厚Ｌは約１．５μｍ、領域ＢのＣｕメッキ膜８の膜厚Ｌ０は約１μｍであった。
【００２７】
図７はＣｕＴｉ膜形成工程の要部断面模式図である。
Ｃｕメッキ膜８の形成後、基板表面に、スパッタ法を用い、例えばＴｉを１０ａｔｏｍ％含有する膜厚１００ｎｍの銅チタン（ＣｕＴｉ）膜９を形成する。スパッタ法を用いるため、凹凸のあるＣｕメッキ膜８上にはほぼ均一な膜厚のＣｕＴｉ膜９を形成することができる。
【００２８】
なお、このＣｕＴｉ膜９に替えて、膜厚１０ｎｍ程度の薄いＴｉ膜を形成することも可能である。ただし、Ｔｉ膜は、大気中で表面や内部が酸化されやすい性質を有している点に留意する。Ｔｉ膜に比べ、ＣｕＴｉ膜９は酸化されにくく、プロセスの安定度が高い。
【００２９】
図８はＣｕＴｉ膜研磨工程の要部断面模式図である。
ＣｕＴｉ膜９の形成後、例えばＣＭＰ法を用い、基板表面を研磨する。このときの研磨はごく表面のみとし、領域Ａのような基板面内で膜厚の厚いところのみを削り、領域Ｂのような膜厚の薄い所は削らない或いはほとんど削らないようにする。このようにすることで、配線密度の高い領域ＡのＣｕメッキ膜８上のＣｕＴｉ膜９が除去される。一方、配線密度の低い領域ＢのＣｕメッキ膜８上にはＣｕＴｉ膜９が残される。
【００３０】
なお、ここでの主目的は、領域ＡのＣｕメッキ膜８上からＣｕＴｉ膜９を除去することにあるため、ＣＭＰ法のほか、単なる機械的研磨やラッピング等で研磨を行っても構わない。ただし、いずれの研磨方法を用いる場合にも、領域ＡではＣｕＴｉ膜９を除去し、領域ＢにはＣｕＴｉ膜９が残るように、研磨を行う。
【００３１】
図９はＴｉ拡散工程の要部断面模式図である。
領域ＡのＣｕＴｉ膜９の除去後、ＣｕＴｉ膜９中のＴｉをＣｕメッキ膜８に拡散させるため、例えばアニール炉を用い、熱処理を行う。熱処理は、例えば、４００℃で１０分間の条件で行う。この熱処理により、領域ＢのＣｕＴｉ膜９のＴｉが下のＣｕメッキ膜８内に拡散し、領域Ｂには、Ｔｉが含有されたＣｕメッキ膜（Ｔｉ含有Ｃｕメッキ膜）８ａが形成されるようになる。例示の条件の熱処理では、その条件が低温でかつ比較的時間が短いので、領域Ａ，Ｂ間でＴｉが拡散することはなく、領域ＢのＣｕメッキ膜８内に選択的にＴｉを拡散させることができる。
【００３２】
これにより、領域Ａの配線溝５内には、Ｔｉを含まないＣｕメッキ膜８が形成され、領域Ｂの配線溝５内には、Ｔｉ含有Ｃｕメッキ膜８ａが形成される。すなわち、高配線密度の領域Ａでは、Ｔｉが含まれないことで低抵抗性を確保することができ、低配線密度の領域Ｂでは、Ｔｉが含まれることでエレクトロマイグレーション耐性を確保することが可能になる。
【００３３】
また、この熱処理により、Ｃｕメッキ膜８及びＴｉ含有Ｃｕメッキ膜８ａ内のＣｕ粒子径が大きくなるため、この熱処理は、領域Ａ，Ｂ双方のエレクトロマイグレーション耐性を高めるのにも貢献する。
【００３４】
なお、この熱処理に先立って行われる図８に示した研磨工程では、領域ＡのＣｕＴｉ膜９は除去し、領域ＢのＣｕＴｉ膜９は残すようにする必要がある。領域ＡにＣｕＴｉ膜９が残っていると、熱処理によって領域ＡのＣｕメッキ膜８にもＴｉが添加されてしまい、高抵抗化を招いてしまう。また、領域ＢのＣｕＴｉ膜９を除去してしまうと、領域ＢのＣｕメッキ膜８にＴｉが添加されず、エレクトロマイグレーション耐性の向上を図ることができなくなる。
【００３５】
図１０は平坦化工程の要部断面模式図である。
熱処理後、ＣＭＰ法を用いてＳｉＮ膜４まで平坦化を行い、Ｃｕメッキ膜８、Ｔｉ含有Ｃｕメッキ膜８ａ及びバリアメタル膜６の不要な部分を除去する。
【００３６】
図１１はキャップ膜等の形成工程の要部断面模式図である。
ＣＭＰ法による平坦化後、その平坦化後の表面に、Ｃｕの拡散防止膜として機能するキャップ膜１０を形成する。ここでは、キャップ膜１０として、例えば、ＣＶＤ法を用い、膜厚５０ｎｍの炭化シリコン（ＳｉＣ）膜を形成する。これにより、第１層目のＣｕ配線が形成される。以降、同様にして第２層目以降のＣｕ配線を形成していくことが可能である。
【００３７】
ここでは、このキャップ膜１０の形成後に、その上に膜厚５００ｎｍのＳｉＯ膜１１を形成し、さらに、膜厚５０ｎｍのＳｉＮ膜１２を形成する。そして、Ｃｕ配線端部にあるパッド部上部のＳｉＮ膜１２及びＳｉＯ膜１１をエッチングで除去し、このパッド部にＡｌ膜を形成することで、それをＣｕ配線の抵抗測定用端子とした。
【００３８】
形成されたＣｕ配線の配線抵抗を調べたところ、領域Ａの配線抵抗を１００％とした場合、領域Ｂの配線抵抗は１１２％と、１２％高い値となった。配線深さとほぼ同じ０．２μｍの厚さで、Ｔｉをわずかに添加したＣｕ膜（いわゆるベタ膜）について行った測定の結果では、Ｔｉの濃度が高くなるほどＣｕ膜の抵抗率が上昇することがわかっている。例えば、Ｔｉが０．２ａｔｏｍ％含まれたＣｕ膜の抵抗率は、Ｔｉを含まないＣｕ膜の約２００％となる。このことから、上記領域Ｂに形成されたＣｕ配線中には、Ｔｉがおよそ０．０１２ａｔｏｍ％含まれていると推測することができる。
【００３９】
信頼性試験として、領域Ａ，Ｂに形成されたＣｕ配線を用いて、エレクトロマイグレーション試験を実施した。試験は温度３００℃で、電流加速条件３ＭＡ／ｃｍ2で実施した。なお、配線長は１０００μｍであり、いわゆるＢｌｅｃｈ長よりもはるかに長い。そのため、この試験においては、配線長がエレクトロマイグレーション耐性に及ぼす影響は考慮しなくても構わないと考えられる。試験の結果、領域ＢのＣｕ配線は、領域ＡのＣｕ配線よりも寿命が約５倍長くなることが確認された。
【００４０】
ここで、様々なＣｕ配線パターンを調査した結果について述べる。
図１２は配線幅と配線密度との関係を示す図である。
様々な配線幅及び配線密度のＣｕ配線を、図３〜図１１に示したのと同様にして形成した。図６に示した電解メッキ工程において、配線密度（基板上における単位面積当たりの面積比率）が極めて低く、ほとんど孤立したＣｕ配線を形成する領域のＣｕメッキ膜の膜厚をＬ０とし、より高い配線密度でＣｕ配線を形成する領域のＣｕメッキ膜の膜厚をＬとする。図１２より、配線幅０．５μｍ以下、配線密度３０％〜８０％の範囲で、Ｌ０に対するＬの比率（Ｌ／Ｌ０）が１１０％〜２００％となり、Ｃｕメッキ膜が厚くなる。
【００４１】
上記のようにＣｕメッキ膜形成後にＣｕＴｉ膜をスパッタ法で形成する場合には、ほぼ均一な膜厚のＣｕＴｉ膜を形成することができる。そのため、Ｃｕメッキ膜形成後の研磨工程によって部分的にＣｕＴｉ膜を除去するためには、Ｌ／Ｌ０が少なくとも１１０％以上である必要がある。図１２において、Ｌ／Ｌ０が１１０％〜１２０％になる領域Ｘ２は、Ｃｕメッキ膜上からＣｕＴｉ膜を除去する領域として適しており、Ｌ／Ｌ０が１２０％〜２００％になる領域Ｘ１は、より適した領域と言える。また、図１２の領域Ｙは、Ｃｕメッキ膜上からＣｕＴｉ膜を除去する領域としては適さないが、ＣｕＴｉ膜を残す領域としては適した領域と言える。
【００４２】
なお、いずれの配線幅であっても、配線密度が８０％を超える領域Ｚでは、ＣＭＰ法を用いたＣｕ配線形成を行うことができていない。
Ｃｕ配線への不純物元素の添加は、エレクトロマイグレーション耐性の向上に効果的で、不純物元素濃度が高くなるほどエレクトロマイグレーション寿命が長くなることが知られているところである。不純物元素の添加量については、Ｃｕ配線に様々な不純物元素を微量添加したときの不純物元素濃度と抵抗率との関係が調べられている。
【００４３】
Ｔｉ，Ｚｒ，Ａｌ，Ｍｎ，Ｉｎ等の不純物元素では、その濃度が低い場合には、濃度と抵抗率とは比例関係にあって、およそ２ａｔｏｍ％以上添加させると、ほぼ全ての不純物元素でＣｕ配線の抵抗率は３μΩｃｍを超えてしまうようになる。この値は、一般的なＡｌ配線の抵抗率に相当する。このように、不純物元素の添加量によっては、本来Ａｌ配線よりも抵抗率が低いはずのＣｕ配線を用いるメリットが大きく減少してしまうことが起こり得る。そのため、たとえ孤立したＣｕ配線であっても、抵抗率をあまり上昇させずに、同時にエレクトロマイグレーション耐性を高めることのできる不純物元素の添加量の限界は、およそ２ａｔｏｍ％未満であると言うことができる。
【００４４】
一方、どの不純物元素であっても、Ｃｕ配線中にわずかでも混入すると抵抗率が上昇する。不純物元素の添加による抵抗率の上昇を抑えるためには、不純物元素の添加量を、およそ０．００１ａｔｏｍ％以下にすることが必要である。
【００４５】
例えば、図３〜図１１に示した例では、高配線密度側の領域Ａに形成するＣｕ配線は、Ｔｉ濃度を０．００１ａｔｏｍ％以下にし、低配線密度側の領域Ｂに形成するＣｕ配線は、Ｔｉ濃度を０．００１ａｔｏｍ％以上２ａｔｏｍ％未満とすればよい。
【００４６】
次に、第２の実施の形態について説明する。
図１３〜図１６は第２の実施の形態の半導体装置製造工程の説明図である。なお、この第２の実施の形態において、上記第１の実施の形態の図７に示したＣｕメッキ膜８上へのＣｕＴｉ膜９の形成工程までは同じであるため、ここではそれ以降の工程について順に説明する。
【００４７】
図１３はレジスト塗布工程の要部断面模式図である。
この第２の実施の形態では、上記図７に示したようにＣｕメッキ膜８上へのスパッタ法を用いたＣｕＴｉ膜９の形成後、基板表面にレジスト２０をスピンコートにより塗布する。
【００４８】
図１４はレジストパターン形成工程の要部断面模式図である。
レジスト２０の塗布後、予め領域Ａに対応する部分を開口させたマスクを用い、領域Ａに形成されている部分のレジスト２０を選択的に除去する。これにより、領域Ａの部分を開口したレジストパターン２０ａが形成される。
【００４９】
図１５はエッチング工程の要部断面模式図である。
形成したレジストパターン２０ａをマスクにした、例えばウェットエッチングにより、露出する領域ＡのＣｕＴｉ膜９を除去する。このエッチングは、領域ＡのＣｕＴｉ膜９が除去できる程度の、比較的弱い条件で行えばよい。なお、このエッチング工程では、ＣｕＴｉ膜９のほか、配線溝５がＣｕメッキ膜８で埋め込まれていれば、ＣｕＴｉ膜９の下のＣｕメッキ膜８が部分的に除去されても構わない。
【００５０】
図１６はレジストパターン除去工程の要部断面模式図である。
エッチング後、残るレジストパターン２０ａを除去する。これにより、領域Ｂに選択的にＣｕＴｉ膜９が残された状態が得られる。
【００５１】
以降は、第１の実施の形態で述べた図９〜図１１の各工程と同様の処理を行えばよい。すなわち、例えばアニール炉を用いた４００℃で１０分間の熱処理を行って領域ＢにＴｉ含有Ｃｕメッキ膜８ａを形成させた後、ＣＭＰ法を用いて平坦化し、キャップ膜１０、ＳｉＯ膜１１及びＳｉＮ膜１２を形成する。そして、Ｃｕ配線端部に抵抗測定用端子を形成する。
【００５２】
上記第１の実施の形態と同様に、形成されたＣｕ配線の配線抵抗を調べたところ、領域Ａの配線抵抗を１００％とした場合、領域Ｂの配線抵抗は１１２％と、１２％高い値となった。Ｔｉを添加したＣｕ膜についての測定結果より、領域Ｂに形成されたＣｕ配線中には、Ｔｉがおよそ０．０１２ａｔｏｍ％含まれていると推測することができる。また、エレクトロマイグレーション試験の結果、領域ＢのＣｕ配線は、領域ＡのＣｕ配線よりも寿命が約５倍長くなることが確認された。
【００５３】
この第２の実施の形態によれば、領域Ａから容易かつ確実にＣｕＴｉ膜９を除去し、領域Ｂのみに容易かつ確実にＣｕＴｉ膜９を残すことが可能になる。従って、領域Ａ，Ｂに形成されるＣｕ配線の不純物元素濃度を精度良くコントロールすることが可能になる。
【００５４】
次に、第３の実施の形態について説明する。
図１７〜図１９は第３の実施の形態の半導体装置製造工程の説明図である。なお、この第３の実施の形態において、上記第１の実施の形態の図６に示したＣｕメッキ膜８の形成工程までは同じであるため、ここではそれ以降の工程について順に説明する。
【００５５】
図１７はＺｒ膜形成工程の要部断面模式図である。
この第３の実施の形態では、上記図６に示したように電解メッキ法を用いたＣｕメッキ膜８の形成後、基板表面に、ＣＶＤ法を用いて、膜厚３０ｎｍのＺｒ膜３０を形成する。Ｚｒ膜３０は、酸やアルカリに対して安定で、空気中では酸化被膜ができるために薄膜内部は耐食性がある。また、ＣＶＤ法を用いるため、凹凸のあるＣｕメッキ膜８上にほぼ均一な厚さのＺｒ膜３０を形成することができる。なお、Ｚｒ膜３０の形成にスパッタ法を用いてもよく、その場合もＣＶＤ法の場合と同様の効果を得ることができる。
【００５６】
図１８はＺｒ膜研磨工程の要部断面模式図である。
Ｚｒ膜３０の形成後は、上記第１の実施の形態と同様に、ＣＭＰ法を用い、領域ＡのＺｒ膜３０を除去し、領域ＢにＺｒ膜３０を残すように、基板表面を研磨する。
【００５７】
図１９はＺｒ拡散工程の要部断面模式図である。
領域ＡのＺｒ膜３０の除去後、上記第１の実施の形態と同様に、例えばアニール炉を用い、４００℃で１０分間の条件で熱処理を行う。この熱処理により、領域ＢのＺｒ膜３０からＺｒが下のＣｕメッキ膜８内に拡散し、領域Ｂには、Ｚｒが含有されたＣｕメッキ膜（Ｚｒ含有Ｃｕメッキ膜）８ｂが形成されるようになる。例示の条件の熱処理では、低温で、比較的時間が短いので、領域Ａ，Ｂ間でＺｒが拡散することはなく、領域ＢのＣｕメッキ膜８に選択的にＺｒを拡散させることができる。
【００５８】
以降は、上記第１の実施の形態で述べた図１０及び図１１の各工程と同様の処理を行えばよい。すなわち、ＣＭＰ法を用いた平坦化、キャップ膜１０、ＳｉＯ膜１１及びＳｉＮ膜１２の形成を行い、Ｃｕ配線端部に抵抗測定用端子を形成する。
【００５９】
上記第１の実施の形態と同様に、形成されたＣｕ配線の配線抵抗を調べたところ、領域Ａの配線抵抗を１００％とした場合、領域Ｂの配線抵抗は１０５％と、５％高い値となった。また、エレクトロマイグレーション試験の結果、領域ＢのＣｕ配線は、領域ＡのＣｕ配線よりも寿命が約２倍長くなることが確認された。
【００６０】
この第３の実施の形態のように、Ｃｕ配線中に添加する不純物元素が酸化等に対して比較的安定である場合には、不純物元素そのものの膜をＣｕメッキ膜８上に形成するようにしてもよい。このように添加する不純物元素単体の膜を形成する場合、合金膜を形成する場合に比べ、形成が比較的容易になる。特にそのような不純物元素単体の膜をスパッタ法で形成するような場合には、所定の組成のターゲットを用意する必要がなく、また、プロセス的にも安定である。
【００６１】
なお、ここでは、図１８に示したように、Ｚｒ膜３０の形成後、領域ＡのＺｒ膜３０を除去し、領域ＢにＺｒ膜３０を残すようにするために、研磨を行う例について説明した。このほか、Ｚｒ膜３０の形成後、上記第２の実施の形態で述べたように、領域Ａを開口させたレジストパターン２０ａを形成し、それをマスクにエッチングを行って、領域ＡのＺｒ膜３０を除去し、領域ＢにＺｒ膜３０を残すようにしてもよい。
【００６２】
次に、第４の実施の形態について説明する。
図２０及び図２１は第４の実施の形態の半導体装置製造工程の説明図である。なお、この第４の実施の形態において、上記第１の実施の形態の図６に示したＣｕメッキ膜８の形成工程までは同じであるため、ここではそれ以降の工程について順に説明する。
【００６３】
図２０はイオン注入工程の要部断面模式図である。
この第４の実施の形態では、上記図６に示したように電解メッキ法を用いたＣｕメッキ膜８の形成後、基板表面に対し、不純物元素をイオン注入する。例えば、イオン注入する不純物元素としてＴｉを用い、形成したＣｕメッキ膜８の比較的表層部にＴｉが残留する程度の低加速電圧条件、例えば５０ｋｅＶ以下の条件でイオン注入を行う。
【００６４】
このようなイオン注入により、Ｃｕメッキ膜８上部にＴｉ含有Ｃｕメッキ膜４０を形成することができる。
図２１はＴｉ含有Ｃｕメッキ膜研磨工程の要部断面模式図である。
【００６５】
Ｔｉ含有Ｃｕメッキ膜４０の形成後は、上記第１の実施の形態と同様に、ＣＭＰ法を用い、領域ＡのＴｉ含有Ｃｕメッキ膜４０を除去し、領域ＢにＴｉ含有Ｃｕメッキ膜４０を残すように、基板表面を研磨する。
【００６６】
以降は、上記第１の実施の形態で述べた図９〜図１１の各工程と同様の処理を行えばよい。例えば、温度６００℃のＲＴＡ（Rapid Thermal Anneal）を行い、Ｔｉ含有Ｃｕメッキ膜４０のＴｉをＣｕメッキ膜８に拡散させ、領域ＢにＴｉ含有Ｃｕメッキ膜８ａを形成する。この場合、温度はやや高いものの、熱処理にかかる時間を極めて短くできる。そのため、Ｔｉが熱によって拡散する時間が非常に短く、たとえ領域Ａと領域Ｂが近接している場合であっても、領域Ａ，ＢのＣｕ配線間のＴｉ濃度に大きな差をつけることが可能である。熱処理後は、ＣＭＰ法を用いた平坦化、キャップ膜１０、ＳｉＯ膜１１及びＳｉＮ膜１２の形成を行い、Ｃｕ配線端部に抵抗測定用端子を形成する。
【００６７】
上記第１の実施の形態と同様に、形成されたＣｕ配線の配線抵抗を調べたところ、領域Ａの配線抵抗を１００％とした場合、領域Ｂの配線抵抗は１１０％と、１０％高い値となった。Ｔｉを添加したＣｕ膜についての測定結果より、領域Ｂに形成されたＣｕ配線中には、Ｔｉがおよそ０．０１ａｔｏｍ％含まれていると推測することができる。また、エレクトロマイグレーション試験の結果、領域ＢのＣｕ配線は、領域ＡのＣｕ配線よりも寿命が約３倍長くなることが確認された。
【００６８】
この第４の実施の形態のように、イオン注入法を用いる場合には、酸化等に対して不安定な不純物元素や、スパッタ法等の既存の装置で成膜できないような不純物元素をＣｕ配線中に添加することが可能になる。
【００６９】
なお、ここでは、図２１に示したように、イオン注入によるＴｉ含有Ｃｕメッキ膜４０の形成後、領域ＡのＴｉ含有Ｃｕメッキ膜４０を除去し、領域ＢにＴｉ含有Ｃｕメッキ膜４０を残すようにするために、研磨を行う例について説明した。このほか、Ｔｉ含有Ｃｕメッキ膜４０の形成後、上記第２の実施の形態で述べたように、領域Ａを開口させたレジストパターン２０ａを形成し、それをマスクにエッチングを行って、領域ＡのＴｉ含有Ｃｕメッキ膜４０を除去し、領域ＢにＴｉ含有Ｃｕメッキ膜４０を残すようにしてもよい。
【００７０】
また、この第４の実施の形態のように、不純物元素を拡散させるために行う熱処理をＲＴＡ法により行う手法は、上記第１〜第３の実施の形態の場合にも同様に適用可能である。
【００７１】
以上説明した第１〜第４の実施の形態では、領域ＡのＣｕ配線に不純物元素を添加せず、領域ＢのＣｕ配線に選択的に不純物元素を添加する場合を例にした。このほか、領域ＡのＣｕ配線に、領域ＢのＣｕ配線よりも低濃度に不純物元素が含まれるようにすることもできる。例えば、領域ＡのＣｕメッキ膜８上のＣｕＴｉ膜等の不純物元素含有膜を除去した後に、熱処理条件を制御することによって、領域ＡのＣｕメッキ膜８内にもＴｉ等の不純物元素を拡散させることも可能である。或いは、領域Ａの不純物元素含有膜を全て除去せず、わずかに残しておき、その後、熱処理条件を制御して、領域ＡのＣｕメッキ膜８内にもＴｉ等の不純物元素を拡散させることも可能である。
【００７２】
また、第１〜第４の実施の形態では、不純物元素としてＴｉ又はＺｒを拡散させて添加する場合を例にして説明したが、Ａｌ，Ｍｎ，Ｉｎを添加する場合にも、添加する各不純物元素の特性やプロセス条件等を考慮し、同様に行うことができる。また、添加する不純物元素は、１種に限らず、２種以上であってもよく、そのような場合にも同様に行うことが可能である。
【００７３】
また、第１〜第４の実施の形態では、Ｃｕメッキ膜８上のＣｕＴｉ膜等の不純物元素含有膜をスパッタ法、ＣＶＤ法及びイオン注入法を用いて形成する場合を例示したが、このほか、メッキ法を用いて形成するようにすることも可能である。また、１種又は２種以上の不純物元素を含有する不純物元素含有膜（不純物元素を主成分とする場合を含む。）を、スパッタ法、ＣＶＤ法、イオン注入法又はメッキ法を用いて形成することも可能である。
【００７４】
また、第１〜第４の実施の形態では、配線形成手法としてダマシン法を例に説明したが、上記方法は、他の配線形成手法にも同様に適用可能である。また、第１〜第４の実施の形態では、Ｃｕ配線を例に説明したが、他の材料を用いた配線にも同様に適用可能である。
【００７５】
以上説明したように、上記方法により、半導体装置内の異なる領域に、それぞれ適した不純物元素濃度の配線を形成することができる。これにより、配線に低抵抗（高速性）が要求される領域と、配線に信頼性が要求される領域とが存在するような場合であっても、それぞれの領域にそれぞれの要求特性を満足することのできる配線を形成することができる。従って、高性能でかつ信頼性の高い半導体装置を実現することができる。
【００７６】
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１） 基板上に第１の金属膜を形成する工程と、
前記基板上に形成された前記第１の金属膜上に第１の元素を含む第２の金属膜を形成する工程と、
前記第１の金属膜上に形成された前記第２の金属膜を部分的に除去する工程と、
前記第２の金属膜を部分的に除去した後に、前記第２の金属膜から前記第１の元素を前記第１の金属膜内に拡散させる工程と、
を有することを特徴とする半導体装置の製造方法。
【００７７】
（付記２） さらに前記基板上方に複数の溝を有する絶縁膜を有し、
前記第１の金属膜が、前記溝に埋め込まれるように形成されることを特徴とする付記１記載の半導体装置の製造方法。
【００７８】
（付記３） 前記第２の金属膜を部分的に除去する工程においては、前記第１の金属膜から形成する金属パターンの前記基板上における配置密度が相対的に高くなる領域に形成されている前記第２の金属膜を部分的に除去することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００７９】
（付記４） 前記配置密度が相対的に高くなる領域は、前記金属パターンの幅が０．５μｍ以下で、前記基板上における単位面積当たりの面積比率が３０％以上８０％未満であることを特徴とする付記３記載の半導体装置の製造方法。
【００８０】
（付記５） 前記第２の金属膜を部分的に除去する工程においては、研磨により前記第２の金属膜を部分的に除去することを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
【００８１】
（付記６） 前記第２の金属膜を部分的に除去する工程においては、前記第２の金属膜を部分的に除去する領域が開口されたレジストパターンを形成し、前記レジストパターンをマスクにしたエッチングにより前記第２の金属膜を部分的に除去することを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
【００８２】
（付記７） 前記第１の金属膜は、Ｃｕを主成分とする金属膜であり、
前記第２の金属膜は、Ｃｕを主成分とする金属膜であって、前記第１の元素としてＴｉ，Ｚｒ，Ａｌ，Ｍｎ，Ｉｎのうちの少なくとも１種の元素を含む金属膜であることを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。
【００８３】
（付記８） 前記第１の金属膜は、Ｃｕを主成分とする金属膜であり、
前記第２の金属膜は、前記第１の元素であるＴｉ，Ｚｒ，Ａｌ，Ｍｎ，Ｉｎのうちの少なくとも１種を主成分とする金属膜であることを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。
【００８４】
（付記９） 前記第１の金属膜は、メッキ法を用いて形成することを特徴とする付記１から８のいずれかに記載の半導体装置の製造方法。
（付記１０） 前記第２の金属膜は、スパッタ法、ＣＶＤ法又はメッキ法を用いて形成することを特徴とする付記１から９のいずれかに記載の半導体装置の製造方法。
【００８５】
（付記１１） 前記第２の金属膜は、形成された前記第１の金属膜に対して前記第１の元素をイオン注入することによって形成することを特徴とする付記１から９のいずれかに記載の半導体装置の製造方法。
【００８６】
（付記１２） 前記第２の金属膜から前記第１の元素を、熱処理によって前記第１の金属膜内に拡散させることを特徴とする付記１から１１のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８７】
【図１】配線形成フローの説明図である。
【図２】半導体装置内に形成される配線の説明図であって、（Ａ）は高配線密度領域の一例の平面模式図、（Ｂ）は低配線密度領域の一例の平面模式図である。
【図３】絶縁膜及びハードマスク形成工程の要部断面模式図である。
【図４】配線溝形成工程の要部断面模式図である。
【図５】バリアメタル形成工程の要部断面模式図である。
【図６】電解メッキ工程の要部断面模式図である。
【図７】ＣｕＴｉ膜形成工程の要部断面模式図である。
【図８】ＣｕＴｉ膜研磨工程の要部断面模式図である。
【図９】Ｔｉ拡散工程の要部断面模式図である。
【図１０】平坦化工程の要部断面模式図である。
【図１１】キャップ膜等の形成工程の要部断面模式図である。
【図１２】配線幅と配線密度との関係を示す図である。
【図１３】レジスト塗布工程の要部断面模式図である。
【図１４】レジストパターン形成工程の要部断面模式図である。
【図１５】エッチング工程の要部断面模式図である。
【図１６】レジストパターン除去工程の要部断面模式図である。
【図１７】Ｚｒ膜形成工程の要部断面模式図である。
【図１８】Ｚｒ膜研磨工程の要部断面模式図である。
【図１９】Ｚｒ拡散工程の要部断面模式図である。
【図２０】イオン注入工程の要部断面模式図である。
【図２１】Ｔｉ含有Ｃｕメッキ膜研磨工程の要部断面模式図である。
【符号の説明】
【００８８】
１ 半導体基板
２ 下地絶縁膜
３ Ｌｏｗ−ｋ膜
４ ＳｉＮ膜
５ 配線溝
６ バリアメタル膜
８ Ｃｕメッキ膜
８ａ Ｔｉ含有Ｃｕメッキ膜
８ｂ Ｚｒ含有Ｃｕメッキ膜
９ ＣｕＴｉ膜
１０ キャップ膜
１１ ＳｉＯ膜
１２ ＳｉＮ膜
２０ レジスト
２０ａ レジストパターン
３０ Ｚｒ膜
４０ Ｔｉ含有Ｃｕメッキ膜
１０１，１０３ 配線
１０２ マクロ回路
Ｌ，Ｌ０ 膜厚
Ｘ１，Ｘ２，Ｙ，Ｚ 領域
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属配線を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＬＳＩ（Large Scale Integration）デバイスは、ＩＴＲＳ（International Technology Roadmap for Semiconductors）に従い、世代ごとに集積化とトランジスタ素子の縮小化が進んでいる。それに伴い、デバイス内部の配線の微細化及び多層配線化が進められている。例えば、６５ｎｍノードのＣＭＯＳでは、最小配線幅がおよそ１００ｎｍであるが、次世代の４５ｎｍノードのＣＭＯＳになると、最小配線幅が７０ｎｍ以下になる。高性能ＩＣチップの中には、その内部に含まれる配線の総延長距離が数ｋｍ〜１０ｋｍにもなるものもある。
【０００３】
デバイス内部の配線構造は極めて複雑になってきており、その形成にあたっては、性能と信頼性をいかに確保するかが重要になってくる。
現在のデバイスでは、配線の材料として抵抗の低い銅（Ｃｕ）を用いることにより、信号遅延を低減させて、デバイスの処理速度の高速化を図っている。Ｃｕ配線の形成には、現在のところ、溝を形成した絶縁膜上にバリアメタルを介してＣｕを堆積し、ＣＭＰ（Chemical Mechanical Polishing）等で平坦化してその溝にＣｕを埋め込む、いわゆるダマシン法が広く用いられている。
【０００４】
ところで、微細な金属配線に過剰な電流を流すとエレクトロマイグレーション現象が起こり、配線中の金属が輸送され、断線するという不良が発生することが知られている。Ｃｕ配線は、アルミニウム（Ａｌ）配線に比べて、比較的エレクトロマイグレーション耐性が高いとされてきたが、微細化に伴う電流密度の増加により、Ｃｕ配線であってもエレクトロマイグレーション現象は信頼性劣化の一因である。Ｃｕ配線のエレクトロマイグレーション耐性を高める方法としては、例えば、Ｃｕ配線中に金属不純物を添加する方法が知られている（特許文献１参照）。
【特許文献１】特開２００６−２９４９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、エレクトロマイグレーション耐性を高めるためにＣｕ配線中に金属不純物を添加すると、添加金属とＣｕとの合金化により、配線抵抗が上昇してしまうという問題点があった。
【０００６】
また、デバイス内で発生するエレクトロマイグレーション現象は、Ｃｕ配線の配線長や配線密度といった回路構成によっても違ってくる。例えばＳＲＡＭ（Static Random Access Memory）やロジック部といった比較的配線密度の高い領域には、配線抵抗の低減による高速性確保の点から、配線長の短いものが多く形成される。一定の配線長より短いＣｕ配線では、エレクトロマイグレーション耐性が高くなることが知られている。一方、デバイス内のマクロ回路同士を接続する信号線のようなＣｕ配線は、配線長が長く、比較的配線密度が低くなる。このようなＣｕ配線は、少数であっても配線長が長いために、エレクトロマイグレーション耐性が弱く、デバイス全体の信頼性を低下させる原因になりかねない。
【０００７】
このように、同じデバイス内であっても、要求される特性の異なる領域が存在することがあるため、エレクトロマイグレーション耐性の向上と配線抵抗上昇の抑制について、それぞれの領域に適した対処が望まれる。
【０００８】
本発明はこのような点に鑑みてなされたものであり、異なる領域にそれぞれ適切な特性を有する配線が形成された半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、次のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、基板上に第１の金属膜を形成する工程、前記基板上に形成された前記第１の金属膜上に第１の元素を含む第２の金属膜を形成する工程、前記第１の金属膜上に形成された前記第２の金属膜を部分的に除去する工程及び、前記第２の金属膜を部分的に除去した後に、前記第２の金属膜から前記第１の元素を前記第１の金属膜内に拡散させる工程を有する。
【００１０】
このような半導体装置の製造方法によれば、第１の金属膜上に部分的に第２の金属膜が形成され、第２の金属膜から第１の元素が下の第１の金属膜内に拡散される。これにより、第１の元素の濃度が異なる第１の金属膜が形成される。
【発明の効果】
【００１１】
開示の半導体装置の製造方法により、第１の元素の濃度が異なる金属膜を形成することが可能になり、半導体装置内に第１の元素の濃度が異なる配線を形成することが可能になる。これにより、高性能で信頼性の高い半導体装置が実現可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して詳細に説明する。
図２は半導体装置内に形成される配線の説明図であって、（Ａ）は高配線密度領域の一例の平面模式図、（Ｂ）は低配線密度領域の一例の平面模式図である。
【００１３】
半導体装置内には、配線長や配線密度の異なる回路領域が存在している。例えば、ＳＲＡＭやロジック部といった高速性が要求されるような回路領域には、図２（Ａ）に示すように、比較的配線長の短い配線１０１が高密度で配置されることが多い。また、図２（Ｂ）に示すように、複数のマクロ回路１０２間を接続する信号線のような配線１０３は、比較的配線長が長く、低密度で配置されることが多い。
【００１４】
図２（Ａ）に示すような配線１０１は、比較的エレクトロマイグレーション耐性が高いものの、図２（Ｂ）に示すような配線１０３は、比較的エレクトロマイグレーション耐性が低い。エレクトロマイグレーション耐性を高めるために、配線１０１，１０３のいずれにも所定の不純物元素を添加すると、配線金属との合金化により、高速性が要求される配線１０１側の高抵抗化を招いてしまう。
【００１５】
そこで、このように半導体装置内に異なる回路領域が存在している場合に、それら異なる領域に、それぞれの領域に適した不純物元素濃度を有する配線を作り分ける。
図１は配線形成フローの説明図である。
【００１６】
まず、所定の基板上に、配線の主要部を構成する第１の金属膜を形成する（ステップＳ１）。例えば、ダマシン法を用いて配線を形成する場合、この第１の金属膜を形成する基板は、絶縁膜部分を有していて、予めその絶縁膜部分に配線溝が形成される。そして、そのような基板上に第１の金属膜が形成される。第１の金属膜が形成されることにより、その配線溝が第１の金属膜によって埋め込まれる。なお、第１の金属膜には、エレクトロマイグレーション耐性を高めるような不純物元素は予め含まれていないものとする。
【００１７】
次いで、第１の金属膜上に、エレクトロマイグレーション耐性の向上に寄与する不純物元素、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）等を少なくとも１種含む、第２の金属膜を形成する（ステップＳ２）。
【００１８】
次いで、形成した第２の金属膜のうち、不純物元素を添加すべき配線の形成領域にある第１の金属膜上の第２の金属膜は残し、不純物元素の添加が不要な配線の形成領域にある第１の金属膜上の第２の金属膜は部分的に除去する（ステップＳ３）。例えば、比較的配線密度が低くなる領域に形成されている第２の金属膜は残し、比較的配線密度が高くなる領域に形成されている第２の金属膜を部分的に除去する。
【００１９】
そして、部分的に残る第２の金属膜から、そこに含まれている不純物元素を、例えば熱処理等によって下の第１の金属膜に拡散させ、添加する（ステップＳ４）。不純物元素は、例えば、その拡散条件を制御することにより、第２の金属膜の下にある第１の金属膜に拡散させ、第２の金属膜が除去された領域の第１の金属膜まで拡散させない或いは第２の金属膜の下の第１の金属膜ほどは拡散させないようにすることができる。これにより、不純物元素濃度の異なる（一方に不純物元素が添加されていない場合を含む。）第１の金属膜が基板上に形成される。
【００２０】
例えば、ステップＳ３において、高配線密度領域の第２の金属膜を除去した場合、その領域には、不純物元素を含まない低抵抗の第１の金属膜を形成することができ、第２の金属膜を残した低配線密度領域には、不純物元素を含むエレクトロマイグレーション耐性の高い第１の金属膜を形成することができる。
【００２１】
このように領域によって不純物元素濃度の異なる第１の金属膜を用いて配線を形成することにより、それぞれの領域に適した特性、すなわち抵抗及びエレクトロマイグレーション耐性を有する配線を作り分けることが可能になる。
【００２２】
以下、上記配線形成方法の半導体装置製造への適用例について詳細に説明する。
まず、第１の実施の形態について説明する。
図３〜図１１に第１の実施の形態の半導体装置製造工程の説明図を示す。以下、順に説明する。なお、便宜上、ここではトランジスタは既に形成されているものとし、その図示を省略する。
【００２３】
図３は絶縁膜及びハードマスク形成工程の要部断面模式図である。
シリコン（Ｓｉ）基板等の半導体基板１を用いてトランジスタ（図示せず。）を形成した後、酸化シリコン（ＳｉＯ）等の下地絶縁膜２を形成し、その上にＬｏｗ−ｋ膜３を形成する。Ｌｏｗ−ｋ膜３は、ＣＶＤ（Chemical Vapor Deposition）法、ＳＯＤ（Spin On Deposition）法等を用いて形成することができる。例えば、Ｌｏｗ−ｋ膜３として、ＣＶＤ法を用い、膜厚２５０ｎｍの炭化酸化シリコン（ＳｉＯＣ）膜を形成する。そして、このＬｏｗ−ｋ膜３上に、ハードマスクとなる、例えば膜厚５０ｎｍの窒化シリコン（ＳｉＮ）膜４を形成する。
【００２４】
図４は配線溝形成工程の要部断面模式図である。
ＳｉＮ膜４の形成後、フォトリソグラフィ法を用い、所定位置に所定サイズ（配線幅・配線長）の配線溝５を形成する。図４には、比較的高密度にＣｕ配線が形成される高い領域Ａ、及び比較的低密度にＣｕ配線が形成される領域Ｂを例示している。領域Ａは、配線幅が０．１μｍ、配線間スペースが０．１μｍである。領域Ｂも、配線幅は０．１μｍであるが、１０μｍ以内には近接した配線が配置されていない。
【００２５】
図５はバリアメタル形成工程の要部断面模式図である。
配線溝５の形成後、スパッタ法を用い、基板表面にバリアメタル膜６を形成する。例えば、バリアメタル膜６として、膜厚１０ｎｍのタンタル（Ｔａ）膜を形成する。そして、バリアメタル膜６の形成後、スパッタ法を用い、その上に薄いシードＣｕ膜（図示せず。）を形成する。
【００２６】
図６は電解メッキ工程の要部断面模式図である。
バリアメタル膜６及びシードＣｕ膜の形成後、電解メッキ法を用いてＣｕメッキ膜８を形成し、配線溝５をＣｕメッキ膜８により埋め込む。電解メッキ法の特性により、配線密度の高い領域Ａにおいては、Ｃｕメッキ膜８が厚くなり、配線密度の低い領域ＢにおいてはＣｕメッキ膜８が薄くなる。この例では、領域ＡのＣｕメッキ膜８の膜厚Ｌは約１．５μｍ、領域ＢのＣｕメッキ膜８の膜厚Ｌ０は約１μｍであった。
【００２７】
図７はＣｕＴｉ膜形成工程の要部断面模式図である。
Ｃｕメッキ膜８の形成後、基板表面に、スパッタ法を用い、例えばＴｉを１０ａｔｏｍ％含有する膜厚１００ｎｍの銅チタン（ＣｕＴｉ）膜９を形成する。スパッタ法を用いるため、凹凸のあるＣｕメッキ膜８上にはほぼ均一な膜厚のＣｕＴｉ膜９を形成することができる。
【００２８】
なお、このＣｕＴｉ膜９に替えて、膜厚１０ｎｍ程度の薄いＴｉ膜を形成することも可能である。ただし、Ｔｉ膜は、大気中で表面や内部が酸化されやすい性質を有している点に留意する。Ｔｉ膜に比べ、ＣｕＴｉ膜９は酸化されにくく、プロセスの安定度が高い。
【００２９】
図８はＣｕＴｉ膜研磨工程の要部断面模式図である。
ＣｕＴｉ膜９の形成後、例えばＣＭＰ法を用い、基板表面を研磨する。このときの研磨はごく表面のみとし、領域Ａのような基板面内で膜厚の厚いところのみを削り、領域Ｂのような膜厚の薄い所は削らない或いはほとんど削らないようにする。このようにすることで、配線密度の高い領域ＡのＣｕメッキ膜８上のＣｕＴｉ膜９が除去される。一方、配線密度の低い領域ＢのＣｕメッキ膜８上にはＣｕＴｉ膜９が残される。
【００３０】
なお、ここでの主目的は、領域ＡのＣｕメッキ膜８上からＣｕＴｉ膜９を除去することにあるため、ＣＭＰ法のほか、単なる機械的研磨やラッピング等で研磨を行っても構わない。ただし、いずれの研磨方法を用いる場合にも、領域ＡではＣｕＴｉ膜９を除去し、領域ＢにはＣｕＴｉ膜９が残るように、研磨を行う。
【００３１】
図９はＴｉ拡散工程の要部断面模式図である。
領域ＡのＣｕＴｉ膜９の除去後、ＣｕＴｉ膜９中のＴｉをＣｕメッキ膜８に拡散させるため、例えばアニール炉を用い、熱処理を行う。熱処理は、例えば、４００℃で１０分間の条件で行う。この熱処理により、領域ＢのＣｕＴｉ膜９のＴｉが下のＣｕメッキ膜８内に拡散し、領域Ｂには、Ｔｉが含有されたＣｕメッキ膜（Ｔｉ含有Ｃｕメッキ膜）８ａが形成されるようになる。例示の条件の熱処理では、その条件が低温でかつ比較的時間が短いので、領域Ａ，Ｂ間でＴｉが拡散することはなく、領域ＢのＣｕメッキ膜８内に選択的にＴｉを拡散させることができる。
【００３２】
これにより、領域Ａの配線溝５内には、Ｔｉを含まないＣｕメッキ膜８が形成され、領域Ｂの配線溝５内には、Ｔｉ含有Ｃｕメッキ膜８ａが形成される。すなわち、高配線密度の領域Ａでは、Ｔｉが含まれないことで低抵抗性を確保することができ、低配線密度の領域Ｂでは、Ｔｉが含まれることでエレクトロマイグレーション耐性を確保することが可能になる。
【００３３】
また、この熱処理により、Ｃｕメッキ膜８及びＴｉ含有Ｃｕメッキ膜８ａ内のＣｕ粒子径が大きくなるため、この熱処理は、領域Ａ，Ｂ双方のエレクトロマイグレーション耐性を高めるのにも貢献する。
【００３４】
なお、この熱処理に先立って行われる図８に示した研磨工程では、領域ＡのＣｕＴｉ膜９は除去し、領域ＢのＣｕＴｉ膜９は残すようにする必要がある。領域ＡにＣｕＴｉ膜９が残っていると、熱処理によって領域ＡのＣｕメッキ膜８にもＴｉが添加されてしまい、高抵抗化を招いてしまう。また、領域ＢのＣｕＴｉ膜９を除去してしまうと、領域ＢのＣｕメッキ膜８にＴｉが添加されず、エレクトロマイグレーション耐性の向上を図ることができなくなる。
【００３５】
図１０は平坦化工程の要部断面模式図である。
熱処理後、ＣＭＰ法を用いてＳｉＮ膜４まで平坦化を行い、Ｃｕメッキ膜８、Ｔｉ含有Ｃｕメッキ膜８ａ及びバリアメタル膜６の不要な部分を除去する。
【００３６】
図１１はキャップ膜等の形成工程の要部断面模式図である。
ＣＭＰ法による平坦化後、その平坦化後の表面に、Ｃｕの拡散防止膜として機能するキャップ膜１０を形成する。ここでは、キャップ膜１０として、例えば、ＣＶＤ法を用い、膜厚５０ｎｍの炭化シリコン（ＳｉＣ）膜を形成する。これにより、第１層目のＣｕ配線が形成される。以降、同様にして第２層目以降のＣｕ配線を形成していくことが可能である。
【００３７】
ここでは、このキャップ膜１０の形成後に、その上に膜厚５００ｎｍのＳｉＯ膜１１を形成し、さらに、膜厚５０ｎｍのＳｉＮ膜１２を形成する。そして、Ｃｕ配線端部にあるパッド部上部のＳｉＮ膜１２及びＳｉＯ膜１１をエッチングで除去し、このパッド部にＡｌ膜を形成することで、それをＣｕ配線の抵抗測定用端子とした。
【００３８】
形成されたＣｕ配線の配線抵抗を調べたところ、領域Ａの配線抵抗を１００％とした場合、領域Ｂの配線抵抗は１１２％と、１２％高い値となった。配線深さとほぼ同じ０．２μｍの厚さで、Ｔｉをわずかに添加したＣｕ膜（いわゆるベタ膜）について行った測定の結果では、Ｔｉの濃度が高くなるほどＣｕ膜の抵抗率が上昇することがわかっている。例えば、Ｔｉが０．２ａｔｏｍ％含まれたＣｕ膜の抵抗率は、Ｔｉを含まないＣｕ膜の約２００％となる。このことから、上記領域Ｂに形成されたＣｕ配線中には、Ｔｉがおよそ０．０１２ａｔｏｍ％含まれていると推測することができる。
【００３９】
信頼性試験として、領域Ａ，Ｂに形成されたＣｕ配線を用いて、エレクトロマイグレーション試験を実施した。試験は温度３００℃で、電流加速条件３ＭＡ／ｃｍ2で実施した。なお、配線長は１０００μｍであり、いわゆるＢｌｅｃｈ長よりもはるかに長い。そのため、この試験においては、配線長がエレクトロマイグレーション耐性に及ぼす影響は考慮しなくても構わないと考えられる。試験の結果、領域ＢのＣｕ配線は、領域ＡのＣｕ配線よりも寿命が約５倍長くなることが確認された。
【００４０】
ここで、様々なＣｕ配線パターンを調査した結果について述べる。
図１２は配線幅と配線密度との関係を示す図である。
様々な配線幅及び配線密度のＣｕ配線を、図３〜図１１に示したのと同様にして形成した。図６に示した電解メッキ工程において、配線密度（基板上における単位面積当たりの面積比率）が極めて低く、ほとんど孤立したＣｕ配線を形成する領域のＣｕメッキ膜の膜厚をＬ０とし、より高い配線密度でＣｕ配線を形成する領域のＣｕメッキ膜の膜厚をＬとする。図１２より、配線幅０．５μｍ以下、配線密度３０％〜８０％の範囲で、Ｌ０に対するＬの比率（Ｌ／Ｌ０）が１１０％〜２００％となり、Ｃｕメッキ膜が厚くなる。
【００４１】
上記のようにＣｕメッキ膜形成後にＣｕＴｉ膜をスパッタ法で形成する場合には、ほぼ均一な膜厚のＣｕＴｉ膜を形成することができる。そのため、Ｃｕメッキ膜形成後の研磨工程によって部分的にＣｕＴｉ膜を除去するためには、Ｌ／Ｌ０が少なくとも１１０％以上である必要がある。図１２において、Ｌ／Ｌ０が１１０％〜１２０％になる領域Ｘ２は、Ｃｕメッキ膜上からＣｕＴｉ膜を除去する領域として適しており、Ｌ／Ｌ０が１２０％〜２００％になる領域Ｘ１は、より適した領域と言える。また、図１２の領域Ｙは、Ｃｕメッキ膜上からＣｕＴｉ膜を除去する領域としては適さないが、ＣｕＴｉ膜を残す領域としては適した領域と言える。
【００４２】
なお、いずれの配線幅であっても、配線密度が８０％を超える領域Ｚでは、ＣＭＰ法を用いたＣｕ配線形成を行うことができていない。
Ｃｕ配線への不純物元素の添加は、エレクトロマイグレーション耐性の向上に効果的で、不純物元素濃度が高くなるほどエレクトロマイグレーション寿命が長くなることが知られているところである。不純物元素の添加量については、Ｃｕ配線に様々な不純物元素を微量添加したときの不純物元素濃度と抵抗率との関係が調べられている。
【００４３】
Ｔｉ，Ｚｒ，Ａｌ，Ｍｎ，Ｉｎ等の不純物元素では、その濃度が低い場合には、濃度と抵抗率とは比例関係にあって、およそ２ａｔｏｍ％以上添加させると、ほぼ全ての不純物元素でＣｕ配線の抵抗率は３μΩｃｍを超えてしまうようになる。この値は、一般的なＡｌ配線の抵抗率に相当する。このように、不純物元素の添加量によっては、本来Ａｌ配線よりも抵抗率が低いはずのＣｕ配線を用いるメリットが大きく減少してしまうことが起こり得る。そのため、たとえ孤立したＣｕ配線であっても、抵抗率をあまり上昇させずに、同時にエレクトロマイグレーション耐性を高めることのできる不純物元素の添加量の限界は、およそ２ａｔｏｍ％未満であると言うことができる。
【００４４】
一方、どの不純物元素であっても、Ｃｕ配線中にわずかでも混入すると抵抗率が上昇する。不純物元素の添加による抵抗率の上昇を抑えるためには、不純物元素の添加量を、およそ０．００１ａｔｏｍ％以下にすることが必要である。
【００４５】
例えば、図３〜図１１に示した例では、高配線密度側の領域Ａに形成するＣｕ配線は、Ｔｉ濃度を０．００１ａｔｏｍ％以下にし、低配線密度側の領域Ｂに形成するＣｕ配線は、Ｔｉ濃度を０．００１ａｔｏｍ％以上２ａｔｏｍ％未満とすればよい。
【００４６】
次に、第２の実施の形態について説明する。
図１３〜図１６は第２の実施の形態の半導体装置製造工程の説明図である。なお、この第２の実施の形態において、上記第１の実施の形態の図７に示したＣｕメッキ膜８上へのＣｕＴｉ膜９の形成工程までは同じであるため、ここではそれ以降の工程について順に説明する。
【００４７】
図１３はレジスト塗布工程の要部断面模式図である。
この第２の実施の形態では、上記図７に示したようにＣｕメッキ膜８上へのスパッタ法を用いたＣｕＴｉ膜９の形成後、基板表面にレジスト２０をスピンコートにより塗布する。
【００４８】
図１４はレジストパターン形成工程の要部断面模式図である。
レジスト２０の塗布後、予め領域Ａに対応する部分を開口させたマスクを用い、領域Ａに形成されている部分のレジスト２０を選択的に除去する。これにより、領域Ａの部分を開口したレジストパターン２０ａが形成される。
【００４９】
図１５はエッチング工程の要部断面模式図である。
形成したレジストパターン２０ａをマスクにした、例えばウェットエッチングにより、露出する領域ＡのＣｕＴｉ膜９を除去する。このエッチングは、領域ＡのＣｕＴｉ膜９が除去できる程度の、比較的弱い条件で行えばよい。なお、このエッチング工程では、ＣｕＴｉ膜９のほか、配線溝５がＣｕメッキ膜８で埋め込まれていれば、ＣｕＴｉ膜９の下のＣｕメッキ膜８が部分的に除去されても構わない。
【００５０】
図１６はレジストパターン除去工程の要部断面模式図である。
エッチング後、残るレジストパターン２０ａを除去する。これにより、領域Ｂに選択的にＣｕＴｉ膜９が残された状態が得られる。
【００５１】
以降は、第１の実施の形態で述べた図９〜図１１の各工程と同様の処理を行えばよい。すなわち、例えばアニール炉を用いた４００℃で１０分間の熱処理を行って領域ＢにＴｉ含有Ｃｕメッキ膜８ａを形成させた後、ＣＭＰ法を用いて平坦化し、キャップ膜１０、ＳｉＯ膜１１及びＳｉＮ膜１２を形成する。そして、Ｃｕ配線端部に抵抗測定用端子を形成する。
【００５２】
上記第１の実施の形態と同様に、形成されたＣｕ配線の配線抵抗を調べたところ、領域Ａの配線抵抗を１００％とした場合、領域Ｂの配線抵抗は１１２％と、１２％高い値となった。Ｔｉを添加したＣｕ膜についての測定結果より、領域Ｂに形成されたＣｕ配線中には、Ｔｉがおよそ０．０１２ａｔｏｍ％含まれていると推測することができる。また、エレクトロマイグレーション試験の結果、領域ＢのＣｕ配線は、領域ＡのＣｕ配線よりも寿命が約５倍長くなることが確認された。
【００５３】
この第２の実施の形態によれば、領域Ａから容易かつ確実にＣｕＴｉ膜９を除去し、領域Ｂのみに容易かつ確実にＣｕＴｉ膜９を残すことが可能になる。従って、領域Ａ，Ｂに形成されるＣｕ配線の不純物元素濃度を精度良くコントロールすることが可能になる。
【００５４】
次に、第３の実施の形態について説明する。
図１７〜図１９は第３の実施の形態の半導体装置製造工程の説明図である。なお、この第３の実施の形態において、上記第１の実施の形態の図６に示したＣｕメッキ膜８の形成工程までは同じであるため、ここではそれ以降の工程について順に説明する。
【００５５】
図１７はＺｒ膜形成工程の要部断面模式図である。
この第３の実施の形態では、上記図６に示したように電解メッキ法を用いたＣｕメッキ膜８の形成後、基板表面に、ＣＶＤ法を用いて、膜厚３０ｎｍのＺｒ膜３０を形成する。Ｚｒ膜３０は、酸やアルカリに対して安定で、空気中では酸化被膜ができるために薄膜内部は耐食性がある。また、ＣＶＤ法を用いるため、凹凸のあるＣｕメッキ膜８上にほぼ均一な厚さのＺｒ膜３０を形成することができる。なお、Ｚｒ膜３０の形成にスパッタ法を用いてもよく、その場合もＣＶＤ法の場合と同様の効果を得ることができる。
【００５６】
図１８はＺｒ膜研磨工程の要部断面模式図である。
Ｚｒ膜３０の形成後は、上記第１の実施の形態と同様に、ＣＭＰ法を用い、領域ＡのＺｒ膜３０を除去し、領域ＢにＺｒ膜３０を残すように、基板表面を研磨する。
【００５７】
図１９はＺｒ拡散工程の要部断面模式図である。
領域ＡのＺｒ膜３０の除去後、上記第１の実施の形態と同様に、例えばアニール炉を用い、４００℃で１０分間の条件で熱処理を行う。この熱処理により、領域ＢのＺｒ膜３０からＺｒが下のＣｕメッキ膜８内に拡散し、領域Ｂには、Ｚｒが含有されたＣｕメッキ膜（Ｚｒ含有Ｃｕメッキ膜）８ｂが形成されるようになる。例示の条件の熱処理では、低温で、比較的時間が短いので、領域Ａ，Ｂ間でＺｒが拡散することはなく、領域ＢのＣｕメッキ膜８に選択的にＺｒを拡散させることができる。
【００５８】
以降は、上記第１の実施の形態で述べた図１０及び図１１の各工程と同様の処理を行えばよい。すなわち、ＣＭＰ法を用いた平坦化、キャップ膜１０、ＳｉＯ膜１１及びＳｉＮ膜１２の形成を行い、Ｃｕ配線端部に抵抗測定用端子を形成する。
【００５９】
上記第１の実施の形態と同様に、形成されたＣｕ配線の配線抵抗を調べたところ、領域Ａの配線抵抗を１００％とした場合、領域Ｂの配線抵抗は１０５％と、５％高い値となった。また、エレクトロマイグレーション試験の結果、領域ＢのＣｕ配線は、領域ＡのＣｕ配線よりも寿命が約２倍長くなることが確認された。
【００６０】
この第３の実施の形態のように、Ｃｕ配線中に添加する不純物元素が酸化等に対して比較的安定である場合には、不純物元素そのものの膜をＣｕメッキ膜８上に形成するようにしてもよい。このように添加する不純物元素単体の膜を形成する場合、合金膜を形成する場合に比べ、形成が比較的容易になる。特にそのような不純物元素単体の膜をスパッタ法で形成するような場合には、所定の組成のターゲットを用意する必要がなく、また、プロセス的にも安定である。
【００６１】
なお、ここでは、図１８に示したように、Ｚｒ膜３０の形成後、領域ＡのＺｒ膜３０を除去し、領域ＢにＺｒ膜３０を残すようにするために、研磨を行う例について説明した。このほか、Ｚｒ膜３０の形成後、上記第２の実施の形態で述べたように、領域Ａを開口させたレジストパターン２０ａを形成し、それをマスクにエッチングを行って、領域ＡのＺｒ膜３０を除去し、領域ＢにＺｒ膜３０を残すようにしてもよい。
【００６２】
次に、第４の実施の形態について説明する。
図２０及び図２１は第４の実施の形態の半導体装置製造工程の説明図である。なお、この第４の実施の形態において、上記第１の実施の形態の図６に示したＣｕメッキ膜８の形成工程までは同じであるため、ここではそれ以降の工程について順に説明する。
【００６３】
図２０はイオン注入工程の要部断面模式図である。
この第４の実施の形態では、上記図６に示したように電解メッキ法を用いたＣｕメッキ膜８の形成後、基板表面に対し、不純物元素をイオン注入する。例えば、イオン注入する不純物元素としてＴｉを用い、形成したＣｕメッキ膜８の比較的表層部にＴｉが残留する程度の低加速電圧条件、例えば５０ｋｅＶ以下の条件でイオン注入を行う。
【００６４】
このようなイオン注入により、Ｃｕメッキ膜８上部にＴｉ含有Ｃｕメッキ膜４０を形成することができる。
図２１はＴｉ含有Ｃｕメッキ膜研磨工程の要部断面模式図である。
【００６５】
Ｔｉ含有Ｃｕメッキ膜４０の形成後は、上記第１の実施の形態と同様に、ＣＭＰ法を用い、領域ＡのＴｉ含有Ｃｕメッキ膜４０を除去し、領域ＢにＴｉ含有Ｃｕメッキ膜４０を残すように、基板表面を研磨する。
【００６６】
以降は、上記第１の実施の形態で述べた図９〜図１１の各工程と同様の処理を行えばよい。例えば、温度６００℃のＲＴＡ（Rapid Thermal Anneal）を行い、Ｔｉ含有Ｃｕメッキ膜４０のＴｉをＣｕメッキ膜８に拡散させ、領域ＢにＴｉ含有Ｃｕメッキ膜８ａを形成する。この場合、温度はやや高いものの、熱処理にかかる時間を極めて短くできる。そのため、Ｔｉが熱によって拡散する時間が非常に短く、たとえ領域Ａと領域Ｂが近接している場合であっても、領域Ａ，ＢのＣｕ配線間のＴｉ濃度に大きな差をつけることが可能である。熱処理後は、ＣＭＰ法を用いた平坦化、キャップ膜１０、ＳｉＯ膜１１及びＳｉＮ膜１２の形成を行い、Ｃｕ配線端部に抵抗測定用端子を形成する。
【００６７】
上記第１の実施の形態と同様に、形成されたＣｕ配線の配線抵抗を調べたところ、領域Ａの配線抵抗を１００％とした場合、領域Ｂの配線抵抗は１１０％と、１０％高い値となった。Ｔｉを添加したＣｕ膜についての測定結果より、領域Ｂに形成されたＣｕ配線中には、Ｔｉがおよそ０．０１ａｔｏｍ％含まれていると推測することができる。また、エレクトロマイグレーション試験の結果、領域ＢのＣｕ配線は、領域ＡのＣｕ配線よりも寿命が約３倍長くなることが確認された。
【００６８】
この第４の実施の形態のように、イオン注入法を用いる場合には、酸化等に対して不安定な不純物元素や、スパッタ法等の既存の装置で成膜できないような不純物元素をＣｕ配線中に添加することが可能になる。
【００６９】
なお、ここでは、図２１に示したように、イオン注入によるＴｉ含有Ｃｕメッキ膜４０の形成後、領域ＡのＴｉ含有Ｃｕメッキ膜４０を除去し、領域ＢにＴｉ含有Ｃｕメッキ膜４０を残すようにするために、研磨を行う例について説明した。このほか、Ｔｉ含有Ｃｕメッキ膜４０の形成後、上記第２の実施の形態で述べたように、領域Ａを開口させたレジストパターン２０ａを形成し、それをマスクにエッチングを行って、領域ＡのＴｉ含有Ｃｕメッキ膜４０を除去し、領域ＢにＴｉ含有Ｃｕメッキ膜４０を残すようにしてもよい。
【００７０】
また、この第４の実施の形態のように、不純物元素を拡散させるために行う熱処理をＲＴＡ法により行う手法は、上記第１〜第３の実施の形態の場合にも同様に適用可能である。
【００７１】
以上説明した第１〜第４の実施の形態では、領域ＡのＣｕ配線に不純物元素を添加せず、領域ＢのＣｕ配線に選択的に不純物元素を添加する場合を例にした。このほか、領域ＡのＣｕ配線に、領域ＢのＣｕ配線よりも低濃度に不純物元素が含まれるようにすることもできる。例えば、領域ＡのＣｕメッキ膜８上のＣｕＴｉ膜等の不純物元素含有膜を除去した後に、熱処理条件を制御することによって、領域ＡのＣｕメッキ膜８内にもＴｉ等の不純物元素を拡散させることも可能である。或いは、領域Ａの不純物元素含有膜を全て除去せず、わずかに残しておき、その後、熱処理条件を制御して、領域ＡのＣｕメッキ膜８内にもＴｉ等の不純物元素を拡散させることも可能である。
【００７２】
また、第１〜第４の実施の形態では、不純物元素としてＴｉ又はＺｒを拡散させて添加する場合を例にして説明したが、Ａｌ，Ｍｎ，Ｉｎを添加する場合にも、添加する各不純物元素の特性やプロセス条件等を考慮し、同様に行うことができる。また、添加する不純物元素は、１種に限らず、２種以上であってもよく、そのような場合にも同様に行うことが可能である。
【００７３】
また、第１〜第４の実施の形態では、Ｃｕメッキ膜８上のＣｕＴｉ膜等の不純物元素含有膜をスパッタ法、ＣＶＤ法及びイオン注入法を用いて形成する場合を例示したが、このほか、メッキ法を用いて形成するようにすることも可能である。また、１種又は２種以上の不純物元素を含有する不純物元素含有膜（不純物元素を主成分とする場合を含む。）を、スパッタ法、ＣＶＤ法、イオン注入法又はメッキ法を用いて形成することも可能である。
【００７４】
また、第１〜第４の実施の形態では、配線形成手法としてダマシン法を例に説明したが、上記方法は、他の配線形成手法にも同様に適用可能である。また、第１〜第４の実施の形態では、Ｃｕ配線を例に説明したが、他の材料を用いた配線にも同様に適用可能である。
【００７５】
以上説明したように、上記方法により、半導体装置内の異なる領域に、それぞれ適した不純物元素濃度の配線を形成することができる。これにより、配線に低抵抗（高速性）が要求される領域と、配線に信頼性が要求される領域とが存在するような場合であっても、それぞれの領域にそれぞれの要求特性を満足することのできる配線を形成することができる。従って、高性能でかつ信頼性の高い半導体装置を実現することができる。
【００７６】
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１） 基板上に第１の金属膜を形成する工程と、
前記基板上に形成された前記第１の金属膜上に第１の元素を含む第２の金属膜を形成する工程と、
前記第１の金属膜上に形成された前記第２の金属膜を部分的に除去する工程と、
前記第２の金属膜を部分的に除去した後に、前記第２の金属膜から前記第１の元素を前記第１の金属膜内に拡散させる工程と、
を有することを特徴とする半導体装置の製造方法。
【００７７】
（付記２） さらに前記基板上方に複数の溝を有する絶縁膜を有し、
前記第１の金属膜が、前記溝に埋め込まれるように形成されることを特徴とする付記１記載の半導体装置の製造方法。
【００７８】
（付記３） 前記第２の金属膜を部分的に除去する工程においては、前記第１の金属膜から形成する金属パターンの前記基板上における配置密度が相対的に高くなる領域に形成されている前記第２の金属膜を部分的に除去することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００７９】
（付記４） 前記配置密度が相対的に高くなる領域は、前記金属パターンの幅が０．５μｍ以下で、前記基板上における単位面積当たりの面積比率が３０％以上８０％未満であることを特徴とする付記３記載の半導体装置の製造方法。
【００８０】
（付記５） 前記第２の金属膜を部分的に除去する工程においては、研磨により前記第２の金属膜を部分的に除去することを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
【００８１】
（付記６） 前記第２の金属膜を部分的に除去する工程においては、前記第２の金属膜を部分的に除去する領域が開口されたレジストパターンを形成し、前記レジストパターンをマスクにしたエッチングにより前記第２の金属膜を部分的に除去することを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
【００８２】
（付記７） 前記第１の金属膜は、Ｃｕを主成分とする金属膜であり、
前記第２の金属膜は、Ｃｕを主成分とする金属膜であって、前記第１の元素としてＴｉ，Ｚｒ，Ａｌ，Ｍｎ，Ｉｎのうちの少なくとも１種の元素を含む金属膜であることを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。
【００８３】
（付記８） 前記第１の金属膜は、Ｃｕを主成分とする金属膜であり、
前記第２の金属膜は、前記第１の元素であるＴｉ，Ｚｒ，Ａｌ，Ｍｎ，Ｉｎのうちの少なくとも１種を主成分とする金属膜であることを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。
【００８４】
（付記９） 前記第１の金属膜は、メッキ法を用いて形成することを特徴とする付記１から８のいずれかに記載の半導体装置の製造方法。
（付記１０） 前記第２の金属膜は、スパッタ法、ＣＶＤ法又はメッキ法を用いて形成することを特徴とする付記１から９のいずれかに記載の半導体装置の製造方法。
【００８５】
（付記１１） 前記第２の金属膜は、形成された前記第１の金属膜に対して前記第１の元素をイオン注入することによって形成することを特徴とする付記１から９のいずれかに記載の半導体装置の製造方法。
【００８６】
（付記１２） 前記第２の金属膜から前記第１の元素を、熱処理によって前記第１の金属膜内に拡散させることを特徴とする付記１から１１のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８７】
【図１】配線形成フローの説明図である。
【図２】半導体装置内に形成される配線の説明図であって、（Ａ）は高配線密度領域の一例の平面模式図、（Ｂ）は低配線密度領域の一例の平面模式図である。
【図３】絶縁膜及びハードマスク形成工程の要部断面模式図である。
【図４】配線溝形成工程の要部断面模式図である。
【図５】バリアメタル形成工程の要部断面模式図である。
【図６】電解メッキ工程の要部断面模式図である。
【図７】ＣｕＴｉ膜形成工程の要部断面模式図である。
【図８】ＣｕＴｉ膜研磨工程の要部断面模式図である。
【図９】Ｔｉ拡散工程の要部断面模式図である。
【図１０】平坦化工程の要部断面模式図である。
【図１１】キャップ膜等の形成工程の要部断面模式図である。
【図１２】配線幅と配線密度との関係を示す図である。
【図１３】レジスト塗布工程の要部断面模式図である。
【図１４】レジストパターン形成工程の要部断面模式図である。
【図１５】エッチング工程の要部断面模式図である。
【図１６】レジストパターン除去工程の要部断面模式図である。
【図１７】Ｚｒ膜形成工程の要部断面模式図である。
【図１８】Ｚｒ膜研磨工程の要部断面模式図である。
【図１９】Ｚｒ拡散工程の要部断面模式図である。
【図２０】イオン注入工程の要部断面模式図である。
【図２１】Ｔｉ含有Ｃｕメッキ膜研磨工程の要部断面模式図である。
【符号の説明】
【００８８】
１ 半導体基板
２ 下地絶縁膜
３ Ｌｏｗ−ｋ膜
４ ＳｉＮ膜
５ 配線溝
６ バリアメタル膜
８ Ｃｕメッキ膜
８ａ Ｔｉ含有Ｃｕメッキ膜
８ｂ Ｚｒ含有Ｃｕメッキ膜
９ ＣｕＴｉ膜
１０ キャップ膜
１１ ＳｉＯ膜
１２ ＳｉＮ膜
２０ レジスト
２０ａ レジストパターン
３０ Ｚｒ膜
４０ Ｔｉ含有Ｃｕメッキ膜
１０１，１０３ 配線
１０２ マクロ回路
Ｌ，Ｌ０ 膜厚
Ｘ１，Ｘ２，Ｙ，Ｚ 領域
【特許請求の範囲】
【請求項１】
基板上に第１の金属膜を形成する工程と、
前記基板上に形成された前記第１の金属膜上に第１の元素を含む第２の金属膜を形成する工程と、
前記第１の金属膜上に形成された前記第２の金属膜を部分的に除去する工程と、
前記第２の金属膜を部分的に除去した後に、前記第２の金属膜から前記第１の元素を前記第１の金属膜内に拡散させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
さらに前記基板上方に複数の溝を有する絶縁膜を有し、
前記第１の金属膜が、前記溝に埋め込まれるように形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の金属膜を部分的に除去する工程においては、前記第１の金属膜から形成する金属パターンの前記基板上における配置密度が相対的に高くなる領域に形成されている前記第２の金属膜を部分的に除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の金属膜を部分的に除去する工程においては、研磨により前記第２の金属膜を部分的に除去することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第２の金属膜を部分的に除去する工程においては、前記第２の金属膜を部分的に除去する領域が開口されたレジストパターンを形成し、前記レジストパターンをマスクにしたエッチングにより前記第２の金属膜を部分的に除去することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項１】
基板上に第１の金属膜を形成する工程と、
前記基板上に形成された前記第１の金属膜上に第１の元素を含む第２の金属膜を形成する工程と、
前記第１の金属膜上に形成された前記第２の金属膜を部分的に除去する工程と、
前記第２の金属膜を部分的に除去した後に、前記第２の金属膜から前記第１の元素を前記第１の金属膜内に拡散させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
さらに前記基板上方に複数の溝を有する絶縁膜を有し、
前記第１の金属膜が、前記溝に埋め込まれるように形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の金属膜を部分的に除去する工程においては、前記第１の金属膜から形成する金属パターンの前記基板上における配置密度が相対的に高くなる領域に形成されている前記第２の金属膜を部分的に除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の金属膜を部分的に除去する工程においては、研磨により前記第２の金属膜を部分的に除去することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第２の金属膜を部分的に除去する工程においては、前記第２の金属膜を部分的に除去する領域が開口されたレジストパターンを形成し、前記レジストパターンをマスクにしたエッチングにより前記第２の金属膜を部分的に除去することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００９−２３１５８８（Ｐ２００９−２３１５８８Ａ）
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願番号】特願２００８−７５９９５（Ｐ２００８−７５９９５）
【出願日】平成２０年３月２４日（２００８．３．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願日】平成２０年３月２４日（２００８．３．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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