半導体装置の試験用回路および試験方法並びに半導体チップ
【課題】セキュリティ機能を有するＬＳＩの試験用回路。ＬＳＩの試験を行った後、スクライブ領域に形成されたパッドを切断し、以後内蔵するメモリの情報を読み出せなくする。
【解決手段】ウエハの切断領域にスクライブＰＡＤとスクライブＲＯＭを形成し、チップへの電源投入により電源オンリセット回路４からリセット信号をモードレジスタに送り、初期レジスト値を“００”に設定した後、モード切替端子からモード切替信号を入力し、スクライブＲＯＭを起動して試験モードの設定処理を行う。この際、スクライブＰＡＤからマンチェスタ符号化信号を供給し、クロック分周回路から供給される分周クロックによってデコードし、モードレジスタの試験モードのレジスタの値の設定を行い、外部リセットのアサート、ネゲートを実施することにより、モードレジスタに設定した試験モードになり、スクライブＰＡＤからのチップ内部の試験を実施することが可能になる。
【解決手段】ウエハの切断領域にスクライブＰＡＤとスクライブＲＯＭを形成し、チップへの電源投入により電源オンリセット回路４からリセット信号をモードレジスタに送り、初期レジスト値を“００”に設定した後、モード切替端子からモード切替信号を入力し、スクライブＲＯＭを起動して試験モードの設定処理を行う。この際、スクライブＰＡＤからマンチェスタ符号化信号を供給し、クロック分周回路から供給される分周クロックによってデコードし、モードレジスタの試験モードのレジスタの値の設定を行い、外部リセットのアサート、ネゲートを実施することにより、モードレジスタに設定した試験モードになり、スクライブＰＡＤからのチップ内部の試験を実施することが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の試験用回路に関し、特にチップ内のデータの解読や改ざんを困難にする半導体装置の試験用回路、試験方法、半導体チップに関する。
【背景技術】
【０００２】
今日、半導体装置は多くの産業分野で使用され、産業の基幹を担っており、半導体装置の信頼性を確保することは極めて重要である。この為、半導体装置の試験は、論理回路の動作試験だけでなく、内蔵するＲＯＭや、ＥＥＰＲＯＭ、フラッシュメモリ、ＦeＲＡＭ（強誘電体メモリ）等の書き換え可能な不揮発性メモリの試験も行う必要がある。この場合、データの書き換えに特殊なシーケンスが必要な上記メモリの試験には、ＢＩＳＴ（Built-In Self-Test）回路を内蔵するより、専用のメモリ試験モードを用意する方が適している。
【０００３】
この為、従来チップ内部に試験用パッドを形成すると共に、試験モードを設定するアプリケーションを有するＲＯＭをチップ内部に形成し、試験用パッドから上記ＲＯＭをアクセスすることにより、チップ内のメモリや論理回路の試験を行っている。
【０００４】
また、特許文献１の発明には、パッドを半導体ウエハを切断するためのスクライブ領域に形成し、チップの記憶領域にデータを書き込んだ後、ウエハを切断することによって、パッドをチップから切り離し、以後のデータの解読を防止する技術が開示されている。
【特許文献１】特開２００１−１３５５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、試験用パッドをチップ内部に格納し、また試験モードを設定するアプリケーションを有するＲＯＭをチップ内部に格納する従来の試験方法では、試験用パッドから上記ＲＯＭをアクセスすることによって、第三者がチップ内のメモリやロジックを解読することが可能であり、所謂セキュリティホールとなる可能性がある。
【０００６】
また、特許文献１の半導体装置においても、スクライブパッドは切断されるが、チップ内にＲＯＭが残り、上記のような問題は解消されない。
そこで、本発明は半導体装置の試験を行った後、試験用パッドのみならず試験モード設定用のＲＯＭ も切断し、更にマンチェスタ符号化信号を所定の分周クロックに同期して使用し、試験用モードの設定を行うことによって、チップ内のデータの解読、及び改ざんを困難にする半導体装置の試験用回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は上記課題を解決するため、半導体ウエハの切断領域に形成されたパッドと、前記半導体ウエハの切断領域に形成され、試験モード移行用プログラムを記憶する記憶手段と、前記半導体ウエハのチップ領域に形成され、前記パッドから入力する論理信号をデコードし、前記記憶手段に記憶されたプログラムによって試験モードの設定を行う制御回路とを有する半導体装置の試験用回路を提供することによって達成できる。
【０００８】
このように構成することにより、半導体ウエハの切断領域に形成されたパッドとＲＯＭは、半導体ウエハのダイシングによって消滅し、半導体集積回路（チップ）を出荷した後、試験モードへの移行を不可能にし、データの解読や改ざんを防止する。また、マンチェスタ符号化信号等の論理信号を使用し、上記記憶手段に記憶するプログラムに基づいて生成した分周クロックを使用して、デコード処理を行い、出荷後の試験モードの設定を不可能にし、データの解読や改ざんを困難にする構成である。
【０００９】
また、例えば上記制御回路は、前記試験モードが設定されるモードレジスタと、前記論理信号をデコードするテストパッドコントロール回路と、前記記憶手段にアクセスを切り替えるアドレス＆データセレクタとで構成され、上記チップへの電源投入によって、前記モードレジスタに初期設定信号が供給され、以後モード切替信号を供給し、記憶手段に記憶されたプログラムを起動し、モードレジスタに試験モードを設定する。
【発明の効果】
【００１０】
本発明によれば、半導体ウエハをダイシングする際、試験モード移行用のＲＯＭも消滅するので、半導体集積回路（チップ）を出荷した後、試験モードへの移行が不可能になり、データの解読や改ざんを防止することができる。
【００１１】
また、マンチェスタ符号化信号等の論理信号を使用し、上記記憶手段に記憶するプログラムに基づいて生成した分周クロックを使用して、論理信号をデコードすることにより、更に製品出荷後の試験モードへの移行を不可能にし、データの解読や改ざんを確実に防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照しながら説明する。
図２は本実施形態を説明する図であり、同図（ａ）は半導体ウエハ全体の構成図であり、同図（ｂ）は同図（ａ）のＡ部を拡大して示す図である。同図（ａ）、（ｂ）に示すように、半導体ウエハはデータの記憶領域を含むメインチップ領域（以下、単にチップ領域で示す）ａと、半導体ウエハの試験後にチップを分割する為のスクライブ領域ｂで構成されている。
【００１３】
また、図３（ａ）は、図２（ｂ）の一部を更に拡大して示す図であり、例えば図２（ｂ）のＢ部を拡大した図である。スクライブ領域ｂにはスクライブパッド（以下、スクライブＰＡＤで示す）１、及びスクライブＲＯＭ２が形成されている。スクライブＰＡＤ１は８本のアドレス＆データポート、４本の制御ポート、及びモード切替端子と外部リセット端子で構成されている。
【００１４】
ここで、８本のアドレス＆データポート、及び４本の制御ポートにはマンチェスタ符号化信号が供給され、モード切替端子にはモード切替信号が供給される。また、外部リセット端子は、後述するシーケンスに従って、アサート又はネゲートされる。また、マンチェスタ符号化信号は、論理変化信号であり、“１”から“０”へ、又は“０”から“１”に変わるエッジを含む信号である。例えば、“０”を認識させるために“０１”を使用し、“１”を認識させるために“１０”を使用すれば、“００１０”のデータをスクライブＰＡＤ１から入力する場合、マンチェスタ符号化信号は“０１０１１００１”である。
【００１５】
尚、４本の制御ポートにはライト信号、リード信号、１６ビットのアドレス入力の選択信号、及び同期信号が入力する。
一方、スクライブＲＯＭ２は、半導体チップを試験モードに移行させる為のプログラムを記憶する。このプログラムには、前述のマンチェスタ符号化信号をデコードする際使用する分周クロックを生成するプログラムも含まれている。また、図３（ｂ）は、半導体ウエハを各チップに分割する際、ダイシングするラインを網掛け表示して示す。すなわち、同図（ｂ）に示す網掛け表示されたラインがカットラインであり、ダイシング後スクライブＰＡＤ１とスクライブＲＯＭ２が消滅する。
【００１６】
図１はチップ領域ａの具体的な回路構成を示す図であり、前述のスクライブＰＡＤ１及びＲＯＭ２も含めて示す図である。同図に示すように、チップ領域ａには、テスト回路３と、電源オンリセット回路（パワーオンリセット回路）４、コントローラ５、ＲＯＭ６、不揮発性メモリ７、クロック分周回路８が形成されている。ここで、ＲＯＭ６及び不揮発性メモリ７は本例の試験回路によってテストされる対象であり、記憶するデータのチェック等が行われる。また、電源オンリセット回路４は、チップへの電源供給を確認し、電源供給が開始されるとリセット信号をテスト回路３に供給する。
【００１７】
テスト回路３はモードレジスタ１０、モードデコーダ１１、テストパッドコントロール１２、アドレス＆データセレクタ１３で構成されている。テスト回路３内の上記各回路は、前述のコントローラ５、ＲＯＭ６、不揮発性メモリ７、及びクロック分周回路８とアドレスバス、及びデータバスを介して接続されている。
【００１８】
次に、上記構成において、本例の処理動作を説明する。尚、本例の処理を行う際、予め図１に示すスクライブＰＡＤ１には不図示の装置から必要な試針が接続されている。
図４は本例の処理を説明するフローチャートである。また、一連の動作のタイミングチャートは、図５になる。図４において、先ずチップａに電源を投入する（Ｓ１）。
【００１９】
次に前述のスクライブＰＡＤ１のモード切替端子を“１”に設定する（Ｓ２）。尚、モード切替端子の出力を切り替えない場合、本例の試験モードには移行できない。次に、Ｓ１で電源投入され、電源オンリセット回路のリセットが解除される(Ｓ３)とTest回路のモードレジスタ１０が初期化され、例えば“００”の初期のレジスタ値が設定される(Ｓ４)。
【００２０】
次に、モード切替端子の設定”１”とモードレジスタ１０の初期化状態と、外部リセット端子をネゲート(Ｓ５)しクロックを供給するとコントローラ５が起動する(Ｓ６)。すると、リセットベクタフェッチを行い、モードデコーダ１１を介して、アドレス＆データセレクタ１３が、スクライブ領域ｂのスクライブＲＯＭ２を選択し(Ｓ７)、スクライブＲＯＭ２のプログラムが起動する(Ｓ８)。
【００２１】
スクライブＲＯＭ２が起動すると、次の項目を実施する。まずプログラムの分周設定の変更指示が内部バスを経由して前述のクロック分周回路８に送られ、クロック分周回路８によってスクライブＲＯＭ２のプログラムで設定された周期の分周クロックが生成される。
【００２２】
次に、試験設定モードの準備処理を行う（Ｓ９）。分周設定終了後、テストパッドコントロール回路１２が初期化し、汎用入出力モードに遷移する。このときにスクライブＰＡＤ１のテストダイレクト用端子に供給される信号はマンチェスタ符号化したデータを入力する。入力したデータはテストパッドコントロール回路１２でデコードされ、チップ内部バスを経由し、モードレジスタ１０のレジスタの値を書き換えることができるようになる。モードレジスタ１０のレジスタの値の書き換えが終了すると、スクライブＲＯＭ２のプログラムで無限ループ動作をコントローラ５に通知し、コントローラ５が無限ループ動作になる。
【００２３】
次に、スクライブＰＡＤ１の外部リセット端子をアサートする(Ｓ１０)。リセット端子アサートにより、モードレジスタ１０のレジスタの値よりモードデコーダ１１を経由し、アドレス＆データセレクタ１３は、スクライブ領域ｂのスクライブＲＯＭ２のプログラム起動からテストモード設定起動を選択する。
【００２４】
さらに、スクライブＰＡＤ１の外部リセット端子をネゲートする(Ｓ１１)と、モードレジスタ１０に書き込まれた設定で起動することになり、モードデコーダ１１を経由して、テストパッドコントロール回路１２テストモード設定信号が伝わり、テストパッドコントロール回路１２が、汎用入出力モードから、テスト用入出力モードになり(Ｓ１２)、スクライブＰＡＤ１のテストダイレクト用端子からの試験が可能になる(Ｓ１３)。
【００２５】
尚、スクライブＰＡＤ１のテストダイレクト用端子からの信号は、マンチェスタ符号化信号であり、この信号はテストパッドコントロール１２によってデコードされる。また、試験結果の照合の際においても、チップ内の回路からの出力信号は、テストパッドコントロール１２によってマンチェスタ符号化信号にエンコードされ、スクライブＰＡＤ１のテストダイレクト用端子に出力される。
【００２６】
以上のように本例によれば、マンチェスタ符号化信号をデコードする為、前述のクロック分周回路８で生成した分周クロックに同期して処理する必要があり、例えば第三者が外部から同様な信号を入力したとしても同期を取ることはできない。したがって、チップ内のデータの解読や改ざんを防止することができる。
【００２７】
また、半導体ウエハをダイシングする際、スクライブＰＡＤ１のみならず、スクライブＲＯＭ２も切断されるため、半導体集積回路（チップ）を出荷した後、試験モードへの移行がほぼ不可能になり、データの解読や改ざんを更に困難にすることができる。
【００２８】
尚、本例において、スクライブＰＡＤ１のテストダイレクト用端子に出力される信号としてマンチェスタ符号化信号を使用して説明したが、この信号の使用に限られるわけではない。
【００２９】
また、チップ内のＲＯＭ６や不揮発性メモリ７の試験のみならず、本発明の半導体装置の試験用回路は更にセキュアな専用試験モードを実装することによって、メモリ以外のチップ内回路の試験を行うことができる。
【００３０】
（付記１）半導体ウエハの切断領域に形成されたパッドと、
前記半導体ウエハの切断領域に形成され、試験モード移行用プログラムを記憶する記憶手段と、
前記半導体ウエハのチップ領域に形成され、前記パッドから入力する論理信号をデコードし、前記記憶手段に記憶されたプログラムによって試験モードの設定を行う制御回路と、
を有することを特徴とする半導体装置の試験用回路。
（付記２）前記半導体ウエハのチップ領域に形成され、前記記憶手段に記憶されたプログラムに基づいて、基準クロックに対する分周処理を行い、分周クロックを生成する分周クロック生成回路を有し、
前記論理信号は、前記分周クロックに同期してデコードされることを特徴とする付記１記載の半導体装置の試験用回路。
（付記３）前記論理信号は、マンチェスタ符号化信号であることを特徴とする付記１、又は２記載の半導体装置の試験用回路。
（付記４）前記制御回路は、前記試験モードが設定されるモードレジスタと、前記論理信号をデコードするテストパッドコントロール回路と、前記記憶手段にアクセスを切り替えるアドレス＆データセレクタとを有することを特徴とする付記１、２、又は３記載の半導体装置の試験用回路。
（付記５）前記チップへの電源投入によって、前記モードレジスタに初期設定信号が供給されることを特徴とする付記４記載の半導体装置の試験用回路。
（付記６）前記制御回路の制御処理は、前記チップに形成されたコントローラを介して行われることを特徴とする付記１、２、３、４、又は５記載の半導体装置の試験用回路。
（付記７）前記アドレス＆データセレクタは、前記記憶手段とチップ内の記憶手段との切り替え処理を行うことを特徴とする付記４、５、又は６記載の半導体装置の試験用回路。
（付記８）前記パッド、及び記憶手段は、前記半導体ウエハをダイシングすることによって消滅することを特徴とする付記１、２、３、又は４記載の半導体装置の試験用回路。
（付記９）前記試験モード設定後、前記パッドから外部リセット信号を供給し、前記チップの試験を行うことを特徴とする付記１、２、３、又は４記載の半導体装置の試験用回路。
（付記１０）半導体ウエハの切断領域に形成されたパッドに供給されるモード切替信号に基づいて、前記半導体ウエハの切断領域に形成された記憶手段に記憶されたプログラムを起動する処理と、
前記プログラムの起動に基づいて、基準クロックに対する分周処理を行い、分周クロックを生成する分周クロック生成処理と、
前記パッドに供給される論理信号を前記分周クロックに同期してデコードし、前記チップ領域内に形成された制御回路のモードレジスタに試験モードを設定する試験モード設定処理と、
を行うことを特徴とする半導体装置の試験用モード設定方法。
（付記１１）前記チップへの電源投入に基づいてチップ内の回路が初期設定された後、前記モード切替信号が供給されることを特徴とする付記１０記載の半導体装置の試験用モード設定方法。
（付記１２）前記試験モード設定後、前記パッドからリセット信号を供給し、前記チップの試験を行うことを特徴とする付記１０、又は１１記載の半導体装置の試験用モード設定方法。
（付記１３）
半導体ウエハの切断領域に形成されたパッドに供給されるモード切替信号に基づいて、前記半導体ウエハの切断領域に形成された記憶手段に記憶されたプログラムを起動する処理と、
前記パッドに供給される論理信号をデコードし、前記チップ領域内に形成された制御回路のモードレジスタに試験モードを設定する試験モード設定処理と
を行うことを特徴とする試験用モード設計方法。
（付記１４）
試験モードへ移行するためのデコード対象となる論理信号のチップ外部からの入力経路となる第１の信号線であって、端部がチップ周囲の切断面で切断されている第１の信号線と、
前記論理信号をデコードすることによりチップ外部から入力される試験モードの設定信号の入力経路となる第２の信号線であって、端部がチップ周囲の切断面で切断されている第２の信号線と、
を有することを特徴とする半導体チップ。
（付記１５）
前記半導体チップ内には、前記第１の信号線に接続されるべきパッドが存在せず、前記第２の信号線に接続されるべき試験モード移行用プログラムを記憶した記憶手段が存在しないことを特徴とする付記１４記載の半導体チップ。
【図面の簡単な説明】
【００３１】
【図１】チップ領域内の具体的な回路構成を示す図である。
【図２】（ａ）は半導体ウエハの全体構成図であり、（ｂ）は同図（ａ）のＡ部の拡大図である。
【図３】（ａ）は、図２（ｂ）を更に拡大した図であり、（ｂ）は、半導体ウエハを各チップに分割する際にダイシングさせ、チップ領域とスクライブ領域に分離する構成を示す図である。
【図４】本例の処理を説明するフローチャートである。
【図５】本例の処理を説明するタイミングチャートである。
【符号の説明】
【００３２】
１ スクライブＰＡＤ
２ スクライブＲＯＭ
３ テスト回路
４ 電源オンリセット回路
５ コントローラ
６ ＲＯＭ
７ 不揮発性メモリ
８ クロック分周回路
１０ モードレジスタ
１１ モードデコーダ
１２ テストパッドコントロール
１３ アドレス＆データセレクタ
【技術分野】
【０００１】
本発明は半導体装置の試験用回路に関し、特にチップ内のデータの解読や改ざんを困難にする半導体装置の試験用回路、試験方法、半導体チップに関する。
【背景技術】
【０００２】
今日、半導体装置は多くの産業分野で使用され、産業の基幹を担っており、半導体装置の信頼性を確保することは極めて重要である。この為、半導体装置の試験は、論理回路の動作試験だけでなく、内蔵するＲＯＭや、ＥＥＰＲＯＭ、フラッシュメモリ、ＦeＲＡＭ（強誘電体メモリ）等の書き換え可能な不揮発性メモリの試験も行う必要がある。この場合、データの書き換えに特殊なシーケンスが必要な上記メモリの試験には、ＢＩＳＴ（Built-In Self-Test）回路を内蔵するより、専用のメモリ試験モードを用意する方が適している。
【０００３】
この為、従来チップ内部に試験用パッドを形成すると共に、試験モードを設定するアプリケーションを有するＲＯＭをチップ内部に形成し、試験用パッドから上記ＲＯＭをアクセスすることにより、チップ内のメモリや論理回路の試験を行っている。
【０００４】
また、特許文献１の発明には、パッドを半導体ウエハを切断するためのスクライブ領域に形成し、チップの記憶領域にデータを書き込んだ後、ウエハを切断することによって、パッドをチップから切り離し、以後のデータの解読を防止する技術が開示されている。
【特許文献１】特開２００１−１３５５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、試験用パッドをチップ内部に格納し、また試験モードを設定するアプリケーションを有するＲＯＭをチップ内部に格納する従来の試験方法では、試験用パッドから上記ＲＯＭをアクセスすることによって、第三者がチップ内のメモリやロジックを解読することが可能であり、所謂セキュリティホールとなる可能性がある。
【０００６】
また、特許文献１の半導体装置においても、スクライブパッドは切断されるが、チップ内にＲＯＭが残り、上記のような問題は解消されない。
そこで、本発明は半導体装置の試験を行った後、試験用パッドのみならず試験モード設定用のＲＯＭ も切断し、更にマンチェスタ符号化信号を所定の分周クロックに同期して使用し、試験用モードの設定を行うことによって、チップ内のデータの解読、及び改ざんを困難にする半導体装置の試験用回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は上記課題を解決するため、半導体ウエハの切断領域に形成されたパッドと、前記半導体ウエハの切断領域に形成され、試験モード移行用プログラムを記憶する記憶手段と、前記半導体ウエハのチップ領域に形成され、前記パッドから入力する論理信号をデコードし、前記記憶手段に記憶されたプログラムによって試験モードの設定を行う制御回路とを有する半導体装置の試験用回路を提供することによって達成できる。
【０００８】
このように構成することにより、半導体ウエハの切断領域に形成されたパッドとＲＯＭは、半導体ウエハのダイシングによって消滅し、半導体集積回路（チップ）を出荷した後、試験モードへの移行を不可能にし、データの解読や改ざんを防止する。また、マンチェスタ符号化信号等の論理信号を使用し、上記記憶手段に記憶するプログラムに基づいて生成した分周クロックを使用して、デコード処理を行い、出荷後の試験モードの設定を不可能にし、データの解読や改ざんを困難にする構成である。
【０００９】
また、例えば上記制御回路は、前記試験モードが設定されるモードレジスタと、前記論理信号をデコードするテストパッドコントロール回路と、前記記憶手段にアクセスを切り替えるアドレス＆データセレクタとで構成され、上記チップへの電源投入によって、前記モードレジスタに初期設定信号が供給され、以後モード切替信号を供給し、記憶手段に記憶されたプログラムを起動し、モードレジスタに試験モードを設定する。
【発明の効果】
【００１０】
本発明によれば、半導体ウエハをダイシングする際、試験モード移行用のＲＯＭも消滅するので、半導体集積回路（チップ）を出荷した後、試験モードへの移行が不可能になり、データの解読や改ざんを防止することができる。
【００１１】
また、マンチェスタ符号化信号等の論理信号を使用し、上記記憶手段に記憶するプログラムに基づいて生成した分周クロックを使用して、論理信号をデコードすることにより、更に製品出荷後の試験モードへの移行を不可能にし、データの解読や改ざんを確実に防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照しながら説明する。
図２は本実施形態を説明する図であり、同図（ａ）は半導体ウエハ全体の構成図であり、同図（ｂ）は同図（ａ）のＡ部を拡大して示す図である。同図（ａ）、（ｂ）に示すように、半導体ウエハはデータの記憶領域を含むメインチップ領域（以下、単にチップ領域で示す）ａと、半導体ウエハの試験後にチップを分割する為のスクライブ領域ｂで構成されている。
【００１３】
また、図３（ａ）は、図２（ｂ）の一部を更に拡大して示す図であり、例えば図２（ｂ）のＢ部を拡大した図である。スクライブ領域ｂにはスクライブパッド（以下、スクライブＰＡＤで示す）１、及びスクライブＲＯＭ２が形成されている。スクライブＰＡＤ１は８本のアドレス＆データポート、４本の制御ポート、及びモード切替端子と外部リセット端子で構成されている。
【００１４】
ここで、８本のアドレス＆データポート、及び４本の制御ポートにはマンチェスタ符号化信号が供給され、モード切替端子にはモード切替信号が供給される。また、外部リセット端子は、後述するシーケンスに従って、アサート又はネゲートされる。また、マンチェスタ符号化信号は、論理変化信号であり、“１”から“０”へ、又は“０”から“１”に変わるエッジを含む信号である。例えば、“０”を認識させるために“０１”を使用し、“１”を認識させるために“１０”を使用すれば、“００１０”のデータをスクライブＰＡＤ１から入力する場合、マンチェスタ符号化信号は“０１０１１００１”である。
【００１５】
尚、４本の制御ポートにはライト信号、リード信号、１６ビットのアドレス入力の選択信号、及び同期信号が入力する。
一方、スクライブＲＯＭ２は、半導体チップを試験モードに移行させる為のプログラムを記憶する。このプログラムには、前述のマンチェスタ符号化信号をデコードする際使用する分周クロックを生成するプログラムも含まれている。また、図３（ｂ）は、半導体ウエハを各チップに分割する際、ダイシングするラインを網掛け表示して示す。すなわち、同図（ｂ）に示す網掛け表示されたラインがカットラインであり、ダイシング後スクライブＰＡＤ１とスクライブＲＯＭ２が消滅する。
【００１６】
図１はチップ領域ａの具体的な回路構成を示す図であり、前述のスクライブＰＡＤ１及びＲＯＭ２も含めて示す図である。同図に示すように、チップ領域ａには、テスト回路３と、電源オンリセット回路（パワーオンリセット回路）４、コントローラ５、ＲＯＭ６、不揮発性メモリ７、クロック分周回路８が形成されている。ここで、ＲＯＭ６及び不揮発性メモリ７は本例の試験回路によってテストされる対象であり、記憶するデータのチェック等が行われる。また、電源オンリセット回路４は、チップへの電源供給を確認し、電源供給が開始されるとリセット信号をテスト回路３に供給する。
【００１７】
テスト回路３はモードレジスタ１０、モードデコーダ１１、テストパッドコントロール１２、アドレス＆データセレクタ１３で構成されている。テスト回路３内の上記各回路は、前述のコントローラ５、ＲＯＭ６、不揮発性メモリ７、及びクロック分周回路８とアドレスバス、及びデータバスを介して接続されている。
【００１８】
次に、上記構成において、本例の処理動作を説明する。尚、本例の処理を行う際、予め図１に示すスクライブＰＡＤ１には不図示の装置から必要な試針が接続されている。
図４は本例の処理を説明するフローチャートである。また、一連の動作のタイミングチャートは、図５になる。図４において、先ずチップａに電源を投入する（Ｓ１）。
【００１９】
次に前述のスクライブＰＡＤ１のモード切替端子を“１”に設定する（Ｓ２）。尚、モード切替端子の出力を切り替えない場合、本例の試験モードには移行できない。次に、Ｓ１で電源投入され、電源オンリセット回路のリセットが解除される(Ｓ３)とTest回路のモードレジスタ１０が初期化され、例えば“００”の初期のレジスタ値が設定される(Ｓ４)。
【００２０】
次に、モード切替端子の設定”１”とモードレジスタ１０の初期化状態と、外部リセット端子をネゲート(Ｓ５)しクロックを供給するとコントローラ５が起動する(Ｓ６)。すると、リセットベクタフェッチを行い、モードデコーダ１１を介して、アドレス＆データセレクタ１３が、スクライブ領域ｂのスクライブＲＯＭ２を選択し(Ｓ７)、スクライブＲＯＭ２のプログラムが起動する(Ｓ８)。
【００２１】
スクライブＲＯＭ２が起動すると、次の項目を実施する。まずプログラムの分周設定の変更指示が内部バスを経由して前述のクロック分周回路８に送られ、クロック分周回路８によってスクライブＲＯＭ２のプログラムで設定された周期の分周クロックが生成される。
【００２２】
次に、試験設定モードの準備処理を行う（Ｓ９）。分周設定終了後、テストパッドコントロール回路１２が初期化し、汎用入出力モードに遷移する。このときにスクライブＰＡＤ１のテストダイレクト用端子に供給される信号はマンチェスタ符号化したデータを入力する。入力したデータはテストパッドコントロール回路１２でデコードされ、チップ内部バスを経由し、モードレジスタ１０のレジスタの値を書き換えることができるようになる。モードレジスタ１０のレジスタの値の書き換えが終了すると、スクライブＲＯＭ２のプログラムで無限ループ動作をコントローラ５に通知し、コントローラ５が無限ループ動作になる。
【００２３】
次に、スクライブＰＡＤ１の外部リセット端子をアサートする(Ｓ１０)。リセット端子アサートにより、モードレジスタ１０のレジスタの値よりモードデコーダ１１を経由し、アドレス＆データセレクタ１３は、スクライブ領域ｂのスクライブＲＯＭ２のプログラム起動からテストモード設定起動を選択する。
【００２４】
さらに、スクライブＰＡＤ１の外部リセット端子をネゲートする(Ｓ１１)と、モードレジスタ１０に書き込まれた設定で起動することになり、モードデコーダ１１を経由して、テストパッドコントロール回路１２テストモード設定信号が伝わり、テストパッドコントロール回路１２が、汎用入出力モードから、テスト用入出力モードになり(Ｓ１２)、スクライブＰＡＤ１のテストダイレクト用端子からの試験が可能になる(Ｓ１３)。
【００２５】
尚、スクライブＰＡＤ１のテストダイレクト用端子からの信号は、マンチェスタ符号化信号であり、この信号はテストパッドコントロール１２によってデコードされる。また、試験結果の照合の際においても、チップ内の回路からの出力信号は、テストパッドコントロール１２によってマンチェスタ符号化信号にエンコードされ、スクライブＰＡＤ１のテストダイレクト用端子に出力される。
【００２６】
以上のように本例によれば、マンチェスタ符号化信号をデコードする為、前述のクロック分周回路８で生成した分周クロックに同期して処理する必要があり、例えば第三者が外部から同様な信号を入力したとしても同期を取ることはできない。したがって、チップ内のデータの解読や改ざんを防止することができる。
【００２７】
また、半導体ウエハをダイシングする際、スクライブＰＡＤ１のみならず、スクライブＲＯＭ２も切断されるため、半導体集積回路（チップ）を出荷した後、試験モードへの移行がほぼ不可能になり、データの解読や改ざんを更に困難にすることができる。
【００２８】
尚、本例において、スクライブＰＡＤ１のテストダイレクト用端子に出力される信号としてマンチェスタ符号化信号を使用して説明したが、この信号の使用に限られるわけではない。
【００２９】
また、チップ内のＲＯＭ６や不揮発性メモリ７の試験のみならず、本発明の半導体装置の試験用回路は更にセキュアな専用試験モードを実装することによって、メモリ以外のチップ内回路の試験を行うことができる。
【００３０】
（付記１）半導体ウエハの切断領域に形成されたパッドと、
前記半導体ウエハの切断領域に形成され、試験モード移行用プログラムを記憶する記憶手段と、
前記半導体ウエハのチップ領域に形成され、前記パッドから入力する論理信号をデコードし、前記記憶手段に記憶されたプログラムによって試験モードの設定を行う制御回路と、
を有することを特徴とする半導体装置の試験用回路。
（付記２）前記半導体ウエハのチップ領域に形成され、前記記憶手段に記憶されたプログラムに基づいて、基準クロックに対する分周処理を行い、分周クロックを生成する分周クロック生成回路を有し、
前記論理信号は、前記分周クロックに同期してデコードされることを特徴とする付記１記載の半導体装置の試験用回路。
（付記３）前記論理信号は、マンチェスタ符号化信号であることを特徴とする付記１、又は２記載の半導体装置の試験用回路。
（付記４）前記制御回路は、前記試験モードが設定されるモードレジスタと、前記論理信号をデコードするテストパッドコントロール回路と、前記記憶手段にアクセスを切り替えるアドレス＆データセレクタとを有することを特徴とする付記１、２、又は３記載の半導体装置の試験用回路。
（付記５）前記チップへの電源投入によって、前記モードレジスタに初期設定信号が供給されることを特徴とする付記４記載の半導体装置の試験用回路。
（付記６）前記制御回路の制御処理は、前記チップに形成されたコントローラを介して行われることを特徴とする付記１、２、３、４、又は５記載の半導体装置の試験用回路。
（付記７）前記アドレス＆データセレクタは、前記記憶手段とチップ内の記憶手段との切り替え処理を行うことを特徴とする付記４、５、又は６記載の半導体装置の試験用回路。
（付記８）前記パッド、及び記憶手段は、前記半導体ウエハをダイシングすることによって消滅することを特徴とする付記１、２、３、又は４記載の半導体装置の試験用回路。
（付記９）前記試験モード設定後、前記パッドから外部リセット信号を供給し、前記チップの試験を行うことを特徴とする付記１、２、３、又は４記載の半導体装置の試験用回路。
（付記１０）半導体ウエハの切断領域に形成されたパッドに供給されるモード切替信号に基づいて、前記半導体ウエハの切断領域に形成された記憶手段に記憶されたプログラムを起動する処理と、
前記プログラムの起動に基づいて、基準クロックに対する分周処理を行い、分周クロックを生成する分周クロック生成処理と、
前記パッドに供給される論理信号を前記分周クロックに同期してデコードし、前記チップ領域内に形成された制御回路のモードレジスタに試験モードを設定する試験モード設定処理と、
を行うことを特徴とする半導体装置の試験用モード設定方法。
（付記１１）前記チップへの電源投入に基づいてチップ内の回路が初期設定された後、前記モード切替信号が供給されることを特徴とする付記１０記載の半導体装置の試験用モード設定方法。
（付記１２）前記試験モード設定後、前記パッドからリセット信号を供給し、前記チップの試験を行うことを特徴とする付記１０、又は１１記載の半導体装置の試験用モード設定方法。
（付記１３）
半導体ウエハの切断領域に形成されたパッドに供給されるモード切替信号に基づいて、前記半導体ウエハの切断領域に形成された記憶手段に記憶されたプログラムを起動する処理と、
前記パッドに供給される論理信号をデコードし、前記チップ領域内に形成された制御回路のモードレジスタに試験モードを設定する試験モード設定処理と
を行うことを特徴とする試験用モード設計方法。
（付記１４）
試験モードへ移行するためのデコード対象となる論理信号のチップ外部からの入力経路となる第１の信号線であって、端部がチップ周囲の切断面で切断されている第１の信号線と、
前記論理信号をデコードすることによりチップ外部から入力される試験モードの設定信号の入力経路となる第２の信号線であって、端部がチップ周囲の切断面で切断されている第２の信号線と、
を有することを特徴とする半導体チップ。
（付記１５）
前記半導体チップ内には、前記第１の信号線に接続されるべきパッドが存在せず、前記第２の信号線に接続されるべき試験モード移行用プログラムを記憶した記憶手段が存在しないことを特徴とする付記１４記載の半導体チップ。
【図面の簡単な説明】
【００３１】
【図１】チップ領域内の具体的な回路構成を示す図である。
【図２】（ａ）は半導体ウエハの全体構成図であり、（ｂ）は同図（ａ）のＡ部の拡大図である。
【図３】（ａ）は、図２（ｂ）を更に拡大した図であり、（ｂ）は、半導体ウエハを各チップに分割する際にダイシングさせ、チップ領域とスクライブ領域に分離する構成を示す図である。
【図４】本例の処理を説明するフローチャートである。
【図５】本例の処理を説明するタイミングチャートである。
【符号の説明】
【００３２】
１ スクライブＰＡＤ
２ スクライブＲＯＭ
３ テスト回路
４ 電源オンリセット回路
５ コントローラ
６ ＲＯＭ
７ 不揮発性メモリ
８ クロック分周回路
１０ モードレジスタ
１１ モードデコーダ
１２ テストパッドコントロール
１３ アドレス＆データセレクタ
【特許請求の範囲】
【請求項１】
半導体ウエハの切断領域に形成されたパッドと、
前記半導体ウエハの切断領域に形成され、試験モード移行用プログラムを記憶する記憶手段と、
前記半導体ウエハのチップ領域に形成され、前記パッドから入力する論理信号をデコードし、前記記憶手段に記憶されたプログラムによって試験モードの設定を行う制御回路と、
を有することを特徴とする半導体装置の試験用回路。
【請求項２】
前記半導体ウエハのチップ領域に形成され、前記記憶手段に記憶されたプログラムに基づいて、基準クロックに対する分周処理を行い、分周クロックを生成する分周クロック生成回路を有し、
前記論理信号は、前記分周クロックに同期してデコードされることを特徴とする請求項１記載の半導体装置の試験用回路。
【請求項３】
前記論理信号は、マンチェスタ符号化信号であることを特徴とする請求項１、又は２記載の半導体装置の試験用回路。
【請求項４】
前記制御回路は、前記試験モードが設定されるモードレジスタと、前記論理信号をデコードするテストパッドコントロール回路と、前記記憶手段にアクセスを切り替えるアドレス＆データセレクタとを有することを特徴とする請求項１、２、又は３記載の半導体装置の試験用回路。
【請求項５】
前記チップへの電源投入によって、前記モードレジスタに初期設定信号が供給されることを特徴とする請求項４記載の半導体装置の試験用回路。
【請求項６】
前記半導体ウエハの切断領域に形成されたパッドに供給されるモード切替信号に基づいて、前記半導体ウエハの切断領域に形成された記憶手段に記憶されたプログラムを起動する処理と、
前記プログラムの起動に基づいて、基準クロックに対する分周処理を行い、分周クロックを生成するクロック信号生成処理と、
前記パッドに供給される論理信号を前記分周クロックに同期してデコードし、前記チップ領域内に形成された制御回路のモードレジスタに試験モードを設定する試験モード設定処理と、
を行うことを特徴とする半導体装置の試験用モード設定方法。
【請求項７】
前記試験モード設定後、前記パッドから外部リセット信号を供給し、前記チップの試験を行うことを特徴とする請求項６記載の半導体装置の試験用モード設定方法。
【請求項８】
半導体ウエハの切断領域に形成されたパッドに供給されるモード切替信号に基づいて、前記半導体ウエハの切断領域に形成された記憶手段に記憶されたプログラムを起動する処理と、
前記パッドに供給される論理信号をデコードし、前記チップ領域内に形成された制御回路のモードレジスタに試験モードを設定する試験モード設定処理と
を行うことを特徴とする試験用モード設計方法。
【請求項９】
試験モードへ移行するためのデコード対象となる論理信号のチップ外部からの入力経路となる第１の信号線であって、端部がチップ周囲の切断面で切断されている第１の信号線と、
前記論理信号をデコードすることによりチップ外部から入力される試験モードの設定信号の入力経路となる第２の信号線であって、端部がチップ周囲の切断面で切断されている第２の信号線と、
を有することを特徴とする半導体チップ。
【請求項１０】
前記半導体チップ内には、前記第１の信号線に接続されるべきパッドが存在せず、前記第２の信号線に接続されるべき試験モード移行用プログラムを記憶した記憶手段が存在しないことを特徴とする請求項９記載の半導体チップ。
【請求項１】
半導体ウエハの切断領域に形成されたパッドと、
前記半導体ウエハの切断領域に形成され、試験モード移行用プログラムを記憶する記憶手段と、
前記半導体ウエハのチップ領域に形成され、前記パッドから入力する論理信号をデコードし、前記記憶手段に記憶されたプログラムによって試験モードの設定を行う制御回路と、
を有することを特徴とする半導体装置の試験用回路。
【請求項２】
前記半導体ウエハのチップ領域に形成され、前記記憶手段に記憶されたプログラムに基づいて、基準クロックに対する分周処理を行い、分周クロックを生成する分周クロック生成回路を有し、
前記論理信号は、前記分周クロックに同期してデコードされることを特徴とする請求項１記載の半導体装置の試験用回路。
【請求項３】
前記論理信号は、マンチェスタ符号化信号であることを特徴とする請求項１、又は２記載の半導体装置の試験用回路。
【請求項４】
前記制御回路は、前記試験モードが設定されるモードレジスタと、前記論理信号をデコードするテストパッドコントロール回路と、前記記憶手段にアクセスを切り替えるアドレス＆データセレクタとを有することを特徴とする請求項１、２、又は３記載の半導体装置の試験用回路。
【請求項５】
前記チップへの電源投入によって、前記モードレジスタに初期設定信号が供給されることを特徴とする請求項４記載の半導体装置の試験用回路。
【請求項６】
前記半導体ウエハの切断領域に形成されたパッドに供給されるモード切替信号に基づいて、前記半導体ウエハの切断領域に形成された記憶手段に記憶されたプログラムを起動する処理と、
前記プログラムの起動に基づいて、基準クロックに対する分周処理を行い、分周クロックを生成するクロック信号生成処理と、
前記パッドに供給される論理信号を前記分周クロックに同期してデコードし、前記チップ領域内に形成された制御回路のモードレジスタに試験モードを設定する試験モード設定処理と、
を行うことを特徴とする半導体装置の試験用モード設定方法。
【請求項７】
前記試験モード設定後、前記パッドから外部リセット信号を供給し、前記チップの試験を行うことを特徴とする請求項６記載の半導体装置の試験用モード設定方法。
【請求項８】
半導体ウエハの切断領域に形成されたパッドに供給されるモード切替信号に基づいて、前記半導体ウエハの切断領域に形成された記憶手段に記憶されたプログラムを起動する処理と、
前記パッドに供給される論理信号をデコードし、前記チップ領域内に形成された制御回路のモードレジスタに試験モードを設定する試験モード設定処理と
を行うことを特徴とする試験用モード設計方法。
【請求項９】
試験モードへ移行するためのデコード対象となる論理信号のチップ外部からの入力経路となる第１の信号線であって、端部がチップ周囲の切断面で切断されている第１の信号線と、
前記論理信号をデコードすることによりチップ外部から入力される試験モードの設定信号の入力経路となる第２の信号線であって、端部がチップ周囲の切断面で切断されている第２の信号線と、
を有することを特徴とする半導体チップ。
【請求項１０】
前記半導体チップ内には、前記第１の信号線に接続されるべきパッドが存在せず、前記第２の信号線に接続されるべき試験モード移行用プログラムを記憶した記憶手段が存在しないことを特徴とする請求項９記載の半導体チップ。
【図２】
【図４】
【図５】
【図１】
【図３】
【図４】
【図５】
【図１】
【図３】
【公開番号】特開２００７−２３４８３３（Ｐ２００７−２３４８３３Ａ）
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願番号】特願２００６−５４０３３（Ｐ２００６−５４０３３）
【出願日】平成１８年２月２８日（２００６．２．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願日】平成１８年２月２８日（２００６．２．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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