半導体装置及びその制御方法
【課題】半導体装置の内部電圧生成回路に供給されるグランド電圧の変動による影響を抑制すること。
【解決手段】内部回路は、内部電圧生成回路によって生成される内部電圧に基づいて動作する。また、内部電圧生成回路及び内部回路は、グランド配線を介してグランドに接続される。内部電圧生成回路は、内部電圧が出力される出力端子と、グランド配線に接続されるグランド端子と、電圧が基準電圧に応じた値に制御される中間ノードと、出力端子と中間ノードとの間に接続された第１抵抗部と、中間ノードとグランド端子との間に接続された第２抵抗部と、第１抵抗部の抵抗値Ｒ１と第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるスイッチ部と、を備える。スイッチ部は、内部回路が動作する時の比率を、内部回路が動作を停止している時の比率よりも大きくする。
【解決手段】内部回路は、内部電圧生成回路によって生成される内部電圧に基づいて動作する。また、内部電圧生成回路及び内部回路は、グランド配線を介してグランドに接続される。内部電圧生成回路は、内部電圧が出力される出力端子と、グランド配線に接続されるグランド端子と、電圧が基準電圧に応じた値に制御される中間ノードと、出力端子と中間ノードとの間に接続された第１抵抗部と、中間ノードとグランド端子との間に接続された第２抵抗部と、第１抵抗部の抵抗値Ｒ１と第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるスイッチ部と、を備える。スイッチ部は、内部回路が動作する時の比率を、内部回路が動作を停止している時の比率よりも大きくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における内部電圧を制御する技術に関する。
【背景技術】
【０００２】
図１は、典型的な半導体装置の構成を示すブロック図である。半導体装置中の内部回路では、半導体装置の外部から供給される電源電圧ＶＤＤよりも低い内部電圧ＶＤＬがしばしば使用される。例えば、１．８Ｖの電源電圧ＶＤＤが供給される半導体装置において、信頼性の観点からメモリ素子やトランジスタに印加可能な電圧が１．２Ｖであるとする。この場合、電源電圧ＶＤＤから１．２Ｖの内部電圧ＶＤＬを生成し、その内部電圧ＶＤＬをＳＲＡＭ、ＤＲＡＭ、ロジック回路等の内部回路に供給する必要がある。
【０００３】
そのために、内部電圧ＶＤＬを生成する内部電圧生成回路（降圧回路）が、半導体装置に組み込まれる（特許文献１参照）。また、バンドギャップリファレンス回路等の基準電圧発生回路が設けられる。基準電圧発生回路は、基準電圧ＶＲＥＦを生成し、その基準電圧ＶＲＥＦを内部電圧生成回路に供給する。内部電圧生成回路は、電源電圧ＶＤＤ、グランド電圧ＧＮＤ＿ＲＧ、及び基準電圧ＶＲＥＦに基いて、内部電圧ＶＤＬを生成する。基準電圧ＶＲＥＦを変化させることにより、内部電圧ＶＤＬを制御することができる。
【０００４】
尚、図１に示されるように、基準電圧発生回路、内部電圧生成回路、及び内部回路は、グランド配線を介して外部グランド端子に接続されている。外部グランド端子には、グランド電圧ＧＮＤが入力される。但し、グランド配線の抵抗、グランド配線を流れる電流、グランド配線の配置パターン等の影響により、各回路に供給されるグランド電圧は、グランド電圧ＧＮＤから変動する可能性がある。図１では、基準電圧発生回路、内部電圧生成回路、及び内部回路に供給されるグランド電圧が、それぞれ、ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃで表されている。
【０００５】
特許文献２には、内部回路のスリープ期間とアクティブ期間との間で内部電圧のレベルを変更することが記載されている。具体的には、スリープ期間中の内部電圧が、アクティブ期間中の内部電圧よりも高くなる。これは、内部回路がスリープ状態からアクティブ状態に復帰した際の急激な電流増加による内部電圧の急激な低下への対策である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２１３６６４号公報
【特許文献２】特開２００６−２９３８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１で示された通り、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは、グランド電圧ＧＮＤから変動する可能性がある。更に、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは、互いに影響を及ぼし合う。ここで、内部電圧生成回路におけるグランド電圧ＧＮＤ＿ＲＧの変動は、生成される内部電圧ＶＤＬの変動を招く。そして、内部電圧ＶＤＬの変動は、それに基づいて動作する内部回路の動作特性の悪化の原因となる。従って、内部電圧生成回路に供給されるグランド電圧ＧＮＤ＿ＲＧの変動による影響を抑制することが望まれる。
【課題を解決するための手段】
【０００８】
本発明の１つの観点において、半導体装置が提供される。その半導体装置は、内部電圧を生成する内部電圧生成回路と、その内部電圧に基づいて動作する内部回路と、を備える。内部電圧生成回路及び内部回路は、グランド配線を介してグランドに接続される。内部電圧生成回路は、内部電圧が出力される出力端子と、グランド配線に接続されるグランド端子と、電圧が基準電圧に応じた値に制御される中間ノードと、出力端子と中間ノードとの間に接続された第１抵抗部と、中間ノードとグランド端子との間に接続された第２抵抗部と、第１抵抗部の抵抗値Ｒ１と第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるスイッチ部と、を備える。スイッチ部は、内部回路が動作する時の比率を、内部回路が動作を停止している時の比率よりも大きくする。
【０００９】
本発明の他の観点において、半導体装置の制御方法が提供される。その半導体装置は、内部電圧を生成する内部電圧生成回路と、その内部電圧に基づいて動作する内部回路と、を備える。内部電圧生成回路及び内部回路は、グランド配線を介してグランドに接続される。内部電圧生成回路は、内部電圧が出力される出力端子と、グランド配線に接続されるグランド端子と、電圧が基準電圧に応じた値に制御される中間ノードと、出力端子と中間ノードとの間に接続された第１抵抗部と、中間ノードとグランド端子との間に接続された第２抵抗部と、を備える。制御方法は、（Ａ）内部回路の動作状態を切り換えるステップと、（Ｂ）その動作状態に応じて、第１抵抗部の抵抗値Ｒ１と第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるステップと、を含む。ここで、内部回路が動作している時の比率は、内部回路が動作を停止している時の比率よりも大きい。
【発明の効果】
【００１０】
本発明によれば、内部電圧生成回路に供給されるグランド電圧の変動による影響を抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、典型的な半導体装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態に係る半導体装置の構成を示すブロック図である。
【図３】図３は、本発明の実施の形態に係る内部電圧生成回路の構成を示す回路ブロック図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【図５】図５は、本発明の第１の実施の形態における内部電圧生成回路の構成を示す回路図である。
【図６】図６は、第１の実施の形態における抵抗値の設定例を示す概念図である。
【図７】図７は、第１の実施の形態における電圧変動を示すグラフである。
【図８】図８は、比較例における電圧変動を示すグラフである。
【図９】図９は、本発明の第２の実施の形態における抵抗値の設定例を示す概念図である。
【図１０】図１０は、第２の実施の形態における電圧変動を示すグラフである。
【図１１】図１１は、本発明の第３の実施の形態に係る内部電圧生成回路の構成を示す回路図である。
【図１２】図１２は、第３の実施の形態における抵抗値の設定例を示す概念図である。
【図１３】図１３は、第３の実施の形態における電圧変動を示すグラフである。
【図１４】図１４は、本発明の第４の実施の形態に係る内部電圧生成回路の構成を示す回路図である。
【図１５】図１５は、本発明の第５の実施の形態に係る半導体装置の構成を示すブロック図である。
【図１６】図１６は、第５の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明の実施の形態を説明する。
【００１３】
１．半導体装置
図２は、本発明の実施の形態に係る半導体装置１の構成を示すブロック図である。半導体装置１は、外部電源端子２、外部グランド端子３、基準電圧発生回路１０、内部電圧生成回路２０、内部回路３０、及び制御回路４０を備えている。外部電源端子２には、電源電圧ＶＤＤが供給される。外部グランド端子３には、グランド電圧ＧＮＤが供給される。
【００１４】
基準電圧発生回路１０は、基準電圧ＶＲＥＦを生成する。より詳細には、基準電圧発生回路１０には、外部電源端子２から電源電圧ＶＤＤが供給される。また、基準電圧発生回路１０は、グランド配線５を介して外部グランド端子３に接続されている。基準電圧発生回路１０に供給されるグランド電圧は、ＧＮＤ＿ＲＥＦで表される。基準電圧発生回路１０は、電源電圧ＶＤＤ及びグランド電圧ＧＮＤ＿ＲＥＦに基いて、基準電圧ＶＲＥＦを生成する。基準電圧発生回路１０は、その基準電圧ＶＲＥＦを内部電圧生成回路２０に供給する。基準電圧発生回路１０として、バンドギャップリファレンス回路が例示される。
【００１５】
内部電圧生成回路２０（降圧回路）は、内部電圧ＶＤＬを生成する。より詳細には、内部電圧生成回路２０には、外部電源端子２から電源電圧ＶＤＤが供給され、基準電圧発生回路１０から基準電圧ＶＲＥＦが供給される。また、内部電圧生成回路２０は、グランド配線５を介して外部グランド端子３に接続されている。内部電圧生成回路２０に供給されるグランド電圧は、ＧＮＤ＿ＲＧで表される。内部電圧生成回路２０は、電源電圧ＶＤＤ、グランド電圧ＧＮＤ＿ＲＧ、及び基準電圧ＶＲＥＦに基いて、電源電圧ＶＤＤより低い内部電圧ＶＤＬ（＜ＶＤＤ）を生成する。内部電圧生成回路２０は、その内部電圧ＶＤＬを内部回路３０に供給する。
【００１６】
内部回路３０としては、ＳＲＡＭ、ＤＲＡＭ、ロジック回路等が例示される。この内部回路３０には、内部電圧生成回路２０から内部電圧ＶＤＬが供給され、内部回路３０は、その内部電圧ＶＤＬに基いて動作する。また、内部回路３０は、グランド配線５を介して外部グランド端子３に接続されている。内部回路３０に供給されるグランド電圧は、ＧＮＤ＿Ｃで表される。
【００１７】
尚、それぞれの回路に供給されるグランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは、グランド電圧ＧＮＤから変動する可能性がある。それぞれの変動量は、グランド配線５の抵抗、グランド配線５を流れる電流、グランド配線５の配置パターン等に依存する。更に、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは、互いに影響を及ぼし合う。例えば、内部回路３０が動作する場合、内部回路３０と外部グランド端子３との間のグランド配線５には電流が流れ、それにより、グランド電圧ＧＮＤ＿Ｃが上昇する。このとき、グランド配線５につながる内部電圧生成回路２０に供給されるグランド電圧ＧＮＤ＿ＲＧも同時に上昇する。このようなグランド電圧ＧＮＤ＿ＲＧの変動は、生成される内部電圧ＶＤＬの変動を招く。
【００１８】
そのようなグランド電圧ＧＮＤ＿ＲＧの変動による影響を抑制するために、本実施の形態によれば、内部電圧生成回路２０の特性が、内部回路の３０の動作状態に応じて切り換えられる。内部回路３０の動作状態は、例えば制御信号ＡＣＴによって切り換えられる。制御信号ＡＣＴが活性化された場合、内部回路３０はアクティブ状態になり、回路動作を行う。一方、制御信号ＡＣＴが非活性化された場合、内部回路３０はスリープ状態になり、回路動作を停止する。そのような制御信号ＡＣＴを生成するのが、制御回路４０である。制御回路４０は、半導体装置１の外部に設けられていてもよい。制御回路４０は、制御信号ＡＣＴを、内部回路３０だけでなく、内部電圧生成回路２０にも供給する。後に詳しく説明されるように、内部電圧生成回路２０の特性は、その制御信号ＡＣＴに応じて切り換えられる。
【００１９】
２．内部電圧生成回路
図３は、本実施の形態に係る内部電圧生成回路２０の構成を示している。内部電圧生成回路２０は、第１抵抗部２１、第２抵抗部２２、差動回路部２３、スイッチ部２４、出力端子ＯＵＴ、グランド端子ＴＧ、及び中間ノードＮＡを備えている。
【００２０】
出力端子ＯＵＴは、Ｐ型ＭＯＳトランジスタＭＰ１３を介して電源配線に接続されている。この出力端子ＯＵＴからは、内部電圧生成回路２０によって生成される内部電圧ＶＤＬが出力される。グランド端子ＴＧは、上述のグランド配線５に接続されている。このグランド端子ＴＧには、グランド電圧ＧＮＤ＿ＲＧが印加される。
【００２１】
第１抵抗部２１は、出力端子ＯＵＴと中間ノードＮＡとの間に接続されている。第１抵抗部２１の抵抗値は“Ｒ１”である。第２抵抗部２２は、中間ノードＮＡとグランド端子ＴＧとの間に接続されている。第２抵抗部の抵抗値は“Ｒ２”である。内部電圧ＶＤＬとグランド電圧ＧＮＤ＿ＲＧとの間の電圧差は、第１抵抗部２１と第２抵抗部２２によって分圧される。
【００２２】
差動回路部２３は、中間ノードＮＡに接続されている。差動回路部２３は、基準電圧発生回路１０から基準電圧ＶＲＥＦを受け取り、中間ノードＮＡの電圧を基準電圧ＶＲＥＦに応じた値に制御する。中間ノードＮＡの電圧は、以下「内部基準電圧ＶＭＯＮ」と参照される。内部基準電圧ＶＭＯＮは、基準電圧ＶＲＥＦに依存する。
【００２３】
例えば、差動回路部２３は、図３に示されるようなカレントミラー回路の構成を有している。具体的には、差動回路部２３は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、及びＭＮ１３を備えている。ＰＭＯＳトランジスタＭＰ１１のソース及びドレインは、電源配線及びノードＮ１にそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ１２のソース及びドレインは、電源配線及びノードＮ２にそれぞれ接続されている。ノードＮ２は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートに接続されている。ノードＮ１は、ＰＭＯＳトランジスタＭＰ１３のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１１のソース及びドレインは、ノードＮ３及びノードＮ１にそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１２のソース及びドレインは、ノードＮ３及びノードＮ２にそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１３のソース及びドレインは、グランド端子ＴＧ及びノードＮ３にそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートには、基準電圧ＶＲＥＦが印加される。ＮＭＯＳトランジスタＭＮ１２のゲートは、中間ノードＮＡに接続されている。ＮＭＯＳトランジスタＭＮ１３のゲートには、差動回路部２３の動作を制御するための電圧ＶＮＧが印加される。
【００２４】
このようなカレントミラー回路構成により、中間ノードＮＡの内部基準電圧ＶＭＯＮは、基準電圧ＶＲＥＦに応じた値に制御される。例えば、ミラー比が１：１の場合、内部基準電圧ＶＭＯＮは、基準電圧ＶＲＥＦと等しくなるように制御される（ＶＭＯＮ＝ＶＲＥＦ）。この内部基準電圧ＶＭＯＮを用いて、出力端子ＯＵＴから出力される内部電圧ＶＤＬは、次の式（１）で表される。
【００２５】
式（１）：
ＶＤＬ＝ＶＭＯＮ＋Ｒ１／Ｒ２（ＶＭＯＮ−ＧＮＤ＿ＲＧ）
＝ＶＭＯＮ＋α（ＶＭＯＮ−ＧＮＤ＿ＲＧ）
【００２６】
パラメータαは、第１抵抗部２１の抵抗値Ｒ１と第２抵抗部２２の抵抗値Ｒ２との比率Ｒ１／Ｒ２である（α＝Ｒ１／Ｒ２）。本実施の形態によれば、制御信号ＡＣＴに応じてこの比率αが切り換えられる。具体的には、スイッチ部２４が制御信号ＡＣＴを受け取り、その制御信号ＡＣＴに応じて比率αを切り換える。
【００２７】
図４は、本実施の形態に係る半導体装置１の動作を示すタイミングチャートである。図４には、制御信号ＡＣＴ、内部回路３０の動作状態、及び比率α（Ｒ１／Ｒ２）が示されている。時刻Ｔ１より前の期間、制御信号ＡＣＴは非活性化されており、Ｌレベルである。この場合、内部回路３０はスリープ状態であり、回路動作を停止している。また、スイッチ部２４は、比率αを、第１の比率α１に設定する。時刻Ｔ１において、制御信号ＡＣＴは活性化され、Ｈレベルになる。この場合、内部回路３０はアクティブ状態になり、回路動作を開始する。また、スイッチ部２４は、比率αを、第１の比率α１より大きい第２の比率α２（＞α１）に設定する。時刻Ｔ２において、制御信号ＡＣＴは非活性化され、比率αは、第２の比率α２から第１の比率α１に戻る。
【００２８】
このように、本実施の形態によれば、スイッチ部２４は、内部回路３０が動作する時の比率α（＝α２）を、内部回路３０が動作を停止している時の比率α（＝α１）よりも大きくする。これによる効果は、次の通りである。
【００２９】
内部回路３０が動作する場合、内部回路３０と外部グランド端子３との間のグランド配線５には電流が流れ、それにより、グランド電圧ＧＮＤ＿Ｃが上昇する。このとき、グランド配線５につながる内部電圧生成回路２０に供給されるグランド電圧ＧＮＤ＿ＲＧも同時に上昇する。上記式（１）で示されるように、グランド電圧ＧＮＤ＿ＲＧの上昇は、内部電圧ＶＤＬを低下させる方向に働く。その一方で、内部回路３０が動作する時の比率α（＝α２）は、内部回路３０が動作を停止している時の比率α（＝α１）よりも大きくなる。これは、内部電圧ＶＤＬを増加させる方向に働く。すなわち、グランド電圧ＧＮＤ＿ＲＧの上昇による内部電圧ＶＤＬへの影響が、比率αの切り換えによって相殺される。このように、本実施の形態によれば、グランド電圧ＧＮＤ＿ＲＧの変動による影響が抑制される。
【００３０】
３．様々な実施の形態
３−１．第１の実施の形態
図５は、第１の実施の形態における内部電圧生成回路２０の構成を示す回路図である。上述の説明と重複する説明は適宜省略される。
【００３１】
第１抵抗部２１は、抵抗素子２１Ａを含んでいる。抵抗素子２１Ａは、出力端子ＯＵＴと中間ノードＮＡとの間に接続されている。抵抗素子２１Ａの抵抗値は“Ｒ１Ａ”である。第１抵抗部２１の抵抗値Ｒ１は、抵抗素子２１Ａの抵抗値Ｒ１Ａと等しい。
【００３２】
第２抵抗部２２は、抵抗素子２２Ａ、２２Ｂ、及びＮＭＯＳトランジスタＭＮ２２を含んでいる。抵抗素子２２Ａ、２２Ｂの抵抗値は、それぞれ“Ｒ２Ａ”、“Ｒ２Ｂ”である。抵抗素子２２Ａは、中間ノードＮＡとノードＮＢとの間に接続されている。抵抗素子２２Ｂは、ノードＮＢとグランド端子ＴＧとの間に接続されている。ＮＭＯＳトランジスタＭＮ２２のソース及びドレインは、グランド端子ＴＧ及びノードＮＢにそれぞれ接続されている。すなわち、抵抗素子２２ＢとＮＭＯＳトランジスタＭＮ２２とは、ノードＮＢとグランド端子ＴＧとの間に並列に接続されている。
【００３３】
ＮＭＯＳトランジスタＭＮ２２のゲートには、上述の制御信号ＡＣＴが供給される。制御信号ＡＣＴがＬレベルの場合、ＮＭＯＳトランジスタＭＮ２２はＯＦＦする。この場合、第２抵抗部２２の抵抗値Ｒ２は、第１の抵抗値＝“Ｒ２Ａ＋Ｒ２Ｂ”に設定される。その結果、第１の比率α１は“Ｒ１Ａ／（Ｒ２Ａ＋Ｒ２Ｂ）”となる。一方、制御信号ＡＣＴがＨレベルの場合、ＮＭＯＳトランジスタＭＮ２２はＯＮする。この場合、ＮＭＯＳトランジスタＭＮ２２のＯＮ抵抗が並列に加わるため、第２抵抗部２２の抵抗値Ｒ２は、上記第１の抵抗値よりも低い第２の抵抗値に設定される。その結果、第２の比率α２は、第１の比率α１よりも大きくなる。このように、制御信号ＡＣＴに応じてＮＭＯＳトランジスタＭＮ２２がＯＮ／ＯＦＦすることにより、第２抵抗部２２の抵抗値Ｒ２、すなわち、比率α（＝Ｒ１／Ｒ２）が切り換わる。つまり、ＮＭＯＳトランジスタＭＮ２２が、上述のスイッチ部２４に相当する。
【００３４】
図６は、各抵抗値の設定例を示している。抵抗素子２１Ａの抵抗値Ｒ１Ａ、つまり、第１抵抗部２１の抵抗値Ｒ１は、２Ｋ−Ｏｈｍである。抵抗素子２２Ａの抵抗値Ｒ２Ａは、９Ｋ−Ｏｈｍである。抵抗素子２２Ｂの抵抗値Ｒ２Ｂは、１Ｋ−Ｏｈｍである。ＮＭＯＳトランジスタＭＮ２２のＯＮ抵抗Ｒは、１Ｋ−Ｏｈｍである。制御信号ＡＣＴがＬレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、１０Ｋ−Ｏｈｍ（第１の抵抗値）である。制御信号ＡＣＴがＨレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、９．５Ｋ−Ｏｈｍ（第２の抵抗値）である。
【００３５】
図７は、図６の設定例の場合の電圧変動を示している。本例において、基準電圧ＶＲＥＦと内部基準電圧ＶＭＯＮは等しく、共に１．０Ｖであるとする。また、制御信号ＡＣＴがＬレベルであり、内部回路３０がスリープ状態にある時、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは全て０Ｖであるとする。この時、上記式（１）より、内部電圧ＶＤＬは１．２Ｖとなる。
【００３６】
時刻Ｔ１からＴ２までの期間、制御信号ＡＣＴはＨレベルであり、内部回路３０はアクティブ状態になる。この期間、グランド電圧ＧＮＤ＿ＲＧ及びＧＮＤ＿Ｃが０．０５Ｖに上昇するとする。但し、グランド電圧ＧＮＤ＿ＲＥＦは０Ｖのままであり、基準電圧ＶＲＥＦ及び内部基準電圧ＶＭＯＮは１．０Ｖのままであるとする。これは、外部グランド端子３と基準電圧発生回路１０との間のグランド配線５の抵抗値が低く、外部グランド端子３と内部電圧生成回路２０及び内部回路３０との間のグランド配線５の抵抗値が高い場合に相当する。時刻Ｔ１からＴ２までの期間、グランド電圧ＧＮＤ＿ＲＧが０．０５Ｖに上昇するが、第２抵抗部２２の抵抗値Ｒ２は９．５Ｋ−Ｏｈｍに切り換えられる。上記式（１）によれば、この場合でも、１．２Ｖの内部電圧ＶＤＬが得られることが分かる。すなわち、内部電圧ＶＤＬの低下が防止されている。グランド電圧ＧＮＤ＿ＲＧが変動しても、内部電圧生成回路２０は、安定した内部電圧ＶＤＬを供給することができる。
【００３７】
図８は、比較例を示している。比較例において、第２抵抗部２２の抵抗値Ｒ２は、切り換えられることなく、１０Ｋ−Ｏｈｍに固定されているとする。この場合、時刻Ｔ１からＴ２までの期間、内部電圧ＶＤＬは１．１９Ｖに低下してしまう。本実施の形態によれば、このような内部電圧ＶＤＬの低下が防止される。
【００３８】
３−２．第２の実施の形態
第２の実施の形態では、第１の実施の形態と比較して、各抵抗値の設定値が異なる。回路構成は第１の実施の形態と同じであり、重複する説明は適宜省略される。
【００３９】
図９は、第２の実施の形態における各抵抗値の設定例を示している。抵抗素子２１Ａの抵抗値Ｒ１Ａ、つまり、第１抵抗部２１の抵抗値Ｒ１は、２Ｋ−Ｏｈｍである。抵抗素子２２Ａの抵抗値Ｒ２Ａは、６Ｋ−Ｏｈｍである。抵抗素子２２Ｂの抵抗値Ｒ２Ｂは、４Ｋ−Ｏｈｍである。ＮＭＯＳトランジスタＭＮ２２のＯＮ抵抗Ｒは、２．５Ｋ−Ｏｈｍである。制御信号ＡＣＴがＬレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、１０Ｋ−Ｏｈｍ（第１の抵抗値）である。制御信号ＡＣＴがＨレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、約７．５Ｋ−Ｏｈｍ（第２の抵抗値）である。
【００４０】
図１０は、図９の設定例の場合の電圧変動を示している。制御信号ＡＣＴがＬレベルの場合は、第１の実施の形態と同じであり、内部電圧ＶＤＬは１．２Ｖとなる。この時、内部回路３０における実効的な動作電圧（＝ＶＤＬ−ＧＮＤ＿Ｃ）も１．２Ｖである。一方、時刻Ｔ１からＴ２までの期間、上記式（１）によれば、内部電圧ＶＤＬは約１．２５Ｖとなる。この時、内部回路３０における実効的な動作電圧（＝ＶＤＬ−ＧＮＤ＿Ｃ）は、１．２Ｖ（＝１．２５−０．０５）となる。すなわち、本実施の形態では、内部電圧ＶＤＬの低下が防止されると共に、内部回路３０における実効的な動作電圧の変動が抑制される。
【００４１】
３−３．第３の実施の形態
図１１は、第３の実施の形態における内部電圧生成回路２０の構成を示す回路図である。第１の実施の形態と重複する説明は適宜省略される。
【００４２】
本実施の形態において、第２抵抗部２２は、抵抗素子２２Ａ及びＮＭＯＳトランジスタＭＮ２２を含んでいる。抵抗素子２２Ａは、中間ノードＮＡとノードＮＢとの間に接続されている。ＮＭＯＳトランジスタＭＮ２２のソース及びドレインは、グランド端子ＴＧ及びノードＮＢにそれぞれ接続されている。すなわち、抵抗素子２２ＡとＮＭＯＳトランジスタＭＮ２２は、中間ノードＮＡとグランド端子ＴＧとの間に直列に接続されている。
【００４３】
ＮＭＯＳトランジスタＭＮ２２のゲートには、上述の制御信号ＡＣＴが供給される。制御信号ＡＣＴがＬレベルの場合、ＮＭＯＳトランジスタＭＮ２２はＯＦＦする。この場合、第２抵抗部２２の抵抗値Ｒ２は非常に大きい値（第１の抵抗値）に設定される。その結果、第１の比率α１はほぼ０となり、内部電圧ＶＤＬは内部基準電圧ＶＭＯＮとほぼ等しくなる。一方、制御信号ＡＣＴがＨレベルの場合、ＮＭＯＳトランジスタＭＮ２２はＯＮする。この場合、第２抵抗部２２の抵抗値Ｒ２は、上記第１の抵抗値よりも低い第２の抵抗値に設定される。その結果、第２の比率α２は、第１の比率α１よりも大きくなる。このように、制御信号ＡＣＴに応じてＮＭＯＳトランジスタＭＮ２２がＯＮ／ＯＦＦすることにより、第２抵抗部２２の抵抗値Ｒ２、すなわち、比率α（＝Ｒ１／Ｒ２）が切り換わる。つまり、ＮＭＯＳトランジスタＭＮ２２が、上述のスイッチ部２４に相当する。
【００４４】
図１２は、各抵抗値の設定例を示している。抵抗素子２１Ａの抵抗値Ｒ１Ａ、つまり、第１抵抗部２１の抵抗値Ｒ１は、０．５Ｋ−Ｏｈｍである。制御信号ＡＣＴがＬレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、非常に大きい値（第１の抵抗値）である。制御信号ＡＣＴがＨレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、１１．５Ｋ−Ｏｈｍ（第２の抵抗値）である。
【００４５】
図１３は、図１２の設定例の場合の電圧変動を示している。本例において、基準電圧ＶＲＥＦと内部基準電圧ＶＭＯＮは等しく、共に１．２Ｖであるとする。また、制御信号ＡＣＴがＬレベルであり、内部回路３０がスリープ状態にある時、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは全て０Ｖであるとする。この時、内部電圧ＶＤＬは１．２Ｖであり、内部回路３０における実効的な動作電圧（＝ＶＤＬ−ＧＮＤ＿Ｃ）も１．２Ｖである。
【００４６】
時刻Ｔ１からＴ２までの期間、制御信号ＡＣＴはＨレベルであり、内部回路３０はアクティブ状態になる。この期間、グランド電圧ＧＮＤ＿ＲＧ及びＧＮＤ＿Ｃが０．０５Ｖに上昇するとする。但し、グランド電圧ＧＮＤ＿ＲＥＦは０Ｖのままであり、基準電圧ＶＲＥＦ及び内部基準電圧ＶＭＯＮは１．２Ｖのままであるとする。この場合、上記式（１）によれば、内部電圧ＶＤＬは１．２５Ｖとなる。また、内部回路３０における実効的な動作電圧（＝ＶＤＬ−ＧＮＤ＿Ｃ）は、１．２Ｖ（＝１．２５−０．０５）となる。すなわち、本実施の形態では、内部電圧ＶＤＬの低下が防止されると共に、内部回路３０における実効的な動作電圧の変動が抑制される。
【００４７】
３−４．第４の実施の形態
図１４は、第４の実施の形態を示している。第１の実施の形態と重複する説明は適宜省略される。
【００４８】
図１４に示されるように、第２抵抗部２２は、抵抗素子２２Ａ、２２Ｂ、２２Ｃ、ＮＭＯＳトランジスタＭＮ２２Ａ、及びＭＮ２２Ｂを含んでいる。抵抗素子２２Ａは、中間ノードＮＡとノードＮＢとの間に接続されている。抵抗素子２２Ｂは、ノードＮＢとノードＮＣとの間に接続されている。抵抗素子２２Ｃは、ノードＮＣとグランド端子ＴＧとの間に接続されている。ＮＭＯＳトランジスタＭＮ２２Ａのソース及びドレインは、グランド端子ＴＧ及びノードＮＢにそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ２２Ｂのソース及びドレインは、グランド端子ＴＧ及びノードＮＣにそれぞれ接続されている。
【００４９】
本実施の形態では、ＮＭＯＳトランジスタＭＮ２２Ａ及びＭＮ２２Ｂが、上述のスイッチ部２４に相当する。ＮＭＯＳトランジスタＭＮ２２Ａのゲートには、第１制御信号ＡＣＴ＿Ａが供給される。ＮＭＯＳトランジスタＭＮ２２Ｂのゲートには、第２制御信号ＡＣＴ＿Ｂが供給される。第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂは、制御信号ＡＣＴに依存しており、制御回路４０によって生成される。
【００５０】
制御信号ＡＣＴがＬレベルの場合、第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂは共にＬレベルである。この場合、ＮＭＯＳトランジスタＭＮ２２Ａ及びＭＮ２２ＢはＯＦＦし、第２抵抗部２２の抵抗値Ｒ２は、第１の抵抗値に設定される。比率αは、第１の比率α１である。
【００５１】
制御信号ＡＣＴがＨレベルの場合、第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂのうち少なくとも一方がＨレベルになる。この場合、ＮＭＯＳトランジスタＭＮ２２Ａ及びＭＮ２２Ｂのうち少なくとも一方がＯＮする。その結果、第２抵抗部２２の抵抗値Ｒ２は、上記第１の抵抗値よりも低い第２の抵抗値に設定される。また、比率αは、第１の比率α１より大きい第２の比率α２となる。
【００５２】
ここで、第１制御信号ＡＣＴ＿Ａと第２制御信号ＡＣＴ＿Ｂの組み合わせによって、第２の比率α２として複数のパターンが可能であることに留意されたい。第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂに応じて、第２の比率α２は、複数のパターンのうちいずれか１つに設定される。すなわち、第２の比率α２は多段階に調整可能である。これにより、内部電圧ＶＤＬをより柔軟に制御することが可能となる。例えば、制御回路４０は、内部回路３０の動作時の消費電流を検出し、その消費電流が大きくなるにつれて第２の比率α２がより大きくなるように、第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂのレベルを設定する。
【００５３】
３−５．第５の実施の形態
図１５に示されるように、複数の内部回路３０＿１、３０＿２のそれぞれに対して複数の内部電圧生成回路２０＿１、２０＿２が設けられてもよい。内部電圧生成回路２０＿１、２０＿２、内部回路３０＿１、３０＿２に供給されるグランド電圧は、それぞれ、ＧＮＤ＿ＲＧ１、ＧＮＤ＿ＲＧ２、ＧＮＤ＿Ｃ１、ＧＮＤ＿Ｃ２で表されている。内部電圧生成回路２０＿１は、内部電圧ＶＤＬ１を生成し、その内部電圧ＶＤＬ１を内部回路３０＿１に供給する。内部電圧生成回路２０＿２は、内部電圧ＶＤＬ２を生成し、その内部電圧ＶＤＬ２を内部回路３０＿２に供給する。
【００５４】
図１６は、本実施の形態に係る半導体装置１の動作を示すタイミングチャートである。内部回路３０＿１が動作する時、制御信号ＡＣＴ１が活性化される。内部電圧生成回路２０＿１は、その制御信号ＡＣＴ１に応じて、既出の実施の形態と同様に動作する。その結果、グランド電圧ＧＮＤ＿ＲＧ１の変動による影響が抑制される。内部回路３０＿２が動作する時、制御信号ＡＣＴ２が活性化される。内部電圧生成回路２０＿２は、その制御信号ＡＣＴ２に応じて、既出の実施の形態と同様に動作する。その結果、グランド電圧ＧＮＤ＿ＲＧ２の変動による影響が抑制される。
【００５５】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００５６】
１ 半導体装置
２ 外部電源端子
３ 外部グランド端子
５ グランド配線
１０ 基準電圧発生回路
２０ 内部電圧生成回路
２１ 第１抵抗部
２２ 第２抵抗部
２３ 差動回路部
２４ スイッチ部
３０ 内部回路
４０ 制御回路
ＡＣＴ 制御信号
ＶＤＤ 電源電圧
ＶＤＬ 内部電圧
ＶＲＥＦ 基準電圧
ＶＭＯＮ 内部基準電圧
ＧＮＤ グランド電圧
ＯＵＴ 出力端子
ＴＧ グランド端子
ＮＡ 中間ノード
【技術分野】
【０００１】
本発明は、半導体装置における内部電圧を制御する技術に関する。
【背景技術】
【０００２】
図１は、典型的な半導体装置の構成を示すブロック図である。半導体装置中の内部回路では、半導体装置の外部から供給される電源電圧ＶＤＤよりも低い内部電圧ＶＤＬがしばしば使用される。例えば、１．８Ｖの電源電圧ＶＤＤが供給される半導体装置において、信頼性の観点からメモリ素子やトランジスタに印加可能な電圧が１．２Ｖであるとする。この場合、電源電圧ＶＤＤから１．２Ｖの内部電圧ＶＤＬを生成し、その内部電圧ＶＤＬをＳＲＡＭ、ＤＲＡＭ、ロジック回路等の内部回路に供給する必要がある。
【０００３】
そのために、内部電圧ＶＤＬを生成する内部電圧生成回路（降圧回路）が、半導体装置に組み込まれる（特許文献１参照）。また、バンドギャップリファレンス回路等の基準電圧発生回路が設けられる。基準電圧発生回路は、基準電圧ＶＲＥＦを生成し、その基準電圧ＶＲＥＦを内部電圧生成回路に供給する。内部電圧生成回路は、電源電圧ＶＤＤ、グランド電圧ＧＮＤ＿ＲＧ、及び基準電圧ＶＲＥＦに基いて、内部電圧ＶＤＬを生成する。基準電圧ＶＲＥＦを変化させることにより、内部電圧ＶＤＬを制御することができる。
【０００４】
尚、図１に示されるように、基準電圧発生回路、内部電圧生成回路、及び内部回路は、グランド配線を介して外部グランド端子に接続されている。外部グランド端子には、グランド電圧ＧＮＤが入力される。但し、グランド配線の抵抗、グランド配線を流れる電流、グランド配線の配置パターン等の影響により、各回路に供給されるグランド電圧は、グランド電圧ＧＮＤから変動する可能性がある。図１では、基準電圧発生回路、内部電圧生成回路、及び内部回路に供給されるグランド電圧が、それぞれ、ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃで表されている。
【０００５】
特許文献２には、内部回路のスリープ期間とアクティブ期間との間で内部電圧のレベルを変更することが記載されている。具体的には、スリープ期間中の内部電圧が、アクティブ期間中の内部電圧よりも高くなる。これは、内部回路がスリープ状態からアクティブ状態に復帰した際の急激な電流増加による内部電圧の急激な低下への対策である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２１３６６４号公報
【特許文献２】特開２００６−２９３８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１で示された通り、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは、グランド電圧ＧＮＤから変動する可能性がある。更に、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは、互いに影響を及ぼし合う。ここで、内部電圧生成回路におけるグランド電圧ＧＮＤ＿ＲＧの変動は、生成される内部電圧ＶＤＬの変動を招く。そして、内部電圧ＶＤＬの変動は、それに基づいて動作する内部回路の動作特性の悪化の原因となる。従って、内部電圧生成回路に供給されるグランド電圧ＧＮＤ＿ＲＧの変動による影響を抑制することが望まれる。
【課題を解決するための手段】
【０００８】
本発明の１つの観点において、半導体装置が提供される。その半導体装置は、内部電圧を生成する内部電圧生成回路と、その内部電圧に基づいて動作する内部回路と、を備える。内部電圧生成回路及び内部回路は、グランド配線を介してグランドに接続される。内部電圧生成回路は、内部電圧が出力される出力端子と、グランド配線に接続されるグランド端子と、電圧が基準電圧に応じた値に制御される中間ノードと、出力端子と中間ノードとの間に接続された第１抵抗部と、中間ノードとグランド端子との間に接続された第２抵抗部と、第１抵抗部の抵抗値Ｒ１と第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるスイッチ部と、を備える。スイッチ部は、内部回路が動作する時の比率を、内部回路が動作を停止している時の比率よりも大きくする。
【０００９】
本発明の他の観点において、半導体装置の制御方法が提供される。その半導体装置は、内部電圧を生成する内部電圧生成回路と、その内部電圧に基づいて動作する内部回路と、を備える。内部電圧生成回路及び内部回路は、グランド配線を介してグランドに接続される。内部電圧生成回路は、内部電圧が出力される出力端子と、グランド配線に接続されるグランド端子と、電圧が基準電圧に応じた値に制御される中間ノードと、出力端子と中間ノードとの間に接続された第１抵抗部と、中間ノードとグランド端子との間に接続された第２抵抗部と、を備える。制御方法は、（Ａ）内部回路の動作状態を切り換えるステップと、（Ｂ）その動作状態に応じて、第１抵抗部の抵抗値Ｒ１と第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるステップと、を含む。ここで、内部回路が動作している時の比率は、内部回路が動作を停止している時の比率よりも大きい。
【発明の効果】
【００１０】
本発明によれば、内部電圧生成回路に供給されるグランド電圧の変動による影響を抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、典型的な半導体装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態に係る半導体装置の構成を示すブロック図である。
【図３】図３は、本発明の実施の形態に係る内部電圧生成回路の構成を示す回路ブロック図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【図５】図５は、本発明の第１の実施の形態における内部電圧生成回路の構成を示す回路図である。
【図６】図６は、第１の実施の形態における抵抗値の設定例を示す概念図である。
【図７】図７は、第１の実施の形態における電圧変動を示すグラフである。
【図８】図８は、比較例における電圧変動を示すグラフである。
【図９】図９は、本発明の第２の実施の形態における抵抗値の設定例を示す概念図である。
【図１０】図１０は、第２の実施の形態における電圧変動を示すグラフである。
【図１１】図１１は、本発明の第３の実施の形態に係る内部電圧生成回路の構成を示す回路図である。
【図１２】図１２は、第３の実施の形態における抵抗値の設定例を示す概念図である。
【図１３】図１３は、第３の実施の形態における電圧変動を示すグラフである。
【図１４】図１４は、本発明の第４の実施の形態に係る内部電圧生成回路の構成を示す回路図である。
【図１５】図１５は、本発明の第５の実施の形態に係る半導体装置の構成を示すブロック図である。
【図１６】図１６は、第５の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明の実施の形態を説明する。
【００１３】
１．半導体装置
図２は、本発明の実施の形態に係る半導体装置１の構成を示すブロック図である。半導体装置１は、外部電源端子２、外部グランド端子３、基準電圧発生回路１０、内部電圧生成回路２０、内部回路３０、及び制御回路４０を備えている。外部電源端子２には、電源電圧ＶＤＤが供給される。外部グランド端子３には、グランド電圧ＧＮＤが供給される。
【００１４】
基準電圧発生回路１０は、基準電圧ＶＲＥＦを生成する。より詳細には、基準電圧発生回路１０には、外部電源端子２から電源電圧ＶＤＤが供給される。また、基準電圧発生回路１０は、グランド配線５を介して外部グランド端子３に接続されている。基準電圧発生回路１０に供給されるグランド電圧は、ＧＮＤ＿ＲＥＦで表される。基準電圧発生回路１０は、電源電圧ＶＤＤ及びグランド電圧ＧＮＤ＿ＲＥＦに基いて、基準電圧ＶＲＥＦを生成する。基準電圧発生回路１０は、その基準電圧ＶＲＥＦを内部電圧生成回路２０に供給する。基準電圧発生回路１０として、バンドギャップリファレンス回路が例示される。
【００１５】
内部電圧生成回路２０（降圧回路）は、内部電圧ＶＤＬを生成する。より詳細には、内部電圧生成回路２０には、外部電源端子２から電源電圧ＶＤＤが供給され、基準電圧発生回路１０から基準電圧ＶＲＥＦが供給される。また、内部電圧生成回路２０は、グランド配線５を介して外部グランド端子３に接続されている。内部電圧生成回路２０に供給されるグランド電圧は、ＧＮＤ＿ＲＧで表される。内部電圧生成回路２０は、電源電圧ＶＤＤ、グランド電圧ＧＮＤ＿ＲＧ、及び基準電圧ＶＲＥＦに基いて、電源電圧ＶＤＤより低い内部電圧ＶＤＬ（＜ＶＤＤ）を生成する。内部電圧生成回路２０は、その内部電圧ＶＤＬを内部回路３０に供給する。
【００１６】
内部回路３０としては、ＳＲＡＭ、ＤＲＡＭ、ロジック回路等が例示される。この内部回路３０には、内部電圧生成回路２０から内部電圧ＶＤＬが供給され、内部回路３０は、その内部電圧ＶＤＬに基いて動作する。また、内部回路３０は、グランド配線５を介して外部グランド端子３に接続されている。内部回路３０に供給されるグランド電圧は、ＧＮＤ＿Ｃで表される。
【００１７】
尚、それぞれの回路に供給されるグランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは、グランド電圧ＧＮＤから変動する可能性がある。それぞれの変動量は、グランド配線５の抵抗、グランド配線５を流れる電流、グランド配線５の配置パターン等に依存する。更に、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは、互いに影響を及ぼし合う。例えば、内部回路３０が動作する場合、内部回路３０と外部グランド端子３との間のグランド配線５には電流が流れ、それにより、グランド電圧ＧＮＤ＿Ｃが上昇する。このとき、グランド配線５につながる内部電圧生成回路２０に供給されるグランド電圧ＧＮＤ＿ＲＧも同時に上昇する。このようなグランド電圧ＧＮＤ＿ＲＧの変動は、生成される内部電圧ＶＤＬの変動を招く。
【００１８】
そのようなグランド電圧ＧＮＤ＿ＲＧの変動による影響を抑制するために、本実施の形態によれば、内部電圧生成回路２０の特性が、内部回路の３０の動作状態に応じて切り換えられる。内部回路３０の動作状態は、例えば制御信号ＡＣＴによって切り換えられる。制御信号ＡＣＴが活性化された場合、内部回路３０はアクティブ状態になり、回路動作を行う。一方、制御信号ＡＣＴが非活性化された場合、内部回路３０はスリープ状態になり、回路動作を停止する。そのような制御信号ＡＣＴを生成するのが、制御回路４０である。制御回路４０は、半導体装置１の外部に設けられていてもよい。制御回路４０は、制御信号ＡＣＴを、内部回路３０だけでなく、内部電圧生成回路２０にも供給する。後に詳しく説明されるように、内部電圧生成回路２０の特性は、その制御信号ＡＣＴに応じて切り換えられる。
【００１９】
２．内部電圧生成回路
図３は、本実施の形態に係る内部電圧生成回路２０の構成を示している。内部電圧生成回路２０は、第１抵抗部２１、第２抵抗部２２、差動回路部２３、スイッチ部２４、出力端子ＯＵＴ、グランド端子ＴＧ、及び中間ノードＮＡを備えている。
【００２０】
出力端子ＯＵＴは、Ｐ型ＭＯＳトランジスタＭＰ１３を介して電源配線に接続されている。この出力端子ＯＵＴからは、内部電圧生成回路２０によって生成される内部電圧ＶＤＬが出力される。グランド端子ＴＧは、上述のグランド配線５に接続されている。このグランド端子ＴＧには、グランド電圧ＧＮＤ＿ＲＧが印加される。
【００２１】
第１抵抗部２１は、出力端子ＯＵＴと中間ノードＮＡとの間に接続されている。第１抵抗部２１の抵抗値は“Ｒ１”である。第２抵抗部２２は、中間ノードＮＡとグランド端子ＴＧとの間に接続されている。第２抵抗部の抵抗値は“Ｒ２”である。内部電圧ＶＤＬとグランド電圧ＧＮＤ＿ＲＧとの間の電圧差は、第１抵抗部２１と第２抵抗部２２によって分圧される。
【００２２】
差動回路部２３は、中間ノードＮＡに接続されている。差動回路部２３は、基準電圧発生回路１０から基準電圧ＶＲＥＦを受け取り、中間ノードＮＡの電圧を基準電圧ＶＲＥＦに応じた値に制御する。中間ノードＮＡの電圧は、以下「内部基準電圧ＶＭＯＮ」と参照される。内部基準電圧ＶＭＯＮは、基準電圧ＶＲＥＦに依存する。
【００２３】
例えば、差動回路部２３は、図３に示されるようなカレントミラー回路の構成を有している。具体的には、差動回路部２３は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、及びＭＮ１３を備えている。ＰＭＯＳトランジスタＭＰ１１のソース及びドレインは、電源配線及びノードＮ１にそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ１２のソース及びドレインは、電源配線及びノードＮ２にそれぞれ接続されている。ノードＮ２は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートに接続されている。ノードＮ１は、ＰＭＯＳトランジスタＭＰ１３のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１１のソース及びドレインは、ノードＮ３及びノードＮ１にそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１２のソース及びドレインは、ノードＮ３及びノードＮ２にそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１３のソース及びドレインは、グランド端子ＴＧ及びノードＮ３にそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートには、基準電圧ＶＲＥＦが印加される。ＮＭＯＳトランジスタＭＮ１２のゲートは、中間ノードＮＡに接続されている。ＮＭＯＳトランジスタＭＮ１３のゲートには、差動回路部２３の動作を制御するための電圧ＶＮＧが印加される。
【００２４】
このようなカレントミラー回路構成により、中間ノードＮＡの内部基準電圧ＶＭＯＮは、基準電圧ＶＲＥＦに応じた値に制御される。例えば、ミラー比が１：１の場合、内部基準電圧ＶＭＯＮは、基準電圧ＶＲＥＦと等しくなるように制御される（ＶＭＯＮ＝ＶＲＥＦ）。この内部基準電圧ＶＭＯＮを用いて、出力端子ＯＵＴから出力される内部電圧ＶＤＬは、次の式（１）で表される。
【００２５】
式（１）：
ＶＤＬ＝ＶＭＯＮ＋Ｒ１／Ｒ２（ＶＭＯＮ−ＧＮＤ＿ＲＧ）
＝ＶＭＯＮ＋α（ＶＭＯＮ−ＧＮＤ＿ＲＧ）
【００２６】
パラメータαは、第１抵抗部２１の抵抗値Ｒ１と第２抵抗部２２の抵抗値Ｒ２との比率Ｒ１／Ｒ２である（α＝Ｒ１／Ｒ２）。本実施の形態によれば、制御信号ＡＣＴに応じてこの比率αが切り換えられる。具体的には、スイッチ部２４が制御信号ＡＣＴを受け取り、その制御信号ＡＣＴに応じて比率αを切り換える。
【００２７】
図４は、本実施の形態に係る半導体装置１の動作を示すタイミングチャートである。図４には、制御信号ＡＣＴ、内部回路３０の動作状態、及び比率α（Ｒ１／Ｒ２）が示されている。時刻Ｔ１より前の期間、制御信号ＡＣＴは非活性化されており、Ｌレベルである。この場合、内部回路３０はスリープ状態であり、回路動作を停止している。また、スイッチ部２４は、比率αを、第１の比率α１に設定する。時刻Ｔ１において、制御信号ＡＣＴは活性化され、Ｈレベルになる。この場合、内部回路３０はアクティブ状態になり、回路動作を開始する。また、スイッチ部２４は、比率αを、第１の比率α１より大きい第２の比率α２（＞α１）に設定する。時刻Ｔ２において、制御信号ＡＣＴは非活性化され、比率αは、第２の比率α２から第１の比率α１に戻る。
【００２８】
このように、本実施の形態によれば、スイッチ部２４は、内部回路３０が動作する時の比率α（＝α２）を、内部回路３０が動作を停止している時の比率α（＝α１）よりも大きくする。これによる効果は、次の通りである。
【００２９】
内部回路３０が動作する場合、内部回路３０と外部グランド端子３との間のグランド配線５には電流が流れ、それにより、グランド電圧ＧＮＤ＿Ｃが上昇する。このとき、グランド配線５につながる内部電圧生成回路２０に供給されるグランド電圧ＧＮＤ＿ＲＧも同時に上昇する。上記式（１）で示されるように、グランド電圧ＧＮＤ＿ＲＧの上昇は、内部電圧ＶＤＬを低下させる方向に働く。その一方で、内部回路３０が動作する時の比率α（＝α２）は、内部回路３０が動作を停止している時の比率α（＝α１）よりも大きくなる。これは、内部電圧ＶＤＬを増加させる方向に働く。すなわち、グランド電圧ＧＮＤ＿ＲＧの上昇による内部電圧ＶＤＬへの影響が、比率αの切り換えによって相殺される。このように、本実施の形態によれば、グランド電圧ＧＮＤ＿ＲＧの変動による影響が抑制される。
【００３０】
３．様々な実施の形態
３−１．第１の実施の形態
図５は、第１の実施の形態における内部電圧生成回路２０の構成を示す回路図である。上述の説明と重複する説明は適宜省略される。
【００３１】
第１抵抗部２１は、抵抗素子２１Ａを含んでいる。抵抗素子２１Ａは、出力端子ＯＵＴと中間ノードＮＡとの間に接続されている。抵抗素子２１Ａの抵抗値は“Ｒ１Ａ”である。第１抵抗部２１の抵抗値Ｒ１は、抵抗素子２１Ａの抵抗値Ｒ１Ａと等しい。
【００３２】
第２抵抗部２２は、抵抗素子２２Ａ、２２Ｂ、及びＮＭＯＳトランジスタＭＮ２２を含んでいる。抵抗素子２２Ａ、２２Ｂの抵抗値は、それぞれ“Ｒ２Ａ”、“Ｒ２Ｂ”である。抵抗素子２２Ａは、中間ノードＮＡとノードＮＢとの間に接続されている。抵抗素子２２Ｂは、ノードＮＢとグランド端子ＴＧとの間に接続されている。ＮＭＯＳトランジスタＭＮ２２のソース及びドレインは、グランド端子ＴＧ及びノードＮＢにそれぞれ接続されている。すなわち、抵抗素子２２ＢとＮＭＯＳトランジスタＭＮ２２とは、ノードＮＢとグランド端子ＴＧとの間に並列に接続されている。
【００３３】
ＮＭＯＳトランジスタＭＮ２２のゲートには、上述の制御信号ＡＣＴが供給される。制御信号ＡＣＴがＬレベルの場合、ＮＭＯＳトランジスタＭＮ２２はＯＦＦする。この場合、第２抵抗部２２の抵抗値Ｒ２は、第１の抵抗値＝“Ｒ２Ａ＋Ｒ２Ｂ”に設定される。その結果、第１の比率α１は“Ｒ１Ａ／（Ｒ２Ａ＋Ｒ２Ｂ）”となる。一方、制御信号ＡＣＴがＨレベルの場合、ＮＭＯＳトランジスタＭＮ２２はＯＮする。この場合、ＮＭＯＳトランジスタＭＮ２２のＯＮ抵抗が並列に加わるため、第２抵抗部２２の抵抗値Ｒ２は、上記第１の抵抗値よりも低い第２の抵抗値に設定される。その結果、第２の比率α２は、第１の比率α１よりも大きくなる。このように、制御信号ＡＣＴに応じてＮＭＯＳトランジスタＭＮ２２がＯＮ／ＯＦＦすることにより、第２抵抗部２２の抵抗値Ｒ２、すなわち、比率α（＝Ｒ１／Ｒ２）が切り換わる。つまり、ＮＭＯＳトランジスタＭＮ２２が、上述のスイッチ部２４に相当する。
【００３４】
図６は、各抵抗値の設定例を示している。抵抗素子２１Ａの抵抗値Ｒ１Ａ、つまり、第１抵抗部２１の抵抗値Ｒ１は、２Ｋ−Ｏｈｍである。抵抗素子２２Ａの抵抗値Ｒ２Ａは、９Ｋ−Ｏｈｍである。抵抗素子２２Ｂの抵抗値Ｒ２Ｂは、１Ｋ−Ｏｈｍである。ＮＭＯＳトランジスタＭＮ２２のＯＮ抵抗Ｒは、１Ｋ−Ｏｈｍである。制御信号ＡＣＴがＬレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、１０Ｋ−Ｏｈｍ（第１の抵抗値）である。制御信号ＡＣＴがＨレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、９．５Ｋ−Ｏｈｍ（第２の抵抗値）である。
【００３５】
図７は、図６の設定例の場合の電圧変動を示している。本例において、基準電圧ＶＲＥＦと内部基準電圧ＶＭＯＮは等しく、共に１．０Ｖであるとする。また、制御信号ＡＣＴがＬレベルであり、内部回路３０がスリープ状態にある時、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは全て０Ｖであるとする。この時、上記式（１）より、内部電圧ＶＤＬは１．２Ｖとなる。
【００３６】
時刻Ｔ１からＴ２までの期間、制御信号ＡＣＴはＨレベルであり、内部回路３０はアクティブ状態になる。この期間、グランド電圧ＧＮＤ＿ＲＧ及びＧＮＤ＿Ｃが０．０５Ｖに上昇するとする。但し、グランド電圧ＧＮＤ＿ＲＥＦは０Ｖのままであり、基準電圧ＶＲＥＦ及び内部基準電圧ＶＭＯＮは１．０Ｖのままであるとする。これは、外部グランド端子３と基準電圧発生回路１０との間のグランド配線５の抵抗値が低く、外部グランド端子３と内部電圧生成回路２０及び内部回路３０との間のグランド配線５の抵抗値が高い場合に相当する。時刻Ｔ１からＴ２までの期間、グランド電圧ＧＮＤ＿ＲＧが０．０５Ｖに上昇するが、第２抵抗部２２の抵抗値Ｒ２は９．５Ｋ−Ｏｈｍに切り換えられる。上記式（１）によれば、この場合でも、１．２Ｖの内部電圧ＶＤＬが得られることが分かる。すなわち、内部電圧ＶＤＬの低下が防止されている。グランド電圧ＧＮＤ＿ＲＧが変動しても、内部電圧生成回路２０は、安定した内部電圧ＶＤＬを供給することができる。
【００３７】
図８は、比較例を示している。比較例において、第２抵抗部２２の抵抗値Ｒ２は、切り換えられることなく、１０Ｋ−Ｏｈｍに固定されているとする。この場合、時刻Ｔ１からＴ２までの期間、内部電圧ＶＤＬは１．１９Ｖに低下してしまう。本実施の形態によれば、このような内部電圧ＶＤＬの低下が防止される。
【００３８】
３−２．第２の実施の形態
第２の実施の形態では、第１の実施の形態と比較して、各抵抗値の設定値が異なる。回路構成は第１の実施の形態と同じであり、重複する説明は適宜省略される。
【００３９】
図９は、第２の実施の形態における各抵抗値の設定例を示している。抵抗素子２１Ａの抵抗値Ｒ１Ａ、つまり、第１抵抗部２１の抵抗値Ｒ１は、２Ｋ−Ｏｈｍである。抵抗素子２２Ａの抵抗値Ｒ２Ａは、６Ｋ−Ｏｈｍである。抵抗素子２２Ｂの抵抗値Ｒ２Ｂは、４Ｋ−Ｏｈｍである。ＮＭＯＳトランジスタＭＮ２２のＯＮ抵抗Ｒは、２．５Ｋ−Ｏｈｍである。制御信号ＡＣＴがＬレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、１０Ｋ−Ｏｈｍ（第１の抵抗値）である。制御信号ＡＣＴがＨレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、約７．５Ｋ−Ｏｈｍ（第２の抵抗値）である。
【００４０】
図１０は、図９の設定例の場合の電圧変動を示している。制御信号ＡＣＴがＬレベルの場合は、第１の実施の形態と同じであり、内部電圧ＶＤＬは１．２Ｖとなる。この時、内部回路３０における実効的な動作電圧（＝ＶＤＬ−ＧＮＤ＿Ｃ）も１．２Ｖである。一方、時刻Ｔ１からＴ２までの期間、上記式（１）によれば、内部電圧ＶＤＬは約１．２５Ｖとなる。この時、内部回路３０における実効的な動作電圧（＝ＶＤＬ−ＧＮＤ＿Ｃ）は、１．２Ｖ（＝１．２５−０．０５）となる。すなわち、本実施の形態では、内部電圧ＶＤＬの低下が防止されると共に、内部回路３０における実効的な動作電圧の変動が抑制される。
【００４１】
３−３．第３の実施の形態
図１１は、第３の実施の形態における内部電圧生成回路２０の構成を示す回路図である。第１の実施の形態と重複する説明は適宜省略される。
【００４２】
本実施の形態において、第２抵抗部２２は、抵抗素子２２Ａ及びＮＭＯＳトランジスタＭＮ２２を含んでいる。抵抗素子２２Ａは、中間ノードＮＡとノードＮＢとの間に接続されている。ＮＭＯＳトランジスタＭＮ２２のソース及びドレインは、グランド端子ＴＧ及びノードＮＢにそれぞれ接続されている。すなわち、抵抗素子２２ＡとＮＭＯＳトランジスタＭＮ２２は、中間ノードＮＡとグランド端子ＴＧとの間に直列に接続されている。
【００４３】
ＮＭＯＳトランジスタＭＮ２２のゲートには、上述の制御信号ＡＣＴが供給される。制御信号ＡＣＴがＬレベルの場合、ＮＭＯＳトランジスタＭＮ２２はＯＦＦする。この場合、第２抵抗部２２の抵抗値Ｒ２は非常に大きい値（第１の抵抗値）に設定される。その結果、第１の比率α１はほぼ０となり、内部電圧ＶＤＬは内部基準電圧ＶＭＯＮとほぼ等しくなる。一方、制御信号ＡＣＴがＨレベルの場合、ＮＭＯＳトランジスタＭＮ２２はＯＮする。この場合、第２抵抗部２２の抵抗値Ｒ２は、上記第１の抵抗値よりも低い第２の抵抗値に設定される。その結果、第２の比率α２は、第１の比率α１よりも大きくなる。このように、制御信号ＡＣＴに応じてＮＭＯＳトランジスタＭＮ２２がＯＮ／ＯＦＦすることにより、第２抵抗部２２の抵抗値Ｒ２、すなわち、比率α（＝Ｒ１／Ｒ２）が切り換わる。つまり、ＮＭＯＳトランジスタＭＮ２２が、上述のスイッチ部２４に相当する。
【００４４】
図１２は、各抵抗値の設定例を示している。抵抗素子２１Ａの抵抗値Ｒ１Ａ、つまり、第１抵抗部２１の抵抗値Ｒ１は、０．５Ｋ−Ｏｈｍである。制御信号ＡＣＴがＬレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、非常に大きい値（第１の抵抗値）である。制御信号ＡＣＴがＨレベルの場合、第２抵抗部２２の抵抗値Ｒ２は、１１．５Ｋ−Ｏｈｍ（第２の抵抗値）である。
【００４５】
図１３は、図１２の設定例の場合の電圧変動を示している。本例において、基準電圧ＶＲＥＦと内部基準電圧ＶＭＯＮは等しく、共に１．２Ｖであるとする。また、制御信号ＡＣＴがＬレベルであり、内部回路３０がスリープ状態にある時、グランド電圧ＧＮＤ＿ＲＥＦ、ＧＮＤ＿ＲＧ、及びＧＮＤ＿Ｃは全て０Ｖであるとする。この時、内部電圧ＶＤＬは１．２Ｖであり、内部回路３０における実効的な動作電圧（＝ＶＤＬ−ＧＮＤ＿Ｃ）も１．２Ｖである。
【００４６】
時刻Ｔ１からＴ２までの期間、制御信号ＡＣＴはＨレベルであり、内部回路３０はアクティブ状態になる。この期間、グランド電圧ＧＮＤ＿ＲＧ及びＧＮＤ＿Ｃが０．０５Ｖに上昇するとする。但し、グランド電圧ＧＮＤ＿ＲＥＦは０Ｖのままであり、基準電圧ＶＲＥＦ及び内部基準電圧ＶＭＯＮは１．２Ｖのままであるとする。この場合、上記式（１）によれば、内部電圧ＶＤＬは１．２５Ｖとなる。また、内部回路３０における実効的な動作電圧（＝ＶＤＬ−ＧＮＤ＿Ｃ）は、１．２Ｖ（＝１．２５−０．０５）となる。すなわち、本実施の形態では、内部電圧ＶＤＬの低下が防止されると共に、内部回路３０における実効的な動作電圧の変動が抑制される。
【００４７】
３−４．第４の実施の形態
図１４は、第４の実施の形態を示している。第１の実施の形態と重複する説明は適宜省略される。
【００４８】
図１４に示されるように、第２抵抗部２２は、抵抗素子２２Ａ、２２Ｂ、２２Ｃ、ＮＭＯＳトランジスタＭＮ２２Ａ、及びＭＮ２２Ｂを含んでいる。抵抗素子２２Ａは、中間ノードＮＡとノードＮＢとの間に接続されている。抵抗素子２２Ｂは、ノードＮＢとノードＮＣとの間に接続されている。抵抗素子２２Ｃは、ノードＮＣとグランド端子ＴＧとの間に接続されている。ＮＭＯＳトランジスタＭＮ２２Ａのソース及びドレインは、グランド端子ＴＧ及びノードＮＢにそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ２２Ｂのソース及びドレインは、グランド端子ＴＧ及びノードＮＣにそれぞれ接続されている。
【００４９】
本実施の形態では、ＮＭＯＳトランジスタＭＮ２２Ａ及びＭＮ２２Ｂが、上述のスイッチ部２４に相当する。ＮＭＯＳトランジスタＭＮ２２Ａのゲートには、第１制御信号ＡＣＴ＿Ａが供給される。ＮＭＯＳトランジスタＭＮ２２Ｂのゲートには、第２制御信号ＡＣＴ＿Ｂが供給される。第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂは、制御信号ＡＣＴに依存しており、制御回路４０によって生成される。
【００５０】
制御信号ＡＣＴがＬレベルの場合、第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂは共にＬレベルである。この場合、ＮＭＯＳトランジスタＭＮ２２Ａ及びＭＮ２２ＢはＯＦＦし、第２抵抗部２２の抵抗値Ｒ２は、第１の抵抗値に設定される。比率αは、第１の比率α１である。
【００５１】
制御信号ＡＣＴがＨレベルの場合、第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂのうち少なくとも一方がＨレベルになる。この場合、ＮＭＯＳトランジスタＭＮ２２Ａ及びＭＮ２２Ｂのうち少なくとも一方がＯＮする。その結果、第２抵抗部２２の抵抗値Ｒ２は、上記第１の抵抗値よりも低い第２の抵抗値に設定される。また、比率αは、第１の比率α１より大きい第２の比率α２となる。
【００５２】
ここで、第１制御信号ＡＣＴ＿Ａと第２制御信号ＡＣＴ＿Ｂの組み合わせによって、第２の比率α２として複数のパターンが可能であることに留意されたい。第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂに応じて、第２の比率α２は、複数のパターンのうちいずれか１つに設定される。すなわち、第２の比率α２は多段階に調整可能である。これにより、内部電圧ＶＤＬをより柔軟に制御することが可能となる。例えば、制御回路４０は、内部回路３０の動作時の消費電流を検出し、その消費電流が大きくなるにつれて第２の比率α２がより大きくなるように、第１制御信号ＡＣＴ＿Ａ及び第２制御信号ＡＣＴ＿Ｂのレベルを設定する。
【００５３】
３−５．第５の実施の形態
図１５に示されるように、複数の内部回路３０＿１、３０＿２のそれぞれに対して複数の内部電圧生成回路２０＿１、２０＿２が設けられてもよい。内部電圧生成回路２０＿１、２０＿２、内部回路３０＿１、３０＿２に供給されるグランド電圧は、それぞれ、ＧＮＤ＿ＲＧ１、ＧＮＤ＿ＲＧ２、ＧＮＤ＿Ｃ１、ＧＮＤ＿Ｃ２で表されている。内部電圧生成回路２０＿１は、内部電圧ＶＤＬ１を生成し、その内部電圧ＶＤＬ１を内部回路３０＿１に供給する。内部電圧生成回路２０＿２は、内部電圧ＶＤＬ２を生成し、その内部電圧ＶＤＬ２を内部回路３０＿２に供給する。
【００５４】
図１６は、本実施の形態に係る半導体装置１の動作を示すタイミングチャートである。内部回路３０＿１が動作する時、制御信号ＡＣＴ１が活性化される。内部電圧生成回路２０＿１は、その制御信号ＡＣＴ１に応じて、既出の実施の形態と同様に動作する。その結果、グランド電圧ＧＮＤ＿ＲＧ１の変動による影響が抑制される。内部回路３０＿２が動作する時、制御信号ＡＣＴ２が活性化される。内部電圧生成回路２０＿２は、その制御信号ＡＣＴ２に応じて、既出の実施の形態と同様に動作する。その結果、グランド電圧ＧＮＤ＿ＲＧ２の変動による影響が抑制される。
【００５５】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００５６】
１ 半導体装置
２ 外部電源端子
３ 外部グランド端子
５ グランド配線
１０ 基準電圧発生回路
２０ 内部電圧生成回路
２１ 第１抵抗部
２２ 第２抵抗部
２３ 差動回路部
２４ スイッチ部
３０ 内部回路
４０ 制御回路
ＡＣＴ 制御信号
ＶＤＤ 電源電圧
ＶＤＬ 内部電圧
ＶＲＥＦ 基準電圧
ＶＭＯＮ 内部基準電圧
ＧＮＤ グランド電圧
ＯＵＴ 出力端子
ＴＧ グランド端子
ＮＡ 中間ノード
【特許請求の範囲】
【請求項１】
内部電圧を生成する内部電圧生成回路と、
前記内部電圧に基づいて動作する内部回路と
を備え、
前記内部電圧生成回路及び前記内部回路は、グランド配線を介してグランドに接続され、
前記内部電圧生成回路は、
前記内部電圧が出力される出力端子と、
前記グランド配線に接続されるグランド端子と、
電圧が基準電圧に応じた値に制御される中間ノードと、
前記出力端子と前記中間ノードとの間に接続された第１抵抗部と、
前記中間ノードと前記グランド端子との間に接続された第２抵抗部と、
前記第１抵抗部の抵抗値Ｒ１と前記第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるスイッチ部と
を備え、
前記スイッチ部は、前記内部回路が動作する時の前記比率を、前記内部回路が動作を停止している時の前記比率よりも大きくする
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記スイッチ部は、前記内部回路が動作する時に活性化される制御信号を受け取り、
前記制御信号が非活性化されている場合、前記スイッチ部は、前記比率を第１の比率に設定し、
前記制御信号が活性化された場合、前記スイッチ部は、前記比率を前記第１の比率よりも大きい第２の比率に設定する
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記制御信号を生成し、前記制御信号を前記内部回路及び前記内部電圧生成回路に供給する制御回路
を更に備え、
前記制御信号が活性化された場合、前記内部回路はアクティブ状態になり、
前記制御信号が非活性化された場合、前記内部回路はスリープ状態になる
半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置であって、
前記制御信号が非活性化された場合、前記スイッチ部は、前記第２抵抗部の抵抗値Ｒ２を第１の抵抗値に設定し、
前記制御信号が活性化された場合、前記スイッチ部は、前記第２抵抗部の抵抗値Ｒ２を前記第１の抵抗値より低い第２の抵抗値に設定する
半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第２抵抗部は、前記中間ノードと前記グランド端子との間に並列に接続されたトランジスタ及び抵抗素子を含み、
前記トランジスタは、前記スイッチ部であり、
前記トランジスタのゲートには前記制御信号が供給され、
前記制御信号が非活性化された場合、前記トランジスタはＯＦＦし、
前記制御信号が活性化された場合、前記トランジスタはＯＮする
半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記第２抵抗部は、前記中間ノードと前記グランド端子との間に直列に接続されたトランジスタ及び抵抗素子を含み、
前記トランジスタは、前記スイッチ部であり、
前記トランジスタのゲートには前記制御信号が供給され、
前記制御信号が非活性化された場合、前記トランジスタはＯＦＦし、
前記制御信号が活性化された場合、前記トランジスタはＯＮする
半導体装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体装置であって、
前記スイッチ部は、前記内部回路が動作する時の前記比率を、前記内部回路が動作を停止している時の前記比率よりも大きい複数のパターンのうち１つに設定する
半導体装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体装置であって、
前記内部電圧生成回路は、前記中間ノードに接続された差動回路部を更に備え、
前記差動回路部は、前記基準電圧を受け取り、前記中間ノードの電圧を前記基準電圧に応じた値に制御する
半導体装置。
【請求項９】
半導体装置の制御方法であって、
前記半導体装置は、
内部電圧を生成する内部電圧生成回路と、
前記内部電圧に基づいて動作する内部回路と
を備え、
前記内部電圧生成回路及び前記内部回路は、グランド配線を介してグランドに接続され、
前記内部電圧生成回路は、
前記内部電圧が出力される出力端子と、
前記グランド配線に接続されるグランド端子と、
電圧が基準電圧に応じた値に制御される中間ノードと、
前記出力端子と前記中間ノードとの間に接続された第１抵抗部と、
前記中間ノードと前記グランド端子との間に接続された第２抵抗部と
を備え、
前記制御方法は、
前記内部回路の動作状態を切り換えるステップと、
前記動作状態に応じて、前記第１抵抗部の抵抗値Ｒ１と前記第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるステップと
を含み、
前記内部回路が動作している時の前記比率は、前記内部回路が動作を停止している時の前記比率よりも大きい
半導体装置の制御方法。
【請求項１】
内部電圧を生成する内部電圧生成回路と、
前記内部電圧に基づいて動作する内部回路と
を備え、
前記内部電圧生成回路及び前記内部回路は、グランド配線を介してグランドに接続され、
前記内部電圧生成回路は、
前記内部電圧が出力される出力端子と、
前記グランド配線に接続されるグランド端子と、
電圧が基準電圧に応じた値に制御される中間ノードと、
前記出力端子と前記中間ノードとの間に接続された第１抵抗部と、
前記中間ノードと前記グランド端子との間に接続された第２抵抗部と、
前記第１抵抗部の抵抗値Ｒ１と前記第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるスイッチ部と
を備え、
前記スイッチ部は、前記内部回路が動作する時の前記比率を、前記内部回路が動作を停止している時の前記比率よりも大きくする
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記スイッチ部は、前記内部回路が動作する時に活性化される制御信号を受け取り、
前記制御信号が非活性化されている場合、前記スイッチ部は、前記比率を第１の比率に設定し、
前記制御信号が活性化された場合、前記スイッチ部は、前記比率を前記第１の比率よりも大きい第２の比率に設定する
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記制御信号を生成し、前記制御信号を前記内部回路及び前記内部電圧生成回路に供給する制御回路
を更に備え、
前記制御信号が活性化された場合、前記内部回路はアクティブ状態になり、
前記制御信号が非活性化された場合、前記内部回路はスリープ状態になる
半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置であって、
前記制御信号が非活性化された場合、前記スイッチ部は、前記第２抵抗部の抵抗値Ｒ２を第１の抵抗値に設定し、
前記制御信号が活性化された場合、前記スイッチ部は、前記第２抵抗部の抵抗値Ｒ２を前記第１の抵抗値より低い第２の抵抗値に設定する
半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第２抵抗部は、前記中間ノードと前記グランド端子との間に並列に接続されたトランジスタ及び抵抗素子を含み、
前記トランジスタは、前記スイッチ部であり、
前記トランジスタのゲートには前記制御信号が供給され、
前記制御信号が非活性化された場合、前記トランジスタはＯＦＦし、
前記制御信号が活性化された場合、前記トランジスタはＯＮする
半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記第２抵抗部は、前記中間ノードと前記グランド端子との間に直列に接続されたトランジスタ及び抵抗素子を含み、
前記トランジスタは、前記スイッチ部であり、
前記トランジスタのゲートには前記制御信号が供給され、
前記制御信号が非活性化された場合、前記トランジスタはＯＦＦし、
前記制御信号が活性化された場合、前記トランジスタはＯＮする
半導体装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体装置であって、
前記スイッチ部は、前記内部回路が動作する時の前記比率を、前記内部回路が動作を停止している時の前記比率よりも大きい複数のパターンのうち１つに設定する
半導体装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の半導体装置であって、
前記内部電圧生成回路は、前記中間ノードに接続された差動回路部を更に備え、
前記差動回路部は、前記基準電圧を受け取り、前記中間ノードの電圧を前記基準電圧に応じた値に制御する
半導体装置。
【請求項９】
半導体装置の制御方法であって、
前記半導体装置は、
内部電圧を生成する内部電圧生成回路と、
前記内部電圧に基づいて動作する内部回路と
を備え、
前記内部電圧生成回路及び前記内部回路は、グランド配線を介してグランドに接続され、
前記内部電圧生成回路は、
前記内部電圧が出力される出力端子と、
前記グランド配線に接続されるグランド端子と、
電圧が基準電圧に応じた値に制御される中間ノードと、
前記出力端子と前記中間ノードとの間に接続された第１抵抗部と、
前記中間ノードと前記グランド端子との間に接続された第２抵抗部と
を備え、
前記制御方法は、
前記内部回路の動作状態を切り換えるステップと、
前記動作状態に応じて、前記第１抵抗部の抵抗値Ｒ１と前記第２抵抗部の抵抗値Ｒ２の比率Ｒ１／Ｒ２を切り換えるステップと
を含み、
前記内部回路が動作している時の前記比率は、前記内部回路が動作を停止している時の前記比率よりも大きい
半導体装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１４１７５９（Ｐ２０１１−１４１７５９Ａ）
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願番号】特願２０１０−２２０１（Ｐ２０１０−２２０１）
【出願日】平成２２年１月７日（２０１０．１．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願日】平成２２年１月７日（２０１０．１．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]