半導体装置及びその製造方法
【課題】ビット線絶縁膜の形成後に該ビット線拡散層を大きく拡散させることなく、接続部の面積を十分に確保し該接続部における拡散層抵抗の増大を抑制して、メモリセルの微細化を図れるようにする。
【解決手段】半導体装置は、半導体基板１の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層２と、各ビット線拡散層２の上にそれぞれ形成された複数のビット線絶縁膜３と、各ビット線拡散層２同士の間に形成された複数のゲート絶縁膜１０と、各ビット線絶縁膜３及び各ゲート絶縁膜１０と交差する複数のワード線４とを有している。各ゲート絶縁膜１０と各ワード線４との交差部にメモリセルが形成され、半導体基板１の上部には、各ビット線拡散層２とそれぞれ電気的に接続された接続部６ａを有する複数の接続拡散層６が形成されており、半導体基板１における各接続部６ａの上面は、各接続拡散層６の上面よりも低い。
【解決手段】半導体装置は、半導体基板１の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層２と、各ビット線拡散層２の上にそれぞれ形成された複数のビット線絶縁膜３と、各ビット線拡散層２同士の間に形成された複数のゲート絶縁膜１０と、各ビット線絶縁膜３及び各ゲート絶縁膜１０と交差する複数のワード線４とを有している。各ゲート絶縁膜１０と各ワード線４との交差部にメモリセルが形成され、半導体基板１の上部には、各ビット線拡散層２とそれぞれ電気的に接続された接続部６ａを有する複数の接続拡散層６が形成されており、半導体基板１における各接続部６ａの上面は、各接続拡散層６の上面よりも低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板に設けた拡散層をビット線に用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ワード線とビット線とが絶縁膜を介して交差し、該交差部にメモリセルが構成される半導体装置は、メモリセルアレイの面積を小さくできるため、半導体装置の微細化が進むにつれて重要性を増してきている。
【０００３】
以下、上記の構造を備えた従来の半導体装置及びその製造方法について、図１０（ａ）〜図１０（ｃ）を参照しながら説明する（例えば、特許文献１を参照。）。
【０００４】
まず、図１０（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１０１の上部に行方向に形成された複数のビット線拡散層１０２と、各ビット線拡散層１０２ごとにその上に形成されたビット線絶縁膜１０３と、半導体基板１０１上における互いに隣接する各ビット線拡散層１０２同士の間に形成された複数のゲート絶縁膜（図示せず）と、それぞれが各ビット線絶縁膜１０３及び各ゲート絶縁膜の上に列方向に形成され、各ビット線拡散層１０２と交差する複数のワード線１０４とを形成する。ここでは、図の紙面に平行な方向を行方向とし、紙面に垂直な方向を列方向としている。また、各ビット線絶縁膜１０３の端部においては、各ビット線拡散層１０２が熱拡散することにより、各ビット線絶縁膜１０３の端部の外側にまで広がって形成される。
【０００５】
次に、図１０（ｂ）に示すように、各ビット線拡散層１０２の端部を含むように、例えば他の回路と各ビット線１０２とを電気的に接続するための複数の接続拡散層１０５を、ビット線拡散層１０２と同一の導電型を示すドーパントを用いたイオン注入法により形成する。これにより、各ビット線拡散層１０２と接続される重畳接続部１０５ａが形成される。
【０００６】
次に、図１０（ｃ）に示すように、各ワード線１０４、各重畳接続部１０５ａ及び接続拡散層１０５の上部にそれぞれシリサイド層１０６を形成する。
【特許文献１】特開２００２−０５０７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の半導体装置及びその製造方法は、重畳接続部１０５ａにおける拡散層抵抗を低減するためには、該重畳接続部１０５ａの面積（平面積）を大きくする必要があり、このためには、各ビット線拡散層１０２の上にビット線絶縁膜１０３をそれぞれ形成した後、各ビット線拡散層１０２を大きく熱拡散する必要がある。このように、各ビット線拡散層１０２を大きく拡散する熱処理を行なうと、メモリセル内の拡散層が必要以上に広がってしまうことから、微細化が困難になるという問題がある。
【０００８】
本発明は、前記従来の問題に鑑み、ビット線絶縁膜の形成後に該ビット線拡散層を大きく拡散させることなく、接続部（重畳接続部）の面積を十分に確保し、該接続部における拡散層抵抗の増大を抑制しながら、メモリセルの微細化を図れるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は、半導体装置をビット線拡散層の上に形成されるビット線絶縁膜における接続拡散層と隣接する側の端部を除去する構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、半導体領域上における互いに隣接する各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、半導体領域の上にそれぞれ列方向に形成され且つ各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、各ゲート絶縁膜と各ワード線との交差部にメモリセルが形成される半導体装置を対象とし、半導体領域の上部には、各ビット線拡散層とそれぞれ電気的に接続された接続部を有する複数の接続拡散層が形成されており、半導体領域における各接続部の上面は各接続拡散層の上面よりも低いことを特徴とする。
【００１１】
本発明の半導体装置によると、半導体領域の上部には、各ビット線拡散層とそれぞれ電気的に接続された接続部を有する複数の接続拡散層が形成されており、半導体領域における各接続部の上面は各接続拡散層の上面よりも低い。すなわち、各ビット線拡散層の上に形成されるビット線絶縁膜における接続拡散層との接続部の上側部分が除去されている。これにより、各接続拡散層の接続部と各ビット線拡散層の端部との接続面積を熱拡散を用いることなく大きくすることができる。これにより、ビット線拡散層を大きく拡散させることなく接続部の面積が十分に確保されて、該接続部の拡散層抵抗の増大を抑制できるため、メモリセルを微細化することができる。
【００１２】
本発明の半導体装置において、各接続部は、各接続拡散層の端部と各ビット線拡散層の端部とが互いに重なることによって形成されていることが好ましい。
【００１３】
本発明の半導体装置において、各接続拡散層の少なくとも一部及び各接続部の少なくとも一部には金属シリサイド層が形成されており、金属シリサイド層における各接続部の上側の面は、各接続拡散層の上側の面よりも低いことが好ましい。
【００１４】
本発明の半導体装置において、接続拡散層の拡散深さは、ビット線拡散層の拡散深さよりも深いことが好ましい。
【００１５】
本発明の半導体装置において、複数のワード線のうち各接続部と隣接するワード線は、動作に寄与しないダミーワード線であり、各接続部は、半導体領域におけるダミーワード線の下方の一部にまで延在していることが好ましい。
【００１６】
この場合に、ダミーワード線の幅は各ワード線の幅よりも大きいことが好ましい。
【００１７】
また、本発明の半導体装置は、接続拡散層の上に形成されたビット線コンタクトをさらに備えていることが好ましい。
【００１８】
本発明に係る半導体装置の製造方法は、半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、半導体領域上における互いに隣接する各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、半導体領域の上にそれぞれ列方向に形成され且つ各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、各ゲート絶縁膜と各ワード線との交差部にメモリセルが形成される半導体装置の製造方法を対象とし、半導体領域の上部に、それぞれ行方向に延びる複数のビット線拡散層を形成する工程（ａ）と、複数のビット線拡散層の上にそれぞれビット線絶縁膜を形成する工程（ｂ）と、半導体領域の上に、各ビット線拡散層及び各ビット線絶縁膜と交差するように列方向に延びる複数のワード線を形成する工程（ｃ）と、各ビット線絶縁膜における一方の端部と該端部と隣接する各ワード線との間の領域であって少なくとも各ビット線拡散層の端部を含む領域を除去することにより、各ビット線拡散層の一方の端部をそれぞれ露出する露出領域を形成する工程（ｄ）と、半導体領域に行方向に延びる複数の拡散層を選択的に形成することにより、各露出領域を含む領域に接続部を形成すると共に、該接続部により各ビット線拡散層と電気的に接続される接続拡散層を形成する工程（ｅ）とを備えていることを特徴とする。
【００１９】
本発明の半導体装置の製造方法によると、各ビット線絶縁膜における一方の端部と該端部と隣接する各ワード線との間の領域であって少なくとも各ビット線拡散層の端部を含む領域を除去することにより、各ビット線拡散層の一方の端部をそれぞれ露出する露出領域を形成し、その後、半導体領域に行方向に延びる複数の拡散層を選択的に形成することにより、各露出領域を含む領域に接続部を形成すると共に、該接続部により各ビット線拡散層と電気的に接続される接続拡散層を形成する。このため、各接続拡散層の接続部と各ビット線拡散層の端部との接続面積を熱拡散を用いることなく大きくすることが可能となる。これにより、ビット線拡散層を熱拡散により大きく拡散させることなく、各接続拡散層の接続部の面積が十分に確保されるため、各接続部の拡散層抵抗の増大を抑制できるので、メモリセルを微細化することができる。
【００２０】
半導体装置の製造方法において、半導体領域はシリコンからなり、工程（ｅ）よりも後に、接続部の少なくとも一部に、接続部を金属によりシリサイド化した金属シリサイド層を形成する工程（ｆ）をさらに備えていることが好ましい。
【００２１】
半導体装置の製造方法は、工程（ｅ）において、接続拡散層の拡散深さをビット線拡散層の拡散深さよりも深くなるように形成することが好ましい。
【００２２】
半導体装置の製造方法は、工程（ｃ）において、複数のワード線のうち各接続部が形成される領域と隣接するワード線を動作に寄与しないダミーワード線として形成し、工程（ｅ）において、各接続拡散層を、各接続部がダミーワード線の下方の一部にまで延在するように形成することが好ましい。
【００２３】
半導体装置の製造方法は、工程（ｃ）において、ダミーワード線の幅を各ワード線の幅よりも大きく形成することが好ましい。
【００２４】
半導体装置の製造方法は、工程（ｅ）よりも後に、複数の接続拡散層及び複数のワード線を含む半導体領域の上に層間絶縁膜を形成する工程（ｇ）と、層間絶縁膜に、各接続拡散層と電気的に接続されるビット線コンタクトを形成する工程（ｈ）とをさらに備えていることが好ましい。
【発明の効果】
【００２５】
本発明に係る半導体装置及びその製造方法によると、ビット線拡散層と接続拡散層との互いの接続部を熱拡散によらずに拡大できるため、メモリセルの微細化を容易に実現することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２７】
図１（ａ）〜図１（ｃ）は本発明の第１の実施形態に係る半導体装置であって、図１（ａ）は要部の部分的な平面構成を示し、図１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線における断面構成を示し、図１（ｃ）は図１（ａ）のＩｃ−Ｉｃ線における断面構成を示している。
【００２８】
図１（ａ）〜図１（ｃ）に示すように、第１の実施形態に係る半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板１の主面上に、電荷を蓄積する絶縁膜を含む構成、例えばシリコン窒化膜をシリコン酸化膜の間に挟んだ構成を持ついわゆるＯＮＯ膜であるゲート絶縁膜１０が全面的に形成されている。
【００２９】
ゲート絶縁膜１０には、例えば行方向に延びる複数の開口部１０ａが形成されており、半導体基板１の上部における各開口部１０ａからの露出領域には、ビット線拡散層２がそれぞれ形成されている。また、各ビット線拡散層２の上には、例えば熱酸化法による酸化シリコンからなるビット線絶縁膜３が形成されている。
【００３０】
ゲート絶縁膜１０及び各ビット線拡散層２の上には、多結晶シリコン又はアモルファスシリコンからなる複数のワード線４が、それぞれ各ビット線拡散層２及該ビット線拡散層２同士の間に形成されたゲート絶縁膜１０と交差するように列方向に形成されている。ここで、各ゲート絶縁膜１０における各ワード線４との重なり部分が電荷の蓄積部（メモリセル）となる。また、ゲート絶縁膜１０を挟んで対向する各ビット線拡散層２がソース又はドレインとして機能する。また、図１（ｂ）に示すように、各ワード線４の両側面上には酸化シリコンからなる側壁絶縁膜５が形成されている。
【００３１】
各ビット線絶縁膜３の一方の端部は、ワード線４の外側の側壁絶縁膜５の近傍部分までが除去されている。この各ビット線拡散層２の露出領域を含むように、各接続拡散層６が行方向にそれぞれ形成されており、各ビット線拡散層２の露出領域を含む各接続拡散層６のワード線４側の端部は、各ビット線拡散層２に対して接続部６ａを形成する。
【００３２】
このように、接続拡散層６におけるビット線拡散層２との接続部（重畳接続部）６ａは、ビット線拡散層２を熱拡散した領域でのみ接続部６ａを形成する従来の半導体装置と比べて大きくなる。これにより、ビット線拡散層２を熱拡散により大きく拡散させることなく、接続部６ａの面積を大きくすることができるため、拡散層抵抗の増大を招かずにメモリセルの微細化を実現することができる。
【００３３】
各ビット線拡散層２、接続部６ａを含む各接続拡散層６及び各ワード線４の上部は、それぞれチタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）又はコバルト（Ｃｏ）等によりシリサイド化された金属シリサイド層７が形成されている。
【００３４】
第１の実施形態によると、接続拡散層６のビット線拡散層２との接続部６ａにおいて、ビット線拡散層２の上側に位置するビット線絶縁膜３が除去されて形成されるため、接続部６ａの上面の高さは、接続拡散層６の上面の高さよりも低くなる。従って、金属シリサイド層７が形成された後の状態においても、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６の上側部分の高さよりも低くなる。
【００３５】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００３６】
図２（ａ）〜図２（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面フローを示している。
【００３７】
まず、図示はしていないが、半導体基板１の主面上に全面にわたってＯＮＯ膜であるゲート絶縁膜を形成する。具体的には、熱酸化法により、半導体基板の主面に厚さが５ｎｍ程度の第１のシリコン酸化膜を形成し、続いて、化学的気相堆積（ＣＶＤ）法により、厚さが１５ｎｍ程度のシリコン窒化膜を形成し、続いて、熱酸化法により、厚さが１０ｎｍ程度の第２のシリコン酸化膜を形成する。これにより、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜、すなわちＯＮＯ構造を有するゲート絶縁膜を形成する。
【００３８】
次に、図２（ａ）に示すように、半導体基板１の所定の領域に行方向に延び、拡散深さが５０ｎｍ程度（注入直後）の複数のビット線拡散層２と、各ビット線拡散層２の上にビット線絶縁膜３をそれぞれ形成する。具体的には、リソグラフィ法により、ゲート絶縁膜の上にビット線拡散層２の形成パターンを開口部に持つレジストパターンを形成する。続いて、形成したレジストパターンをマスクとしてゲート絶縁膜をエッチングして除去することにより、ゲート絶縁膜から半導体基板１が露出するビット線拡散層２の形成用の開口パターンを形成する。続いて、ビット線拡散層２の開口パターンを持つレジストパターンをマスクとして、半導体基板１に対して、ｎ型不純物、例えばヒ素（Ａｓ）又は燐（Ｐ）イオンを加速エネルギーが３０ｋｅＶ程度でドーズ量が２．５×１０15／ｃｍ2 程度の注入条件でイオン注入して、半導体基板１の上部に複数のビット線拡散層２を形成する。続いて、レジストパターンを除去した後、熱酸化法により、形成された各ビット線拡散層２の上部にそれぞれ厚さが５０ｎｍ程度のビット線絶縁膜３を形成する。ここで、ビット線絶縁膜３を形成する際の熱処理により、各ビット線拡散層２の端部が熱拡散するため、各ビット線拡散層２はビット線絶縁膜３の端部の外側にも多少広がる。続いて、ＣＶＤ法により、半導体基板１におけるゲート絶縁膜及び各ビット線絶縁膜３の上に厚さが２００ｎｍ程度でｎ型不純物がドープされた多結晶シリコン膜を堆積する、その後、堆積した多結晶シリコン膜に対して、各ビット線拡散層２と交差する列方向にパターニングして、複数のワード線４を形成する。
【００３９】
次に、図２（ｂ）に示すように、ＣＶＤ法により、各ワード線４を覆うように全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜を異方性ドライエッチングによりエッチバックすることにより、各ワード線４の両側面上に酸化シリコンよりなる側壁絶縁膜５を形成する。続いて、各ビット線絶縁膜３における一方の端部と該端部と隣接するワード線４との間の領域であって、各ビット線拡散層２の端部を含む領域を選択的にエッチングして除去することにより、各ビット線拡散層２の一方の端部をそれぞれ露出する露出領域２ａを形成する。なお、各ビット線拡散層２に露出領域２ａを形成する工程は、側壁絶縁膜５を形成する際のエッチバック工程と同時に行なってもよい。但し、この場合には、各ワード線４同士の間は側壁絶縁膜５によって埋め込まれた状態とすることが好ましい。
【００４０】
次に、図２（ｃ）に示すように、半導体基板１における行方向であって、各ビット線拡散層２の露出領域２ａの外側に延びる方向に、例えば周辺回路等の他の回路と電気的な接続を取るための接続拡散層６を選択的に形成する。このときのイオン注入条件は、例えばヒ素（Ａｓ）又は燐（Ｐ）イオンを用い、加速エネルギーが４０ｋｅＶ程度でドーズ量が２．５×１０15／ｃｍ2 程度である。
【００４１】
これにより、各ビット線拡散層２と接続拡散層６との間には、ビット線拡散層２が熱拡散した拡散領域でのみ接続部６ａを形成する従来例と比べて、ビット線絶縁膜３の端部を除去することにより大きく広がった接続部６ａが形成される。この面積が大きいすなわち拡散層抵抗が小さい接続部６ａを介して、ビット線拡散層２と接続拡散層６とが電気的に接続される。
【００４２】
次に、図２（ｄ）に示すように、各ワード線４及び接続部６ａを含む接続拡散層６の上に、真空蒸着法等によりそれぞれチタン（Ｔｉ）等からなる金属膜を堆積し、堆積した金属膜に加熱処理を施すことにより、金属シリサイド層７を形成する。ここで、接続部６ａはビット線絶縁膜３の端部を除去して形成されるため、接続部６ａの上面の高さは接続拡散層６の上面の高さよりも低い。これは、ビット線絶縁膜３を形成する際の熱酸化工程において、図１（ｃ）に示すように、半導体基板１の上部にも酸化が進行するため、ビット線拡散層２とビット線絶縁膜３との界面が半導体基板１の主面よりも低くなることによる。従って、シリサイド化された後においても、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６の上側部分の高さよりも低くなる。
【００４３】
なお、第１の実施形態においては、金属シリサイド層７を各ワード線４及び接続部６ａを含む接続拡散層６の上に形成したが、これら各ワード線４、各接続部６ａ及び各接続拡散層６のうちの少なくとも１つ又はこれらのうちの一部の領域にのみ金属シリサイド層７を形成しても構わない。また、金属シリサイド層７は必ずしも設ける必要はない。
【００４４】
以上説明したように、第１の実施形態に係る半導体装置及びその製造方法によると、各ビット線拡散層２における接続拡散層６側の端部において、ビット線拡散層２の上に設けたビット線絶縁膜３を除去して露出領域２ａを形成し、形成した露出領域２ａを含むように接続拡散層６を形成する。このため、ビット線拡散層２と接続拡散層６との接続部６ａの平面積を熱拡散によらずに拡大することができるので、メモリセルの微細化を容易に実現することができる。
【００４５】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００４６】
図３は本発明の第１の実施形態の第１変形例に係る半導体装置の行方向の断面構成を示している。図３において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４７】
図３に示すように、第１変形例に係る半導体装置は、接続拡散層６Ａの拡散深さがビット線拡散層２の拡散深さよりも深くなるように形成されている。
【００４８】
これにより、接続部６ａの上面と接続拡散層６Ａの端部との距離が大きくなるため、該接続部６ａの上面と接続拡散層６Ａの端部との間におけるリーク電流の発生が抑制されるので、半導体装置の動作をより安定化することが可能となる。
【００４９】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００５０】
図４（ａ）〜図４（ｃ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の工程順の断面フローを示している。
【００５１】
まず、図４（ａ）に示すように、第１の実施形態と同様に、ＣＶＤ法により堆積したシリコン酸化膜を異方性ドライエッチングによりエッチバックすることにより、各ワード線４の両側面上に側壁絶縁膜５を形成する。続いて、各ビット線絶縁膜３における一方の端部と該端部と隣接するワード線４との間の領域であって、各ビット線拡散層２の端部を含む領域を選択的にエッチングして除去することにより、各ビット線拡散層２の一方の端部をそれぞれ露出する露出領域２ａを形成する。なお、本変形例においても、各ビット線拡散層２に露出領域２ａを形成する工程を側壁絶縁膜５を形成する際のエッチバック工程と同時に行なってもよい。但し、この場合には、各ワード線４同士の間は側壁絶縁膜５によって埋め込まれた状態とすることが好ましい。
【００５２】
次に、図４（ｂ）に示すように、半導体基板１における行方向であって、各ビット線拡散層２の露出領域２ａの外側に延びる方向に、例えば周辺回路等と電気的な接続を取るための接続拡散層６Ａを選択的に形成する。このときのイオン注入条件は、例えばヒ素（Ａｓ）又は燐（Ｐ）イオンを用い、加速エネルギーを５０ｋｅＶ程度とし、ドーズ量を２．５×１０15／ｃｍ2 程度とすることにより、接続拡散層６Ａの拡散深さをビット線拡散層２の拡散深さよりも深くする。これにより、各ビット線拡散層２と接続拡散層６Ａとの間に、ビット線拡散層２が熱拡散した拡散領域でのみ接続部６ａを形成する従来例と比べて、ビット線絶縁膜３の端部を除去することにより大きく広がった接続部６ａが形成される。この面積が大きいすなわち拡散層抵抗が小さい接続部６ａを介して、ビット線拡散層２と接続拡散層６Ａとが電気的に接続される。
【００５３】
次に、図４（ｃ）に示すように、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上にそれぞれ金属シリサイド層７を形成する。ここでは、第１の実施形態と同様に、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６Ａの上側部分の高さよりも低くなる。
【００５４】
なお、ここでも、金属シリサイド層７は、各ワード線４、各接続部６ａ及び各接続拡散層６Ａのうちの少なくとも１つ又はこれらのうちの一部の領域にのみ形成しても構わない。また、金属シリサイド層７は設けなくても構わない。
【００５５】
以上説明したように、第１の実施形態の第１変形例によると、第１の実施形態と同様に、接続部６ａの拡散層抵抗を増大することなく、各メモリセルの微細化を実現できる。
【００５６】
その上、第１変形例においては、接続拡散層６Ａの拡散深さをビット線拡散層２の拡散深さよりも深くなるように形成しているため、前述したように、接続部６ａの上面と接続拡散層６Ａの端部との距離を大きくすることができる。このため、接続部６ａの上面と接続拡散層６Ａの端部との間に生じるリーク電流を抑制できるので、半導体装置の動作の安定化を図ることができる。
【００５７】
また、このリーク電流を抑制できるという効果については、接続部６ａの上部に金属シリサイド層７が形成されている場合には、形成された金属シリサイド層７の応力等に起因して半導体基板１との間でリーク電流が生じ易くなるため、特に効果が大きくなる。
【００５８】
なお、接続拡散層６Ａの拡散深さは、ビット線拡散層２の拡散深さの１．１倍から２倍程度が好ましい。
【００５９】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【００６０】
図５は本発明の第１の実施形態の第２変形例に係る半導体装置の行方向の断面構成を示している。図５において、図１及び図３と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６１】
図５に示すように、第２変形例に係る半導体装置は、第１変形例と同様に、拡散深さがビット線拡散層２よりも深い接続拡散層６Ａを有すると共に、さらに接続拡散層６Ａと電気的な接続を取るコンタクト９を有している。
【００６２】
具体的には、半導体基板１上に、金属シリサイド層７、ビット線絶縁膜３及び側壁絶縁膜５を含む全体に例えば酸化シリコンからなる層間絶縁膜８が形成され、該層間絶縁膜８における接続拡散層６Ａの上には、金属シリサイド層７と接続されるタングステンからなるコンタクト（ビット線コンタクト）９が形成されている。コンタクト９は層間絶縁膜８上の配線（図示せず）と電気的に接続される。
【００６３】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００６４】
図６（ａ）及び図６（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の工程順の断面フローを示している。
【００６５】
まず、図６（ａ）に示すように、第１変形例と同様の注入条件で、半導体基板１における行方向であって、各ビット線拡散層２の露出領域２ａの外側に延びる方向に、例えば周辺回路等と電気的な接続を取るための接続拡散層６Ａを選択的に形成する。
【００６６】
次に、図６（ｂ）に示すように、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上にそれぞれ金属シリサイド層７を形成する。従って、ここでは、第１の実施形態及びその第１変形例と同様に、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６Ａの上側部分の高さよりも低くなる。
【００６７】
なお、第２変形例においても、金属シリサイド層７は、各ワード線４、各接続部６ａ及び各接続拡散層６Ａのうちの少なくとも１つ又はこれらのうちの一部の領域にのみ形成しても構わない。また、金属シリサイド層７を設けなくても構わない。
【００６８】
続いて、金属シリサイド層７を形成した後に、例えばＣＶＤ法により、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上に全面にわたって、酸化シリコンからなる層間絶縁膜８を形成する。その後、リソグラフィ法及びドライエッチング法により、層間絶縁膜８に対して接続拡散層６Ａの上の金属シリサイド層７を露出するコンタクトホールを形成する。続いて、ＣＶＤ法又はスパッタ法により、層間絶縁膜８の上にタングステン等の金属膜をコンタクトホールに充填されるように堆積する。その後、例えば化学機械研磨（ＣＭＰ）法により、層間絶縁膜８上に堆積した金属膜を除去することにより、層間絶縁膜８のコンタクトホールに形成されたコンタクト９を得る。
【００６９】
以上説明したように、第１の実施形態の第２変形例によると、第１の実施形態及びその第１変形例と同様の効果を得られる上に、ビット線拡散層２は、接続拡散層６Ａ及びビット線コンタクトとして機能するコンタクト９を介して上層の配線層（図示せず）と電気的に接続することが可能となる。
【００７０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００７１】
図７は本発明の第２の実施形態に係る半導体装置の行方向の断面構成を示している。図７において、図１及び図５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７２】
図７に示すように、第２の実施形態においては、列方向に延びる複数のワード線４のうち接続拡散層６Ａの接続部６ａに隣接するワード線を半導体装置の動作に寄与しないダミーワード線４０としている。
【００７３】
このように、各接続拡散層６Ａの接続部６ａに隣接するワード線４をダミーワード線４０として構成しているため、接続部６ａがビット線拡散層２に沿ってその端部からセルアレイの内側にまで拡散してメモリセルにまで到達し、該メモリセルの特性変動を引き起こすことを防止することが可能となる。
【００７４】
なお、第２の実施形態においては、金属シリサイド層７は、ワード線４、ダミーワード線４０、接続部６ａを含む接続拡散層６Ａの各上部に形成されているが、ダミーワード線４０には、金属シリサイド層７を設けなくても構わない。
【００７５】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００７６】
図８（ａ）〜図８（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面フローを示している。
【００７７】
まず、図８（ａ）に示すように、第１の実施形態と同様に、半導体基板１の主面の全面にＯＮＯ膜であるゲート絶縁膜を形成し、形成したゲート絶縁膜に行方向に延びるビット線拡散層２の形成用の開口パターンを選択的に形成する。その後、半導体基板１の主面の上部に複数のビット線拡散層２をイオン注入法により形成する。続いて、各ビット線拡散層２の上に、熱酸化法によりビット線絶縁膜３をそれぞれ形成する。続いて、ビット線絶縁膜３及びゲート絶縁膜の上に各ビット線拡散層２と交差するように列方向に延びる複数のワード線４及び１本のダミーワード線４０を選択的に形成する。ここで、ダミーワード線４０は、ビット線拡散層２における接続拡散層６Ａを形成する側の端部に配置する。
【００７８】
なお、ビット線絶縁膜３を形成する際の熱処理により、各ビット線絶縁膜３の端部はビット線拡散層２が熱拡散して、ビット線絶縁膜３の端部の外側にまで多少は広がる。
【００７９】
次に、図８（ｂ）に示すように、第１の実施形態と同様に、ＣＶＤ法により堆積したシリコン酸化膜を異方性ドライエッチングによりエッチバックすることにより、各ワード線４及びダミーワード線４０の両側面上に側壁絶縁膜５を形成する。続いて、各ビット線絶縁膜３における一方の端部と該端部と隣接するダミーワード線４０との間の領域であって、各ビット線拡散層２の端部を含む領域を選択的にエッチングして除去することにより、各ビット線拡散層２の一方の端部をそれぞれ露出する露出領域２ａを形成する。なお、本実施形態においても、各ビット線拡散層２に露出領域２ａを形成する工程を側壁絶縁膜５を形成する際のエッチバック工程と同時に行なってもよい。但し、この場合には、ダミーワード線４０を含め各ワード線４同士の間は側壁絶縁膜５によって埋め込まれた状態とすることが好ましい。
【００８０】
次に、図８（ｃ）に示すように、第１の実施形態の第１変形例と同様に、半導体基板１における行方向であって、各ビット線拡散層２の露出領域２ａの外側に延びる方向に、例えば周辺回路等と電気的な接続を取るための接続拡散層６Ａを選択的に形成する。これにより、各ビット線拡散層２と接続拡散層６Ａとの間に、ビット線絶縁膜３の端部を除去することにより面積が大きくなった接続部６ａが形成される。この面積が大きいすなわち拡散層抵抗が小さい接続部６ａを介して、ビット線拡散層２と接続拡散層６Ａとが電気的に接続される。
【００８１】
次に、図８（ｄ）に示すように、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上にそれぞれ金属シリサイド層７を形成する。従って、ここでは、第１の実施形態と同様に、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６Ａの上側部分の高さよりも低くなる。これは、第１の実施形態で説明したように、ビット線絶縁膜３を形成する際の熱酸化工程において、半導体基板１の上部にも酸化が進行するため、ビット線拡散層２とビット線絶縁膜３との界面が半導体基板１の主面よりも低くなることによる。
【００８２】
なお、第２の実施形態においても、金属シリサイド層７は、各ワード線４、ダミーワード線４０、各接続部６ａ及び各接続拡散層６Ａのうちの少なくとも１つ又はこれらのうちの一部の領域にのみ形成しても構わない。また、金属シリサイド層７は必ずしも設けなくてもよく、特にダミーワード線４０には設けなくてもよい。
【００８３】
続いて、金属シリサイド層７を形成した後に、例えばＣＶＤ法により、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上に全面にわたって、酸化シリコンからなる層間絶縁膜８を形成する。その後、リソグラフィ法及びドライエッチング法により、層間絶縁膜８に対して接続拡散層６Ａの上の金属シリサイド層７を露出するコンタクトホールを形成する。続いて、ＣＶＤ法又はスパッタ法により、層間絶縁膜８の上にタングステン等の金属膜をコンタクトホールに充填されるように堆積する。その後、例えばＣＭＰ法により、層間絶縁膜８上に堆積した金属膜を除去することにより、層間絶縁膜８のコンタクトホールに形成されたコンタクト９を得る。
【００８４】
以上説明したように、第２の実施形態によると、第１の実施形態と同様に、各ビット線拡散層２における接続拡散層６Ａが形成される側の端部において、ビット線拡散層２の上に設けたビット線絶縁膜３を除去して露出領域２ａを形成し、形成した露出領域２ａを含むように接続拡散層６Ａを形成する。このため、ビット線拡散層２と接続拡散層６Ａとの接続部６ａの平面積を熱拡散によらずに拡大することができるので、メモリセルの微細化を容易に実現することができる。
【００８５】
その上、第２の実施形態においては、第１の実施形態、その各変形例と同様の効果を得られる上に、接続拡散層６Ａの接続部６ａと隣接するワード線をダミーワード線４０としている。このダミーワード線４０を設けない場合には、接続拡散層６Ａを形成する際のイオン注入用のマスクがセルアレイの内側にずれて合わせられると、接続部６ａがイオン注入後の熱処理によって拡散し、ワード線４の下側に入り込んで特性変動を引き起こすおそれがある。
【００８６】
しかしながら、第２の実施形態においては、複数のワード線４のうち接続部６ａに隣接する位置にダミーワード線４０を配置することにより、接続拡散層６Ａを形成する際の注入イオンが半導体基板１におけるダミーワード線４０の下側の領域に留まるため、メモリセルの特性変動を引き起こすことがない。
【００８７】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【００８８】
図９は本発明の第２の実施形態の一変形例に係る半導体装置の行方向の断面構成を示している。図９において、図７と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８９】
図９に示すように、本変形例に係る半導体装置は、列方向に延びる複数のワード線４のうち接続拡散層６Ａの接続部６ａと隣接するワード線をダミーワード線４０Ａとし、さらに該ダミーワード線４０Ａの幅寸法をワード線４よりも大きくしている。
【００９０】
なお、ダミーワード線４０Ａの幅は、ワード線４の幅の１．５倍から３倍程度が好ましい。
【００９１】
このように、ダミーワード線４０Ａの幅寸法はワード線４よりも大きいため、接続拡散層６Ａを形成する際のイオン注入用のマスクがセルアレイの内側にずれたとしても、注入イオンが接続部６ａからセルアレイの内側により拡散しにくくなる。その結果、その後の熱拡散によっても、メモリセルに特性変動が生じることがない。
【産業上の利用可能性】
【００９２】
本発明に係る半導体装置及びその製造方法は、ビット線拡散層と接続拡散層との互いの接続部が熱拡散によらずに拡大されるため、メモリセルの微細化を容易に実現することができ、特に拡散層をビット線とし、該ビット線と他の拡散層（接続拡散層）とが重なって電気的に接続される接続部を有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００９３】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は部分的な平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図であり、（ｃ）は（ａ）のＩｃ−Ｉｃ線における断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面フロー図である。
【図３】本発明の第１の実施形態の第１変形例に係る半導体装置を示す断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法を示す工程順の断面フロー図である。
【図５】本発明の第１の実施形態の第２変形例に係る半導体装置を示す断面図である。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法を示す工程順の断面フロー図である。
【図７】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面フロー図である。
【図９】本発明の第２の実施形態の一変形例に係る半導体装置を示す断面図である。
【図１０】（ａ）〜（ｃ）は従来の半導体装置の製造方法を示す工程順の断面フロー図である。
【符号の説明】
【００９４】
１ 半導体基板（半導体領域）
２ ビット線拡散層
２ａ 露出領域
３ ビット線絶縁膜
４ ワード線
５ 側壁絶縁膜
６ 接続拡散層
６ａ 接続部（重畳接続部）
６Ａ 接続拡散層
７ 金属シリサイド層
８ 層間絶縁膜
９ （ビット線）コンタクト
１０ ゲート絶縁膜
１０ａ 開口部
４０ ダミーワード線
４０Ａ ダミーワード線
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板に設けた拡散層をビット線に用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ワード線とビット線とが絶縁膜を介して交差し、該交差部にメモリセルが構成される半導体装置は、メモリセルアレイの面積を小さくできるため、半導体装置の微細化が進むにつれて重要性を増してきている。
【０００３】
以下、上記の構造を備えた従来の半導体装置及びその製造方法について、図１０（ａ）〜図１０（ｃ）を参照しながら説明する（例えば、特許文献１を参照。）。
【０００４】
まず、図１０（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１０１の上部に行方向に形成された複数のビット線拡散層１０２と、各ビット線拡散層１０２ごとにその上に形成されたビット線絶縁膜１０３と、半導体基板１０１上における互いに隣接する各ビット線拡散層１０２同士の間に形成された複数のゲート絶縁膜（図示せず）と、それぞれが各ビット線絶縁膜１０３及び各ゲート絶縁膜の上に列方向に形成され、各ビット線拡散層１０２と交差する複数のワード線１０４とを形成する。ここでは、図の紙面に平行な方向を行方向とし、紙面に垂直な方向を列方向としている。また、各ビット線絶縁膜１０３の端部においては、各ビット線拡散層１０２が熱拡散することにより、各ビット線絶縁膜１０３の端部の外側にまで広がって形成される。
【０００５】
次に、図１０（ｂ）に示すように、各ビット線拡散層１０２の端部を含むように、例えば他の回路と各ビット線１０２とを電気的に接続するための複数の接続拡散層１０５を、ビット線拡散層１０２と同一の導電型を示すドーパントを用いたイオン注入法により形成する。これにより、各ビット線拡散層１０２と接続される重畳接続部１０５ａが形成される。
【０００６】
次に、図１０（ｃ）に示すように、各ワード線１０４、各重畳接続部１０５ａ及び接続拡散層１０５の上部にそれぞれシリサイド層１０６を形成する。
【特許文献１】特開２００２−０５０７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の半導体装置及びその製造方法は、重畳接続部１０５ａにおける拡散層抵抗を低減するためには、該重畳接続部１０５ａの面積（平面積）を大きくする必要があり、このためには、各ビット線拡散層１０２の上にビット線絶縁膜１０３をそれぞれ形成した後、各ビット線拡散層１０２を大きく熱拡散する必要がある。このように、各ビット線拡散層１０２を大きく拡散する熱処理を行なうと、メモリセル内の拡散層が必要以上に広がってしまうことから、微細化が困難になるという問題がある。
【０００８】
本発明は、前記従来の問題に鑑み、ビット線絶縁膜の形成後に該ビット線拡散層を大きく拡散させることなく、接続部（重畳接続部）の面積を十分に確保し、該接続部における拡散層抵抗の増大を抑制しながら、メモリセルの微細化を図れるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は、半導体装置をビット線拡散層の上に形成されるビット線絶縁膜における接続拡散層と隣接する側の端部を除去する構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、半導体領域上における互いに隣接する各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、半導体領域の上にそれぞれ列方向に形成され且つ各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、各ゲート絶縁膜と各ワード線との交差部にメモリセルが形成される半導体装置を対象とし、半導体領域の上部には、各ビット線拡散層とそれぞれ電気的に接続された接続部を有する複数の接続拡散層が形成されており、半導体領域における各接続部の上面は各接続拡散層の上面よりも低いことを特徴とする。
【００１１】
本発明の半導体装置によると、半導体領域の上部には、各ビット線拡散層とそれぞれ電気的に接続された接続部を有する複数の接続拡散層が形成されており、半導体領域における各接続部の上面は各接続拡散層の上面よりも低い。すなわち、各ビット線拡散層の上に形成されるビット線絶縁膜における接続拡散層との接続部の上側部分が除去されている。これにより、各接続拡散層の接続部と各ビット線拡散層の端部との接続面積を熱拡散を用いることなく大きくすることができる。これにより、ビット線拡散層を大きく拡散させることなく接続部の面積が十分に確保されて、該接続部の拡散層抵抗の増大を抑制できるため、メモリセルを微細化することができる。
【００１２】
本発明の半導体装置において、各接続部は、各接続拡散層の端部と各ビット線拡散層の端部とが互いに重なることによって形成されていることが好ましい。
【００１３】
本発明の半導体装置において、各接続拡散層の少なくとも一部及び各接続部の少なくとも一部には金属シリサイド層が形成されており、金属シリサイド層における各接続部の上側の面は、各接続拡散層の上側の面よりも低いことが好ましい。
【００１４】
本発明の半導体装置において、接続拡散層の拡散深さは、ビット線拡散層の拡散深さよりも深いことが好ましい。
【００１５】
本発明の半導体装置において、複数のワード線のうち各接続部と隣接するワード線は、動作に寄与しないダミーワード線であり、各接続部は、半導体領域におけるダミーワード線の下方の一部にまで延在していることが好ましい。
【００１６】
この場合に、ダミーワード線の幅は各ワード線の幅よりも大きいことが好ましい。
【００１７】
また、本発明の半導体装置は、接続拡散層の上に形成されたビット線コンタクトをさらに備えていることが好ましい。
【００１８】
本発明に係る半導体装置の製造方法は、半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、半導体領域上における互いに隣接する各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、半導体領域の上にそれぞれ列方向に形成され且つ各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、各ゲート絶縁膜と各ワード線との交差部にメモリセルが形成される半導体装置の製造方法を対象とし、半導体領域の上部に、それぞれ行方向に延びる複数のビット線拡散層を形成する工程（ａ）と、複数のビット線拡散層の上にそれぞれビット線絶縁膜を形成する工程（ｂ）と、半導体領域の上に、各ビット線拡散層及び各ビット線絶縁膜と交差するように列方向に延びる複数のワード線を形成する工程（ｃ）と、各ビット線絶縁膜における一方の端部と該端部と隣接する各ワード線との間の領域であって少なくとも各ビット線拡散層の端部を含む領域を除去することにより、各ビット線拡散層の一方の端部をそれぞれ露出する露出領域を形成する工程（ｄ）と、半導体領域に行方向に延びる複数の拡散層を選択的に形成することにより、各露出領域を含む領域に接続部を形成すると共に、該接続部により各ビット線拡散層と電気的に接続される接続拡散層を形成する工程（ｅ）とを備えていることを特徴とする。
【００１９】
本発明の半導体装置の製造方法によると、各ビット線絶縁膜における一方の端部と該端部と隣接する各ワード線との間の領域であって少なくとも各ビット線拡散層の端部を含む領域を除去することにより、各ビット線拡散層の一方の端部をそれぞれ露出する露出領域を形成し、その後、半導体領域に行方向に延びる複数の拡散層を選択的に形成することにより、各露出領域を含む領域に接続部を形成すると共に、該接続部により各ビット線拡散層と電気的に接続される接続拡散層を形成する。このため、各接続拡散層の接続部と各ビット線拡散層の端部との接続面積を熱拡散を用いることなく大きくすることが可能となる。これにより、ビット線拡散層を熱拡散により大きく拡散させることなく、各接続拡散層の接続部の面積が十分に確保されるため、各接続部の拡散層抵抗の増大を抑制できるので、メモリセルを微細化することができる。
【００２０】
半導体装置の製造方法において、半導体領域はシリコンからなり、工程（ｅ）よりも後に、接続部の少なくとも一部に、接続部を金属によりシリサイド化した金属シリサイド層を形成する工程（ｆ）をさらに備えていることが好ましい。
【００２１】
半導体装置の製造方法は、工程（ｅ）において、接続拡散層の拡散深さをビット線拡散層の拡散深さよりも深くなるように形成することが好ましい。
【００２２】
半導体装置の製造方法は、工程（ｃ）において、複数のワード線のうち各接続部が形成される領域と隣接するワード線を動作に寄与しないダミーワード線として形成し、工程（ｅ）において、各接続拡散層を、各接続部がダミーワード線の下方の一部にまで延在するように形成することが好ましい。
【００２３】
半導体装置の製造方法は、工程（ｃ）において、ダミーワード線の幅を各ワード線の幅よりも大きく形成することが好ましい。
【００２４】
半導体装置の製造方法は、工程（ｅ）よりも後に、複数の接続拡散層及び複数のワード線を含む半導体領域の上に層間絶縁膜を形成する工程（ｇ）と、層間絶縁膜に、各接続拡散層と電気的に接続されるビット線コンタクトを形成する工程（ｈ）とをさらに備えていることが好ましい。
【発明の効果】
【００２５】
本発明に係る半導体装置及びその製造方法によると、ビット線拡散層と接続拡散層との互いの接続部を熱拡散によらずに拡大できるため、メモリセルの微細化を容易に実現することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２７】
図１（ａ）〜図１（ｃ）は本発明の第１の実施形態に係る半導体装置であって、図１（ａ）は要部の部分的な平面構成を示し、図１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線における断面構成を示し、図１（ｃ）は図１（ａ）のＩｃ−Ｉｃ線における断面構成を示している。
【００２８】
図１（ａ）〜図１（ｃ）に示すように、第１の実施形態に係る半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板１の主面上に、電荷を蓄積する絶縁膜を含む構成、例えばシリコン窒化膜をシリコン酸化膜の間に挟んだ構成を持ついわゆるＯＮＯ膜であるゲート絶縁膜１０が全面的に形成されている。
【００２９】
ゲート絶縁膜１０には、例えば行方向に延びる複数の開口部１０ａが形成されており、半導体基板１の上部における各開口部１０ａからの露出領域には、ビット線拡散層２がそれぞれ形成されている。また、各ビット線拡散層２の上には、例えば熱酸化法による酸化シリコンからなるビット線絶縁膜３が形成されている。
【００３０】
ゲート絶縁膜１０及び各ビット線拡散層２の上には、多結晶シリコン又はアモルファスシリコンからなる複数のワード線４が、それぞれ各ビット線拡散層２及該ビット線拡散層２同士の間に形成されたゲート絶縁膜１０と交差するように列方向に形成されている。ここで、各ゲート絶縁膜１０における各ワード線４との重なり部分が電荷の蓄積部（メモリセル）となる。また、ゲート絶縁膜１０を挟んで対向する各ビット線拡散層２がソース又はドレインとして機能する。また、図１（ｂ）に示すように、各ワード線４の両側面上には酸化シリコンからなる側壁絶縁膜５が形成されている。
【００３１】
各ビット線絶縁膜３の一方の端部は、ワード線４の外側の側壁絶縁膜５の近傍部分までが除去されている。この各ビット線拡散層２の露出領域を含むように、各接続拡散層６が行方向にそれぞれ形成されており、各ビット線拡散層２の露出領域を含む各接続拡散層６のワード線４側の端部は、各ビット線拡散層２に対して接続部６ａを形成する。
【００３２】
このように、接続拡散層６におけるビット線拡散層２との接続部（重畳接続部）６ａは、ビット線拡散層２を熱拡散した領域でのみ接続部６ａを形成する従来の半導体装置と比べて大きくなる。これにより、ビット線拡散層２を熱拡散により大きく拡散させることなく、接続部６ａの面積を大きくすることができるため、拡散層抵抗の増大を招かずにメモリセルの微細化を実現することができる。
【００３３】
各ビット線拡散層２、接続部６ａを含む各接続拡散層６及び各ワード線４の上部は、それぞれチタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）又はコバルト（Ｃｏ）等によりシリサイド化された金属シリサイド層７が形成されている。
【００３４】
第１の実施形態によると、接続拡散層６のビット線拡散層２との接続部６ａにおいて、ビット線拡散層２の上側に位置するビット線絶縁膜３が除去されて形成されるため、接続部６ａの上面の高さは、接続拡散層６の上面の高さよりも低くなる。従って、金属シリサイド層７が形成された後の状態においても、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６の上側部分の高さよりも低くなる。
【００３５】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００３６】
図２（ａ）〜図２（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面フローを示している。
【００３７】
まず、図示はしていないが、半導体基板１の主面上に全面にわたってＯＮＯ膜であるゲート絶縁膜を形成する。具体的には、熱酸化法により、半導体基板の主面に厚さが５ｎｍ程度の第１のシリコン酸化膜を形成し、続いて、化学的気相堆積（ＣＶＤ）法により、厚さが１５ｎｍ程度のシリコン窒化膜を形成し、続いて、熱酸化法により、厚さが１０ｎｍ程度の第２のシリコン酸化膜を形成する。これにより、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜、すなわちＯＮＯ構造を有するゲート絶縁膜を形成する。
【００３８】
次に、図２（ａ）に示すように、半導体基板１の所定の領域に行方向に延び、拡散深さが５０ｎｍ程度（注入直後）の複数のビット線拡散層２と、各ビット線拡散層２の上にビット線絶縁膜３をそれぞれ形成する。具体的には、リソグラフィ法により、ゲート絶縁膜の上にビット線拡散層２の形成パターンを開口部に持つレジストパターンを形成する。続いて、形成したレジストパターンをマスクとしてゲート絶縁膜をエッチングして除去することにより、ゲート絶縁膜から半導体基板１が露出するビット線拡散層２の形成用の開口パターンを形成する。続いて、ビット線拡散層２の開口パターンを持つレジストパターンをマスクとして、半導体基板１に対して、ｎ型不純物、例えばヒ素（Ａｓ）又は燐（Ｐ）イオンを加速エネルギーが３０ｋｅＶ程度でドーズ量が２．５×１０15／ｃｍ2 程度の注入条件でイオン注入して、半導体基板１の上部に複数のビット線拡散層２を形成する。続いて、レジストパターンを除去した後、熱酸化法により、形成された各ビット線拡散層２の上部にそれぞれ厚さが５０ｎｍ程度のビット線絶縁膜３を形成する。ここで、ビット線絶縁膜３を形成する際の熱処理により、各ビット線拡散層２の端部が熱拡散するため、各ビット線拡散層２はビット線絶縁膜３の端部の外側にも多少広がる。続いて、ＣＶＤ法により、半導体基板１におけるゲート絶縁膜及び各ビット線絶縁膜３の上に厚さが２００ｎｍ程度でｎ型不純物がドープされた多結晶シリコン膜を堆積する、その後、堆積した多結晶シリコン膜に対して、各ビット線拡散層２と交差する列方向にパターニングして、複数のワード線４を形成する。
【００３９】
次に、図２（ｂ）に示すように、ＣＶＤ法により、各ワード線４を覆うように全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜を異方性ドライエッチングによりエッチバックすることにより、各ワード線４の両側面上に酸化シリコンよりなる側壁絶縁膜５を形成する。続いて、各ビット線絶縁膜３における一方の端部と該端部と隣接するワード線４との間の領域であって、各ビット線拡散層２の端部を含む領域を選択的にエッチングして除去することにより、各ビット線拡散層２の一方の端部をそれぞれ露出する露出領域２ａを形成する。なお、各ビット線拡散層２に露出領域２ａを形成する工程は、側壁絶縁膜５を形成する際のエッチバック工程と同時に行なってもよい。但し、この場合には、各ワード線４同士の間は側壁絶縁膜５によって埋め込まれた状態とすることが好ましい。
【００４０】
次に、図２（ｃ）に示すように、半導体基板１における行方向であって、各ビット線拡散層２の露出領域２ａの外側に延びる方向に、例えば周辺回路等の他の回路と電気的な接続を取るための接続拡散層６を選択的に形成する。このときのイオン注入条件は、例えばヒ素（Ａｓ）又は燐（Ｐ）イオンを用い、加速エネルギーが４０ｋｅＶ程度でドーズ量が２．５×１０15／ｃｍ2 程度である。
【００４１】
これにより、各ビット線拡散層２と接続拡散層６との間には、ビット線拡散層２が熱拡散した拡散領域でのみ接続部６ａを形成する従来例と比べて、ビット線絶縁膜３の端部を除去することにより大きく広がった接続部６ａが形成される。この面積が大きいすなわち拡散層抵抗が小さい接続部６ａを介して、ビット線拡散層２と接続拡散層６とが電気的に接続される。
【００４２】
次に、図２（ｄ）に示すように、各ワード線４及び接続部６ａを含む接続拡散層６の上に、真空蒸着法等によりそれぞれチタン（Ｔｉ）等からなる金属膜を堆積し、堆積した金属膜に加熱処理を施すことにより、金属シリサイド層７を形成する。ここで、接続部６ａはビット線絶縁膜３の端部を除去して形成されるため、接続部６ａの上面の高さは接続拡散層６の上面の高さよりも低い。これは、ビット線絶縁膜３を形成する際の熱酸化工程において、図１（ｃ）に示すように、半導体基板１の上部にも酸化が進行するため、ビット線拡散層２とビット線絶縁膜３との界面が半導体基板１の主面よりも低くなることによる。従って、シリサイド化された後においても、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６の上側部分の高さよりも低くなる。
【００４３】
なお、第１の実施形態においては、金属シリサイド層７を各ワード線４及び接続部６ａを含む接続拡散層６の上に形成したが、これら各ワード線４、各接続部６ａ及び各接続拡散層６のうちの少なくとも１つ又はこれらのうちの一部の領域にのみ金属シリサイド層７を形成しても構わない。また、金属シリサイド層７は必ずしも設ける必要はない。
【００４４】
以上説明したように、第１の実施形態に係る半導体装置及びその製造方法によると、各ビット線拡散層２における接続拡散層６側の端部において、ビット線拡散層２の上に設けたビット線絶縁膜３を除去して露出領域２ａを形成し、形成した露出領域２ａを含むように接続拡散層６を形成する。このため、ビット線拡散層２と接続拡散層６との接続部６ａの平面積を熱拡散によらずに拡大することができるので、メモリセルの微細化を容易に実現することができる。
【００４５】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００４６】
図３は本発明の第１の実施形態の第１変形例に係る半導体装置の行方向の断面構成を示している。図３において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４７】
図３に示すように、第１変形例に係る半導体装置は、接続拡散層６Ａの拡散深さがビット線拡散層２の拡散深さよりも深くなるように形成されている。
【００４８】
これにより、接続部６ａの上面と接続拡散層６Ａの端部との距離が大きくなるため、該接続部６ａの上面と接続拡散層６Ａの端部との間におけるリーク電流の発生が抑制されるので、半導体装置の動作をより安定化することが可能となる。
【００４９】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００５０】
図４（ａ）〜図４（ｃ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の工程順の断面フローを示している。
【００５１】
まず、図４（ａ）に示すように、第１の実施形態と同様に、ＣＶＤ法により堆積したシリコン酸化膜を異方性ドライエッチングによりエッチバックすることにより、各ワード線４の両側面上に側壁絶縁膜５を形成する。続いて、各ビット線絶縁膜３における一方の端部と該端部と隣接するワード線４との間の領域であって、各ビット線拡散層２の端部を含む領域を選択的にエッチングして除去することにより、各ビット線拡散層２の一方の端部をそれぞれ露出する露出領域２ａを形成する。なお、本変形例においても、各ビット線拡散層２に露出領域２ａを形成する工程を側壁絶縁膜５を形成する際のエッチバック工程と同時に行なってもよい。但し、この場合には、各ワード線４同士の間は側壁絶縁膜５によって埋め込まれた状態とすることが好ましい。
【００５２】
次に、図４（ｂ）に示すように、半導体基板１における行方向であって、各ビット線拡散層２の露出領域２ａの外側に延びる方向に、例えば周辺回路等と電気的な接続を取るための接続拡散層６Ａを選択的に形成する。このときのイオン注入条件は、例えばヒ素（Ａｓ）又は燐（Ｐ）イオンを用い、加速エネルギーを５０ｋｅＶ程度とし、ドーズ量を２．５×１０15／ｃｍ2 程度とすることにより、接続拡散層６Ａの拡散深さをビット線拡散層２の拡散深さよりも深くする。これにより、各ビット線拡散層２と接続拡散層６Ａとの間に、ビット線拡散層２が熱拡散した拡散領域でのみ接続部６ａを形成する従来例と比べて、ビット線絶縁膜３の端部を除去することにより大きく広がった接続部６ａが形成される。この面積が大きいすなわち拡散層抵抗が小さい接続部６ａを介して、ビット線拡散層２と接続拡散層６Ａとが電気的に接続される。
【００５３】
次に、図４（ｃ）に示すように、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上にそれぞれ金属シリサイド層７を形成する。ここでは、第１の実施形態と同様に、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６Ａの上側部分の高さよりも低くなる。
【００５４】
なお、ここでも、金属シリサイド層７は、各ワード線４、各接続部６ａ及び各接続拡散層６Ａのうちの少なくとも１つ又はこれらのうちの一部の領域にのみ形成しても構わない。また、金属シリサイド層７は設けなくても構わない。
【００５５】
以上説明したように、第１の実施形態の第１変形例によると、第１の実施形態と同様に、接続部６ａの拡散層抵抗を増大することなく、各メモリセルの微細化を実現できる。
【００５６】
その上、第１変形例においては、接続拡散層６Ａの拡散深さをビット線拡散層２の拡散深さよりも深くなるように形成しているため、前述したように、接続部６ａの上面と接続拡散層６Ａの端部との距離を大きくすることができる。このため、接続部６ａの上面と接続拡散層６Ａの端部との間に生じるリーク電流を抑制できるので、半導体装置の動作の安定化を図ることができる。
【００５７】
また、このリーク電流を抑制できるという効果については、接続部６ａの上部に金属シリサイド層７が形成されている場合には、形成された金属シリサイド層７の応力等に起因して半導体基板１との間でリーク電流が生じ易くなるため、特に効果が大きくなる。
【００５８】
なお、接続拡散層６Ａの拡散深さは、ビット線拡散層２の拡散深さの１．１倍から２倍程度が好ましい。
【００５９】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【００６０】
図５は本発明の第１の実施形態の第２変形例に係る半導体装置の行方向の断面構成を示している。図５において、図１及び図３と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６１】
図５に示すように、第２変形例に係る半導体装置は、第１変形例と同様に、拡散深さがビット線拡散層２よりも深い接続拡散層６Ａを有すると共に、さらに接続拡散層６Ａと電気的な接続を取るコンタクト９を有している。
【００６２】
具体的には、半導体基板１上に、金属シリサイド層７、ビット線絶縁膜３及び側壁絶縁膜５を含む全体に例えば酸化シリコンからなる層間絶縁膜８が形成され、該層間絶縁膜８における接続拡散層６Ａの上には、金属シリサイド層７と接続されるタングステンからなるコンタクト（ビット線コンタクト）９が形成されている。コンタクト９は層間絶縁膜８上の配線（図示せず）と電気的に接続される。
【００６３】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００６４】
図６（ａ）及び図６（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の工程順の断面フローを示している。
【００６５】
まず、図６（ａ）に示すように、第１変形例と同様の注入条件で、半導体基板１における行方向であって、各ビット線拡散層２の露出領域２ａの外側に延びる方向に、例えば周辺回路等と電気的な接続を取るための接続拡散層６Ａを選択的に形成する。
【００６６】
次に、図６（ｂ）に示すように、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上にそれぞれ金属シリサイド層７を形成する。従って、ここでは、第１の実施形態及びその第１変形例と同様に、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６Ａの上側部分の高さよりも低くなる。
【００６７】
なお、第２変形例においても、金属シリサイド層７は、各ワード線４、各接続部６ａ及び各接続拡散層６Ａのうちの少なくとも１つ又はこれらのうちの一部の領域にのみ形成しても構わない。また、金属シリサイド層７を設けなくても構わない。
【００６８】
続いて、金属シリサイド層７を形成した後に、例えばＣＶＤ法により、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上に全面にわたって、酸化シリコンからなる層間絶縁膜８を形成する。その後、リソグラフィ法及びドライエッチング法により、層間絶縁膜８に対して接続拡散層６Ａの上の金属シリサイド層７を露出するコンタクトホールを形成する。続いて、ＣＶＤ法又はスパッタ法により、層間絶縁膜８の上にタングステン等の金属膜をコンタクトホールに充填されるように堆積する。その後、例えば化学機械研磨（ＣＭＰ）法により、層間絶縁膜８上に堆積した金属膜を除去することにより、層間絶縁膜８のコンタクトホールに形成されたコンタクト９を得る。
【００６９】
以上説明したように、第１の実施形態の第２変形例によると、第１の実施形態及びその第１変形例と同様の効果を得られる上に、ビット線拡散層２は、接続拡散層６Ａ及びビット線コンタクトとして機能するコンタクト９を介して上層の配線層（図示せず）と電気的に接続することが可能となる。
【００７０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００７１】
図７は本発明の第２の実施形態に係る半導体装置の行方向の断面構成を示している。図７において、図１及び図５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７２】
図７に示すように、第２の実施形態においては、列方向に延びる複数のワード線４のうち接続拡散層６Ａの接続部６ａに隣接するワード線を半導体装置の動作に寄与しないダミーワード線４０としている。
【００７３】
このように、各接続拡散層６Ａの接続部６ａに隣接するワード線４をダミーワード線４０として構成しているため、接続部６ａがビット線拡散層２に沿ってその端部からセルアレイの内側にまで拡散してメモリセルにまで到達し、該メモリセルの特性変動を引き起こすことを防止することが可能となる。
【００７４】
なお、第２の実施形態においては、金属シリサイド層７は、ワード線４、ダミーワード線４０、接続部６ａを含む接続拡散層６Ａの各上部に形成されているが、ダミーワード線４０には、金属シリサイド層７を設けなくても構わない。
【００７５】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００７６】
図８（ａ）〜図８（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面フローを示している。
【００７７】
まず、図８（ａ）に示すように、第１の実施形態と同様に、半導体基板１の主面の全面にＯＮＯ膜であるゲート絶縁膜を形成し、形成したゲート絶縁膜に行方向に延びるビット線拡散層２の形成用の開口パターンを選択的に形成する。その後、半導体基板１の主面の上部に複数のビット線拡散層２をイオン注入法により形成する。続いて、各ビット線拡散層２の上に、熱酸化法によりビット線絶縁膜３をそれぞれ形成する。続いて、ビット線絶縁膜３及びゲート絶縁膜の上に各ビット線拡散層２と交差するように列方向に延びる複数のワード線４及び１本のダミーワード線４０を選択的に形成する。ここで、ダミーワード線４０は、ビット線拡散層２における接続拡散層６Ａを形成する側の端部に配置する。
【００７８】
なお、ビット線絶縁膜３を形成する際の熱処理により、各ビット線絶縁膜３の端部はビット線拡散層２が熱拡散して、ビット線絶縁膜３の端部の外側にまで多少は広がる。
【００７９】
次に、図８（ｂ）に示すように、第１の実施形態と同様に、ＣＶＤ法により堆積したシリコン酸化膜を異方性ドライエッチングによりエッチバックすることにより、各ワード線４及びダミーワード線４０の両側面上に側壁絶縁膜５を形成する。続いて、各ビット線絶縁膜３における一方の端部と該端部と隣接するダミーワード線４０との間の領域であって、各ビット線拡散層２の端部を含む領域を選択的にエッチングして除去することにより、各ビット線拡散層２の一方の端部をそれぞれ露出する露出領域２ａを形成する。なお、本実施形態においても、各ビット線拡散層２に露出領域２ａを形成する工程を側壁絶縁膜５を形成する際のエッチバック工程と同時に行なってもよい。但し、この場合には、ダミーワード線４０を含め各ワード線４同士の間は側壁絶縁膜５によって埋め込まれた状態とすることが好ましい。
【００８０】
次に、図８（ｃ）に示すように、第１の実施形態の第１変形例と同様に、半導体基板１における行方向であって、各ビット線拡散層２の露出領域２ａの外側に延びる方向に、例えば周辺回路等と電気的な接続を取るための接続拡散層６Ａを選択的に形成する。これにより、各ビット線拡散層２と接続拡散層６Ａとの間に、ビット線絶縁膜３の端部を除去することにより面積が大きくなった接続部６ａが形成される。この面積が大きいすなわち拡散層抵抗が小さい接続部６ａを介して、ビット線拡散層２と接続拡散層６Ａとが電気的に接続される。
【００８１】
次に、図８（ｄ）に示すように、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上にそれぞれ金属シリサイド層７を形成する。従って、ここでは、第１の実施形態と同様に、金属シリサイド層７における接続部６ａの上側部分の高さは、金属シリサイド層７における接続拡散層６Ａの上側部分の高さよりも低くなる。これは、第１の実施形態で説明したように、ビット線絶縁膜３を形成する際の熱酸化工程において、半導体基板１の上部にも酸化が進行するため、ビット線拡散層２とビット線絶縁膜３との界面が半導体基板１の主面よりも低くなることによる。
【００８２】
なお、第２の実施形態においても、金属シリサイド層７は、各ワード線４、ダミーワード線４０、各接続部６ａ及び各接続拡散層６Ａのうちの少なくとも１つ又はこれらのうちの一部の領域にのみ形成しても構わない。また、金属シリサイド層７は必ずしも設けなくてもよく、特にダミーワード線４０には設けなくてもよい。
【００８３】
続いて、金属シリサイド層７を形成した後に、例えばＣＶＤ法により、各ワード線４及び接続部６ａを含む接続拡散層６Ａの上に全面にわたって、酸化シリコンからなる層間絶縁膜８を形成する。その後、リソグラフィ法及びドライエッチング法により、層間絶縁膜８に対して接続拡散層６Ａの上の金属シリサイド層７を露出するコンタクトホールを形成する。続いて、ＣＶＤ法又はスパッタ法により、層間絶縁膜８の上にタングステン等の金属膜をコンタクトホールに充填されるように堆積する。その後、例えばＣＭＰ法により、層間絶縁膜８上に堆積した金属膜を除去することにより、層間絶縁膜８のコンタクトホールに形成されたコンタクト９を得る。
【００８４】
以上説明したように、第２の実施形態によると、第１の実施形態と同様に、各ビット線拡散層２における接続拡散層６Ａが形成される側の端部において、ビット線拡散層２の上に設けたビット線絶縁膜３を除去して露出領域２ａを形成し、形成した露出領域２ａを含むように接続拡散層６Ａを形成する。このため、ビット線拡散層２と接続拡散層６Ａとの接続部６ａの平面積を熱拡散によらずに拡大することができるので、メモリセルの微細化を容易に実現することができる。
【００８５】
その上、第２の実施形態においては、第１の実施形態、その各変形例と同様の効果を得られる上に、接続拡散層６Ａの接続部６ａと隣接するワード線をダミーワード線４０としている。このダミーワード線４０を設けない場合には、接続拡散層６Ａを形成する際のイオン注入用のマスクがセルアレイの内側にずれて合わせられると、接続部６ａがイオン注入後の熱処理によって拡散し、ワード線４の下側に入り込んで特性変動を引き起こすおそれがある。
【００８６】
しかしながら、第２の実施形態においては、複数のワード線４のうち接続部６ａに隣接する位置にダミーワード線４０を配置することにより、接続拡散層６Ａを形成する際の注入イオンが半導体基板１におけるダミーワード線４０の下側の領域に留まるため、メモリセルの特性変動を引き起こすことがない。
【００８７】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【００８８】
図９は本発明の第２の実施形態の一変形例に係る半導体装置の行方向の断面構成を示している。図９において、図７と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８９】
図９に示すように、本変形例に係る半導体装置は、列方向に延びる複数のワード線４のうち接続拡散層６Ａの接続部６ａと隣接するワード線をダミーワード線４０Ａとし、さらに該ダミーワード線４０Ａの幅寸法をワード線４よりも大きくしている。
【００９０】
なお、ダミーワード線４０Ａの幅は、ワード線４の幅の１．５倍から３倍程度が好ましい。
【００９１】
このように、ダミーワード線４０Ａの幅寸法はワード線４よりも大きいため、接続拡散層６Ａを形成する際のイオン注入用のマスクがセルアレイの内側にずれたとしても、注入イオンが接続部６ａからセルアレイの内側により拡散しにくくなる。その結果、その後の熱拡散によっても、メモリセルに特性変動が生じることがない。
【産業上の利用可能性】
【００９２】
本発明に係る半導体装置及びその製造方法は、ビット線拡散層と接続拡散層との互いの接続部が熱拡散によらずに拡大されるため、メモリセルの微細化を容易に実現することができ、特に拡散層をビット線とし、該ビット線と他の拡散層（接続拡散層）とが重なって電気的に接続される接続部を有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００９３】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は部分的な平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図であり、（ｃ）は（ａ）のＩｃ−Ｉｃ線における断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面フロー図である。
【図３】本発明の第１の実施形態の第１変形例に係る半導体装置を示す断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法を示す工程順の断面フロー図である。
【図５】本発明の第１の実施形態の第２変形例に係る半導体装置を示す断面図である。
【図６】（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法を示す工程順の断面フロー図である。
【図７】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面フロー図である。
【図９】本発明の第２の実施形態の一変形例に係る半導体装置を示す断面図である。
【図１０】（ａ）〜（ｃ）は従来の半導体装置の製造方法を示す工程順の断面フロー図である。
【符号の説明】
【００９４】
１ 半導体基板（半導体領域）
２ ビット線拡散層
２ａ 露出領域
３ ビット線絶縁膜
４ ワード線
５ 側壁絶縁膜
６ 接続拡散層
６ａ 接続部（重畳接続部）
６Ａ 接続拡散層
７ 金属シリサイド層
８ 層間絶縁膜
９ （ビット線）コンタクト
１０ ゲート絶縁膜
１０ａ 開口部
４０ ダミーワード線
４０Ａ ダミーワード線
【特許請求の範囲】
【請求項１】
半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、前記各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、前記半導体領域上における互いに隣接する前記各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、前記半導体領域の上にそれぞれ列方向に形成され且つ前記各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、前記各ゲート絶縁膜と前記各ワード線との交差部にメモリセルが形成される半導体装置であって、
前記半導体領域の上部には、前記各ビット線拡散層とそれぞれ電気的に接続された接続部を有する複数の接続拡散層が形成されており、
前記半導体領域における前記各接続部の上面は、前記各接続拡散層の上面よりも低いことを特徴とする半導体装置。
【請求項２】
前記各接続部は、前記各接続拡散層の端部と前記各ビット線拡散層の端部とが互いに重なることによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各接続拡散層の少なくとも一部及び前記各接続部の少なくとも一部には金属シリサイド層が形成されており、
前記金属シリサイド層における前記各接続部の上側の面は、前記各接続拡散層の上側の面よりも低いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記接続拡散層の拡散深さは、前記ビット線拡散層の拡散深さよりも深いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数のワード線のうち前記各接続部と隣接するワード線は、動作に寄与しないダミーワード線であり、
前記各接続部は、前記半導体領域における前記ダミーワード線の下方の一部にまで延在していることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ダミーワード線の幅は前記各ワード線の幅よりも大きいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記接続拡散層の上に形成されたビット線コンタクトをさらに備えていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、前記各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、前記半導体領域上における互いに隣接する前記各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、前記半導体領域の上にそれぞれ列方向に形成され且つ前記各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、前記各ゲート絶縁膜と前記各ワード線との交差部にメモリセルが形成される半導体装置の製造方法であって、
前記半導体領域の上部に、それぞれ行方向に延びる前記複数のビット線拡散層を形成する工程（ａ）と、
前記複数のビット線拡散層の上にそれぞれビット線絶縁膜を形成する工程（ｂ）と、
前記半導体領域の上に、前記各ビット線拡散層及び各ビット線絶縁膜と交差するように列方向に延びる複数のワード線を形成する工程（ｃ）と、
前記各ビット線絶縁膜における一方の端部と該端部と隣接する各ワード線との間の領域であって少なくとも前記各ビット線拡散層の端部を含む領域を除去することにより、前記各ビット線拡散層の一方の端部をそれぞれ露出する露出領域を形成する工程（ｄ）と、
前記半導体領域に行方向に延びる複数の拡散層を選択的に形成することにより、前記各露出領域を含む領域に接続部を形成すると共に、該接続部により前記各ビット線拡散層と電気的に接続される接続拡散層を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体領域はシリコンからなり、
前記工程（ｅ）よりも後に、前記接続部の少なくとも一部に、前記接続部を金属によりシリサイド化した金属シリサイド層を形成する工程（ｆ）をさらに備えていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）において、前記接続拡散層は、その拡散深さを前記ビット線拡散層の拡散深さよりも深くなるように形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）において、前記複数のワード線のうち前記各接続部が形成される領域と隣接するワード線を動作に寄与しないダミーワード線として形成し、
前記工程（ｅ）において、前記各接続拡散層を、前記各接続部が前記ダミーワード線の下方の一部にまで延在するように形成することを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｃ）において、前記ダミーワード線の幅を前記各ワード線の幅よりも大きく形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）よりも後に、前記複数の接続拡散層及び複数のワード線を含む前記半導体領域の上に層間絶縁膜を形成する工程（ｇ）と、
前記層間絶縁膜に、前記各接続拡散層と電気的に接続されるビット線コンタクトを形成する工程（ｈ）とをさらに備えていることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、前記各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、前記半導体領域上における互いに隣接する前記各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、前記半導体領域の上にそれぞれ列方向に形成され且つ前記各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、前記各ゲート絶縁膜と前記各ワード線との交差部にメモリセルが形成される半導体装置であって、
前記半導体領域の上部には、前記各ビット線拡散層とそれぞれ電気的に接続された接続部を有する複数の接続拡散層が形成されており、
前記半導体領域における前記各接続部の上面は、前記各接続拡散層の上面よりも低いことを特徴とする半導体装置。
【請求項２】
前記各接続部は、前記各接続拡散層の端部と前記各ビット線拡散層の端部とが互いに重なることによって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各接続拡散層の少なくとも一部及び前記各接続部の少なくとも一部には金属シリサイド層が形成されており、
前記金属シリサイド層における前記各接続部の上側の面は、前記各接続拡散層の上側の面よりも低いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記接続拡散層の拡散深さは、前記ビット線拡散層の拡散深さよりも深いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数のワード線のうち前記各接続部と隣接するワード線は、動作に寄与しないダミーワード線であり、
前記各接続部は、前記半導体領域における前記ダミーワード線の下方の一部にまで延在していることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ダミーワード線の幅は前記各ワード線の幅よりも大きいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記接続拡散層の上に形成されたビット線コンタクトをさらに備えていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、前記各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、前記半導体領域上における互いに隣接する前記各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、前記半導体領域の上にそれぞれ列方向に形成され且つ前記各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、前記各ゲート絶縁膜と前記各ワード線との交差部にメモリセルが形成される半導体装置の製造方法であって、
前記半導体領域の上部に、それぞれ行方向に延びる前記複数のビット線拡散層を形成する工程（ａ）と、
前記複数のビット線拡散層の上にそれぞれビット線絶縁膜を形成する工程（ｂ）と、
前記半導体領域の上に、前記各ビット線拡散層及び各ビット線絶縁膜と交差するように列方向に延びる複数のワード線を形成する工程（ｃ）と、
前記各ビット線絶縁膜における一方の端部と該端部と隣接する各ワード線との間の領域であって少なくとも前記各ビット線拡散層の端部を含む領域を除去することにより、前記各ビット線拡散層の一方の端部をそれぞれ露出する露出領域を形成する工程（ｄ）と、
前記半導体領域に行方向に延びる複数の拡散層を選択的に形成することにより、前記各露出領域を含む領域に接続部を形成すると共に、該接続部により前記各ビット線拡散層と電気的に接続される接続拡散層を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体領域はシリコンからなり、
前記工程（ｅ）よりも後に、前記接続部の少なくとも一部に、前記接続部を金属によりシリサイド化した金属シリサイド層を形成する工程（ｆ）をさらに備えていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）において、前記接続拡散層は、その拡散深さを前記ビット線拡散層の拡散深さよりも深くなるように形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）において、前記複数のワード線のうち前記各接続部が形成される領域と隣接するワード線を動作に寄与しないダミーワード線として形成し、
前記工程（ｅ）において、前記各接続拡散層を、前記各接続部が前記ダミーワード線の下方の一部にまで延在するように形成することを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｃ）において、前記ダミーワード線の幅を前記各ワード線の幅よりも大きく形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）よりも後に、前記複数の接続拡散層及び複数のワード線を含む前記半導体領域の上に層間絶縁膜を形成する工程（ｇ）と、
前記層間絶縁膜に、前記各接続拡散層と電気的に接続されるビット線コンタクトを形成する工程（ｈ）とをさらに備えていることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−３２４６３８（Ｐ２００６−３２４６３８Ａ）
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願番号】特願２００６−６５１８９（Ｐ２００６−６５１８９）
【出願日】平成１８年３月１０日（２００６．３．１０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願日】平成１８年３月１０日（２００６．３．１０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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