半導体装置及びその製造方法
【課題】ｐ型ＭＩＳトランジスタを有する半導体装置において、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制する。
【解決手段】半導体装置は、半導体基板１に形成されたｐ型ＭＩＳトランジスタｐＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタｐＴｒは、第１の活性領域１ａ上に形成された第１のゲート絶縁膜２ａと、第１のゲート絶縁膜２ａ上に形成された第１のゲート電極３ａと、第１の活性領域１ａにおける第１のゲート電極３ａの側方下の領域に形成されたｐ型のエクステンション拡散層５ａと、第１のゲート電極３ａの側面上に形成された第１のサイドウォールスペーサ１１Ａとを備えている。第１のサイドウォールスペーサ１１Ａは、負の電荷が帯電した帯電サイドウォール６ａと、帯電サイドウォール６ａの上に形成された第１のサイドウォール１０Ａとを有している。
【解決手段】半導体装置は、半導体基板１に形成されたｐ型ＭＩＳトランジスタｐＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタｐＴｒは、第１の活性領域１ａ上に形成された第１のゲート絶縁膜２ａと、第１のゲート絶縁膜２ａ上に形成された第１のゲート電極３ａと、第１の活性領域１ａにおける第１のゲート電極３ａの側方下の領域に形成されたｐ型のエクステンション拡散層５ａと、第１のゲート電極３ａの側面上に形成された第１のサイドウォールスペーサ１１Ａとを備えている。第１のサイドウォールスペーサ１１Ａは、負の電荷が帯電した帯電サイドウォール６ａと、帯電サイドウォール６ａの上に形成された第１のサイドウォール１０Ａとを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴い、スケーリング則に従ったエクステンション（Extension）拡散層の浅接合化が益々求められている。
【０００３】
以下に、従来の半導体装置の構成について、図８を参照しながら説明する（例えば特許文献１参照）。図８は、従来の半導体装置の構成を示すゲート長方向の断面図である。図８において、左側に示す「ｐＭＩＳ領域」とは、ｐチャネルＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称す）が形成される領域を示し、右側に示す「ｎＭＩＳ領域」とは、ｎチャネルＭＩＳＦＥＴ（以下、「ｎ型ＭＩＳトランジスタ」と称す）が形成される領域を示している。
【０００４】
図８に示すように、半導体基板１０１におけるｐＭＩＳ領域に、ｐ型ＭＩＳトランジスタｐＴｒが設けられている。半導体基板１０１におけるｎＭＩＳ領域に、ｎ型ＭＩＳトランジスタｎＴｒが設けられている。
【０００５】
ｐ型ＭＩＳトランジスタｐＴｒは、図８に示すように、半導体基板１０１における素子分離領域（図示せず）に囲まれた第１の活性領域１０１ａ上に形成された第１のゲート絶縁膜１０２ａと、第１のゲート絶縁膜１０２ａ上に形成された第１のゲート電極１０３ａと、第１の活性領域１０１ａにおける第１のゲート電極１０３ａの側方下の領域に形成されたｐ型のエクステンション拡散層１０５ａと、第１のゲート電極１０３ａの側面上に形成された第１のサイドウォールスペーサ１１１ａと、第１の活性領域１０１ａにおける第１のサイドウォールスペーサ１１１ａの外側方下の領域に形成されたｐ型のソースドレイン拡散層１１２ａとを備えている。
【０００６】
ｎ型ＭＩＳトランジスタｎＴｒは、図８に示すように、半導体基板１０１における素子分離領域（図示せず）に囲まれた第２の活性領域１０１ｂ上に形成された第２のゲート絶縁膜１０２ｂと、第２のゲート絶縁膜１０２ｂ上に形成された第２のゲート電極１０３ｂと、第２の活性領域１０１ｂにおける第２のゲート電極１０３ｂの側方下の領域に形成されたｎ型のエクステンション拡散層１０５ｂと、第２のゲート電極１０３ｂの側面上に形成された第２のサイドウォールスペーサ１１１ｂと、第２の活性領域１０１ｂにおける第２のサイドウォールスペーサ１１１ｂの外側方下の領域に形成されたｎ型のソースドレイン拡散層１１２ｂとを備えている。
【０００７】
図８に示すように、第１のサイドウォールスペーサ１１１ａと、第２のサイドウォールスペーサ１１１ｂとは、同一の構造である。
【０００８】
スケーリング則に従って、第１のゲート電極１０３ａのゲート長Ｌｇ（図８参照）を短小化させた場合、ゲート長Ｌｇの短小化に伴い、ｐ型のエクステンション拡散層１０５ａの深さＸｊ（図８参照）を浅接合化させる必要がある。これにより、ゲート長Ｌｇの変動によるｐ型ＭＩＳトランジスタｐＴｒの閾値電圧Ｖｔｈの変動を抑制することが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−１１５１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ｐ型のエクステンション拡散層の浅接合化により、それ自身が高抵抗化されるため、ｐ型ＭＩＳトランジスタのオン電流が低減するという問題がある。特に、ｐ型のエクステンション拡散層の抵抗は、ｎ型のエクステンション拡散層の抵抗よりも高く、ｐ型のエクステンション拡散層の抵抗は比較的高い。そのため、ｐ型のエクステンション拡散層の浅接合化により、それ自身が高抵抗化されると、ｐ型ＭＩＳトランジスタのオン電流が顕著に低減することが予想される。
【００１１】
前記に鑑み、本発明の目的は、ｐ型ＭＩＳトランジスタを有する半導体装置において、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、ｐ型ＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１の活性領域における第１のゲート電極の側方下の領域に形成されたｐ型のエクステンション拡散層と、第１のゲート電極の側面上に形成された第１のサイドウォールスペーサとを備え、第１のサイドウォールスペーサは、負の電荷が帯電した帯電サイドウォールと、帯電サイドウォールの上に形成された第１のサイドウォールとを有していることを特徴とする。
【００１３】
本発明に係る半導体装置によると、負の電荷が帯電した帯電サイドウォールにより、ｐ型のエクステンション拡散層における帯電サイドウォールと接する部分（即ち、ｐ型のエクステンション拡散層の表面）に、正の電荷が静電誘導される。これにより、ｐ型のエクステンション拡散層の正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層の抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタのオン電流が低減することを抑制することができる。
【００１４】
本発明に係る半導体装置において、ｐ型のエクステンション拡散層の表面には、正の電荷が静電誘導されていることが好ましい。
【００１５】
本発明に係る半導体装置において、帯電サイドウォールは、断面形状がＬ字状のＨｆ系絶縁膜からなることが好ましい。
【００１６】
このようにすると、Ｈｆ系絶縁膜は、酸化雰囲気に晒されると、自身に負の電荷が帯電するという特性を持つため、酸化雰囲気に晒された帯電サイドウォールに負の電荷を帯電させることができる。
【００１７】
本発明に係る半導体装置において、第１のサイドウォールにおける帯電サイドウォールと接する部分は、シリコン酸化膜からなることが好ましく、例えば、第１のサイドウォールは、帯電サイドウォール上に形成された断面形状がＬ字状の第１の内側サイドウォールと、第１の内側サイドウォール上に形成された第１の外側サイドウォールとを有し、第１の内側サイドウォールは、シリコン酸化膜からなり、第１の外側サイドウォールは、シリコン窒化膜からなることが好ましい。
【００１８】
このようにすると、第１の内側サイドウォールの形成時に、酸化雰囲気に晒された帯電サイドウォールに負の電荷を帯電させることができる。
【００１９】
本発明に係る半導体装置において、半導体装置は、半導体基板に形成されたｎ型ＭＩＳトランジスタをさらに備え、ｎ型ＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２の活性領域における第２のゲート電極の側方下の領域に形成されたｎ型のエクステンション拡散層と、第２のゲート電極の側面上に形成された第２のサイドウォールスペーサとを備え、第２のサイドウォールスペーサは、第２のサイドウォールを有し、帯電サイドウォールを有していないことが好ましい。
【００２０】
このようにすると、第２のサイドウォールスペーサは、帯電サイドウォールを有さないため、ｎ型のエクステンション拡散層が、負の電荷が帯電した帯電サイドウォールと接することがない。そのため、ｎ型のエクステンション拡散層の表面に、正の電荷が静電誘導されることはない。そのため、ｎ型のエクステンション拡散層に含まれるｎ型不純物と正の電荷とが中和し合うことで、ｎ型のエクステンション拡散層の抵抗が高くなることはない。
【００２１】
本発明に係る半導体装置において、第２のサイドウォールスペーサは、第２のゲート電極と第２のサイドウォールとの間に形成された負の電荷が帯電していない非帯電サイドウォールを有し、非帯電サイドウォールは、断面形状がＬ字状の帯電サイドウォールと同一の材料からなり、第２のサイドウォールは、シリコン窒化膜からなることが好ましい。
【００２２】
このようにすると、第２のサイドウォールの形成時に、非帯電サイドウォールが酸化雰囲気に晒されることを防止することができる。
【００２３】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板に形成されたｐ型ＭＩＳトランジスタと、半導体基板に形成されたｎ型ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板における第１の活性領域上に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、半導体基板における第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、第１の活性領域における第１のゲート電極の側方下の領域にｐ型のエクステンション拡散層を形成する一方、第２の活性領域における第２のゲート電極の側方下の領域にｎ型のエクステンション拡散層を形成する工程（ｂ）と、工程（ｂ）の後に、第１のゲート電極を覆う絶縁膜を形成する工程（ｃ）と、絶縁膜に負の電荷を帯電させて、負の電荷が帯電した帯電絶縁膜を形成した後、半導体基板上の全面に、サイドウォール用絶縁膜を形成する工程（ｄ）と、サイドウォール用絶縁膜及び帯電絶縁膜に対してエッチングを行うことにより、第１のゲート電極の側面上に、帯電絶縁膜からなる帯電サイドウォール及びサイドウォール用絶縁膜からなる第１のサイドウォールを有する第１のサイドウォールスペーサを形成すると共に、第２のゲート電極の側面上に、サイドウォール用絶縁膜からなる第２のサイドウォールを有する第２のサイドウォールスペーサを形成する工程（ｅ）とを備えたことを特徴とする。
【００２４】
本発明に係る半導体装置の製造方法によると、負の電荷が帯電した帯電サイドウォールにより、ｐ型のエクステンション拡散層における帯電サイドウォールと接する部分（即ち、ｐ型のエクステンション拡散層の表面）に、正の電荷が静電誘導される。これにより、ｐ型のエクステンション拡散層の正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層の抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタのオン電流が低減することを抑制することができる。
【００２５】
一方、第２のサイドウォールスペーサは、帯電サイドウォールを有さないため、ｎ型のエクステンション拡散層が、負の電荷が帯電した帯電サイドウォールと接することがない。そのため、ｎ型のエクステンション拡散層の表面に、正の電荷が静電誘導されることはない。そのため、ｎ型のエクステンション拡散層に含まれるｎ型不純物と正の電荷とが中和し合うことで、ｎ型のエクステンション拡散層の抵抗が高くなることはない。
【００２６】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、酸化雰囲気中、シリコン酸化膜からなるサイドウォール用絶縁膜を形成する工程を含み、工程（ｄ）において、絶縁膜が酸化雰囲気に晒されることにより、絶縁膜に負の電荷が帯電して、帯電絶縁膜が形成されることが好ましく、第１に例えば、工程（ｄ）は、常圧ＣＶＤ法により、４５０℃以上であって且つ６００℃以下の温度の下、サイドウォール用絶縁膜を形成する工程であることが好ましく、第２に例えば、工程（ｄ）は、減圧ＣＶＤ法により、６００℃以上であって且つ７００℃以下の温度の下、サイドウォール用絶縁膜を形成する工程であることが好ましい。
【００２７】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、第２のゲート電極を覆う絶縁膜を形成する工程を含み、工程（ｄ）は、絶縁膜における第２のゲート電極を覆う部分をレジストマスクで覆う工程（ｄ１）と、工程（ｄ１）の後に、酸素プラズマ処理を行う工程（ｄ２）と、工程（ｄ２）の後に、レジストマスクを除去する工程（ｄ３）と、工程（ｄ４）の後に、サイドウォール用絶縁膜を形成する工程（ｄ４）とを含み、工程（ｄ２）において、絶縁膜における第１のゲート電極を覆う部分に負の電荷が帯電して、帯電絶縁膜が形成されることが好ましい。
【００２８】
このようにすると、絶縁膜における第２のゲート電極を覆う部分がレジストマスクで覆われた状態で、酸素プラズマ処理を行うことができる。そのため、酸素プラズマの処理時に、絶縁膜における第１のゲート電極を覆う部分に負の電荷を帯電させる一方、絶縁膜における第２のゲート電極を覆う部分に負の電荷が帯電することを防止することができる。
【００２９】
本発明に係る半導体装置の製造方法において、サイドウォール用絶縁膜は、シリコン窒化膜からなることが好ましい。
【００３０】
このようにすると、サイドウォール用絶縁膜の形成時に、絶縁膜における第２のゲート電極を覆う部分が、酸化雰囲気に晒されることを防止することができる。
【発明の効果】
【００３１】
本発明に係る半導体装置及びその製造方法によると、負の電荷が帯電した帯電サイドウォールにより、ｐ型のエクステンション拡散層における帯電サイドウォールと接する部分（即ち、ｐ型のエクステンション拡散層の表面）に、正の電荷が静電誘導される。これにより、ｐ型のエクステンション拡散層の正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層の抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタのオン電流が低減することを抑制することができる。
【図面の簡単な説明】
【００３２】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。
【図５】(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図６】(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。
【図８】従来の半導体装置の構成を示すゲート長方向の断面図である。
【発明を実施するための形態】
【００３３】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００３４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 及び図３(a) 〜(b) を参照しながら説明する。図１(a) 〜図３(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図１(a) 〜図３(b) 、及び後述の図５(a) 〜図６(b) において、左側に示す「ｐＭＩＳ領域」は、ｐ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「ｎＭＩＳ領域」は、ｎ型ＭＩＳトランジスタが形成される領域を示している。
【００３５】
まず、図示を省略するが、半導体基板１の上部に、素子分離領域（図示せず）を選択的に形成する。これにより、半導体基板１におけるｐＭＩＳ領域に、素子分離領域に囲まれた第１の活性領域１ａが形成される。それと共に、半導体基板１におけるｎＭＩＳ領域に、素子分離領域に囲まれた第２の活性領域１ｂが形成される。
【００３６】
次に、半導体基板１上に、ゲート絶縁膜形成膜及びゲート電極形成膜を順次形成する。その後、フォトリソグラフィ法により、ゲート電極形成膜の上に、ゲートパターン形状を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして、ゲート電極形成膜及びゲート絶縁膜形成膜を順次パターニングする。その後、レジストパターンを除去する。これにより、図１(a) に示すように、第１の活性領域１ａ上に、第１のゲート絶縁膜２ａ及び第１のゲート電極３ａを順次形成する。それと共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜２ｂ及び第２のゲート電極３ｂを順次形成する。このとき、第１，第２のゲート電極３ａ，３ｂのゲート長は、例えば３２ｎｍである。
【００３７】
その後、ＣＶＤ法により、半導体基板１上の全面に、例えばシリコン窒化膜（ＳｉＮ膜）又はシリコン酸化膜（ＳｉＯ2膜）からなるオフセットスペーサ用絶縁膜を堆積する。その後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、図１(a) に示すように、第１のゲート電極３ａの側面上に、第１のオフセットスペーサ４ａを形成する。それと共に、第２のゲート電極３ｂの側面上に、第２のオフセットスペーサ４ｂを形成する。このとき、第１，第２のオフセットスペーサ４ａ，４ｂの幅は、例えば３ｎｍである。
【００３８】
次に、図１(b) に示すように、イオン注入法により、第１のゲート電極３ａ及び第１のオフセットスペーサ４ａをマスクにして、第１の活性領域１ａに、例えばボロンイオン（Ｂ+）等のｐ型不純物イオンを注入する。これにより、第１の活性領域１ａにおける第１のゲート電極３ａの側方下の領域にｐ型のエクステンション拡散層５ａを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極３ｂ及び第２のオフセットスペーサ４ｂをマスクにして、第２の活性領域１ｂに、例えばヒ素イオン（Ａｓ-）等のｎ型不純物イオンを注入する。これにより、第２の活性領域１ｂにおける第２のゲート電極３ｂの側方下の領域にｎ型のエクステンション拡散層５ｂを自己整合的に形成する。このとき、ｐ型，ｎ型のエクステンション拡散層５ａ，５ｂの深さは、例えば１５ｎｍ以下であり、ｐ型，ｎ型のエクステンション拡散層５ａ，５ｂが浅接合化されている。
【００３９】
次に、図１(c) に示すように、例えばＰＶＤ（Physical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法により、半導体基板１上の全面に、例えばＨｆ系絶縁膜からなる絶縁膜６を堆積する。
【００４０】
次に、図２(a) に示すように、フォトリソグラフィ法により、絶縁膜６上に、ｐＭＩＳ領域を覆いｎＭＩＳ領域を開口するレジストマスク（図示せず）を形成する。その後、ドライエッチング法により、エッチングガスとして例えばＢＣｌ3系ガスを用いて、絶縁膜６におけるレジストマスクの下に形成された部分以外の部分（即ち、絶縁膜６におけるｎＭＩＳ領域に形成された部分）を除去する。その後、アッシング法により、レジストマスクを除去する。
【００４１】
このようにして、第１の活性領域１ａ上に、第１のゲート電極１ａを覆うように、絶縁膜６を形成する。
【００４２】
次に、図２(b) に示すように、例えば常圧ＣＶＤ（Chemical Vapor Deposition）法により、例えば４５０℃以上であって且つ５００℃以下の温度の下、半導体基板１上の全面に、例えば膜厚が５ｎｍ〜１５ｎｍのＳｉＯ2膜からなる内側サイドウォール用絶縁膜７を堆積する。
【００４３】
このとき、ｐＭＩＳ領域において、絶縁膜６は酸化雰囲気に晒されるため、絶縁膜６に負の電荷８を帯電させて、負の電荷８が帯電した帯電絶縁膜６ｘを形成することができる。これにより、ｐ型のエクステンション拡散層５ａにおける帯電絶縁膜６ｘと接する部分（即ち、ｐ型のエクステンション拡散層５ａの表面）に、正の電荷９が静電誘導される。
【００４４】
一方、ｎＭＩＳ領域において、ｎ型のエクステンション拡散層５ｂ上には、絶縁膜６が形成されていないため、ｎ型のエクステンション拡散層５ｂ上に、負の電荷が帯電した帯電絶縁膜が形成されることはない。そのため、ｎ型のエクステンション拡散層５ｂの表面に、正の電荷が静電誘導されることはない。
【００４５】
次に、図２(c) に示すように、例えばＣＶＤ法により、内側サイドウォール用絶縁膜７上に、例えばＳｉＮ膜からなる外側サイドウォール用絶縁膜１０を堆積する。
【００４６】
次に、図３(a) に示すように、ｐＭＩＳ領域において、外側サイドウォール用絶縁膜１０、内側サイドウォール用絶縁膜７及び帯電絶縁膜６ｘに対して、異方性ドライエッチングを行う。それと共に、ｎＭＩＳ領域において、外側サイドウォール用絶縁膜１０及び内側サイドウォール用絶縁膜７に対して、異方性ドライエッチングを行う。これにより、第１のゲート電極３ａの側面上に、断面形状がＬ字状の負の電荷８が帯電した帯電サイドウォール６ａと、第１のサイドウォール１０Ａとを有する第１のサイドウォールスペーサ１１Ａを形成する。それと共に、第２のゲート電極３ｂの側面上に、第２のサイドウォール１０Ｂを有する第２のサイドウォールスペーサ１１Ｂを形成する。第１のサイドウォール１０Ａは、断面形状がＬ字状の第１の内側サイドウォール７ａ及び第１の外側サイドウォール１０ａを有する。第２のサイドウォール１０Ｂは、断面形状がＬ字状の第２の内側サイドウォール７ｂ及び第２の外側サイドウォール１０ｂを有する。
【００４７】
次に、図３(b) に示すように、イオン注入法により、第１のゲート電極３ａ及び第１のサイドウォールスペーサ１１Ａをマスクにして、第１の活性領域１ａに、例えばＢ+等のｐ型不純物イオンを注入する。これにより、第１の活性領域１ａにおける第１のサイドウォールスペーサ１１Ａの外側方下の領域にｐ型のソースドレイン拡散層１２ａを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極３ｂ及び第２のサイドウォールスペーサ１１Ｂをマスクにして、第２の活性領域１ｂに、例えばＡｓ-等のｎ型不純物イオンを注入する。これにより、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１１Ｂの外側方下の領域にｎ型のソースドレイン拡散層１２ｂを自己整合的に形成する。
【００４８】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００４９】
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図４を参照しながら説明する。図４は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。
【００５０】
図４に示すように、半導体基板１におけるｐＭＩＳ領域には、ｐ型ＭＩＳトランジスタｐＴｒが設けられている。一方、半導体基板１におけるｎＭＩＳ領域には、ｎ型ＭＩＳトランジスタｎＴｒが設けられている。
【００５１】
ｐ型ＭＩＳトランジスタｐＴｒは、図４に示すように、第１の活性領域１ａ上に形成された第１のゲート絶縁膜２ａと、第１のゲート絶縁膜２ａ上に形成された第１のゲート電極３ａと、第１のゲート電極３ａの側面上に形成された第１のオフセットスペーサ４ａと、第１の活性領域１ａにおける第１のゲート電極３ａの側方下の領域に形成されたｐ型のエクステンション拡散層５ａと、第１のオフセットスペーサ４ａの側面上に形成された第１のサイドウォールスペーサ１１Ａと、第１の活性領域１ａにおける第１のサイドウォールスペーサ１１Ａの外側方下の領域に形成されたｐ型のソースドレイン拡散層１２ａとを備えている。
【００５２】
第１のサイドウォールスペーサ１１Ａは、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷８が帯電した帯電サイドウォール６ａと、第１のサイドウォール１０Ａとを有する。第１のサイドウォール１０Ａは、断面形状がＬ字状のＳｉＯ2膜からなる第１の内側サイドウォール７ａと、ＳｉＮ膜からなる第１の外側サイドウォール１０ａとを有する。
【００５３】
帯電サイドウォール６ａにより、ｐ型のエクステンション拡散層５ａにおける帯電サイドウォール６ａと接する部分（即ち、ｐ型のエクステンション拡散層５ａの表面）には、正の電荷９が静電誘導されている。
【００５４】
ｎ型ＭＩＳトランジスタｎＴｒは、図４に示すように、第２の活性領域１ｂ上に形成された第２のゲート絶縁膜２ｂと、第２のゲート絶縁膜２ｂ上に形成された第２のゲート電極３ｂと、第２のゲート電極３ｂの側面上に形成された第２のオフセットスペーサ４ｂと、第２の活性領域１ｂにおける第２のゲート電極３ｂの側方下の領域に形成されたｎ型のエクステンション拡散層５ｂと、第２のオフセットスペーサ４ｂの側面上に形成された第２のサイドウォールスペーサ１１Ｂと、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１１Ｂの外側方下の領域に形成されたｎ型のソースドレイン拡散層１２ｂとを備えている。
【００５５】
第２のサイドウォールスペーサ１１Ｂは、第２のサイドウォール１０Ｂを有する。第２のサイドウォール１０Ｂは、断面形状がＬ字状のＳｉＯ2膜からなる第２の内側サイドウォール７ｂと、ＳｉＮ膜からなる第２の外側サイドウォール１０ｂとを有する。
【００５６】
本実施形態によると、図４に示すように、ｐ型のエクステンション拡散層５ａの表面に接して、負の電荷８が帯電した帯電サイドウォール６ａが設けられている。そのため、ｐ型のエクステンション拡散層５ａにおける帯電サイドウォール６ａと接する部分（即ち、ｐ型のエクステンション拡散層５ａの表面）には、正の電荷９が静電誘導されている。これにより、ｐ型のエクステンション拡散層５ａの正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層５ａの抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層５ａの浅接合化を進めた場合でも、ｐ型のエクステンション拡散層５ａが高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタｐＴｒのオン電流が低減することを抑制することができる。
【００５７】
一方、図４に示すように、ｎ型のエクステンション拡散層５ｂの表面に接して、第２の内側サイドウォール７ｂが形成されている。言い換えれば、ｎ型のエクステンション拡散層５ｂの表面に接して、負の電荷が帯電した帯電サイドウォールが設けられていない。そのため、ｎ型のエクステンション拡散層５ｂの表面に、正の電荷が静電誘導されることがない。そのため、ｎ型のエクステンション拡散層５ｂに含まれるｎ型不純物と正の電荷とが中和し合うことで、ｎ型のエクステンション拡散層５ｂの抵抗が高くなることはない。
【００５８】
なお、本実施形態では、第１，第２のサイドウォール１０Ａ，１０Ｂの構成が、シリコン酸化膜からなる第１，第２の内側サイドウォール７ａ，７ｂとシリコン窒化膜からなる第１，第２の外側サイドウォール１０ａ，１０ｂとの積層構成の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２のサイドウォールの構成が、シリコン酸化膜からなる単層構成の場合でもよい。
【００５９】
また、本実施形態では、図１(b) に示すように、ｐ型，ｎ型のエクステンション拡散層５ａ，５ｂを形成した後、図１(c) に示すように、半導体基板１上の全面にＨｆ系絶縁膜からなる絶縁膜６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｐ型，ｎ型のエクステンション拡散層を形成した後、半導体基板上に、例えば膜厚が数ｎｍのＳｉＯ2膜からなる下地絶縁膜を形成し、その後、半導体基板上の全面にＨｆ系絶縁膜からなる絶縁膜を形成してもよい。このようにすると、絶縁膜は、半導体基板上に下地絶縁膜を介して形成されるため、半導体基板と接することがない。そのため、絶縁膜が半導体基板と接することにより、半導体基板と絶縁膜との界面に界面準位が生じることを抑制することができる。
【００６０】
また、本実施形態では、図２(a) に示すように、ドライエッチング法により、エッチングガスとして例えばＢＣｌ3系ガスを用いて、絶縁膜６におけるｎＭＩＳ領域に形成された部分を除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ウェットエッチング法により、薬液として例えばＨＦ系薬液を用いて、絶縁膜におけるｎＭＩＳ領域に形成された部分を除去してもよい。この場合、第２のオフセットスペーサは、例えばＳｉＮ膜からなることが好ましい。このようにすると、一般に、薬液としてＨＦ系薬液を用いた場合、ＳｉＮ膜のエッチングレートは、Ｈｆ系絶縁膜のエッチングレートに比べて小さいため、絶縁膜におけるｎＭＩＳ領域に形成された部分が除去された後に、第２のオフセットスペーサが除去されることを防止することができる。
【００６１】
また、本実施形態では、図２(b) に示すように、例えば常圧ＣＶＤ法により、例えば４５０℃以上であって且つ５００℃以下の温度の下、内側サイドウォール用絶縁膜７を堆積する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば減圧ＣＶＤ法により、例えば６００℃以上であって且つ７００℃以下の温度の下、内側サイドウォール用絶縁膜を堆積してもよい。
【００６２】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(b) 及び図６(a) 〜(b) を参照しながら説明する。図５(a) 〜図６(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図５(a) 〜図６(b) において、第１の実施形態における構成要素と同一の構成要素には、図１(a) 〜図３(b) に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。
【００６３】
まず、第１の実施形態における図１(a) 〜(c) に示す工程と同様の工程を順次行い、図１(c) に示す構成と同様の構成を得る。
【００６４】
次に、図５(a) に示すように、フォトリソグラフィ法により、絶縁膜６上に、ｐＭＩＳ領域を開口しｎＭＩＳ領域を覆うレジストマスク１３を形成する。その後、絶縁膜６におけるｎＭＩＳ領域に形成された部分がレジストマスク１３で覆われた状態で、Ｏ2プラズマ処理を行う。ここで、レジストマスク１３が完全に除去されて、絶縁膜６におけるｎＭＩＳ領域に形成された部分が露出されることがないように、Ｏ2プラズマ処理の条件を調整する。
【００６５】
このとき、ｐＭＩＳ領域において、絶縁膜６は酸化雰囲気に晒されるため、絶縁膜６におけるｐＭＩＳ領域に形成された部分に負の電荷８を帯電させて、負の電荷８が帯電した帯電絶縁膜６ｘを形成することができる。これにより、ｐ型のエクステンション拡散層５ａの表面に正の電荷９が静電誘導される。
【００６６】
一方、ｎＭＩＳ領域において、絶縁膜６はレジストマスク１３で覆われているため、絶縁膜６におけるｎＭＩＳ領域に形成された部分が酸化雰囲気に晒されることを防止することができる。そのため、絶縁膜６におけるｎＭＩＳ領域に形成された部分に負の電荷が帯電することがない。そのため、ｎ型のエクステンション拡散層５ｂの表面に正の電荷が静電誘導されることはない。
【００６７】
次に、図５(b) に示すように、レジストマスク１３を除去する。その後、例えばＣＶＤ法により、帯電絶縁膜６ｘ及び絶縁膜６の上に、例えばＳｉＮ膜からなるサイドウォール用絶縁膜１４を堆積する。
【００６８】
これにより、ｐＭＩＳ領域において、帯電絶縁膜６ｘに帯電させた負の電荷８を逃がすことなく、帯電絶縁膜６ｘをサイドウォール用絶縁膜１４で覆うことができる。
【００６９】
一方、ｎＭＩＳ領域において、絶縁膜６を酸化雰囲気に晒すことなく（即ち、絶縁膜６に負の電荷を帯電させることなく）、絶縁膜６をサイドウォール用絶縁膜１４で覆うことができる。
【００７０】
次に、図６(a) に示すように、ｐＭＩＳ領域において、サイドウォール用絶縁膜１４及び帯電絶縁膜６ｘに対して、異方性ドライエッチングを行う。それと共に、ｎＭＩＳ領域において、サイドウォール用絶縁膜１４及び絶縁膜６に対して、異方性ドライエッチングを行う。これにより、第１のゲート電極３ａの側面上に、断面形状がＬ字状の負の電荷８が帯電した帯電サイドウォール６ａ、及び第１のサイドウォール１４ａを有する第１のサイドウォールスペーサ１５Ａを形成する。それと共に、第２のゲート電極３ｂの側面上に、断面形状がＬ字状の負の電荷が帯電していない非帯電サイドウォール６ｂ及び第２のサイドウォール１４ｂを有する第２のサイドウォールスペーサ１５Ｂを形成する。
【００７１】
次に、図６(b) に示すように、イオン注入法により、第１のゲート電極３ａ及び第１のサイドウォールスペーサ１５Ａをマスクにして、第１の活性領域１ａに、例えばＢ+等のｐ型不純物イオンを注入する。これにより、第１の活性領域１ａにおける第１のサイドウォールスペーサ１５Ａの外側方下の領域にｐ型のソースドレイン拡散層１２ａを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極３ｂ及び第２のサイドウォールスペーサ１５Ｂをマスクにして、第２の活性領域１ｂに、例えばＡｓ-等のｎ型不純物イオンを注入する。これにより、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１５Ｂの外側方下の領域にｎ型のソースドレイン拡散層１２ｂを自己整合的に形成する。
【００７２】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７３】
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図７を参照しながら説明する。図７は、本発明の第２の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図７において、第１の実施形態における構成要素と同一の構成要素には、図４に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は適宜省略する。
【００７４】
本実施形態と第１の実施形態との構成上の相違点について、以下に説明する。
【００７５】
第１の実施形態では、第１のサイドウォールスペーサ１１Ａが、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷８が帯電した帯電サイドウォール６ａと、第１のサイドウォール１０Ａとを有する。第１のサイドウォール１０Ａは、断面形状がＬ字状のＳｉＯ2膜からなる第１の内側サイドウォール７ａと、ＳｉＮ膜からなる第１の外側サイドウォール１０ａとを有する。
【００７６】
これに対し、本実施形態では、第１のサイドウォールスペーサ１５Ｂが、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷８が帯電した帯電サイドウォール６ａと、ＳｉＮ膜からなる第１のサイドウォール１４ｂとを有する。
【００７７】
このように、第１のサイドウォール１０Ａ，１４ａの構成が、第１の実施形態では積層構成であるのに対し、本実施形態では単層構成である。
【００７８】
第１の実施形態では、第２のサイドウォールスペーサ１１Ｂが、第２のサイドウォール１０Ｂを有する。第２のサイドウォール１０Ｂは、断面形状がＬ字状のＳｉＯ2膜からなる第２の内側サイドウォール７ｂと、ＳｉＮ膜からなる第２の外側サイドウォール１０ｂとを有する。
【００７９】
これに対し、本実施形態では、第２のサイドウォールスペーサ１５Ｂが、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷が帯電していない非帯電サイドウォール６ｂと、ＳｉＮ膜からなる第２のサイドウォール１４ｂとを有する。
【００８０】
このように、第２のサイドウォールスペーサ１１Ｂ，１５Ｂが、第１の実施形態では非帯電サイドウォールを含まないのに対し、本実施形態では非帯電サイドウォール６ｂを含む。また、第２のサイドウォール１０Ｂ，１４ｂの構成が、第１の実施形態では積層構成であるのに対し、本実施形態では単層構成である。
【００８１】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【００８２】
以上説明したように、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるため、ｐ型ＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
【符号の説明】
【００８３】
１ 半導体基板
１ａ 第１の活性領域
１ｂ 第２の活性領域
２ａ 第１のゲート絶縁膜
２ｂ 第２のゲート絶縁膜
３ａ 第１のゲート電極
３ｂ 第２のゲート電極
４ａ 第１のオフセットスペーサ
４ｂ 第２のオフセットスペーサ
５ａ ｐ型のエクステンション拡散層
５ｂ ｎ型のエクステンション拡散層
６ 絶縁膜
６ｘ 帯電絶縁膜
６ａ 帯電サイドウォール
７ 内側サイドウォール用絶縁膜
７ａ 第１の内側サイドウォール
７ｂ 第２の内側サイドウォール
８ 負の電荷
９ 正の電荷
１０ 外側サイドウォール用絶縁膜
１０ａ 第１の外側サイドウォール
１０ｂ 第２の外側サイドウォール
１０Ａ 第１のサイドウォール
１０Ｂ 第２のサイドウォール
１１Ａ 第１のサイドウォールスペーサ
１１Ｂ 第２のサイドウォールスペーサ
１２ａ ｐ型のソースドレイン拡散層
１２ｂ ｎ型のソースドレイン拡散層
１３ レジストマスク
６ｂ 非帯電サイドウォール
１４ サイドウォール用絶縁膜
１４ａ 第１のサイドウォール
１４ｂ 第２のサイドウォール
１５Ａ 第１のサイドウォールスペーサ
１５Ｂ 第２のサイドウォールスペーサ
【技術分野】
【０００１】
本発明は、ｐチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴い、スケーリング則に従ったエクステンション（Extension）拡散層の浅接合化が益々求められている。
【０００３】
以下に、従来の半導体装置の構成について、図８を参照しながら説明する（例えば特許文献１参照）。図８は、従来の半導体装置の構成を示すゲート長方向の断面図である。図８において、左側に示す「ｐＭＩＳ領域」とは、ｐチャネルＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称す）が形成される領域を示し、右側に示す「ｎＭＩＳ領域」とは、ｎチャネルＭＩＳＦＥＴ（以下、「ｎ型ＭＩＳトランジスタ」と称す）が形成される領域を示している。
【０００４】
図８に示すように、半導体基板１０１におけるｐＭＩＳ領域に、ｐ型ＭＩＳトランジスタｐＴｒが設けられている。半導体基板１０１におけるｎＭＩＳ領域に、ｎ型ＭＩＳトランジスタｎＴｒが設けられている。
【０００５】
ｐ型ＭＩＳトランジスタｐＴｒは、図８に示すように、半導体基板１０１における素子分離領域（図示せず）に囲まれた第１の活性領域１０１ａ上に形成された第１のゲート絶縁膜１０２ａと、第１のゲート絶縁膜１０２ａ上に形成された第１のゲート電極１０３ａと、第１の活性領域１０１ａにおける第１のゲート電極１０３ａの側方下の領域に形成されたｐ型のエクステンション拡散層１０５ａと、第１のゲート電極１０３ａの側面上に形成された第１のサイドウォールスペーサ１１１ａと、第１の活性領域１０１ａにおける第１のサイドウォールスペーサ１１１ａの外側方下の領域に形成されたｐ型のソースドレイン拡散層１１２ａとを備えている。
【０００６】
ｎ型ＭＩＳトランジスタｎＴｒは、図８に示すように、半導体基板１０１における素子分離領域（図示せず）に囲まれた第２の活性領域１０１ｂ上に形成された第２のゲート絶縁膜１０２ｂと、第２のゲート絶縁膜１０２ｂ上に形成された第２のゲート電極１０３ｂと、第２の活性領域１０１ｂにおける第２のゲート電極１０３ｂの側方下の領域に形成されたｎ型のエクステンション拡散層１０５ｂと、第２のゲート電極１０３ｂの側面上に形成された第２のサイドウォールスペーサ１１１ｂと、第２の活性領域１０１ｂにおける第２のサイドウォールスペーサ１１１ｂの外側方下の領域に形成されたｎ型のソースドレイン拡散層１１２ｂとを備えている。
【０００７】
図８に示すように、第１のサイドウォールスペーサ１１１ａと、第２のサイドウォールスペーサ１１１ｂとは、同一の構造である。
【０００８】
スケーリング則に従って、第１のゲート電極１０３ａのゲート長Ｌｇ（図８参照）を短小化させた場合、ゲート長Ｌｇの短小化に伴い、ｐ型のエクステンション拡散層１０５ａの深さＸｊ（図８参照）を浅接合化させる必要がある。これにより、ゲート長Ｌｇの変動によるｐ型ＭＩＳトランジスタｐＴｒの閾値電圧Ｖｔｈの変動を抑制することが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−１１５１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ｐ型のエクステンション拡散層の浅接合化により、それ自身が高抵抗化されるため、ｐ型ＭＩＳトランジスタのオン電流が低減するという問題がある。特に、ｐ型のエクステンション拡散層の抵抗は、ｎ型のエクステンション拡散層の抵抗よりも高く、ｐ型のエクステンション拡散層の抵抗は比較的高い。そのため、ｐ型のエクステンション拡散層の浅接合化により、それ自身が高抵抗化されると、ｐ型ＭＩＳトランジスタのオン電流が顕著に低減することが予想される。
【００１１】
前記に鑑み、本発明の目的は、ｐ型ＭＩＳトランジスタを有する半導体装置において、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、ｐ型ＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１の活性領域における第１のゲート電極の側方下の領域に形成されたｐ型のエクステンション拡散層と、第１のゲート電極の側面上に形成された第１のサイドウォールスペーサとを備え、第１のサイドウォールスペーサは、負の電荷が帯電した帯電サイドウォールと、帯電サイドウォールの上に形成された第１のサイドウォールとを有していることを特徴とする。
【００１３】
本発明に係る半導体装置によると、負の電荷が帯電した帯電サイドウォールにより、ｐ型のエクステンション拡散層における帯電サイドウォールと接する部分（即ち、ｐ型のエクステンション拡散層の表面）に、正の電荷が静電誘導される。これにより、ｐ型のエクステンション拡散層の正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層の抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタのオン電流が低減することを抑制することができる。
【００１４】
本発明に係る半導体装置において、ｐ型のエクステンション拡散層の表面には、正の電荷が静電誘導されていることが好ましい。
【００１５】
本発明に係る半導体装置において、帯電サイドウォールは、断面形状がＬ字状のＨｆ系絶縁膜からなることが好ましい。
【００１６】
このようにすると、Ｈｆ系絶縁膜は、酸化雰囲気に晒されると、自身に負の電荷が帯電するという特性を持つため、酸化雰囲気に晒された帯電サイドウォールに負の電荷を帯電させることができる。
【００１７】
本発明に係る半導体装置において、第１のサイドウォールにおける帯電サイドウォールと接する部分は、シリコン酸化膜からなることが好ましく、例えば、第１のサイドウォールは、帯電サイドウォール上に形成された断面形状がＬ字状の第１の内側サイドウォールと、第１の内側サイドウォール上に形成された第１の外側サイドウォールとを有し、第１の内側サイドウォールは、シリコン酸化膜からなり、第１の外側サイドウォールは、シリコン窒化膜からなることが好ましい。
【００１８】
このようにすると、第１の内側サイドウォールの形成時に、酸化雰囲気に晒された帯電サイドウォールに負の電荷を帯電させることができる。
【００１９】
本発明に係る半導体装置において、半導体装置は、半導体基板に形成されたｎ型ＭＩＳトランジスタをさらに備え、ｎ型ＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２の活性領域における第２のゲート電極の側方下の領域に形成されたｎ型のエクステンション拡散層と、第２のゲート電極の側面上に形成された第２のサイドウォールスペーサとを備え、第２のサイドウォールスペーサは、第２のサイドウォールを有し、帯電サイドウォールを有していないことが好ましい。
【００２０】
このようにすると、第２のサイドウォールスペーサは、帯電サイドウォールを有さないため、ｎ型のエクステンション拡散層が、負の電荷が帯電した帯電サイドウォールと接することがない。そのため、ｎ型のエクステンション拡散層の表面に、正の電荷が静電誘導されることはない。そのため、ｎ型のエクステンション拡散層に含まれるｎ型不純物と正の電荷とが中和し合うことで、ｎ型のエクステンション拡散層の抵抗が高くなることはない。
【００２１】
本発明に係る半導体装置において、第２のサイドウォールスペーサは、第２のゲート電極と第２のサイドウォールとの間に形成された負の電荷が帯電していない非帯電サイドウォールを有し、非帯電サイドウォールは、断面形状がＬ字状の帯電サイドウォールと同一の材料からなり、第２のサイドウォールは、シリコン窒化膜からなることが好ましい。
【００２２】
このようにすると、第２のサイドウォールの形成時に、非帯電サイドウォールが酸化雰囲気に晒されることを防止することができる。
【００２３】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板に形成されたｐ型ＭＩＳトランジスタと、半導体基板に形成されたｎ型ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板における第１の活性領域上に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、半導体基板における第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、第１の活性領域における第１のゲート電極の側方下の領域にｐ型のエクステンション拡散層を形成する一方、第２の活性領域における第２のゲート電極の側方下の領域にｎ型のエクステンション拡散層を形成する工程（ｂ）と、工程（ｂ）の後に、第１のゲート電極を覆う絶縁膜を形成する工程（ｃ）と、絶縁膜に負の電荷を帯電させて、負の電荷が帯電した帯電絶縁膜を形成した後、半導体基板上の全面に、サイドウォール用絶縁膜を形成する工程（ｄ）と、サイドウォール用絶縁膜及び帯電絶縁膜に対してエッチングを行うことにより、第１のゲート電極の側面上に、帯電絶縁膜からなる帯電サイドウォール及びサイドウォール用絶縁膜からなる第１のサイドウォールを有する第１のサイドウォールスペーサを形成すると共に、第２のゲート電極の側面上に、サイドウォール用絶縁膜からなる第２のサイドウォールを有する第２のサイドウォールスペーサを形成する工程（ｅ）とを備えたことを特徴とする。
【００２４】
本発明に係る半導体装置の製造方法によると、負の電荷が帯電した帯電サイドウォールにより、ｐ型のエクステンション拡散層における帯電サイドウォールと接する部分（即ち、ｐ型のエクステンション拡散層の表面）に、正の電荷が静電誘導される。これにより、ｐ型のエクステンション拡散層の正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層の抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタのオン電流が低減することを抑制することができる。
【００２５】
一方、第２のサイドウォールスペーサは、帯電サイドウォールを有さないため、ｎ型のエクステンション拡散層が、負の電荷が帯電した帯電サイドウォールと接することがない。そのため、ｎ型のエクステンション拡散層の表面に、正の電荷が静電誘導されることはない。そのため、ｎ型のエクステンション拡散層に含まれるｎ型不純物と正の電荷とが中和し合うことで、ｎ型のエクステンション拡散層の抵抗が高くなることはない。
【００２６】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、酸化雰囲気中、シリコン酸化膜からなるサイドウォール用絶縁膜を形成する工程を含み、工程（ｄ）において、絶縁膜が酸化雰囲気に晒されることにより、絶縁膜に負の電荷が帯電して、帯電絶縁膜が形成されることが好ましく、第１に例えば、工程（ｄ）は、常圧ＣＶＤ法により、４５０℃以上であって且つ６００℃以下の温度の下、サイドウォール用絶縁膜を形成する工程であることが好ましく、第２に例えば、工程（ｄ）は、減圧ＣＶＤ法により、６００℃以上であって且つ７００℃以下の温度の下、サイドウォール用絶縁膜を形成する工程であることが好ましい。
【００２７】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、第２のゲート電極を覆う絶縁膜を形成する工程を含み、工程（ｄ）は、絶縁膜における第２のゲート電極を覆う部分をレジストマスクで覆う工程（ｄ１）と、工程（ｄ１）の後に、酸素プラズマ処理を行う工程（ｄ２）と、工程（ｄ２）の後に、レジストマスクを除去する工程（ｄ３）と、工程（ｄ４）の後に、サイドウォール用絶縁膜を形成する工程（ｄ４）とを含み、工程（ｄ２）において、絶縁膜における第１のゲート電極を覆う部分に負の電荷が帯電して、帯電絶縁膜が形成されることが好ましい。
【００２８】
このようにすると、絶縁膜における第２のゲート電極を覆う部分がレジストマスクで覆われた状態で、酸素プラズマ処理を行うことができる。そのため、酸素プラズマの処理時に、絶縁膜における第１のゲート電極を覆う部分に負の電荷を帯電させる一方、絶縁膜における第２のゲート電極を覆う部分に負の電荷が帯電することを防止することができる。
【００２９】
本発明に係る半導体装置の製造方法において、サイドウォール用絶縁膜は、シリコン窒化膜からなることが好ましい。
【００３０】
このようにすると、サイドウォール用絶縁膜の形成時に、絶縁膜における第２のゲート電極を覆う部分が、酸化雰囲気に晒されることを防止することができる。
【発明の効果】
【００３１】
本発明に係る半導体装置及びその製造方法によると、負の電荷が帯電した帯電サイドウォールにより、ｐ型のエクステンション拡散層における帯電サイドウォールと接する部分（即ち、ｐ型のエクステンション拡散層の表面）に、正の電荷が静電誘導される。これにより、ｐ型のエクステンション拡散層の正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層の抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタのオン電流が低減することを抑制することができる。
【図面の簡単な説明】
【００３２】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。
【図５】(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図６】(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。
【図８】従来の半導体装置の構成を示すゲート長方向の断面図である。
【発明を実施するための形態】
【００３３】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００３４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 及び図３(a) 〜(b) を参照しながら説明する。図１(a) 〜図３(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図１(a) 〜図３(b) 、及び後述の図５(a) 〜図６(b) において、左側に示す「ｐＭＩＳ領域」は、ｐ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「ｎＭＩＳ領域」は、ｎ型ＭＩＳトランジスタが形成される領域を示している。
【００３５】
まず、図示を省略するが、半導体基板１の上部に、素子分離領域（図示せず）を選択的に形成する。これにより、半導体基板１におけるｐＭＩＳ領域に、素子分離領域に囲まれた第１の活性領域１ａが形成される。それと共に、半導体基板１におけるｎＭＩＳ領域に、素子分離領域に囲まれた第２の活性領域１ｂが形成される。
【００３６】
次に、半導体基板１上に、ゲート絶縁膜形成膜及びゲート電極形成膜を順次形成する。その後、フォトリソグラフィ法により、ゲート電極形成膜の上に、ゲートパターン形状を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして、ゲート電極形成膜及びゲート絶縁膜形成膜を順次パターニングする。その後、レジストパターンを除去する。これにより、図１(a) に示すように、第１の活性領域１ａ上に、第１のゲート絶縁膜２ａ及び第１のゲート電極３ａを順次形成する。それと共に、第２の活性領域１ｂ上に、第２のゲート絶縁膜２ｂ及び第２のゲート電極３ｂを順次形成する。このとき、第１，第２のゲート電極３ａ，３ｂのゲート長は、例えば３２ｎｍである。
【００３７】
その後、ＣＶＤ法により、半導体基板１上の全面に、例えばシリコン窒化膜（ＳｉＮ膜）又はシリコン酸化膜（ＳｉＯ2膜）からなるオフセットスペーサ用絶縁膜を堆積する。その後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、図１(a) に示すように、第１のゲート電極３ａの側面上に、第１のオフセットスペーサ４ａを形成する。それと共に、第２のゲート電極３ｂの側面上に、第２のオフセットスペーサ４ｂを形成する。このとき、第１，第２のオフセットスペーサ４ａ，４ｂの幅は、例えば３ｎｍである。
【００３８】
次に、図１(b) に示すように、イオン注入法により、第１のゲート電極３ａ及び第１のオフセットスペーサ４ａをマスクにして、第１の活性領域１ａに、例えばボロンイオン（Ｂ+）等のｐ型不純物イオンを注入する。これにより、第１の活性領域１ａにおける第１のゲート電極３ａの側方下の領域にｐ型のエクステンション拡散層５ａを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極３ｂ及び第２のオフセットスペーサ４ｂをマスクにして、第２の活性領域１ｂに、例えばヒ素イオン（Ａｓ-）等のｎ型不純物イオンを注入する。これにより、第２の活性領域１ｂにおける第２のゲート電極３ｂの側方下の領域にｎ型のエクステンション拡散層５ｂを自己整合的に形成する。このとき、ｐ型，ｎ型のエクステンション拡散層５ａ，５ｂの深さは、例えば１５ｎｍ以下であり、ｐ型，ｎ型のエクステンション拡散層５ａ，５ｂが浅接合化されている。
【００３９】
次に、図１(c) に示すように、例えばＰＶＤ（Physical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法により、半導体基板１上の全面に、例えばＨｆ系絶縁膜からなる絶縁膜６を堆積する。
【００４０】
次に、図２(a) に示すように、フォトリソグラフィ法により、絶縁膜６上に、ｐＭＩＳ領域を覆いｎＭＩＳ領域を開口するレジストマスク（図示せず）を形成する。その後、ドライエッチング法により、エッチングガスとして例えばＢＣｌ3系ガスを用いて、絶縁膜６におけるレジストマスクの下に形成された部分以外の部分（即ち、絶縁膜６におけるｎＭＩＳ領域に形成された部分）を除去する。その後、アッシング法により、レジストマスクを除去する。
【００４１】
このようにして、第１の活性領域１ａ上に、第１のゲート電極１ａを覆うように、絶縁膜６を形成する。
【００４２】
次に、図２(b) に示すように、例えば常圧ＣＶＤ（Chemical Vapor Deposition）法により、例えば４５０℃以上であって且つ５００℃以下の温度の下、半導体基板１上の全面に、例えば膜厚が５ｎｍ〜１５ｎｍのＳｉＯ2膜からなる内側サイドウォール用絶縁膜７を堆積する。
【００４３】
このとき、ｐＭＩＳ領域において、絶縁膜６は酸化雰囲気に晒されるため、絶縁膜６に負の電荷８を帯電させて、負の電荷８が帯電した帯電絶縁膜６ｘを形成することができる。これにより、ｐ型のエクステンション拡散層５ａにおける帯電絶縁膜６ｘと接する部分（即ち、ｐ型のエクステンション拡散層５ａの表面）に、正の電荷９が静電誘導される。
【００４４】
一方、ｎＭＩＳ領域において、ｎ型のエクステンション拡散層５ｂ上には、絶縁膜６が形成されていないため、ｎ型のエクステンション拡散層５ｂ上に、負の電荷が帯電した帯電絶縁膜が形成されることはない。そのため、ｎ型のエクステンション拡散層５ｂの表面に、正の電荷が静電誘導されることはない。
【００４５】
次に、図２(c) に示すように、例えばＣＶＤ法により、内側サイドウォール用絶縁膜７上に、例えばＳｉＮ膜からなる外側サイドウォール用絶縁膜１０を堆積する。
【００４６】
次に、図３(a) に示すように、ｐＭＩＳ領域において、外側サイドウォール用絶縁膜１０、内側サイドウォール用絶縁膜７及び帯電絶縁膜６ｘに対して、異方性ドライエッチングを行う。それと共に、ｎＭＩＳ領域において、外側サイドウォール用絶縁膜１０及び内側サイドウォール用絶縁膜７に対して、異方性ドライエッチングを行う。これにより、第１のゲート電極３ａの側面上に、断面形状がＬ字状の負の電荷８が帯電した帯電サイドウォール６ａと、第１のサイドウォール１０Ａとを有する第１のサイドウォールスペーサ１１Ａを形成する。それと共に、第２のゲート電極３ｂの側面上に、第２のサイドウォール１０Ｂを有する第２のサイドウォールスペーサ１１Ｂを形成する。第１のサイドウォール１０Ａは、断面形状がＬ字状の第１の内側サイドウォール７ａ及び第１の外側サイドウォール１０ａを有する。第２のサイドウォール１０Ｂは、断面形状がＬ字状の第２の内側サイドウォール７ｂ及び第２の外側サイドウォール１０ｂを有する。
【００４７】
次に、図３(b) に示すように、イオン注入法により、第１のゲート電極３ａ及び第１のサイドウォールスペーサ１１Ａをマスクにして、第１の活性領域１ａに、例えばＢ+等のｐ型不純物イオンを注入する。これにより、第１の活性領域１ａにおける第１のサイドウォールスペーサ１１Ａの外側方下の領域にｐ型のソースドレイン拡散層１２ａを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極３ｂ及び第２のサイドウォールスペーサ１１Ｂをマスクにして、第２の活性領域１ｂに、例えばＡｓ-等のｎ型不純物イオンを注入する。これにより、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１１Ｂの外側方下の領域にｎ型のソースドレイン拡散層１２ｂを自己整合的に形成する。
【００４８】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００４９】
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図４を参照しながら説明する。図４は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。
【００５０】
図４に示すように、半導体基板１におけるｐＭＩＳ領域には、ｐ型ＭＩＳトランジスタｐＴｒが設けられている。一方、半導体基板１におけるｎＭＩＳ領域には、ｎ型ＭＩＳトランジスタｎＴｒが設けられている。
【００５１】
ｐ型ＭＩＳトランジスタｐＴｒは、図４に示すように、第１の活性領域１ａ上に形成された第１のゲート絶縁膜２ａと、第１のゲート絶縁膜２ａ上に形成された第１のゲート電極３ａと、第１のゲート電極３ａの側面上に形成された第１のオフセットスペーサ４ａと、第１の活性領域１ａにおける第１のゲート電極３ａの側方下の領域に形成されたｐ型のエクステンション拡散層５ａと、第１のオフセットスペーサ４ａの側面上に形成された第１のサイドウォールスペーサ１１Ａと、第１の活性領域１ａにおける第１のサイドウォールスペーサ１１Ａの外側方下の領域に形成されたｐ型のソースドレイン拡散層１２ａとを備えている。
【００５２】
第１のサイドウォールスペーサ１１Ａは、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷８が帯電した帯電サイドウォール６ａと、第１のサイドウォール１０Ａとを有する。第１のサイドウォール１０Ａは、断面形状がＬ字状のＳｉＯ2膜からなる第１の内側サイドウォール７ａと、ＳｉＮ膜からなる第１の外側サイドウォール１０ａとを有する。
【００５３】
帯電サイドウォール６ａにより、ｐ型のエクステンション拡散層５ａにおける帯電サイドウォール６ａと接する部分（即ち、ｐ型のエクステンション拡散層５ａの表面）には、正の電荷９が静電誘導されている。
【００５４】
ｎ型ＭＩＳトランジスタｎＴｒは、図４に示すように、第２の活性領域１ｂ上に形成された第２のゲート絶縁膜２ｂと、第２のゲート絶縁膜２ｂ上に形成された第２のゲート電極３ｂと、第２のゲート電極３ｂの側面上に形成された第２のオフセットスペーサ４ｂと、第２の活性領域１ｂにおける第２のゲート電極３ｂの側方下の領域に形成されたｎ型のエクステンション拡散層５ｂと、第２のオフセットスペーサ４ｂの側面上に形成された第２のサイドウォールスペーサ１１Ｂと、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１１Ｂの外側方下の領域に形成されたｎ型のソースドレイン拡散層１２ｂとを備えている。
【００５５】
第２のサイドウォールスペーサ１１Ｂは、第２のサイドウォール１０Ｂを有する。第２のサイドウォール１０Ｂは、断面形状がＬ字状のＳｉＯ2膜からなる第２の内側サイドウォール７ｂと、ＳｉＮ膜からなる第２の外側サイドウォール１０ｂとを有する。
【００５６】
本実施形態によると、図４に示すように、ｐ型のエクステンション拡散層５ａの表面に接して、負の電荷８が帯電した帯電サイドウォール６ａが設けられている。そのため、ｐ型のエクステンション拡散層５ａにおける帯電サイドウォール６ａと接する部分（即ち、ｐ型のエクステンション拡散層５ａの表面）には、正の電荷９が静電誘導されている。これにより、ｐ型のエクステンション拡散層５ａの正の電荷密度を高くすることができるため、ｐ型のエクステンション拡散層５ａの抵抗を低くすることができる。そのため、ｐ型のエクステンション拡散層５ａの浅接合化を進めた場合でも、ｐ型のエクステンション拡散層５ａが高抵抗化されることを抑制することができるので、ｐ型ＭＩＳトランジスタｐＴｒのオン電流が低減することを抑制することができる。
【００５７】
一方、図４に示すように、ｎ型のエクステンション拡散層５ｂの表面に接して、第２の内側サイドウォール７ｂが形成されている。言い換えれば、ｎ型のエクステンション拡散層５ｂの表面に接して、負の電荷が帯電した帯電サイドウォールが設けられていない。そのため、ｎ型のエクステンション拡散層５ｂの表面に、正の電荷が静電誘導されることがない。そのため、ｎ型のエクステンション拡散層５ｂに含まれるｎ型不純物と正の電荷とが中和し合うことで、ｎ型のエクステンション拡散層５ｂの抵抗が高くなることはない。
【００５８】
なお、本実施形態では、第１，第２のサイドウォール１０Ａ，１０Ｂの構成が、シリコン酸化膜からなる第１，第２の内側サイドウォール７ａ，７ｂとシリコン窒化膜からなる第１，第２の外側サイドウォール１０ａ，１０ｂとの積層構成の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２のサイドウォールの構成が、シリコン酸化膜からなる単層構成の場合でもよい。
【００５９】
また、本実施形態では、図１(b) に示すように、ｐ型，ｎ型のエクステンション拡散層５ａ，５ｂを形成した後、図１(c) に示すように、半導体基板１上の全面にＨｆ系絶縁膜からなる絶縁膜６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｐ型，ｎ型のエクステンション拡散層を形成した後、半導体基板上に、例えば膜厚が数ｎｍのＳｉＯ2膜からなる下地絶縁膜を形成し、その後、半導体基板上の全面にＨｆ系絶縁膜からなる絶縁膜を形成してもよい。このようにすると、絶縁膜は、半導体基板上に下地絶縁膜を介して形成されるため、半導体基板と接することがない。そのため、絶縁膜が半導体基板と接することにより、半導体基板と絶縁膜との界面に界面準位が生じることを抑制することができる。
【００６０】
また、本実施形態では、図２(a) に示すように、ドライエッチング法により、エッチングガスとして例えばＢＣｌ3系ガスを用いて、絶縁膜６におけるｎＭＩＳ領域に形成された部分を除去する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ウェットエッチング法により、薬液として例えばＨＦ系薬液を用いて、絶縁膜におけるｎＭＩＳ領域に形成された部分を除去してもよい。この場合、第２のオフセットスペーサは、例えばＳｉＮ膜からなることが好ましい。このようにすると、一般に、薬液としてＨＦ系薬液を用いた場合、ＳｉＮ膜のエッチングレートは、Ｈｆ系絶縁膜のエッチングレートに比べて小さいため、絶縁膜におけるｎＭＩＳ領域に形成された部分が除去された後に、第２のオフセットスペーサが除去されることを防止することができる。
【００６１】
また、本実施形態では、図２(b) に示すように、例えば常圧ＣＶＤ法により、例えば４５０℃以上であって且つ５００℃以下の温度の下、内側サイドウォール用絶縁膜７を堆積する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば減圧ＣＶＤ法により、例えば６００℃以上であって且つ７００℃以下の温度の下、内側サイドウォール用絶縁膜を堆積してもよい。
【００６２】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(b) 及び図６(a) 〜(b) を参照しながら説明する。図５(a) 〜図６(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図５(a) 〜図６(b) において、第１の実施形態における構成要素と同一の構成要素には、図１(a) 〜図３(b) に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。
【００６３】
まず、第１の実施形態における図１(a) 〜(c) に示す工程と同様の工程を順次行い、図１(c) に示す構成と同様の構成を得る。
【００６４】
次に、図５(a) に示すように、フォトリソグラフィ法により、絶縁膜６上に、ｐＭＩＳ領域を開口しｎＭＩＳ領域を覆うレジストマスク１３を形成する。その後、絶縁膜６におけるｎＭＩＳ領域に形成された部分がレジストマスク１３で覆われた状態で、Ｏ2プラズマ処理を行う。ここで、レジストマスク１３が完全に除去されて、絶縁膜６におけるｎＭＩＳ領域に形成された部分が露出されることがないように、Ｏ2プラズマ処理の条件を調整する。
【００６５】
このとき、ｐＭＩＳ領域において、絶縁膜６は酸化雰囲気に晒されるため、絶縁膜６におけるｐＭＩＳ領域に形成された部分に負の電荷８を帯電させて、負の電荷８が帯電した帯電絶縁膜６ｘを形成することができる。これにより、ｐ型のエクステンション拡散層５ａの表面に正の電荷９が静電誘導される。
【００６６】
一方、ｎＭＩＳ領域において、絶縁膜６はレジストマスク１３で覆われているため、絶縁膜６におけるｎＭＩＳ領域に形成された部分が酸化雰囲気に晒されることを防止することができる。そのため、絶縁膜６におけるｎＭＩＳ領域に形成された部分に負の電荷が帯電することがない。そのため、ｎ型のエクステンション拡散層５ｂの表面に正の電荷が静電誘導されることはない。
【００６７】
次に、図５(b) に示すように、レジストマスク１３を除去する。その後、例えばＣＶＤ法により、帯電絶縁膜６ｘ及び絶縁膜６の上に、例えばＳｉＮ膜からなるサイドウォール用絶縁膜１４を堆積する。
【００６８】
これにより、ｐＭＩＳ領域において、帯電絶縁膜６ｘに帯電させた負の電荷８を逃がすことなく、帯電絶縁膜６ｘをサイドウォール用絶縁膜１４で覆うことができる。
【００６９】
一方、ｎＭＩＳ領域において、絶縁膜６を酸化雰囲気に晒すことなく（即ち、絶縁膜６に負の電荷を帯電させることなく）、絶縁膜６をサイドウォール用絶縁膜１４で覆うことができる。
【００７０】
次に、図６(a) に示すように、ｐＭＩＳ領域において、サイドウォール用絶縁膜１４及び帯電絶縁膜６ｘに対して、異方性ドライエッチングを行う。それと共に、ｎＭＩＳ領域において、サイドウォール用絶縁膜１４及び絶縁膜６に対して、異方性ドライエッチングを行う。これにより、第１のゲート電極３ａの側面上に、断面形状がＬ字状の負の電荷８が帯電した帯電サイドウォール６ａ、及び第１のサイドウォール１４ａを有する第１のサイドウォールスペーサ１５Ａを形成する。それと共に、第２のゲート電極３ｂの側面上に、断面形状がＬ字状の負の電荷が帯電していない非帯電サイドウォール６ｂ及び第２のサイドウォール１４ｂを有する第２のサイドウォールスペーサ１５Ｂを形成する。
【００７１】
次に、図６(b) に示すように、イオン注入法により、第１のゲート電極３ａ及び第１のサイドウォールスペーサ１５Ａをマスクにして、第１の活性領域１ａに、例えばＢ+等のｐ型不純物イオンを注入する。これにより、第１の活性領域１ａにおける第１のサイドウォールスペーサ１５Ａの外側方下の領域にｐ型のソースドレイン拡散層１２ａを自己整合的に形成する。一方、イオン注入法により、第２のゲート電極３ｂ及び第２のサイドウォールスペーサ１５Ｂをマスクにして、第２の活性領域１ｂに、例えばＡｓ-等のｎ型不純物イオンを注入する。これにより、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１５Ｂの外側方下の領域にｎ型のソースドレイン拡散層１２ｂを自己整合的に形成する。
【００７２】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７３】
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図７を参照しながら説明する。図７は、本発明の第２の実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。図７において、第１の実施形態における構成要素と同一の構成要素には、図４に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は適宜省略する。
【００７４】
本実施形態と第１の実施形態との構成上の相違点について、以下に説明する。
【００７５】
第１の実施形態では、第１のサイドウォールスペーサ１１Ａが、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷８が帯電した帯電サイドウォール６ａと、第１のサイドウォール１０Ａとを有する。第１のサイドウォール１０Ａは、断面形状がＬ字状のＳｉＯ2膜からなる第１の内側サイドウォール７ａと、ＳｉＮ膜からなる第１の外側サイドウォール１０ａとを有する。
【００７６】
これに対し、本実施形態では、第１のサイドウォールスペーサ１５Ｂが、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷８が帯電した帯電サイドウォール６ａと、ＳｉＮ膜からなる第１のサイドウォール１４ｂとを有する。
【００７７】
このように、第１のサイドウォール１０Ａ，１４ａの構成が、第１の実施形態では積層構成であるのに対し、本実施形態では単層構成である。
【００７８】
第１の実施形態では、第２のサイドウォールスペーサ１１Ｂが、第２のサイドウォール１０Ｂを有する。第２のサイドウォール１０Ｂは、断面形状がＬ字状のＳｉＯ2膜からなる第２の内側サイドウォール７ｂと、ＳｉＮ膜からなる第２の外側サイドウォール１０ｂとを有する。
【００７９】
これに対し、本実施形態では、第２のサイドウォールスペーサ１５Ｂが、断面形状がＬ字状のＨｆ系絶縁膜からなり、且つ負の電荷が帯電していない非帯電サイドウォール６ｂと、ＳｉＮ膜からなる第２のサイドウォール１４ｂとを有する。
【００８０】
このように、第２のサイドウォールスペーサ１１Ｂ，１５Ｂが、第１の実施形態では非帯電サイドウォールを含まないのに対し、本実施形態では非帯電サイドウォール６ｂを含む。また、第２のサイドウォール１０Ｂ，１４ｂの構成が、第１の実施形態では積層構成であるのに対し、本実施形態では単層構成である。
【００８１】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【００８２】
以上説明したように、ｐ型のエクステンション拡散層の浅接合化を進めた場合でも、ｐ型のエクステンション拡散層が高抵抗化されることを抑制することができるため、ｐ型ＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
【符号の説明】
【００８３】
１ 半導体基板
１ａ 第１の活性領域
１ｂ 第２の活性領域
２ａ 第１のゲート絶縁膜
２ｂ 第２のゲート絶縁膜
３ａ 第１のゲート電極
３ｂ 第２のゲート電極
４ａ 第１のオフセットスペーサ
４ｂ 第２のオフセットスペーサ
５ａ ｐ型のエクステンション拡散層
５ｂ ｎ型のエクステンション拡散層
６ 絶縁膜
６ｘ 帯電絶縁膜
６ａ 帯電サイドウォール
７ 内側サイドウォール用絶縁膜
７ａ 第１の内側サイドウォール
７ｂ 第２の内側サイドウォール
８ 負の電荷
９ 正の電荷
１０ 外側サイドウォール用絶縁膜
１０ａ 第１の外側サイドウォール
１０ｂ 第２の外側サイドウォール
１０Ａ 第１のサイドウォール
１０Ｂ 第２のサイドウォール
１１Ａ 第１のサイドウォールスペーサ
１１Ｂ 第２のサイドウォールスペーサ
１２ａ ｐ型のソースドレイン拡散層
１２ｂ ｎ型のソースドレイン拡散層
１３ レジストマスク
６ｂ 非帯電サイドウォール
１４ サイドウォール用絶縁膜
１４ａ 第１のサイドウォール
１４ｂ 第２のサイドウォール
１５Ａ 第１のサイドウォールスペーサ
１５Ｂ 第２のサイドウォールスペーサ
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、
前記ｐ型ＭＩＳトランジスタは、
前記半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の活性領域における前記第１のゲート電極の側方下の領域に形成されたｐ型のエクステンション拡散層と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールスペーサとを備え、
前記第１のサイドウォールスペーサは、負の電荷が帯電した帯電サイドウォールと、前記帯電サイドウォールの上に形成された第１のサイドウォールとを有していることを特徴とする半導体装置。
【請求項２】
前記ｐ型のエクステンション拡散層の表面には、正の電荷が静電誘導されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記帯電サイドウォールは、断面形状がＬ字状のＨｆ系絶縁膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のサイドウォールにおける前記帯電サイドウォールと接する部分は、シリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のサイドウォールは、前記帯電サイドウォール上に形成された断面形状がＬ字状の第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第１の外側サイドウォールとを有し、
前記第１の内側サイドウォールは、シリコン酸化膜からなり、
前記第１の外側サイドウォールは、シリコン窒化膜からなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体装置は、前記半導体基板に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記ｎ型ＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２の活性領域における前記第２のゲート電極の側方下の領域に形成されたｎ型のエクステンション拡散層と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールスペーサとを備え、
前記第２のサイドウォールスペーサは、第２のサイドウォールを有し、前記帯電サイドウォールを有していないことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２のサイドウォールスペーサは、前記第２のゲート電極と前記第２のサイドウォールとの間に形成された負の電荷が帯電していない非帯電サイドウォールを有し、
前記非帯電サイドウォールは、断面形状がＬ字状の前記帯電サイドウォールと同一の材料からなり、
前記第２のサイドウォールは、シリコン窒化膜からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板に形成されたｐ型ＭＩＳトランジスタと、半導体基板に形成されたｎ型ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
前記半導体基板における第１の活性領域上に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、前記半導体基板における第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、
前記第１の活性領域における前記第１のゲート電極の側方下の領域にｐ型のエクステンション拡散層を形成する一方、前記第２の活性領域における前記第２のゲート電極の側方下の領域にｎ型のエクステンション拡散層を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１のゲート電極を覆う絶縁膜を形成する工程（ｃ）と、
前記絶縁膜に負の電荷を帯電させて、負の電荷が帯電した帯電絶縁膜を形成した後、前記半導体基板上の全面に、サイドウォール用絶縁膜を形成する工程（ｄ）と、
前記サイドウォール用絶縁膜及び前記帯電絶縁膜に対してエッチングを行うことにより、前記第１のゲート電極の側面上に、前記帯電絶縁膜からなる帯電サイドウォール及び前記サイドウォール用絶縁膜からなる第１のサイドウォールを有する第１のサイドウォールスペーサを形成すると共に、前記第２のゲート電極の側面上に、前記サイドウォール用絶縁膜からなる第２のサイドウォールを有する第２のサイドウォールスペーサを形成する工程（ｅ）とを備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｄ）は、酸化雰囲気中、シリコン酸化膜からなる前記サイドウォール用絶縁膜を形成する工程を含み、
前記工程（ｄ）において、前記絶縁膜が前記酸化雰囲気に晒されることにより、前記絶縁膜に負の電荷が帯電して、前記帯電絶縁膜が形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）は、常圧ＣＶＤ法により、４５０℃以上であって且つ６００℃以下の温度の下、前記サイドウォール用絶縁膜を形成する工程であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｄ）は、減圧ＣＶＤ法により、６００℃以上であって且つ７００℃以下の温度の下、前記サイドウォール用絶縁膜を形成する工程であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｃ）は、前記第２のゲート電極を覆う前記絶縁膜を形成する工程を含み、
前記工程（ｄ）は、前記絶縁膜における前記第２のゲート電極を覆う部分をレジストマスクで覆う工程（ｄ１）と、前記工程（ｄ１）の後に、酸素プラズマ処理を行う工程（ｄ２）と、前記工程（ｄ２）の後に、前記レジストマスクを除去する工程（ｄ３）と、前記工程（ｄ４）の後に、前記サイドウォール用絶縁膜を形成する工程（ｄ４）とを含み、
前記工程（ｄ２）において、前記絶縁膜における前記第１のゲート電極を覆う部分に負の電荷が帯電して、前記帯電絶縁膜が形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記サイドウォール用絶縁膜は、シリコン窒化膜からなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１】
半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、
前記ｐ型ＭＩＳトランジスタは、
前記半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の活性領域における前記第１のゲート電極の側方下の領域に形成されたｐ型のエクステンション拡散層と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールスペーサとを備え、
前記第１のサイドウォールスペーサは、負の電荷が帯電した帯電サイドウォールと、前記帯電サイドウォールの上に形成された第１のサイドウォールとを有していることを特徴とする半導体装置。
【請求項２】
前記ｐ型のエクステンション拡散層の表面には、正の電荷が静電誘導されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記帯電サイドウォールは、断面形状がＬ字状のＨｆ系絶縁膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のサイドウォールにおける前記帯電サイドウォールと接する部分は、シリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のサイドウォールは、前記帯電サイドウォール上に形成された断面形状がＬ字状の第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第１の外側サイドウォールとを有し、
前記第１の内側サイドウォールは、シリコン酸化膜からなり、
前記第１の外側サイドウォールは、シリコン窒化膜からなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体装置は、前記半導体基板に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記ｎ型ＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２の活性領域における前記第２のゲート電極の側方下の領域に形成されたｎ型のエクステンション拡散層と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールスペーサとを備え、
前記第２のサイドウォールスペーサは、第２のサイドウォールを有し、前記帯電サイドウォールを有していないことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２のサイドウォールスペーサは、前記第２のゲート電極と前記第２のサイドウォールとの間に形成された負の電荷が帯電していない非帯電サイドウォールを有し、
前記非帯電サイドウォールは、断面形状がＬ字状の前記帯電サイドウォールと同一の材料からなり、
前記第２のサイドウォールは、シリコン窒化膜からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板に形成されたｐ型ＭＩＳトランジスタと、半導体基板に形成されたｎ型ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
前記半導体基板における第１の活性領域上に、第１のゲート絶縁膜及び第１のゲート電極を順次形成すると共に、前記半導体基板における第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程（ａ）と、
前記第１の活性領域における前記第１のゲート電極の側方下の領域にｐ型のエクステンション拡散層を形成する一方、前記第２の活性領域における前記第２のゲート電極の側方下の領域にｎ型のエクステンション拡散層を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第１のゲート電極を覆う絶縁膜を形成する工程（ｃ）と、
前記絶縁膜に負の電荷を帯電させて、負の電荷が帯電した帯電絶縁膜を形成した後、前記半導体基板上の全面に、サイドウォール用絶縁膜を形成する工程（ｄ）と、
前記サイドウォール用絶縁膜及び前記帯電絶縁膜に対してエッチングを行うことにより、前記第１のゲート電極の側面上に、前記帯電絶縁膜からなる帯電サイドウォール及び前記サイドウォール用絶縁膜からなる第１のサイドウォールを有する第１のサイドウォールスペーサを形成すると共に、前記第２のゲート電極の側面上に、前記サイドウォール用絶縁膜からなる第２のサイドウォールを有する第２のサイドウォールスペーサを形成する工程（ｅ）とを備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｄ）は、酸化雰囲気中、シリコン酸化膜からなる前記サイドウォール用絶縁膜を形成する工程を含み、
前記工程（ｄ）において、前記絶縁膜が前記酸化雰囲気に晒されることにより、前記絶縁膜に負の電荷が帯電して、前記帯電絶縁膜が形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）は、常圧ＣＶＤ法により、４５０℃以上であって且つ６００℃以下の温度の下、前記サイドウォール用絶縁膜を形成する工程であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｄ）は、減圧ＣＶＤ法により、６００℃以上であって且つ７００℃以下の温度の下、前記サイドウォール用絶縁膜を形成する工程であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｃ）は、前記第２のゲート電極を覆う前記絶縁膜を形成する工程を含み、
前記工程（ｄ）は、前記絶縁膜における前記第２のゲート電極を覆う部分をレジストマスクで覆う工程（ｄ１）と、前記工程（ｄ１）の後に、酸素プラズマ処理を行う工程（ｄ２）と、前記工程（ｄ２）の後に、前記レジストマスクを除去する工程（ｄ３）と、前記工程（ｄ４）の後に、前記サイドウォール用絶縁膜を形成する工程（ｄ４）とを含み、
前記工程（ｄ２）において、前記絶縁膜における前記第１のゲート電極を覆う部分に負の電荷が帯電して、前記帯電絶縁膜が形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記サイドウォール用絶縁膜は、シリコン窒化膜からなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２８３２０９（Ｐ２０１０−２８３２０９Ａ）
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願番号】特願２００９−１３６２２２（Ｐ２００９−１３６２２２）
【出願日】平成２１年６月５日（２００９．６．５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願日】平成２１年６月５日（２００９．６．５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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