半導体装置及びその製造方法
【課題】チャネルにおけるキャリア移動度が高く、ノーマリオフを実現する半導体装置を提供する。
【解決手段】 n型GaNキャップ層18の開口部28との界面(開口部境界面)は、複数のほぼ鉛直な面S1と、各面S1の間を補完するように形成された傾斜した面S3により構成されている。傾斜面はドライエッチングにより形成し、異方性エッチングによりダメージ層を除去する。縦型FET1では、GaN基板10上に、六方晶のGaN、AlGaNを、{ 0 0 0 1}面を成長面として、エピタキシャル成長させており、n型GaNキャップ層18における鉛直な面S1は、{ 1-1 0 0}面(m面)となる。m面は、C面とは異なり無極性面であるので、m面を成長面として、GaN電子走行層22、AlGaN電子供給層26を再成長させると、ピエゾ電荷等の分極電荷がAlGaN/GaNヘテロ界面に生じない。よって、縦型FET1においては、よりノーマリオフに近づけることが可能となる。
【解決手段】 n型GaNキャップ層18の開口部28との界面(開口部境界面)は、複数のほぼ鉛直な面S1と、各面S1の間を補完するように形成された傾斜した面S3により構成されている。傾斜面はドライエッチングにより形成し、異方性エッチングによりダメージ層を除去する。縦型FET1では、GaN基板10上に、六方晶のGaN、AlGaNを、{ 0 0 0 1}面を成長面として、エピタキシャル成長させており、n型GaNキャップ層18における鉛直な面S1は、{ 1-1 0 0}面(m面)となる。m面は、C面とは異なり無極性面であるので、m面を成長面として、GaN電子走行層22、AlGaN電子供給層26を再成長させると、ピエゾ電荷等の分極電荷がAlGaN/GaNヘテロ界面に生じない。よって、縦型FET1においては、よりノーマリオフに近づけることが可能となる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に、縦型構造を有する電力制御用トランジスタに関する。
【背景技術】
【0002】
従来の縦型電界効果トランジスタ(FET)100の断面図を図9に示す。縦型FET100は、GaN基板110、GaN系半導体層120、再成長層127、開口部128、ソース電極130、ゲート電極132、及びドレイン電極134により構成されている。
【0003】
GaN基板110上に形成されているGaN系半導体層120の一部には、開口部128が形成されている。また、開口部128の側面及び底面に沿って、再成長層127が形成されている。なお、GaN系半導体層120は、n型AlGaNバッファ層112、n型GaNドリフト層114、p型GaNバリア層116、及びn型GaNキャップ層118により構成されている。開口部128は、p型GaNバリア層116の一部を除去して形成されている。また、開口部128は、底面がn型GaNドリフト層114に到達するように形成されている。再成長層127は、GaN電子走行層122、AlN中間層124、及びAlGaN電子供給層126により構成されている。
【0004】
これにより、GaN電子走行層122とAlGaN電子供給層126を再成長することによりAlGaN電子走行層126の2DEGの電子移動度を向上させることができる。また、p型GaNバリア層116を有することにより、ピンチオフ特性を改善することができる。
【0005】
縦型FET100は、以下のようにして製造される。GaN基板110上に、GaN系半導体層120として、n型AlGaNバッファ層112、n型GaNドリフト層114、p型AlGaNバリア層116、及びn型GaNキャップ層118を形成する。
【0006】
そして、n型GaNキャップ層118上に、スパッタ法により酸化シリコン膜を形成する。その後、通常の露光技術を用い所定領域にフォトレジストを形成する。緩衝フッ酸を用いたウエットエッチングにより、所定領域の酸化シリコン膜を除去する。その後、酸素を用いたアッシングにより、酸化シリコン膜上のレジストを除去する。酸化シリコン膜をマスクに塩素系のガスを用いたRIE(反応性イオンエッチング)法により、n型GaNキャップ層118、p型GaNバリア層117、並びにn型GaNドリフト層14の一部をエッチングし、開口部128を形成する。このとき、開口部128の側面には、n型GaNキャップ層118、p型GaNバリア層117、並びにn型GaNドリフト層114の一部が露出する。マスクに使用した酸化シリコン膜を、緩衝フッ酸を用いたウエットエッチングにより除去する。さらに、開口部128の側面のGaN系半導体層120の結晶表面を清浄化するため、フッ化アンモニウム(NH4F)水溶液による洗浄および塩酸(HCl)水溶液による洗浄を連続して行う。
【0007】
その後、開口部128の側面に、GaN電子走行層122、AlN中間層124、AlGaN電子供給層126を形成する。さらに、ソース電極130、ゲート電極132を形成する。(特許文献1)
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2006−286942号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
従来の縦型FET100では、以下に示す改善すべき点がある。縦型FET100では、開口部128を形成するにあたり、RIE(反応性イオンエッチング)法を用いている。RIEは、ドライエッチングに分類される微細加工技術の一つである。RIEでは、反応室内で電磁波等を用いてエッチングガスをプラズマ化し、プラズマ中のイオン種やラジカル種を試料方向に加速し、衝突させるエッチング方法である。RIEによって形成された開口部128の側面は、エッチングダメージが残る荒れた面となる。このため、チャネルとして形成した再成長層127の電気的特性が劣化する、という改善すべき点がある。
【0010】
また、縦型FET100では、開口部128の傾斜した側面に、GaN電子走行層122、AlN中間層124、AlGaN電子供給層126を用いたAlGaN/GaNヘテロ接合を形成している。AlGaN/GaNヘテロ接合では、自発分極及びピエゾ分極によって内部電界が生じ、ヘテロ接合に高密度のシートキャリアが発生する。このため、縦型FET100において、ノーマリオフを実現することは難しい、という改善すべき点がある。
【0011】
本発明は、チャネル層におけるキャリア移動度が高く、また、ノーマリオフを実現する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明の半導体装置は、主面が{ 0 0 0 1}面である基板上に形成され、開口部を有する半導体層と、上記半導体層の上記開口部の側面を境界面として、該境界面に沿って形成される電子走行層と、上記電子走行層に沿って形成され、上記電子走行層よりバンドギャップが大きい電子供給層、を有する半導体装置であって、上記半導体層の上記側面または境界面は、{ 1-1 0 n}(nは任意の定数(0及び無限大を含む))面を含むものである。定数についてゼロ及び無限大を含むことを念押しに入れたが、すべての定数に対応する面を含む必要はない。すなわち、境界面は、m面{1-100}を主体に含み、複数の等価なm面だけを含んでもよいし、その他に所定の面を含んでもよいことを示すものである。その他の所定の面としては、たとえばc面{0001}などであってもよい。また、基板は、導電性でも、非導電性でもよい。導電性基板の場合は、ドレイン電極は、その導電性基板の裏面(下)またはおもて面(上)に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
半導体層としては、一般的には、GaN系半導体層を用いるが、これに限定されるものではない。とくGaN系半導体層とした場合、上記のGaN系半導体層は、GaNの所定結晶面上にエピタキシャル成長されたものであるが、その下地のGaNは、GaN基板でも、または支持基体上のGaN膜でもよい。さらに、GaN系半導体層の成長時にGaN基板等の上に形成して、その後の工程で、GaN基板等の所定厚み部分を除いて、製品の状態では薄いGaN層下地のみが残っているものであってもよい。その薄い下地のGaN層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いGaN層の表面または裏面に設けることができる。すなわち上記の「基板」は、広い意味に解釈することとする。
GaN基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面(下)またはおもて面(上)に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
【0013】
上記境界面は、{ 1-1 0 n}(nは任意の定数)面を含むものであるが、少なくとも一部に、{ 1-1 0 0}面を含ませることができる。したがって、GaN等の{ 1-1 0 0}面上に電子走行層を形成することが可能となる。
GaN等の{ 1-1 0 0}面は無極性面である。従って、たとえば、電子走行層としてGaN、電子供給層としてAlGaNを境界面上に再成長させる場合、{ 1-1 0 0}面上のAlGaN/GaNヘテロ界面にはピエゾ電荷等の分極電荷が生じない。よって、境界面の多くの領域を{ 1-1 0 0}面とすることで、半導体装置においてノーマリオフを実現することが容易となる。
【0014】
また、{ 1-1 0 0}面は凹凸が少ない。よって、{ 1-1 0 0}面上に再成長させた電子走行層も凹凸が少なくなるため、キャリア(電子)が受ける散乱が小さくなる。よって、電子走行層における電子の移動度が高くなり、半導体装置の周波数特性が向上する。
【0015】
さらに、電子走行層を凹凸が大きい面に再成長させる場合に比べ、電子走行層における電界の局部的集中を緩和することができる。よって、電子走行層及び電子供給層におけるリーク電流を低減することができる。このリーク電流の低減により、半導体装置の耐圧を向上させることができる。
【0016】
本発明の半導体装置では、上記境界面には、上記{ 1-1 0 0}面と所定の別の面とが混在しているものである。境界面は、深さ方向に階段状に傾斜していて、その階段の表面に等価な複数のm面、または上記別の面が出ている。これにより、境界面の角度を自由に設定することができる。つまり、開口部の深さを自由に設定することができる。
【0017】
本発明の半導体装置では、上記開口部における半導体層の上記側面は、異方性エッチングにより形成されている。異方性エッチングを用いることによって、容易に{ 1-1 0 0}面を含む境界面を形成することができる。
【0018】
また、半導体層に開口部を形成する際にドライエッチングたとえばプラズマRIE等を用いていることによって荒れた、凹凸が大きい境界面が形成されている場合、そのような境界面における荒れた、凹凸が大きい部分を容易に除去することができる。これにより、欠陥を介したリークパスの発生を抑制することができる。このリークパスのさらなる低減により、半導体装置の耐圧特性がより向上する。
【0019】
本発明の半導体装置では、上記第1のn型半導体層上にp型半導体層が形成される構成をとることができる。これにより、p型半導体層によるバックゲート効果により、半導体装置のピンチオフ特性を改善することができる。
【0020】
特に、GaNよりバンドギャップが大きいAlGaN層をp型半導体層として用いることによって、ピンチオフ特性をさらに改善することができる。
【0021】
本発明の半導体装置では、上記電子走行層は、GaN若しくはInGaNにより構成されており、上記電子供給層は、AlGaNにより構成することができる。これにより、良好なヘテロ構造を形成することができる。
【0022】
本発明の半導体装置では、上記電子走行層と上記電子供給層の間にAlN層を形成してもよい。これにより、電子走行層と電子供給層との間の界面での電子の散乱を抑制する。これにより、電子走行層における電子の移動度を向上させることができる。ひいては、半導体装置のオン抵抗を低減することができる。
【0023】
本発明の半導体装置では、上記基板は、GaN基板、SiC基板、Si基板、もしくはサファイア基板等とすることができる。これにより、基板上に{ 0 0 0 1}面を成長面とするGaNをエピタキシャル成長させることができる。これにより、基板に対して垂直な面は{ 1-1 0 0}面となることから、異方性エッチング等により開口部に{ 1-1 0 0}面を露出させることが可能となる。
【0024】
本発明の半導体装置の製造方法では、上記半導体層に、ドライエッチングにより、開口部を形成する工程(b)を実施した後、上記開口部に異方性エッチングを施す工程(c)を実施する。これにより、容易に{ 1-1 0 0}面を含む側面を形成することができる。また、半導体層に開口部を形成する際にドライエッチングにより荒れた、凹凸が大きい開口部面が形成されているので、そのような開口部面における荒れた、凹凸が大きい部分を容易に除去することができる。これにより、欠陥を介したリークパスの発生を抑制する半導体装置を製造することができる。このリークパスのさらなる低減により、耐圧特性がより向上した半導体装置を製造することができる。
【0025】
本発明の半導体装置の製造方法では、上記工程(c)において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用いることができる。これにより、容易に異方性ウエットエッチングを実施することができる。
【0026】
上記の半導体装置の製造方法において、工程(c)において、ドライエッチングを用いて、エッチングレートを10nm/min以下としてもよい。ドライエッチングのエッチングレートを上記の範囲に小さくすることによってもマイルドなエッチングが可能であり、損傷が生じた結晶を除去して、かつ開口部に{ 1-1 0 0}面を露出させることが可能となる。
【0027】
上記の半導体装置の製造方法の工程(c)において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用い、かつ、ドライエッチングを用い、エッチングレートを10nm/min以下とすることができる。これによって、ウエットエッチングとドライエッチングとを組み合わせることで、能率良く、損傷のない結晶表面を得ることができる。
【0028】
本発明の半導体装置の製造方法では、上記工程(a)は、p型半導体層を形成する工程を含み、上記工程(b)は、少なくとも上記p型半導体層を除去する工程を含んでいる。これにより、p型半導体層によるバックゲート効果により、ピンチオフ特性を改善した半導体を製造することができる。
【発明の効果】
【0029】
本発明の半導体装置及びその製造方法によれば、ノーマリオフの半導体装置を実現することができる。つまり、省電力な半導体装置を実現することができる。また、チャネルにおける移動度が高く、周波数特性に優れた半導体装置を実現することができる。さらに、耐圧特性が高い半導体装置を実現することができる。
【図面の簡単な説明】
【0030】
【図1】実施の形態に係る縦型FETの断面図である。
【図2】図1の縦型FETの平面図である。
【図3】図1の縦型FETの開口部境界面の拡大断面図である。
【図4】(a)、(b)は、実施の形態に係る縦型FETの製造工程を示す断面図である。
【図5】(a)、(b)は、実施の形態に係る縦型FETの製造工程を示す断面図である。
【図6】(a)、(b)は、実施の形態に係る縦型FETの製造工程を示す断面図である。
【図7】縦型FETの製造工程における平面図である。
【図8】(a)、(b)は、順に、GaN基板のプラズマエッチング時の側面と、ウエットエッチング後の側面とを示すSEM写真図である。
【図9】従来の縦型FETの断面図である。
【発明を実施するための最良の形態】
【0031】
(実施の形態1)
−縦型電界効果トランジスタ1の構造−
本発明に係る縦型電界効果トランジスタ(FET)1の断面図を図1に示す。縦型FET1は、GaN基板10、GaN系半導体層20、再成長層27、開口部28、ソース電極30、ゲート電極32、及びドレイン電極34により構成されている。縦型FET1では、電子は、ソース電極30からGaN電子走行層22を通り、n型GaNドリフト層14、n型AlGaNバッファ層12を介して、ドレイン電極34へと、縦方向に流れる。
【0032】
GaN基板10は導電性を有している基板である。GaN系半導体層20は、GaN基板10上に形成されている。GaN系半導体層20の一部に開口部28が形成されている。また、GaN系半導体層20における開口部28の側面に沿って、再成長層27が形成されている。以下、開口部28の側面と再成長層27との境界面を、開口部境界面または単に境界面と記す。
【0033】
GaN系半導体層20は、n型AlGaNバッファ層12、n型GaNドリフト層14、p型GaNバリア層16、及びn型GaNキャップ層18により構成されている。n型GaNドリフト層14は、n型AlGaNバッファ層12上に形成されている。p型GaNバリア層16は、n型GaNドリフト層14上に形成されている。n型GaNキャップ層18は、p型GaNバリア層16上に形成されている。このように、p型GaNバリア層16を形成することによって、バックゲート効果によりピンチオフ特性を改善することができる。
【0034】
なお、p型GaNバリア層16に代えてp型のAlGaN層を用いれば、バンドギャップをさらに大きくすることができる。結果として、縦型FET1のピンチオフ特性を改善することができる。
【0035】
開口部28は、p型GaNバリア層16の一部を除去して形成されている。また、開口部28は、底面がn型GaNドリフト層14に到達するように形成されている。
【0036】
再成長層27は、GaN電子走行層22、AlN中間層24、及びAlGaN電子供給層26により構成されている。つまり、再成長層27は、AlGaN/GaNヘテロ接合構造を有している。ここで、GaN電子走行層22には、不純物が添加されていない。一方、AlGaN電子供給層26には、不純物が添加されている。また、AlGaN電子供給層26は、GaN電子走行層22より大きいバンドギャップを有している。これにより、GaN電子走行層22とAlGaN電子供給層26との界面に2次元電子ガス(2DEG:2 Dimensional Electron Gas)の電子濃度が向上し、よりオン抵抗を低減することができる。
【0037】
なお、AlN中間層24は、GaN電子走行層22とAlGaN電子供給層26の間の界面での電子の散乱を抑制する。これにより、再成長層27における電子の移動度を向上させることができる。ひいては、縦型FET1のオン抵抗を低減することができる。
【0038】
電子走行層22および電子供給層26は、GaN系半導体として、電子供給層26のバンドギャップエネルギが電子走行層22のそれより大きいという条件付きで、例えばGaN、AlN若しくはInNのうち少なくとも一つからなる結晶または混晶を用いるようにしてもよい。これにより、高移動度を確保できる。特に、GaN電子走行層22にGaNまたはInGaNを用い、電子供給層26にAlGaNを用いることで、高移動度を確保することが可能となる。
【0039】
ソース電極30は、n型GaNキャップ層18上の所定の位置に形成されている。ゲート電極32は、開口部28内に形成されている。また、ドレイン電極34は、GaN基板10の裏面に形成されている。
【0040】
図2に図1におけるX−X断面を示す。再成長層27の平面形状は正六角形リングである。ゲート電極32の平面形状は正六角形である。再成長層27は、ゲート電極の外周面に形成されている。
【0041】
−開口部境界面の構造−
次に、開口部境界面の領域Cにおける断面拡大図を図3に示す。図3に示すように、開口部境界面は、複数のほぼ鉛直な面S1と、各面S1の間を補完するように形成された傾斜した面S3とが、開口部境界面の傾斜方向(傾斜角度θ)に混在して形成されている。
【0042】
縦型FET1では、GaN基板10上に、六方晶のGaN、AlGaNを{ 0 0 0 1}面(以下、C面とする)を成長面として、エピタキシャル成長させている。したがって、n型GaNキャップ層18における鉛直な面S1は、{ 1-1 0 0}面(以下、m面とする)となる。m面は、C面とは異なり無極性面である。このため、m面を成長面として、GaN電子走行層22(後述)、AlGaN電子供給層26(後述)を再成長させることによって、ピエゾ電荷等の分極電荷がAlGaN/GaNヘテロ界面に生じない。よって、縦型FET1においては、よりノーマリオフに近づけることが可能となる。
【0043】
図3における開口部境界面の傾斜角θが90度に近いほど、断面界面における面S1の占める割合が高くなる。よって、縦型FET1においてノーマリオフを実現するためには、傾斜角θが90度に近い方が好ましい。なお、p型GaNバリア層16における開口部境界面ついては、n型GaNキャップ層18と同様であるため詳細な記載は省略する。
【0044】
−縦型電界効果トランジスタ1の製造方法−
次に縦型FET1の製造方法について図4〜図6を用いて説明する。まず、図4(a)に示すように、導電性GaN基板10の上に、GaN系半導体層20として、n型AlGaNバッファ層12、n型GaNドリフト層14、p型AlGaNバリア層16、及びn型GaNキャップ層18を形成する。これらの層の形成は、例えば、MOCVD(有機金属化学気相成長)法を用いる。なお、MOCVD法でなくともMBE(分子線エピタキシャル)法を用いても良い。これにより結晶性の良いGaN系半導体層を形成できる。また、各層の膜厚は、それぞれ0.5μm、4.0μm、0.5μmおよび0.3μmである。さらに、各層のキャリア濃度は、それぞれ、1.0×1017cm-3、1.0×1016cm−3、5.0×1016cm−3および5.0×1017cm−3である。また、バッファ層12およびバリア層16のAlN混晶比は、それぞれ0.06および0.09である。
【0045】
次に、図4(b)に示すように、n型GaNキャップ層18上に、通常の露光技術を用いて、所定領域にレジストマスクM1を形成する。ここで形成するレジストマスクM1は、平面形状が六角形リング、断面形状が台形(メサ型)である。
【0046】
その後、図5(a)に示すように、誘導結合プラズマ(Inductivity Coupled Plasma)を用いて生成した高密度プラズマを用いたRIE(Reactive Ion Etching:反応性イオンエッチング)により、n型GaNキャップ層18、p型GaNバリア層16並びにn型GaNドリフト層14の一部をエッチングし、開口部28を形成する。これにより、n型GaNキャップ層18、p型GaNバリア層16、及びn型GaNドリフト層14の開口部境界面(端面、側面または露出面)は外部に露出する。この時点で、開口部境界面には、深さ数nm(1nm〜20nm程度)に亘って、エッチングダメージが発生している。なお、開口部28の側面は、基板表面に対し約10°〜90°の傾斜面となっている。この傾斜面の基板表面に対する角度は、RIE法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。
【0047】
RIEが終了すると、有機洗浄を行い、アッシング等により、レジストマスクM1を除去する。
【0048】
続いて、水酸化カリウム(KOH)水溶液、アンモニア水(NH4OH)、TMAH(水酸化テトラメチルアンモニウム)水溶液などの塩基性溶液、のいずれか一つをエッチング液として、開口部端面の異方性ウエットエッチングを行うことで、高密度プラズマを用いたRIEによって開口部端面に生じたエッチングダメージを除去するのがよい。TMAH水溶液を用いる場合には、80℃、数分〜数時間のエッチングするのがよい。
またウエットエッチングではなく、ドライエッチングにおけるエッチングレートを10nm/min以下にした低レートまたはマイルドなドライエッチングによっても、上記のエッチングダメージを除去することができる。状況に応じて適切なエッチング法を使い分けるのがよい。同時に、n型GaNキャップ層18、p型GaNバリア層17の端面の一部にそれぞれのm面を露出させる。
【0049】
エッチングダメージの深さは、RIEの処理条件によって異なる。また、開口部境界面に対するm面の割合は製造する縦型FET1の特性によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。
【0050】
上述のように、異方性ウエットエッチングを行うためのエッチング液は、KOH水溶液、NH4OH水溶液、TMAH水溶液などのいずれかでよい。エッチング液として、基板の材質に応じて適切なものを用いればよい。
【0051】
さらに、フッ化アンモニウム(NH4F)水溶液による洗浄および塩酸(HCl)水溶液による洗浄を連続して行い、開口部境界面の結晶表面を清浄する。図5(b)における矢印a1方向から見た平面図を図7に示す。開口部28は、平面形状が六角形となる。開口部28の側面は、n型GaNキャップ層18及びp型GaNバリア層16の開口部境界面により構成される。また、開口部28の底面は、n型GaNドリフト層14によって構成される。
【0052】
次に、図6(a)に示すように、GaN電子走行層22、AlN中間層24、及びAlGaN電子供給層26を、順次、開口部境界面に沿って形成する。再成長層27として、まず、MOCVDを用いて、不純物を添加しないGaN電子走行層22を形成する。MOCVDにおける成長温度は、1020℃とする。その後、成長温度を1080℃として、AlN中間層24を、AlGaN電子供給層26を形成する。すなわち、開口部境界面に沿って電子走行層22、AlN中間層、電子供給層26からなる再成長層27を形成する。なお、一例を挙げると、形成するGaN電子走行層22、AlN中間層24、及びAlGaN電子供給層26の厚さは、それぞれ 100nm、1nm、24nmであり、AlGaN電子供給層26のAl組成比は、25%である。
【0053】
再成長は、開口部28の側面での成長速度の低下を避けるため、GaN系半導体層20の成長温度より低い温度で、かつ高いV/III比で形成することが好ましい。さらに、電子走行層22の形成から中間層24および電子供給層26を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、20分以下の時間で昇温することが好ましい。なお、MOCVD法でなくともMBE(分子線エピタキシャル)法を用いても良い。
【0054】
図6(b)に示すように、ソース電極30、ゲート電極32、ドレイン電極34を形成する。ソース電極の形成にあたっては、まず、通常の露光技術を用い、所定領域に開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、n型GaNキャップ層18の平坦面上にTi/Al膜を形成する。その後、窒素雰囲気中において800℃の温度で30秒の熱処理を行う。これにより、Ti/Al膜とn型GaNキャップ層18との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が0.4Ωmm程度の良好なオーミックコンタクトを有するソース電極30を形成することができる。
【0055】
なお、ソース電極30としては、Ti/Al以外にもGaN系半導体層20とオーミックコンタクトする金属であれば良い。また、ソース電極30としてTi/Alを蒸着する前に、塩素系ガスを用いたRIE法によるエッチングで、AlGaN電子供給層26およびAlN中間層24を除去することが好ましい。この場合、中間層24による電子のバリアがなく、オーミックコンタクトの抵抗を0.2Ωmmに低減することができる。
【0056】
ゲート電極32の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部28に形成したAlGaN電子供給層26に沿ってNi/Au膜を形成する。
【0057】
なお、ゲート電極32としては、Ni/Au以外にも例えばPt/Au、Pd/AuおよびMo/Au等のGaN系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極32を形成する前に、例えばシリコン膜の絶縁膜(図示せず)をスパッタ法を用いて、開口部28内のAlGaN電子供給層26に沿って10nm形成するようにしてもよい。これにより、MISFET構造を有する縦型FETとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。
【0058】
その後、ゲート電極32およびソース電極30に接続する配線層(図示せず)、及びトランジスタ表面を保護する絶縁膜層(図示せず)を形成する。絶縁膜層としては、例えば、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。また、ボンディングパッド部(図示せず)の絶縁膜層をRIE法を用い除去する。以上によりウェーハ表面の製造工程が完了する。
【0059】
ドレイン電極34の形成にあたっては、まず、ウェーハ表面をフォトレジストで保護する。GaN基板10の裏面を、研削装置により、基板厚が100umまで研削する。蒸着法を用い、Ni/Al膜を形成する。ウェーハ表面のフォトレジストを、850℃の温度で30秒間熱処理し、酸素アッシングにより除去する。これにより、GaN基板10とドレイン金属34が合金を形成し、基板10とドレイン金属34がオーミックコンタクトする。以上により実施例1に係る縦型FET1が完成する。
【0060】
なお、ドレイン電極34をGaN基板10の裏面に形成しているが、n型GaNドリフト層14においてソース電極30と相対する面にドレイン電極34を形成するようにしてもよい。例えば、n型GaNドリフト層14とGaN基板10との間にn型のGaNコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。また、本実施形態のように基板の裏面側にドレイン電極を形成する場合は、基板として、GaN基板以外に、例えば、SiC基板や、Si基板等の導電性を有する基板を用いる。おもて面側にドレイン電極を形成する場合は、基板は導電性を有していなくともよい。例えば、GaN基板、SiC基板、Si基板に加え、サファイア基板等の絶縁性基板を使用してもよい。これらを用いることにより結晶性の良いGaN系半導体層が形成される。
【0061】
−実施の形態の効果−
p型GaNバリア層16及びn型GaNキャップ層18の開口部境界面がm面を含むように構成したことにより、以下の効果が得られる。
【0062】
開口部境界面上には、無極性面であるm面が露出する。このため、m面を成長面として、GaN電子走行層22(後述)、AlGaN電子供給層26(後述)を再成長させることによって、ピエゾ電荷等の分極電荷がAlGaN/GaNヘテロ界面に生じない。よって、縦型FET1においては、よりノーマリオフに近づけることが可能となる。つまり、常時オフ状態にあり、入力があった瞬間に電源を投入して処理を済ませ、すぐにオフに戻るノーマリオフ型の縦型FET1を提供することが可能となる。つまり、待機時電力ゼロの縦型FET1の提供が可能となり、低電力化を図ることが可能となる。
【0063】
また、m面はa面等に比較してエッチング速度が遅い。このため、エッチングによってパターニングすると、開口部境界面のm面部分は、凹凸の小さい平面となる。したがって、開口部境界面における凹凸が大きい場合に比べ、電界の局部的集中が緩和される。よって、縦型FET1の再成長層27におけるリーク電流を低減することができる。このリーク電流の低減により、縦型FET1の耐圧が向上する。
【0064】
また、開口部境界面上に再成長させるGaN電子走行層22の凹凸が小さいことで、キャリア(電子)が受ける散乱も小さくなる。よって、チャネルにおける電子移動度が高くなり、パワーデバイスである縦型FET1の動作特性が向上する。
【0065】
図8(a)、(b)は、順に、GaNのプラズマエッチング時の側面と、ウエットエッチング後の側面とを示すSEM写真図である。図8(a)に示すように、プラズマエッチングにより、c面GaN層を、m面とa面とが現れるようにパターニングする。
一方、図8(b)に示すように、2時間のウエットエッチング後には、a面であった部分にもm面が現れる。m面とa面とが交差するコーナー部には、広いm面が現れる。m面は、極めて平坦で、表面が滑らかである。
【0066】
よって、p型GaNバリア層16及びn型GaNキャップ層18の開口部境界面にm面が露出するように、異方性エッチングを行えば、より平滑な開口部端面を得ることができる。よって、上述の耐圧向上効果がより確実に得られる。なお、異方性エッチングにより開口部端面におけるm面の占める割合が大きくなるほど、開口部端面は、より垂直に近づく。
【0067】
しかも、ウエットエッチングにより、プラズマエッチングの際に生じた加工ダメージが低減される。よって、欠陥を介したリークパスの発生が抑制される。このリークパスのさらなる低減により、縦型FET1の耐圧特性がより向上する。
【0068】
上記実施形態においては、半導体層としてGaN基板10およびGaN系半導体層20を設けた例について説明した。しかし、本発明の縦型FETは、GaN、AlNなど、他の稠密六方型結晶構造を有する半導体基板に対しても適用することができる。
【0069】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【0070】
本発明は、ヘテロ構造のHEMTによってチャネルを形成することで電子移動度を高め、とくに開口部側面に平滑なm面を出すことで、さらに電子移動度を向上させ、かつノーマリーオフをより高いレベルで実現することができる。
【符号の説明】
【0071】
10 GaN基板
12 n型AlGaNバッファ層
14 n型GaNドリフト層
16 p型GaNバリア層
18 n型GaNキャップ層
20 GaN系半導体層
22 GaN電子走行層
24 AlN中間層
26 AlGaN電子供給層
27 再成長層
28 開口部
30 ソース電極
32 ゲート電極
34 ドレイン電極
【技術分野】
【0001】
本発明は半導体装置およびその製造方法に関し、特に、縦型構造を有する電力制御用トランジスタに関する。
【背景技術】
【0002】
従来の縦型電界効果トランジスタ(FET)100の断面図を図9に示す。縦型FET100は、GaN基板110、GaN系半導体層120、再成長層127、開口部128、ソース電極130、ゲート電極132、及びドレイン電極134により構成されている。
【0003】
GaN基板110上に形成されているGaN系半導体層120の一部には、開口部128が形成されている。また、開口部128の側面及び底面に沿って、再成長層127が形成されている。なお、GaN系半導体層120は、n型AlGaNバッファ層112、n型GaNドリフト層114、p型GaNバリア層116、及びn型GaNキャップ層118により構成されている。開口部128は、p型GaNバリア層116の一部を除去して形成されている。また、開口部128は、底面がn型GaNドリフト層114に到達するように形成されている。再成長層127は、GaN電子走行層122、AlN中間層124、及びAlGaN電子供給層126により構成されている。
【0004】
これにより、GaN電子走行層122とAlGaN電子供給層126を再成長することによりAlGaN電子走行層126の2DEGの電子移動度を向上させることができる。また、p型GaNバリア層116を有することにより、ピンチオフ特性を改善することができる。
【0005】
縦型FET100は、以下のようにして製造される。GaN基板110上に、GaN系半導体層120として、n型AlGaNバッファ層112、n型GaNドリフト層114、p型AlGaNバリア層116、及びn型GaNキャップ層118を形成する。
【0006】
そして、n型GaNキャップ層118上に、スパッタ法により酸化シリコン膜を形成する。その後、通常の露光技術を用い所定領域にフォトレジストを形成する。緩衝フッ酸を用いたウエットエッチングにより、所定領域の酸化シリコン膜を除去する。その後、酸素を用いたアッシングにより、酸化シリコン膜上のレジストを除去する。酸化シリコン膜をマスクに塩素系のガスを用いたRIE(反応性イオンエッチング)法により、n型GaNキャップ層118、p型GaNバリア層117、並びにn型GaNドリフト層14の一部をエッチングし、開口部128を形成する。このとき、開口部128の側面には、n型GaNキャップ層118、p型GaNバリア層117、並びにn型GaNドリフト層114の一部が露出する。マスクに使用した酸化シリコン膜を、緩衝フッ酸を用いたウエットエッチングにより除去する。さらに、開口部128の側面のGaN系半導体層120の結晶表面を清浄化するため、フッ化アンモニウム(NH4F)水溶液による洗浄および塩酸(HCl)水溶液による洗浄を連続して行う。
【0007】
その後、開口部128の側面に、GaN電子走行層122、AlN中間層124、AlGaN電子供給層126を形成する。さらに、ソース電極130、ゲート電極132を形成する。(特許文献1)
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2006−286942号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
従来の縦型FET100では、以下に示す改善すべき点がある。縦型FET100では、開口部128を形成するにあたり、RIE(反応性イオンエッチング)法を用いている。RIEは、ドライエッチングに分類される微細加工技術の一つである。RIEでは、反応室内で電磁波等を用いてエッチングガスをプラズマ化し、プラズマ中のイオン種やラジカル種を試料方向に加速し、衝突させるエッチング方法である。RIEによって形成された開口部128の側面は、エッチングダメージが残る荒れた面となる。このため、チャネルとして形成した再成長層127の電気的特性が劣化する、という改善すべき点がある。
【0010】
また、縦型FET100では、開口部128の傾斜した側面に、GaN電子走行層122、AlN中間層124、AlGaN電子供給層126を用いたAlGaN/GaNヘテロ接合を形成している。AlGaN/GaNヘテロ接合では、自発分極及びピエゾ分極によって内部電界が生じ、ヘテロ接合に高密度のシートキャリアが発生する。このため、縦型FET100において、ノーマリオフを実現することは難しい、という改善すべき点がある。
【0011】
本発明は、チャネル層におけるキャリア移動度が高く、また、ノーマリオフを実現する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明の半導体装置は、主面が{ 0 0 0 1}面である基板上に形成され、開口部を有する半導体層と、上記半導体層の上記開口部の側面を境界面として、該境界面に沿って形成される電子走行層と、上記電子走行層に沿って形成され、上記電子走行層よりバンドギャップが大きい電子供給層、を有する半導体装置であって、上記半導体層の上記側面または境界面は、{ 1-1 0 n}(nは任意の定数(0及び無限大を含む))面を含むものである。定数についてゼロ及び無限大を含むことを念押しに入れたが、すべての定数に対応する面を含む必要はない。すなわち、境界面は、m面{1-100}を主体に含み、複数の等価なm面だけを含んでもよいし、その他に所定の面を含んでもよいことを示すものである。その他の所定の面としては、たとえばc面{0001}などであってもよい。また、基板は、導電性でも、非導電性でもよい。導電性基板の場合は、ドレイン電極は、その導電性基板の裏面(下)またはおもて面(上)に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
半導体層としては、一般的には、GaN系半導体層を用いるが、これに限定されるものではない。とくGaN系半導体層とした場合、上記のGaN系半導体層は、GaNの所定結晶面上にエピタキシャル成長されたものであるが、その下地のGaNは、GaN基板でも、または支持基体上のGaN膜でもよい。さらに、GaN系半導体層の成長時にGaN基板等の上に形成して、その後の工程で、GaN基板等の所定厚み部分を除いて、製品の状態では薄いGaN層下地のみが残っているものであってもよい。その薄い下地のGaN層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いGaN層の表面または裏面に設けることができる。すなわち上記の「基板」は、広い意味に解釈することとする。
GaN基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面(下)またはおもて面(上)に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
【0013】
上記境界面は、{ 1-1 0 n}(nは任意の定数)面を含むものであるが、少なくとも一部に、{ 1-1 0 0}面を含ませることができる。したがって、GaN等の{ 1-1 0 0}面上に電子走行層を形成することが可能となる。
GaN等の{ 1-1 0 0}面は無極性面である。従って、たとえば、電子走行層としてGaN、電子供給層としてAlGaNを境界面上に再成長させる場合、{ 1-1 0 0}面上のAlGaN/GaNヘテロ界面にはピエゾ電荷等の分極電荷が生じない。よって、境界面の多くの領域を{ 1-1 0 0}面とすることで、半導体装置においてノーマリオフを実現することが容易となる。
【0014】
また、{ 1-1 0 0}面は凹凸が少ない。よって、{ 1-1 0 0}面上に再成長させた電子走行層も凹凸が少なくなるため、キャリア(電子)が受ける散乱が小さくなる。よって、電子走行層における電子の移動度が高くなり、半導体装置の周波数特性が向上する。
【0015】
さらに、電子走行層を凹凸が大きい面に再成長させる場合に比べ、電子走行層における電界の局部的集中を緩和することができる。よって、電子走行層及び電子供給層におけるリーク電流を低減することができる。このリーク電流の低減により、半導体装置の耐圧を向上させることができる。
【0016】
本発明の半導体装置では、上記境界面には、上記{ 1-1 0 0}面と所定の別の面とが混在しているものである。境界面は、深さ方向に階段状に傾斜していて、その階段の表面に等価な複数のm面、または上記別の面が出ている。これにより、境界面の角度を自由に設定することができる。つまり、開口部の深さを自由に設定することができる。
【0017】
本発明の半導体装置では、上記開口部における半導体層の上記側面は、異方性エッチングにより形成されている。異方性エッチングを用いることによって、容易に{ 1-1 0 0}面を含む境界面を形成することができる。
【0018】
また、半導体層に開口部を形成する際にドライエッチングたとえばプラズマRIE等を用いていることによって荒れた、凹凸が大きい境界面が形成されている場合、そのような境界面における荒れた、凹凸が大きい部分を容易に除去することができる。これにより、欠陥を介したリークパスの発生を抑制することができる。このリークパスのさらなる低減により、半導体装置の耐圧特性がより向上する。
【0019】
本発明の半導体装置では、上記第1のn型半導体層上にp型半導体層が形成される構成をとることができる。これにより、p型半導体層によるバックゲート効果により、半導体装置のピンチオフ特性を改善することができる。
【0020】
特に、GaNよりバンドギャップが大きいAlGaN層をp型半導体層として用いることによって、ピンチオフ特性をさらに改善することができる。
【0021】
本発明の半導体装置では、上記電子走行層は、GaN若しくはInGaNにより構成されており、上記電子供給層は、AlGaNにより構成することができる。これにより、良好なヘテロ構造を形成することができる。
【0022】
本発明の半導体装置では、上記電子走行層と上記電子供給層の間にAlN層を形成してもよい。これにより、電子走行層と電子供給層との間の界面での電子の散乱を抑制する。これにより、電子走行層における電子の移動度を向上させることができる。ひいては、半導体装置のオン抵抗を低減することができる。
【0023】
本発明の半導体装置では、上記基板は、GaN基板、SiC基板、Si基板、もしくはサファイア基板等とすることができる。これにより、基板上に{ 0 0 0 1}面を成長面とするGaNをエピタキシャル成長させることができる。これにより、基板に対して垂直な面は{ 1-1 0 0}面となることから、異方性エッチング等により開口部に{ 1-1 0 0}面を露出させることが可能となる。
【0024】
本発明の半導体装置の製造方法では、上記半導体層に、ドライエッチングにより、開口部を形成する工程(b)を実施した後、上記開口部に異方性エッチングを施す工程(c)を実施する。これにより、容易に{ 1-1 0 0}面を含む側面を形成することができる。また、半導体層に開口部を形成する際にドライエッチングにより荒れた、凹凸が大きい開口部面が形成されているので、そのような開口部面における荒れた、凹凸が大きい部分を容易に除去することができる。これにより、欠陥を介したリークパスの発生を抑制する半導体装置を製造することができる。このリークパスのさらなる低減により、耐圧特性がより向上した半導体装置を製造することができる。
【0025】
本発明の半導体装置の製造方法では、上記工程(c)において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用いることができる。これにより、容易に異方性ウエットエッチングを実施することができる。
【0026】
上記の半導体装置の製造方法において、工程(c)において、ドライエッチングを用いて、エッチングレートを10nm/min以下としてもよい。ドライエッチングのエッチングレートを上記の範囲に小さくすることによってもマイルドなエッチングが可能であり、損傷が生じた結晶を除去して、かつ開口部に{ 1-1 0 0}面を露出させることが可能となる。
【0027】
上記の半導体装置の製造方法の工程(c)において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用い、かつ、ドライエッチングを用い、エッチングレートを10nm/min以下とすることができる。これによって、ウエットエッチングとドライエッチングとを組み合わせることで、能率良く、損傷のない結晶表面を得ることができる。
【0028】
本発明の半導体装置の製造方法では、上記工程(a)は、p型半導体層を形成する工程を含み、上記工程(b)は、少なくとも上記p型半導体層を除去する工程を含んでいる。これにより、p型半導体層によるバックゲート効果により、ピンチオフ特性を改善した半導体を製造することができる。
【発明の効果】
【0029】
本発明の半導体装置及びその製造方法によれば、ノーマリオフの半導体装置を実現することができる。つまり、省電力な半導体装置を実現することができる。また、チャネルにおける移動度が高く、周波数特性に優れた半導体装置を実現することができる。さらに、耐圧特性が高い半導体装置を実現することができる。
【図面の簡単な説明】
【0030】
【図1】実施の形態に係る縦型FETの断面図である。
【図2】図1の縦型FETの平面図である。
【図3】図1の縦型FETの開口部境界面の拡大断面図である。
【図4】(a)、(b)は、実施の形態に係る縦型FETの製造工程を示す断面図である。
【図5】(a)、(b)は、実施の形態に係る縦型FETの製造工程を示す断面図である。
【図6】(a)、(b)は、実施の形態に係る縦型FETの製造工程を示す断面図である。
【図7】縦型FETの製造工程における平面図である。
【図8】(a)、(b)は、順に、GaN基板のプラズマエッチング時の側面と、ウエットエッチング後の側面とを示すSEM写真図である。
【図9】従来の縦型FETの断面図である。
【発明を実施するための最良の形態】
【0031】
(実施の形態1)
−縦型電界効果トランジスタ1の構造−
本発明に係る縦型電界効果トランジスタ(FET)1の断面図を図1に示す。縦型FET1は、GaN基板10、GaN系半導体層20、再成長層27、開口部28、ソース電極30、ゲート電極32、及びドレイン電極34により構成されている。縦型FET1では、電子は、ソース電極30からGaN電子走行層22を通り、n型GaNドリフト層14、n型AlGaNバッファ層12を介して、ドレイン電極34へと、縦方向に流れる。
【0032】
GaN基板10は導電性を有している基板である。GaN系半導体層20は、GaN基板10上に形成されている。GaN系半導体層20の一部に開口部28が形成されている。また、GaN系半導体層20における開口部28の側面に沿って、再成長層27が形成されている。以下、開口部28の側面と再成長層27との境界面を、開口部境界面または単に境界面と記す。
【0033】
GaN系半導体層20は、n型AlGaNバッファ層12、n型GaNドリフト層14、p型GaNバリア層16、及びn型GaNキャップ層18により構成されている。n型GaNドリフト層14は、n型AlGaNバッファ層12上に形成されている。p型GaNバリア層16は、n型GaNドリフト層14上に形成されている。n型GaNキャップ層18は、p型GaNバリア層16上に形成されている。このように、p型GaNバリア層16を形成することによって、バックゲート効果によりピンチオフ特性を改善することができる。
【0034】
なお、p型GaNバリア層16に代えてp型のAlGaN層を用いれば、バンドギャップをさらに大きくすることができる。結果として、縦型FET1のピンチオフ特性を改善することができる。
【0035】
開口部28は、p型GaNバリア層16の一部を除去して形成されている。また、開口部28は、底面がn型GaNドリフト層14に到達するように形成されている。
【0036】
再成長層27は、GaN電子走行層22、AlN中間層24、及びAlGaN電子供給層26により構成されている。つまり、再成長層27は、AlGaN/GaNヘテロ接合構造を有している。ここで、GaN電子走行層22には、不純物が添加されていない。一方、AlGaN電子供給層26には、不純物が添加されている。また、AlGaN電子供給層26は、GaN電子走行層22より大きいバンドギャップを有している。これにより、GaN電子走行層22とAlGaN電子供給層26との界面に2次元電子ガス(2DEG:2 Dimensional Electron Gas)の電子濃度が向上し、よりオン抵抗を低減することができる。
【0037】
なお、AlN中間層24は、GaN電子走行層22とAlGaN電子供給層26の間の界面での電子の散乱を抑制する。これにより、再成長層27における電子の移動度を向上させることができる。ひいては、縦型FET1のオン抵抗を低減することができる。
【0038】
電子走行層22および電子供給層26は、GaN系半導体として、電子供給層26のバンドギャップエネルギが電子走行層22のそれより大きいという条件付きで、例えばGaN、AlN若しくはInNのうち少なくとも一つからなる結晶または混晶を用いるようにしてもよい。これにより、高移動度を確保できる。特に、GaN電子走行層22にGaNまたはInGaNを用い、電子供給層26にAlGaNを用いることで、高移動度を確保することが可能となる。
【0039】
ソース電極30は、n型GaNキャップ層18上の所定の位置に形成されている。ゲート電極32は、開口部28内に形成されている。また、ドレイン電極34は、GaN基板10の裏面に形成されている。
【0040】
図2に図1におけるX−X断面を示す。再成長層27の平面形状は正六角形リングである。ゲート電極32の平面形状は正六角形である。再成長層27は、ゲート電極の外周面に形成されている。
【0041】
−開口部境界面の構造−
次に、開口部境界面の領域Cにおける断面拡大図を図3に示す。図3に示すように、開口部境界面は、複数のほぼ鉛直な面S1と、各面S1の間を補完するように形成された傾斜した面S3とが、開口部境界面の傾斜方向(傾斜角度θ)に混在して形成されている。
【0042】
縦型FET1では、GaN基板10上に、六方晶のGaN、AlGaNを{ 0 0 0 1}面(以下、C面とする)を成長面として、エピタキシャル成長させている。したがって、n型GaNキャップ層18における鉛直な面S1は、{ 1-1 0 0}面(以下、m面とする)となる。m面は、C面とは異なり無極性面である。このため、m面を成長面として、GaN電子走行層22(後述)、AlGaN電子供給層26(後述)を再成長させることによって、ピエゾ電荷等の分極電荷がAlGaN/GaNヘテロ界面に生じない。よって、縦型FET1においては、よりノーマリオフに近づけることが可能となる。
【0043】
図3における開口部境界面の傾斜角θが90度に近いほど、断面界面における面S1の占める割合が高くなる。よって、縦型FET1においてノーマリオフを実現するためには、傾斜角θが90度に近い方が好ましい。なお、p型GaNバリア層16における開口部境界面ついては、n型GaNキャップ層18と同様であるため詳細な記載は省略する。
【0044】
−縦型電界効果トランジスタ1の製造方法−
次に縦型FET1の製造方法について図4〜図6を用いて説明する。まず、図4(a)に示すように、導電性GaN基板10の上に、GaN系半導体層20として、n型AlGaNバッファ層12、n型GaNドリフト層14、p型AlGaNバリア層16、及びn型GaNキャップ層18を形成する。これらの層の形成は、例えば、MOCVD(有機金属化学気相成長)法を用いる。なお、MOCVD法でなくともMBE(分子線エピタキシャル)法を用いても良い。これにより結晶性の良いGaN系半導体層を形成できる。また、各層の膜厚は、それぞれ0.5μm、4.0μm、0.5μmおよび0.3μmである。さらに、各層のキャリア濃度は、それぞれ、1.0×1017cm-3、1.0×1016cm−3、5.0×1016cm−3および5.0×1017cm−3である。また、バッファ層12およびバリア層16のAlN混晶比は、それぞれ0.06および0.09である。
【0045】
次に、図4(b)に示すように、n型GaNキャップ層18上に、通常の露光技術を用いて、所定領域にレジストマスクM1を形成する。ここで形成するレジストマスクM1は、平面形状が六角形リング、断面形状が台形(メサ型)である。
【0046】
その後、図5(a)に示すように、誘導結合プラズマ(Inductivity Coupled Plasma)を用いて生成した高密度プラズマを用いたRIE(Reactive Ion Etching:反応性イオンエッチング)により、n型GaNキャップ層18、p型GaNバリア層16並びにn型GaNドリフト層14の一部をエッチングし、開口部28を形成する。これにより、n型GaNキャップ層18、p型GaNバリア層16、及びn型GaNドリフト層14の開口部境界面(端面、側面または露出面)は外部に露出する。この時点で、開口部境界面には、深さ数nm(1nm〜20nm程度)に亘って、エッチングダメージが発生している。なお、開口部28の側面は、基板表面に対し約10°〜90°の傾斜面となっている。この傾斜面の基板表面に対する角度は、RIE法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。
【0047】
RIEが終了すると、有機洗浄を行い、アッシング等により、レジストマスクM1を除去する。
【0048】
続いて、水酸化カリウム(KOH)水溶液、アンモニア水(NH4OH)、TMAH(水酸化テトラメチルアンモニウム)水溶液などの塩基性溶液、のいずれか一つをエッチング液として、開口部端面の異方性ウエットエッチングを行うことで、高密度プラズマを用いたRIEによって開口部端面に生じたエッチングダメージを除去するのがよい。TMAH水溶液を用いる場合には、80℃、数分〜数時間のエッチングするのがよい。
またウエットエッチングではなく、ドライエッチングにおけるエッチングレートを10nm/min以下にした低レートまたはマイルドなドライエッチングによっても、上記のエッチングダメージを除去することができる。状況に応じて適切なエッチング法を使い分けるのがよい。同時に、n型GaNキャップ層18、p型GaNバリア層17の端面の一部にそれぞれのm面を露出させる。
【0049】
エッチングダメージの深さは、RIEの処理条件によって異なる。また、開口部境界面に対するm面の割合は製造する縦型FET1の特性によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。
【0050】
上述のように、異方性ウエットエッチングを行うためのエッチング液は、KOH水溶液、NH4OH水溶液、TMAH水溶液などのいずれかでよい。エッチング液として、基板の材質に応じて適切なものを用いればよい。
【0051】
さらに、フッ化アンモニウム(NH4F)水溶液による洗浄および塩酸(HCl)水溶液による洗浄を連続して行い、開口部境界面の結晶表面を清浄する。図5(b)における矢印a1方向から見た平面図を図7に示す。開口部28は、平面形状が六角形となる。開口部28の側面は、n型GaNキャップ層18及びp型GaNバリア層16の開口部境界面により構成される。また、開口部28の底面は、n型GaNドリフト層14によって構成される。
【0052】
次に、図6(a)に示すように、GaN電子走行層22、AlN中間層24、及びAlGaN電子供給層26を、順次、開口部境界面に沿って形成する。再成長層27として、まず、MOCVDを用いて、不純物を添加しないGaN電子走行層22を形成する。MOCVDにおける成長温度は、1020℃とする。その後、成長温度を1080℃として、AlN中間層24を、AlGaN電子供給層26を形成する。すなわち、開口部境界面に沿って電子走行層22、AlN中間層、電子供給層26からなる再成長層27を形成する。なお、一例を挙げると、形成するGaN電子走行層22、AlN中間層24、及びAlGaN電子供給層26の厚さは、それぞれ 100nm、1nm、24nmであり、AlGaN電子供給層26のAl組成比は、25%である。
【0053】
再成長は、開口部28の側面での成長速度の低下を避けるため、GaN系半導体層20の成長温度より低い温度で、かつ高いV/III比で形成することが好ましい。さらに、電子走行層22の形成から中間層24および電子供給層26を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、20分以下の時間で昇温することが好ましい。なお、MOCVD法でなくともMBE(分子線エピタキシャル)法を用いても良い。
【0054】
図6(b)に示すように、ソース電極30、ゲート電極32、ドレイン電極34を形成する。ソース電極の形成にあたっては、まず、通常の露光技術を用い、所定領域に開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、n型GaNキャップ層18の平坦面上にTi/Al膜を形成する。その後、窒素雰囲気中において800℃の温度で30秒の熱処理を行う。これにより、Ti/Al膜とn型GaNキャップ層18との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が0.4Ωmm程度の良好なオーミックコンタクトを有するソース電極30を形成することができる。
【0055】
なお、ソース電極30としては、Ti/Al以外にもGaN系半導体層20とオーミックコンタクトする金属であれば良い。また、ソース電極30としてTi/Alを蒸着する前に、塩素系ガスを用いたRIE法によるエッチングで、AlGaN電子供給層26およびAlN中間層24を除去することが好ましい。この場合、中間層24による電子のバリアがなく、オーミックコンタクトの抵抗を0.2Ωmmに低減することができる。
【0056】
ゲート電極32の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部28に形成したAlGaN電子供給層26に沿ってNi/Au膜を形成する。
【0057】
なお、ゲート電極32としては、Ni/Au以外にも例えばPt/Au、Pd/AuおよびMo/Au等のGaN系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極32を形成する前に、例えばシリコン膜の絶縁膜(図示せず)をスパッタ法を用いて、開口部28内のAlGaN電子供給層26に沿って10nm形成するようにしてもよい。これにより、MISFET構造を有する縦型FETとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。
【0058】
その後、ゲート電極32およびソース電極30に接続する配線層(図示せず)、及びトランジスタ表面を保護する絶縁膜層(図示せず)を形成する。絶縁膜層としては、例えば、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。また、ボンディングパッド部(図示せず)の絶縁膜層をRIE法を用い除去する。以上によりウェーハ表面の製造工程が完了する。
【0059】
ドレイン電極34の形成にあたっては、まず、ウェーハ表面をフォトレジストで保護する。GaN基板10の裏面を、研削装置により、基板厚が100umまで研削する。蒸着法を用い、Ni/Al膜を形成する。ウェーハ表面のフォトレジストを、850℃の温度で30秒間熱処理し、酸素アッシングにより除去する。これにより、GaN基板10とドレイン金属34が合金を形成し、基板10とドレイン金属34がオーミックコンタクトする。以上により実施例1に係る縦型FET1が完成する。
【0060】
なお、ドレイン電極34をGaN基板10の裏面に形成しているが、n型GaNドリフト層14においてソース電極30と相対する面にドレイン電極34を形成するようにしてもよい。例えば、n型GaNドリフト層14とGaN基板10との間にn型のGaNコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。また、本実施形態のように基板の裏面側にドレイン電極を形成する場合は、基板として、GaN基板以外に、例えば、SiC基板や、Si基板等の導電性を有する基板を用いる。おもて面側にドレイン電極を形成する場合は、基板は導電性を有していなくともよい。例えば、GaN基板、SiC基板、Si基板に加え、サファイア基板等の絶縁性基板を使用してもよい。これらを用いることにより結晶性の良いGaN系半導体層が形成される。
【0061】
−実施の形態の効果−
p型GaNバリア層16及びn型GaNキャップ層18の開口部境界面がm面を含むように構成したことにより、以下の効果が得られる。
【0062】
開口部境界面上には、無極性面であるm面が露出する。このため、m面を成長面として、GaN電子走行層22(後述)、AlGaN電子供給層26(後述)を再成長させることによって、ピエゾ電荷等の分極電荷がAlGaN/GaNヘテロ界面に生じない。よって、縦型FET1においては、よりノーマリオフに近づけることが可能となる。つまり、常時オフ状態にあり、入力があった瞬間に電源を投入して処理を済ませ、すぐにオフに戻るノーマリオフ型の縦型FET1を提供することが可能となる。つまり、待機時電力ゼロの縦型FET1の提供が可能となり、低電力化を図ることが可能となる。
【0063】
また、m面はa面等に比較してエッチング速度が遅い。このため、エッチングによってパターニングすると、開口部境界面のm面部分は、凹凸の小さい平面となる。したがって、開口部境界面における凹凸が大きい場合に比べ、電界の局部的集中が緩和される。よって、縦型FET1の再成長層27におけるリーク電流を低減することができる。このリーク電流の低減により、縦型FET1の耐圧が向上する。
【0064】
また、開口部境界面上に再成長させるGaN電子走行層22の凹凸が小さいことで、キャリア(電子)が受ける散乱も小さくなる。よって、チャネルにおける電子移動度が高くなり、パワーデバイスである縦型FET1の動作特性が向上する。
【0065】
図8(a)、(b)は、順に、GaNのプラズマエッチング時の側面と、ウエットエッチング後の側面とを示すSEM写真図である。図8(a)に示すように、プラズマエッチングにより、c面GaN層を、m面とa面とが現れるようにパターニングする。
一方、図8(b)に示すように、2時間のウエットエッチング後には、a面であった部分にもm面が現れる。m面とa面とが交差するコーナー部には、広いm面が現れる。m面は、極めて平坦で、表面が滑らかである。
【0066】
よって、p型GaNバリア層16及びn型GaNキャップ層18の開口部境界面にm面が露出するように、異方性エッチングを行えば、より平滑な開口部端面を得ることができる。よって、上述の耐圧向上効果がより確実に得られる。なお、異方性エッチングにより開口部端面におけるm面の占める割合が大きくなるほど、開口部端面は、より垂直に近づく。
【0067】
しかも、ウエットエッチングにより、プラズマエッチングの際に生じた加工ダメージが低減される。よって、欠陥を介したリークパスの発生が抑制される。このリークパスのさらなる低減により、縦型FET1の耐圧特性がより向上する。
【0068】
上記実施形態においては、半導体層としてGaN基板10およびGaN系半導体層20を設けた例について説明した。しかし、本発明の縦型FETは、GaN、AlNなど、他の稠密六方型結晶構造を有する半導体基板に対しても適用することができる。
【0069】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【0070】
本発明は、ヘテロ構造のHEMTによってチャネルを形成することで電子移動度を高め、とくに開口部側面に平滑なm面を出すことで、さらに電子移動度を向上させ、かつノーマリーオフをより高いレベルで実現することができる。
【符号の説明】
【0071】
10 GaN基板
12 n型AlGaNバッファ層
14 n型GaNドリフト層
16 p型GaNバリア層
18 n型GaNキャップ層
20 GaN系半導体層
22 GaN電子走行層
24 AlN中間層
26 AlGaN電子供給層
27 再成長層
28 開口部
30 ソース電極
32 ゲート電極
34 ドレイン電極
【特許請求の範囲】
【請求項1】
主面が{ 0 0 0 1}面である基板上に形成され、開口部を有する半導体層と、
前記半導体層の前記開口部の側面を境界面として、該境界面に沿って形成される電子走行層と、
前記電子走行層に沿って形成され、前記電子走行層よりバンドギャップが大きい電子供給層と、
前記開口部に形成されるゲート電極と、
前記半導体層上に形成されるソース電極と、
前記基板上または下に形成されるドレイン電極と、を有する半導体装置であって、
前記半導体層の前記側面または境界面は、{ 1-1 0 n}(nは任意の定数(0及び無限大を含む))面を含む、半導体装置。
【請求項2】
請求項1に記載の半導体装置において、前記側面には、前記{ 1-1 0 0}面と所定の別の面とが混在している、半導体装置。
【請求項3】
請求項1または2に記載の半導体装置において、前記開口部における前記半導体層の前記側面は、異方性エッチングにより形成されている、半導体装置。
【請求項4】
請求項1〜3のうちいずれか1つに記載の半導体装置において、前記半導体層は、第1のn型半導体層、前記第1のn型半導体層上に形成されるp型半導体層、及び前記p型半導体層上に形成される第2のn型半導体層、を有し、前記開口部は、前記第2のn型半導体層から前記第1のn型半導体層に届くように設けられており、前記電子走行層は、前記p型半導体層の前記側面に形成されている、半導体装置。
【請求項5】
請求項4に記載の半導体装置において、前記p型半導体層は、GaN層とAlGaN層の少なくとも一方を有している、半導体装置。
【請求項6】
請求項1〜5のうちいずれか1つに記載のいずれかの半導体装置において、前記電子走行層は、GaN若しくはInGaNにより構成されており、前記電子供給層は、AlGaNにより構成されている、半導体装置。
【請求項7】
請求項1〜6のうちいずれか1つに記載のいずれかの半導体装置において、前記電子走行層と前記電子供給層の間に形成されるAlN層を有する、半導体装置。
【請求項8】
請求項1〜7のうちいずれか1つに記載のいずれかの半導体装置において、前記基板は、 GaN基板、SiC基板、Si基板、若しくはサファイア基板により構成されている、半導体装置。
【請求項9】
主面が{ 0 0 0 1}面である基板上に半導体層を形成する工程(a)と、
前記半導体層に、ドライエッチングにより、開口部を形成する工程(b)と、
前記開口部に異方性エッチングを施す工程(c)と、
前記開口部の側面に電子走行層および電子供給層を形成する工程(d)と、
前記電子供給層上にゲート電極を形成する工程(e)と、
前記半導体層上にソース電極を形成する工程(f)と、
前記基板の上または下にドレイン電極を形成する工程(g)と、を含む半導体装置の製造方法。
【請求項10】
請求項9に記載の半導体装置の製造方法において、前記工程(c)において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用いる、半導体装置の製造方法。
【請求項11】
請求項9に記載の半導体装置の製造方法において、前記工程(c)において、ドライエッチングを用い、エッチングレートを10nm/min以下とする、半導体装置の製造方法。
【請求項12】
請求項9に記載の半導体装置の製造方法において、前記工程(c)において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用い、かつ、ドライエッチングを用い、エッチングレートを10nm/min以下とする、半導体装置の製造方法。
【請求項13】
請求項9〜12のいずれか1つに記載の半導体装置の製造方法において、前記工程(a)は、p型半導体層を形成する工程を含み、前記工程(b)は、少なくとも前記p型半導体層を除去する工程を含む、半導体装置の製造方法。
【請求項1】
主面が{ 0 0 0 1}面である基板上に形成され、開口部を有する半導体層と、
前記半導体層の前記開口部の側面を境界面として、該境界面に沿って形成される電子走行層と、
前記電子走行層に沿って形成され、前記電子走行層よりバンドギャップが大きい電子供給層と、
前記開口部に形成されるゲート電極と、
前記半導体層上に形成されるソース電極と、
前記基板上または下に形成されるドレイン電極と、を有する半導体装置であって、
前記半導体層の前記側面または境界面は、{ 1-1 0 n}(nは任意の定数(0及び無限大を含む))面を含む、半導体装置。
【請求項2】
請求項1に記載の半導体装置において、前記側面には、前記{ 1-1 0 0}面と所定の別の面とが混在している、半導体装置。
【請求項3】
請求項1または2に記載の半導体装置において、前記開口部における前記半導体層の前記側面は、異方性エッチングにより形成されている、半導体装置。
【請求項4】
請求項1〜3のうちいずれか1つに記載の半導体装置において、前記半導体層は、第1のn型半導体層、前記第1のn型半導体層上に形成されるp型半導体層、及び前記p型半導体層上に形成される第2のn型半導体層、を有し、前記開口部は、前記第2のn型半導体層から前記第1のn型半導体層に届くように設けられており、前記電子走行層は、前記p型半導体層の前記側面に形成されている、半導体装置。
【請求項5】
請求項4に記載の半導体装置において、前記p型半導体層は、GaN層とAlGaN層の少なくとも一方を有している、半導体装置。
【請求項6】
請求項1〜5のうちいずれか1つに記載のいずれかの半導体装置において、前記電子走行層は、GaN若しくはInGaNにより構成されており、前記電子供給層は、AlGaNにより構成されている、半導体装置。
【請求項7】
請求項1〜6のうちいずれか1つに記載のいずれかの半導体装置において、前記電子走行層と前記電子供給層の間に形成されるAlN層を有する、半導体装置。
【請求項8】
請求項1〜7のうちいずれか1つに記載のいずれかの半導体装置において、前記基板は、 GaN基板、SiC基板、Si基板、若しくはサファイア基板により構成されている、半導体装置。
【請求項9】
主面が{ 0 0 0 1}面である基板上に半導体層を形成する工程(a)と、
前記半導体層に、ドライエッチングにより、開口部を形成する工程(b)と、
前記開口部に異方性エッチングを施す工程(c)と、
前記開口部の側面に電子走行層および電子供給層を形成する工程(d)と、
前記電子供給層上にゲート電極を形成する工程(e)と、
前記半導体層上にソース電極を形成する工程(f)と、
前記基板の上または下にドレイン電極を形成する工程(g)と、を含む半導体装置の製造方法。
【請求項10】
請求項9に記載の半導体装置の製造方法において、前記工程(c)において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用いる、半導体装置の製造方法。
【請求項11】
請求項9に記載の半導体装置の製造方法において、前記工程(c)において、ドライエッチングを用い、エッチングレートを10nm/min以下とする、半導体装置の製造方法。
【請求項12】
請求項9に記載の半導体装置の製造方法において、前記工程(c)において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用い、かつ、ドライエッチングを用い、エッチングレートを10nm/min以下とする、半導体装置の製造方法。
【請求項13】
請求項9〜12のいずれか1つに記載の半導体装置の製造方法において、前記工程(a)は、p型半導体層を形成する工程を含み、前記工程(b)は、少なくとも前記p型半導体層を除去する工程を含む、半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【公開番号】特開2011−49521(P2011−49521A)
【公開日】平成23年3月10日(2011.3.10)
【国際特許分類】
【出願番号】特願2010−56391(P2010−56391)
【出願日】平成22年3月12日(2010.3.12)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【出願人】(000154325)住友電工デバイス・イノベーション株式会社 (291)
【Fターム(参考)】
【公開日】平成23年3月10日(2011.3.10)
【国際特許分類】
【出願日】平成22年3月12日(2010.3.12)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【出願人】(000154325)住友電工デバイス・イノベーション株式会社 (291)
【Fターム(参考)】
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